JP3288211B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳトランジス
タを配設した活性領域を溝型素子分離により区画する構
造を有する半導体装置の製造方法に関する。

【０００２】

【従来の技術】近時、半導体素子を搭載したＬＳＩの高
集積化・微細化にともない、各半導体素子間を電気的に
分離する素子分離を形成する方法として、現在の主流で
あるＬＯＣＯＳ法に代わりトレンチ分離法が検討され始
めている。このトレンチ分離法は、半導体素子を形成す
る素子形成領域を取り囲む溝部を形成し、この溝部内に
絶縁膜を埋め込んでこれを素子分離とする方法である
が、トレンチ分離法が検討されている理由は以下の通り
である。

【０００３】すなわち、ＬＯＣＯＳ法では、シリコン基
板の選択酸化を伴うために、素子形成領域を覆いその酸
化を防止するためのマスクとの境界でいわゆるバーズビ
ークが発生し、素子形成領域側に素子分離の絶縁膜が侵
入して、素子形成領域の寸法変化が生じる。また、ＬＯ
ＣＯＳ法では、半導体素子間の間隔の微細化に伴い素子
分離領域への酸素の供給律速が生じ、幅の狭い素子分離
領域では幅の広い素子分離領域に比べて絶縁膜の厚みが
薄くなり、そのために素子分離機能が劣化するという問
題がある。

【０００４】一方、トレンチ分離法では、構造上バーズ
ビークの問題は生じることがなく、かつ選択酸化工程を
伴うものではないので、酸素の供給律速に起因する絶縁
膜の薄膜化は生じない。斯かる理由等から、０．５μｍ
以下のデザインルールを用いるＬＳＩでは、トレンチ分
離法が採用されつつある。

【０００５】次に、従来のトレンチ分離法を用いた半導
体装置の製造方法について、説明する。図１１（ａ）〜
（ｆ）は、集積度がそれほど高くない半導体装置に溝型
素子分離を形成する手順を説明する断面図である。

【０００６】まず、図１１（ａ）に示すように、半導体
基板１０の上にシリコン酸化膜１１及びシリコン窒化膜
１２を堆積した後、シリコン窒化膜１２の上に、素子分
離領域Ｒtoを開口しかつ素子形成領域Ｒtrを覆うフォト
レジスト膜ＦＲ１を形成する。

【０００７】次に、図１１（ｂ）に示すように、上記フ
ォトレジスト膜ＦＲ１をマスクとしてエッチングを行
い、シリコン窒化膜１２及びシリコン酸化膜１１を除去
した後、さらに半導体基板１０を堀込んで、所定深さの
溝部１０ａを形成する。このとき、半導体基板１０の表
面と溝部１０ａの側面との間の角度θが９０゜を越える
大きな角度になるように、言い換えると溝部１０ａが大
きな順テーパを有するように、エッチング条件を設定す
る。

【０００８】次に、図１１（ｃ）に示すように、フォト
レジスト膜ＦＲ１を除去した後、減圧ＣＶＤ法により、
溝部１０ａの深さ寸法よりも大寸法の厚みを有するシリ
コン酸化膜からなる分離用絶縁膜３１を堆積し、溝部１
０ａを分離用絶縁膜３１で埋める。

【０００９】次に、図１１（ｄ）に示すように、例えば
化学的機械研磨法（以下、ＣＭＰ法と略称する）を用い
て、基板表面を平坦化する。つまり、素子形成領域Ｒtr
内の分離用絶縁膜３１は完全に除去して、シリコン窒化
膜１２の表面を露出させる。この状態で、溝部１０ａ内
に残存する分離用絶縁膜により、素子分離３１ａが形成
される。ただし、フォトレジスト膜で素子形成領域Ｒtr
の反転パターンを形成し、これを用いてエッチバックす
る方法も採られている。

【００１０】次に、図１１（ｅ）に示すように、シリコ
ン窒化膜１２を燐酸ボイル等を用いて除去し、さらにフ
ッ酸系のウェットエッチング液等を用いてシリコン酸化
膜１１を除去し、素子分離形成工程を終了する。

【００１１】次に、図１１（ｆ）に示すように、周知の
方法によって、基板上にシリコン酸化膜からなるゲート
絶縁膜１６を介してポリシリコン膜を堆積した後、ポリ
シリコン膜からゲート電極１７ａをパターニングする。
さらに、図示しないが、不純物イオンの注入によるソー
ス・ドレイン領域の形成や、層間絶縁膜の堆積、層間絶
縁膜中における接続孔の形成、上層金属配線の形成等を
経て、半導体装置が完成する。

【００１２】

【発明が解決しようとする課題】上記従来の半導体装置
の製造方法では、溝部１０ａの側面と半導体基板１０の
表面との間の角度θを、９０゜よりもかなり大きく、つ
まりかなり大きな順テーパを設けている。これは、分離
用絶縁膜を構成するシリコン酸化膜のステップカバレー
ジがそれほどよくないことを考慮し、いわゆるシャドウ
ィング効果を防止するためである。

【００１３】しかしながら、半導体装置の高集積化に伴
い、素子形成領域Ｒtrだけでなく、素子分離領域Ｒtoの
寸法も微細化されてくると、以下のような問題があっ
た。

【００１４】図１２（ａ）〜（ｆ）は、半導体素子間の
間隔つまり素子分離領域Ｒtoの幅を微細化した場合の製
造工程を示す断面図であって、図１１（ａ）〜（ｆ）と
まったく同じ工程をそれぞれ示している。この場合、図
１２（ｂ）に示す溝部１０ａを形成する工程において、
溝部１０ａの側面と半導体基板１０表面との間の角度を
９０゜に近付けざるを得ない。言い換えると溝部１０ａ
の順テーパを小さくせざるを得ない。その理由は、素子
分離領域Ｒtoの幅が狭くなっているのに、大きな順テー
パを設けると、素子分離１０ａの底部の幅が極めて狭く
なるか、あるいは極端な場合、両側面が底部で交差する
３角形状となり溝部１０ａの深さが浅くなって、素子分
離機能が確保できないからである。

【００１５】ところが、このように溝部１０ａの幅を狭
めてアスペクト比を高くし、しかも溝部１０ａのテーパ
を小さくする結果、シャドウィング効果により、図１２
（ｃ）に示すように、シリコン酸化膜３１内にボイド１
９が発生する確率が極めて高くなる。そして、図１２
（ｄ）に示すように、基板を平坦化したときにこのボイ
ド１９が開口すると、その後、図１２（ｆ）に示す工程
で、このボイド１９内にゲート電極を構成するポリシリ
コンが埋め込まれる。なお、ボイド各部の高さ位置には
バラツキがあるので、図１２（ｄ）に示す工程では、ボ
イド１９のうち一部が開口しないこともあるが、後の工
程で開口する可能性が高い。この点について、図１３
（ａ），（ｂ）を参照しながら説明する。図１３（ａ）
に示すボイドの部分１９ｘは比較的下方にあるが、図１
２（ｅ）に示す工程で、シリコン窒化膜１２やシリコン
酸化膜１１が除去されると、素子分離３１ａを構成する
シリコン酸化膜もある程度除去される（例えば１０〜３
０ｎｍ程度）ので、その時点で開口する。つまり、図１
３（ｂ）に示すように、ボイド１９ｘの上端がその後の
工程において定まる素子分離３１ａの表面よりも高いと
必ず開口することになる。

【００１６】そして、断面図では多数個存在するように
見えるボイド１９は、図１４に示す平面図でみると互い
につながっていることがわかる。したがって、この上に
ポリシリコン膜を堆積してゲート電極を形成すると、図
１２（ｆ）に示すように、ボイド中にポリシリコン膜が
残るので、各ゲート電極がボイド中のポリシリコン膜を
介して短絡してしまう。あるいは、ボイドがすべての断
面において開口しないとしても、信頼性を劣化させるこ
とになる。

【００１７】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、ボイドの発生を防止するか、ボイド
が発生しても消滅させるか、あるいはボイドが発生して
もその上端が素子分離の表面よりも下方になるようボイ
ドを奥方に形成する手段を講ずることにより、半導体素
子の短絡や素子分離機能の劣化のないつまり高い信頼性
を有し、かつ集積度の高い半導体装置の製造方法を提供
することにある。

【００１８】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、ＭＯＳトランジスタを形成するための複数の
素子形成領域と上記各素子形成領域を区画するための溝
型素子分離領域とを有する半導体基板上に、エッチング
ストッパ膜を堆積する第１の工程と、上記素子分離領域
を開口したマスクを用いてエッチングを行い、上記素子
分離領域の上記エッチングストッパ膜と上記半導体基板
の一部とを除去して、上記半導体基板に所定深さの溝部
を形成する第２の工程と、上記溝部が形成された状態
で、基板上に埋め込み用絶縁膜を堆積する第３の工程
と、上記埋め込み用絶縁膜をエッチバックして、上記溝
部内に埋め込み層を形成する第４の工程と、上記溝部内
に上記埋め込み層が形成された状態で、基板上に分離用
絶縁膜を堆積する第５の工程と、上記分離用絶縁膜を少
なくとも上記エッチングストッパ膜の表面が露出するま
で化学的機械的研磨法によって除去しながら基板の表面
をほぼ平坦にし、上記溝部内に上記分離用絶縁膜を残存
させて、上記分離用絶縁膜からなる素子分離層を形成す
る第６の工程と、上記素子形成領域内に、ゲート絶縁
膜，ゲート電極及びソース・ドレイン領域からなるＭＯ
Ｓトランジスタを形成する第７の工程とを備え、上記第
３の工程では、上記素子分離領域の最小幅寸法の１／２
以上の厚みを有する埋め込み用絶縁膜を上記素子分離領
域のうち最小幅を有する部分において上記埋め込み用絶
縁膜中にボイドが発生するよう堆積し、上記第４の工程
では、上記ボイドが開口した後ボイドの下端部下方の埋
め込み用絶縁膜の少なくとも一部が除去されるまで上記
埋め込み用絶縁膜をエッチバックすることにより、上記
埋め込み層の上端が上記溝部の上端よりも下方になるよ
うに形成する方法である。

【００１９】この方法により、第５の工程において分離
用絶縁膜を堆積する際に、前の工程で素子分離領域の溝
部の上端よりも下方に埋め込み層が形成されているの
で、分離用絶縁膜の堆積によってボイドが形成されない
か、あるいはボイドが形成されても溝部の奥方に位置す
ることになる。すなわち、その後の工程で、ボイドが素
子分離の表面に開口することはない。したがって、素子
分離の表面にボイドが開口することに起因する信頼性の
劣化を防止することができる。

【００２０】特に、第３の工程においてこのような厚め
の埋め込み用絶縁膜を堆積すると、素子分離領域の埋め
込み用絶縁膜内には縦長のスリット状（楕円状）ボイド
が発生する。そして、第４の工程で、このボイドの下端
部の少なくとも一部が除去されるまで分離用絶縁膜がエ
ッチバックされると、元にあったボイドよりも下方に急
峻な側面を有する凹部が形成される。そして、この上に
分離用絶縁膜が堆積されるので、素子分離の表面にボイ
ドが開口することに起因する信頼性の劣化を防止するこ
とができる。

【００２１】上記第１の工程では、エッチングストッパ
膜としてゲート絶縁膜を介して第１の導電膜を堆積し、
上記第７の工程では、基板上に第２の導電膜を堆積し
て、上記第１及び第２の導電膜から上記ＭＯＳトランジ
スタのゲート電極をパターニングすることができる。

【００２２】この方法により、素子分離層の上面が素子
形成領域の半導体基板表面よりも段差を持って高くなる
ので、ボイドの開口をより確実に防止することができ
る。

【００２３】

【発明の実施の形態】（第１の実施形態） まず、第１の実施形態について説明する。図１（ａ）〜
（ｇ）は、第１の実施形態に係る半導体装置の製造工程
を示す断面図である。

【００２４】まず、図１（ａ）に示すように、半導体基
板１０の上にシリコン酸化膜１１（厚み１０〜２０ｎｍ
程度）及びエッチングストッパ膜であるシリコン窒化膜
１２（厚み１５０〜２００ｎｍ程度）を堆積した後、シ
リコン窒化膜１２の上に、素子分離領域Ｒtoを開口しか
つ素子形成領域Ｒtrを覆うフォトレジスト膜ＦＲ１を形
成する。そして、上記フォトレジスト膜ＦＲ１をマスク
としてエッチングを行い、シリコン窒化膜１２及びシリ
コン酸化膜１１を除去した後、さらに半導体基板１０を
堀込んで、所定深さ（約５００ｎｍ）の溝部１０ａを形
成する。このとき、半導体基板１０の表面と溝部１０ａ
の側面との間の角度θが９０゜付近（８０〜１００゜程
度の範囲）になるように、エッチング条件を設定する。

【００２５】次に、図１（ｂ）に示すように、フォトレ
ジスト膜ＦＲ１を除去した後、減圧ＣＶＤ法により、溝
部１０ａの深さ寸法よりも小寸法の厚みを有するシリコ
ン酸化膜（例えば熱酸化膜，シラン系ＨＴＯ膜，ＴＥＯ
Ｓ系ＨＴＯ膜等）からなる厚みが約２０ｎｍの拡散防止
膜１４を堆積し、さらに、拡散防止膜１４の上に溝部１
０ａの深さ寸法よりも大寸法の厚み（例えば８００〜１
０００ｎｍ程度）を有するシリコン酸化膜からなる分離
用絶縁膜１５を堆積し、溝部１０ａを分離用絶縁膜１５
で埋める。この分離用絶縁膜１５は、例えばシラン系Ｂ
ＰＳＧ膜，ＴＥＯＳ系ＢＰＳＧ膜等のリフロー性を有す
る膜である。ただし、ＢＰＳＧ膜だけでなく、ＰＳＧ
膜，ＢＳＧ膜，ヒ素含有シリコン酸化膜等でもよく、ま
た、シリコン酸化膜を堆積してから不純物イオンの注入
を行うことでリフロー性を与えてもよい。

【００２６】このとき、図１（ｂ）に示すように、幅の
狭い素子分離領域Ｒtoにおいて、溝部１０ａのアスペク
ト比が高いので、分離用絶縁膜１５中にボイド１９が発
生する確率が極めて高い。

【００２７】ここで、本実施形態の特徴として、図１
（ｃ）に示す工程で、例えば８５０℃，３０分間程度の
熱処理により、分離用絶縁膜１５のリフローを行い、ボ
イド１９を消滅させる。

【００２８】次に、図１（ｄ）に示すように、例えば化
学的機械研磨法（以下、ＣＭＰ法と略称する）を用い
て、基板表面を平坦化する。つまり、素子形成領域Ｒtr
の分離用絶縁膜１５及び拡散防止膜１４を完全に除去し
て、シリコン窒化膜１２の表面を露出させる。このとき
溝部１０ａ内に残存する分離用絶縁膜により、素子分離
１５ａが形成される。

【００２９】次に、図１（ｅ）に示すように、シリコン
窒化膜１２を燐酸ボイル等を用いて除去し、さらにフッ
酸系のウェットエッチング液等を用いてシリコン酸化膜
１１を除去し、素子分離形成工程を終了する。その後、
基板上にゲート絶縁膜１６及びポリシリコン膜１７を堆
積し、このポリシリコン膜１７の上に、ゲート電極等を
形成しようとする領域を覆うフォトレジスト膜ＦＲ２を
形成する。

【００３０】次に、図１（ｆ）に示すように、フォトレ
ジスト膜ＦＲ２をマスクとして、ポリシリコン膜１７の
エッチングを行い、ゲート電極１７ａをパターニングす
る。

【００３１】その後、図１（ｇ）に示すように、ゲート
電極１７ａの側面上のサイドウォール２４の形成、ソー
ス・ドレイン領域２５の形成、層間絶縁膜２６の堆積、
層間絶縁膜中における接続孔の形成、接続孔内への埋め
込み金属２７の形成、上層金属配線２８の形成等を経
て、半導体装置が完成する。

【００３２】以上のように、本実施形態では、素子分離
領域Ｒtoの間隔が小さくなり溝部１０ａのアスペクト比
が大きくなることで、分離用絶縁膜１５にボイド１９が
発生しやすくなっても、分離用絶縁膜１５をリフローさ
せることによって、ボイド１９を消滅させることができ
る。

【００３３】なお、上記実施形態では、分離用絶縁膜１
５の直下に拡散防止膜１４を形成したが、この拡散防止
膜１４は必ずしも設ける必要はない。ただし、拡散防止
膜１４を設けることで、分離用絶縁膜１５中の不純物が
半導体基板１０内に侵入するのを確実に防止することが
でき、素子形成領域Ｒtr内に形成されるＭＯＳトランジ
スタの信頼性をより向上させることができる。

【００３４】また、エッチングストッパ膜として機能す
るシリコン窒化膜１２の代わりにポリシリコン膜を堆積
し、平坦化工程の終了後にこのポリシリコン膜をエッチ
ングして除去するようにしてもよい。

【００３５】また、分離用絶縁膜１５をリフローさせる
工程は、平坦化工程が終了した後に行うようにしてもよ
い。

【００３６】（第２の実施形態） 次に、第２の実施形態について説明する。図２（ａ）〜
（ｇ）は、第２の実施形態に係る半導体装置の製造工程
を示す断面図である。本実施形態の製造方法が上記第１
の実施形態と異なる点は、素子分離用の溝部を形成する
際のエッチングストッパ膜を第１の導電膜であるポリシ
リコン膜で構成し、さらにこのポリシリコン膜の上に第
２の導電膜を堆積し、ゲート電極を積層膜で構成する点
である。

【００３７】まず、図２（ａ）に示すように、半導体基
板１０の上にゲート絶縁膜２１（厚み１０ｎｍ程度）及
びエッチングストッパ膜であるポリシリコン膜２２（第
１の導電膜）（厚み１５０〜３００ｎｍ程度）を堆積し
た後、ポリシリコン膜２２の上に、素子分離領域Ｒtoを
開口しかつ素子形成領域Ｒtrを覆うフォトレジスト膜Ｆ
Ｒ１を形成する。そして、上記フォトレジスト膜ＦＲ１
をマスクとしてエッチングを行い、ポリシリコン膜２２
及びゲート絶縁膜２１を除去した後、さらに半導体基板
１０を堀込んで、所定深さ（約５００ｎｍ程度）の溝部
１０ａを形成する。このとき、半導体基板１０の表面と
溝部１０ａの側面との間の角度θが９０゜付近（８０〜
１００゜程度の範囲）になるように、エッチング条件を
設定する。

【００３８】次に、図２（ｂ）〜（ｄ）に示す工程で、
第１の実施形態における図１（ｂ）〜（ｄ）に示す工程
と同様の処理を行う。つまり、分離用絶縁膜１５中に発
生したボイド１９をリフロー工程により消滅させてか
ら、平坦化工程を行う。

【００３９】次に、図２（ｅ）に示すように、平坦化さ
れた基板上に第２の導電膜である厚みが約１００〜２０
０ｎｍのポリシリコン膜２３を堆積し、その上にゲート
電極等を形成しようとする領域を覆うフォトレジスト膜
ＦＲ２を形成する。

【００４０】次に、図２（ｆ）に示すように、フォトレ
ジスト膜ＦＲ２をマスクとして、２つのポリシリコン膜
２２，２３のエッチングを行い、下層膜２２ａ及び上層
膜２３ａからなるゲート電極５０をパターニングする。

【００４１】その後、図２（ｇ）に示すように、上記第
１の実施形態における図１（ｇ）に示す工程と同じ処理
を行って、半導体装置が完成する。

【００４２】本実施形態においても、素子分離領域Ｒto
の間隔が小さくなり溝部１０ａのアスペクト比が大きく
なることで、分離用絶縁膜１５中にボイド１９が発生し
やすくなっても、分離用絶縁膜１５をリフローさせるこ
とによって、ボイド１９を消滅させることができる。特
に、本実施形態では、上記第１の実施形態に比べ、素子
分離１５ａを形成する前にゲート絶縁膜２１及びゲート
用ポリシリコン膜２２をそれぞれ形成，堆積しているの
で、リフロー性を有する分離用絶縁膜１５の堆積前から
半導体基板１０の表面が露出することがない。したがっ
て、分離用絶縁膜１５に含まれるボロンやリン等の不純
物の拡散によるトランジスタ特性の変動を生じる虞れが
まったくないという利点がある。さらに、ゲート電極５
０をパターニングする際には下地に段差がなくフラット
であるので、微細なパターンを安定して形成し得る利点
もある。

【００４３】なお、上記実施形態では、ゲート電極５０
の上層膜２３ａをポリシリコン膜２３で構成したが、Ｗ
Ｓｉ，ＴｉＳｉ等のシリサイド膜で構成してもよく、低
抵抗化のためにＴｉＮ等のバリアメタルとＷ等の高融点
金属膜との積層膜で構成してもよい。

【００４４】また、上記実施形態では、分離用絶縁膜１
５の直下に拡散防止膜１４を形成したが、この拡散防止
膜１４は必ずしも設ける必要はない。ただし、拡散防止
膜１４を設けることで、分離絶縁膜１５中の不純物が半
導体基板１０内に侵入するのを確実に防止することがで
き、素子形成領域Ｒtr内に形成されるＭＯＳトランジス
タの信頼性をより向上させることができる。

【００４５】また、分離用絶縁膜１５をリフローさせる
工程は、平坦化工程が終了した後に行うようにしてもよ
い。

【００４６】（第３の実施形態） 次に、第３の実施形態について説明する。図３（ａ）〜
（ｇ）は、第３の実施形態に係る半導体装置の製造工程
を示す断面図である。本実施形態の製造方法が上記第
１，第２の実施形態と異なる点は、素子分離用の溝部の
形状を逆テーパ状として、分離用絶縁膜内の奥方にボイ
ドを発生させる点である。

【００４７】まず、図３（ａ）に示すように、半導体基
板１０の上にシリコン酸化膜１１（厚み１０〜２０ｎｍ
程度）及びエッチングストッパ膜であるシリコン窒化膜
１２（厚み１５０〜２００ｎｍ程度）を堆積した後、シ
リコン窒化膜１２の上に、素子分離領域Ｒtoを開口しか
つ素子形成領域Ｒtrを覆うフォトレジスト膜ＦＲ１を形
成する。そして、上記フォトレジスト膜ＦＲ１をマスク
としてエッチングを行い、シリコン窒化膜１２及びシリ
コン酸化膜１１を除去した後、さらに半導体基板１０を
堀込んで、所定深さ（約５００ｎｍ）の溝部１０ａを形
成する。このとき、半導体基板１０の表面と溝部１０ａ
の側面との間の角度θが９０゜以下（８０〜９０゜程度
の範囲）になるように、エッチング条件を設定する。

【００４８】次に、図３（ｂ）に示すように、フォトレ
ジスト膜ＦＲ１を除去した後、基板上に溝部１０ａの深
さ寸法よりも大寸法の厚み（例えば８００〜１０００ｎ
ｍ程度）を有するシリコン酸化膜からなる分離用絶縁膜
３１を堆積し、溝部１０ａを分離用絶縁膜３１で埋め
る。この分離用絶縁膜３１は、上記第１，第２の実施形
態と異なり、リフロー性を有しない膜である。

【００４９】このとき、図３（ｂ）に示すように、溝部
１０ａが逆テーパを有していることで、シャドウィング
効果が大きくなり堆積の早期に溝部１０ａの上方が分離
用絶縁膜３１で塞がれるので、断面形状が比較的円形に
近いボイド１９が溝部１０ａの奥方に発生する。

【００５０】次に、図３（ｃ）に示すように、例えば化
学的機械研磨法（以下、ＣＭＰ法と略称する）を用い
て、基板表面をほぼ平坦にする。つまり、素子形成領域
Ｒtr内の分離用絶縁膜３１は完全に除去して、シリコン
窒化膜１２の表面を露出させる。この状態で、溝部内に
残存する分離用絶縁膜により、素子分離３１ａが形成さ
れる。

【００５１】次に、図３（ｄ）に示すように、シリコン
窒化膜１２を燐酸ボイル等を用いて除去し、さらにフッ
酸系のウェットエッチング液等を用いてシリコン酸化膜
１１を除去し、素子分離形成工程を終了する。

【００５２】次に、図３（ｅ）に示すように、基板上に
ゲート絶縁膜１６及びポリシリコン膜１７を堆積し、こ
のポリシリコン膜１７の上に、ゲート電極等を形成しよ
うとする領域を覆うフォトレジスト膜ＦＲ２を形成す
る。

【００５３】次に、図３（ｆ）に示すように、フォトレ
ジスト膜ＦＲ２をマスクとして、ポリシリコン膜１７の
エッチングを行い、ゲート電極１７ａをパターニングす
る。

【００５４】その後、図３（ｇ）に示すように、図１
（ｇ）に示す工程と同様の処理を行って、半導体装置が
完成する。

【００５５】本実施形態では、素子分離用の溝部１０ａ
の形状を逆テーパ状にすることで、溝部１０ａ内に分離
用絶縁膜３１を堆積する際にシャドウィング効果が増幅
される。すなわち、図３（ｂ）に示す工程で、溝部１０
ａ内では、溝部１０ａの両側面にシリコン酸化膜が堆積
されていくが、上方の両側面に堆積されていくシリコン
酸化膜のために溝部１０ａの下方に到達する酸化シリコ
ンの量が減小するというシャドウィング効果が大きいの
で、溝部１０ａ内の比較的奥方でボイドが塞がれる。し
たがって、ボイド１９の上端が確実に素子分離３１ａの
表面よりも下方に位置することになって、その後の工程
でボイド１９が表面に開口するのを確実に防止すること
ができる。

【００５６】特に本実施形態のように、シリコン窒化膜
１２を厚くしておき、その後図３（ｄ）に示す工程でシ
リコン窒化膜１２を除去した状態で、素子分離３１ａの
上面が素子形成領域Ｒtr内の半導体基板１０の上面より
も高くなるようにしておくことで、ボイド１９の開口を
防止する効果が大きい。

【００５７】なお、エッチングストッパ膜として機能す
るシリコン窒化膜１２の代わりにポリシリコン膜を堆積
し、平坦化工程の終了後にこのポリシリコン膜をエッチ
ングして除去するようにしてもよい。

【００５８】（第４の実施形態） 次に、第４の実施形態について説明する。図４（ａ）〜
（ｇ）は、第４の実施形態に係る半導体装置の製造工程
を示す断面図である。本実施形態の製造方法が上記第３
の実施形態と異なる点は、素子分離用の溝部を形成する
際のエッチングストッパ膜を第１の導電膜であるポリシ
リコン膜で構成し、さらにこのポリシリコン膜の上に第
２の導電膜を堆積し、ゲート電極を積層膜で構成する点
である。

【００５９】まず、図４（ａ）に示すように、半導体基
板１０の上にゲート絶縁膜２１（厚み１０ｎｍ程度）及
びエッチングストッパ膜であるポリシリコン膜２２（厚
み１５０〜３００ｎｍ程度）を堆積した後、ポリシリコ
ン膜２２の上に、素子分離領域Ｒtoを開口しかつ素子形
成領域Ｒtrを覆うフォトレジスト膜ＦＲ１を形成する。
そして、上記フォトレジスト膜ＦＲ１をマスクとしてエ
ッチングを行い、ポリシリコン膜２２及びゲート絶縁膜
２１を除去した後、さらに半導体基板１０を堀込んで、
所定深さ（約５００ｎｍ）の溝部１０ａを形成する。こ
のとき、半導体基板１０の表面と溝部１０ａの側面との
間の角度θが９０゜以下（８０〜９０゜程度の範囲）に
なるように、エッチング条件を設定する。

【００６０】次に、図４（ｂ）に示すように、フォトレ
ジスト膜ＦＲ１を除去した後、基板上に溝部１０ａの深
さ寸法よりも大寸法の厚み（例えば８００〜１０００ｎ
ｍ程度）を有するシリコン酸化膜からなる分離用絶縁膜
３１を堆積し、溝部１０ａを分離用絶縁膜３１で埋め
る。この分離用絶縁膜３１は、上記第１，第２の実施形
態と異なり、リフロー性を有しない膜である。

【００６１】このとき、図４（ｂ）に示すように、溝部
１０ａが逆テーパを有していることで、シャドウィング
効果が大きくなり堆積の早期に溝部１０ａの上方が分離
用絶縁膜３１で塞がれるので、断面形状が比較的円形に
近いボイド１９が溝部１０ａの奥方に発生する。

【００６２】次に、図４（ｃ）に示すように、例えば化
学的機械研磨法（以下、ＣＭＰ法と略称する）を用い
て、基板表面をほぼ平坦にする。つまり、素子形成領域
Ｒtr内の分離用絶縁膜３１を完全に除去して、ポリシリ
コン膜２２の表面を露出させる。この状態で、溝部１０
ａ内に残存する分離用絶縁膜により、素子分離３１ａが
形成される。

【００６３】次に、図４（ｄ）に示すように、平坦化さ
れた基板上に第２の導電膜である厚みが約１００〜２０
０ｎｍのポリシリコン膜２３を堆積し、その上にゲート
電極等を形成しようとする領域を覆うフォトレジスト膜
ＦＲ２を形成する。

【００６４】次に、図４（ｅ）に示すように、フォトレ
ジスト膜ＦＲ２をマスクとして、２つのポリシリコン膜
２２，２３のエッチングを行い、下層膜２２ａ及び上層
膜２３ａからなるゲート電極５０をパターニングする。

【００６５】その後、図４（ｆ）に示すように、上記第
１の実施形態における図１（ｇ）に示す工程と同じ処理
を行って、半導体装置が完成する。

【００６６】本実施形態においても、素子分離用の溝部
１０ａの形状を逆テーパ状にすることで、ボイド１９を
素子分離１０ａ内の奥方に生ぜしめ、その後の工程でボ
イド１９が基板表面に開口するのを確実に防止すること
ができる。特に、本実施形態では、上記第３の実施形態
に比べ、シリコン窒化膜１２及びシリコン酸化膜１１を
エッチングにより除去する工程がないので、この工程の
際に素子分離３１ａを構成するシリコン酸化膜が除去さ
れることがまったくない。したがって、素子分離３１ａ
の膜厚の減小がない分だけ、より確実にボイド１９の開
口を防止することができる。さらに、ゲート電極５０を
パターニングする際には下地に段差がなくフラットであ
るので、微細なパターンを安定して形成し得る利点もあ
る。

【００６７】なお、本実施形態では、ゲート電極５０の
上層膜をポリシリコン膜２３で構成したが、ＷＳｉ，Ｔ
ｉＳｉ等のシリサイドで構成してもよく、低抵抗化のた
めにＴｉＮ等のバリアメタルとＷ等の高融点金属膜との
積層膜で構成してもよい。

【００６８】（第５の実施形態） 次に、第５の実施形態について説明する。図５（ａ）〜
（ｆ）は、第５の実施形態に係る半導体装置の製造工程
を示す断面図である。本実施形態の製造方法の特徴は、
素子分離用の絶縁膜を堆積する前に溝部内にサイドウォ
ールを形成しておく点である。

【００６９】まず、図５（ａ）に示す工程で、半導体基
板１０の上にシリコン酸化膜１１（厚み１０〜２０ｎｍ
程度）及びエッチングストッパ膜であるシリコン窒化膜
１２（厚み１００〜２００ｎｍ程度）を堆積した後、シ
リコン窒化膜１２の上に、素子分離領域Ｒtoを開口しか
つ素子形成領域Ｒtrを覆うフォトレジスト膜を形成す
る。そして、上記フォトレジスト膜をマスクとしてエッ
チングを行い、シリコン窒化膜１２及びシリコン酸化膜
１１を除去した後、さらに半導体基板１０を堀込んで、
所定深さ（約５００ｎｍ）の溝部１０ａを形成する。こ
のとき、半導体基板１０の表面と溝部１０ａの側面との
間の角度θが９０゜付近（８０〜１００゜程度の範囲）
であることが好ましい。そして、溝部１０ａが形成され
た状態で、基板上にＨＴＯ膜３２を溝部１０ａの幅寸法
の最小値の１／２以下の厚みで堆積する。例えば、最小
の溝幅が５００ｎｍの場合、ＨＴＯ膜３２の厚みを１５
０〜２００ｎｍ程度とする。ただし、この値に限定され
るものではない。

【００７０】次に、図５（ｂ）に示すように、ＨＴＯ膜
３２をエッチバックし、素子形成領域ＲtrのＨＴＯ膜３
２は除去するとともに、溝部１０ａの側面上にサイドウ
ォール３２ａを残す。

【００７１】次に、図５（ｃ）に示すように、基板上に
溝部１０ａの深さ寸法よりも大寸法の厚みを有するシリ
コン酸化膜からなる分離用絶縁膜３１を堆積し、溝部１
０ａを厚みが約８００〜１０００ｎｍの分離用絶縁膜３
１で埋める。この分離用絶縁膜３１はリフロー性を有し
ない膜である。このとき、溝部１０ａの側面にサイドウ
ォール３２ａが形成されているので、溝部１０ａが大き
な順テーパを有しているのと同じ結果となり、シャドウ
ィング効果が緩和され、溝部１０ａ内にボイドが発生し
ない。

【００７２】次に、図５（ｄ）に示すように、フォトレ
ジスト膜で素子形成領域Ｒtrの反転パターンを形成し、
これを用いてエッチバックすることにより、基板表面を
ほぼ平坦にする。つまり、素子形成領域Ｒtr内の分離用
絶縁膜３１を完全に除去して、シリコン窒化膜１２の表
面を露出させる。この工程により、素子分離領域Ｒtoに
は、溝部１０ａ内に残存する分離用絶縁膜からなる素子
分離３１ａが形成される。このとき、シリコン窒化膜１
２を完全に露出させるためにはオーバーエッチングを行
う必要があるので、素子分離３１ａの上面位置は、シリ
コン窒化膜１２の上面位置よりもやや下方まで堀込まれ
る。

【００７３】次に、図５（ｅ）に示すように、シリコン
窒化膜１２を燐酸ボイル等を用いて除去し、さらにフッ
酸系のウェットエッチング液等を用いてシリコン酸化膜
１１を除去し、素子分離形成工程を終了する。このと
き、素子分離を構成するシリコン酸化膜もエッチング作
用を受けるので、素子分離３１ａの上面位置はさらに下
方に移動し、素子分離３１ａと素子形成領域Ｒtr内の半
導体基板１０の表面高さとがほぼ同じ高さになり、基板
全体がフラットな状態となっている。逆にいうと、本実
施形態では、この工程で基板全体がフラットになるよう
に、シリコン酸膜１１及びシリコン窒化膜１２の厚み
や、オーバーエッチング量を設定する。

【００７４】次に、図５（ｆ）に示すように、基板上に
ゲート絶縁膜１６及びポリシリコン膜を堆積し、このポ
リシリコン膜からゲート電極１７ａをパターニングす
る。

【００７５】その後の工程は図示を省略するが、上記第
１の実施形態における図１（ｇ）に示す工程と同じ処理
を行って、半導体装置が完成する。

【００７６】本実施形態では、図５（ｃ）に示す工程で
溝部１０ａ内に分離用絶縁膜が堆積される際に、溝部１
０ａ内にサイドウォール３２ａが形成されているので、
溝部１０ａが大きな順テーパを有しているのと同じ効果
が得られる。すなわち、シャドウィング効果が緩和され
るので、分離用絶縁膜３１中にボイドを生ぜしめること
がない。しかも、溝部１０ａ自体の形状は、その側面と
基板表面との間の角度がほぼ９０゜に近くなるように、
つまりテーパを持たないか、テーパを持っても極めて小
さくできるので、溝部１０ａの底部の幅寸法は溝部１０
ａの上部の幅寸法とそれほど変わらない。すなわち、良
好な素子分離機能を確保しながら、ボイドの発生を有効
に防止することができるのである。

【００７７】なお、ＨＴＯ膜３２の代わりにシリコン窒
化膜、あるいはポリシリコン膜等の導電膜を使用しても
よい。

【００７８】（第６の実施形態） 次に、第６の実施形態について説明する。図６（ａ）〜
（ｆ）は、第６の実施形態に係る半導体装置の製造工程
を示す断面図である。本実施形態が、上記第５の実施形
態と異なる点は、素子分離用の絶縁膜を堆積する前に溝
部の底付近で両側面のサイドウォール間に急峻な凹部を
形成させて、その上に堆積する分離用絶縁膜によって奥
方に凹部を生ぜしめる点である。

【００７９】まず、図６（ａ）に示す工程で、半導体基
板１０の上にシリコン酸化膜１１（厚み１０〜２０ｎｍ
程度）及びエッチングストッパ膜であるポリシリコン膜
２２（厚み１００〜３００ｎｍ程度）を堆積した後、ポ
リシリコン膜２２の上に、素子分離領域Ｒtoを開口しか
つ素子形成領域Ｒtrを覆うフォトレジスト膜を形成す
る。そして、上記フォトレジスト膜をマスクとしてエッ
チングを行い、ポリシリコン膜２２及びシリコン酸化膜
１１を除去した後、さらに半導体基板１０を堀込んで、
所定深さ（約５００ｎｍ）の溝部１０ａを形成する。こ
のとき、半導体基板１０の表面と溝部１０ａの側面との
間の角度θが９０゜付近（８０〜１００゜程度の範囲）
であることが好ましい。そして、溝部１０ａが形成され
た状態で、基板上にＨＴＯ膜３２を溝部１０ａの幅寸法
の最小値の１／２以下の厚みでかつ比較的厚めに堆積す
る。例えば、最小の溝幅が５００ｎｍの場合、ＨＴＯ膜
３２の厚みを２０００〜２５０ｎｍ程度とする。ただ
し、この値に限定されるものではない。

【００８０】次に、図６（ｂ）に示すように、ＨＴＯ膜
３２をエッチバックし、溝部１０ａの両側面上に形成さ
れるサイドウォール３２ｂが底面上で相接触するか、サ
イドウォール３２ｂが両側に分離しても両者間に急峻な
凹部が形成される程度に、エッチングを行う。また、サ
イドウォール３２ｂの上端は溝部１０ａの上端よりも下
方まで除去されている。このようなサイドウォールは、
オーバーエッチングにより実現する。

【００８１】次に、図６（ｃ）に示すように、基板上に
溝部１０ａの深さ寸法よりも大寸法の厚み（例えば８０
０〜１０００ｎｍ程度）を有するシリコン酸化膜からな
る分離用絶縁膜３１を堆積し、溝部１０ａを分離用絶縁
膜３１で埋める。この分離用絶縁膜３１はリフロー性を
有しない膜である。このとき、溝部１０ａの両側面上の
サイドウォール３２ｂ間に急峻な側面を有する凹部が形
成されているので、この急峻な側面を有する凹部におい
て部分的にアスペクト比が高くなっており、分離用絶縁
膜３１の奥方にボイド２０が発生する。

【００８２】次に、図６（ｄ）に示すように、フォトレ
ジスト膜で素子形成領域Ｒtrの反転パターンを形成し、
これを用いてエッチバックすることにより、基板表面を
ほぼ平坦にする。つまり、素子形成領域Ｒtr内の分離用
絶縁膜３１を完全に除去して、ポリシリコン膜２２の表
面を露出させる。この工程により、素子分離領域Ｒtoに
は、溝部１０ａ内に残存する分離用絶縁膜からなる素子
分離３１ａが形成される。このとき、ポリシリコン膜２
２を完全に露出させるためには多少オーバーエッチング
を行う必要があるので、素子分離３１ａの上面位置は、
ポリシリコン膜２２の上面位置よりもやや下方まで堀込
まれる。しかし、ボイド２０は素子分離３１ａ内の奥方
にあり、この工程でボイド２０が素子分離３１ａの表面
に開口することはない。

【００８３】次に、図６（ｅ）に示すように、ポリシリ
コン膜２２を、ドライエッチング又は、酸化剤，フッ酸
等を混合したエッチング液を使用して除去し、さらにフ
ッ酸系のウェットエッチング液等を用いてシリコン酸化
膜１１を除去し、素子分離形成工程を終了する。このと
き、素子分離を構成するシリコン酸化膜もエッチング作
用を受けるので、素子分離３１ａの上面位置はさらに下
方に移動し、素子分離３１ａと素子形成領域Ｒtr内の半
導体基板１０の表面高さとがほぼ同じ高さになる。ただ
し、この工程においても、ボイド２０が素子分離３１ａ
の表面に開口することはない。

【００８４】次に、図６（ｆ）に示すように、基板上に
ゲート絶縁膜１６及びポリシリコン膜を堆積し、このポ
リシリコン膜からゲート電極１７ａをパターニングす
る。

【００８５】その後の工程は図示を省略するが、上記第
１の実施形態における図１（ｇ）に示す工程と同じ処理
を行って、半導体装置が完成する。

【００８６】本実施形態では、図６（ｃ）に示す工程で
溝部１０ａ内に分離用絶縁膜が堆積される際に、溝部１
０ａの両側面上のサイドウォール３２ｂ間に急峻な側面
を有する凹部が形成され、かつサイドウォールの上端が
溝部１０ａの上端よりも下方に位置するまでオーバーエ
ッチングされているので、その上に堆積される分離用絶
縁膜３１中の奥方にボイド２０が発生する。したがっ
て、その後の工程で、ボイド２０が素子分離３１ａの表
面に開口することはない。しかも、溝部１０ａ自体の形
状は、その側面と基板表面との間の角度がほぼ９０゜に
近くなるように、つまりテーパを持たないか、テーパを
持っても極めて小さくできるので、溝部１０ａの底部の
幅寸法は溝部１０ａの上部の幅寸法とそれほど変わらな
い。すなわち、高集積化された半導体装置においても、
良好な素子分離機能を確保しながら、半導体装置の信頼
性の劣化を有効に防止することができるのである。

【００８７】なお、ＨＴＯ膜３２の代わりに、シリコン
窒化膜、あるいはポリシリコン膜等の導電膜を使用して
もよい。

【００８８】（第７の実施形態） 次に、第７の実施形態について説明する。図７（ａ）〜
（ｆ）は、第７の実施形態に係る半導体装置の製造工程
を示す断面図である。本実施形態が、上記第６の実施形
態と異なる点は、埋め込み用膜の堆積の際に生じた断面
形状がスリット状（楕円形）のボイドを利用して、素子
分離用の絶縁膜を堆積する際に内部の深い部位にボイド
を発生させる点である。

【００８９】まず、図７（ａ）に示す工程で、半導体基
板１０の上にシリコン酸化膜１１（厚み１０〜２０ｎｍ
程度）及びエッチングストッパ膜であるポリシリコン膜
２２（厚み１００ｎｍ程度）を堆積した後、ポリシリコ
ン膜２２の上に、素子分離領域Ｒtoを開口しかつ素子形
成領域Ｒtrを覆うフォトレジスト膜を形成する。そし
て、上記フォトレジスト膜をマスクとしてエッチングを
行い、ポリシリコン膜２２及びシリコン酸化膜１１を除
去した後、さらに半導体基板１０を堀込んで、所定深さ
（約５００ｎｍ）の溝部１０ａを形成する。このとき、
半導体基板１０の表面と溝部１０ａの側面との間の角度
θが９０゜付近（８０〜１００゜程度の範囲）であるこ
とが好ましい。そして、溝部１０ａが形成された状態
で、基板上にシリコン酸化膜からなるＨＴＯ膜３２を溝
部１０ａの幅寸法の最小値の１／２以上の厚みで堆積す
る。例えば最小の溝幅が５００ｎｍの場合、ＨＴＯ膜３
２の厚みを２５０〜５００ｎｍとする。そのとき、幅の
狭い素子分離形成領域ＲtoのＨＴＯ膜３２中にはスリッ
ト状（楕円形）のボイド１９が発生する。

【００９０】次に、図７（ｂ）に示すように、ボイド１
９が十分開口されるまでＨＴＯ膜３２をエッチバックす
る。このとき、なお、ＨＴＯ膜３２の厚みやエッチング
量によっては、ＨＴＯ膜の残存部３２ｃがポリシリコン
膜２２の上にまで亘るが、後にこの上にシリコン酸化膜
を再度堆積するので、問題は生じない。

【００９１】次に、図７（ｃ）に示すように、基板上に
溝部１０ａの深さ寸法よりも大寸法の厚み（例えば８０
０〜１００ｎｍ程度）を有するシリコン酸化膜からなる
分離用絶縁膜３１を堆積し、溝部１０ａを分離用絶縁膜
３１で埋める。この分離用絶縁膜３１はリフロー性を有
しない膜である。このとき、溝部１０ａに存在していた
断面形状がスリット状のボイド１９が開口しているの
で、急峻な側面を有する凹部が形成された状態となって
いる。そして、その上に分離用絶縁膜３１が堆積される
ので、上記第６の実施形態と同様に、溝部１０ａの奥方
にボイド２０が発生する。

【００９２】その後、図７（ｄ）〜（ｆ）に示す工程
で、上記第６実施形態における図６（ｄ）〜（ｆ）に示
す工程と同じ処理を行う。さらにその後、上記第１の実
施形態における図１（ｇ）に示す工程と同じ処理を行っ
て、半導体装置を完成する。

【００９３】本実施形態では、図７（ｃ）に示す工程で
溝部１０ａ内に分離用絶縁膜が堆積される際に、溝部１
０ａ内の深い部分にボイド１９が開口してなる急峻な側
面を有する凹部が形成されているので、上記第６の実施
形態と同様の作用により、その上に堆積される分離用絶
縁膜３１中にボイド２０が発生する。しかし、このボイ
ド２０が発生する部分は、分離用絶縁膜３１の奥方とな
っているので、その後の工程で、ボイド２０が素子分離
３１ａの表面に開口することはない。しかも、溝部１０
ａ自体の形状は、その側面と基板表面との間の角度がほ
ぼ９０゜に近くなるように、つまりテーパを持たない
か、テーパを持っても極めて小さくできるので、溝部１
０ａの底部の幅寸法は溝部１０ａの上部の幅寸法とそれ
ほど変わらない。すなわち、高集積化された半導体装置
においても、良好な素子分離機能を確保しながら、半導
体装置の信頼性の劣化を有効に防止することができるの
である。

【００９４】（第８の実施形態） 次に、第８の実施形態について説明する。図８（ａ）〜
（ｆ）は、第８の実施形態に係る半導体装置の製造工程
を示す断面図である。本実施形態が上記第５〜第７の実
施形態と異なる点は、素子分離用の絶縁膜を堆積する前
に、ステップカバレージの良好な膜を堆積してこれを溝
部内に埋め込んでおく点である。

【００９５】まず、図８（ａ）に示す工程で、半導体基
板１０の上にシリコン酸化膜１１（厚み１０〜２０ｎｍ
程度）及びエッチングストッパ膜であるポリシリコン膜
２２（厚み１００〜３００ｎｍ程度）を堆積した後、ポ
リシリコン膜２２の上に、素子分離領域Ｒtoを開口しか
つ素子形成領域Ｒtrを覆うフォトレジスト膜を形成す
る。そして、上記フォトレジスト膜をマスクとしてエッ
チングを行い、ポリシリコン膜２２及びシリコン酸化膜
１１を除去した後、さらに半導体基板１０を堀込んで、
所定深さ（約５００ｎｍ）の溝部１０ａを形成する。こ
のとき、半導体基板１０の表面と溝部１０ａの側面との
間の角度θが９０゜付近（８０〜１００゜程度の範囲）
であることが好ましい。そして、溝部１０ａが形成され
た状態で、基板上にＨＴＯ膜からなる下敷き用絶縁膜４
０を堆積し、さらにこの上に、ステップカバレージの良
好なポリシリコン膜からなる埋め込み用膜３３を溝部１
０ａの深さ寸法の１／２よりも大寸法の厚みで堆積す
る。例えば、最小の溝幅が５００ｎｍの場合、埋め込み
用膜３３の厚みを２５０〜３００ｎｍとする。このと
き、ポリシリコン膜が良好なステップカバレージを有す
ることから、埋め込み用膜３３内にはボイドは発生しな
い。

【００９６】次に、図８（ｂ）に示すように、埋め込み
用膜３３をエッチバックし、溝部１０ａの底部付近に埋
め込み層３３ａを残して、素子形成領域Ｒtr内の埋め込
み用膜３３を完全に除去する。

【００９７】次に、図８（ｃ）に示すように、基板上に
溝部１０ａの深さ寸法よりも大寸法の厚みを有するシリ
コン酸化膜からなる分離用絶縁膜３１を堆積し、溝部１
０ａを分離用絶縁膜３１で埋める。この分離用絶縁膜３
１はリフロー性を有しない膜である。このとき、溝部１
０ａの底部に埋め込み層３３ａが残存しているので、溝
部１０ａのアスペクト比が小さくなったのと同じ効果が
生じ、分離用絶縁膜３１中にはボイドは発生しない。

【００９８】次に、図８（ｄ）に示すように、フォトレ
ジスト膜で素子形成領域Ｒtrの反転パターンを形成し、
これを用いてエッチバックすることにより、基板表面を
ほぼ平坦にする。つまり、素子形成領域Ｒtr内の分離用
絶縁膜３１及び下敷き用絶縁膜４０は完全に除去して、
ポリシリコン膜２２の表面を露出させる。この工程によ
り、素子分離領域Ｒtoには、溝部１０ａ内に残存する分
離用絶縁膜３１ａと埋め込み層３３ａと下敷き膜４０ａ
とからなる素子分離５１が形成される。このとき、ポリ
シリコン膜２２を完全に露出させるためにはオーバーエ
ッチングを行う必要があるので、素子分離５１の上面位
置は、ポリシリコン膜２２の上面位置よりもやや下方ま
で堀込まれる。

【００９９】その後、図８（ｅ），（ｆ）に示す工程
で、上記第６実施形態における図６（ｅ），（ｆ）に示
す工程と同じ処理を行う。さらにその後、上記第１の実
施形態における図１（ｇ）に示す工程と同じ処理を行っ
て、半導体装置を完成する。

【０１００】本実施形態では、図８（ｃ）に示す工程で
溝部１０ａ内に分離用絶縁膜３１が堆積される際に、溝
部１０ａ内に埋め込み層３３ａが形成されているため
に、溝部１０ａのアスペクト比が小さくなったのと同じ
効果が得られる。すなわち、シャドウィング効果による
ボイドの発生を招くことがない。しかも、溝部１０ａ自
体の形状は、その側面と基板表面との間の角度がほぼ９
０゜に近くなるように、つまりテーパを持たないか、テ
ーパを持っても極めて小さくできるので、溝部１０ａの
底部の幅寸法は溝部１０ａの上部の幅寸法とそれほど変
わらない。すなわち、高集積化された半導体装置におい
ても、良好な素子分離機能を確保しながら、半導体装置
の信頼性の劣化を有効に防止することができるのであ
る。

【０１０１】なお、本実施形態では、埋め込み用膜３３
をポリシリコン膜で構成したが、シリコン窒化膜等のス
テップカバレージの良好な材料からなる膜であれば、特
に材質には限定されず、導電膜，強誘電体膜等でもよ
い。

【０１０２】（第９の実施形態） 次に、第９の実施形態について説明する。図９（ａ）〜
（ｆ）は、第９の実施形態に係る半導体装置の製造工程
を示す断面図である。本実施形態が上記第８の実施形態
と異なる点は、素子分離用の絶縁膜を堆積する前に、リ
フロー性を有する膜を堆積した後リフローしてボイドを
消滅させたものを、予め溝部内に埋め込んでおく点であ
る。

【０１０３】まず、図９（ａ）に示す工程で、半導体基
板１０の上にシリコン酸化膜１１（厚み１０〜２０ｎｍ
程度）及びエッチングストッパ膜であるポリシリコン膜
２２（厚み１００〜３００ｎｍ程度）を堆積した後、ポ
リシリコン膜２２の上に、素子分離領域Ｒtoを開口しか
つ素子形成領域Ｒtrを覆うフォトレジスト膜を形成す
る。そして、上記フォトレジスト膜をマスクとしてエッ
チングを行い、ポリシリコン膜２２及びシリコン酸化膜
１１を除去した後、さらに半導体基板１０を堀込んで、
所定深さ（約５００ｎｍ）の溝部１０ａを形成する。こ
のとき、半導体基板１０の表面と溝部１０ａの側面との
間の角度θが９０゜付近（８０〜１００゜程度の範囲）
であることが好ましい。そして、溝部１０ａが形成され
た状態で、基板上にＨＴＯ膜からなる下敷き用絶縁膜４
０を堆積し、さらに、この上にＢＰＳＧ膜からなる埋め
込み用膜３４を溝部１０ａの深さ寸法の１／２よりも大
寸法の厚み（例えば３００〜５００ｎｍ程度）で堆積す
る。この埋め込み用膜３４は、例えばシラン系ＢＰＳＧ
膜，ＴＥＯＳ系ＢＰＳＧ膜等のリフロー性を有する膜で
ある。ただし、ＢＰＳＧ膜だけでなく、ＰＳＧ膜，ＢＳ
Ｇ膜，ヒ素含有シリコン酸化膜等でもよく、また、シリ
コン酸化膜を堆積してから不純物イオンの注入を行うこ
とでリフロー性を与えてもよい。

【０１０４】このとき、図１（ｂ）に示すと同様に、幅
の狭い素子分離領域Ｒtoにおいて、溝部１０ａのアスペ
クト比が高いので、埋め込み用膜３４中にボイド１９が
発生する確率が極めて高い。

【０１０５】次に、図９（ｂ）に示すように、例えば８
５０℃，３０分間程度の熱処理により、埋め込み用膜３
４のリフローを行い、ボイド１９を消滅させる。

【０１０６】次に、図９（ｃ）に示すように、埋め込み
用膜３４をエッチバックし、溝部１０ａの底部付近に埋
め込み層３４ａを残して、素子形成領域Ｒtr内の埋め込
み用膜３４を完全に除去する。

【０１０７】次に、図９（ｄ）に示すように、基板上に
溝部１０ａの深さ寸法よりも大寸法の厚み（例えば８０
０〜１０００ｎｍ程度）を有するシリコン酸化膜からな
る分離用絶縁膜３１を堆積し、溝部１０ａを分離用絶縁
膜３１で埋める。この分離用絶縁膜３１はリフロー性を
有しない膜でよいが、リフロー性を有する材料で構成さ
れていてもよい。このとき、溝部１０ａの底部に埋め込
み層３４ａが形成されているので、溝部１０ａのアスペ
クト比が小さくなったのと同じ効果が生じ、分離用絶縁
膜３１中にはボイドは発生しない。

【０１０８】その後、図９（ｅ），（ｆ）に示す工程
で、上記第６実施形態における図６（ｅ），（ｆ）に示
す工程と同じ処理を行う。さらにその後、上記第１の実
施形態における図１（ｇ）に示す工程と同じ処理を行っ
て、半導体装置を完成する。

【０１０９】本実施形態では、図９（ｄ）に示す工程で
溝部１０ａ内に分離用絶縁膜３１が堆積される際に、溝
部１０ａ内に埋め込み層３４ａが形成されているため
に、溝部１０ａのアスペクト比が小さくなったのと同じ
効果が得られる。すなわち、シャドウィング効果による
ボイドの発生を招くことがない。しかも、溝部１０ａ自
体の形状は、その側面と基板表面との間の角度がほぼ９
０゜に近くなるように、つまりテーパを持たないか、テ
ーパを持っても極めて小さくできるので、溝部１０ａの
底部の幅寸法は溝部１０ａの上部の幅寸法とそれほど変
わらない。すなわち、高集積化された半導体装置におい
ても、良好な素子分離機能を確保しながら、半導体装置
の信頼性の劣化を有効に防止することができるのであ
る。

【０１１０】なお、本実施形態では、埋め込み用膜３４
をＢＰＳＧ膜で構成したが、埋め込み用膜はリフロー性
のある材料からなる膜であればよく、ＰＳＧ膜，ＢＳＧ
膜等であってもよいことはいうまでもない。

【０１１１】また、下敷き用絶縁膜４０は必ずしも設け
る必要はない。ただし、下敷き用絶縁膜４０を形成する
ことで、不純物の基板への侵入を防止し得る利点があ
る。

【０１１２】（第１０の実施形態） 次に、第１０の実施形態について説明する。図１０
（ａ）〜（ｆ）は、第１０の実施形態に係る半導体装置
の製造工程を示す断面図である。本実施形態の特徴は、
ステップカバレージのよいポリシリコン等で素子分離を
形成してから、少なくともその一部を酸化して絶縁膜に
変化させる点である。

【０１１３】まず、図１０（ａ）に示す工程で、半導体
基板１０の上にシリコン酸化膜１１（厚み１０〜２０ｎ
ｍ程度）及びエッチングストッパ膜であるシリコン窒化
膜１２（厚み１００〜２００ｎｍ程度）を堆積した後、
シリコン窒化膜１２の上に、素子分離領域Ｒtoを開口し
かつ素子形成領域Ｒtrを覆うフォトレジスト膜を形成す
る。そして、上記フォトレジスト膜をマスクとしてエッ
チングを行い、シリコン窒化膜１２及びシリコン酸化膜
１１を除去した後、さらに半導体基板１０を堀込んで、
所定深さ（約５００ｎｍ）の溝部１０ａを形成する。こ
のとき、半導体基板１０の表面と溝部１０ａの側面との
間の角度θが９０゜付近（８０〜１００゜程度の範囲）
であることが好ましい。そして、溝部１０ａが形成され
た状態で、基板上にＨＴＯ膜からなる下敷き用絶縁膜４
０を堆積し、さらに、この上にステップカバレージのよ
いポリシリコン膜３５を溝部１０ａの深さ寸法よりも大
寸法の厚み（例えば８００〜１０００ｎｍ程度）で堆積
する。このとき、ポリシリコン膜３５のステップカバレ
ージが良好なことから、溝部１０ａ内のポリシリコン膜
３５中にはボイド１９が発生しない。

【０１１４】次に、図１０（ｂ）に示すように、ＣＭＰ
法により、ポリシリコン膜３５を除去し、基板全体を平
坦化する。その際、素子形成領域Ｒtrのシリコン窒化膜
１２の表面が露出するまでＣＭＰを行い、素子形成領域
Ｒtrのポリシリコン膜３５及び下敷き用絶縁膜４０を除
去して、素子分離領域Ｒtoに下敷き膜４０ａと埋め込み
膜３５ａとを残す。

【０１１５】次に、図１０（ｃ）に示すように、埋め込
み膜３５ａを表面から酸化して、表面からある深さ迄の
部分をシリコン酸化膜に変化させる。つまり、シリコン
酸化膜からなる上部埋め込み層３５ｂと、ポリシリコン
膜からなる下部埋め込み層３５ａと、下敷き絶縁膜４０
ａとで素子分離５１が構成されている。なお、このと
き、ポリシリコン膜からなる埋め込み膜３５ａが酸化さ
れると、体積の増大が生じるので、素子分離５１の上面
が高くなっている。

【０１１６】次に、図１０（ｄ）に示すように、シリコ
ン窒化膜１２を燐酸ボイル等を用いて除去し、さらにフ
ッ酸系のウェットエッチング液等を用いてシリコン酸化
膜１１を除去し、素子分離形成工程を終了する。

【０１１７】そして、図１０（ｅ）に示すように、基板
上にゲート絶縁膜１６及びポリシリコン膜を堆積し、こ
のポリシリコン膜からゲート電極１７ａをパターニング
する。

【０１１８】その後の工程は図示を省略するが、上記第
１の実施形態における図１（ｇ）に示す工程と同じ処理
を行って、半導体装置が完成する。

【０１１９】本実施形態では、図１０（ａ）に示す工程
で、溝部１０ａ内にステップカバレージのよいポリシリ
コン膜を堆積する際に、溝部１０ａ内にボイドが発生す
ることがない。しかも、溝部１０ａ自体の形状は、その
側面と基板表面との間の角度がほぼ９０゜に近くなるよ
うに、つまりテーパを持たないか、テーパを持っても極
めて小さくできるので、溝部１０ａの底部の幅寸法は溝
部１０ａの上部の幅寸法とそれほど変わらない。すなわ
ち、高集積化された半導体装置においても、良好な素子
分離機能を確保しながら、半導体装置の信頼性の劣化を
有効に防止することができるのである。

【０１２０】なお、ポリシリコン膜３５の代わりにアモ
ルファスシリコン膜を堆積し、これを後に酸化してもよ
い。また、ポリシリコン膜又はアモルファスシリコン膜
全体を酸化してもよい。

【０１２１】（その他の実施形態） 上記第１〜第４の実施形態では、ＣＭＰ法により平坦化
工程を行ったが、上記第５〜第９の実施形態のごとく、
フォトレジスト膜で素子形成領域Ｒtrの反転パターンを
形成し、基板全体をエッチバックすることで基板全体を
ほぼ平坦にするようにしてもよい。

【０１２２】上記第５〜第９の実施形態では、分離用絶
縁膜を堆積した後の平坦化をフォトレジスト膜を利用し
たエッチバック法により行ったが、第１〜第４の実施形
態のごとくＣＭＰ法により行ってもよい。その場合に
は、第１〜第４の実施形態で述べたような素子分離の膜
減りの小さいことによる信頼性の向上やパターニング精
度の向上等の効果がある。

【０１２３】上記第５〜第９の実施形態において、図５
（ａ），図６（ａ），図７（ａ），図８（ａ），図９
（ａ）に示す状態で、ポリシリコン膜２２の代わりにシ
リコン窒化膜を堆積してその後第５〜第９の実施形態と
同様の工程を行ってもよい。

【０１２４】上記第５〜第９の実施形態において、図５
（ａ），図６（ａ），図７（ａ），図８（ａ），図９
（ａ）に示す状態で、第２，第４実施形態のごとく、ポ
リシリコン膜２２を除去せずにゲート電極の下層膜とし
て利用してもよい。その場合には、素子分離が素子形成
領域の半導体基板の表面よりもステップ状に高くなるの
で、第２，第４の実施形態で述べたような素子分離の膜
減りのほとんどないことによる信頼性の向上やパターニ
ング精度の向上等の効果がある。

【０１２５】

【発明の効果】本発明の半導体装置の製造方法によれ
ば、半導体基板上に素子形成領域と溝型素子分離領域を
有する半導体装置の製造方法として、素子分離領域に溝
部を形成し、この溝部の上端よりも下方に絶縁膜からな
る埋め込み層を形成してから分離用絶縁膜を堆積するよ
うにしたので、分離絶縁膜の堆積の際にボイドの発生を
防止あるいはボイドが発生してもその発生位置を奥方に
限定することができ、よって、集積度及び信頼性の高い
半導体装置を容易に製造することができる。

【図面の簡単な説明】

【図１】第１の実施形態に係る半導体装置の製造工程を
示す断面図である。

【図２】第２の実施形態に係る半導体装置の製造工程を
示す断面図である。

【図３】第３の実施形態に係る半導体装置の製造工程を
示す断面図である。

【図４】第４の実施形態に係る半導体装置の製造工程を
示す断面図である。

【図５】第５の実施形態に係る半導体装置の製造工程を
示す断面図である。

【図６】第６の実施形態に係る半導体装置の製造工程を
示す断面図である。

【図７】第７の実施形態に係る半導体装置の製造工程を
示す断面図である。

【図８】第８の実施形態に係る半導体装置の製造工程を
示す断面図である。

【図９】第９の実施形態に係る半導体装置の製造工程を
示す断面図である。

【図１０】第１０の実施形態に係る半導体装置の製造工
程を示す断面図である。

【図１１】従来の一般的な半導体装置の製造工程を示す
断面図である。

【図１２】従来の高集積度の半導体装置の製造工程を示
す断面図である。

【図１３】図１２の工程の一部を拡大して示す断面図で
ある。

【図１４】従来の半導体装置の素子分離形成工程の終了
状態における平面図である。

【符号の説明】

１０ 半導体基板 １０ａ 溝部 １１ シリコン酸化膜 １２ シリコン窒化膜（エッチングストッパ膜） １４ 拡散防止膜 １５ 分離用絶縁膜 １５ａ 素子分離 １６ ゲート絶縁膜 １７ ポリシリコン膜（ゲート用導電膜） １７ａ ゲート電極 １９ ボイド ２０ ボイド ２１ ゲート絶縁膜 ２２ ポリシリコン膜（エッチングストッパ膜）（第
１の導電膜） ２３ ポリシリコン膜（第２の導電膜） ２４ サイドウォール ２５ ソース・ドレイン領域 ２６ 層間絶縁膜 ２７ 埋め込み金属 ２８ 上層金属配線 ３１ 分離用絶縁膜 ３１ａ 素子分離 ３２ ＨＴＯ膜（埋め込み用絶縁膜） ３３ 埋め込み用膜 ３４ ＢＰＳＧ膜（埋め込み用絶縁膜） ３５ ポリシリコン膜（半導体膜） ５０ ゲート電極 ５１ 素子分離

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中林 隆 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平５−67675（ＪＰ，Ａ) 特開 平６−177239（ＪＰ，Ａ) 特開 平１−235246（ＪＰ，Ａ) 特開 平１−258439（ＪＰ，Ａ) 特開 昭60−164335（ＪＰ，Ａ) 特開 昭58−143548（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/76

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ＭＯＳトランジスタを形成するための複
   数の素子形成領域と上記各素子形成領域を区画するため
   の溝型素子分離領域とを有する半導体基板上に、エッチ
   ングストッパ膜を堆積する第１の工程と、 上記素子分離領域を開口したマスクを用いてエッチング
   を行い、上記素子分離領域の上記エッチングストッパ膜
   と上記半導体基板の一部とを除去して、上記半導体基板
   に所定深さの溝部を形成する第２の工程と、 上記溝部が形成された状態で、基板上に埋め込み用絶縁
   膜を堆積する第３の工程と、 上記埋め込み用絶縁膜をエッチバックして、上記溝部内
   に埋め込み層を形成する第４の工程と、 上記溝部内に上記埋め込み層が形成された状態で、基板
   上に分離用絶縁膜を堆積する第５の工程と、 上記分離用絶縁膜を少なくとも上記エッチングストッパ
   膜の表面が露出するまで化学的機械的研磨法によって除
   去しながら基板の表面をほぼ平坦にし、上記溝部内に上
   記分離用絶縁膜を残存させて、上記分離用絶縁膜からな
   る素子分離層を形成する第６の工程と、 上記素子形成領域内に、ゲート絶縁膜，ゲート電極及び
   ソース・ドレイン領域からなるＭＯＳトランジスタを形
   成する第７の工程とを備え、 上記第３の工程では、上記素子分離領域の最小幅寸法の
   １／２以上の厚みを有する埋め込み用絶縁膜を上記素子
   分離領域のうち最小幅を有する部分において上記埋め込
   み用絶縁膜中にボイドが発生するよう堆積し、 上記第４の工程では、上記ボイドが開口した後ボイドの
   下端部下方の埋め込み用絶縁膜の少なくとも一部が除去
   されるまで上記埋め込み用絶縁膜をエッチバックするこ
   とにより、上記埋め込み層の上端が上記溝部の上端より
   も下方になるように形成することを特徴とする半導体装
   置の製造方法。
2. 【請求項２】 請求項１記載の半導体装置の製造方法に
   おいて、 上記第１の工程では、エッチングストッパ膜としてゲー
   ト絶縁膜を介して第１の導電膜を堆積し、 上記第７の工程では、基板上に第２の導電膜を堆積し
   て、上記第１及び第２の導電膜から上記ＭＯＳトランジ
   スタのゲート電極をパターニングすることを特徴とする
   半導体装置の製造方法。