KR19980064673A - 반응성 이온 에칭을 사용하여 ｔｅｏｓ 마스크를 제거하기 위해폴리실리콘 에치 정지물을 가진 패드 스택 - Google Patents

반응성 이온 에칭을 사용하여 ｔｅｏｓ 마스크를 제거하기 위해폴리실리콘 에치 정지물을 가진 패드 스택 Download PDF

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KR19980064673A
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칼파울 뮐러
베른하르트 포쉔리더
클라우스 로이트너
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로더리히 네테부쉬 롤프 옴케
지멘스악티엔게젤샤프트
제프리 엘.포먼
인터내셔날비지니스머신스코포레이션
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Abstract

본 발명은 반응성 이온 에칭과 같은 비등방성 기술을 이용해 TEOS 에칭 마스크층을 제거하기 위한 방법에 관한 것이다. 상기 비등방성 기술의 사용은 습식 화학 에칭 기술보다 패드 산화물층의 언더커팅을 실질적으로 줄이는 결과를 가져온다. 본 발명의 한 실시예는 상기 패드 TEOS층 하부에 놓인 폴리실리콘 에치 정지층의 형성을 포함한다.

Description

반응성 이온 에칭을 사용하여 ＴＥＯＳ 마스크를 제거하기 위해 폴리실리콘 에치 정지물을 가진 패드 스택
본 발명은 일반적으로 DRAM(dynamic random access memories) 구조에 관한 것이며, 특히 TEOS(tetre-ethyl-ortho-silicate) 마스크를 제거하는 동안 패드 산화물의 언더커팅을 실질적으로 방지하기 위한 방법에 관한 것이다.
전형적인 DRAM는 그 각각이 데이터 저장 캐패시터와 액세스 트랜지스터를 갖는 다중 저장 셀들을 포함한다. 이러한 구조는 반도체 기억소자에 사용되어 진다.
DRAM에는 일반적으로 두 개의 저장 셀 배열중 하나가 제공된다. 첫 번째 저장 셀 배열은 반도체 기판위에 형성된 다층 캐패시터 구조를 포함한다. 나머지 하나의 저장 셀 배열은 반도체 기판위에 형성된 트렌치 캐패시터 구조를 포함한다.
트렌치 캐패시터 구조가 반도체 기판의 주어진 면적당 최고의 메모리 셀 밀도를 허용하기 때문에, 최근에는 다양한 마이크로-전자 소자에 있어서 트렌치 DRAM 셀에 대한 선호도가 꾸준히 증가해 왔다.
DRAM 셀을 위한 전형적인 캐패시턴스 저장 트렌치는 일반적으로 반도체 기판 표면 안으로 에칭되는 실린더형 트렌치를 포함한다.
트렌치는 전형적으로 반응성 이온 에칭(reactive ion etching : RIE)과 같은 딥 트렌치 에칭 공정을 사용하여 반도체 기판에 만들어진다. 에칭을 하기 전에, 다층 마스크는 반도체 기판의 상면에 증착되고 트렌치가 반도체 기판의 적절한 영역에 선택적으로 만들어질 수 있도록 패터닝된다. 이는 먼저 반도체 상기 기판 위에 패드 산화물층을 증착시켜 이루어진다. 다음으로 패드 질화물층이 상기 패드 산화물층 위에 증착된다. 마스크층은 상기 패드 질화물 위에 패드 TEOS층을 증착시키고 종래의 기술을 이용해 상기 세 개의 패드층을 패터닝시켜 완성된다. 상기 마스크층의 패터닝은 상기 트렌치가 만들어질 상기 반도체 기판의 선택된 영역을 노출시킨다. 상기 패드 TEOS는 딥 트렌치 에칭을 위한 RIE 경질 마스크 물질 같은 역할을 한다.
상기 딥 트렌치 에칭 공정이 행해진 이후에, 상기 패드 질화물층의 일부분이 트렌치에서 돌출 되는데, 이는 다음의 DRAM 공정이 실행되기 전에 제거되어야 한다. 다음의 DRAM 공정은 또한 상기 패드 TEOS층의 제거를 요한다. 현재는, 상기 패드 산화물층과 패드 질화물층을 심하게 언더커팅하는 두 개의 분리 실행되는 습식 화학 등방성 에칭 과정을 사용해, 상기 패드 질화물의 돌출부와 상기 패드 TEOS층이 제거된다.
따라서, 상기 패드 산화물층과 패드 질화물층을 언더커팅함이 없이 상기 패드 질화물의 돌출부와 패드 TEOS층을 제거하도록 하는 방법이 필요하다.
도 1a 내지 도 1g는 TEOS 마스크 제거를 위한 선행 기술을 보여주는 기판에 대한 측단면도이다.
도 2a는 본 발명에 따른 TEOS 마스크 제거를 위한 에치 정지물로서 폴리실리콘을 가진 패드 스택을 증착 시킨 후의 기판에 대한 측단면도이다.
도 2b는 상기 패드 스택을 패터닝 한 후의 도 2a의 기판에 대한 측단면도이다.
도 2c는 딥(deep) 트렌치 에칭 후의 도 2b의 기판에 대한 측단면도이다.
도 2d는 측벽 패시베이션 스트리핑 후의 도 2c의 기판에 대한 측단면도이다.
도 2e는 패드 TEOS 제거 후의 도 2d의 기판에 대한 측단면도이다.
도 2f는 노드(node) 유전체 형성 후의 도 2e의 기판에 대한 측단면도이다.
도 2g는 폴리실리콘으로 충진한 트렌치 후의 도 2f의 기판에 대한 측단면도이다.
도 2h는 상기 폴리실리콘 패드 에치 정지층을 CMP 제거한 후의 도 2g의 기판에 대한 측단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 기판 14 : 패드 산화물
16 : 패드 질화물 18 : 패드 TEOS층
20 : 딥 트렌치 21 : 트렌치 측벽
22 : 트렌치 측벽의 상면
24 : 측벽 패시베이션 필름
28 : 에지 42 : 패드 스택
44 : 증착 촉진층 46 : 연마 정지층
48 : 경질 마스크 에치 정지층 50 : 경질 마스크
패터닝 소자 구조를 사용한 마스크 제거 공정이 개시돼 있다. 상기 공정은 상면에 상기 소자 구조가 형성된 반도체 기판을 제공하는 것을 포함한다. 마스크는 상기 기판 위에 형성된다. 본 발명에 따르면, 상기 마스크는 경질 마스크층과 그 하부에 경질 마스크 에치 정지층을 포함한다. 상기 마스크는 선택된 영역을 한정하기 위해 패터닝된다. 선택된 영역 내의 기판의 일부가 제거된다. 기판의 상기 부분이 제거된 후에, 상기 기판의 표면에 남은 경질 마스크층의 상기 부분을 제거하기 위해 비등방 건식 공정이 행해진다. 반응성 이온 에칭과 같은 비등방 건식 공정은 상기 경질 마스크 에치 정지층에 대해 선택적이다. 이 방법에서, 상기 RIE는 상기 경질 마스크 에치 정지층을 제거함 없이 상기 경질 마스크층을 없앤다. 상기 RIE의 사용은 상기 마스크에 남아 있는 층들 내에서의 언더커팅의 발생을 줄인다.
본 발명의 상세한 이해를 위해, 첨부된 도면과 함께 아래의 상세한 설명을 참조한다.
본 발명은 전반적으로 소자의 제조와 관련돼 있다. 특히, 본 발명은 상기 패드 산화물과 같은 패드층들 중 하나에서 마스크 제거시 발생할 수 있는 언더커팅을 줄이거나 또는 없애는 것이 그 목적이다. 설명을 돕기 위해, 본 발명은 트렌치 캐패시터 소자와 관련해서 기술된다. 그러나, 본 발명의 범위는 훨씬 더 넓고, 패드층의 언더커팅이 다음 공정 단계에 역효과를 끼치는 소자의 제조까지 넓힐 수 있다.
본 발명을 설명하기 전에 종래의 마스크와 마스크 제거 기술을 미리 설명한다. 도 1a를 참조하면, DRAM 셀을 위한 캐패시턴스 저장 딥 트렌치(20)가 도시되어 있다. 상기 트렌치 캐패시터는 종래의 패터닝과 에칭 기술에 의해 형성된다. 이러한 기술은 예를 들면 Muller et al., Microelectronic Engineering, 27, p457 (1995)과 Boudur et al., Extended Abstracts, Elctrochem.. Soc., Vol. 90-1 (May 1990)에 설명되어 있고, 이 둘은 참고하기 위해 여기에 편집돼 있다. 도시된 바와 같이, 종래의 패드 스택(12)은 기판(10) 위에 형성된다. 상기 패드 스택은 에칭 마스크와 같은 역할을 한다. 상기 마스크는 트렌치들이 예를 들어 종래의 반응성 이온 에칭 기술을 사용해 형성되는 영역을 한정하기 위해 패터닝된다.
상기 패드 스택은 패드 산화물층(14), 패드 질화물층(16), 및 패드 TEOS층(18)을 포함한다. 상기 패드 TEOS층은 반응성 이온 에칭을 위한 경질 마스크를 제공하고, 상기 질화물층은 다음 화학 기계 연마(chemical mechanical polishing : CMP)단계에 대한 연마 정지물과 같은 역할을 하고, 상기 패드 산화물은 인터페이스에서의 복원하는 응력(reliving stress) 뿐만 아니라 상기 기판에 대한 상기 패드 질화물층의 접착을 촉진한다.
도 1a에서 보여진 것처럼 측벽 패시베이션 필름(24)은 상기 반응성 이온 에칭 딥 트렌치 에칭 공정의 결과로 상기 트렌치 측벽(21)의 위(22)를 따라 만들어진다. 또한 상기 트렌치를 한정하는 상기 TEOS층의 에지는 전형적으로 상기 TEOS층의 평면 부분보다 상기 반응성 이온 에칭 동안 이온의 수직 충격에 대하여 상대적으로 더 노출된다. 이온의 더 큰 노출은 에칭률을 높여서, 상기 패드 TEOS층(18)내에 깎여진 상부 코너(26)를 야기한다. 일반적으로, 상기 패드 TEOS층(18)의 깎여진 상부 코너(26)는 하부에 놓인 패드 질화물층(16)에 닿지 않는 한은 허용될 수 있다. 상기 패드 질화물층내의 깎인 면은 다음의 DRAM 공정에서 나중에 발생할 수 있는 화학 기계 연마 공정에 나쁜 영향을 끼친다.
도 1b는 상기 측벽 패시베이션 필름(24) 제거하고 불화수소산 완충액에 담그는 것과 같은 습식 화학 공정을 사용해 상기 딥 트렌치(20)의 개구부를 돌출시키는 상기 패드 질화물층(16)의 일부(31)를 뒤로 끌어낸 후의 도 1a의 상기 캐패시턴스 저장 트렌치(20)를 도시한다. 상기 습식 화학 공정은 또한 에지(28)에서 상기 패드 TEOS층(18)을 뒤로 끌어내는 경향이 있고 아래에 놓인 상기 패드 질화물층(16)의 일부를 노출시킨다. 게다가, 상기 습식 화학 공정이 등방성이기 때문에, 에지(30)에서 나타나는 상기 패드 산화물층(14)을 언더커팅한다.
상기 패드 TEOS층은 습식 화학 공정을 사용해 제거할 수 있다. 그러나, 상기 패드 질화물층이 노출되기 때문에, 상기 패드 TEOS의 제거는 상기 패드 질화물층의 바람직하지 않은 추가의 언더커팅을 야기한다. 상기 패드 질화물층의 추가적인 언더커팅은 상기 패드 질화물층의 들뜸 및/또는 버즈 빅(birds beak) 형성을 야기시킨다. 종래에는, 상기 패드 질화물층의 언더커팅을 다음 공정 단계가 완료될 때까지 상기 패드 TEOS층 제거를 지연시킴으로써 방지되었다. 이들 다음 공정 단계들은 등방 습식 화학 공정 동안 상기 산화물층의 노출된 에지가 언더커팅되는 것을 확실히 방지한다.
도 1c를 참조하면, 얇은 유전 필름 또는 노드 유전층(32)이 종래의 열 산화막 형성 기술을 사용하여 상기 딥 트렌치의 전 표면을 따라 형성돼 있다. 다음으로, 도 1d에서 보여진 것처럼, 폴리실리콘 플러그(34)는 저압 화학 기상 증착(low pressure chemical vapor deposition : LPCVD)과 같은 종래의 기술을 사용해 상기 딥 트렌치를 충진시키기 위해 증착된다. 상기 폴리실리콘을 사용한 트렌치 충진은 상기 기판 표면 위에 폴리실리콘층(36)을 형성한다. 마지막으로 도 1e는, 상기 폴리실리콘 트렌치 충진으로부터 상기 폴리실리콘 플러그(34) 형성 동안 증착된(도 1d에서 보여진) 잉여의 폴리실리콘층(36)이 CMP 단계에 의해 제거된다.
도 1e에서는, 상기 폴리실리콘 플러그(34)가 상기 패드 산화물층을 덮고, 이로 인해 상기 습식 화학 에칭 공정에 의해 야기되는 추가의 언더커팅을 막는다. 그러므로, 불화수소산 배스(bath)와 같은 습식 화학 공정에 의해 상기 패드 TEOS의 제거는 상기 패드 산화물층에 손상없이 부식할 수 있다. 도 1f에서 보여진 것처럼 상기 패드 TEOS층을 제거한 후, 상기 폴리실리콘 플러그(34)는 상기 패드 질화물층(16)위 까지 넓혀진다. 따라서, 추가의 CMP 마무리 작업이 도 1g에서 보여진 것처럼 상기 기판(10)을 평평하게 하기 위해 행해진다.
도 2a 내지 도 2h는 본 발명의 실시예를 도시한다. 본 발명은 상기 패드 산화물층의 추가의 언더커팅을 야기함 없이 상기 딥 트렌치 형성 이후의 상기 에칭 마스크의 경질 마스크층의 제거를 가능케 한다. 위에서 설명된 바와 같이, 이러한 추가의 언더커팅은 CMP와 같은 다음 공정에 역효과를 가져온다.
도 2a를 참조하면, 패드 스택(42)이 반도체 기판의 표면에 형성돼 있다. 상기 패드 스택은 상기 기판내에 캐패시턴스 트렌치 영역을 한정하고 형성하기 위한 에칭 마스크와 같은 역할을 한다. 보여진 것처럼, 상기 패드 스택은 상기 기판의 표면에 연속적으로 형성되는 증착 촉진층(44)을 구비한 다수의 패드 필름, 연마 정지층(46), 경질 마스크 에치 정지층(48), 및 경질 마스크층(50) 등을 포함한다. 다양한 종래의 기술들이 상기 패드 필름 형성에 사용된다. 이러한 기술들은 예를 들어, 열 산화막 형성과 저압 CVD(low pressure CVD : LPCVD), 상압 증착(atmospheric-pressure : APCVD), 및 PECVD(plasma-enchanced CVD)와 같은 다양한 CVD를 포함한다. 이러한 기술들은 Sze, VLSI Technology, 2nd ed., McGraw-Hill (1988)에 설명돼 있고, 여기에서는 참조하기 위해 편집돼 있다.
실례로, 상기 경질 마스크층은 상기 딥 트렌치 형성을 위한 반응성 이온 에칭 공정이 앞선 층을 노출시키기 위한 상기 TEOS를 부식시키는 것을 방지할 수 있는 충분한 두께의 TEOS층을 포함한다. BSG(boron doped silicate glass)와 같은 다른 물질 또한 사용될 수 있다. 전형적으로, 상기 TEOS층은 약 5000-7000Å의 두께를 가진다. 상기 경질 마스크층 하부에는 상기 경질 마스크 에치 정지층(48)이 있다. 상기 경질 마스크 에치 정지층은 반응성 이온 에칭과 같은 비등방 건식 공정의 사용을 가능케 한다. 상기 반응성 이온 에칭은 상기 경질 마스크 에치 정지층에 대해 선택적이어서 선행 층들의 노출을 방지하게 위한 상기 경질 마스크 에칭층을 효과적으로 제거하지 못하는 상기 경질 마스크층(50)을 제거할 수 있게 한다. 한 실시예로, 상기 경질 에치 정지층은 상기 경질 마스크층(50)을 제거하는 동안에 상기 선행한 패드 필름들의 노출을 막기에 충분한 두께를 가진 폴리실리콘층을 포함한다. 전형적으로, 상기 에치 정지층의 두께는 약 40-60nm이다. 한 실험에서, 약 50nm의 폴리실리콘 에치 정지층은 상기 딥 트렌치 형성을 위한 반응성 이온 에칭 공정 이후 약 50-250nm의 두께를 가진 TEOS 경질 마스크를 제거하는 동안에 상기 패드 필름의 노출을 방지하기에 충분하다.
대안적으로, 실리콘 질화물에 대해 선택적인 반응성 이온 에칭 공정은 상기 TEOS층을 제거하기 위해 행해진다. 실리콘 질화물에 대해 선택적인 상기 반응성 이온 에칭의 사용은 상기 패드 질화물이 상기 TEOS층을 제거하는 동안에 에치 정지층과 같은 역할을 할 수 있게 하고, 상기 TEOS층(50)과 상기 패드 질화물층(46) 사이의 상기 에치 정지층(48)이 제거될 수 있도록 한다. 이어지는 설명에 의해 명백해지듯이, 본 발명은 상기 경질 마스크층(50)의 제거를 위한 종래의 습식 화학 공정에 의해 야기된 상기 패드 산화물층(44)의 언더커팅을 감소시킨다.
상기 연마 정지층(46)은 예를 들면 LPCVD에 의해 형성된 질화물층을 포함한다. 상기 질화물층의 두께는 CMP와 같은 연마 단계가 하부층을 노출시키는 것을 방지하기에 충분하다. 전형적으로, 상기 질화물층의 두께는 약 200-240nm이고, 약 220nm가 적당하다. 상기 증착 촉진 필름은 예를 들어 약 70-120Å(적당하기로는 약 80Å)의 두께를 가진 열적으로 자란 패드 산화물층을 포함한다.
도 2b는 상기 딥 트렌치가 위치할 상기 기판(40)의 하부를 노출시키는 상기 마스크층(42)의 선택된 영역을 제거하기 위한 종래의 사진 에칭 공정을 사용하여 상기 마스크층(42)을 패터닝한 후의 도 2a의 상기 기판(40)을 도시한 것이다.
도 2c에서, 딥 트렌치(54)가 종래의 비등방 반응성 이온 에칭 트렌치 에칭 안에 형성된다. 측벽 패시베이션 필름(60)은 상기 반응성 이온 에칭 트렌치 에칭동안에 상기 트렌치 측벽(56)의 위(58)에 형성된다. 도 2d에서, 상기 측벽 패시베이션 필름은 불화수소산 완충액 또는 희석액에 담금으로써 습식 화학 제거를 한다. 상기 산용액에 담그는 시간은 오로지 상기 측벽 패시베이션 필름만을 실질적으로 제거하기 위해 최대한 활용된다. 상기 산용액에 담그기를 오로지 상기 측벽 패시베이션 필름만을 실질적으로 제거하도록 최대한 활용하므로써, 상기 패드 산화물층이 상기 산용액에 노출되는 시간이 상대적으로 짧다. 결과적으로, 상기 패드 산화물층의 언더커팅이 감소된다. 실제로, 약 1-6nm의 언더커팅이 상기 패드 산화물에서 발생한다.
공정의 다음 단계에서, 상기 남아 있는 패드 TEOS층(50)이 습식 반응성 이온 에칭 공정과 같은 비등방 공정을 사용해 제거된다. 상기 반응성 이온 에칭은 상기 에치 정지층을 가진(즉 TEOS에 비해 매우 낮은 비율로 에치 정지층을 가진 물질을 에칭하는) 물질에 대해 매우 선택적이다. 한 실시예로, 상기 패드 에치 정지층이 폴리실리콘을 포함하기 때문에 상기 반응성 이온 에칭은 폴리실리콘에 대해 매우 선택적이다. 상기 반응성 이온 에칭의 결과가 도 2e에 도시되어 있다. 상기 반응성 이온 에칭 공정이 비등방성이기 때문에, 이온 충격에 수직으로 노출된 부분만이 에칭된다. 상기 패드 산화물층(44)의 어떠한 추가의 언더커팅도 상기 패드 질화물층(46)에 의해 수직 이온 충격이 가려지기 때문에 발생하지 않는다. 따라서, 종래의 트렌치 형성 기술에서 요구되는 실리콘 플러그를 가진 상기 패드 산화물(44)을 보호할 필요가 없다. 게다가, 바로 다음의 공정단계는 평면 표면(예를 들면 기복이 없는 TEOS)에서 이익을 얻게되고, 그 결과 TEOS 제거 이후 종래 공정 단계에서 요구되는 CMP 연마 단계가 필요 없다.
본 발명의 또 다른 실시예에서, 상기 측벽 패시베이션 필름은 원한다면 상기 건식 반응성 이온 에칭 TEOS 제거 공정 동안에 상기 남아 있는 패드 TEOS층과 동시에 제거할 수 있고, 그 결과 불화수소산 완충액에 담글 필요가 없어진다. 결과적으로, 상기 산화물층(44)의 언더커팅은 훨씬 더 감소된다.
상기 패드 TEOS층 건식 제거 이후에,다음의 DRAM 공정이 계속된다. 도 2f에서 좀 더 자세히 도시된 것처럼, 이는 종래의 열 산화막 형성 기술을 사용해 상기 딥 트렌치(54)의 표면 전체를 따라 얇은 유전 필름 또는 노드 유전층(64)을 형성하는 것을 포함한다. 도 2g를 참조하여, 딥 트렌치(54)는 LPCVD와 같은 종래의 기술을 사용해 폴리실리콘 플러그(66)로 충진된다. 폴리실리콘 증착은 또한 폴리실리콘층(68)을 형성한다. 상기 폴리실리콘 플러그(66)의 잉여층(68)과 상기 패드 폴리실리콘층(48)은 화학 연마(CMP) 단계에 의해 제거된다. 도 2h를 참조하면, CMP 단계에 의한 구조가 도시되어 있다.
여기에 설명한 실시예들이 단지 모범적인 예일 뿐이고, 당업자들이 여기에 설명된 것과 기능적으로 같은 요소를 이용한 실시예에 대한 많은 변화와 변경을 할 수도 있다는 것을 숙지해야한다. 당업자들에게 명백해질 수 있는 이러한 변화나 변경의 어떤 것 또는 모든 것뿐만 아니라 다른 것들도 첨부된 청구항에 의해 규정된 것처럼 본 발명의 범위 내에 포함되어야 한다.
종래에는 딥 트렌치 에칭 공정이 행해진 이후, 트렌치에서 돌출된 패드 질화물층을 추가의 DRAM 공정을 통해 제거해야 한다. 상기 추가의 DRAM 공정 또한 패드 TEOS층의 제거가 필요하다. 현재의 기술은 상기 패드 질화물층과 패드 TEOS층을 심하게 언더커팅하는 두 개의 분리 실행되는 습식 화학 등방 에칭 공정을 사용한다. 그러나, 본 발명은 비등방 에칭 공정을 사용해 상기 패드 산화물층과 패드 질화물층을 언더커팅함 없이 패드 질화물층의 돌출부와 패드 TEOS층을 실질적으로 제거할 수 있는 효과가 있다.

Claims (2)

  1. 소자 제조를 패터닝하기 위해 사용된 마스크를 제거하기 위한 방법에 있어서,
    반도체 기판을 준비하는 단계;
    첫 번째 층위의 경질 마스크 에치 정지층 및 상기 경질 마스크 에치 정지층위의 경질 마스크층을 갖는 마스크를 상기 기판위에 형성하는 단계;
    선택된 영역을 한정하도록 마스크를 패터닝하는 단계;
    상기 선택된 영역내의 기판의 일부를 없애는 제거하는 단계; 및
    상기 선택된 영역내에 위치하지 않는 기판 표면 위의 상기 경질 마스크층 부분들을 제거하며, 상기 경질 마스크 에치 정지층의 제거를 방지하도록 상기 경질 마스크 에치 정지층에 대해 선택적으로 수행되며, 상기 마스크의 남아 있는 층들의 언더커팅을 감소시키도록 하는 비등방 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. RAM 셀을 위한 캐패시턴스 저장 트렌치를 제조로 하는 방법에 있어서,
    반도체 기판을 준비하는 단계;
    첫 번째 층위의 경질 마스크 에치 정지층 및 상기 경질 마스크 에치 정지층위의 경질 마스크층을 갖는 마스크를 상기 기판위에 형성하는 단계;
    상기 트렌치를 형성하기 위해 선택된 영역을 한정하는 마스크를 패터닝하는 단계;
    상기 트렌치를 형성하기 위해 선택된 영역 내의 기판의 일부를 제거하는 단계;
    상기 기판의 표면 위에 놓인 경질 마스크층의 남아 있는 부분들을 제거하고, 상기 경질 마스크 에치 정지층의 제거를 방지하도록 상기 경질 마스크 에치 정지층에 대해 선택적으로 수행되고, 상기 마스크의 남아 있는 층들의 언더커팅을 감소시키도록 하는 비등방 공정을 수행하는 단계;
    상기 트렌치내에 노드 유전체를 형성하는 단계; 및
    폴리실리콘 물질로 상기 트렌치를 충진시키는 단계를 포함하는 것을 특징으로 하는 방법.
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