CN112908841B - 半导体器件的制备方法 - Google Patents

半导体器件的制备方法 Download PDF

Info

Publication number
CN112908841B
CN112908841B CN202110314481.3A CN202110314481A CN112908841B CN 112908841 B CN112908841 B CN 112908841B CN 202110314481 A CN202110314481 A CN 202110314481A CN 112908841 B CN112908841 B CN 112908841B
Authority
CN
China
Prior art keywords
layer
gate
polysilicon layer
gate polysilicon
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110314481.3A
Other languages
English (en)
Other versions
CN112908841A (zh
Inventor
朱一鸣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN202110314481.3A priority Critical patent/CN112908841B/zh
Publication of CN112908841A publication Critical patent/CN112908841A/zh
Application granted granted Critical
Publication of CN112908841B publication Critical patent/CN112908841B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明提供了一种半导体器件的制备方法，包括：提供基底，在所述基底内形成若干栅极沟槽；在每个所述栅极沟槽中形成栅极多晶硅层；在所述栅极多晶硅层上形成图形化的光刻胶层，所述图形化的光刻胶层遮盖所述栅极多晶硅层且位于所述栅极沟槽正上方；以所述图形化的光刻胶层为掩模采用各项异性刻蚀工艺刻蚀所述栅极多晶硅层；以及，去除所述图形化的光刻胶层，并采用各项同性刻蚀工艺刻蚀所述第一部分和剩余的第二部分。本发明以满足互连工艺的要求，提高半导体器件的电性能。

Description

半导体器件的制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件的制备方法。
背景技术
在沟槽型半导体器件的制备中，会在基底中形成若干沟槽，然后在沟槽中形成栅极多晶硅层，使栅极多晶硅层填充沟槽，然后在基底上形成介质层，通过在介质层中打孔以形成通孔互连结构，后续工艺在通孔中填充金属以使栅极多晶硅层与其它互连结构电连接。一般为了保证较好的互连质量，通孔需满足从介质层延伸至栅极多晶硅层中，以形成良好的互连结构。因此要求栅极多晶硅层的厚度需满足工艺要求，不能较薄，较薄会导致打孔时，易打穿栅极多晶硅层或接近打穿栅极多晶硅层，从而影响半导体器件的电性能。
但在形成栅极多晶硅层后，栅极多晶硅层填充沟槽且延伸覆盖基底的表面，由于沟槽具有一定的深度，在栅极多晶硅层形成后，沟槽中的栅极多晶硅层的顶部会形成凹陷；一般再采用湿法刻蚀去除基底的表面的栅极多晶硅层，在完全去除基底的表面的栅极多晶硅层后，会使沟槽中的栅极多晶硅层的顶部形成严重的凹陷，导致沟槽中的栅极多晶硅层的厚度变得较薄，不利于后续的互连工艺，易导致打孔时打穿栅极多晶硅层或接近打穿栅极多晶硅层，从而影响半导体器件的电性能。
发明内容
本发明的目的在于提供一种半导体器件的制备方法，以满足互连工艺的要求，提高半导体器件的电性能。
为了达到上述目的，本发明提供了一种半导体器件的制备方法，包括：
提供基底，在所述基底内形成若干栅极沟槽；
在每个所述栅极沟槽中形成栅极多晶硅层，所述栅极多晶硅层填充所述栅极沟槽并延伸覆盖所述基底的表面；
在所述栅极多晶硅层上形成图形化的光刻胶层，所述图形化的光刻胶层遮盖所述栅极多晶硅层且位于所述栅极沟槽正上方，所述栅极多晶硅层位于所述图形化的光刻胶层下方的部分为第一部分，所述第一部分以外的部分为第二部分；
以所述图形化的光刻胶层为掩模采用各向异性刻蚀工艺刻蚀所述栅极多晶硅层，以去除所述第二部分的部分厚度；以及，
去除所述图形化的光刻胶层，并采用各向同性刻蚀工艺刻蚀所述第一部分和剩余的第二部分，直至完全去除所述第二部分。
可选的，去除所述第二部分的部分厚度之后，剩余的所述第二部分的厚度为
可选的，通过控制所述各向异性刻蚀工艺的工艺参数和/或所述各向同性刻蚀工艺的工艺参数调整剩余的所述第一部分的厚度。
可选的，所述各向同性刻蚀工艺采用的刻蚀剂包括硝酸、氢氟酸和醋酸中的一种或多种。
可选的，采用炉管工艺在每个所述栅极沟槽中形成所述栅极多晶硅层。
可选的，在每个所述栅极沟槽中形成栅极多晶硅层之前，还包括：
在所述栅极沟槽的内壁上形成第一氧化层，且所述第一氧化层的顶部低于所述栅极沟槽的顶部；
在所述栅极沟槽中填充形成屏蔽栅多晶硅层，且所述屏蔽栅多晶硅层的顶部与所述第一氧化层的顶部齐平；以及，
在剩余深度的所述栅极沟槽的内壁上形成第二氧化层，且所述第二氧化层延伸覆盖所述基底的表面。
可选的，所述屏蔽栅多晶硅层的材料与所述栅极多晶硅层的材料相同。
可选的，在每个所述栅极沟槽中形成栅极多晶硅层的步骤包括：
在所述第二氧化层上形成所述栅极多晶硅层，所述栅极多晶硅层填充于剩余深度的所述栅极沟槽并延伸覆盖所述基底的表面。
可选的，在完全去除所述第二部分之后，还包括：
在所述基底上形成介质层，所述介质层覆盖剩余的所述第一部分；
刻蚀所述介质层以形成通孔，所述通孔露出剩余的所述第一部分；以及，
在所述通孔中填充导电材料。
可选的，所述基底包括衬底和外延层，所述栅极沟槽位于所述外延层中。
在本发明提供的一种半导体器件的制备方法中，在栅极多晶硅层上形成图形化的光刻胶层，以图形化的光刻胶层遮盖栅极多晶硅层且位于栅极沟槽正上方；先以图形化的光刻胶为掩模采用各向异性刻蚀工艺刻蚀栅极多晶硅层，以去除第二部分的部分厚度，第一部分没有被刻蚀去除；然后在去除图形化的光刻胶层后，采用各向同性刻蚀工艺刻蚀第一部分和剩余的第二部分，以完全去除第二部分，分两次刻蚀栅极多晶硅层，使得剩余的第一部分能够保留较厚的厚度，以满足后续互连工艺的要求，提高半导体器件的电性能。
附图说明
图1为本发明一实施例提供的半导体器件的制备方法的流程图；
图2A～2D为本发明一实施例提供的半导体器件的制备方法的相应步骤的剖面示意图；
其中，附图标记为：
10-基底；20-栅极沟槽；30-栅极结构；31-第一氧化层；32-屏蔽栅多晶硅层；33-第二氧化层；34-栅极多晶硅层；40-图形化的光刻胶层。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1为本实施例提供的半导体器件的制备方法的流程图。本实施例提供了一种半导体器件的制备方法，以满足互连工艺的要求，提高半导体器件的电性能。
请参考图1，半导体器件的制备方法包括：
步骤S1：提供基底，在基底内形成若干栅极沟槽；
步骤S2：在每个栅极沟槽中形成栅极多晶硅层，栅极多晶硅层填充栅极沟槽并延伸覆盖基底的表面；
步骤S3：在栅极多晶硅层上形成图形化的光刻胶层，图形化的光刻胶层遮盖栅极多晶硅层且位于栅极沟槽正上方，栅极多晶硅层位于图形化的光刻胶层下方的部分为第一部分，第一部分以外的部分为第二部分；
步骤S4：以图形化的光刻胶层为掩模采用各向异性刻蚀工艺刻蚀栅极多晶硅层，以去除第二部分的部分厚度；
步骤S5：去除图形化的光刻胶层，并采用各向同性刻蚀工艺刻蚀第一部分和剩余的第二部分，直至完全去除第二部分。
图2A～2D为本实施例提供的半导体器件的制备方法的相应步骤的剖面示意图，下面结合图2A～2D对本实施例提供的半导体器件的制备方法进行详细的阐述。
请参考图2A，执行步骤S1：提供基底10，在基底10上形成若干栅极沟槽20。
具体的，提供基底10，在基底10中形成有若干栅极沟槽20(图中只示出一个栅极沟槽20)，基底10中包括衬底和外延层(图中未分开示出衬底及外延层)，若干栅极沟槽20位于外延层中。
请参考图2A，执行步骤S2：在每个栅极沟槽20中形成栅极多晶硅层34，栅极多晶硅层34填充栅极沟槽20并延伸覆盖基底10的表面。
具体的，在每个栅极沟槽20中形成栅极结构，具体是先在栅极沟槽20的内壁上形成第一氧化层31，且第一氧化层31的顶部低于栅极沟槽20的顶部；再在栅极沟槽20中填充形成屏蔽栅多晶硅层32，且屏蔽栅多晶硅层32的顶部与第一氧化层31的顶部齐平；在剩余深度的栅极沟槽20的内壁上形成第二氧化层33，且第二氧化层33延伸覆盖基底10的表面；进而，在第二氧化层33上形成栅极多晶硅层34，栅极多晶硅层34填充于剩余深度的栅极沟槽20并延伸覆盖基底10的表面，即栅极多晶硅层34填充栅极沟槽20并延伸覆盖基底10的表面。其中屏蔽栅多晶硅层32的材料与栅极多晶硅层34的材料相同。在本实施例中，可采用炉管工艺形成栅极多晶硅层34，但不限于此工艺方式。由于栅极沟槽20具有一定的深度，在形成栅极多晶硅层34之后，栅极沟槽20正上方的栅极多晶硅层34的顶部会形成略微的凹陷。
请参考图2B，执行步骤S3：在栅极多晶硅层34上形成图形化的光刻胶层40，图形化的光刻胶层40遮盖栅极多晶硅层34且位于栅极沟槽20正上方，栅极多晶硅层34位于图形化的光刻胶层40下方的部分为第一部分，第一部分以外的部分为第二部分。
具体的，在栅极多晶硅层34上形成光刻胶层，对光刻胶层进行光刻以形成图形化的光刻胶层40，图形化的光刻胶层40遮盖栅极多晶硅层34且位于栅极沟槽20正上方，图形化的光刻胶层40保护栅极沟槽20正上方的栅极多晶硅层34不受后续刻蚀工艺的影响，栅极多晶硅层34位于图形化的光刻胶层40正下方的部分为第一部分，第一部分以外的部分为第二部分。
请参考图2C，执行步骤S4：以图形化的光刻胶层40为掩模采用各向异性刻蚀工艺刻蚀栅极多晶硅层34，以去除第二部分的部分厚度。
具体的，以图形化的光刻胶层40为掩模，采用各向异性刻蚀工艺刻蚀栅极多晶硅层34，各向异性刻蚀工艺为干法刻蚀工艺，各向异性刻蚀工艺能够保证只去除第二部分的部分厚度，即覆盖基底10的表面的栅极多晶硅层34的部分厚度，而不会对第一部分进行刻蚀，即不会栅极沟槽20正上方的栅极多晶硅层34进行刻蚀。由于图形化的光刻胶层40保护第一部分，在去除第二部分的部分厚度时，第一部分的厚度没有受到影响。在本实施例中，在去除第二部分的部分厚度之后，剩余的第二部分的厚度可为例如可为 但不限于此厚度，视实际情况而定。在本实施例中，各向异性刻蚀工艺采用的刻蚀气体可为氯气、溴气等。
请参考图2D，执行步骤S5：去除图形化的光刻胶层，并采用各向同性刻蚀工艺刻蚀第一部分和剩余的第二部分，直至完全去除第二部分。
具体的，在去除第二部分的部分厚度之后，去除图形化的光刻胶层，采用各向同性刻蚀工艺刻蚀栅极多晶硅层34，各向同性刻蚀工艺为湿法刻蚀工艺，各向同性刻蚀工艺能够使栅极多晶硅层34显露的表面均被刻蚀，即第一部分和剩余的第二部分均会被刻蚀，直至完全去除第二部分后停止刻蚀。由于在步骤S4时，已去除第二部分的部分厚度，在对栅极多晶硅层34进行各向同性刻蚀工艺刻蚀时，在完全去除第二部分后，第一部分剩余了部分厚度，即保留了栅极沟槽20中部分厚度的栅极多晶硅层34。通过控制各向异性刻蚀工艺的工艺参数和/或各向同性刻蚀工艺的工艺参数调整剩余的第一部分的厚度，以使完全去除第二部分后，剩余的第一部分的厚度满足后续互连工艺的要求，避免互连质量问题，提高半导体器件的电性能。在本实施例中，各向同性刻蚀工艺采用的刻蚀剂包括硝酸、氢氟酸和醋酸中的一种或多种。
进一步地，在完全去除第二部分之后，还包括：在基底10上形成介质层(图中未示出)，且介质层覆盖剩余的第一部分；再刻蚀介质层已在介质层中形成通孔，通孔露出剩余的所述第一部分，当剩余的第一部分的厚度满足后续互连工艺的要求时，避免形成通孔时产生穿孔等问题；以及，在通孔中填充导电材料，以形成通孔互连结构。
综上，在本发明提供的一种半导体器件的制备方法中，在栅极多晶硅层上形成图形化的光刻胶层，以图形化的光刻胶层遮盖栅极多晶硅层且位于栅极沟槽正上方；先以图形化的光刻胶为掩模采用各向异性刻蚀工艺刻蚀栅极多晶硅层，以去除第二部分的部分厚度，第一部分没有被刻蚀去除；然后在去除图形化的光刻胶层后，采用各向同性刻蚀工艺刻蚀第一部分和剩余的第二部分，以完全去除第二部分，分两次刻蚀栅极多晶硅层，使得剩余的第一部分能够保留较厚的厚度，以满足后续互连工艺的要求，提高半导体器件的电性能。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (8)

1.一种半导体器件的制备方法，其特征在于，包括：
提供基底，在所述基底内形成若干栅极沟槽；
在每个所述栅极沟槽中形成栅极多晶硅层，所述栅极多晶硅层填充所述栅极沟槽并延伸覆盖所述基底的表面，所述栅极沟槽正上方的栅极多晶硅层的顶部具有凹陷；
在所述栅极多晶硅层上形成图形化的光刻胶层，所述图形化的光刻胶层遮盖所述栅极多晶硅层且位于所述栅极沟槽正上方，所述栅极多晶硅层位于所述图形化的光刻胶层下方的部分为第一部分，所述第一部分以外的部分为第二部分；
以所述图形化的光刻胶层为掩模采用各向异性刻蚀工艺刻蚀所述栅极多晶硅层，以去除所述第二部分的部分厚度，剩余的第二部分的厚度为以及，
去除所述图形化的光刻胶层，并采用各向同性刻蚀工艺刻蚀所述第一部分和剩余的第二部分，直至完全去除所述第二部分以剩余部分厚度的第一部分，剩余的第一部分的顶部具有凹陷，通过控制所述各向异性刻蚀工艺的工艺参数和/或所述各向同性刻蚀工艺的工艺参数调整剩余的所述第一部分的厚度。
2.如权利要求1所述的半导体器件的制备方法，其特征在于，所述各向同性刻蚀工艺采用的刻蚀剂包括硝酸、氢氟酸和醋酸中的一种或多种。
3.如权利要求1所述的半导体器件的制备方法，其特征在于，采用炉管工艺在每个所述栅极沟槽中形成所述栅极多晶硅层。
4.如权利要求1所述的半导体器件的制备方法，其特征在于，在每个所述栅极沟槽中形成栅极多晶硅层之前，还包括：
在所述栅极沟槽的内壁上形成第一氧化层，且所述第一氧化层的顶部低于所述栅极沟槽的顶部；
在所述栅极沟槽中填充形成屏蔽栅多晶硅层，且所述屏蔽栅多晶硅层的顶部与所述第一氧化层的顶部齐平；以及，
在剩余深度的所述栅极沟槽的内壁上形成第二氧化层，且所述第二氧化层延伸覆盖所述基底的表面。
5.如权利要求4所述的半导体器件的制备方法，其特征在于，所述屏蔽栅多晶硅层的材料与所述栅极多晶硅层的材料相同。
6.如权利要求4所述的半导体器件的制备方法，其特征在于，在每个所述栅极沟槽中形成栅极多晶硅层的步骤包括：
在所述第二氧化层上形成所述栅极多晶硅层，所述栅极多晶硅层填充于剩余深度的所述栅极沟槽并延伸覆盖所述基底的表面。
7.如权利要求1所述的半导体器件的制备方法，其特征在于，在完全去除所述第二部分之后，还包括：
在所述基底上形成介质层，所述介质层覆盖剩余的所述第一部分；
刻蚀所述介质层以形成通孔，所述通孔露出剩余的所述第一部分；以及，
在所述通孔中填充导电材料。
8.如权利要求1所述的半导体器件的制备方法，其特征在于，所述基底包括衬底和外延层，所述栅极沟槽位于所述外延层中。
CN202110314481.3A 2021-03-24 2021-03-24 半导体器件的制备方法 Active CN112908841B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110314481.3A CN112908841B (zh) 2021-03-24 2021-03-24 半导体器件的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110314481.3A CN112908841B (zh) 2021-03-24 2021-03-24 半导体器件的制备方法

Publications (2)

Publication Number Publication Date
CN112908841A CN112908841A (zh) 2021-06-04
CN112908841B true CN112908841B (zh) 2024-03-22

Family

ID=76106224

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110314481.3A Active CN112908841B (zh) 2021-03-24 2021-03-24 半导体器件的制备方法

Country Status (1)

Country Link
CN (1) CN112908841B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100781450B1 (ko) * 2006-10-27 2007-12-03 동부일렉트로닉스 주식회사 트렌치 구조의 폴리실리콘 게이트 전극 형성 방법
CN107017167A (zh) * 2017-03-01 2017-08-04 上海华虹宏力半导体制造有限公司 具有屏蔽栅的沟槽栅器件的制造方法
CN108364870A (zh) * 2018-01-23 2018-08-03 西安龙腾新能源科技发展有限公司 改善栅极氧化层质量的屏蔽栅沟槽mosfet制造方法
CN111785641A (zh) * 2020-08-26 2020-10-16 上海华虹宏力半导体制造有限公司 一种半导体器件的制造方法
CN112133637A (zh) * 2020-11-30 2020-12-25 中芯集成电路制造(绍兴)有限公司 具有屏蔽栅沟槽的半导体器件的制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107871787B (zh) * 2017-10-11 2021-10-12 矽力杰半导体技术(杭州)有限公司 一种制造沟槽mosfet的方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100781450B1 (ko) * 2006-10-27 2007-12-03 동부일렉트로닉스 주식회사 트렌치 구조의 폴리실리콘 게이트 전극 형성 방법
CN107017167A (zh) * 2017-03-01 2017-08-04 上海华虹宏力半导体制造有限公司 具有屏蔽栅的沟槽栅器件的制造方法
CN108364870A (zh) * 2018-01-23 2018-08-03 西安龙腾新能源科技发展有限公司 改善栅极氧化层质量的屏蔽栅沟槽mosfet制造方法
CN111785641A (zh) * 2020-08-26 2020-10-16 上海华虹宏力半导体制造有限公司 一种半导体器件的制造方法
CN112133637A (zh) * 2020-11-30 2020-12-25 中芯集成电路制造(绍兴)有限公司 具有屏蔽栅沟槽的半导体器件的制造方法

Also Published As

Publication number Publication date
CN112908841A (zh) 2021-06-04

Similar Documents

Publication Publication Date Title
CN112750752B (zh) 深沟槽隔离结构的形成方法及半导体器件的形成方法
JP2007214286A (ja) 半導体装置及び半導体装置の製造方法
US7459383B2 (en) Fabricating method of gate structure
EP0540276A2 (en) A self-aligned contact process
US20210020498A1 (en) Method For Manufacturing Semiconductor Device
KR20130134139A (ko) 반도체 소자 및 그 형성 방법
TWI593105B (zh) 半導體裝置結構之形成方法
CN111199880B (zh) 一种半导体器件的制造方法和半导体器件
CN113053805B (zh) 半导体结构的形成方法及半导体结构
KR100845103B1 (ko) 반도체소자의 제조방법
JP2003158180A (ja) トレンチ分離を有する半導体装置およびその製造方法
CN112908841B (zh) 半导体器件的制备方法
KR100759215B1 (ko) 반도체소자의 커패시터 및 그 제조방법
CN102034734A (zh) 自对准金属互连线的制造方法
KR100681267B1 (ko) 반도체 장치의 제조에서 콘택 형성 방법
CN113903660B (zh) 半导体器件的制造方法
TWI727618B (zh) 記憶體裝置及其製造方法
TWI351736B (en) Methods for forming a semiconductor device
CN107403726B (zh) 半导体器件的制备方法
CN108807267B (zh) 半导体装置及其制造方法
KR100478488B1 (ko) 반도체 소자 및 그 제조 방법
KR100506050B1 (ko) 반도체소자의 콘택 형성방법
CN112750696A (zh) 沟槽型功率器件的制备方法
CN115117060A (zh) 埋入式字线结构及其制造方法
KR20000051689A (ko) 반도체 소자 분리를 위한 얕은 트렌치 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant