JP2007214286A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【目的】低抵抗なコンタクトを歩留まり良く形成することができる半導体装置及びその製造方法を提供する。
【解決手段】ニッケルシリサイド層７が十分な膜厚を有する領域にコンタクトホール１１を形成するとともに、金属シリサイド層７のエッチングを行い金属シリサイド層７に凹部を形成する。次いで、コンタクトホール１１を所望のコンタクト径まで拡大する。これにより、コンタクトホールの底部を占めるシリサイド面積率を下げることなく、所望のコンタクトホール１１のボトム面積を確保することができ、コンタクト抵抗上昇に起因する製造歩留まり低下を抑制することができる。
【選択図】図３

Description

本発明は、半導体装置及び半導体装置の製造方法に関し、特に、不純物拡散領域の表面に形成された金属シリサイド層を有する半導体装置及び半導体装置の製造方法に関する。
近年の半導体デバイスの微細化に伴い、不純物拡散領域の接合深さが浅くなっている。このような薄い不純物拡散領域を備える半導体装置では、金属シリサイド層としてシリサイド化の際の侵食深さが小さく、かつ、比較的低温でシリサイド化が可能であるニッケルシリサイド（ＮｉＳｉ）が採用されている。
図１７は、ニッケルシリサイドを用いた従来のコンタクトの形成過程を示す工程断面図である。図１７では、シリコンからなる半導体基板１上の素子分離（図示せず。）により区分された領域内に、周知のサリサイド（Salicide：Self-aligned Silicide）プロセスにより２つのトランジスタが形成されている。
図１７（ａ）に示すように、各トランジスタは、半導体基板１上にゲート絶縁膜２を介して形成されたポリシリコンからなるゲート電極３を備える。各ゲート電極３は、両側にサイドウォールスペーサ５を備え、サイドウォールスペーサ５の下方に低濃度不純物拡散領域４からなるエクステンション領域を備えている。各ゲート電極３の間には、高濃度不純物拡散領域６からなる共通のドレイン領域が配置されており、当該ドレイン領域にコンタクトが形成される。なお、各ゲート電極３を挟んでドレイン領域と反対側の位置には、高濃度不純物拡散領域６からなるソース領域が配置されている。また、ゲート電極３の上面、及び高濃度不純物拡散領域６の上面には、自己整合的にニッケルシリサイド層７が形成されている。
さて、コンタクト形成工程では、図１７（ａ）に示すように、上記トランジスタが形成された半導体基板１上に、ＣＶＤ（Chemical Vapor Deposition）法により、シリコン窒化膜等からなるストッパ膜８が堆積される。当該ストッパ膜８上には、シリコン酸化膜等からなる層間絶縁膜９がＣＶＤ法により堆積され、絶縁膜９の上面がＣＭＰ（Chemical Mechanical Polishing）法やエッチバックにより平坦化される。次いで、絶縁膜９上に、コンタクト形成位置に開口を有するレジストパターン１１０が公知のフォトリソグラフィ技術により形成される。そして、当該レジストパターン１１０をマスクとした異方性ドライエッチングにより、絶縁膜９を貫通するコンタクトホール１１１が形成される。このエッチング工程において、上記ストッパ膜８はエッチングストッパとして機能する。このため、当該異方性ドライエッチングは、コンタクトホール１１１の底部にストッパ膜８が露出した状態で停止する。
続いて、図１７（ｂ）に示すように、コンタクトホール１１１の底部に露出したストッパ膜８がドライエッチングによって除去され、コンタクトホール１１１の底部にニッケルシリサイド層７が露出される。この後、アッシング等によりレジストパターン１１０が除去された後、コンタクトホール１１１内に導電体を充填することで、図１７（ｃ）に示すように、ニッケルシリサイド層７と電気的に接続するコンタクトプラグ１１５が形成される（例えば、特許文献１参照。）。
特開２００１−１９６３２７号公報
上記ニッケルシリサイド（ＮｉＳｉ）は準安定相である。このため、製造工程における熱処理等は、通常、ニッケルシリサイド（ＮｉＳｉ）が安定相であるニッケルダイシリサイド（ＮｉＳｉ2）に相変化することのない温度で実施される。しかしながら、このような製造工程であっても、ニッケルシリサイド層７が形成される領域の周囲構造によっては、局所的に相変化が生じることがある。例えば、図１７に示したような、狭い間隔で設けられたゲート電極３間のニッケルモノシリサイド（ＮｉＳｉ）は、相変化が生じやすい傾向にある。このような局所的な相変化は、半導体基板の表面状態や応力等に起因して生じていると推測される。
Ｐ型のシリコン基板表面に形成されたニッケルモノシリサイド（ＮｉＳｉ）がニッケルダイシリサイド（ＮｉＳｉ2）に相変化する場合、ニッケルダイシリサイドがシリコン基板の結晶面（（１１１）面）に沿って成長することが知られている。このため、ニッケルシリサイド層７が２つのゲート電極３間に形成される場合、ニッケルシリサイド層７の断面形状は、ゲート電極３の間隔が広い場合には楔形となり、特に、ゲート電極３の間隔が１４０ｎｍ以下のような狭い場合には逆三角形となる（図１７（ｂ）参照。）。
上述のとおり、ニッケルシリサイド層７は、ストッパ膜８のドライエッチングによりコンタクトホール１１の底部に露出される。ストッパ膜８のドライエッチングでは、半導体基板１の面内でストッパ膜８が完全に除去されるようにオーバーエッチングが行われ、ニッケルシリサイド層７の一部もエッチング除去される。
このとき、ニッケルシリサイド層７が逆三角形状であると、コンタクトホール１１１の底部の一部がニッケルシリサイド層７を貫通して高濃度不純物拡散領域６に到達する。この場合、コンタクトホール１１１の底部１１１ａに高濃度不純物拡散領域６が露出する。
図１８は、ニッケルシリサイド層７表面でのコンタクトホール径が８０ｎｍである場合の、ニッケルシリサイド層７のエッチング量と、コンタクトホール底部１１１ａの総面積に対してニッケルシリサイド層７が占める割合（以下、シリサイド面積率という。）との関係を示す図である。図１８に示すように、エッチング量が１０ｎｍ程度の場合であってもシリサイド面積率が２０％程度減少することが理解できる。このように面積率が減少すると、コンタクトプラグ１１５とニッケルシリサイド層７との接触面積が減少し、コンタクト抵抗が上昇するという問題が生じる。
図１９は、ニッケルシリサイド層７表面におけるコンタクトホール径が８０ｎｍである場合のシリサイド面積率とコンタクト抵抗との関係を示す図である。図１９に示すように、面積率が減少するとコンタクト抵抗が急激に上昇することが理解できる。例えば、面積率が２０％減少したとき（エッチング量が１０ｎｍ）、コンタクト抵抗はシリサイド面積率が１００％であるときの１．２５倍となる。
ニッケルシリサイド層７の断面形状が逆三角形である場合、コンタクトホール底部１１１ａに高濃度不純物拡散領域６を露出させないようにするには、コンタクトホール底部１１１ａの径を縮小すればよい。しかしながら、この方法では、コンタクトプラグ１１５とニッケルシリサイド層７との接触面積が減少するため、コンタクト抵抗の上昇を抑制する効果はない。また、ニッケルシリサイド層７のエッチング量を低減することでも、コンタクトホール底部１１１ａへの高濃度不純物拡散領域６の露出を抑制することができる。しかしながら、半導体基板１の面内では、ストッパ膜８の膜厚や、ストッパ膜エッチング時のエッチング速度にばらつきが存在する。このため、エッチング量を減少させるとストッパ膜８が完全に除去されずコンタクト不良の発生率が増加し、製造歩留まりが低下してしまう。
本発明は、上記従来の事情を鑑みて提案されたものであり、コンタクトホール底部での高濃度不純物拡散領域の露出を抑制でき、低抵抗なコンタクトを歩留まり良く形成することができる半導体装置及び半導体装置の製造方法を提供することを目的としている。
本発明は、上述の目的を達成するために以下の手段を採用している。まず、本発明が前提とする半導体装置は、半導体層の表面部に形成された不純物拡散領域と、当該不純物拡散領域の表面部に形成された金属シリサイド層とを備えている。当該金属シリサイド層上には層間絶縁膜が形成されており、当該層間絶縁膜を貫通して金属シリサイド層に電気的に接続するコンタクトプラグが形成される。そして、本発明に係る半導体装置は、コンタクトプラグとの接触面に凹部を有する金属シリサイド層と、当該金属シリサイド層との接触面の一部に、上記凹部に嵌合する突部を有するコンタクトプラグとを備えている。当該構成において、上記凹部には多段構造を採用することができる。また、金属シリサイド層のコンタクトプラグとの接触面が凹曲面とすることもできる。
本構成によれば、コンタクトプラグと金属シリサイド層との接触面積を大きくすることができる。また、上記コンタクトプラグの突部をニッケルシリサイド層が十分な厚みを有する位置に配置することにより、シリコン基板の結晶面に沿ってニッケルダイシリサイドが成長した場合であっても、コンタクトプラグと金属シリサイド層との接触面に高濃度不純物拡散領域が露出することを防止することができる。
一方、他の観点では、本発明は、上記半導体装置を具現化する半導体装置の製造方法を提供することができる。すなわち、本発明に係る半導体装置の製造方法では、まず、半導体層の表面部に不純物拡散領域が形成される。不純物拡散領域の表面部には金属シリサイド層が形成される。金属シリサイド層が形成された半導体層上には、層間絶縁膜が形成される。次いで、層間絶縁膜上に、コンタクトプラグ形成位置に開口を有するマスクパターンが形成される。当該マスクパターンを介したエッチングにより、層間絶縁膜に貫通孔が形成される。また、当該貫通孔を介したエッチングにより、金属シリサイド層に凹部が形成される。この後、貫通孔の径が拡大され、拡大された貫通孔に導電体を充填することによりコンタクトプラグが形成される。上記金属シリサイド層の凹部は、例えば、層間絶縁膜に貫通孔を形成する際のエッチングにより同時に形成することができる。
また、上記貫通孔の形成後に、当該貫通孔の内壁にスペーサを形成してもよい。この場合、金属シリサイド層の凹部はスペーサが形成された貫通孔を介したエッチングにより形成される。また、貫通孔のスペーサは凹部形成後に除去され、これにより貫通孔の径が拡大される。なお、凹部の形成及び貫通孔径の拡大は、交互に繰り返して複数回行ってもよい。この場合、金属シリサイド層の表面には、多段構造を有する凹部が形成される。
一方、金属シリサイド層の凹部は、上記スペーサの形成に代えて、金属シリサイド層の形成後に貫通孔底部の径を規制するパターンを設けることでも形成することができる。この場合、規制パターンが形成された半導体層上に層間絶縁膜が形成され、規制パターンを含む領域に上記貫通孔が形成される。そして、規制パターンを介したエッチングにより金属シリサイド層に凹部が形成される。当該規制パターンは凹部形成後に除去され、貫通孔径が拡大される。このような規制パターンは、例えば、上記貫通孔を挟んで２つのゲート電極が対向して配置された状況下では、当該ゲート電極のサイドウォールとして形成することができる。
また、上記構成において、上記金属シリサイド層の形成前に半導体層に等方性エッチングを行うことにより、半導体層表面のコンタクトプラグの接触面を含む領域に凹曲面が形成されてもよい。これにより、コンタクトプラグと金属シリサイド層との接触面積を大きくすることができる。例えば、上記貫通孔を挟んで２つのゲート電極が対向して配置された状況下では、上記等方性エッチングは、ゲート電極のサイドウォールをマスクとして行うことができる。また、当該等方性エッチングはウェットエッチングにより行うことができる。
さらに、上記凹曲面は、上記貫通孔径の拡大後に、当該拡大された貫通孔を介した等方性エッチングにより金属シリサイド層の一部を除去することでも形成することができる。当該等方性エッチングもウェットエッチングにより実施することができる。
以上の各手法によれば、ニッケルシリサイド層が十分厚い領域に凹部が形成され、当該凹部に底部の一部が嵌合したコンタクトプラグが形成される。したがって、本発明によれば、コンタクトプラグと金属シリサイド層との接触面に高濃度不純物拡散領域が露出することを防止することができる。また、貫通孔径は、上記凹部が形成される領域に比べて大きいため、コンタクトプラグと金属シリサイド層との接触面積を確保することも可能である。この結果、コンタクト抵抗の上昇に起因する製造歩留まりの低下が抑制される。
本発明によれば、層間絶縁膜にコンタクトホールを形成する際に、コンタクトホールの底部に半導体基板が露出することを抑制することができる。また、コンタクトプラグと金属シリサイド層との十分な接触面積を確保することもできる。すなわち、コンタクト抵抗上昇に起因する製造歩留まり低下を抑制でき、低抵抗なコンタクトを歩留まり良く製造することができる。
以下、本発明を、素子分離により区分された半導体基板上の領域に、２つのトランジスタが形成された半導体装置に適用した事例に基づいて、図面を参照しながら詳細に説明する。各実施形態では、金属シリサイド層を介して高濃度不純物拡散領域に電気的に接続されるコンタクトプラグが、各トランジスタのゲート電極の間に配置された共通のドレイン領域に接続されている。各トランジスタのソース領域にも同様のコンタクトが形成されるが、以下では、ソース領域に接続されるコンタクトの図示及び説明を省略している。なお、以下の各図において、従来と同一の部位には同一の符号を付している。また、各図は概略図であり、縦横の寸法比率が厳密に反映された図ではない。
（第１の実施形態）
図１〜図４は、本発明の第１の実施形態における半導体装置の製造過程を示す工程断面図である。
まず、シリコン等からなる半導体基板１に、ＳＴＩ法等により素子分離（図示せず）が形成される。次いで、半導体基板１の表面に、シリコン酸化膜やシリコン酸窒化膜等からなるゲート絶縁膜２がＲＴＰ（Rapid Thermal Process）等により２ｎｍ程度の膜厚で形成される。続いて、半導体基板１の上に、ＣＶＤ法等によりポリシリコン膜が１５０ｎｍ程度の膜厚で堆積される。当該ゲート絶縁膜２及びポリシリコン膜に対して公知のリソグラフィ技術及びエッチング技術を適用することにより、２つのゲート電極３が形成される。なお、ゲート電極材料は、ポリシリコンに限定されるものではなく、シリコン化合物、タングステン、チタン、アルミニウム等の他の材料を採用することが可能である。
次いで、ゲート電極３をマスクとして、半導体基板１にボロン等のｐ型不純物が、例えば３ｋｅＶ程度の注入エネルギーでイオン注入される。これにより、エクステンション領域となる深さ２０ｎｍ程度の浅い低濃度不純物拡散領域４が形成される（図１（ａ））。
続いて、半導体基板１上に、６０ｎｍ程度の膜厚のシリコン窒化膜等からなる絶縁膜が堆積される。当該絶縁膜にアルゴンスパッタエッチング等の異方性エッチングを行うことにより、図１（ｂ）に示すようにゲート電極３の両側にサイドウォールスペーサ５が形成される。続いて、ゲート電極３及びサイドウォールスペーサ５をマスクとして、ボロン等のｐ型不純物が、例えば４０ｋｅＶの注入エネルギーでイオン注入される。これにより、図１（ｂ）に示すように、ソース領域及びドレイン領域として機能する、深さ１００ｎｍ程度の深い高濃度不純物拡散領域６が形成される。
この後、周知のサリサイドプロセスによって、図１（ｃ）に示すように、高濃度不純物拡散領域６の表面とゲート電極３の上面にニッケルシリサイド層７が自己整合的に形成される。上述したように、サイドウォールスペーサ５間の距離が１４０ｎｍ以下であるような狭ゲート間ではニッケルシリサイド層７は逆三角形の形状となる。
ニッケルシリサイド層７が形成された後、図２（ａ）に示すように、半導体基板１上に、後述のコンタクトホール形成工程において、エッチングストッパとして機能するストッパ膜８（第１の絶縁膜）が形成される。ここでは、ストッパ膜８として、膜厚が３０ｎｍ程度のシリコン窒化膜をＣＶＤ法により堆積している。なお、ストッパ膜８はエッチングストッパとして機能可能であれば良く、炭化シリコン膜等の他の材料膜で構成することもできる。
ストッパ膜８上には、シリコン酸化膜、ＢＰＳＧ（Boro-Phospho Silicate glass）膜、ＰＳＧ（Phospho Silicate glass）等からなる絶縁膜９（第２の絶縁膜）がＣＶＤ法等により７００ｎｍ程度の膜厚で形成される。なお、絶縁膜９の上面は、ＣＭＰ法やエッチバック法等により平坦化されている。また、絶縁膜９上にフォトレジストが塗布された後フォトリソグラフィが行われ、コンタクトホール形成位置に開口を有するレジストパターン１０が形成される（図２（ｂ））。
本実施形態では、レジストパターン１０の開口径は、ニッケルシリサイド層７の厚みが十分厚い領域内となる大きさに設計されている。すなわち、後述するストッパ膜８のエッチング工程において、ストッパ膜８下のニッケルシリサイド層７がオーバーエッチングされた際に、コンタクトホールの底部に高濃度不純物拡散領域６が露出することのない径になっている。本実施形態では、レジストパターン１０の開口径を７０ｎｍ程度としている。
続いて、レジストパターン１０をマスクとした異方性エッチングにより、絶縁膜９にコンタクトホール１１（貫通孔）が形成される（図２（ｃ））。当該エッチングは、ストッパ膜８に対して絶縁膜９を選択的にエッチング可能な条件で実施される。したがって、当該エッチングは、コンタクトホール１１の底部１１ａにストッパ膜８が露出した状態で停止する。
なお、上記エッチングは、例えば、２周波平行平板型ＲＩＥ（Reactive Ion Etching）装置にＣ5Ｆ8ガス、Ｏ2ガス、及びＡｒガスを導入することで行うことができる。ここでは、各ガスの流量は、Ｃ5Ｆ8ガスが１５ｍｌ／ｍｉｎ（標準状態、以下、ｓｃｃｍと表記する）、Ｏ2ガスが１８ｓｃｃｍ、Ａｒガスが９５０ｓｃｃｍであり、エッチング室の内部圧力は６．７Ｐａに維持している。また、平行平板電極の上部電極には１８００Ｗ、下部電極には１５００Ｗの高周波電力を印加している。これにより、底部１１ａの径が５０ｎｍ程度のコンタクトホール１１が形成される。
続いて、図３（ａ）に示すように、コンタクトホール底部１１ａに露出したストッパ膜８が異方性ドライエッチングにより除去される。当該エッチングは、例えば、２周波平行平板型ＲＩＥ装置に、ＣＨＦ3ガスを５０ｓｃｃｍ、Ｏ2ガスを２０ｓｃｃｍ、Ａｒガスを６００ｓｃｃｍの流量で導入することで実施することができる。このとき、エッチング室内の内部圧力は６．７Ｐａに維持されており、上部電極に１５００Ｗ、下部電極に３００Ｗの電力がそれぞれ印加されている。
また、当該エッチングのエッチング時間は、ストッパ膜８とともにストッパ膜８下のニッケルシリサイド層７の一部が除去される時間に設定されており、当該エッチングによりニッケルシリサイド層７に凹部１２が形成される。上述のように、本実施形態では、コンタクトホール１１の径がニッケルシリサイド層７の厚みが十分厚い領域内に形成されているため、オーバーエッチングの際にコンタクトホール底部１１ａに高濃度不純物拡散領域６が露出しない。したがって、当該エッチング後のコンタクトホール底部１１ａには、ニッケルシリサイド層７のみが露出している（図３（ａ））。
さて、本実施形態では、レジストパターン１０がアッシング等により除去された後、絶縁膜９に対して等方性のドライエッチングが行われる。当該等方性エッチングは、例えば、上記２周波平行平板型ＲＩＥ装置により実施可能である。ここでは、Ｃ4Ｆ8ガス、Ｏ2ガス、及びＡｒガスからなるエッチングガスを用いる。各ガスの流量はＣ4Ｆ8ガスが１５ｓｃｃｍ、Ｏ2ガスが１０ｓｃｃｍ、Ａｒガスが９５０ｓｃｃｍである。なお、エッチング室の内部圧力は１３Ｐａに維持されており、上部電極には１０００Ｗ、下部電極には５００Ｗの高周波電力が印加されている。これにより、図３（ｂ）に示すように、絶縁膜９の部分のコンタクトホール１１の径が拡大し、コンタクトホール１１の底部には新たにストッパ膜８が露出する。
このようにして新たに露出したストッパ膜８は、再度、ドライエッチングにより除去される（図３（ｃ））。当該エッチングは、ストッパ膜８のみが除去され、ストッパ膜８下のニッケルシリサイド層７がほとんどエッチングされない条件で行われる。このため、当該エッチングにより高濃度不純物拡散領域６が露出することはない。なお、このようなエッチングは、上述したストッパ膜８（ここでは、シリコン窒化膜）の異方性エッチング条件と同一の条件で、エッチング時間を適切に設定することにより実現可能である。
この後、周知の技術により、コンタクトホール１１の内部に、窒化チタン膜とタングステン膜との積層膜等からなる導電体が充填された後、絶縁膜９上の不要な導電体がＣＭＰ法により除去されコンタクトプラグ１５が形成される（図４（ａ））。本実施形態では、コンタクトプラグ１５は、その底部の一部がニッケルシリサイド層７の凹部１２に嵌合する状態で形成される。なお、当該コンタクトプラグ１５上には、図４（ｂ）に示すように上層配線１６等が形成される。
上述のように、本実施形態では、ニッケルシリサイド層７が十分に厚い領域にコンタクトホール１１を形成し、高濃度不純物拡散領域６がコンタクトホール底部１１ａに露出しない範囲でニッケルシリサイド層７の一部を除去する。そして、絶縁膜９のみを選択的にかつ等方的にエッチング可能な条件でエッチングを行い、コンタクトホール１１の径を拡大し、コンタクトホール底部１１ａに新たに露出したストッパ膜８を除去する。このため、本実施形態によれば、従来発生していたコンタクトホール底部１１ａでの高濃度不純物拡散領域６の露出を抑制することができると同時に、コンタクトプラグ１５とニッケルシリサイド層７との接触面積を確保することができる。また、ニッケルシリサイド層７をオーバーエッチングすることにより凹部１２が形成されているため、安定したコンタクト抵抗を得ることができる。
なお、上層配線１６が形成された半導体基板１上には、必要に応じて他の配線層等の上部構造が形成され、半導体装置の形成が完了する。
以上のように、本実施形態によれば、コンタクトホール形成時に、コンタクトホール底部に高濃度不純物拡散領域が露出することを抑制できるとともに、コンタクトホール底部での接触面積を確保することができる。これにより、低抵抗なコンタクトを歩留まり良く形成することができる。
（第２の実施形態）
上記第１の実施形態では、まず、ニッケルシリサイド層７が十分な厚みを有する領域にコンタクトホール及び金属シリサイド層の凹部を形成し、その後にコンタクトホール径を拡大する手法を説明した。しかしながら、第１の実施形態のコンタクトと同様の構造は、他の手法によっても形成可能である。図５〜図７は、本発明の第２の実施形態における半導体装置の製造過程を示す工程断面図である。
本実施形態では、まず、図１（ａ）〜図２（ａ）に示した工程と同一の工程を経て、トランジスタが形成された半導体基板１上にシリコン窒化膜や炭化シリコン膜等からなる膜厚が３０ｎｍ程度のストッパ膜８が形成される（図５（ａ））。次に、図５（ｂ）に示すように、ストッパ膜８上に、シリコン酸化膜、ＢＰＳＧ膜、あるいは、ＰＳＧ膜等からなる膜厚が７００ｎｍ程度の絶縁膜９がＣＶＤ法等により形成され、絶縁膜９の上面がＣＭＰ法やエッチバック法等により平坦化される。当該絶縁膜９上にフォトレジストが塗布された後フォトリソグラフィが行われ、コンタクトホール形成位置に開口を有するレジストパターン２０が形成される。本実施形態では、レジストパターン２０の開口径は１００ｎｍ程度としている。
続いて、レジストパターン２０をマスクとした異方性エッチングにより、図５（ｃ）に示すように、絶縁膜９を貫通するコンタクトホール２１が形成される。当該エッチングは、ストッパ膜８に対して絶縁膜９を選択的にエッチング可能な条件で実施される。したがって、コンタクトホール２１の底部にストッパ膜８が露出した状態で当該エッチングは停止する。本実施形態の場合、コンタクトホール２１の底部の径は、８０ｎｍ程度となる。なお、当該エッチングは、例えば、上記第１の実施形態における絶縁膜の異方性エッチング工程（図２（ｃ））で例示した条件を使用することができる。
続いて、アッシング等によりレジストパターン２０が除去された後、図６（ａ）に示すように、絶縁膜９に対して選択的にエッチングを行うことが可能な絶縁膜２３がＣＶＤ法により１０ｎｍ程度の膜厚で堆積される。本実施形態では、絶縁膜９がシリコン窒化膜であり、絶縁膜２３がシリコン酸化膜である。
当該絶縁膜２３に対してアルゴンスパッタエッチング等の異方性エッチングが行われる。当該異方性エッチングは、絶縁膜９上に堆積された絶縁膜２３がエッチング除去された時点で停止される。これにより、図６（ｂ）に示すように、コンタクトホール２１の内壁にスペーサ２４が形成される。
次に、図６（ｃ）に示すように、スペーサ２４をマスクとしてストッパ膜８がエッチングされる。当該エッチングは、例えば、上記第１の実施形態におけるストッパ膜の異方性エッチング工程（図３（ａ））で例示した条件で行うことができる。当該エッチングのエッチング時間は、ストッパ膜８とともにストッパ膜８下のニッケルシリサイド層７の一部が除去される時間に設定されている。したがって、当該エッチングにより、ニッケルシリサイド層７に凹部２２が形成される。本実施形態では、上記スペーサ２４により、コンタクトホール底部２１ａの径が５０ｎｍに規制されている。すなわち、コンタクトホール底部２１ａの径が、ニッケルシリサイド層７の厚みが十分厚い領域内に設定されているため、オーバーエッチングの際にコンタクトホール底部２１ａに高濃度不純物拡散領域６が露出することがない。したがって、当該エッチング後のコンタクトホール底部２１ａには、ニッケルシリサイド層７のみが露出している。
続いて、スペーサ２４がエッチング除去される。当該エッチングは、例えば、平行平板型ＲＩＥ装置において、ＣＨＦ3ガス及びＯ2ガスからなるエッチングガスを使用することで実施可能である。ここでは、流量が５０ｓｃｃｍのＣＨＦ3ガスと、流量が３０ｓｃｃｍのＯ2ガスとが、エッチング室内の圧力が１０Ｐａに維持された状態で導入され、下部電極に３００Ｗの高周波電力が印加される。当該エッチングにより、スペーサ２４で被覆されていたストッパ膜８がコンタクトホール底部２１ａに露出する。当該露出したストッパ膜８を除去することで底部２１ａに、ニッケルシリサイド層７のみが露出したコンタクトホール２１が完成する（図７（ｂ））。なお、当該ストッパ膜８のエッチングは、ストッパ膜８のみが除去され、ストッパ膜８下のニッケルシリサイド層７がほとんどエッチングされない条件で行われる。このため、当該エッチングにより高濃度不純物拡散領域６が露出することはない。このようなエッチングは、上述したストッパ膜８の異方性エッチング条件と同一の条件で、エッチング時間を適切に設定することにより実現可能である。
なお、図示を省略しているが、コンタクトホール２１の内部には、この後、第１の実施形態と同様に窒化チタン膜及びタングステン膜の積層膜等からなる導電体が充填された後、絶縁膜９上の不要な導電体がＣＭＰ法により除去されコンタクトプラグが形成される。さらに、当該導電体上に上層配線が形成される。
上述のように、本実施形態では、比較的大きな径のコンタクトホール２１を形成した後、コンタクトホール２１の内壁にスペーサ２４を形成することで、コンタクトホール底部２１ａの径をニッケルシリサイド層７が十分に厚い領域に規制している。そして、当該状態で、ストッパ膜８をエッチング除去することにより、高濃度不純物拡散領域６がコンタクトホール底部２１ａに露出しない範囲でニッケルシリサイド層７の一部を除去することができる。そして、スペーサ２４を除去し、コンタクトホール底部２１ａに新たに露出したストッパ膜８を除去する。このため、従来発生していたコンタクトホール底部２１ａでの高濃度不純物拡散領域６の露出を抑制することができると同時に、コンタクトプラグとニッケルシリサイド層７との接触面積を確保することができる。また、ニッケルシリサイド層７をオーバーエッチングすることにより凹部２２が形成されているため、安定したコンタクト抵抗を得ることができる。
なお、上層配線が形成された半導体基板１上には、必要に応じて他の配線層等の上部構造が形成され、半導体装置の形成が完了する。
以上のように、本実施形態によれば、コンタクトホール形成時に、コンタクトホール底部に高濃度不純物拡散領域が露出することを抑制できるとともに、コンタクトホール底部での接触面積を確保することができる。これにより、低抵抗なコンタクトを歩留まり良く形成することができる。
（第３の実施形態）
上記各実施形態では、金属シリサイド層に一段の凹部を形成したが、当該凹部は、多段で構成されていてもよい。図８及び図９は、本発明の第３の実施形態における半導体装置の製造過程を示す工程断面図である。
本実施形態では、まず、図１（ａ）〜図３（ａ）に示した工程と同一の工程を経て、トランジスタが形成された半導体基板１上に、底部の径が５０ｎｍ程度のコンタクトホール３１及びニッケルシリサイド層７の凹部３２が形成される（図８（ａ））。次に、絶縁膜９とストッパ膜８とが選択性のない条件で等方的にエッチングされる。当該エッチングは、例えば、平行平板型ＲＩＥ装置において、流量が５０ｓｃｃｍのＣＨＦ3ガス、及び流量が３０ｓｃｃｍのＯ2ガスを圧力１５Ｐａとしてエッチング室に導入し、下部電極に１２０Ｗの高周波電力を印加することにより行うことができる。これにより、図８（ｂ）に示すようにコンタクトホール３１の径が拡大される。
次に、図８（ｃ）に示すように、異方性エッチングにより、コンタクトホール３１の底部３１ａに露出したニッケルシリサイド層７のエッチングが行われる。当該エッチングは、例えば、平行平板型のＲＩＥ装置において、流量が５ｓｃｃｍのＣ4Ｆ8ガス、及び流量が２０ｓｃｃｍのＯ2ガスを圧力６．７Ｐａでエッチング室内に導入し、下部電極に１０００Ｗの高周波電力を印加することで実施することができる。これにより、ニッケルシリサイド層７に２段構成の凹部３２が形成される。
続いて、図８（ｂ）で示した等方性エッチングが再度実施され、コンタクトホール３１の径が拡大される（図９（ａ））。そして、図８（ｃ）で示したエッチングが再度実施され、コンタクトホール底部３１ａに露出したニッケルシリサイド層７のエッチングが行われる（図９（ｂ））。以上の工程により、コンタクトホール底部３１ａに露出したニッケルシリサイド層７の表面が階段状に加工され、多段構造を有する凹部３２が形成される。なお、コンタクトホール径の拡大、及びニッケルシリサイド層のエッチングを繰り返す回数は特に限定されるものではなく、コンタクトホール底部３１ａに高濃度不純物拡散領域６が露出することがない範囲で繰り返す回数は任意である。
なお、図示を省略しているが、コンタクトホール３１の内部には、この後、第１及び第２の実施形態と同様に窒化チタン膜とタングステン膜との積層膜等からなる導電体が充填され、絶縁膜９上の不要な導電体がＣＭＰ法により除去されコンタクトプラグが形成される。さらに、当該導電体上に上層配線が形成される。
上述のように、本実施形態では、まず、ニッケルシリサイド層７が十分に厚い領域にコンタクトホール３１を形成し、高濃度不純物拡散領域６がコンタクトホール底部３１ａに露出しない範囲でニッケルシリサイド層７の一部を除去する。そして、絶縁膜９とストッパ膜８との間で選択性がなく等方的なエッチングが可能な条件でエッチングを行い、コンタクトホール３１の径を拡大する。この後、当該コンタクトホール３１をマスクとした異方性エッチングにより、ニッケルシリサイド層７がエッチングされる。さらに、当該コンタクトホール３１の径を拡大する等方性エッチング及びニッケルシリサイド層７をエッチングする異方性エッチングを交互に繰り返して行うことで、最初にエッチングされた領域が最も低位となる階段状の凹部３２をニッケルシリサイド層７の表面に形成している。このため、本実施形態によれば、従来発生していたコンタクトホール底部での高濃度不純物拡散領域の露出を抑制することができると同時に、コンタクトプラグとニッケルシリサイド層との接触面積を確保することができる。また、ニッケルシリサイド層７をエッチングすることにより凹部３２が形成されているため、安定したコンタクト抵抗を得ることができる。
なお、上層配線が形成された半導体基板１上には、必要に応じて他の配線層等の上部構造が形成され、半導体装置の形成が完了する。
以上のように、本実施形態によれば、上記第１及び第２の実施形態と同様に、コンタクトホール形成時にコンタクトホール底部に高濃度不純物拡散領域が露出することを抑制できるとともに、コンタクトホール底部での接触面積を確保することができる。これにより、低抵抗なコンタクトを歩留まり良く形成することができる。
（第４の実施形態）
上記各実施形態では、絶縁膜９に形成したコンタクトホール自体をマスクとしたエッチングにより金属シリサイド層に凹部を形成した。本実施形態では、コンタクトホールに代えて、マスクパターンを半導体基板上に形成することで、金属シリサイド層の凹部を形成する手法について説明する。図１０〜図１２は、本発明の第４の実施形態における半導体装置の製造過程を示す工程断面図である。
本実施形態では、まず、図１０（ａ）に示すように、図１（ａ）〜図１（ｃ）に示した工程と同一の工程を経て、トランジスタが形成された半導体基板１上に、シリコン窒化膜等の絶縁膜４３がＣＶＤ法により２０ｎｍ程度の膜厚で堆積される。当該絶縁膜４３の材質は、絶縁膜９との選択比が確保できる材質であれば特に限定されるものではない。
次いで、絶縁膜４３に対してアルゴンスパッタエッチング等の異方性ドライエッチングが行われ、サイドウォールスペーサ５の側面にシリコン窒化膜からなる第２のサイドウォールスペーサ４４が規制パターンとして形成される（図１０（ｂ））。
続いて、ストッパ膜８となるシリコン窒化膜がＣＶＤ法等により３０ｎｍ程度の膜厚で堆積される（図１０（ｃ））。当該ストッパ膜８上には、図１１（ａ）に示すように、膜厚が約７００ｎｍのシリコン酸化膜等からなる絶縁膜９がＣＶＤ法等により形成され、絶縁膜９の上面がＣＭＰ法やエッチバック法等により平坦化される。当該絶縁膜９上にフォトレジストが塗布された後フォトリソグラフィが行われ、コンタクトホール形成位置に開口を有するレジストパターン４０が形成される。本実施形態では、レジストパターン４０の開口径は１００ｎｍ程度としている。
続いて、レジストパターン４０をマスクとした異方性エッチングにより、図１１（ｂ）に示すように、絶縁膜９を貫通するコンタクトホール４１が形成される。当該エッチングは、ストッパ膜８に対して絶縁膜９を選択的にエッチング可能な条件で実施される。したがって、コンタクトホール４１の底部４１ａにストッパ膜８が露出した状態で当該エッチングは停止する。なお、当該エッチングは、例えば、上記第１の実施形態における絶縁膜の異方性エッチング工程（図２（ｃ））で例示した条件を使用することができる。
さらに、異方性ドライエッチングにより、コンタクトホール底部４１ａに露出したストッパ膜８が除去される。これにより、第２のサイドウォールスペーサ４４の側面には、ストッパ膜８の異方性エッチングにより形成された第３のサイドウォールスペーサ４５が形成される（図１１（ｃ））。例えば、上記第１の実施形態におけるストッパ膜の異方性エッチング工程（図３（ａ））で例示した条件で行うことができる。
続いて、アッシング等によりレジストパターン４０が除去された後、異方性ドライエッチングにより、コンタクトホール底部４１ａに露出したニッケルシリサイド層７のエッチングが行われる（図１２（ａ））。当該エッチングは、例えば、第３の実施形態におけるニッケルシリサイド層の異方性エッチング工程（図８（ｃ））で例示した条件を使用することができる。これにより、ニッケルシリサイド層７の表面に凹部４２が形成される。本実施形態では、第３のサイドウォールスペーサ４５間の開口領域が、ニッケルシリサイド層７の厚みが十分厚い領域内となる大きさに設定されている。このため、当該エッチングにおいて、コンタクトホール底部４１ａに高濃度不純物拡散領域６が露出することがない。
この後、図１２（ｂ）に示すように、コンタクトホール２３の底部２３ａに露出した第２のサイドウォールスペーサ４４及び第３のサイドウォールスペーサ４５が、例えば、上述のストッパ膜８の異方性エッチング工程と同一の条件でエッチング除去され、コンタクトホール４１の形成が完了する。
なお、図示を省略しているが、コンタクトホール４１の内部には、この後、上述の各実施形態と同様に窒化チタン膜とタングステンとの積層膜等の導電体が充填され、絶縁膜９上の不要な導電体がＣＭＰ法により除去されコンタクトプラグが形成される。さらに、当該導電体上に上層配線が形成される。
上述のように、本実施形態では、ストッパ膜８及び絶縁膜９を半導体基板上に堆積する前に、サイドウォールスペーサ５の側面にコンタクトホール底部４１ａの開口領域をニッケルシリサイド層７が十分に厚い領域に規制する第２のサイドウォールスペーサ４４を形成している。そして、ストッパ膜８及び絶縁膜９を形成した後、第２のサイドウォールスペーサ４４に規制された領域をコンタクトホール底部４１ａに露出させる。この後、第２のサイドウォールスペーサ４４をマスクとして、ニッケルシリサイド層７のエッチングを行い、第２のサイドウォールスペーサ４４を除去している。このため、従来発生していたコンタクトホール底部４１ａでの高濃度不純物拡散領域の露出を抑制することができると同時に、コンタクトプラグとニッケルシリサイド層との接触面積を確保することができる。また、ニッケルシリサイド層７をエッチングすることにより凹部４２が形成されているため、安定したコンタクト抵抗を得ることができる。
なお、上層配線が形成された半導体基板１上には、必要に応じて他の配線層等の上部構造が形成され、半導体装置の形成が完了する。
以上のように、本実施形態によれば、上記各実施形態と同様に、コンタクトホール形成時に、コンタクトホール底部に高濃度不純物拡散領域が露出することを抑制できるとともに、コンタクトホール底部での接触面積を確保することができる。これにより、低抵抗なコンタクトを歩留まり良く形成することができる。
（第５の実施形態）
さて、上記各実施形態では、平坦な半導体基板１上にコンタクトを形成した。しかしながら、上記各実施形態のようなコンタクト構造では、コンタクトプラグと金属シリサイド層との接触面を曲面とした方が接触面積をより大きくすることができる。そこで、本実施形態では、コンタクト形成部位の半導体基板表面に凹曲面を形成している。図１３〜図１５は、本発明における第５の実施形態における半導体装置の製造過程を示す工程断面図である。
本実施形態では、まず、図１（ａ）から図１（ｃ）に示した工程と同一の工程により、半導体基板１上にサイドウォールスペーサ５が形成される（図１３（ａ））。次いで、ゲート電極３及びサイドウォールスペーサ５をマスクとして半導体基板１の等方性エッチングが行われる。これにより半導体基板１の表面には、図１３（ｂ）に示すように、凹曲面５３が形成される。当該等方性エッチングは、例えば、ウェットエッチングにより行うことができる。ここでは、ウェットエッチングのエッチング液として、６０℃の弗硝酸（弗酸：０．２ｗｔ％、硝酸：０．５５ｗｔ％）を用い、シリコン基板を２０ｎｍ程度エッチングしている。
続いて、ゲート電極３及びサイドウォールスペーサ５をマスクとして、ボロン等のｐ型不純物が、例えば４０ｋｅＶで注入エネルギーでイオン注入される。これにより、図１３（ｃ）に示すように、ソース領域及びドレイン領域として機能する、深さ１００ｎｍの深い高濃度不純物拡散領域６が形成される。
この後、周知のサリサイドプロセスによって、図１４（ａ）に示すように、高濃度不純物拡散領域６の表面とゲート電極３の上面にニッケルシリサイド層７が自己整合的に形成される。上述のように、サイドウォールスペーサ間が１４０ｎｍ以下となるような狭ゲート間ではニッケルシリサイド層７の断面形状は逆三角形の形状となる。
ニッケルシリサイド層が形成された後、図１４（ｂ）に示すように、ストッパ膜８となる膜厚３０ｎｍ程度のシリコン窒化膜、及び膜厚７００ｎｍ程度のシリコン酸化膜等からなる絶縁膜９が堆積される。上記各実施形態と同様、絶縁膜９の上面はＣＭＰ法やエッチバック法等により平坦化されている。絶縁膜９上にフォトレジストが塗布された後フォトリソグラフィが行われ、コンタクトホール形成位置に開口を有するレジストパターン５０が形成される。第１の実施形態と同様に、レジストパターン５０の開口径は、ニッケルシリサイド層７の厚みが十分厚い領域内となる大きさに設定されている。したがって、後述するストッパ膜８のエッチング工程において、コンタクトホールの底部に高濃度不純物拡散領域６が露出することはない。
続いて、レジストパターン５０をマスクとした異方性エッチングにより、図１４（ｃ）に示すように、絶縁膜９を貫通するコンタクトホール５１が形成される。当該エッチングは、ストッパ膜８に対して絶縁膜９を選択的にエッチング可能な条件で実施される。したがって、当該エッチングは、コンタクトホール５１の底部にストッパ膜８が露出した状態で停止する。このエッチングは、例えば、第１の実施形態における絶縁膜の異方性エッチング工程（図２（ｃ））で例示した条件と同一のエッチング条件で行うことができる。
この後、図１５（ａ）に示すように、コンタクトホール５１の底部５１ａに露出したストッパ膜８が異方性ドライエッチングにより除去される。当該エッチングは、例えば、第１の実施形態におけるストッパ膜の異方性エッチング工程（図３（ａ））と同一のエッチング条件で実施可能である。
なお、本実施形態では、第１の実施形態とは異なり、コンタクトホール底部５１ａのストッパ膜８を除去した後、異方性ドライエッチングにより、ニッケルシリサイド層７を１０ｎｍ程度エッチングしている。当該エッチングは、例えば、上記第３の実施形態におけるニッケルシリサイド層の異方性エッチング工程（図８（ｃ））に例示した条件と同一の条件で実施可能である。これにより、ニッケルシリサイド層７に凹部５２が形成される。
次に、レジストパターン５０がアッシング等により除去された後、絶縁膜９に対して等方性ドライエッチングが行われ、図１５（ｂ）に示すように、絶縁膜９の部分のコンタクトホール５１の径が拡大される。これにより、コンタクトホール５１の底部５１ａに新たなストッパ膜８が露出する。新たに露出したストッパ膜８は、上述のストッパ膜８のエッチングと同一条件でのドライエッチングにより除去される。
なお、図示を省略しているが、コンタクトホール５１の内部には、この後、上記各実施形態と同様に窒化チタン膜及びタングステン膜の積層膜等からなる導電体が充填された後、絶縁膜９上の不要な導電体がＣＭＰ法により除去されコンタクトプラグが形成される。さらに、当該導電体上に上層配線が形成される。
本実施形態によれば、上記各実施形態と同様に、従来発生していたコンタクトホール底部での高濃度不純物拡散領域の露出を抑制することができると同時に、コンタクトプラグとニッケルシリサイド層との接触面積を確保することができる。また、ニッケルシリサイド層７をエッチングすることにより凹部５２が形成されているため、安定したコンタクト抵抗を得ることができる。さらに、本実施形態では、半導体基板１をエッチングすることで、金属シリサイド層の接触面を凹曲面としているため、コンタクトプラグとの接触面積が拡大される。この結果、より低抵抗なコンタクトを形成することができる。
なお、上層配線が形成された半導体基板１上には、必要に応じて他の配線層等の上部構造が形成され、半導体装置の形成が完了する。
以上のように、本実施形態によれば、上記各実施形態と同様に、コンタクトホール形成時に、コンタクトホール底部に高濃度不純物拡散領域が露出することを抑制できるとともに、コンタクトホール底部での接触面積を確保することができる。また、コンタクトプラグと金属シリサイド層との接触面積が拡大しているため、より低抵抗なコンタクトを歩留まり良く形成することができる。
（第６の実施形態）
第５の実施形態では、シリサイド化を行う前に、半導体基板表面に凹曲面を形成したが、シリサイド化を行った後であっても、凹曲面を形成することは可能である。図１６は、本発明の第６の実施形態における半導体装置の製造過程を示す工程断面図である。
本実施形態では、まず、図１（ａ）から図３（ｂ）に示した工程と同一の工程を経て、トランジスタが形成された半導体基板１上に、コンタクトホール６１及び凹部６２が形成されるとともに、コンタクトホール６１の径が拡大される（図１６（ａ））。
次いで、コンタクトホール径の拡大により、コンタクトホール６１の底部６１ａに新たに露出したストッパ膜８が、例えば、上記第１の実施形態におけるストッパ膜の異方性エッチング工程（図３（ａ））で例示した条件と同一条件のエッチングにより除去される（図１６（ｂ））。
本実施形態では、当該状態で、ウェットエッチングによりニッケルシリサイド層７を等方的にエッチングする。ここでは、６０℃の弗硝酸（弗酸：０．２ｗｔ％、硝酸：０．５５ｗｔ％）をエッチャントとして、ニッケルシリサイド層７を１０ｎｍ程度エッチングしている。当該エッチングにより、ストッパ膜８がマスクとなってニッケルシリサイド層７のエッチングが等方的に進行する。これにより、コンタクトプラグとの接触面に凹曲面６３が形成される。
なお、図示を省略しているが、コンタクトホール６１の内部には、この後、上記各実施形態と同様に窒化チタン膜及びタングステン膜の積層膜等からなる導電体が充填された後、絶縁膜９上の不要な導電体がＣＭＰ法により除去されコンタクトプラグが形成される。さらに、当該導電体上に上層配線が形成される。
本実施形態によれば、上記各実施形態と同様に、従来発生していたコンタクトホール底部での高濃度不純物拡散領域の露出を抑制することができると同時に、コンタクトプラグとニッケルシリサイド層との接触面積を確保することができる。また、本実施形態では、半導体基板１をエッチングすることで、金属シリサイド層の接触面を凹曲面としているため、コンタクトプラグとの接触面積が拡大される。この結果、より低抵抗なコンタクトを形成することができる。
なお、上層配線が形成された半導体基板１上には、必要に応じて他の配線層等の上部構造が形成され、半導体装置の形成が完了する。
以上のように、本実施形態によれば、上記各実施形態と同様に、コンタクトホール形成時に、コンタクトホール底部に高濃度不純物拡散領域が露出することを抑制できるとともに、コンタクトホール底部での接触面積を確保することができる。また、コンタクトプラグと金属シリサイド層との接触面積が拡大しているため、より低抵抗なコンタクトを歩留まり良く形成することができる。
なお、本発明は上述した各実施形態に限定されるものではなく、本発明の効果を奏する範囲において、種々の変形及び応用が可能である。例えば、上記各実施形態では、特に好適な事例として金属シリサイド層がニッケルシリサイドである事例について説明した。しかしながら、上述の各実施形態から理解できるように、本発明は、従来に比べて、コンタクトプラグと金属シリサイド層との接触面積を増大させる効果を有している。すなわち、本発明は、金属シリサイド層の材質に関係なく、金属シリサイド層に電気的に接続されるコンタクトプラグを備えた全ての半導体装置に適用することができる。また、上記各実施形態において説明したプロセスは、公知の等価なプロセスに置換可能であることは勿論である。
本発明は、低抵抗なコンタクトを歩留まり良く製造できるという効果を有し、ニッケルシリサイド等の金属シリサイドに接続するコンタクトを備える半導体装置及びその製造方法として有用である。
本発明の第１の実施形態における半導体装置の製造過程を示す工程断面図 本発明の第１の実施形態における半導体装置の製造過程を示す工程断面図 本発明の第１の実施形態における半導体装置の製造過程を示す工程断面図 本発明の第１の実施形態における半導体装置の製造過程を示す工程断面図 本発明の第２の実施形態における半導体装置の製造過程を示す工程断面図 本発明の第２の実施形態における半導体装置の製造過程を示す工程断面図 本発明の第２の実施形態における半導体装置の製造過程を示す工程断面図 本発明の第３の実施形態における半導体装置の製造過程を示す工程断面図 本発明の第３の実施形態における半導体装置の製造過程を示す工程断面図 本発明の第４の実施形態における半導体装置の製造過程を示す工程断面図 本発明の第４の実施形態における半導体装置の製造過程を示す工程断面図 本発明の第４の実施形態における半導体装置の製造過程を示す工程断面図 本発明の第５の実施形態における半導体装置の製造過程を示す工程断面図 本発明の第５の実施形態における半導体装置の製造過程を示す工程断面図 本発明の第５の実施形態における半導体装置の製造過程を示す工程断面図 本発明の第６の実施形態における半導体装置の製造過程を示す工程断面図 従来の半導体装置の製造過程を示す工程断面図 コンタクト底部のエッチング量とコンタクト底部のシリサイド面積率の関係を示す図 コンタクト底部のシリサイド面積率とコンタクト抵抗の関係を示す図
符号の説明
１ 半導体基板（シリコン基板）
２ ゲート絶縁膜
３ ゲート電極
４ 低濃度不純物拡散領域
５ サイドウォールスペーサ
６ 高濃度不純物拡散領域
７ ニッケルシリサイド層
８ ストッパ膜
９ 絶縁膜
１０、２０、３０、４０、５０、６０ フォトレジスト
１１、２１、３１、４１、５１、６１ コンタクトホール
１２、２２、３２、４２、５２、６２ 凹部
１５ 導電体（コンタクトプラグ）
２４ スペーサ
４４ 第２のサイドウォール
５３ 凹曲面

Claims (23)

  1. 半導体層の表面部に形成された不純物拡散領域と、前記不純物拡散領域の表面に形成された金属シリサイド層と、前記金属シリサイド層上に形成された層間絶縁膜を貫通して前記金属シリサイド層に電気的に接続するコンタクトプラグとを備えた半導体装置において、
    コンタクトプラグとの接触面に凹部を有する金属シリサイド層と、
    前記金属シリサイド層との接触面の一部に、前記凹部に嵌合する突部を有するコンタクトプラグと、
    を備えたことを特徴とする半導体装置。
  2. 前記凹部が多段構造を有する請求項１記載の半導体装置。
  3. 前記金属シリサイド層のコンタクトプラグとの接触面が凹曲面である請求項１記載の半導体装置。
  4. 前記半導体層の主成分がシリコンである請求項１記載の半導体装置。
  5. 前記層間絶縁膜が、第１の絶縁膜上に第２の絶縁膜が形成された多層構造を有し、前記第１の絶縁膜は、前記第２の絶縁膜に貫通孔を形成する際にエッチングストッパとして機能する請求項４記載の半導体装置。
  6. 前記第２の絶縁膜が、シリコン酸化膜、ボロン・リンドープシリコン酸化膜、またはリンドープシリコン酸化膜である請求項５記載の半導体装置。
  7. 前記第１の絶縁膜が、シリコン窒化膜、または炭化シリコン膜である請求項５記載の半導体装置。
  8. 前記金属シリサイド層がニッケルシリサイドである請求項４記載の半導体装置。
  9. 金属シリサイド層を介して半導体層表面部の不純物拡散領域に電気的に接続されるコンタクトプラグを備えた半導体装置の製造方法において、
    半導体層の表面部に不純物拡散領域を形成する工程と、
    前記不純物拡散領域の表面部に金属シリサイド層を形成する工程と、
    前記金属シリサイド層が形成された半導体層上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜上に、コンタクトプラグ形成位置に開口を有するマスクパターンを形成する工程と、
    前記マスクパターンを介したエッチングにより、前記層間絶縁膜に貫通孔を形成する工程と、
    前記貫通孔を介したエッチングにより、前記金属シリサイド層に凹部を形成する工程と、
    前記貫通孔の径を拡大する工程と、
    前記径が拡大された貫通孔に導電体を充填しコンタクトプラグを形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  10. 前記貫通孔を形成するエッチングの際に前記凹部が形成される請求項９記載の半導体装置の製造方法。
  11. 前記貫通孔の形成後に、当該貫通孔の内壁にスペーサを形成する工程をさらに有し、
    前記スペーサが形成された貫通孔を介したエッチングにより前記凹部が形成されるとともに、当該凹部形成後に前記スペーサを除去することにより前記貫通孔径が拡大される請求項９記載の半導体装置の製造方法。
  12. 前記凹部の形成と前記貫通孔径の拡大とが交互に繰り返して行われ、前記金属シリサイド層に多段構造が形成される請求項９記載の半導体装置の製造方法。
  13. 前記金属シリサイド層の形成後に、前記貫通孔底部の径を規制するパターンを形成する工程をさらに有し、
    前記規制パターンを介したエッチングにより前記凹部が形成されるとともに、当該凹部形成後に前記規制パターンを除去することにより前記貫通孔径が拡大される請求項９記載の半導体装置の製造方法。
  14. 前記規制パターンが、前記貫通孔に隣接するゲート電極に形成されたサイドウォールである請求項１３記載の半導体装置の製造方法。
  15. 前記金属シリサイド層形成前に、前記半導体層の等方性エッチングを行うことにより、当該半導体層表面の前記コンタクトプラグの接触面を含む領域に凹曲面を形成する工程をさらに有する請求項９記載の半導体装置の製造方法。
  16. 前記等方性エッチングが、前記貫通孔に隣接するゲート電極に形成されたサイドウォールをマスクとして行われる請求項１５記載の半導体装置の製造方法。
  17. 前記貫通孔径の拡大後に、当該拡大された貫通孔を介した等方性エッチングにより前記金属シリサイド層の一部を除去する工程をさらに有する請求項９記載の半導体装置の製造方法。
  18. 前記等方性エッチングがウェットエッチングである請求項１５または１７記載の半導体装置の製造方法。
  19. 前記半導体層の主成分がシリコンである請求項９記載の半導体装置の製造方法。
  20. 前記層間絶縁膜が、第１の絶縁膜上に第２の絶縁膜が形成された多層構造を有し、前記第１の絶縁膜は、前記第２の絶縁膜に貫通孔を形成するエッチングの際にエッチングストッパとして機能する請求項１９記載の半導体装置の製造方法。
  21. 前記第２の絶縁膜が、シリコン酸化膜、ボロン・リンドープシリコン酸化膜、または、リンドープシリコン酸化膜である請求項２０記載の半導体装置の製造方法。
  22. 前記第１の絶縁膜が、シリコン窒化膜、または炭化シリコン膜である請求項２０記載の半導体装置の製造方法。
  23. 前記金属シリサイド層は、ニッケルシリサイドである請求項１９記載の半導体装置の製造方法。

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009278053A (ja) * 2008-05-19 2009-11-26 Renesas Technology Corp 半導体装置およびその製造方法
KR20220118284A (ko) * 2021-02-18 2022-08-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 트랜지스터 소스/드레인 접촉부 및 그 형성 방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101376260B1 (ko) * 2008-04-14 2014-03-20 삼성전자 주식회사 반도체 소자 및 그 제조 방법
DE102010031197A1 (de) * 2010-07-09 2012-01-12 Robert Bosch Gmbh Piezoresistiver Drucksensor
JP5696543B2 (ja) * 2011-03-17 2015-04-08 セイコーエプソン株式会社 半導体基板の製造方法
US8569127B2 (en) * 2012-03-13 2013-10-29 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US9236345B2 (en) 2014-03-24 2016-01-12 Globalfoundries Inc. Oxide mediated epitaxial nickel disilicide alloy contact formation
US20170194454A1 (en) * 2016-01-06 2017-07-06 International Business Machines Corporation NiPt AND Ti INTERSECTING SILICIDE PROCESS AND STRUCTURE
KR102600998B1 (ko) 2016-09-28 2023-11-13 삼성전자주식회사 반도체 장치
CN118099088A (zh) 2016-12-30 2024-05-28 英特尔公司 用于实现电容减小和令人满意的接触电阻的接触架构
US10199260B1 (en) * 2017-10-05 2019-02-05 United Microelectronics Corp. Contact hole structure and method of fabricating the same
US11380781B2 (en) * 2019-12-17 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Contact and via structures for semiconductor devices
US11637018B2 (en) * 2020-10-27 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for contact structures of semiconductor devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0228956A (ja) * 1988-07-19 1990-01-31 Sony Corp 半導体集積回路装置
JPH11297987A (ja) * 1998-04-10 1999-10-29 Sony Corp 半導体装置およびその製造方法
JP2000236090A (ja) * 1999-02-15 2000-08-29 Sony Corp 半導体装置の製造方法
JP2001196327A (ja) * 2000-01-06 2001-07-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5789317A (en) * 1996-04-12 1998-08-04 Micron Technology, Inc. Low temperature reflow method for filling high aspect ratio contacts
US6121134A (en) * 1998-04-21 2000-09-19 Micron Technology, Inc. High aspect ratio metallization structures and processes for fabricating the same
KR100339683B1 (ko) * 2000-02-03 2002-06-05 윤종용 반도체 집적회로의 자기정렬 콘택 구조체 형성방법
KR100400031B1 (ko) * 2001-01-17 2003-09-29 삼성전자주식회사 반도체 소자의 콘택 플러그 및 그 형성 방법
US7098536B2 (en) * 2004-10-21 2006-08-29 International Business Machines Corporation Structure for strained channel field effect transistor pair having a member and a contact via

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0228956A (ja) * 1988-07-19 1990-01-31 Sony Corp 半導体集積回路装置
JPH11297987A (ja) * 1998-04-10 1999-10-29 Sony Corp 半導体装置およびその製造方法
JP2000236090A (ja) * 1999-02-15 2000-08-29 Sony Corp 半導体装置の製造方法
JP2001196327A (ja) * 2000-01-06 2001-07-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009278053A (ja) * 2008-05-19 2009-11-26 Renesas Technology Corp 半導体装置およびその製造方法
KR20220118284A (ko) * 2021-02-18 2022-08-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 트랜지스터 소스/드레인 접촉부 및 그 형성 방법
KR102618415B1 (ko) 2021-02-18 2023-12-27 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 트랜지스터 소스/드레인 접촉부 및 그 형성 방법

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