CN118099088A - 用于实现电容减小和令人满意的接触电阻的接触架构 - Google Patents

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Abstract

提供了具有复合电介质间隔体的固态组件以及用于制作所述固态组件的过程。在一些实施例中，所述复合电介质间隔体可以包括具有相互的界面的第一电介质层和第二电介质层。所述复合电介质间隔体可以将接触构件与导电互连构件隔开，从而相对于包括第一电介质层或第二电介质层之一的固态组件降低这种构件之间的电容。所述复合电介质间隔体可以允许在所述导电互连和沟槽接触构件之间保持界面的占用面积，所述沟槽接触构件具有与载流子掺杂外延层的界面，所述载流子掺杂外延层体现或者构成场效应晶体管的源极接触区或者漏极接触区。所述沟槽接触构件可以与所述导电互连构件形成另一界面，从而在其间提供令人满意的接触电阻。

Description

用于实现电容减小和令人满意的接触电阻的接触架构
本申请是申请号为201680091257.X、申请日为2016年12月30日、发明名称为“用于实现电容减小和令人满意的接触电阻的接触架构”的中国发明专利申请的分案申请。
背景技术
小型化的固态晶体管利用低接触电阻输出高导通电流。然而，随着小型化的持续，晶体管尺寸被进一步减小，接触过孔和栅极金属之间的电容增大。这种电容是不希望出现的，并且对晶体管的操作是有害的。照此，在小型化固态晶体管中寄生电容的减小仍然要进行很多改进。
附图说明
附图是本公开的不可缺少的部分并且被并入到本说明书中。附图示出了本公开的示例性实施例，并且与说明书和权利要求结合，用于至少部分地解释本公开的各种原理、特征或方面。下文将参考附图更加充分地描述本公开的某些实施例。然而，本发明的各个方面可以通过很多不同的形式实施，并且不应被解释为局限于本文阐述的实施方式。通篇以类似的附图标记指代类似的但未必相同或等同的要素。
图1示出了根据本公开的一个或多个实施例的半导体器件的示例的截面图。
图2A-2I示出了根据本公开的一个或多个实施例的表示用于制作半导体器件的示例性过程的相应阶段的结构的示例的示意性截面图。具体而言，图2A示出了根据本公开的一个或多个实施例的示例性固态结构的示意性截面图；
图2B示出了根据本公开的一个或多个实施例的由处理图2A所示的固态结构得到的另一固态结构的示例的示意性截面图；
图2C示出了根据本公开的一个或多个实施例的由处理图2B所示的固态结构得到的另一固态结构的示例的示意性截面图；
图2D示出了根据本公开的一个或多个实施例的由处理图2C所示的固态结构得到的另一固态结构的示例的示意性截面图；
图2E示出了根据本公开的一个或多个实施例的由处理图2D所示的固态结构得到的另一固态结构的示例的示意性截面图；
图2F示出了根据本公开的一个或多个实施例的由处理图2E所示的固态结构得到的另一固态结构的示例的示意性截面图；
图2G示出了根据本公开的一个或多个实施例的由处理图2F所示的固态结构得到的另一固态结构的示例的示意性截面图；
图2H示出了根据本公开的一个或多个实施例的由处理图2I所示的固态结构得到的另一固态结构的示例的示意性截面图；
图2I示出了根据本公开的一个或多个实施例的根据示例性过程形成的半导体器件的示例的示意性截面图。
图3A-3B示出了根据本公开的一个或多个实施例的表示用于形成掺杂外延层的过程的示例的阶段的示意性截面图。具体而言，图3A示出了根据本公开的一个或多个实施例的包括能够用于形成掺杂外延层的凹陷的固态结构的示例；以及
图3B示出了根据本公开的一个或多个实施例的由处理图3A所示的固态结构得到的另一固态结构的示例。
图4A-4B示出了根据本公开的一个或多个实施例的表示用于形成掺杂外延层的另一过程的示例的阶段的示意性截面图。具体而言，图4A示出了根据本公开的一个或多个实施例的包括载流子掺杂区的固态结构的示例；以及
图4B示出了根据本公开的一个或多个实施例的由处理图4A所示的固态结构得到的另一固态结构的示例。
图5A-5B示出了根据本公开的一个或多个实施例的表示用于形成导电互连构件和掺杂外延层的另一过程的示例的阶段的示意性截面图。具体而言，图5A示出了根据本公开的一个或多个实施例的包括载流子掺杂区和导电互连构件的固态结构的示例；以及
图5B示出了根据本公开的一个或多个实施例的由处理图5A所示的固态结构得到的另一固态结构的示例。
图6示出了根据本公开的一个或多个实施例的用于制作固态组件的方法的示例。所述固态组件可以构成根据本公开的一个或多个实施例的半导体器件。
图7示出了根据本公开的一个或多个实施例的利用固态器件的系统的示例。
具体实施方式
本公开认识到并且至少在一些实施例中解决了高度小型化(缩小)的固态晶体管中的寄生电容的问题。这种晶体管可能依赖于低接触电阻来提供高导通电流，这可以是通过(例如)形成具有与接触过孔之间的大接触面积(其能够提供预期接触电阻)的深沟槽接触部而实现的。随着晶体管尺寸被缩小，沟槽接触部的形成可能在过孔接触部和栅极接触部之间产生寄生电容。本公开的实施例能够提供具有将接触构件与导电互连分开的复合电介质间隔体的固态组件。其它实施例能够提供用于制作固态组件的过程。在一些实施例中，一种固态组件可以构成或者可以包括场效应晶体管，所述场效应晶体管具有分别形成源极接触部和漏极接触部的载流子掺杂外延层，其中，载流子掺杂外延层嵌入到半导体衬底中。在一个示例中，根据本公开的实施例的固态组件可以构成或者可以包括平面场效应晶体管(FET)。在另一个示例中，根据本公开的实施例的固态组件可以构成或者可以包括非平面FET。在一些实施例中，载流子掺杂外延层能够与相应的沟槽接触构件形成界面。沟槽接触构件与相应的导电互连形成界面，所述导电互连从所述界面沿堆叠方向延伸，其中，所述界面可以提供预期接触电阻。第一导电互连与第一电介质层形成界面，所述第一电介质层从第一导电互连和第一沟槽接触构件之间的界面沿堆叠方向延伸。第一电介质层沿堆叠方向与第二电介质层形成界面。第二电介质层与第一电介质层相邻，并且还沿堆叠方向与接触构件形成界面。接触构件还可以与形成于半导体衬底的表面上的电介质层形成另一界面。因而，电介质层可以从半导体衬底的表面沿堆叠方向延伸，跨越所定义厚度。此外，接触构件可以从接触构件与电介质层之间的界面沿堆叠方向延伸。在一些实施例中，接触构件和电介质层可以分别充当栅极接触部和栅极电介质层。第一电介质层和第二电介质层形成了复合电介质间隔体，其可以将导电互连和栅极接触部之间的电容抑制到令人满意的大小，同时保持预期的接触电阻。在至少一些实施例中，至少对于前几纳米(例如，从大约1nm到大约5nm)而言，可以针对第二电介质层的每一纳米实现寄生电容的大约3％/nm到大约6％/nm的减小。
尽管根据本公开的各方面的固态组件的一些实施例是结合平面场效应晶体管(FET)例示的，但是本公开不限于此，并且在一些实施例中，根据本公开的固态组件可以构成或者可以包括非平面FEET，包括多栅极FET，例如，鳍式场效应晶体管(FinFET)、三栅极FET、双栅极FET。在一些实施例中，非平面FET可以包括体现到纳米线(例如，沿第一方向伸长并且沿基本上垂直于第一方向的其它方向具有限于几纳米(例如，大约1nm到大约10nm)的展幅的固态结构)中的接触构件(例如，源极接触构件和/或漏极接触构件)。
本公开的实施例可以相对于在集成电路中包括场效应晶体管或其它类型的半导体器件的固态组件的常规设计和制作提供几项优势。在一个示例中，并非降低寄生电容或者实现预期接触电阻，本公开的实施例能够允许或者以其它方式促进降低栅极接触部和与源极区或漏极区接触的导电互连之间的寄生电容，并且同时保持令人满意的接触电容，并且因而这种实施例能够允许缓解或者避免导通状态电阻的性能劣化。
参考附图，图1示出了根据本公开的一个或多个实施例的半导体器件100的示例的示意性截面图。半导体器件100可以体现或者可以包括晶体管。具体而言，如所示，半导体器件100可以包括具有第一表面114和与第一表面114相对的第二表面的半导体衬底110。例如，半导体衬底110可以包括以下各项或者由以下各项形成：本征半导体(例如，Si、Ge)、掺杂半导体(例如，p型Si、n型Si、p型Ge、n型Ge等)或者半导体化合物(例如，III-V半导体、II-VI半导体或者Si-Ge合金)。在一些实施例中，半导体衬底110可以是晶体并且被定向为沿所定义的晶向，例如，[001]或[311]，其定义了堆叠方向z。可以将包括接触构件130a、接触构件130b和接触构件130c的一组接触构件放置在半导体衬底110上。在一些实施例中，一组接触构件中的至少一个接触构件能够充当半导体器件100中包括的晶体管中的栅极接触部。在一个示例中，接触构件130b能够体现这种栅极接触部。此外，半导体器件100可以包括一组第一电介质层，包括电介质层125a、电介质层125b和电介质层125c。一组第一电介质层中的每个(或者在一些实施例中，至少一个)电介质层可以包括电介质材料或者可以由电介质材料形成。在一些实施例中，这种电介质材料可以包括氧化硅或另一种高K材料、前述材料的组合、或者类似物。例如，高K电介质材料可以包括：铝；一氧化硅(SiO，K约为5.0)；二氧化硅(SiO2，K约为3.9)；二氧化钛；氮化硅(SiO3N4，K约为6)；氮化硼(BN，K约为4.5)；碱卤化物(例如，溴化铷(RbBr，K约为4.7)、氟化锂(LiF，K约为9.2)、钛酸钡(BaTiO3，K从大约130到大约1000变化)、钛酸铅(PbTiO3，K在从大约200到大约400之间的范围内))；以及金属氧化物(例如，二氧化铪(HfO2，K约为40)、氧化钽(TaO5，K约为27)、氧化钨(WO3，K约为42)和二氧化锆(ZrO2，K约为24.7))。例如，其它高K材料可以包括La2O3、SrTiO3、LaAlO3、Y2O3、Al2OxNy、HfOxNy、ZrOxNy、La2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、SiON、SiN、它们的硅酸盐或者它们的合金。在一些实施例中，一组第一电介质层中的至少一个电介质层能够充当栅极电介质。在一些实施例中，一组第一电介质层中的每者可以与一组接触构件中的相应的一个接触构件接触或者以其它方式形成界面。
接触构件130a-130c中的每者能够与和第一表面114相对的第二表面的相应部分之间形成界面或者以其它方式邻接，并且能够沿z方向从该界面延伸至端表面。照此，接触构件130a-130b中的每者可以具有第一侧表面以及与第一侧表面相对的第二侧表面。第一侧表面和第二侧表面中的每者可以垂直于与第一表面114相对的第二表面。
半导体器件100可以包括一组第二电介质层，每个第二电介质层具有定义的厚度t(以长度单位计量的实数)并且由第一类型的电介质材料形成。在一些实施例中，这种电介质材料可以包括氧化硅或另一种高K材料、前述材料的组合、或类似物。例如，高K电介质材料可以包括：铝；SiO；SiO2；二氧化钛；SiO3N4；BN；碱卤化物(例如，RbBr、LiF、BaTiO3、PbTiO3)；以及金属氧化物(例如，HfO2、TaO5、WO3和ZrO2)。例如，其它高K材料可以包括La2O3、SrTiO3、LaAlO3、Y2O3、Al2OxNy、HfOxNy、ZrOxNy、La2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、SiON、SiN、它们的硅酸盐或者它们的合金。
所定义的厚度t可以处于从大约一个原子单层(ML)到几个ML的范围内，例如，处于从大约0.5nm到大约10nm的范围内，具体取决于形成一组第二电介质层中的电介质层的电介质材料。一组第二电介质层中的每个(或者在一些实施例中，至少一个)第二电介质层可以与一组接触构件中的接触构件接触或者以其它方式邻接。如所示，一组第二电介质层包括电介质层120a、电介质层120b、电介质层120c、电介质层120d、电介质层120e和电介质间隔体层120f。在一个示例中，电介质层120b可以与接触构件130a接触，并且电介质层120c可以与接触构件130b接触。更具体而言，电介质层120b的侧表面可以与接触构件130a的侧表面接触，并且电介质层120c的侧表面可以与接触构件130b的侧表面接触。
此外，半导体器件100可以包括一组第三电介质层，每个第三电介质层具有定义的厚度t’(以长度单位计量的实数)并且由第二类型的电介质材料形成，所述第二类型的电介质材料不同于形成一组第二电介质层中的电介质层的第一类型的电介质材料。在一些实施例中，这种电介质材料可以包括二氧化硅、氮化硅或者其它类型的低k电介质，例如，类金刚石碳(DLC)、氟化DLC、聚对二甲苯-N、聚对二甲苯-F、掺碳氧化物、掺氟氧化物、掺碳的氮化硅、有机硅酸盐玻璃、或者掺卤素的氮化物等等。在其它实施例中，一组第三电介质层中的电介质层可以被体现在空气隙中或者可以包括空气隙。
所定义的厚度t’可以处于从大约一个原子单层(ML)到几个ML的范围内，例如，处于从大约0.5nm到大约10nm的范围内，具体取决于形成第三电介质层的电介质材料。一组第三电介质层中的每个(或者在一些实施例中，至少一个)第三电介质层可以与一组第二电介质层中的电介质层接触或者以其它方式邻接。如图1所示，一组第三电介质层包括电介质层140a、电介质层140b、电介质层140c和电介质层140d。在一个示例中，电介质层140a可以与电介质层120b接触，并且电介质层140b可以与电介质层120c接触。更具体而言，电介质层140a的侧表面可以与电介质层120b的侧表面接触，并且电介质层140b的侧表面可以与电介质层120c的侧表面接触。
半导体器件100还可以包括导电互连，例如，金属过孔、金属杆或柱、或者它们的组合等。导电互连中的至少一个(或者在一些实施例中，每个)可以从基本上与和第一表面114相对的第二表面对准的表面沿z方向向上延伸至所定义距离。在并非意在受到现象学方法或者模型化的限制的情况下，与另一表面基本对准的表面可以是在用于在半导体器件100上形成该表面的工艺的空间分辨率内与另一表面配准的表面。此外，导电互连中的至少一个可以被组装在半导体器件100中包括的一组接触构件中的一对接触构件之间，并且可以与一组第三电介质层中的两个或更多电介质层接触。因此，在一些方面中，一组第二电介质层中的电介质层(例如，电介质层120b)和一组第三电介质层中的另一电介质层(例如，电介质层140a)能够形成将一组接触构件(包括接触构件130a、接触构件130b和接触构件130c)中的接触构件与半导体器件100中包括的导电互连分开的复合间隔体层。例如，电介质层120b和电介质层140a可以形成具有跨越z方向的厚度t’+t’的复合间隔体层。复合层可以将接触构件130a与导电互连150a分开。作为另一示例，电介质层120c和电介质层140b可以形成另一复合间隔体层，其同样具有跨越z方向的厚度t’+t’。这种复合层能够将接触构件130b与导电互连150a分开。厚度t’+t’可以处于从大约1.0nm到大约10.0nm的范围内。
在一些方面中，通过由第一电介质层和第二电介质层构成的复合间隔体层方开的接触构件(例如，接触构件130a)和导电互连(例如，导电互连150a)被电容耦合。在一个示例中，第一电介质层可以包括一组第二电介质层中的一个电介质层(例如，电介质层120b)或者可以体现该电介质层中。此外或者在另一示例中，第二电介质层可以包括一组第三电介质层中的一个电介质层(例如，电介质层140a)或者可以体现该电介质层中。在并非意在受到现象学方法或者模型化的限制的情况下，第二电介质层的存在可以通过提高导电互连和接触构件之间的电介质材料的厚度而降低导电互连和接触构件之间的电容。通过由具有低于形成第一电介质层的另一种电介质材料的另一介电常数(K)的介电常数(K’)的电介质材料来形成第二电介质层，还可以进一步减小电容。
半导体器件100中包括的一组接触构件还可以包括嵌入到半导体衬底110中的第二类型的接触构件。第二类型的接触构件可以包括接触构件160a和接触构件160b。第二类型的接触构件中的至少一个(或者在一些实施例中，每个)接触构件可以与半导体器件100中包括的导电互连中的至少一个相应导电互连电接触。更具体而言，这种接触构件可以与相应的导电互连形成界面。如图1所示，导电互连150a可以与接触构件160a形成界面，并且导电互连150b可以与接触构件160b形成另一界面。相应地，导电互连150a和导电互连150b可以分别与接触构件160a和接触构件160b电接触。
半导体器件100还可以包括载流子掺杂外延层，在一些实施例中，所述载流子掺杂外延层可以构成源极区或漏极区。如所示，半导体器件100可以包括载流子掺杂外延层170a和载流子掺杂外延层170b。
在常见情形中，通常提高将第一类型的接触构件与导电互连分开的第一电介质层的厚度，以减小电容。作为显著的对比，将第一类型的接触构件与导电互连分开的复合间隔体层中的第二电介质层的存在能够允许保持导电互连与嵌入到半导体衬底110中的第二类型的导电构件之间的界面的表面占用面积，同时(如所提及的)减小第一类型的接触构件与导电互连之间的电容。因此，能够在保持第二类型的导电构件和导电互连之间的预期的或在其它情况下令人满意的接触电阻的同时实现这种电容减小。更具体而言，作为例示，由电介质层120b和电介质层140a构成的复合间隔体层可以允许减小接触构件130a和导电互连150a之间的电容，同时保持导电构件150a和接触构件160a之间的预期或者以其它方式定义的接触电阻。作为另一例示，由电介质层120c和电介质层140b构成的另一复合间隔体层可以允许减小接触构件130b和导电互连150a之间的电容，同时仍然保持导电构件150a和接触构件160a之间的预期或者以其它方式定义的接触电阻。
作为又一例示，由电介质层120d和电介质层140c构成的又一复合间隔体层可以允许减小接触构件130b和导电互连150b之间的电容，同时仍然保持导电构件150b和接触构件160b之间的另一预期或者以其它方式定义的接触电阻。作为进一步的例示，由电介质层120e和电介质层140d构成的另一复合间隔体层可以允许减小接触构件130c和导电互连150b之间的电容，同时仍然保持导电构件150b和接触构件160b之间的另一预期或者以其它方式定义的接触电阻。
尽管半导体器件100的各种元件100被例示为具有垂直于半导体衬底110的表面114的清晰的垂直界面，但是本公开不限于这方面。在一些实施例中，一些元件(包括接触构件和/或电介质层)可以具有的界面或侧壁可以与表面114、与表面114相对的另一表面、或者半导体衬底110的其它平面表面形成相应的角度。此外或者在其它实例中，元件(例如，接触构件或电介质层)可以包括可以具有处于沿z方向的相应不同位置上的部分的侧壁，所述部分可以与表面114、与表面114相对的另一表面、或者半导体衬底110的另一平面表面形成相应的角度。
此外，尽管根据至少针对平面FET的本公开的实施例对半导体器件100的元件的特定布置进行了例示，但是本公开不限于这方面，并且在一些实施例中，半导体器件100或者其它器件的元件的布置可以体现或者可以包括非平面FET，例如，FinFET、三栅极FET、双栅极FET、或者具有体现在一个或多个纳米线中的接触构件(例如，源极接触构件和/或漏极接触构件)的其它类型的非平面FET。
图2A-2I示出了根据本公开的一个或多个实施例的表示用于制作半导体器件的示例性过程的相应阶段的结构的示意性截面图。具体而言，图2A示出了根据本公开的一个或多个实施例的固态结构200的示意性截面图。固态结构200包括具有第一表面202a和与第一表面202a相对的第二表面202b的半导体衬底204。固态结构200还包括一组接触构件，包括接触构件206a、接触构件206b和接触构件206c。如所提及的，在一些实施例中，一组接触构件中的接触构件中的每者可以包括导电材料或者在其它情况下可以由导电材料形成，所述导电材料例如金属、金属合金、掺杂半导体或者另一类型的具有移动载流子的半导体。固态结构200还可以包括一组电介质层，这种组中的电介质层中的每个(或者在一些实施例中，至少一个)可以与一组接触构件中的相应的一个接触构件形成界面。如所示，一组电介质层可以包括电介质层205a、电介质层205b和电介质层205c。电介质层205a与接触构件206a形成第一界面；电介质层205b与接触构件206b形成第二界面，并且电介质层205c与接触构件206c形成第三界面。在一些方面中，第一界面、第二界面和第三界面的相应部分可以基本上呈平面并且基本上平行于第二表面202b。
可以对固态结构200进行处理，以形成固态结构210，如图2B所示。在一些实施方式中，对固态结构200的处理可以包括在固态结构200的表面的至少部分上沉积一定量的第一类型电介质材料(例如，特定化合物，例如氧化物、氮化物等)。所述表面包括表面202b的暴露部分。如图2B所示，沉积一定量的电介质材料可以获得共形电介质层212。在一些方面中，沉积一定量的电介质材料可以是通过很多沉积工艺之一或组合而完成的，所述沉积工艺例如包括化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、溅射、化学溶液沉积、或者分子束外延(MBE)等。例如，化学气相沉积可以包括金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)或者等离子体增强化学气相沉积(PECVD)。
作为示例性过程的部分，固态结构210可以被处理，以去除共形电介质层212的部分。如图2C所示，去除这种部分可以得到具有第一间隔体层和暴露的表面202b的区段的固态结构220，所述第一间隔体层包括间隔体层224a、间隔体层224b、间隔体层224c、间隔体层224d、间隔体层224e和间隔体层224f。为了去除共形电介质层212的部分，对固态结构220进行处理可以包括对构成共形电介质层212的电介质材料进行选择性蚀刻。出于该目的，所述蚀刻可以包括使共形层212经受湿法蚀刻工艺或者干法蚀刻工艺。在一些方面中，湿法蚀刻依赖于液体溶液来去除材料，并且一般是各向同性的。湿法蚀刻可以利用或者在其它情况下依赖于水性氢氧化物化学试剂，包括氢氧化铵和氢氧化钾、羧酸/硝酸/氢氟酸的溶液、以及柠檬酸/硝酸/氢氟酸的溶液。在其它方面中，干法蚀刻一般是指不依赖于溶液来去除材料的蚀刻，并且一般是各向异性的。干法蚀刻可以依赖于等离子体(例如，电子气)或离子。照此，干法蚀刻包括等离子体蚀刻和反应离子蚀刻(RIE)及其变型，例如，深REI。
固态结构220中包括的间隔体层中的每个(或者在一些实施例中，至少两个)可以具有基本上相同的厚度tA(以长度单位计量的自然数)。在并非意在受到现象学方法或者模型化的限制的情况下，第一间隔体层(例如，间隔体层224c)的第一厚度和第二间隔体层(例如，间隔体层224d)的第二厚度基本相同，此时第一厚度和第二厚度之间的差处于用于形成第一间隔体层和第二间隔体层的蚀刻工艺所引入的系统性厚度变化的幅度内。
作为示例性过程的另一部分，固态结构220可以被处理，以形成沟槽或者其它类型的凹陷，从而得到图2D所示的固态结构230。在一些情形中，沟槽中的至少一个可以被体现在相应的V形槽中。在其它情形中，沟槽中的至少一个可以被体现在相应的U形槽中。如图2D所示，可以在半导体衬底204中形成两个沟槽。第一载流子掺杂层234a可以定义或以其它方式限定两个沟槽中的第一沟槽，并且第二载流子掺杂层234b可以定义或以其它方式限定两个沟槽中的第二沟槽。在一些实施例中，第一载流子掺杂层234a和第二载流子掺杂层234b可以均体现在n型掺杂外延层中或者可以包括n型掺杂外延层。在其它实施例中，第一载流子掺杂层234a和第二载流子掺杂层234b可以均体现在p型掺杂外延层中或者可以包括p型掺杂外延层
对固态结构220的处理可以包括使固态结构220经受很多种工艺之一，所述工艺中的每者包括一个或多个阶段。在一些实施例中，在图3A-3B中示出了一种这种工艺。具体而言，可以选择性地去除固态结构220的部分，以在半导体衬底204(例如，硅膜)中形成凹陷。在一些实施方式中，去除这种部分可以包括在与表面202a相对的表面202b的暴露部分处选择性地蚀刻半导体衬底204。与本文公开的其它蚀刻类似，蚀刻半导体衬底204可以包括使这种暴露部分经受湿法蚀刻工艺或干法蚀刻工艺之一。图3A示出了由前述对固态结构220的处理得到的示例性固态结构300。可以形成凹陷310a和凹陷310b，例如，它们均具有U形。形成凹陷310a可能在间隔体层224c和间隔体224下方产生相应的底切。本公开不限于这方面，并且在一些实施例中，形成凹陷310a可以不在间隔体层224c下方产生底切。
此外，所述过程可以包括在形成于半导体衬底204中的凹陷中的一个或多个相应凹陷上形成一个或多个相应的载流子掺杂外延层。因而，在一个方面中，载流子掺杂层与一个或多个相应凹陷中的凹陷的表面共形。载流子掺杂层中的每个(或者在一些实施例中，至少一个)可以是薄的，其具有大约一个ML到几个ML(例如，2ML、3ML、4ML或5ML等)的相应厚度。在一些实施方式中，形成载流子掺杂外延层可以包括使凹陷的表面经受一定量的半导体前体(例如，用于硅沉积的硅烷、乙硅烷或丙硅烷)和掺杂剂前体的CVD，例如，所述掺杂剂前体可以是用于n型掺杂的N2或NH3、PH3或者AsH3、或者用于p型掺杂的B2H3、AlCl3、三甲基铝或三乙基铝。照此，在一个实施例中，磷掺杂外延层可以被分别沉积在凹陷310a和凹陷310b上，从而得到n掺杂外延层360a和另一n掺杂外延层360b。在另一个实施例中，硼掺杂外延层可以被分别沉积在凹陷310a和凹陷310b上，从而得到p掺杂外延层360a和另一n掺杂外延层360b。
如所提及的，固态结构220可以经受其它工艺，每种工艺包括一个或多个阶段，以在半导体衬底204内形成载流子掺杂外延层。在一些实施例中，在图4A-4B中示出了另一种这种工艺。所述工艺可以包括离子注入。具体而言，可以利用离子(用于n型掺杂的负离子和用于p型掺杂的正离子)注入处于表面202b的暴露部分下方并且包括所述暴露部分的相应区域，以在半导体衬底204内形成载流子掺杂区。如图4A所示，载流子掺杂区410a可以形成于间隔体层224b和间隔体层224c之间并且至少部分地处于间隔体层224b和间隔体层224c下方。载流子掺杂区410b也可以形成在间隔体层224d和间隔体层224e之间并且至少部分地处于间隔体层224d和间隔体层224e下方。载流子掺杂区410a和载流子掺杂区410b分别具有基本平面的表面420a和基本平面的表面420b，这两个表面都基本上与表面202b对齐。
用于形成载流子掺杂外延层的过程还包括去除通过半导体衬底204内的离子注入而形成的载流子掺杂区的相应部分。这种部分的去除还导致具有另一类型的凹陷的沟槽的形成。如图4B所示，所述过程可以包括去除载流子掺杂区410a的部分以及载流子掺杂区410b的另一部分。为此，在一些实施方式中，去除可以包括在所定义的时段内选择性地蚀刻载流子掺杂区410a和载流子掺杂区410b，以获得薄载流子掺杂外延层(例如，具有处于从大约1ML到大约5ML的范围内的厚度的层)。因此，如图4B所示，能够形成载流子掺杂外延层460a(例如，n型外延层或者p型外延层)和载流子掺杂外延层460b(例如，n型外延层或者p型外延层)。如所提及的，还形成了沟槽470a(例如，U形槽或V形槽)和沟槽470b(U形槽或V形槽)。
进一步参考图2A-2I系列，在根据本公开的各方面的用于制作半导体结构的示例性过程的另一阶段中，可以利用导电材料填充存在于固态结构230中的沟槽中的两个或更多(或者在一些实施例中，其它类型的凹陷)。为此，能够将一定量的导电材料沉积在两个或更多沟槽中的每者上，从而得到图2E所示的固态结构240。导电材料可以体现在金属、金属合金、掺杂半导体或其组合中，或者可以包括金属、金属合金、掺杂半导体或其组合。如所示，在一个方面中，沉积在沟槽上的一定量的导电材料能够形成在与表面202a相对的表面上方沿z向延伸的接触构件。具体而言，接触构件244a可以形成在载流子掺杂外延层234a的表面上，并且接触构件244b可以形成在载流子掺杂外延层234b的表面上。尽管为简单起见将接触构件244a和接触构件244b中的每者的相应暴露表面示为平面表面，但是本公开不限于该方面。因而，在一些实施例中，接触构件244a的暴露表面和接触构件244b的另一暴露表面中的每者可以体现在弯曲表面(例如，U形表面或者V形表面)或者波状表面中。
照此，在一些实施例中，形成于沟槽(或者在一些实施例中，其它类型的凹陷)的表面上的导电构件的覆盖部分可以被处理，以形成与和表面202a相对的表面对齐的基本平面的导电表面。如图2F所示，按照这种方式处理接触构件244a和接触构件244b的相应的覆盖部分能够得到固态结构250。具体而言，接触构件244a可以被蚀刻以形成平面表面256a。为此，在一些实施方式中，蚀刻接触构件244a可以包括使接触构件244a经受湿法蚀刻工艺或者干法蚀刻工艺之一。此外，接触构件244b可以被蚀刻以形成平面表面256b。与对接触构件244a的处理类似，对接触构件244b的蚀刻可以包括使接触构件244b经受湿法蚀刻工艺或者干法蚀刻工艺之一。
可以对固态结构250进行处理，以形成固态结构260，如图2G所示。在一些实施方式中，对固态结构250的处理可以包括在固态结构250的表面的至少部分上沉积一定量的第二类型的电介质材料(例如，特定化合物，诸如氧化物、氮化物等)。所述表面包括暴露的平面表面256a和256b。如图2G所示，沉积一定量的第二类型的电介质材料可以产生共形电介质层264。与第一类型的电介质材料的沉积类似，在一些方面中，一定量的第二类型的电介质材料的沉积可以是通过很多种沉积工艺中的一种或者这些工艺的组合而完成的，所述沉积工艺包括(例如)CVD、ALD、PVD、溅射、化学溶液沉积、MBE、或者其它。
此外，作为示例性过程的部分，固态结构260可以被处理以去除共形电介质层264的部分。如图2H所示，去除这种部分可以得到固态结构270，其具有本文描述的第一间隔体层和包括间隔体层274a、间隔体层274b、间隔体层274c和间隔体层274d的第二间隔体层、以及暴露的平面表面258a和平面表面258b的相应区段。为了去除共形电介质层264的部分，对固态结构260进行处理可以包括对构成共形电介质层264的电介质材料进行选择性蚀刻。为此，蚀刻可以包括使共形电介质层264经受湿法蚀刻工艺或者干法蚀刻工艺。
与本文公开的其它间隔体层类似，固态结构270中包括的第二间隔体层中的每个(或者在一些实施例中，至少两个)可以具有基本上相同的厚度tB(以长度单位计量的实数)。如本文所图示和公开的，具有厚度tA的第一间隔体层(例如，间隔体层224c)和具有厚度tB的第二间隔体层(例如，间隔体层274a)可以形成复合间隔体层。复合间隔体层的厚度可以允许暴露嵌入在半导体衬底204中的接触构件的平面界面的一部分。
为了完成根据本公开的各方面的半导体器件的制作，示例性过程的阶段可以包括利用导电材料(例如，金属或金属合金)填充存在于固态结构270中的开口，所述导电材料可以不同于形成接触构件254a和254b的其它导电材料。为此，在一些实施方式中，能够在平面界面256a和256b的暴露部分上沉积一定量的导电材料，以形成导电互连构件284a和导电互连构件284b，如图2I中的固态结构280中所示。
在一些实施例中，不必依赖于凹陷或沟槽形成来形成与构件284a和构件254a的组合或者构件284b和构件254b的组合类似的导电互连构件。为此，在一个这种实施例中，图4A所示的固态结构被处理以形成导电构件510a和导电构件510b，如图5A所示。具体而言，在一些方面中，处理这种固态结构可以包括沉积能够沉积在暴露表面420a和420b中的一定量的导电材料(例如，金属或金属合金)。
导电构件510a和510b中的每者可以被退火或者以其它方式经受热处理。使导电构件510a和导电构件510b退火或经受热处理可以包括将导电构件510a和510b加热到所定义温度，并且在预定时段内保持所定义温度。在一个示例中，所定义温度可以等于构成导电构件510a和510b的至少其中之一的导电材料的熔化温度的一小部分，并且所定义时段可以处于从大约1分钟到大约100分钟的范围内。对导电构件510a和导电构件510b进行退火或热处理能够引起原子或离子分别从导电构件510a和导电构件510b扩散至载流子掺杂区410a和载流子掺杂区410b。此外，其它原子或其它离子分别从载流子掺杂区410a和载流子掺杂区410b扩散至导电构件510a和导电构件510b。在一些实施例中，这种相互扩散能够产生金属自对准硅化物(金属硅化物)区550a和金属硅化物区550b。此外，相互扩散能够产生如图5B所示的载流子掺杂层560a和载流子掺杂层560b。
鉴于本文描述的各方面，能够实施很多种其它过程，以提供根据本公开的一个或多个实施例的半导体器件。参考图6的流程图能够更好地理解这种过程的示例。所示流程图中的每一块代表过程阶段或过程操作(例如，蚀刻或者去除一定量的材料、利用另一量的另一材料对结构进行涂覆、载流子掺杂层的外延生长等)。尽管提供了所示流程图内的块的特定顺序，但是这种排序不构成限制，并且可以改变所述块中的两个或更多个的顺序，而不影响过程的结果。为了清楚起见，可能没有以完整的细节描述所例示的流程图中的块的公知要素或方面。至于本文描述的任何其它过程，图6所例示的示例性方法600可以结合其它过程来实施。
图6示出了根据本公开的一个或多个实施例的用于提供固态组件的方法的示例。在块610，可以提供具有第一表面和与第一表面相对的第二表面的半导体膜。在一些实施例中，半导体膜可以构成半导体衬底或晶片，例如半导体衬底110。在一些方面中，第二表面(例如，表面202b)的一部分可以与第一电介质层(例如，栅极电介质层，例如电介质层125b)形成第一界面，所述第一电介质层与第一接触构件形成了第二界面，所述第一接触构件从第一电介质层的表面的一部分沿垂直于第二表面的方向延伸。在一个示例中，第一接触构件可以体现或者可以包括图1所示的接触构件130b。
在块620，可以在第二表面的第二部分上形成第二电介质层。在一些方面中，第二电介质层可以与第一接触构件形成第三界面，其中，第三界面可以基本上垂直于第二表面。在块630，可以在第二表面的第二部分上形成载流子掺杂外延层。在一些实施例中，载流子掺杂外延层可以被组装成半导体膜中的沟槽(或者另一类型的凹陷)的第一表面上的衬层。在一些实施方式中，如本文所述，载流子掺杂外延层可以被体现在n型掺杂外延层或者p型掺杂外延层中或者可以包括n型掺杂外延层或者p型掺杂外延层。在块640，可以形成第二接触构件，其填充沟槽(或者另一类型的凹陷)并且具有基本上与第二表面对齐的平面表面。在一些实施方式中，第二接触构件可以沿所述方向从载流子掺杂外延层的第二表面延伸至平面表面。在块650，可以形成处于平面表面的第一部分上的第三电介质层。在一些实施例中，第三电介质层可以与第二电介质层形成第四界面。在一个实施例中，第二电介质层可以体现在电介质层120c中或者可以包括电介质层120c，并且第三电介质层可以体现在电介质层140b中或者可以包括电介质层140b。在块660，可以在平面表面的第二部分上形成导电互连构件。在一些方面中，导电互连构件可以从平面表面沿所述方向延伸，并且可以与第三电介质层(例如，电介质层140b)形成第五界面。在一些实施例中，如图1所示，导电互连构件可以被体现在导电互连150a中或者可以包括导电互连150a。
图7示出了根据本公开的一个或多个实施例的系统700的示例。在一个实施例中，系统700包括但不限于台式计算机、膝上型计算机、上网本、平板电脑、笔记本计算机、个人数字助理(PDA)、服务器、工作站、蜂窝电话、移动计算装置、智能电话、因特网用具或者任何其它类型的计算装置。在一些实施例中，系统700可以包括片上系统(SOC)系统或者系统级封装(SiP)。
在一个实施例中，系统700包括多个处理器，包括处理器710和处理器N 705，其中，处理器705具有与处理器710的逻辑类似或等同的逻辑。在一个实施例中，处理器710具有一个或多个处理核(这里通过处理核712和处理核712N表示，其中，712N表示处理器710内的第N处理器核，其中，N是正整数)。可以存在更多处理核(但是在图7的图示中未示出)。在一些实施例中，处理核712包括但不限于取指令的预取逻辑、对指令解码的解码逻辑、执行指令的执行逻辑、或者它们的组合等。在一些实施例中，处理器710具有高速缓存存储器716，以对系统700的指令和/或数据进行高速缓存。可以将高速缓存存储器716组织成包括高速缓存存储器的一个或多个层级的分级结构。
在一些实施例中，处理器710包括存储控制器(MC)714，其被配置为执行使处理器710能够访问包括易失性存储器732和非易失性存储器734的存储器730以及与存储器730通信的功能。在一些实施例中，处理器710可以与存储器730和芯片组720耦合。处理器710还可以耦合至无线天线778，以与被配置为发射和/或接收无线信号的任何装置通信。在一个实施例中，无线天线接口778根据但不限于根据IEEE 802.11标准及其相关系列、Home PlugAV(HPAV)、超宽带(UWB)、蓝牙、WiMAX或者任何形式的无线通信协议进行操作。
在一些实施例中，易失性存储器732包括但不限于同步动态随机存取存储器(SDRAM)、动态随机存取存储器(DRAM)、RAMBUS动态随机存取存储器(RDRAM)和/或任何其它类型的随机存取存储器。非易失性存储器734包括但不限于闪速存储器、相变存储器(PCM)、只读存储器(ROM)、电可擦可编程只读存储器(EEPROM)或者任何其它类型的非易失性存储器器件。
存储器器件730存储将由处理器710执行的信息和指令。在一个实施例中，存储器730还可以存储处理器710执行指令时的临时变量或者其它中间信息。在所例示的实施例中，芯片组720经由点对点(PtP或P-P)接口717和P-P接口722与处理器710连接。芯片组720使处理器710能够连接至系统900中的其它元件。在本公开的一些实施例中，P-P接口717和P-P接口722可以根据PtP通信协议(例如，快速通道互连(QPI)等)进行操作。在其它实施例中，可以使用不同互连。
在一些实施例中，芯片组720可以被配置为与处理器710、705N、显示装置740以及其它装置772、776、774、760、762、764、766、777等通信。芯片组720还可以耦合至无线天线778，以与被配置为发射和/或接收无线信号的任何装置通信。
芯片组720经由接口726连接至显示装置740。显示器740可以是(例如)液晶显示器(LCD)、等离子体显示器、阴极射线管(CRT)显示器或者任何其它形式的视觉显示装置。在本公开的一些实施例中，处理器710和芯片组720被集成到单个SOC中。此外，芯片组720连接至总线750和/或总线755，总线750和/或总线755对各种元件774、760、762、764和766进行互连。总线750和总线755可以经由总线桥772互连。在一个实施例中，芯片组720经由接口724和/或704、智能电视776、消费电子品777等与非易失性存储器760、大容量存储装置762、键盘/鼠标764和网络接口766耦合。
在一个实施例中，大容量存储装置762可以包括但不限于固态驱动器、硬盘驱动器、通用串行总线闪存驱动器或者任何其它形式的计算机数据存储介质。在一个实施例中，网络接口766是通过任何类型的公知网络接口标准实施的，其包括但不限于以太网接口、通用串行总线(USB)接口、外围部件互连(PCI)快速接口、无线接口和/或任何其它适当类型的接口。在一个实施例中，无线接口根据但不限于根据IEEE 802.11标准及其相关系列、HomePlug AV(HPAV)、超宽带(UWB)、蓝牙、WiMAX或者任何形式的无线通信协议进行操作。
尽管图7所示的模块被描绘成系统900内的单独的块，但是这些块中的一些所执行的功能可以集成到单个半导体电路内，或者可以使用两个或更多单独的集成电路实施。例如，尽管高速缓存存储器716被描绘成处理器710内的单独的块，但是高速缓存存储器716或其选定元件可以被并入到处理器核712中。
要指出的是，本文描述的系统700可以是任何适当类型的微电子封装及其配置，包括(例如)系统级封装(SiP)、封装上系统(SOP)、封装上封装(PoP)、内插器封装、3D堆叠封装等。此外，可以在半导体封装中提供任何适当类型的微电子部件，如本文所述。例如，可以将微控制器、微处理器、基带处理器、数字信号处理器、存储器管芯、现场门阵列、逻辑门管芯、无源部件管芯、MEMS、表面安装器件、专用集成电路、基带处理器、放大器、滤波器或其组合等封装在如本文所公开的半导体封装中。可以在包括消费电子装置、工业电子装置、军事电子装置、通信电子装置、基础设施电子装置和/或其它电子装置的任何多种多样的电子装置中提供如本文所公开的半导体器件(例如，联系图1描述的半导体器件)或者其它类型的半导体器件。
如本文所述的半导体器件或者其它类型的固态器件可以体现或者可以构成一种或多种处理器。一种或多种处理器可以包括但不限于中央处理单元(CPU)、数字信号处理器(DSP)、精简指令集计算机(RISC)、复杂指令集计算机(CISC)、微处理器、微控制器、现场可编程门阵列(FPGA)或其任何组合。处理器也可以包括一种或多种专用集成电路(ASIC)或者专用标准产品(ASSP)，以操纵专门的数据处理功能或任务。在某些实施例中，处理器可以基于Architecture系统，并且一种或多种处理器以及包括在电子装置中的任何芯片组可以来自/>处理器和芯片组系列，例如，/>处理器系列或者Intel-64处理器(例如，Sandy/>Ivy/>等)。
替代地或此外，本文描述的半导体器件可以体现或者可以构成一种或多种存储器芯片或者其它类型的存储器器件。存储器芯片可以包括一种或多种易失性和/或非易失性存储器器件，包括但不限于磁存储器件、只读存储器(ROM)、随机存取存储器(RAM)、动态RAM(DRAM)、静态RAM(SRAM)、同步动态RAM(SDRAM)、双数据速率(DDR)SDRAM(DDR-SDRAM)、RAM-BUSDRAM(RDRAM)、闪速存储器器件、电可擦可编程只读存储器(EEPROM)、非易失性RAM(NVRAM)、通用串行总线(USB)可移除存储器或其组合。
在示例性实施例中，在其中可以提供根据本公开的半导体器件的电子装置可以是计算装置。这种计算装置可以容纳一个或多个板，半导体封装连接可以设置在所述板上。板可以包括若干部件，其包括但不限于处理器和/或至少一个通信芯片。处理器可以通过(例如)半导体封装的电连接而物理和电连接至板。计算装置还可以包括多个通信芯片。例如，第一通信芯片可以专用于较短距离的无线通信，例如，Wi-Fi和蓝牙，并且第二通信芯片可以专用于较长距离的无线通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。在各种示例性实施例中，计算装置可以是膝上型电脑、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器、数字视频录像机、或者它们的组合等。在其它示例性实施例中，计算装置可以是处理数据的任何其它电子装置。
根据本公开的各方面的半导体器件和其它类型的固态组件可以与一种或多种处理器结合使用。一种或多种处理器可以包括但不限于中央处理单元(CPU)、数字信号处理器(DSP)、精简指令集计算机(RISC)、复杂指令集计算机(CISC)、微处理器、微控制器、现场可编程门阵列(FPGA)或其任何组合。处理器还可以包括一种或多种专用集成电路(ASIC)或者专用标准产品(ASSP)，以操纵专门的数据处理功能或任务。在某些实施例中，处理器可以基于Architecture系统，并且一种或多种处理器以及包括在电子装置中的任何芯片组可以来自/>处理器和芯片组系列，例如，/>处理器系列或者Intel-64处理器(例如，Sandy/>Ivy/>等)。
替代地或此外，根据本公开的各方面的半导体器件和其它类型的固态组件可以与一种或多种存储器芯片结合使用。存储器可以包括一种或多种易失性和/或非易失性存储器器件，包括但不限于磁存储器件、只读存储器(ROM)、随机存取存储器(RAM)、动态RAM(DRAM)、静态RAM(SRAM)、同步动态RAM(SDRAM)、双数据速率(DDR)SDRAM(DDR-SDRAM)、RAM-BUSDRAM(RDRAM)、闪速存储器器件、电可擦可编程只读存储器(EEPROM)、非易失性RAM(NVRAM)、通用串行总线(USB)可移除存储器或其组合。
在示例性实施例中，可以在其中可以使用和/或提供根据本公开的各方面的半导体器件和其它类型的固态组件的电子装置可以是计算装置。这种计算装置可以容纳一个或多个板，互连可以设置在所述板上。板可以包括若干部件，其包括但不限于处理器和/或至少一个通信芯片。处理器可以通过(例如)互连的电连接而物理和电连接至板。计算装置还可以包括多个通信芯片。例如，第一通信芯片可以专用于较短距离的无线通信，例如，Wi-Fi和蓝牙，并且第二通信芯片可以专用于较长距离的无线通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。在各种示例性实施例中，计算装置可以是膝上型电脑、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器、数字视频录像机或者它们的组合等。在其它示例性实施例中，计算装置可以是处理数据的任何其它电子装置。
其它示例——下文的示例性实施例涉及本公开的其它实施例。示例1是一种固态组件，包括：具有表面的半导体膜；被组装为与所述表面的一部分相邻的第一接触构件，所述第一接触构件与第一电介质层形成第一平面界面，所述第一电介质层接触所述表面的所述部分；被组装为与所述第一接触构件相邻的第二电介质层，所述第二电介质层与所述第一接触构件形成第二平面界面，所述第二平面界面基本上垂直于所述第一平面界面；被组装为与所述第二电介质层相邻的第三电介质层，所述第三电介质层与所述第二电介质层形成第三平面界面，所述第三平面界面基本上平行于所述第二平面界面；被组装为与所述第三电介质层相邻的导电互连，所述导电互连与所述第二电介质层形成第四平面界面，所述第四界面沿第二方向延伸；嵌入在所述半导体膜中的第二接触构件，所述第二接触构件与所述导电互连形成第五平面界面，所述平面界面与所述表面配准；以及与所述第二接触构件形成非平面界面的载流子掺杂外延层。在示例2中，示例1的固态组件可以任选包括：所述第二电介质层包括氧化硅或者高k电介质的至少其中之一，并且所述第三电介质层包括低k材料。在示例3中，示例1-2中的任何一项的固态组件可以任选包括：所述第三电介质层包括二氧化硅或低k材料的至少其中之一。在示例4中，示例1-2中的任何一项的固态组件可以任选包括：所述第三电介质层包括空气隙。在示例5中，示例1-4中的任何一项的固态组件可以任选包括：所述第二电介质层具有处于从大约0.5nm到大约10.0nm的范围内的厚度。在示例6中，示例1-5中的任何一项的固态组件可以任选包括：所述第三电介质层具有处于从大约0.5nm到大约10.0nm的范围内的厚度。在示例7中，示例1-4中的任何一项的固态组件可以任选包括：所述第二电介质层具有第一厚度，并且所述第三电介质层具有第二厚度，并且所述第一厚度和所述第二厚度合计达到处于从大约1.0nm到大约10.0nm的范围内的总厚度。在示例8中，示例1-7中的任何一项的固态组件可以任选包括：所述导电互连包括铜、铝、钨、钛、钽、银、金、钯、铂、锌、镍、或者前述金属中的两者或更多者的合金。在示例9中，示例1-8中的任何一项的固态组件可以任选包括：所述第一接触构件包括铜、铝、钨、钛、钽、银、金、钯、铂、锌、镍、或者前述金属中的两者或更多者的合金。在示例10中，示例1-9中的任何一项的固态组件可以任选包括：所述第二接触构件包括铜、铝、钨、钛、钽、银、金、钯、铂、锌、镍、或者前述金属中的两者或更多者的合金。在示例11中，示例1-10中的任何一项的固态组件可以任选包括：所述载流子掺杂外延层包括n型外延层或者p型外延层之一。在示例12中，示例1-11中的任何一项的固态组件可以任选包括：所述半导体膜包括硅、锗、硅和锗的合金、III-V半导体化合物或者II-VI半导体化合物、磷和硅、或者硼和硅。在示例13中，示例1-12中的任何一项的固态组件可以任选包括：所述载流子掺杂外延层包括P掺杂外延层、As掺杂外延层、N掺杂外延层、B掺杂外延层或者Al掺杂外延层之一。
此外，示例14是一种用于固态组件的方法，包括：提供具有表面的半导体衬底，所述表面的一部分与第一电介质层形成第一界面，所述第一电介质层与第一接触构件形成第二界面；在所述表面的第二部分上形成具有第一厚度的第二电介质层，所述第二电介质层与所述第一接触构件形成第三界面；在所述半导体衬底内形成载流子掺杂外延层，所述载流子掺杂外延层被组装为所述半导体衬底中的沟槽的表面上的衬层；形成填充所述沟槽并且具有基本上与所述表面对齐的平面表面的第二接触构件，所述第二接触构件从所述载流子掺杂外延层的表面沿垂直于所述表面的方向延伸至所述平面表面；在所述平面表面的第一部分上形成第二厚度的第三电介质层，所述第三电介质层与所述第二电介质层形成第四界面；以及在所述平面表面的第二部分上形成导电互连构件，所述导电互连构件从所述平面表面沿所述方向延伸并且与所述第三电介质层形成第五界面。在示例15中，示例14的方法可以任选包括：形成所述第二电介质层包括在所述第一接触构件和所述表面的所述第二部分上沉积高k电介质材料的共形层，所述共形层具有第一厚度；以及去除所述共形层的一部分。在示例16中，示例14-15中的任何一项的方法可以任选包括：形成所述载流子掺杂外延层包括蚀刻所述半导体衬底，以形成所述沟槽；以及通过化学气相沉积(CVD)沉积n型外延层或P型外延层之一。在示例17中，示例14-16中的任何一项的方法可以任选包括：形成所述载流子掺杂外延层包括通过使所述表面的第三部分经受离子注入而形成p型区之一，所形成的p型区嵌入在所述半导体衬底中并且具有与所述表面的所述第二部分相邻的平面表面；以及蚀刻所形成的p型区的一部分，以得到p型外延层。在示例18中，示例14-17中的任何一项的方法可以任选包括：形成所述载流子掺杂外延层包括通过使所述表面的第三部分经受离子注入而形成n型区之一，所形成的n型区嵌入在所述半导体衬底中并且具有与所述表面的所述第二部分相邻的平面表面；以及蚀刻所形成的n型区的一部分，以得到n型外延层。在示例19中，示例14-18中的任何一项的方法可以任选包括：形成所述第二接触构件包括沉积一定量的导电材料，所述导电材料填充所述沟槽并且在所述表面上方产生覆盖层；以及使所述覆盖层平面化以形成基本上与所述表面对齐的平面表面。在示例20中，示例14-19中的任何一项的方法可以任选包括：形成所述第三电介质层包括在所述第一接触构件、所述第二电介质层和基本上与所述表面对齐的平面表面上沉积低k电介质材料的共形层，所述共形层具有所述第二厚度；以及去除所述共形层的一部分，以暴露所述平面表面的所述第二部分。在示例21中，示例20的方法可以任选包括：形成所述导电互连构件包括在所述平面表面的所述第二部分上沉积一定量的导电材料。
示例22是一种用于固态组件的方法，包括：提供具有第一表面和与所述第一表面相对的表面的半导体衬底，所述表面的一部分与第一电介质层形成第一界面，所述第一电介质层与第一接触构件形成第二界面；在所述表面的第二部分上形成第一厚度的第二电介质层，所述第二电介质层与所述第一接触构件形成第三界面；在所述半导体衬底内形成载流子掺杂构件，所述载流子掺杂构件具有基本上与所述表面对齐的平面表面；在所述平面表面的第一部分上形成第二厚度的第三电介质层，所述第三电介质层与所述第二电介质层形成第四界面；以及在所述平面表面的第二部分上形成导电互连构件，所述导电互连构件从所述平面表面沿所述方向延伸并且与所述第三电介质层形成第五界面。在示例23中，示例22的方法可以任选包括：对导电互连构件进行退火，以将所述载流子掺杂构件修改成载流子掺杂外延层，并且第二接触构件与所述载流子掺杂外延层具有相互扩散界面。在示例24中，示例22-23中的任何一项的方法可以任选包括：形成所述载流子掺杂构件包括形成包括硅的n型掺杂构件或者包括硅的p型掺杂构件之一，并且所述第二接触构件包括沿所述方向的金属自对准硅化物。
此外，示例25是一种固态组件，包括：具有表面的半导体膜；被组装为与所述表面的一部分相邻的栅极接触部，所述栅极接触部与第一电介质层形成第一界面，所述第一电介质层接触所述表面的所述部分；被组装为与所述栅极接触部相邻的第二电介质层，所述第二电介质层与所述栅极接触部形成第二界面；被组装为与所述第二电介质层相邻的第三电介质层，所述第三电介质层与所述第二电介质层形成第三界面，所述第三界面基本上平行于所述第二界面；被组装为与所述第三电介质层相邻的导电互连，所述导电互连与所述第三电介质层形成第四界面；嵌入在所述半导体膜中并且被组装为与所述栅极接触部相邻的第一接触部，所述第一接触部与所述导电互连形成第五界面；与所述第一接触部形成非平面界面的第一载流子掺杂外延层；嵌入在所述半导体膜中并且被组装为与所述栅极接触部相邻的第二接触部；以及与所述第二接触部形成非平面界面的第二载流子掺杂外延层。在示例26中，示例25的器件可以任选包括：所述第二电介质层包括氧化硅或者高k电介质的至少其中之一，并且所述第三电介质层包括低k材料。在示例27中，示例25-26中的任何一项的器件可以任选包括：所述第三电介质层包括二氧化硅或低k材料的至少其中之一。在示例28中，示例25-27中的任何一项的器件可以任选包括：所述第二电介质层具有处于从大约0.5nm到大约10.0nm的范围内的厚度。在示例29中，示例25-28中的任何一项的器件可以任选包括：所述第三电介质层具有处于大约0.5nm到从大约10.0nm的范围内的厚度。在示例30中，示例25-27中的任何一项的器件可以任选包括：所述第二电介质层具有第一厚度，并且所述第三电介质层具有第二厚度，并且所述第一厚度和所述第二厚度合计达到处于从大约1.0nm到大约10.0nm的范围内的总厚度。在示例31中，示例25-30中的任何一项的器件可以任选包括：所述导电互连包括铜、铝、钨、钛、钽、银、金、钯、铂、锌、镍、或者前述金属中的两者或更多者的合金。在示例32中，示例25-31中的任何一项的器件可以任选包括：所述第一接触部包括铜、铝、钨、钛、钽、银、金、钯、铂、锌、镍、或者前述金属中的两者或更多者的合金。在示例33中，示例25-32中的任何一项的器件可以任选包括：所述第二接触部包括铜、铝、钨、钛、钽、银、金、钯、铂、锌、镍、或者前述金属中的两者或更多者的合金。在示例34中，示例25-33中的任何一项的器件可以任选包括：所述第一载流子掺杂外延层包括n型外延层或者p型外延层之一。在示例35中，示例25-34中的任何一项的器件可以任选包括：所述半导体膜包括硅、锗、硅和锗的合金、III-V半导体化合物、或者II-VI半导体化合物、磷和硅、或者硼和硅。在示例36中，示例34的器件可以任选包括：所述第一载流子掺杂外延层包括P掺杂外延层、As掺杂外延层、N掺杂外延层、B掺杂外延层或者Al掺杂外延层之一。
此外，示例37是一种电子装置，包括：具有组装于其中的电路的至少一个半导体管芯，所述电路包括多个晶体管，所述多个晶体管的至少其中之一包括：栅极接触部；与所述栅极接触部相邻的第一复合间隔体层，所述第一复合层包括第一电介质层和基本上与所述第一电介质层平行的第二电介质层；被组装为与所述第二电介质层相邻的第一导电互连；被组装为与所述第一复合间隔体层相邻并且与所述第一导电互连形成第一界面的源极接触部；与所述源极接触部形成非平面界面的第一载流子掺杂外延层；与所述栅极接触部相邻的第二复合间隔体层，所述第二复合间隔体层包括第三电介质层和基本上平行于所述第三电介质层的第四电介质层；被组装为与所述第四电介质层相邻的第二导电互连；被组装为与所述第二复合间隔体层相邻并且与所述第二导电互连形成第二界面的漏极接触部；以及与所述漏极接触部形成非平面界面的第二载流子掺杂外延层。在示例38中，示例37的器件可以任选包括：所述第一电介质层包括氧化硅或者高k电介质的至少其中之一，并且所述第二电介质层包括二氧化硅或低k材料的至少其中之一。在示例39中，示例37-38中的任何一项的器件可以任选包括：所述第三电介质层包括氧化硅或者高k电介质的至少其中之一，并且所述第四电介质层包括二氧化硅或低k材料的至少其中之一。在示例40中，示例37-38中的任何一项的器件可以任选包括：所述第一电介质层具有处于从大约0.5nm到大约10.0nm的第一范围内的第一厚度，并且所述第二电介质层具有处于从大约0.5nm到大约10.0nm的第二范围内的第二厚度。在示例41中，示例37、38或40中的任何一项的器件可以任选包括：所述第三电介质层具有处于从大约0.5nm到大约10.0nm的第一范围内的第一厚度，并且所述第四电介质层具有处于从大约0.5nm到大约10.0nm的第二范围内的第二厚度。
如所提及的，除非另行明确陈述，否则绝非旨在使本文阐述的任何协议、程序、过程或方法被解释为要求其动作或步骤按照特定顺序执行。相应地，在过程或方法权利要求未实际叙述其动作或步骤要遵循的顺序或者在本公开的权利要求或说明书中未以其它方式具体叙述所述步骤要限于具体顺序的情况下，绝非旨在从任何方面推断出顺序。对于用于解释的任何可能的非表述基础而言这一点都成立，包括：相对于步骤或操作流的布置的逻辑问题；由语法组织或标点符号推导出的直白含义；或者在说明书或附图中描述的实施例的数量或类型等等。
除非做出另外的具体陈述，否则按照所采用的语境下的理解，条件性语言(例如，“能够”、“会”、“可能”或者“可以”等等)一般旨在传达某些实施方式可能包括某些特征、元件和/或操作而其它实施方式不包括所述特征、元件和/或操作。因而，这种条件性语言一般并非旨在暗示一个或多个实施方式无论如何需要特征、元件和/或步骤，也并非旨在暗示一个或多个实施方式必然包括用于决定(利用或者不利用用户输入或提示)在任何特定实施方式中是否包括或者将执行这些特征、元件和/或操作的逻辑。
如本文所用，术语“基本上”指示所描述的尺寸中的每者不是严格的界限或参数，并且不排除由其得到的功能相似的变化。除非上下文或者说明书另行指示，否则结合数值参数使用术语“基本上”指示：数值参数是包括变化的，在使用本领域接受的数学和工业原理(例如，舍入、测量或其它系统误差、制造容限等)的情况下，变化不会改变最低有效数位。
此外，根据本公开的半导体器件的层的尺寸之间以及半导体结的其它元件之间的某些关系在本文中是使用词语“基本相等”来描述的。如本文所用，术语“基本相等”指示相等关系不是严格的关系，并且不排除由其得到的功能相似的变化。除非上下文或者说明书另行指示，否则结合两个或更多所描述是尺寸使用的术语“基本相等”指示所述尺寸之间的相等关系是包括变化的，在使用本领域接受的数学和工业原理(例如，舍入、测量或其它系统误差、制造容限等)的情况下，所述变化不会改变所述尺寸的最低有效数位。如本文所用，术语“基本恒定”指示恒定关系不是严格的关系，而且不排除由其得到的功能相似的变化。
如本文所用，术语“基本平行”指示平行关系不是严格的关系，并且不排除由其得到的功能相似的变化。如本文所用，术语“基本垂直”指示根据本公开的半导体器件的两个或更多元件之间的垂直关系不是严格的关系，并且不排除由其得到的功能相似的变化。
本文使用的术语“水平”可以被定义为平行于平面或表面(例如，衬底表面)的方向，而不管所述平面或表面的取向如何。如本文使用的，术语“垂直”可以指与刚刚描述的水平方向正交的方向。诸如“上”、“上方”、“下方”、“底部”、“顶部”、“侧面”(如“侧壁”中的)、“较高”、“较低”、“上部”、“之上”和“之下”的术语可以是相对于水平平面来参考的。本文使用的术语“处理”一般旨在包括在形成所描述的结构时所需的材料或光致抗蚀剂的沉积、图案化、曝光、显影、蚀刻、清洁、烧蚀、抛光、和/或材料或光致抗蚀剂的去除。
在本说明书和附图中所描述的内容包括具有复合间隔体层的半导体器件以及用于提供这种器件的技术的示例。当然，出于描述本公开的各种特征的目的，不可能描述出元件和/或方法的每种可设想的组合，但是本领域普通技术人员可以认识到所要求保护的主题的其它组合和置换也是可能的。相应地，显然可以对本公开做出各种修改而不脱离本公开的范围或精神。替代地或此外，通过考虑说明书和附图以及本文介绍的本公开的实践，本公开的其它实施例可以变得显而易见。旨在使说明书和附图中提出的示例在所有方面均被视为例示性的而非限制性的。尽管在本文中采用了具体的术语，但是它们只是从一般性和描述性的意义上使用的，而非出于限制的目的。

Claims (25)

1.一种固态组件，包括：
具有表面的半导体膜；
被组装为与所述表面的一部分相邻的第一接触构件，所述第一接触构件与第一电介质层形成第一平面界面，所述第一电介质层接触所述表面的所述部分；
被组装为与所述第一接触构件相邻的第二电介质层，所述第二电介质层与所述第一接触构件形成第二平面界面，所述第二平面界面基本上垂直于所述第一平面界面；
被组装为与所述第二电介质层相邻的第三电介质层，所述第三电介质层与所述第二电介质层形成第三平面界面，所述第三平面界面基本上平行于所述第二平面界面；
被组装为与所述第三电介质层相邻的导电互连，所述导电互连与所述第二电介质层形成第四平面界面，所述第四界面沿第二方向延伸；
嵌入在所述半导体膜中的第二接触构件，所述第二接触构件与所述导电互连形成第五平面界面，所述平面界面与所述表面配准；以及
与所述第二接触构件形成非平面界面的载流子掺杂外延层。
2.根据权利要求1所述的固态组件，其中，所述第二电介质层包括氧化硅或者高k电介质的至少其中之一，并且其中，所述第三电介质层包括低k材料。
3.根据权利要求1或2中的任何一项所述的固态组件，其中，所述第三电介质层包括二氧化硅或低k材料的至少其中之一。
4.根据权利要求1或2中的任何一项所述的固态组件，其中，所述第三电介质层包括空气隙。
5.根据权利要求1、2、3或4中的任何一项所述的固态组件，其中，所述第二电介质层具有处于从大约0.5nm到大约10.0nm的范围内的厚度。
6.根据权利要求1、2、3、4或5中的任何一项所述的固态组件，其中，所述第三电介质层具有处于从大约0.5nm到大约10.0nm的范围内的厚度。
7.根据权利要求1、2、3或4中的任何一项所述的固态组件，其中，所述第二电介质层具有第一厚度，并且所述第三电介质层具有第二厚度，并且其中，所述第一厚度和所述第二厚度合计达到处于从大约1.0nm到大约10.0nm的范围内的总厚度。
8.根据权利要求1、2、3、4、5、6或7中的任何一项所述的固态组件，其中，所述导电互连包括铜、铝、钨、钛、钽、银、金、钯、铂、锌、镍、或者前述金属中的两者或更多者的合金。
9.根据权利要求1、2、3、4、5、6、7或8中的任何一项所述的固态组件，其中，所述第一接触构件包括铜、铝、钨、钛、钽、银、金、钯、铂、锌、镍、或者前述金属中的两者或更多者的合金。
10.根据权利要求1、2、3、4、5、6、7、8或9中的任何一项所述的固态组件，其中，所述第二接触构件包括铜、铝、钨、钛、钽、银、金、钯、铂、锌、镍、或者前述金属中的两者或更多者的合金。
11.根据权利要求1、2、3、4、5、6、7、8、9或10中的任何一项所述的固态组件，其中，载流子掺杂外延层包括n型外延层或者p型外延层之一。
12.根据权利要求1、2、3、4、5、6、7、8、9、10或11中的任何一项所述的固态组件，其中，所述半导体膜包括硅、锗、硅和锗的合金、III-V半导体化合物、或者II-VI半导体化合物、磷和硅、或者硼和硅。
13.根据权利要求11所述的固态组件，其中，所述载流子掺杂外延层包括P掺杂外延层、As掺杂外延层、N掺杂外延层、B掺杂外延层、或者Al掺杂外延层之一。
14.一种用于固态组件的方法，包括：
提供具有表面的半导体衬底，所述表面的一部分与第一电介质层形成第一界面，所述第一电介质层与第一接触构件形成第二界面；
在所述表面的第二部分上形成第一厚度的第二电介质层，所述第二电介质层与所述第一接触构件形成第三界面；
在所述半导体衬底内形成载流子掺杂外延层，所述载流子掺杂外延层被组装为所述半导体衬底中的沟槽的表面上的衬层；
形成填充所述沟槽并且具有基本上与所述表面对齐的平面表面的第二接触构件，所述第二接触构件从所述载流子掺杂外延层的表面沿垂直于所述表面的方向延伸至所述平面表面；
在所述平面表面的第一部分上形成第二厚度的第三电介质层，所述第三电介质层与所述第二电介质层形成第四界面；以及
在所述平面表面的第二部分上形成导电互连构件，所述导电互连构件从所述平面表面沿所述方向延伸并且与所述第三电介质层形成第五界面。
15.根据权利要求14所述的方法，其中，形成所述第二电介质层包括：在所述第一接触构件和所述表面的所述第二部分上沉积高k电介质材料的共形层，所述共形层具有所述第一厚度；以及
去除所述共形层的一部分。
16.根据权利要求14或15中的任何一项所述的方法，其中，形成所述载流子掺杂外延层包括：蚀刻所述半导体衬底以形成所述沟槽；以及
通过化学气相沉积(CVD)的方式沉积n型外延层或p型外延层之一。
17.根据权利要求14、16或16中的任何一项所述的方法，其中，形成所述载流子掺杂外延层包括：通过使所述表面的第三部分经受离子注入而形成p型区之一，所形成的p型区嵌入在所述半导体衬底中并且具有与所述表面的所述第二部分相邻的平面表面；以及
蚀刻所形成的p型区的一部分，以得到p型外延层。
18.根据权利要求14、15、16或17中的任何一项所述的方法，其中，形成所述载流子掺杂外延层包括：通过使所述表面的第三部分经受离子注入而形成n型区之一，所形成的n型区嵌入在所述半导体衬底中并且具有与所述表面的所述第二部分相邻的平面表面；以及
蚀刻所形成的n型区的一部分，以得到n型外延层。
19.根据权利要求14、15、16、17或18中的任何一项所述的方法，其中，形成所述第二接触构件包括：沉积一定量的导电材料，所述导电材料填充所述沟槽并且在所述表面上方产生覆盖层；以及
使所述覆盖层平面化，以形成基本上与所述表面对齐的所述平面表面。
20.根据权利要求14、15、16、17、18或19中的任何一项所述的方法，其中，形成所述第三电介质层包括：在所述第一接触构件、所述第二电介质层和基本上与所述表面对齐的所述平面表面上沉积低k电介质材料的共形层，所述共形层具有所述第二厚度；以及
去除所述共形层的一部分，以暴露所述平面表面的所述第二部分。
21.一种固态器件，包括：
具有表面的半导体膜；
被组装为与所述表面的一部分相邻的栅极接触部，所述栅极接触部与第一电介质层形成第一界面，所述第一电介质层接触所述表面的所述部分；
被组装为与所述栅极接触部相邻的第二电介质层，所述第二电介质层与所述栅极接触部形成第二界面；
被组装为与所述第二电介质层相邻的第三电介质层，所述第三电介质层与所述第二电介质层形成第三界面，所述第三界面基本上平行于所述第二界面；
被组装为与所述第三电介质层相邻的导电互连，所述导电互连与所述第三电介质层形成第四界面；
第一接触部，嵌入在所述半导体膜中并且被组装为与所述栅极接触部相邻，所述第一接触部与所述导电互连形成第五界面；
与所述第一接触部形成非平面界面的第一载流子掺杂外延层；
第二接触部，嵌入在所述半导体膜中并且被组装为与所述栅极接触部相邻；以及
与所述第二接触部形成非平面界面的第二载流子掺杂外延层。
22.根据权利要求21所述的固态器件，其中，所述第二电介质层包括氧化硅或者高k电介质的至少其中之一，并且其中，所述第三电介质层包括低k材料。
23.根据权利要求21或22中的任何一项所述的固态器件，其中，所述第三电介质层包括二氧化硅或低k材料的至少其中之一。
24.根据权利要求21、22或23中的任何一项所述的固态器件，其中，所述第二电介质层具有处于从大约0.5nm到大约10.0nm的范围内的厚度。
25.根据权利要求21、22、23或24中的任何一项所述的固态器件，其中，所述第三电介质层具有处于从大约0.5nm到大约10.0nm的范围内的厚度。
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