CN101017807A - 半导体装置和半导体装置的制造方法 - Google Patents

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semiconductor device
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metal silicide
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及川弘太
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Matsushita Electric Industrial Co Ltd
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    • B65B—MACHINES, APPARATUS OR DEVICES FOR, OR METHODS OF, PACKAGING ARTICLES OR MATERIALS; UNPACKING
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Abstract

本发明提供一种可以高合格率地形成低电阻的触点的半导体装置和半导体装置的制造方法。在硅化镍层(7)具有足够膜厚的区域，形成触点孔(11)，并且进行金属硅化物层(7)的蚀刻，在金属硅化物层(7)形成凹陷部。然后，把触点孔(11)扩大到希望的触点直径。这样，不降低占有触点孔的底部的硅化物面积比，可以确保希望的触点孔(11)的底板面积，可以抑制因触点电阻增加造成的制造合格率降低。

Description

半导体装置和半导体装置的制造方法
技术领域
本发明涉及半导体装置和半导体装置的制造方法，特别是涉及具有在杂质扩散区域的表面所形成的金属硅化物(metal silicide)层的半导体装置和半导体装置的制造方法。
背景技术
伴随近年来的半导体设备的微型化，杂质扩散区域的结合深度变浅。在具有这样薄的杂质扩散区域的半导体装置中，作为金属硅化物层正在采用硅化物化时的浸蚀深度小，而且可以在比较低的温度下硅化物化的硅化镍(NiSi)。
图17是表示采用硅化镍的现有的触点形成过程的工序断面图。在图17中，在通过由硅构成的半导体基板1上的元件分离(图中没有表示)划分的区域内，用公知的自对准硅化物(Salicide：Self-aliginedSilicide)处理，形成有2个晶体管。
如图17(a)所示，各晶体管在半导体基板1上具有由隔着栅极绝缘膜2所形成的多晶硅构成的栅极电极3。各栅极电极3在两侧具有侧壁衬垫(sidewall spacer)5，在侧壁衬垫5的下方有由低浓度杂质扩散区域4构成的扩展区域。在各栅极电极3之间配置由高浓度杂质扩散区域6构成的共同的漏极区域，在该漏极区域上形成触点。此外，在把各栅极电极3夹在中间的、与漏极区域相反一侧的位置上，配置由高浓度杂质扩散区域6构成的源极区域。此外，在栅极电极3的上面以及高浓度杂质扩散区域6的上面，自匹配形成有硅化镍层7。
在触点形成过程中如图17(a)所示，在形成有上述晶体管的半导体基板1上，用CVD(Chemical Vapor Deposition：化学气相淀积法)法，堆积由硅氮化膜等构成的阻挡膜8。在该阻挡膜8上，用CVD法堆积由氧化硅膜等构成的层间绝缘膜9，在绝缘膜9的上面用CMP(Chemical Mechanical Polishing：化学机械抛光法)法和回蚀刻(etch-back)使其平坦。然后，用公知的照相平版印刷技术在绝缘膜9上形成在形成触点位置有开口的抗蚀图形110。然后通过把该抗蚀图形110作为掩膜的各向异性的干蚀刻，形成贯通绝缘膜9的触点孔111。在此蚀刻过程中，上述阻挡膜8具有作为阻挡蚀刻的功能。因此，该各向异性干蚀刻在触点孔111的底部在阻挡膜8露出的状态下停止。
然后如图17(b)所示，在触点孔111的底部露出的阻挡膜8用干蚀刻去除，在触点孔111的底部露出硅化镍层7。此后，用灰化(ashing)去除抗蚀图形110后，通过在触点孔111内填充导电体，如图17(c)所示，形成与硅化镍层7进行电连接的触点塞(接触插栓)115(例如参照专利文献1)。
专利文献1日本特开2001-196327号公报
上述硅化镍(NiSi)是亚稳定相。因此在制造过程中的热处理等通常在硅化镍(NiSi)没有相变成稳定相的二硅化镍(NiSi2)的温度下实施。可是，即使在这样的制造过程中，因形成硅化镍层7的区域周围的构造，有时也产生局部相变。例如图17所示那样的、在狭窄的间隔设置的栅极电极3之间的一硅化镍(NiSi)，存在有容易产生相变的倾向。这样的局部相变推测是因为半导体基板的表面状态和应力等引起的。
在P型硅基板表面上形成的一硅化镍(NiSi)相变成二硅化镍(NiSi2)的情况下，公知的是二硅化镍沿硅基板的晶面((111)面)生长。因此，硅化镍层7在2个栅极电极3之间形成的情况下，硅化镍层7的断面形状在栅极电极3的间隔宽的情况下变成楔形，特别是在栅极电极3的间隔窄到140nm以下的情况下，变成倒三角形(参照图17(b))。
如上所述，硅化镍层7通过阻挡膜8的干蚀刻，在触点孔111的底部露出。用阻挡膜8的干蚀刻进行过蚀刻，在半导体基板1的面内完全去除阻挡膜8，一部分硅化镍层7也被蚀刻去除。
此时，一旦硅化镍层7是倒三角形，触点孔111的一部分底部贯通硅化镍层7，到达高浓度杂质扩散区域6。这种情况下，高浓度杂质扩散区域6在触点孔111的底部111a露出。
图18是表示在硅化镍层7表面的触点孔直径为80nm的情况下，硅化镍层7的蚀刻量、和硅化镍层7相对于触点孔111的底部111a的总面积所占的比例(下面称为硅化物面积比)的关系的图。如图18所示，即使在蚀刻量为10nm左右的情况下，硅化物面积比可以理解为减少20％左右。一旦这样减少面积比，触点塞115和硅化镍层7的接触面积减少，产生触点电阻(接触电阻)增加的问题。
图19是表示硅化镍层7表面上的触点孔直径为80nm的情况下，硅化物面积比和触点电阻的关系的图。如图19所示，可以理解为一旦面积比减少，触点电阻就急剧增加。例如，在面积比减少20％时(蚀刻量为10nm)，触点电阻变成硅化物面积比为100％时的1.25倍。
在硅化镍层7的断面形状为倒三角形的情况下，为了使高浓度杂质扩散区域6不在触点孔111的底部111a露出，可以缩小触点孔111的底部111a的直径。可是，用这种方法由于减少了触点塞115和硅化镍层7的接触面积，所以没有抑制触点电阻增加的效果。此外，减小硅化镍层7的蚀刻量，也可以抑制高浓度杂质扩散区域6向触点孔111的底部111a露出。可是，在半导体基板1的面内，阻挡膜8的厚度和阻挡膜蚀刻时的蚀刻速度存在波动。因此，一旦使蚀刻量减少，不完全去除阻挡膜8，发生触点不合格的比例增加，制造合格率降低。
发明内容
鉴于上述现有的情况，本发明的目的是提供一种可以抑制高浓度杂质扩散区域在触点孔底部露出，可以高合格率地形成低电阻的触点的半导体装置和半导体装置的制造方法。
本发明为了达到上述的目的，采用了以下的技术手段。首先，作为本发明前提的半导体装置具有：在半导体层的表面形成的杂质扩散区域、在该杂质扩散区域的表面形成的金属硅化物层。在该金属硅化物层上形成有层间绝缘膜，形成贯通该层间绝缘膜与金属硅化物层进行电连接的触点塞。本发明的半导体装置具有在与触点塞的接触面上有凹陷部的金属硅化物层、在与该金属硅化物层的一部分接触面上具有与上述凹陷部嵌合的突起部的触点塞。在该构成中，可以在上述凹陷部采用多台阶构造。此外，与金属硅化物层的触点塞的接触面也可以做成凹的曲面。
按照本构成，可以增加触点塞和金属硅化物层的接触面积。此外，通过把上述触点塞的突起部配置在硅化镍层有足够厚度的位置，即使在二硅化镍沿硅基板的晶面生长了的情况下，也可以防止高浓度杂质扩散区域在触点塞和金属硅化物层的接触面露出。
另一方面，从另外的观点看，本发明提供使上述半导体装置具体化的半导体装置的制造方法。也就是，在本发明的半导体装置的制造方法中，首先在半导体层的表面形成杂质扩散区域。在杂质扩散区域的表面上形成金属硅化物层。在形成金属硅化物层的半导体层上，形成层间绝缘膜。然后在层间绝缘膜上形成在触点塞形成位置上有开口的掩膜图案。利用通过该掩膜图案的蚀刻，在层间绝缘膜上形成贯通孔。此外，利用通过该贯通孔的蚀刻，在金属硅化物层上形成凹陷部。然后，把贯通孔的直径扩大，通过在扩大后的贯通孔中填充导电体，形成触点塞。例如可以通过在层间绝缘膜上形成贯通孔时的蚀刻，同时形成上述金属硅化物层的凹陷部。
此外，在形成上述贯通孔后，也可以在该贯通孔的内壁上形成衬垫。这种情况下，利用通过形成有衬垫的贯通孔的蚀刻，形成金属硅化物层的凹陷部。此外，在形成凹陷部后去除贯通孔的衬垫，这样可以扩大贯通孔的直径。再有，形成凹陷部和扩大贯通孔的直径也可以反复进行多次。这种情况下，在金属硅化物层表面形成具有多台阶构造的凹陷部。
另一方面，替代形成上述衬垫，在形成金属硅化物层后，通过设置限制贯通孔底部直径的图案，也可以形成金属硅化物层的凹陷部。这种情况下，在形成有限制图案的半导体层上形成层间绝缘膜，在包括限制图案的区域形成上述贯通孔。然后利用通过限制图案的蚀刻，在金属硅化物层上形成凹陷部。形成凹陷部后去除该限制图案，可以扩大贯通孔直径。例如在把上述贯通孔夹在中间，2个栅极电极面对配置的情况下，作为该栅极电极的侧壁，可以形成这样的限制图案。
此外，在上述构成中，在形成上述金属硅化物层前，通过进行各向同性的蚀刻，也可以在半导体层表面的包括触点塞的接触面的区域形成凹的曲面。这样可以扩大触点塞和金属硅化物层的接触面积。例如在把上述贯通孔夹在中间，2个栅极电极面对配置的情况下，可以把栅极电极的侧壁作为掩膜进行上述各向同性的蚀刻。此外，可以用湿蚀刻进行该各向同性的蚀刻。
此外，在扩大上述贯通孔直径后利用通过该扩大后的贯通孔的各向同性的蚀刻，也可以去除一部分金属硅化物层，形成上述凹的曲面。利用湿蚀刻也可以实施该各向同性的蚀刻。
按照以上的各种方法，在硅化镍层足够厚的区域形成凹陷部，在该凹陷部上形成底部的一部分嵌合的触点塞。因此，按照本发明，可以防止高浓度杂质扩散区域在触点塞和金属硅化物层的接触面露出。此外，由于贯通孔直径比形成上述凹陷部的区域大，所以也可以确保触点塞和金属硅化物层的接触面积。其结果可以抑制因触点电阻增加造成的制造合格率降低。
按照本发明，在层间绝缘膜上形成触点孔时，可以抑制半导体基板在触点孔底部露出。此外，也可以确保触点塞和金属硅化物层的足够的接触面积。也就是，可以抑制因触点电阻增加造成的制造合格率降低，可以高合格率地制造低电阻的触点。
附图说明
图1是表示本发明第一实施方式中的半导体装置的制造过程的工序断面图。
图2是表示本发明第一实施方式中的半导体装置的制造过程的工序断面图。
图3是表示本发明第一实施方式中的半导体装置的制造过程的工序断面图。
图4是表示本发明第一实施方式中的半导体装置的制造过程的工序断面图。
图5是表示本发明第二实施方式中的半导体装置的制造过程的工序断面图。
图6是表示本发明第二实施方式中的半导体装置的制造过程的工序断面图。
图7是表示本发明第二实施方式中的半导体装置的制造过程的工序断面图。
图8是表示本发明第三实施方式中的半导体装置的制造过程的工序断面图。
图9是表示本发明第三实施方式中的半导体装置的制造过程的工序断面图。
图10是表示本发明第四实施方式中的半导体装置的制造过程的工序断面图。
图11是表示本发明第四实施方式中的半导体装置的制造过程的工序断面图。
图12是表示本发明第四实施方式中的半导体装置的制造过程的工序断面图。
图13是表示本发明第五实施方式中的半导体装置的制造过程的工序断面图。
图14是表示本发明第五实施方式中的半导体装置的制造过程的工序断面图。
图15是表示本发明第五实施方式中的半导体装置的制造过程的工序断面图。
图16是表示本发明第六实施方式中的半导体装置的制造过程的工序断面图。
图17是表示现有的半导体装置的制造过程的工序断面图。
图18是表示触点底部的蚀刻量和触点底部的硅化物面积比的关系的图。
图19是表示触点底部的硅化物面积比和触点电阻的关系的图。
标号说明：1半导体基板(硅基板)；2栅极绝缘膜；3栅极电极；4低浓度杂质扩散区域；5侧壁衬垫；6高浓度杂质扩散区域；7硅化镍层；8阻挡膜；9绝缘膜；10、20、30、40、50、60光致抗蚀剂(photoresist)；11、21、31、41、51、61触点孔；12、22、32、42、52、62凹陷部；15导电体(触点塞)；24衬垫；44第二侧壁；53凹曲面。
具体实施方式
下面参照图，根据适用于在用元件分离划分的半导体基板上的区域形成2个晶体管的半导体装置的事例，参照图对本发明进行详细说明。在各实施方式中，通过金属硅化物层与高浓度杂质扩散区域进行电连接的触点塞，与配置在各晶体管的栅极电极之间的共同的漏极区域连接。在各晶体管的源极区域也形成同样的触点，下面省略了连接在源极区域的触点的图和说明。此外，在以下的各图中，与现有相同的部位采用相同的符号。此外，各图为简图，不是纵横尺寸比例严格的图。
第一实施方式
图1～图4是表示本发明第一实施方式的半导体装置的制造过程的工序断面图。
首先，在由硅等构成的半导体基板1上用STI法等形成元件分离(图中没有表示)。然后，在半导体基板1的表面上，用RTP(RapidThermal Process：快速热处理法)等形成膜厚2nm左右的、由氧化硅膜或氧氮化硅膜等构成的栅极绝缘膜2。随后在半导体基板1上用CVD法等堆积膜厚为150nm左右的多晶硅膜。对于该栅极绝缘膜2和多晶硅膜，通过使用公知的平版印刷技术(lithograph)和蚀刻技术，形成2个栅极电极3。此外，栅极电极材料不限定为多晶硅，也可以采用硅化合物、钨、钛、铝等其他材料。
然后，把栅极电极3作为掩膜，例如以3keV左右的注入能量，在半导体基板1上离子注入硼等的p型杂质。这样形成成为扩展区域的深度20nm左右的浅的低浓度杂质扩散区域4(图1(a))。
随后，在半导体基板1上，堆积膜厚60nm左右的由氮化硅膜等构成的绝缘膜。通过在该绝缘膜上进行氩溅射蚀刻等的各向异性蚀刻，如图1(b)所示，在栅极电极3的两侧形成侧壁衬垫5。随后，以栅极电极3和侧壁衬垫5为掩膜，例如以40keV的注入能量离子注入硼等的p型杂质。这样如图1(b)所示，形成具有源极区域和漏极区域功能的、深度100nm左右的深的高浓度杂质扩散区域6。
此后，利用众所周知的自对准硅化物处理，如图1(c)所示，在高浓度杂质扩散区域6表面和栅极电极3的上面，自匹配地形成硅化镍层7。如上所述，在侧壁衬垫5之间的距离为140nm以下这样窄的栅极之间，硅化镍层7成为倒三角形的形状。
形成硅化镍层7后，如图2(a)所示，在半导体基板1上，在后面叙述的触点孔形成工序中，形成具有阻挡蚀刻功能的阻挡膜8(第一绝缘膜)。其中，用CVD法堆积膜厚30nm左右的氮化硅膜作为阻挡膜8。此外，阻挡膜8可以作为阻挡蚀刻的功能，也可以用碳化硅膜等的其他的材料膜构成。
在阻挡膜8上用CVD法等形成膜厚700nm左右的、由氧化硅膜、BPSG(Boro-Phospho Silicate glass：硼磷硅玻璃)膜、PSG(PhosphoSilicate glass磷硅玻璃)等构成的绝缘膜9(第二绝缘膜)。此外，在绝缘膜9上用CMP法或回蚀刻(etch-back)等使其平坦。此外，在绝缘膜9上涂敷光致抗蚀剂后，进行照相平版印刷(photolithograph)，形成在触点孔形成位置有开口的抗蚀图形10(图2(b))。
在本实施方式中，抗蚀图形10的开口直径设计成在硅化镍层7的厚度为足够厚的区域内的尺寸。也就是，在后面叙述的阻挡膜8的蚀刻工序中，在阻挡膜8下的硅化镍层7过蚀刻时，直径要使高浓度杂质扩散区域6在触点孔的底部不露出。在本实施方式中，使抗蚀图形10的开口直径为70nm左右。
随后，利用把抗蚀图形10作为掩膜的各向异性蚀刻，在绝缘膜9上形成触点孔11(贯通孔)(图2(c))。相对阻挡膜8在可以有选择地蚀刻绝缘膜9的条件下，实施该蚀刻。因此，在阻挡膜8露出于触点孔11的底部11a的状态下，停止该蚀刻。
例如可以通过在双频率平行平板型RIE(Reactive Ion Etching：反应性离子蚀刻)装置中导入C5F8气、O2气、以及Ar气，进行上述蚀刻。其中，各气体的流量是C5F8气为15ml/min(标准状态，以下表示为sccm)，O2气为18sccm，Ar气为950sccm，蚀刻室的内部压力保持在6.7Pa。此外，在平行平板电极的上部电极上施加1800W的高频电力，在下部电极上施加1500W的高频电力。这样可以形成底部11a的直径为50nm左右的触点孔11。
然后如图3(a)所示，用各向异性干蚀刻去除在触点孔底部11a上露出的阻挡膜8。该蚀刻例如通过以CHF3气为50sccm、O2气为20sccm、Ar气为600sccm的流量，导入双频率平行平板型RIE装置中，可以实施此蚀刻。此时，蚀刻室的内部压力保持在6.7Pa，分别在上部电极上施加1500W的电功率，在下部电极上施加300W的电功率。
此外，该蚀刻的蚀刻时间设定为将阻挡膜8连同阻挡膜8下的一部分硅化镍层7一起去除的时间，用该蚀刻在硅化镍层7上形成凹陷部12。如上所述，在本实施方式中，由于在硅化镍层7的厚度足够厚的区域内形成触点孔11的直径，所以在过蚀刻时，高浓度杂质扩散区域6在触点孔底部11a中不露出。因此，在该蚀刻后的触点孔底部11a上，仅硅化镍层7露出(图3(a))。
此外在本实施方式中，用灰化(ashing)等去除抗蚀图形10后，对绝缘膜9进行各向同性的干蚀刻。例如用上述双频率平行平板型RIE装置可以实施该各向同性的干蚀刻。其中使用由C4F8气、O2气、以及Ar气构成的蚀刻气体。各气体的流量是C4F8气为15sccm，O2气为10sccm，Ar气为950sccm。此外，蚀刻室的内部压力保持在13Pa，上部电极上施加1000W的高频电力，在下部电极上施加500W的高频电力。这样如图3(b)所示，绝缘膜9部分的触点孔11的直径扩大，阻挡膜8重新在触点孔11的底部露出。
这样重新露出的阻挡膜8再一次用干蚀刻去除(图3(c))。该蚀刻在仅去除阻挡膜8，阻挡膜8下的硅化镍层7几乎不蚀刻的条件下进行。因此，用该蚀刻不会造成高浓度杂质扩散区域6露出。此外，在与上述的阻挡膜8(在此为硅氮化膜)的各向异性蚀刻条件相同的条件下，通过适当设定蚀刻时间可以实现这样的蚀刻。
此后用众所周知的技术，在触点孔11的内部填充由氮化钛膜和钨膜的层叠膜等构成的导电体，然后用CMP法去除绝缘膜9上的不需要的导电体，形成触点塞15(图4(a))。在本实施方式中，以它的一部分底部与硅化镍层7的凹陷部12嵌合的状态，形成触点塞15。此外，如图4(b)所示，在该触点塞15上形成上层配线16等。
如上所述，在本实施方式中，在硅化镍层7足够厚的区域形成触点孔11，在高浓度杂质扩散区域6不在触点孔底部11a上露出的范围内，去除一部分硅化镍层7。然后在可以有选择地而且各向同性地蚀刻的条件下，仅对绝缘膜9进行蚀刻，扩大触点孔11的直径，去除重新在触点孔底部11a上露出的阻挡膜8。因此按照本实施方式，可以抑制现有技术产生的、高浓度杂质扩散区域6在触点孔底部11a上露出，同时可以确保触点塞15和硅化镍层7的接触面积。此外，通过对硅化镍层7进行过蚀刻，形成凹陷部12，所以可以得到稳定的触点电阻。
此外，在形成有上层配线16的半导体基板1上，根据需要形成其他配线层等的上部构造，完成半导体装置的制作。
象上述这样，按照本实施方式，在形成触点孔时，可以抑制高浓度杂质扩散区域在触点孔底部上露出，并且可以确保在触点孔底部的接触面积。这样可以高合格率地制造低电阻的触点。
(第二实施方式)
在上述第一实施方式中，对首先在硅化镍层7足够厚的区域形成触点孔和金属硅化物层的凹陷部，此后扩大触点孔直径的方法进行了说明。可是，用其他方法也可以形成与第一实施方式的触点相同的构造。图5～图7是表示本发明第二实施方式中的半导体装置的制造过程的工序断面图。
在本实施方式中，首先经过与图1(a)～图2(a)所示的工序相同的工序，在形成有晶体管的半导体基板1上，形成由氮化硅膜和炭化硅膜等构成的、膜厚30nm左右的阻挡膜8(图5(a))。然后如图5(b)所示，在阻挡膜8上用CVD法等形成由氧化硅膜、BPSG膜或PSG膜等构成的、膜厚700nm左右的绝缘膜9，用CMP法和回蚀刻(etch-back)等，使绝缘膜9的上面平坦。在该绝缘膜9上涂敷光致抗蚀剂后进行照相平版印刷，形成在触点孔形成位置有开口的抗蚀图形20。在本实施方式中，抗蚀图形20的开口直径为100nm左右。
然后，通过把抗蚀图形20作为掩膜的各向异性蚀刻，如图5(c)所示，形成贯通绝缘膜9的触点孔21。对阻挡膜8在可以有选择地蚀刻绝缘膜9的条件下，实施该蚀刻。因此，在阻挡膜8露出于触点孔21的底部的状态下，停止该蚀刻。在本实施方式的情况下，触点孔21的底部直径为80nm。此外，该蚀刻例如可以使用上述第一实施方式中的绝缘膜的各向异性蚀刻工序(图2(c))中例举的条件。
然后，用灰化(ashing)等去除抗蚀图形20后，如图6(a)所示，用CVD法堆积膜厚10nm左右的、可以相对绝缘膜9进行有选择蚀刻的绝缘膜23。在本实施方式中，绝缘膜9是氮化硅膜，绝缘膜23是氧化硅膜。
对该绝缘膜23进行氩溅射蚀刻等的各向异性蚀刻。该各向异性蚀刻在绝缘膜9上堆积的绝缘膜23被蚀刻去除时停止。这样如图6(b)所示，在触点孔21的内壁上形成衬垫24。
然后如图6(c)所示，把衬垫24作为掩膜，对阻挡膜8进行蚀刻。该蚀刻例如可以在上述第一实施方式中的阻挡膜的各向异性蚀刻工序(图3(a))中举例表示的条件下进行。该蚀刻的蚀刻时间设定成将阻挡膜8连同阻挡膜8下的一部分硅化镍层7一起去除的时间。因此，用该蚀刻在硅化镍层7上形成凹陷部22。在本实施方式中，用上述衬垫24限制触点孔底部21a的直径在50nm。也就是，触点孔底部21a的直径由于设定在硅化镍层7的厚度足够厚的区域内，在过蚀刻时，高浓度杂质扩散区域6不会在触点孔底部21a上露出。因此，在该蚀刻后的触点孔底部21a上仅露出硅化镍层7。
然后蚀刻去除衬垫24。例如在平行平板RIE装置中，通过使用CHF3气和O2气构成的蚀刻气体，可以实施该蚀刻。其中，在保持蚀刻室内的压力为10Pa的状态下，导入流量为50sccm的CHF3气和流量为30sccm的O2气，在下部电极上施加300W的高频电。利用该蚀刻，被衬垫24覆盖的阻挡膜8在触点孔底部21a露出。通过去除该露出的阻挡膜8，完成在触点孔底部21a上仅露出硅化镍层7的触点孔21(图7(b))。此外，该阻挡膜8的蚀刻在仅去除阻挡膜8，阻挡膜8下的硅化镍层7几乎不被蚀刻的条件下进行。因此，用该蚀刻使高浓度杂质扩散区域6不露出。这样的蚀刻在与上述的阻挡膜8的各向异性蚀刻条件相同的条件下，通过适当设定蚀刻时间可以实现。
此外，图中省略了，在触点孔21的内部，此后与第一实施方式相同，填充由氮化钛膜和钨膜的层叠膜等构成的导电体后，用CMP法去除绝缘膜9上的不需要的导电体，形成触点塞。此外，在该导电体上形成上层配线。
如上所述，在本实施方式中，形成直径比较大的触点孔21后，通过在触点孔21的内壁上形成衬垫24，限制触点孔底部21a的直径在硅化镍层7足够厚的区域。然后在该状态下，通过蚀刻去除阻挡膜8，在高浓度杂质扩散区域6在触点孔底部21a不露出的范围内，可以去除一部分硅化镍层7。然后去除衬垫24，去除在触点孔底部21a重新露出的阻挡膜8。因此，可以抑制现有技术中发生的高浓度杂质扩散区域6在触点孔底部21a上露出，同时可以确保触点塞和硅化镍层7的接触面积。此外，通过对硅化镍层7进行过蚀刻，形成有凹陷部22，所以可以得到稳定的触点电阻。
此外，在形成上层配线的半导体基板1上，根据需要形成其他的配线层等的上部构造，完成半导体装置的制作。
象以上这样，按照本实施方式，在形成触点孔时，可以抑制高浓度杂质扩散区域在触点孔底部上露出，同时可以确保在触点孔底部上的接触面积。这样可以高合格率地形成低电阻的触点。
(第三实施方式)
在上述各实施方式中，在金属硅化物层上形成一个台阶的凹陷部，该凹陷部也可以构成多个台阶。图8和图9是表示本发明第三实施方式中的半导体装置的制造过程的工序断面图。
在本实施方式中，首先经过与图1(a)～图3(a)所示的工序相同的工序，在形成有晶体管的半导体基板1上，形成底部直径为50nm左右的触点孔31和硅化镍层7的凹陷部32(图8(a))。然后，在没有选择性的条件下对绝缘膜9和阻挡膜8各向同性地进行蚀刻。例如在平行平板型RIE装置中，通过以压力15Pa把流量为50sccm的CHF3气和流量为30sccm的O2气导入蚀刻室，在下部电极上施加120W的高频电力，可以进行该蚀刻。这样如图8(b)所示，可以扩大触点孔31的直径。
然后如图8(c)所示，用各向异性蚀刻，进行在触点孔31的底部31a露出的硅化镍层7的蚀刻。例如在平行平板型的RIE装置中，通过以压力6.7Pa把流量为5sccm的C4F8气和流量为20sccm的O2气导入蚀刻室，在下部电极上施加1000W的高频电力，可以进行该蚀刻。这样在硅化镍层7上形成二个台阶构成的凹陷部32。
随后再一次实施在图8(b)中所示的各向同性蚀刻，扩大触点孔31(图9(a))。然后再一次实施在图8(c)中所示的蚀刻，进行在触点孔底部31a上露出的硅化镍层7的蚀刻(图9(b))。用以上工序把在触点孔底部31a上露出的硅化镍层7的表面加工成台阶状，形成有多个台阶构造的凹陷部32。此外，反复进行扩大触点孔直径、硅化镍层的蚀刻的次数没有特别的限定，在高浓度杂质扩散区域6在触点孔底部31a不露出的范围内，反复的次数可以是任意的。
此外，图中省略了，此后，与第一和第二的实施方式相同，在触点孔31内部填充由氮化钛膜和钨膜的层叠膜等构成的导电体，用CMP法去除绝缘膜9上的不需要的导电体，形成触点塞。在该导电体上形成上层配线。
如上所述，在本实施方式中，首先在硅化镍层7足够厚的区域形成触点孔31，在高浓度杂质扩散区域6在触点孔底部31a不露出的范围内，去除一部分硅化镍层7。然后，在绝缘膜9和阻挡膜8之间在可以没有选择性的各向同性的蚀刻的条件下，进行蚀刻，扩大触点孔31的直径。此后，通过以该触点孔31为掩膜的各向异性蚀刻，对硅化镍层7进行蚀刻。此外，通过使扩大该触点孔31直径的各向同性的蚀刻和对硅化镍层7蚀刻的各向异性蚀刻交替反复进行，在硅化镍层7表面上形成最初被蚀刻的区域变成最低位的台阶状的凹陷部32。因此，按照本实施方式，可以抑制现有技术发生的高浓度杂质扩散区域在触点孔底部的露出，同时，可以确保触点塞和硅化镍层的接触面积。此外，由于通过对硅化镍层7进行蚀刻，形成有凹陷部32，所以可以得到稳定的触点电阻。
此外，在形成有上层配线的半导体基板1上，根据需要形成其他配线层等的上部构造，完成半导体装置的制作。
如上所述，按照本实施方式，与上述第一和第二实施方式相同，在形成触点孔时，可以抑制高浓度杂质扩散区域在触点孔底部露出，并且可以确保在触点孔底部的接触面积。这样可以高合格率地形成低电阻的触点。
(第四实施方式)
在上述各实施方式中，通过以在绝缘膜9上形成的触点孔本身为掩膜的蚀刻，在金属硅化物层上形成凹陷部。在本实施方式中，对有关替代触点孔，通过在半导体基板上形成掩膜图形，形成金属硅化物层的凹陷部的方法进行说明。图10～图12是表示本发明的第四实施方式中的半导体装置的制造过程的工序断面图。
在本实施方式中，首先如图10(a)所示，经过与图1(a)～图1(c)所示的工序相同的工序，在形成有晶体管的半导体基板1上，用CVD法堆积膜厚20nm左右的、氮化硅膜等的绝缘膜43。该绝缘膜43的材质只要是能确保与绝缘膜9的选择比的材质，就没有特别的限定。
然后，对绝缘膜43进行氩溅射蚀刻等的各向异性干蚀刻，作为限制图形，在侧壁衬垫5的侧面上形成由氮化硅膜构成的第二侧壁衬垫44(图10(b))。
然后，用CVD法等堆积膜厚30nm的、由成为阻挡膜8的氮化硅膜(图10(c))。如图11(a)所示，在该阻挡膜8上，用CVD法等形成膜厚约700nm的由氧化硅膜等构成的绝缘膜9，在绝缘膜9的上面用CMP法和回蚀刻(etch-back)使其平坦。在绝缘膜9上涂敷光致抗蚀剂后，进行照相平版印刷，形成在触点孔形成位置有开口的抗蚀图形40。在本实施方式中，使抗蚀图形40的开口直径为100nm左右。
然后，如图11(b)所示，利用把抗蚀图形40作为掩膜的各向异性蚀刻，形成贯通绝缘膜9的触点孔41。相对阻挡膜8在可以有选择地蚀刻绝缘膜9的条件下，实施该蚀刻。因此，在阻挡膜8露出于触点孔41的底部41a的状态下，停止该蚀刻。此外，该蚀刻例如可以使用在上述第一实施方式中的绝缘膜各向异性蚀刻工序(图2(c))中举例表示的条件。
此外，用各向异性蚀刻，去除在触点孔底部41a上露出的阻挡膜8。这样在第二侧壁衬垫44的侧面，形成第三侧壁衬垫45(图11(c))，它是用阻挡膜8的各向异性蚀刻形成的。例如，可以在上述第一实施方式中的阻挡膜的各向异性蚀刻工序(图3(a))中举例表示的条件下进行。
随后，用灰化等去除抗蚀图形40后，用各向异性蚀刻进行在触点孔的底部41a上露出的硅化镍层7的蚀刻(图12(a))。该蚀刻例如使用在第三实施方式中的硅化镍层的各向异性蚀刻工序(图8(c))中举例表示的条件。这样在硅化镍层7的表面上形成凹陷部42。在本实施方式中，第三侧壁衬垫45之间的开口区域设定为硅化镍层7的厚度足够厚的区域内的尺寸。因此在该蚀刻中，高浓度杂质扩散区域6在触点孔底部41a不露出。
此后，如图12(b)所示，例如在与上述的阻挡膜8的各向异性蚀刻工序相同的条件下，蚀刻去除在触点孔底部41a露出的第二侧壁衬垫44和第三侧壁衬垫45，完成触点孔41的制作。
此外，图中省略了，此后，与上述各实施方式相同，在触点孔41内部填充由氮化钛膜和钨膜的层叠膜等构成的导电体，用CMP法去除绝缘膜9上的不需要的导电体，形成触点塞。在该导电体上形成上层配线。
如上所述，在本实施方式中，在半导体基板上堆积阻挡膜8和绝缘膜9之前，在硅化镍层7足够厚的区域形成第二侧壁衬垫44，第二侧壁衬垫44在侧壁衬垫5的侧面限制触点孔底部41a的开口区域。然后，在形成有阻挡膜8和绝缘膜9后，使第二侧壁衬垫44限制的区域在触点孔底部41a上露出。此后，以第二侧壁衬垫44为掩膜，进行硅化镍层7的蚀刻，去除第二侧壁衬垫44。因此，可以抑制现有技术发生的高浓度杂质扩散区域在触点孔底部41a的露出，同时，可以确保触点塞和硅化镍层的接触面积。此外，由于通过对硅化镍层7进行蚀刻，形成凹陷部42，所以可以得到稳定的触点电阻。
此外，在形成有上层配线的半导体基板1上，根据需要形成其他配线层等的上部构造，完成半导体装置的制作。
象上述这样，按照本实施方式，与上述的各实施方式相同，在形成触点孔时，可以抑制高浓度杂质扩散区域在触点孔底部上露出，并且可以确保在触点孔底部的接触面积。这样可以高合格率地制造低电阻的触点。
(第五实施方式)
在上述各实施方式中，在平坦的半导体基板1上形成触点。可是，在象上述各实施方式那样的触点构造中，使触点塞和金属硅化物层的接触面为曲面，可以使接触面积更大。所以，在本实施方式中，在触点形成部位的半导体基板表面形成凹曲面。图13～图15是表示本发明的第五实施方式中的半导体装置的制造过程的工序断面图。
在本实施方式中，首先用与从图1(a)到图1(c)所示的工序相同的工序，在半导体基板1上形成侧壁衬垫5(图13(a))。然后，以栅极电极3和侧壁衬垫5为掩膜，进行半导体基板1的各向同性蚀刻。这样如图13(b)所示，在半导体基板1的表面上形成凹曲面53。该各向同性蚀刻例如可以用湿蚀刻进行。其中，作为湿蚀刻的蚀刻液使用60℃的氟硝酸(氟酸：0.2wt％、硝酸：0.55wt％)，把硅基板蚀刻20nm左右。
然后，以栅极电极3和侧壁衬垫5为掩膜，例如以40keV注入能量，离子注入硼等的p型杂质。这样如图13(c)所示，形成具有源极区域和漏极区域的功能的、深度100nm左右的深的高浓度杂质扩散区域6。
此后，利用众所周知的自对准硅化物处理，如图14(a)所示，在高浓度杂质扩散区域6表面和栅极电极3的上面，自匹配地形成硅化镍层7。如上所述，在侧壁衬垫之间的距离为140nm以下这样窄的栅极之间，硅化镍层7的断面形状成为倒三角形的形状。
形成硅化镍层7后，如图14(b)所示，堆积由成为阻挡膜8的、膜厚30nm左右的氮化硅膜、以及膜厚700nm左右的氧化硅膜等构成的绝缘膜9。与上述各实施方式相同，在绝缘膜9上用CMP法和回蚀刻(etch-back)等使其平坦。在绝缘膜9上涂敷光致抗蚀剂后，进行照相平版印刷，形成在触点孔形成位置有开口的抗蚀图形50。与第一实施方式相同，抗蚀图形50的开口直径设定在硅化镍层7的厚度为足够厚的区域内的尺寸。因此，在后面叙述的阻挡膜8的蚀刻工序中，高浓度杂质扩散区域6在触点孔的底部不露出。
然后，通过把抗蚀图形50作为掩膜的各向异性蚀刻，如图14(c)所示，形成贯通绝缘膜9的触点孔51。相对阻挡膜8在可以有选择地蚀刻绝缘膜9的条件下，实施该蚀刻。因此，在阻挡膜8露出于触点孔51的底部的状态下，停止该蚀刻。此蚀刻例如在与第一实施方式中的绝缘膜的各向异性蚀刻工序(图2(c))中举例表示的条件相同的蚀刻条件下进行。
此后，如图15(a)所示，用干蚀刻去除在触点孔51的底部51a露出的阻挡膜8。例如在与第一实施方式中的阻挡膜的各向异性蚀刻工序(图3(a))相同的蚀刻条件下，可以实现该蚀刻。
此外，在本实施方式中与第一实施方式不同，在去除触点孔的底部51a的阻挡膜8后，用各向异性蚀刻，把硅化镍层7蚀刻10nm左右。例如在与上述第三实施方式中的硅化镍层的各向异性蚀刻工序(图8(c))中举例表示的条件相同的蚀刻条件下，可以实施该蚀刻。这样就在硅化镍层7上形成凹陷部52。
然后用灰化等去除抗蚀图形50后，对绝缘膜9进行各向同性干蚀刻，如图15(b)所示，扩大绝缘膜9的部分的触点孔51直径。这样阻挡膜8重新在触点孔51的底部51a露出。新露出的阻挡膜8用与上述阻挡膜8的蚀刻相同条件下的干蚀刻去除。
此外，图中省略了，在触点孔51的内部，此后与上述各实施方式相同，填充由氮化钛膜和钨膜的层叠膜等构成的导电体后，用CMP法去除绝缘膜9上的不需要的导电体，形成触点塞。此外，在该导电体上形成上层配线。
按照本实施方式，与上述各实施方式相同，可以抑制现有技术发生的高浓度杂质扩散区域在触点孔底部的露出，同时，可以确保触点塞和硅化镍层的接触面积。此外，由于通过对硅化镍层7进行蚀刻，形成凹陷部52，可以得到稳定的触点电阻。此外，在本实施方式中，通过对半导体基板1进行蚀刻，由于使金属硅化物层的接触面为凹曲面，所以与触点塞的接触面积增加。其结果，可以形成更低电阻的触点。
此外，在形成有上述配线的半导体基板1上，根据需要形成其他配线层等的上部构造，完成半导体装置的制作。
象上述这样，按照本实施方式，与上述各实施方式相同，在形成触点孔时，可以抑制高浓度杂质扩散区域在触点孔底部上露出，并且可以确保在触点孔底部的接触面积。此外，由于触点塞和金属硅化物层的接触面积增加，所以可以高合格率地制造低电阻的触点。
(第六实施方式)
在第五实施方式中，在进行硅化前，在半导体基板表面形成凹曲面，也可以在进行硅化后形成凹曲面。图16是表示本发明第六实施方式中的半导体装置的制造过程的工序断面图。
在本实施方式中，首先经过与图1(a)到图3(b)所示的工序相同的工序，在形成有晶体管的半导体基板1上，形成触点孔61和凹陷部62，并且扩大触点孔61的直径(图16(a))。
然后，通过扩大触点孔的直径，例如通过与在上述第一实施方式中的阻挡膜的各向异性蚀刻工序(图3(a))中举例表示的条件相同的条件的蚀刻，去除在触点孔61的底部61a上重新露出的阻挡膜8(图16(b))。
在本实施方式中，在该状态下，用湿蚀刻对硅化镍层7进行各向同性的蚀刻。其中，把60℃的氟硝酸(氟酸：0.2wt％、硝酸：0.55wt％)作为腐蚀剂，把硅化镍层7蚀刻10mm左右。通过该蚀刻，阻挡膜8成为掩膜，进行硅化镍层7的各向同性的蚀刻。这样就在与触点塞的接触面上形成凹曲面63。
此外，图中省略了，在触点孔61的内部，此后与上述各实施方式相同，填充由氮化钛膜和钨膜的层叠膜等构成的导电体后，用CMP法去除绝缘膜9上的不需要的导电体，形成触点塞。此外，在该导电体上形成上层配线。
按照本实施方式，与上述各实施方式相同，可以抑制现有技术发生的高浓度杂质扩散区域在触点孔底部的露出，同时，可以确保触点塞和硅化镍层的接触面积。此外，在本实施方式中通过对半导体基板1进行蚀刻，使金属硅化物层的接触面做成凹曲面，所以可以扩大与触点塞的接触面积。其结果，可以形成更低电阻的触点。
此外，在形成有上述配线的半导体基板1上，根据需要形成其他配线层等的上部构造，完成半导体装置的制作。
象上述这样，按照本实施方式，与上述各实施方式相同，在形成触点孔时，可以抑制高浓度杂质扩散区域在触点孔底部上露出，并且可以确保在触点孔底部的接触面积。此外，由于触点塞和金属硅化物层的接触面积增加，所以可以高合格率地制造低电阻的触点。
此外，本发明不是限定于上述的各实施方式，在获得本发明效果的范围内，可以有各种变化的形式和应用。例如，在上述各实施方式中，作为特别适合的事例，对金属硅化物层是硅化镍层的事例进行了说明。可是，从上述各实施方式可以认为本发明与现有的相比，具有增加触点塞和金属硅化物层的接触面积的效果。也就是，本发明与金属硅化物层的材质无关，可以适用于具有与金属硅化物层进行电连接的触点塞的所有的半导体装置。此外，在上述各实施方式中说明的工序当然可以换成公知的等效的工序。
工业实用性
本发明作为具有可以高合格率地制造低电阻的触点的效果、具有与硅化镍层等的金属硅化物层连接的触点的半导体装置和它的制造方法是有用的。

Claims (23)

1.一种半导体装置，具有：在半导体层表面部形成的杂质扩散区域、在所述杂质扩散区域的表面上形成的金属硅化物层、贯通在所述金属硅化物层上形成的层间绝缘膜而与所述金属硅化物层电连接的触点塞，其特征在于，包括：
金属硅化物层，它在与触点塞的接触面上具有凹陷部；和
触点塞，它在与所述金属硅化物层的接触面的一部分上，具有与所述凹陷部嵌合的突起部。
2.如权利要求1所述的半导体装置，其特征在于，
所述凹陷部具有多台阶的构造。
3.如权利要求1所述的半导体装置，其特征在于，
所述金属硅化物层的与触点塞的接触面是凹曲面。
4.如权利要求1所述的半导体装置，其特征在于，
所述半导体层的主要成分是硅。
5.如权利要求4所述的半导体装置，其特征在于，
所述层间绝缘膜具有在第一绝缘膜上形成有第二绝缘膜的多层构造，所述第一绝缘膜在所述第二绝缘膜上形成贯通孔时，具有作为阻挡蚀刻的功能。
6.如权利要求5所述的半导体装置，其特征在于，
所述第二绝缘膜是氧化硅膜、掺杂硼-磷的氧化硅膜、或掺杂磷的氧化硅膜。
7.如权利要求5所述的半导体装置，其特征在于，
所述第一绝缘膜是氮化硅膜或碳化硅膜。
8.如权利要求4所述的半导体装置，其特征在于，
所述金属硅化物层是硅化镍层。
9.一种半导体装置的制造方法，该半导体装置具有通过金属硅化物层而与半导体层表面部的杂质扩散区域进行电连接的触点塞，其特征在于，该方法包括：
在半导体层的表面部形成杂质扩散区域的工序；
在所述杂质扩散区域的表面部形成金属硅化物层的工序；
在形成有所述金属硅化物层的半导体层上，形成层间绝缘膜的工序；
在所述层间绝缘膜上形成在触点塞形成位置上有开口的掩膜图案的工序；
利用通过所述掩膜图案的蚀刻，在所述层间绝缘膜上形成贯通孔的工序；
利用通过所述贯通孔的蚀刻，在所述金属硅化物层上形成凹陷部的工序；
把所述贯通孔的直径扩大的工序；和
在所述直径扩大后的贯通孔中填充导电体，形成触点塞的工序。
10.如权利要求9所述的半导体装置的制造方法，其特征在于，
在形成所述贯通孔的蚀刻时形成所述凹陷部。
11.如权利要求9所述的半导体装置的制造方法，其特征在于，
还具有在形成所述贯通孔后，在该贯通孔的内壁形成衬垫的工序，
利用通过形成有所述衬垫的贯通孔的蚀刻，形成所述凹陷部，并且在形成该凹陷部后，通过去除所述衬垫，扩大所述贯通孔直径。
12.如权利要求9所述的半导体装置的制造方法，其特征在于，
反复交替进行形成所述凹陷部和扩大所述贯通孔直径，在所述金属硅化物层上形成多台阶的构造。
13.如权利要求9所述的半导体装置的制造方法，其特征在于，
还具有在形成所述金属硅化物层后，形成限制所述贯通孔底部直径的图案的工序，
利用通过所述限制图案的蚀刻，形成所述凹陷部，并且在形成凹陷部后，通过去除所述限制图案，扩大所述贯通孔直径。
14.如权利要求13所述的半导体装置的制造方法，其特征在于，
所述限制图案是在与所述贯通孔相邻的栅极电极上形成的侧壁。
15.如权利要求9所述的半导体装置的制造方法，其特征在于，
还包括：在形成所述金属硅化物层前，通过进行所述半导体层的各向同性蚀刻，在该半导体层表面的包括所述触点塞的接触面的区域，形成凹曲面的工序。
16.如权利要求15所述的半导体装置的制造方法，其特征在于，
把与所述贯通孔相邻的栅极电极上所形成的侧壁作为掩膜，进行所述各向同性蚀刻。
17.如权利要求9所述的半导体装置的制造方法，其特征在于，
还包括：在扩大所述贯通孔直径后，利用通过该扩大后的贯通孔的各向同性蚀刻，去除一部分所述金属硅化物层的工序。
18.如权利要求15或17所述的半导体装置的制造方法，其特征在于，
所述各向同性蚀刻是湿蚀刻。
19.如权利要求9所述的半导体装置的制造方法，其特征在于，
所述半导体层的主要成分是硅。
20.如权利要求19所述的半导体装置的制造方法，其特征在于，
所述层间绝缘膜具有在第一绝缘膜上形成有第二绝缘膜的多层构造，所述第一绝缘膜在进行在所述第二绝缘膜上形成贯通孔的蚀刻时，具有作为阻挡蚀刻的功能。
21.如权利要求20所述的半导体装置的制造方法，其特征在于，
所述第二绝缘膜是氧化硅膜、掺杂硼-磷的氧化硅膜、或掺杂磷的氧化硅膜。
22.如权利要求20所述的半导体装置的制造方法，其特征在于，
所述第一绝缘膜是氮化硅膜或碳化硅膜。
23.如权利要求19所述的半导体装置的制造方法，其特征在于，
所述金属硅化物层是硅化镍层。
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Open date: 20070815