JP2005167279A - Mosトランジスタおよびその製造方法 - Google Patents
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Abstract
【課題】ソース/ドレイン領域のシート抵抗とコンタクト抵抗を低減させながら自己整合コンタクト・プロセスが適用できるMOSトランジスタを提供する。
【解決手段】共に酸化シリコンよりなるフィールド酸化膜2およびLDDサイドウォール6の上であってコンタクトホール16の重ね合わせずれが発生すると予測される領域にWSix膜からなる部分型導電ストッパ膜8F,8Gを形成し、かつこれらストッパ膜8F,8Gの中間ではソース/ドレイン領域7の表面にTiSix膜11を形成してシート抵抗を低減させる。コンタクトホール16の底面がフィールド酸化膜2やLDDサイドウォール6の上に掛かっても、ストッパ膜8F,8Gのおかげでこれらの絶縁膜に穴が開かず、かつ該ストッパ膜8F,8Gがソース/ドレイン取出し電極として機能するのでコンタクト抵抗を低減できる。
【選択図】図24
【解決手段】共に酸化シリコンよりなるフィールド酸化膜2およびLDDサイドウォール6の上であってコンタクトホール16の重ね合わせずれが発生すると予測される領域にWSix膜からなる部分型導電ストッパ膜8F,8Gを形成し、かつこれらストッパ膜8F,8Gの中間ではソース/ドレイン領域7の表面にTiSix膜11を形成してシート抵抗を低減させる。コンタクトホール16の底面がフィールド酸化膜2やLDDサイドウォール6の上に掛かっても、ストッパ膜8F,8Gのおかげでこれらの絶縁膜に穴が開かず、かつ該ストッパ膜8F,8Gがソース/ドレイン取出し電極として機能するのでコンタクト抵抗を低減できる。
【選択図】図24
Description
本発明は、コンタクトホール形成時の重ね合わせずれの許容度を増大させると共に、コンタクト抵抗やシート抵抗の低減を図ることが可能なMOSトランジスタおよびその製造方法に関する。
近年のVLSI,ULSIといった超高集積化半導体装置においては、デザイン・ルールの縮小に伴って益々高度なプロセス技術が要求されている。
たとえば、0.3μm以降のデザイン・ルールの下では、接続孔の設計余裕を下層配線との重ね合わせ誤差のバラつきを考慮して決定しようとすると、接続孔の設計寸法(=ホール径+設計余裕)が大きくなり過ぎる問題が生じている。下層配線の線幅の拡大をもってこの問題に対処しようとするとチップ面積の縮小や高集積化が妨げられ、逆にホール径を縮小しようとするとホール・パターンが解像できなくなる。上述の重ね合わせ誤差のバラつきは、フォトリソグラフィで用いられる縮小投影露光装置のアライメント性能の不足に起因するものである。しかもこのバラつきは、半導体プロセスに含まれる様々なスケーリング・ファクターの中でも特にスケール・ダウンが困難な項目であり、解像度以上に露光技術の限界を決定する要因であるとすら言われている。
このような背景から、位置合わせのための設計余裕をフォトマスク上で不要にできる自己整合コンタクト(SAC)プロセスが提案されている。SACプロセスとしては様々なタイプが知られているが、配線の上部や側壁部をSiN膜で覆ったり、あるいは配線と層間絶縁膜との間にSiN膜を1層介在させ、これらのSiN膜をエッチング停止膜として利用するプロセスが最も良く検討されている。これは、余分な露光工程が必要とならず、また層間絶縁膜の平坦化が可能となるからである。
一方、配線の低抵抗化も重要な課題である。半導体デバイスの高集積化に伴って縮小されるものはホール径や配線幅だけではなく、ソース/ドレイン領域を構成する拡散層の厚さ(接合深さ)もその例である。しかし、接合が浅くなるとシート抵抗が増大し、たとえばデザイン・ルール0.1μmの下で接合深さが0.06μm程度となった場合には、シート抵抗は1kΩ/□にも達する。このことは、ASIC等のように拡散層を電極として用いるデバイスにおいて、応答速度を大きく低下させる原因となる。
この拡散層の低抵抗化を、その表面に金属シリサイド層を形成することで達成する技術が知られている。この金属シリサイド層は一般に、シリコン(Si)系材料層の表出部を含む基板の全面にシリサイドを形成できる金属膜を薄く堆積させた後、熱処理を施し、該金属膜とSi系材料層とが接触した部分において自己整合的なシリサイド化反応(SALICIDE;self-aligned silicidation)を進行させる手法で形成される。シリサイドを形成できる金属として最も良く利用されるものはTi,Mo等の遷移金属であり、MOSトランジスタのソース/ドレイン領域やゲート電極の表面にTiSix膜,MoSix膜が形成される。かかるソース/ドレイン領域に臨んでコンタクトホールを開口し、その内部を金属プラグで埋め込めば、実際にコンタクト抵抗を決定している金属プラグとSiのコンタクト面積は実寸のコンタクト面積より遥かに広いソース/ドレイン領域全体に近いものとなるため、実効的にコンタクト抵抗を下げることが可能となる。
ところで、上述したSACとSALICIDEの両プロセスは、今後の世代の半導体デバイスの製造において同時に適用されることが望まれるが、これに際して次のような問題が生ずる虞れがある。この問題について、図37および図38を参照しながら説明する。
図37は、LDD構造を有するMOSトランジスタの製造プロセスにおいて、素子形成領域にゲート電極84(polySi/WSix)とソース/ドレイン領域87を形成した後、SiNエッチング停止膜89を介して層間絶縁膜90(SiOx/BPSG)をほぼ平坦に形成し、この上でレジスト・パターニングを行った状態を示している。ここまでのプロセスを簡単に説明すると、まずSi基板81に公知の選択酸化分離法(LOCOS)法によりフィールド酸化膜82(SiO2)を形成し、このフィールド酸化膜82により規定される素子形成領域の全面を酸化してゲート酸化膜83を形成した後、W−ポリサイド膜(polySi/WSix)とSiOx膜を順次積層し、この積層膜をパターニングしてオフセット酸化膜85(SiOx)とゲート電極84とを形成する。続いて、低濃度イオン注入によるLDD領域の形成、SiOx膜の全面堆積およびエッチバックによるLDDサイドウォール86の形成、高濃度イオン注入によるソース/ドレイン領域87の形成を行う。
次に、基体の全面に薄くTi膜を成膜し、シリサイド化アニールを行ってソース/ドレイン領域87の表面にTiSix膜88を形成する。このTiSix膜88は、素子形成領域からLDDサイドウォール86およびフィールド酸化膜82の上へ若干這い上がる形状を呈するのが普通である。この這い上がり部分の長さは、最初に全面に成膜されるTi膜の厚さとアニール時間を増すことにより増大し、低抵抗化を図るにはこれらの条件が有利とされる。しかしその一方で、這い上がり部分の長さの増大はプロセスの不安定性を増す原因となる。また、ゲート電極84の上面もシリサイド化できる様にオフセット酸化膜85が設けられていない場合には、長い這い上がり部分が該ゲート電極84とソース/ドレイン領域87とを短絡させる原因ともなる。したがって通常は、低抵抗化を図りながら這い上がり部分の長さもできるだけ縮小できる様に、プロセスの最適化が行われている。
さらに、基体の全面をコンフォーマルなSiNエッチング停止膜89で被覆した後、層間絶縁膜90で基体の表面を略平坦化する。この層間絶縁膜90は、たとえばSiOx膜とホウ素・リン・シリケート・ガラス(BPSG)膜との積層膜である。この層間絶縁膜90の上で、コンタクトホール・エッチングのマスクとなるレジスト・パターン91(PR)を形成する。レジスト・パターン91の開口92は、重ね合わせずれの無い理想的な状態ではソース/ドレイン領域87の中央に臨んで形成されるはずであるが、図示される例ではその位置がLDDサイドウォール86とフィールド酸化膜82に重複している。
この状態で、まずSiNエッチング停止膜89に対して高選択比を確保できる条件でドライエッチングを行うことにより層間絶縁膜90の露出部を選択的に除去し、SiNエッチング停止膜89が露出した時点でエッチングを一旦停止する。次に、TiSix膜88に対して高選択比を確保できる条件でSiNエッチング停止膜89の露出部を選択的に除去し、図38に示されるようなコンタクトホール93を形成する。しかし、TiSix膜88に対して高選択比を確保できる条件は一般にSiOx系材料膜に対しては高選択比を保証できない。このため、コンタクトホール93の底面の一部にLDDサイドウォール86やフィールド酸化膜82が表出すると、この表出部からSiOx膜の侵食が進んでしまい、図示されるような穴94が開いてしまう。このような穴94が存在すると、コンタクトホール・エッチング時に除去されたソース/ドレイン領域87の不純物を補償してコンタクト抵抗を下げるためのいわゆるコンタクト・イオン注入を行う際、この穴94を通した下地にも不純物が導入されてしまい、耐圧劣化や接合リークの増大といったデバイス特性の劣化が生ずる。TiSix膜88の這い上がり長さを大としておけばこの問題は一見解決できるようであるが、この長さは前述の理由により増大させることができない。
このように、ソース/ドレイン領域のシート抵抗とコンタクト抵抗の低減を図りながらSACを適用するプロセスは、現状では実現困難である。本発明は、これらを両立させることを可能とするMOSトランジスタおよびその製造方法を提供することを目的とする。
本発明のMOSトランジスタは上述の目的を達成するために提案されるものであり、フィールド絶縁膜上であってコンタクトホールの重ね合わせずれが発生すると予測される領域に、該フィールド絶縁膜とエッチング選択比のとれる導電膜あるいは絶縁膜でストッパ膜を形成することにより、コンタクトホールの開口位置が仮にずれてもフィールド絶縁膜への穴開きを防止できるようにするものである。また、導電ストッパ膜をゲート電極側でも使用する場合には、ゲート電極とストッパ膜との短絡を防止するために、ゲート電極の側壁面にサイドウォールを形成しておくことが必要である。さらに、ゲート電極の上面の絶縁を図るために、オフセット絶縁膜が形成されていればストッパ膜の形成範囲を広げることができ、一層好ましい。
上記ストッパ膜はソース/ドレイン領域の全面を被覆していても、あるいは途中で離間されていても良い。全面被覆型とする場合には、ストッパ膜の表面の全部または一部をシリサイド化することができる。また部分被覆型とする場合には、離間されている部分を低抵抗化するために、この部分に対応するソース/ドレイン領域の表面をシリサイド化することが有効である。
ここで本発明に係るMOSトランジスタは、ゲート電極とフィールド絶縁膜側のストッパ膜とを共通の導電膜で形成し、該ゲート電極とストッパ膜との間を埋め込み絶縁膜により電気的に分離し、この埋め込み絶縁膜の直下をソース/ドレイン領域とする。このような構成では、コンタクトホールはソース/ドレイン領域に直接臨む様には開口されず、全面的にストッパ膜をソース/ドレイン取出し電極として利用することになる。これに加えてストッパ膜とソース/ドレイン領域の表面が自己整合的にシリサイド化されていれば、コンタクト抵抗とシート抵抗を低減させることができ、有効である。
次に、上述のMOSトランジスタの製造方法であるが、まずゲート電極とストッパ膜を別の導電膜あるいは絶縁膜で形成する場合は、基本的には従来公知のMOSトランジスタの製造プロセスにこのストッパ膜を形成する工程およびストッパ膜を追加すれば良く、これにSALICIDE工程を適宜追加する。なお、本発明では上記ストッパ膜として絶縁膜を用いることも可能であるが、この場合には従来公知のプロセスとの相違点としてSALICIDE工程の追加による低抵抗化を必須の要件とする。
一方、ゲート電極とストッパ膜を共通の導電膜で形成する場合、この導電膜のパターニングについてはフォトマスクの変更で対応することができる。この後はゲート電極とストッパ膜とを絶縁するための埋め込み絶縁膜の形成工程が追加されるだけなので、工程数の増加を最小限に抑えることができる。もちろん、SALICIDEプロセスを組み合わせてストッパ膜やソース/ドレイン領域の低抵抗化を図っても良い。
本発明を適用すれば、MOSトランジスタのソース/ドレイン領域のシート抵抗やコンタクト抵抗の低減を図りながら、コンタクトホールの重ね合わせずれに対するマージンを大きく確保することができる。このため、半導体デバイスのデザイン・ルールが今後一層縮小されたとしても、高速動作を行うMOSトランジスタを高い歩留まりをもって製造することが可能となる。
本発明によると、ストッパ膜を導電膜で構成する場合、コンタクトホールの底面の少なくとも一部がこの導電ストッパ膜の上に掛かっても、この膜がそのままソース/ドレイン取出し電極として機能することになるので、コンタクト抵抗を低減させることができる。これに加えてソース/ドレイン領域の表面が自己整合的にシリサイド化されていれば、シート抵抗も低減できることになる。このようにして、SACとSALICIDEの組み合わせが実用レベルで可能となる。
ところで、通常のシリコン・デバイスではフィールド絶縁膜やサイドウォール絶縁膜は酸化シリコン系材料(SiOx)で形成されるが、これに対してエッチング選択比を確保可能な導電膜としては、W,Mo,Ti,Al,Cu等の金属膜、TiN,TiON,TiO,WN等の金属化合物膜、TiSix,CoSix,NiSix,WSix,MoSix,PtSix,ZrSix,HfSix等の遷移金属シリサイド膜、あるいはこれらの上層側または下層側に多結晶状,アモルファス状,単結晶状のいずれかのSi膜を積層した積層膜を挙げることができる。
また、ストッパ膜を絶縁膜で構成する場合には、前掲の図38を参照しながら説明したような従来のSiNエッチング停止膜の使用法とは異なり、コンタクトホール底面における該ストッパ膜の露出部分を特に除去しない。したがって、コンタクトホールの重ね合わせずれが大きくなる程、コンタクト面積は減少することになる。しかし、本発明ではその代わりにSALICIDEプロセスを必ず組み合わせるため、ソース/ドレイン領域の表面に形成されたシリサイド膜がシート抵抗とコンタクト抵抗の低減をもたらし、結果的にコンタクト面積の減少による高抵抗化を相殺することができる。上記絶縁膜としてはSiOx,SiN,SiON,SiOF等の薄膜を用いることができる。
以下、本発明の具体的な実施例について説明する。なお、実施例1〜3において本発明の前提となる実施例について説明し、実施例4〜6において本発明に係る実施例を説明する。
実施例1
本実施例は、MOSトランジスタの製造プロセスにおいて、フィールド酸化膜とLDDサイドウォールの各々を保護するための部分型導電ストッパ膜をWSix膜を用いて形成すると共に、ソース/ドレイン領域中、これら双方の部分型導電ストッパ膜の中間に表出する部分を自己整合的にシリサイド化して低抵抗化を図った例である。本実施例のプロセスを、図1〜図8を参照しながら説明する。ただし、これらの図面はCMOSトランジスタを構成するpMOSトランジスタとnMOSトランジスタのいずれか一方を示しており、両トランジスタでプロセスが異なる部分については、2種類のプロセスを併記する形で説明を行う。
本実施例は、MOSトランジスタの製造プロセスにおいて、フィールド酸化膜とLDDサイドウォールの各々を保護するための部分型導電ストッパ膜をWSix膜を用いて形成すると共に、ソース/ドレイン領域中、これら双方の部分型導電ストッパ膜の中間に表出する部分を自己整合的にシリサイド化して低抵抗化を図った例である。本実施例のプロセスを、図1〜図8を参照しながら説明する。ただし、これらの図面はCMOSトランジスタを構成するpMOSトランジスタとnMOSトランジスタのいずれか一方を示しており、両トランジスタでプロセスが異なる部分については、2種類のプロセスを併記する形で説明を行う。
図1は、素子形成領域にゲート電極4とLDD構造を有するソース/ドレイン領域7が形成された状態を示している。ここまでのプロセスを簡単に説明すると、まずSi基板1に公知の選択酸化分離法(LOCOS)法によりフィールド酸化膜2(SiO2 )を形成し、このフィールド酸化膜2により規定される素子形成領域の全面をパイロジェニック酸化法により熱酸化して、厚さ約10nmのゲート酸化膜3を形成した。次に、基体の全面に厚さ約140nmのW−ポリサイド膜(polySi/WSix)と厚さ約100nmのSiOx膜を順次積層し、この積層膜をパターニングしてオフセット酸化膜5(SiOx)とゲート電極4を形成した。続いて、低濃度イオン注入によるLDD領域の形成、厚さ約200nmのSiOx膜の全面堆積、このSiOx膜のエッチバックによるLDDサイドウォール6の形成を行った。さらに、この基体を酸化炉に搬入し、O2流量4SLM,800℃,10分間の条件でチャネリング防止用のSiOx膜(図示せず。)を約10nmの厚さに形成した後、高濃度イオン注入によるソース/ドレイン領域7の形成を順次行った。この高濃度イオン注入は、たとえばpMOS形成領域についてはイオン種BF2 +,イオン加速エネルギー40keV,ドース量3×1015/cm2の条件で行い、nMOS形成領域についてはイオン種As+,イオン加速エネルギー50keV,ドース量3×1015/cm2の条件で行った。
導入された不純物は、N2雰囲気中,1000℃,10秒間のアニールを行って活性化させた。
次に、ジクロロシラン還元法によるLPCVDを行い、図2に示されるように基体の全面にWSix膜8を約30nmの厚さに成膜した。このWSix膜8は、後にパターニングを経て部分型導電ストッパ膜となる膜であり、成膜条件はたとえば、
WF6流量 2.8SCCM
SiCl2H2流量 300SCCM
Ar流量 50SCCM
圧力 20Pa
基板温度 520℃
とした。
WF6流量 2.8SCCM
SiCl2H2流量 300SCCM
Ar流量 50SCCM
圧力 20Pa
基板温度 520℃
とした。
続いて、このWSix膜8の上にレジスト・パターン9F,9G(PR)を形成した。ここで、レジスト・パターン9F(添字Fはフィールド側に形成されることを表す。以下同様。)は素子形成領域からフィールド酸化膜2にわたる領域を被覆し、レジスト・パターン9G(添字Gはゲート側に形成されることを表す。以下同様。)は素子形成領域からLDDサイドウォール6を経てオフセット酸化膜5の端部に掛かる領域を被覆する。この被覆領域は、後工程でソース/ドレイン領域へ臨んで形成されるコンタクトホールの重ね合わせずれの発生予測範囲にもとづいて決定されている。
次に、有磁場マイクロ波プラズマ・エッチング装置を用いて上記WSix膜8をドライエッチングした。このときのエッチング条件はたとえば、
SF6流量 25SCCM
Cl2流量 20SCCM
圧力 1Pa
マイクロ波パワー 950W(2.45GHz)
RFバイアス・パワー 50W(800kHz)
基板温度 25℃(室温)
とした。この後、アッシングを行ってレジスト・パターン9G,9Fを除去した。この結果、図3に示されるように、フィールド側とゲート側にそれぞれ部分型導電ストッパ膜8F,8Gが形成された。
SF6流量 25SCCM
Cl2流量 20SCCM
圧力 1Pa
マイクロ波パワー 950W(2.45GHz)
RFバイアス・パワー 50W(800kHz)
基板温度 25℃(室温)
とした。この後、アッシングを行ってレジスト・パターン9G,9Fを除去した。この結果、図3に示されるように、フィールド側とゲート側にそれぞれ部分型導電ストッパ膜8F,8Gが形成された。
次に、緩衝化希フッ酸溶液を用いて基板を洗浄することによりソース/ドレイン領域7の表面の自然酸化膜(図示せず。)を除去した。この後、直ちにマグネトロン・スパッタリングを行い、図4に示されるように基体の全面にTi膜10を約30nmの厚さに成膜した。このTi膜10はシリサイド膜形成用の原料であり、成膜条件はたとえば、
ターゲット Ti
Ar流量 100SCCM
圧力 0.47Pa
RFパワー 1kW(13.56MHz)
基板温度 150℃
とした。
ターゲット Ti
Ar流量 100SCCM
圧力 0.47Pa
RFパワー 1kW(13.56MHz)
基板温度 150℃
とした。
次に、ソース/ドレイン領域7の表面に自己整合的をシリサイド化するための2段階RTA(ラピッド・サーマル・アニール)を行った。すなわちまず、図4に示される状態の基体をRTA装置に搬入し、一例としてN2流量5SLM,650℃,30秒間の条件で1回目RTAを行ってC49構造のTiSix膜を形成した。これにより、Si系材料層の露出面がTi膜10と接触している領域、すなわちソース/ドレイン領域7の表面において自己整合的にシリサイド形成反応が進行した。ここで、基体を一旦アンモニア過水(NH4OH/H2O2混合水溶液)に浸漬して未反応のTi膜を選択的に溶解除去した後、たとえばN2流量5SLM,800℃,30秒間の条件で2回目RTAを行った。この結果、図5に示されるように、ソース/ドレイン領域7の表面にTiSix膜11が選択的に形成された。
次に、図6に示されるように、基体の全面を膜厚約50nmのSiNエッチング停止膜12でほぼコンフォーマルに被覆した。このときの成膜条件はたとえば、
SiCl2H2流量 50SCCM
NH3流量 200SCCM
N2流量 200SCCM
圧力 70Pa
基板温度 700℃
とした。
SiCl2H2流量 50SCCM
NH3流量 200SCCM
N2流量 200SCCM
圧力 70Pa
基板温度 700℃
とした。
この後、SiNエッチング停止膜12の上に層間絶縁膜13(SiOx/BPSG)を積層した。この層間絶縁膜13は、膜質に優れる厚さ約100nmのSiOx膜と、リフロー特性に優れる厚さ約500nmのBPSG(ホウ素・リン・シリケート・ガラス)膜とをこの順に成膜したものである。これらの膜の成膜条件はたとえば、
(SiOx膜の成膜条件)
CVD装置 LPCVD装置
SiH4流量 30SCCM
O2流量 540SCCM
圧力 10.2Pa
基板温度 400℃
(BPSG膜の成膜条件)
CVD装置 常圧条件
SiH4流量 40SCCM
PH3流量 10SCCM
B2H4流量 13SCCM
圧力 101080Pa
基板温度 520℃
のとおりとした。
(SiOx膜の成膜条件)
CVD装置 LPCVD装置
SiH4流量 30SCCM
O2流量 540SCCM
圧力 10.2Pa
基板温度 400℃
(BPSG膜の成膜条件)
CVD装置 常圧条件
SiH4流量 40SCCM
PH3流量 10SCCM
B2H4流量 13SCCM
圧力 101080Pa
基板温度 520℃
のとおりとした。
次に、上記層間絶縁膜13の上でコンタクトホール・エッチングのマスクとなるレジスト・パターン14(PR)を形成した。コンタクトホールは、理想的にはソース/ドレイン領域7の中央に臨んで開口されるが、図示される例ではその開口位置を決めるレジスト・パターン14全体に向かって右方向へずれている。すなわち、レジスト・パターン14の開口15の位置がLDDサイドウォール6とフィールド酸化膜2に重複している。図6には、ここまでのプロセスを示した。
この状態で、次にコンタクトホールを開口するためのドライエッチングを行った。このときのエッチングには一例として有磁場マイクロ波プラズマ・エッチング装置を用い、次の条件
CHF3流量 30SCCM
CH2F2流量 10SCCM
圧力 0.27Pa
マイクロ波パワー 1200W(2.45GHz)
RFバイアス・パワー 250W(800kHz)
基板温度 20℃
オーバーエッチング率 50%
を採用し、図7に示されるようなコンタクトホール16を形成した。この後、アッシングを行ってレジスト・パターン14を除去した。
CHF3流量 30SCCM
CH2F2流量 10SCCM
圧力 0.27Pa
マイクロ波パワー 1200W(2.45GHz)
RFバイアス・パワー 250W(800kHz)
基板温度 20℃
オーバーエッチング率 50%
を採用し、図7に示されるようなコンタクトホール16を形成した。この後、アッシングを行ってレジスト・パターン14を除去した。
従来、SiNエッチング停止膜を用いるSACプロセスでコンタクトホール・エッチングを行う場合、一般的にはまずSiNエッチング停止膜12に対して高選択比を確保できる条件でまず層間絶縁膜13をエッチングし、続いてオフセット酸化膜,LDDサイドウォール,フィールド酸化膜等の通常SiOx膜で形成される部材に対して高選択比を確保できる条件でSiNエッチング停止膜12をエッチングするという、2段階エッチングが行われる。
しかし、本実施例ではLDDサイドウォール6とフィールド酸化膜2がそれぞれWSixからなる部分型導電ストッパ膜8F,8Gで被覆されているため、上述のようにSiOx系膜とSiN膜とを一括してエッチングできる条件(ただし、SiN膜の方がエッチング速度は遅い)を採用しても、エッチングはこの部分型導電ストッパ膜8F,8Gの上で停止する。しかも、この部分型導電ストッパ膜は8F,8Gはコンタクトホール16の重ね合わせ誤差の発生予測範囲をカバーするように形成されているので、該コンタクトホール16の重ね合わせ誤差が最も大きく生じた場合でも、その底面の一部は必ず部分型導電ストッパ膜8F,8Gの上に存在する。したがって、コンタクトホール・エッチング時にサイドウォール6やフィールド酸化膜2に穴が開く虞れはない。
次に、上記コンタクトホール16を介して下地にコンタクト・イオン注入を行った。このイオン注入は、pMOS形成領域についてはイオン種BF2 +,イオン加速エネルギー30keV,ドース量3×1015/cm2の条件で、またnMOS形成領域についてはイオン種As+,イオン加速エネルギー30keV,ドース量5×1015/cm2の条件で行った。この後、N2雰囲気中,850℃,30秒間の条件で不純物活性化アニールを行った。
この後は常法にしたがい、図8に示されるような上層配線の形成を行った。この上層配線は、コンタクトホール16の内部に埋め込まれるプラグ17(Ti/W)と、これに接続される配線パターン18(Ti/Al)からなる。
まず、上記プラグ17は、スパッタ成膜されたTi/TiN系密着膜とブランケットW−CVDにより成膜されたW膜とをエッチバックすることにより形成した。これらの各プロセスの条件は、一例として
(プラグ17部のTi膜の成膜条件)
装置 マグネトロン・スパッタリング装置
ターゲット Ti
Ar流量 100SCCM
圧力 0.47Pa
RFパワー 8kW(13.56MHz)
基板温度 150℃
膜厚 10nm
(TiN膜の成膜条件)
装置 マグネトロン・スパッタリング装置
ターゲット Ti
Ar流量 40SCCM
N2流量 20SCCM
圧力 0.47Pa
RFパワー 5kW(13.56MHz)
基板温度 150℃
膜厚 70nm
(W膜の成膜条件)
装置 LPCVD装置
WF6流量 75SCCM
Ar流量 2200SCCM
N2流量 300SCCM
H2流量 500SCCM
圧力 10640Pa
基板温度 450℃
膜厚 400nm
(W膜とTi/TiN膜のエッチバック条件)
装置 平行平板型RIE装置
SF6流量
50SCCM
圧力 1.33Pa
RFパワー 150W(13.56MHz)
基板温度 25℃(室温)
とした。
(プラグ17部のTi膜の成膜条件)
装置 マグネトロン・スパッタリング装置
ターゲット Ti
Ar流量 100SCCM
圧力 0.47Pa
RFパワー 8kW(13.56MHz)
基板温度 150℃
膜厚 10nm
(TiN膜の成膜条件)
装置 マグネトロン・スパッタリング装置
ターゲット Ti
Ar流量 40SCCM
N2流量 20SCCM
圧力 0.47Pa
RFパワー 5kW(13.56MHz)
基板温度 150℃
膜厚 70nm
(W膜の成膜条件)
装置 LPCVD装置
WF6流量 75SCCM
Ar流量 2200SCCM
N2流量 300SCCM
H2流量 500SCCM
圧力 10640Pa
基板温度 450℃
膜厚 400nm
(W膜とTi/TiN膜のエッチバック条件)
装置 平行平板型RIE装置
SF6流量
50SCCM
圧力 1.33Pa
RFパワー 150W(13.56MHz)
基板温度 25℃(室温)
とした。
一方の上記配線パターン18は、TiバリヤメタルとAl−1%Si膜の積層膜をパターニングすることにより形成されている。各プロセスの条件は、たとえば、
(Tiバリヤメタルの成膜条件)
装置 マグネトロン・スパッタリング装置
ターゲット Ti
Ar流量 100SCCM
圧力 0.47Pa
RFパワー 4kW(13.56MHz)
基板温度 150℃
膜厚 30nm
(Al−1%Si膜の成膜条件)
装置 マグネトロン・スパッタリング装置
ターゲット Al−1%Si
Ar流量 50SCCM
圧力 0.47Pa
RFパワー 22.5kW(13.56MHz)
基板温度 150℃
膜厚 500nm
(Al−1%膜とTi膜のドライエッチング条件)
装置 有磁場マイクロ波プラズマ・エッチング装置
BCl3 60SCCM
Cl2 90SCCM
圧力 0.016Pa
マイクロ波パワー 1000W
RFバイアス・パワー 50W(800kHz)
基板温度 25℃(室温)
とした。
(Tiバリヤメタルの成膜条件)
装置 マグネトロン・スパッタリング装置
ターゲット Ti
Ar流量 100SCCM
圧力 0.47Pa
RFパワー 4kW(13.56MHz)
基板温度 150℃
膜厚 30nm
(Al−1%Si膜の成膜条件)
装置 マグネトロン・スパッタリング装置
ターゲット Al−1%Si
Ar流量 50SCCM
圧力 0.47Pa
RFパワー 22.5kW(13.56MHz)
基板温度 150℃
膜厚 500nm
(Al−1%膜とTi膜のドライエッチング条件)
装置 有磁場マイクロ波プラズマ・エッチング装置
BCl3 60SCCM
Cl2 90SCCM
圧力 0.016Pa
マイクロ波パワー 1000W
RFバイアス・パワー 50W(800kHz)
基板温度 25℃(室温)
とした。
以上のようにして形成されたMOSトランジスタの構成上の特色は、図8からも明らかなように、部分型導電ストッパ膜8F,8Gがソース/ドレイン領域7の取出し電極として利用されている点である。このため、コンタクトホール16の底面の一部がたとえLDDサイドウォール6やフィールド酸化膜2の上方に掛かったとしても、コンタクト抵抗の上昇が最小限に抑えられ、重ね合わせ誤差に対して強い構造が達成されている。
実施例2
本実施例では、フィールド酸化膜とLDDサイドウォールを一括して保護するためのソース/ドレイン全面被覆型導電ストッパ膜を、WSix膜とTiSix膜の積層膜を用いて形成した。本実施例のプロセスを、図9〜図14を参照しながら説明する。
本実施例では、フィールド酸化膜とLDDサイドウォールを一括して保護するためのソース/ドレイン全面被覆型導電ストッパ膜を、WSix膜とTiSix膜の積層膜を用いて形成した。本実施例のプロセスを、図9〜図14を参照しながら説明する。
図9は、前掲の図1に示される基体の全面を被覆して膜厚約30nmのWSix膜19と膜厚約30nmのポリシリコン膜20(polySi)がこの順に積層され、この上にレジスト・パターン21(PR)が形成された状態を示している。上記WSix膜19とポリシリコン膜20の積層順は、図から明らかなように、通常のW−ポリサイド膜とは逆である。下層側のWSix膜19の成膜条件は、たとえば実施例1で上述したとおりである。上層側のポリシリコン膜20は、後工程でシリサイド化されるための原料として成膜されており、その成膜条件はたとえば、
装置 LPCVD装置
SiH4流量 100SCCM
He流量 400SCCM
N2流量 200SCCM
圧力 70Pa
基板温度 610℃
とした。
装置 LPCVD装置
SiH4流量 100SCCM
He流量 400SCCM
N2流量 200SCCM
圧力 70Pa
基板温度 610℃
とした。
また、上記レジスト・パターン21は、一方のエッジがフィールド酸化膜2、他方のエッジがオフセット酸化膜5上に掛かる様に形成される。この形成範囲はもちろん、後工程で形成されるコンタクトホールの重ね合わせ誤差の発生予測範囲をカバーしている。
次に、このレジスト・パターン21をマスクとして上記ポリシリコン膜20とWSix膜19のドライエッチングを行い、図10に示されるようなポリシリコン膜パターン20aとWSix膜パターン19aを形成した。このドライエッチングは、前述の実施例1におけるWSix膜8のエッチング条件と同じ条件で行った。
次に、緩衝化希フッ酸溶液による自然酸化膜(図示せず。)の除去を経て、図11に示されるように基体の全面を厚さ約30nmのTi膜22で被覆し、さらにシリサイド化アニールを行って上記ポリシリコン膜パターン20aを図12に示されるようなTiSix膜23に変化させた。Ti膜22の成膜条件やシリサイド化アニール条件は、いずれも実施例1で上述したとおりである。以上のようにして形成されたWSix膜パターン19aとTiSix膜23とが共同して、ソース/ドレイン全面被覆型導電ストッパ膜24(以下、全面型導電ストッパ膜24と称する。)として機能することになる。
次に、図13に示されるように、基体の全面をほぼコンフォーマルに被覆するSiNエッチング停止膜25と、基体の全面をほぼ平坦化する層間絶縁膜26(SiOx/BPSG)とを順次成膜し、レジスト・パターニングおよびドライエッチングを経てコンタクトホール27を形成した。このドライエッチングは、上記全面型導電ストッパ膜24の上で停止するので、図示されるようにコンタクトホール27が正位置からずれていても、LDDサイドウォール6やフィールド酸化膜2に穴が開くことはない。
この後、図14に示されるように、常法にしたがってコンタクトホール27をプラグ28(Ti/W)で埋め込み、さらに配線パターン29(Ti/Al)を形成してMOSトランジスタを完成させた。このようにして形成されたMOSトランジスタの構成上の特色は、図からも明らかなように、全面型導電ストッパ膜24がソース/ドレイン領域7と全面的に接触し、ソース/ドレイン取出し電極として利用されている点である。しかも、コンタクトホール16の底面に露出する部分が全面的に2層構造のストッパ膜となるので、ソース/ドレイン領域7へのダメージが少ないというメリットもある。
実施例3
本実施例では実施例2の変形例として、前述の全面型導電ストッパ膜24の上層側を構成するTiSix膜の形成範囲をソース/ドレイン領域7の直上部にのみ限定し、本質的にストッパ膜として機能する部分を単一材料膜(WSix膜)で構成することにより、プロセスの安定性向上を図った。本実施例のプロセスを、図15〜図21を参照しながら説明する。なお、各プロセス条件は特に断らない限り、実施例1および実施例2で上述した条件と同様とする。
本実施例では実施例2の変形例として、前述の全面型導電ストッパ膜24の上層側を構成するTiSix膜の形成範囲をソース/ドレイン領域7の直上部にのみ限定し、本質的にストッパ膜として機能する部分を単一材料膜(WSix膜)で構成することにより、プロセスの安定性向上を図った。本実施例のプロセスを、図15〜図21を参照しながら説明する。なお、各プロセス条件は特に断らない限り、実施例1および実施例2で上述した条件と同様とする。
図15は、前掲の図9に示した基体とは異なり、WSix膜19とポリシリコン膜20(polySi)との積層膜上におけるレジスト・パターン30(PR)の形成位置を、ソース/ドレイン領域7上の平坦部に限定した状態を示している。このレジスト・パターン30を介して上層側のポリシリコン膜20のみをドライエッチングし、図16に示されるように平坦部のみからなるポリシリコン膜パターン20bを形成した。この後、アッシングによりレジスト・パターン30を除去した。
次に、緩衝化希フッ酸溶液による自然酸化膜の除去を経て、図17に示されるように基体の全面を厚さ約30nmのTi膜31で被覆し、さらにシリサイド化アニールを行って上記ポリシリコン膜パターン20bを図18に示されるようなTiSix膜32に変化させた。続いて、レジスト・パターニングとドライエッチングとを経てWSix膜19をパターニングし、図19に示されるようなWSix膜パターン19aを形成した。このWSix膜パターン19aは、後工程で形成されるコンタクトホールの重ね合わせ誤差の発生予測範囲をカバーすべく、ゲート側からフィールド側へ掛けて延在されている。
次に、図20に示されるように、基体の全面をほぼコンフォーマルに被覆するSiNエッチング停止膜33と、基体の全面をほぼ平坦化する層間絶縁膜34(SiOx/BPSG)とを順次成膜し、レジスト・パターニングおよびドライエッチングを経てコンタクトホール35を形成した。このドライエッチングは、TiSix膜32およびWSix膜パターン19aの露出面上で停止するが、TiSix膜32は主としてシート抵抗やコンタクト抵抗の低減に寄与しており、LDDサイドウォール6やフィールド酸化膜2の保護は主としてWSix膜パターン19aのみが担当することになる。TiSix膜32は、シリサイド化反応の進行の度合いによりエッチング耐性が変動する可能性があるため、かかる変動を生じ難いWSix膜パターン19aを実質的なエッチング停止膜として用いることは、エッチング・プロセスの安定性向上につながる。
この後、図21に示されるように、常法にしたがってコンタクトホール35をプラグ36(Ti/W)で埋め込み、さらに配線パターン37(Ti/Al)を形成してMOSトランジスタを完成させた。このようにして形成されたMOSトランジスタの構成上の特色は、図からも明らかなように、ソース/ドレイン領域7に低抵抗導電膜が全面的に接触されていると共に、その一部がゲート側とフィールド側へ延在され、コンタクトホールに重ね合わせずれが生じた場合にもこの延在部をソース/ドレイン取出し電極として利用可能となされている点にある。したがって、シート抵抗低減とコンタクト抵抗低減の双方が実現されている。
実施例4
本実施例は、上述の実施例1〜3とは異なり、ストッパ膜を絶縁膜で形成すると共に、ソース/ドレイン領域の表面の一部にTiSix膜を形成して低抵抗化を図った。本実施例のプロセスを、図22〜図25を参照しながら説明する。なお、各プロセス条件は特に断らない限り、実施例1および実施例2で上述した条件と同様とする。
本実施例は、上述の実施例1〜3とは異なり、ストッパ膜を絶縁膜で形成すると共に、ソース/ドレイン領域の表面の一部にTiSix膜を形成して低抵抗化を図った。本実施例のプロセスを、図22〜図25を参照しながら説明する。なお、各プロセス条件は特に断らない限り、実施例1および実施例2で上述した条件と同様とする。
図22は、前掲の図1に示した基体の全面に厚さ約50nmのSiN膜38をコンフォーマルに被覆し、続いてこのSiN膜38上でレジスト・パターニングを行い、ソース/ドレイン領域7の平坦部以外の領域を被覆するレジスト・パターン39(PR)を形成した状態を示している。ここで、上記SiN膜38の成膜条件は、たとえば実施例1におけるSiNエッチング停止膜12の条件と同じとして良い。また、上記レジスト・パターン39の開口は上記SiN膜38の除去範囲を規定するものであり、この除去に伴うソース/ドレイン領域7の露出領域が、後工程で自己整合的にシリサイド化されることになる。
次に、上記レジスト・パターン39をマスクとしてSiN膜38のドライエッチングを行い、図23に示されるような部分型絶縁ストッパ膜38F,38Gを形成した。この部分型絶縁ストッパ膜38F,38Gは、実施例1で述べた部分型導電ストッパ膜8F,8Gとは異なりソース/ドレイン間や隣接トランジスタ間を短絡させる虞れがないため、ゲート電極4上やフィールド酸化膜2上において分断されている必要は特にない。この後、Ti膜の全面成膜、シリサイド化アニール、未反応Ti膜の除去を経て、図示されるようにソース/ドレイン領域7の一部にTiSix膜40を形成した。
この後、図24に示されるように、基体の全面をほぼコンフォーマルに被覆するSiNエッチング停止膜39と、基体の全面をほぼ平坦化する層間絶縁膜41(SiOx/BPSG)とを順次成膜し、レジスト・パターニングおよびドライエッチングを経てコンタクトホール42を形成した。さらに、常法にしたがい、図25に示されるようなプラグ43(Ti/W)と配線パターン44(Ti/Al)とを上層配線として形成し、MOSトランジスタを完成させた。
このようにして形成されたMOSトランジスタは、実施例1〜3で述べたMOSトランジスタに比べてコンタクト面積は少ないが、ホール底の一部はTiSix膜40に接触しているため、従来のMOSトランジスタに比べればシート抵抗もコンタクト抵抗も低減されている。
実施例5
本実施例では、ゲート電極を構成する導電膜と同じ導電膜を用いてソース/ドレイン取出し電極を兼ねた部分型導電ストッパ膜を形成した。本実施例のプロセスを図26〜図31を参照しながら説明する。なお、各プロセス条件は特に断らない限り、以前の実施例で上述した条件と同様とする。
本実施例では、ゲート電極を構成する導電膜と同じ導電膜を用いてソース/ドレイン取出し電極を兼ねた部分型導電ストッパ膜を形成した。本実施例のプロセスを図26〜図31を参照しながら説明する。なお、各プロセス条件は特に断らない限り、以前の実施例で上述した条件と同様とする。
まず、図26に示されるように、Si基板1に公知の選択酸化分離法(LOCOS)法によりフィールド酸化膜2(SiO2)を形成し、基体の全面に厚さ約10nmのSiN膜を形成し、レジスト・パターニングとドライエッチングとを経て選択ゲート酸化マスク45を形成した。この選択ゲート酸化マスク45は、素子形成領域のほぼ中央にゲート電極幅よりやや広い開口を有しており、この開口の内部におけるSi基板1の露出面のみが選択的に酸化されることになる。次に、この酸化をたとえばO2流量4SLM,800℃,10分間の条件で行い、図27に示されるようなゲート酸化膜46(SiO2)を形成した。この後、熱リン酸溶液を用いて選択ゲート酸化マスク45を除去した。
次に、図28に示されるように、基体の全面に各々厚さ約50nmのポリシリコン膜47とWSix膜48とをこの順に積層してW−ポリサイド膜を形成し、レジスト・パターニングとドライエッチングとを経てこの膜をパターニングし、ゲート酸化膜45上にはゲート電極49G,フィールド側には部分導電ストッパ膜49Fを形成した。この部分導電ストッパ膜49Fの形成範囲は、後工程で形成されるコンタクトホールの重ね合わせ誤差の発生予測範囲をカバーしているが、ゲート電極49Gの側壁面にサイドウォールが存在しないため、ゲート側における重ね合わせずれのマージンは前述の実施例1〜4よりは若干減少している。なお、このときのエッチングには、実施例1でWSix膜8をエッチングした際のエッチング条件を適用することができる。
さらに、これらゲート電極49Gと部分型導電ストッパ膜49Fをマスクとしてイオン注入を行い、ソース/ドレイン領域50を形成した。このときのイオン注入は、たとえばpMOS形成領域についてはイオン種BF2 +,イオン加速エネルギー30keV,ドース量3×1015/cm2の条件で行い、nMOS形成領域についてはイオン種As+,イオン加速エネルギー30keV,ドース量5×1015/cm2の条件で行った。導入された不純物は、N2雰囲気中,850℃,20分間のアニールを行って活性化させた。
次に、基体の全面にO3−TEOS混合ガスを用いたCVDによりSiOx膜を堆積させ、さらにこれをエッチバックすることにより、図29に示されるようにゲート電極49Gと部分型導電ストッパ膜49Fの間を層間絶縁膜51(SiOx)でほぼ平坦に埋め込んだ。なおこの時、部分型導電ストッパ膜49Fのフィールド酸化膜2上の端部にはサイドウォール51SWが形成された。
この後、図30に示されるように、基体の全面をほぼコンフォーマルに被覆するSiNエッチング停止膜52と、基体の全面をほぼ平坦化する層間絶縁膜53(SiOx/BPSG)とを順次成膜し、レジスト・パターニングおよびドライエッチングを経てコンタクトホール54を形成した。さらに、常法にしたがい、図31に示されるようなプラグ55(Ti/W)と配線パターン56(Ti/Al)とを上層配線として形成し、MOSトランジスタを完成させた。
このようにして形成されたMOSトランジスタは、前述の実施例1〜4とは異なり低抵抗化にシリサイド膜を利用していないが、その代わりにゲート電極49Gと同一層にて形成された部分型導電ストッパ膜49Fをソース/ドレイン取出し電極として利用する構成をとっている。このため、ストッパ膜の膜厚が前述のいずれの実施例よりも大きく、特にフィールド側への重ね合わせずれに対する許容度が高い。
なお、図31に示される例ではソース/ドレイン領域50と部分型導電ストッパ膜49Fとのコンタクト面積が小さいが、この問題は部分型導電ストッパ膜49Fの下層側のポリシリコン膜に予め不純物をドープしておき、この不純物をSi基板1へ向けて固相拡散させてソース/ドレイン領域50をフィールド酸化膜2側へ拡大することにより解決可能である。この時、pMOSとnMOSの各形成領域において予めポリシリコン膜にドープされる不純物の導電型を各々p型,n型としておけば、デュアルゲート型CMOSを形成することが可能となる。
実施例6
本実施例では、実施例5のゲート電極49Gと部分型導電ストッパ膜49Fの表面をシリサイド化して更なる低抵抗化を図った。本実施例のプロセスを、図32〜図35を参照しながら説明する。
本実施例では、実施例5のゲート電極49Gと部分型導電ストッパ膜49Fの表面をシリサイド化して更なる低抵抗化を図った。本実施例のプロセスを、図32〜図35を参照しながら説明する。
図32は、前掲の図28に示したゲート電極49Gおよび部分型導電ストッパ膜49Fの上に、さらに厚さ約30nmのポリシリコン膜57(polySi)が積層された状態を示している。上記ポリシリコン膜57は、シリサイド化のための原料となる膜である。かかる状態は、実施例5で前述したごとくW−ポリサイド膜を成膜した後、さらにポリシリコン膜を積層し、この3層膜を実施例5と同じレジスト・パターンを用いてドライエッチングすることにより形成することができる。
次に、図33に示されるように、基体の全面をTi膜58で被覆した。続いてシリサイド化アニールと未反応Ti膜の除去を行った結果を図34に示す。ポリシリコン膜57およびソース/ドレイン領域50とTi膜58との接触部分で自己整合的なシリサイド化が進行することにより、TiSix膜59,59SD(添字SDは、ソース/ドレイン領域上に形成されていることを表す。)が形成された。このようにして得られたパターンを、ゲート電極60G,部分型導電ストッパ膜60Fと称することにする。
次に、基体の全面にO3−TEOS混合ガスを用いたCVDによりSiOx膜を堆積させ、さらにこれをエッチバックすることにより、図35に示されるようにゲート電極59Gと部分型導電ストッパ膜59Fの間を層間絶縁膜60(SiOx)でほぼ平坦に埋め込んだ。なおこの時、部分型導電ストッパ膜59Fのフィールド酸化膜2上の端部にはサイドウォール60SWが形成された。
この後、基体の全面をほぼコンフォーマルに被覆するSiNエッチング停止膜62と、基体の全面をほぼ平坦化する層間絶縁膜63(SiOx/BPSG)とを順次成膜し、レジスト・パターニングおよびドライエッチングを経てコンタクトホール64を形成した。さらに、常法にしたがい、プラグ65(Ti/W)と配線パターン66(Ti/Al)とを上層配線として形成し、MOSトランジスタを完成させた。このようにして形成されたMOSトランジスタは、実施例5で形成されたものに比べてコンタクト抵抗が一層低減されたものとなった。
以上、本発明の具体的な実施例を挙げたが、本発明はこれらの実施例に何ら限定されるものではなく、堆積,イオン注入,ドライエッチング,アニール等のプロセス条件、膜厚、デバイス構造は適宜変更や選択が可能である。たとえばデバイス構造に関しては、実施例1〜6で上述したようなシングルゲート型のMOSトランジスタに限られず、ダブルゲート型のMOSトランジスタを構成することも可能である。
図36は、その一例として部分型導電ストッパ膜を形成した段階におけるダブルゲート型のMOSトランジスタを示す上面図である。フィールド酸化膜70のエッジ71により規定される正方形の素子形成領域には2本のゲート電極73(図中、斜線を施した部分)が形成されており、このゲート電極73にマスキングされない領域がソース/ドレイン領域75とされている。ゲート側では、上記ゲート電極73からそのエッジ74を跨いでソース/ドレイン領域75へ延在されるゲート側ストッパ膜76Gが形成され、フィールド側では上記フィールド酸化膜からそのエッジ71を跨いでソース/ドレイン領域75へ延在されるフィールド側ストッパ膜76Fが形成される。これらゲート側ストッパ膜76Gとフィールド側ストッパ膜76Fは、後工程で形成されるコンタクトホールの重ね合わせずれの発生予測範囲をカバーできる幅に形成されており、その構成材料はWSix膜,W−ポリサイド膜,W−ポリサイド/TiSix膜等である。
また、上述の各実施例ではいずれもSiNエッチング停止膜12,25,33,39,52,62を用いるプロセスについて述べたが、この膜は省略することも可能である。ただし、SiNエッチング停止膜を省略した場合に層間絶縁膜13,26,34,41,53,63が平坦化されていると、ストッパ膜が長時間のオーバーエッチングに曝されることになる。したがって、省略する場合には該形成ストッパのエッチング耐性を考慮すると層間絶縁膜をコンフォーマル形状とする方が良く、層間絶縁膜を平坦化したければSiNエッチング停止膜は設けた方が良い。
1 Si基板、2 フィールド酸化膜、3,46 ゲート酸化膜、4,49G,60G ゲート電極、5 オフセット酸化膜、6 LDDサイドウォール、7,50 ソース/ドレイン領域、8G (ゲート側の)部分型導電ストッパ膜、8F,49F,60F (フィールド側の)部分型導電ストッパ膜、11,23,32,40,59,59SD TiSix膜、12,25,33,39,52,62 SiNエッチング停止膜、13,26,34,41,53,63 層間絶縁膜(SiOx/BPSG)、16,27,35,42,54,64 コンタクトホール、19a WSix膜パターン
Claims (7)
- シリコン基板上に形成されたフィールド絶縁膜に対してエッチング選択比を確保可能な導電膜からなり、かつ後工程で形成されるコンタクトホールの重ね合わせずれの発生予測範囲をカバーするごとく形成された導電ストッパ膜を有し、
前記導電ストッパ膜がゲート電極と共通の導電膜で形成されると共に埋め込み絶縁膜により該ゲート電極と絶縁されてなり、前記シリコン基板中、少なくとも該埋め込み絶縁膜の直下の領域に自己整合的にソース/ドレイン領域が形成されてなるMOSトランジスタ。 - 前記導電ストッパ膜と前記ソース/ドレイン領域とが、各々の表面に自己整合的に形成されたシリサイド膜を有する請求項1記載のMOSトランジスタ。
- 予めフィールド絶縁膜,ゲート絶縁膜,ゲート電極,ソース/ドレイン領域が形成されたシリコン基板の全面に、薄い絶縁膜をコンフォーマルに形成する第1工程と、前記絶縁膜をパターニングすることにより、後工程で形成されるコンタクトホールの重ね合わせずれの発生予測範囲をカバーし得る絶縁ストッパ膜を少なくとも素子形成領域から前記フィールド絶縁膜上にかけて形成する第2工程と、前記絶縁ストッパ膜に被覆されない前記ソース/ドレイン領域の露出面に自己整合的にシリサイド膜を形成する第3工程と、基体の全面を層間絶縁膜で被覆する第4工程と、前記ソース/ドレイン領域を重ね合わせのターゲットとして前記層間絶縁膜にコンタクトホールを開口する第5工程とを有するMOSトランジスタの製造方法。
- 前記フィールド絶縁膜としてSiOx膜、前記絶縁ストッパ膜としてSiN膜を用いる請求項3記載のMOSトランジスタの製造方法。
- 前記第2工程において、前記絶縁ストッパ膜を素子形成領域から前記ゲート電極上にかけても形成する請求項3記載のMOSトランジスタの製造方法。
- 予めフィールド絶縁膜が形成されたシリコン基板の素子形成領域の所定部位にゲート絶縁膜を形成する第1工程と、基体の全面に導電膜を堆積する第2工程と、前記導電膜をパターニングし、前記ゲート絶縁膜上にはゲート電極、前記素子形成領域から前記フィールド絶縁膜にかかる領域には後工程で形成されるコンタクトホールの重ね合わせずれの発生予測範囲をカバーし得る導電ストッパ膜を形成する第3工程と、前記シリコン基板中、少なくとも前記ゲート電極と前記導電ストッパ膜との間に表出する領域にソース/ドレイン領域を形成する第4工程と、前記ゲート電極と前記導電ストッパ膜との間を絶縁膜で埋め込む第5工程と、基体の全面を層間絶縁膜で被覆する第6工程と、前記導電ストッパ膜を重ね合わせのターゲットとして前記層間絶縁膜にコンタクトホールを開口する第7工程とを有するMOSトランジスタの製造方法。
- 前記第4工程と前記第5工程との間で、前記ゲート電極,導電ストッパ膜,ソース/ドレイン領域の各々の表面に自己整合的にシリサイド膜を形成する請求項6記載のMOSトランジスタの製造方法。
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Cited By (1)
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2005
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---|---|---|---|---|
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US9786751B2 (en) | 2014-10-24 | 2017-10-10 | Globalfoundries Inc. | Semiconductor structures with field effect transistor(s) having low-resistance source/drain contact(s) |
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Legal Events
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