JPH0964294A

JPH0964294A - 半導体装置の製造方法

Info

Publication number: JPH0964294A
Application number: JP7209832A
Authority: JP
Inventors: Hiroshi Umebayashi; 拓梅林; Kazuhiro Tajima; 和浩田島
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-08-18
Filing date: 1995-08-18
Publication date: 1997-03-07

Abstract

(57)【要約】【課題】同一半導体基板に、熱工程を含むＤＲＡＭの
メモリセル部および熱工程と整合性がないシリサイドプ
ロセスが必要な周辺回路部の形成はサイドウォールの膜
減りによって難しい。【解決手段】半導体基板11上に設けたＤＲＡＭのメモ
リセル部21のゲート電極23と周辺回路部31のゲート電極
33、および各ゲート電極23，33の側部に設けたサイドウ
ォール絶縁膜24，34を覆う状態に窒化シリコン膜41を形
成し、ＤＲＡＭのキャパシタの記憶ノード42と誘電体膜
43とを形成した後、プレート電極用の電極形成膜44を成
膜し、窒化シリコン膜41をストッパとしたエッチングに
より電極形成膜44をパターニングしてキャパシタのプレ
ート電極46を形成する。次に周辺回路部31上の窒化シリ
コン膜41を選択的に除いてトランジスタ32のソース・ド
レイン拡散層35，36を露出させ、それらの表面にシリサ
イド層37，38を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にはメモリセル部と周辺回路部とを搭載
した半導体装置の製造方法に関するものである。

【０００２】

【従来の技術】ダイナミックＲＡＭのメモリセルの形成
には、トランジスタのゲート絶縁膜を形成するための熱
酸化処理、トランジスタのソース・ドレイン拡散層の活
性化のためのアニーリング等、多くの熱処理を必要とす
る。また、周辺回路部となるロジック回路を構成するト
ランジスタには、高速化のためにいわゆるシリサイドプ
ロセスを行う必要がある。そして、周辺回路部とメモリ
セル部とを作り分けるためには、メモリセル部のキャパ
シタのプレート電極を形成した後に周辺回路部のトラン
ジスタの拡散層表面を露出させる必要があった。

【０００３】

【発明が解決しようとする課題】しかしながら、シリサ
イドプロセスは熱処理に対して整合性がない。すなわ
ち、シリサイドプロセスによって周辺回路のトランジス
タの拡散層にシリサイド層を形成した後、熱プロセスを
行うとシリサイド層が凝集を起こす。そのため、低抵抗
化のために形成したシリサイド層はその役割を十分に果
たさなくなる。また、周辺回路部のトランジスタの拡散
層にシリサイドプロセスを行うためにはその拡散層の表
面を露出させるエッチングを行う必要がある。しかしな
がら、このエッチングによって周辺回路部のサイドウォ
ール絶縁膜もエッチングされてしまう。そのため、サイ
ドウォール絶縁膜の幅の制御が困難になるので、周辺回
路部のトランジスタのＬＤＤ（Lightly Doped Drain ）
拡散層の幅が十分にとれなくなる。

【０００４】

【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法であって、
すなわち、第１工程で、半導体基板の表面側にダイナミ
ックＲＡＭのメモリセル部のゲート電極と周辺回路部の
トランジスタのゲート電極とを形成し、続いて各トラン
ジスタのゲート電極の側部にサイドウォール絶縁膜を形
成した後、半導体基板の表面側の全面に窒化シリコン膜
を形成する。次いで第２工程で、ダイナミックＲＡＭの
キャパシタの記憶ノードと誘電体膜とを形成し、さらに
プレート電極を形成するための電極形成膜を該記憶ノー
ドを覆う状態に成膜した後、窒化シリコン膜をエッチン
グストッパとしたエッチングによって電極形成膜をパタ
ーニングしてメモリセル部にキャパシタのキャパシタの
プレート電極を形成する。そして第３工程で、周辺回路
部上に形成されている窒化シリコン膜を選択的に除去し
て、この周辺回路部のトランジスタの拡散層領域となる
部分の半導体基板を露出させる。その後第４工程で、露
出された半導体基板の表面にシリサイド層を形成すると
いう製造方法である。

【０００５】上記半導体装置の製造方法では、ダイナミ
ックＲＡＭのトランジスタと周辺回路部のトランジスタ
とを各トランジスタのゲート電極の側部に形成したサイ
ドウォール絶縁膜とともに窒化シリコン膜で覆うことか
ら、電極形成膜をパターニングしてキャパシタのプレー
ト電極を形成した際に、窒化シリコン膜がエッチングス
トッパとなるので、サイドウォール絶縁膜をエッチング
することはない。そしてメモリセル部にキャパシタを形
成した後に周辺回路部上の窒化シリコン膜を選択的に除
去してこの周辺回路部のトランジスタの拡散層領域とな
る部分の半導体基板を露出させ、その後その半導体基板
の表面にシリサイド層を形成することから、メモリセル
部を形成するための熱工程が終了した後に拡散層領域と
なる半導体基板の表面にシリサイド層が形成される。そ
のため、上記シリサイド層は凝集を起こすことはない。

【０００６】

【発明の実施の形態】本発明に係わる実施の形態の一例
を、図１によって説明する。図では、一例として、ダイ
ナミックＲＡＭのメモリセル部のトランジスタと周辺回
路部としてロジック回路のトランジスタとを示した。

【０００７】図１の（１）に示すように、第１工程で
は、半導体基板としてシリコン基板１１を用いて、既知
の方法によって、上記シリコン基板１１にダイナミック
ＲＡＭのメモリセル部２１のトランジスタ２２を構成す
るゲート電極２３と低濃度拡散層（符号の図示省略）を
形成するとともに、周辺回路部３１のトランジスタ３２
を構成するゲート電極３３と低濃度拡散層（符号の図示
省略）を形成する。上記ゲート電極２３はダイナミック
ＲＡＭのワード線５１とともに形成する。

【０００８】続いて通常のサイドウォール形成技術によ
って、例えば表面側の全面に酸化シリコン膜を成膜した
後、その酸化シリコン膜をエッチバックして各ゲート電
極２３，３３の側部に酸化シリコン膜からなるサイドウ
ォール絶縁膜２４，３４を形成する。その後、メモリセ
ル部２１の各トランジスタのソース・ドレイン拡散層２
５，２６を形成する。次いで各ゲート電極２３，３３、
各サイドウォール絶縁膜２４，３４等を形成した側の全
面を窒化シリコン膜４１で覆う。この窒化シリコン膜４
１は、例えば化学的気相成長（以下、ＣＶＤという、Ｃ
ＶＤはChemical Vapour Depositionの略）法によって堆
積される。

【０００９】次いで第２工程で、ダイナミックＲＡＭの
キャパシタの記憶ノード４２を形成する。この記憶ノー
ド４２は、例えばいわゆるフィン構造に形成する。さら
にこの記憶ノード４２の表面に誘電体膜４３とを形成す
る。

【００１０】その後図１の（２）に示すように、プレー
ト電極を形成するための電極形成膜４４を成膜した後、
この電極形成膜４４上に酸化シリコン膜４５を成膜す
る。続いてリソグラフィー技術（例えば、レジスト膜の
形成、露光、現像、ベーキング等の処理）によってレジ
ストマスク（図示省略）を形成する。そして上記窒化シ
リコン膜４１をエッチングストッパとしたエッチングに
よって、上記酸化シリコン膜４５とともに電極形成膜４
４をパターニングして、この電極形成膜（４４）でキャ
パシタのプレート電極４６を形成する。その後上記レジ
ストマスクは除去する。

【００１１】次いで第３工程で、熱リン酸（Ｈ₃Ｐ
Ｏ₄）を用いたウェットエッチングによって、上記周辺
回路部３１上の上記窒化シリコン膜４１を選択的に除去
して、周辺回路部３１のトランジスタ３２のソース・ド
レイン拡散層を形成する領域を露出させる。その後、各
ゲート電極３３とサイドウォール絶縁膜３４とをマスク
としたイオン注入法によって、周辺回路部３１のシリコ
ン基板１１にトランジスタ３２を構成するソース・ドレ
イン拡散層３５，３６を形成する。

【００１２】その後第４工程で、通常のシリサイド化プ
ロセスによって、上記半導体基板１１に形成されたソー
ス・ドレイン拡散層３５，３６の表面にシリサイド層３
７，３８を形成する。

【００１３】なお、上記周辺回路部３１のトランジスタ
３２のソース・ドレイン拡散層３５，３６は、メモリセ
ル部２１のトランジスタ２２のソース・ドレイン拡散層
２５，２６と同時、またはソース・ドレイン拡散層２
５，２６を形成するプロセスの前または後に形成しても
よい。

【００１４】本発明の半導体装置の製造方法では、ダイ
ナミックＲＡＭのメモリセル部２１のトランジスタ２２
と周辺回路部３１のトランジスタ３２とを、各トランジ
スタ２２，３２のゲート電極２３，３３やワード線５１
の各側部に形成したサイドウォール絶縁膜２４，３４と
ともに窒化シリコン膜４１で覆うことから、エッチング
によって電極形成膜４４をパターニングしてキャパシタ
のプレート電極４６を形成した際に、窒化シリコン膜４
１がエッチングストッパとなる。そのため、プレート電
極４６を形成する際のエッチングで周辺回路部３１のサ
イドウォール絶縁膜３４がエッチングされることはな
い。

【００１５】そしてメモリセル部２１の記憶ノード４２
を形成した後に周辺回路部３１上の窒化シリコン膜４１
を熱リン酸を用いたウェットエッチングによって選択的
に除去することから、周辺回路部３１の酸化シリコンか
らなるサイドウォール絶縁膜３４はエッチングされるこ
となく周辺回路部３１のトランジスタ３２のソース・ド
レイン拡散層３５，３６が露出される。そしてソース・
ドレイン拡散層３５，３６の表面にシリサイド層３７，
３８を形成することから、このシリサイド層３７，３８
の形成はメモリセル部２１を形成するための熱工程が終
了した後になる。そのため、上記シリサイド層３７，３
８は凝集を起こすことはない。

【００１６】

【実施例】次に上記説明した実施の形態を以下の一実施
例によってさらに詳細に説明する。本実施例の説明は、
図２〜図５の製造工程断面図による。

【００１７】図２の（１）に示すように、ＬＯＣＯＳ
（Local Oxidation of Siliconの略）法によって、シリ
コン基板１１に素子分離領域１２を形成した。次いで、
例えばＣＶＤ法によってメモリセル部２１上および周辺
回路部３１上に第１層目のポリシリコン膜６１を形成
し、さらにシリサイド層６２、オフセット酸化膜６３を
形成した後、リソグラフィー技術（例えば、レジスト塗
布、露光、現像、ベーキング等の処理）とエッチング技
術とによってそれらをパターニングして、メモリセル部
２１のトランジスタ２２のゲート電極２３とワード線５
１および周辺回路部３１のトランジスタ３２のゲート電
極３３を形成した。

【００１８】次いで、Ｎ型不純物を導入する領域を開口
したマスク（図示省略）を用いたイオン注入法によっ
て、Ｎ型不純物を導入し、さらにＰ型不純物を導入する
領域を開口したマスク（図示省略）を用いたイオン注入
法によって、Ｐ型不純物を導入して、各ＬＤＤ（Lightl
y Doped Drain の略）拡散層７１，７２を形成した。こ
のときのイオン注入のドーズ量は、例えば１×１０¹³個
／ｃｍ²〜３×１０¹³個／ｃｍ²の範囲内の所定値に設
定した。なお、各イオン注入後には、アッシング等によ
って上記マスクの除去を行った。

【００１９】その後例えばＣＶＤ法によって、各ゲート
電極２３，３３のサイドウォール絶縁膜となる第１層目
の層間絶縁膜６４を例えば１００ｎｍ〜２００ｎｍの範
囲内の所定の厚さ（ここでは例えば１５０ｎｍ）に堆積
した。この第１層目の層間絶縁膜６４は第１層目のポリ
シリコン膜６１と上層配線（図示省略）とを自己整合的
に分離するためのもので、段差被覆性に優れた絶縁膜で
形成することが求められる。例えば、原料ガスにテトラ
エトキシシラン（ＴＥＯＳ）を用いたＣＶＤ法によって
成膜した酸化シリコン膜、または原料ガスにテトラエト
キシシラン（ＴＥＯＳ）とオゾン（Ｏ₃）とを用いたＣ
ＶＤ法によって成膜したＮＳＧ（Non doped Silicate G
lassの略）などで形成する。ここでは、原料ガスにＴＥ
ＯＳを用いたＣＶＤ法により成膜した。

【００２０】次いで図２の（２）に示すように、上記第
１の層間絶縁膜６４の全面を反応性イオンエッチング
（以下、ＲＩＥという）によって異方性エッチングし
て、メモリセル部２１と周辺回路部３１との各ゲート電
極２３，３３およびワード線５１の各側部にのみ第１層
目の層間絶縁膜６４を残してサイドウォール絶縁膜２
４，３４を形成した。このサイドウォール絶縁膜２４，
３４は、後に形成される各トランジスタのソース・ドレ
イン拡散層となる高濃度拡散層を形成する際のイオン注
入マスクになるものであって、トランジスタの特性に直
接的に影響を及ぼすものである。そのため、各サイドウ
ォール絶縁膜２４，３４の幅の制御は、トランジスタの
特性上、特に重要となる。特にショートチャネル効果を
抑制するため、いわゆるポケット拡散層構造のトランジ
スタを形成する際にはさらに重要となる。したがって、
ここで形成したサイドウォール絶縁膜２４，３４の形状
は最終段階のプロセスが終了するまで保持する必要があ
る。

【００２１】次いで各ゲート電極２３とサイドウォール
絶縁膜２４とレジストマスク（図示省略）とをマスクと
したイオン注入法によって、メモリセル部２１のシリコ
ン基板１１に高濃度拡散層（符号で示すことは省略）を
形成して、先に形成した低濃度拡散層とともにトランジ
スタ２２を構成するソース・ドレイン拡散層２５，２６
を形成した。

【００２２】続いて例えばＣＶＤ法によって、第２層目
の層間絶縁膜として窒化シリコン膜４１を堆積した。こ
の窒化シリコン膜４１は、後に周辺回路部３１でプレー
ト電極を形成するための電極形成膜を除去する際のエッ
チングストッパとなる。また、先に形成したサイドウォ
ール絶縁膜２４，３４の形状を保持するために重要な役
割を果たすものである。この窒化シリコン膜４１は例え
ば３０ｎｍ〜５０ｎｍの範囲内の所定の膜厚（ここでは
例えば５０ｎｍ）に形成される。さらに例えばＣＶＤ法
によって、ホウ素リンシリケートガラスを堆積した後、
リフロー処理を行って、ほぼ平坦な第３層目の層間絶縁
膜６５を形成した。

【００２３】次いで図３の（１）に示すように、リソグ
ラフィー技術（例えば、レジスト塗布、露光、現像、ベ
ーキング等の処理）とエッチング技術とによって、ノー
ドコンタクトホールとなる部分の上記第３層目の層間絶
縁膜６５に開口部を形成し、さらに上記開口部を窒化シ
リコン膜４１に延長する自己整合的なエッチングを行っ
てノードコンタクトホール６６を形成した。このエッチ
ングでは窒化シリコン膜４１をエッチングする際にサイ
ドウォール絶縁膜２４がエッチングストッパとなるの
で、自己整合的なエッチングが可能となる。

【００２４】次いで既知の技術によって、記憶ノード４
２を例えばポリシリコンにより形成した。上記記憶ノー
ド４２をいわゆるフィン構造とする場合には、上記ノー
ドコンタクトホール６６を形成する前に、例えば、第３
層目の層間絶縁膜６５上にポリシリコン膜６７を形成し
た後、続いて酸化シリコン膜６８を形成し、その後上記
説明したノードコンタクトホール６６を形成した。そし
てさらにポリシリコン膜６９を堆積した後、リソグラフ
ィー技術とエッチング技術とによってパターニングして
記憶ノード４２を形成した。

【００２５】その後、ウェットエッチングを用いて、上
記酸化シリコン膜６８と第３層目の層間絶縁膜６５とを
除去した。このとき、窒化シリコン膜４１がエッチング
ストッパとなるので、このエッチングは窒化シリコン膜
４１上で停止される。その結果、図３の（２）に示すよ
うに、２段のいわゆるフィンを有する構造の記憶ノード
４２を得た。

【００２６】その後、図４の（１）に示すように、上記
記憶ノード４２にキャパシタの誘電体膜４３（例えば有
効膜厚で４ｎｍの厚さのＯＮＯ膜）を形成した。この誘
電体膜４３を構成するＯＮＯ膜は、酸化シリコン膜（符
号で示すことは省略）と窒化シリコン膜（符号で示すこ
とは省略）と酸化シリコン膜（符号で示すことは省略）
との３層構造からなる。この誘電体膜４３は、例えば、
記憶ノード４２の表面を酸化して酸化シリコン膜を形成
した後、例えば低圧下におけるＣＶＤ法によって酸化シ
リコン膜の表面に窒化シリコン膜を形成し、さらに窒化
シリコン膜の表面を酸化処理をして酸化シリコン膜を形
成することにより得た。

【００２７】続いてＣＶＤ法によって、プレート電極と
なる電極形成膜４４を、例えばポリシリコン膜で形成し
た。次いでＣＶＤ法によって、酸化シリコンからなる第
４層目の層間絶縁膜を酸化シリコン膜４５で形成した。
この酸化シリコン膜４５は、後の工程で周辺回路部３１
にシリサイドプロセスを行う際にプレート電極４６上の
シリサイド化反応を抑える効果がある。

【００２８】そしてリソグラフィー技術によって、上記
酸化シリコン膜４５上にメモリセル部２１を覆う状態に
レジストパターン９１を形成した。その後エッチング技
術によって、酸化シリコン膜４５と電極形成膜４４とを
パターニングして、周辺回路部３１上の酸化シリコン膜
４５（２点鎖線で示す部分）と電極形成膜４４（１点鎖
線で示す部分）とを除去してプレート電極４６を形成し
た。このエッチングは、窒化シリコン膜４１に対して高
選択性のエッチングを行うことで、周辺回路部３１の電
極形成膜４４のみを除去して窒化シリコン膜４１上でエ
ッチングを停止させることができる。上記電極形成膜４
４のエッチングは、例えば六フッ化イオウ（ＳＦ₆）を
用いた反応性イオンエッチングによる。

【００２９】その後上記エッチングに用いたレジストパ
ターン９１を、例えばアッシング等によって除去した。
次いで図４の（２）に示すように、熱リン酸（Ｈ₃ＰＯ
₄）（例えば１５０℃〜１６０℃の温度範囲内の所定の
温度）を用いたウェットエッチングによって、周辺回路
部３１上の上記窒化シリコン膜４１（２点鎖線で示す部
分）を除去して、周辺回路部３１のトランジスタ３２の
ソース・ドレイン拡散層が形成されるシリコン基板１１
の表面を露出させた。上記ウェットエッチングでは、通
常、ポリシリコンに対して６０、酸化シリコン膜に対し
て１１０程度の高エッチング選択比を得ることができ
た。したがって、上記ウェットエッチングによって、ポ
リシリコンからなるプレート電極４６、単結晶シリコン
であるシリコン基板１１、酸化シリコンであるサイドウ
ォール絶縁膜３４は、それらの形状が損なわれない。そ
のため、ソース・ドレイン拡散層が形成されるシリコン
基板１１の表面を安定して露出させることができた。

【００３０】その後、各ゲート電極３３とサイドウォー
ル絶縁膜３４とをマスクとしたイオン注入法によって、
周辺回路部３１のシリコン基板１１に高濃度拡散層（符
号で示すことは省略）を形成して、先に形成した低濃度
拡散層とともにトランジスタ３２を構成するソース・ド
レイン拡散層３５，３６を形成した。そして通常のシリ
サイド技術によって、ソース・ドレイン拡散層３５，３
６の各表面にシリサイド層３７，３８を形成した。

【００３１】次いで図５に示すように、通常のダイナミ
ックＲＡＭを形成する配線プロセスを行った。例えば低
圧下のＣＶＤ法によって、表面側の全面に第５層目の層
間絶縁膜７０を例えば窒化シリサイド膜で形成した。次
いでＣＶＤ法によって、第６層目の層間絶縁膜７１を例
えば酸化シリコン膜で形成し、その後平坦化処理を行っ
た。この平坦化処理は、例えばリフロー処理またはケミ
カルメカニカルポリシングによる精密研磨によって行っ
た。

【００３２】次いでリソグラフィー技術とエッチング技
術とによって、上記第５層目，第６層目の層間絶縁膜７
０，７１にコンタクトホール７２を形成した後、このコ
ンタクトホール７２の側壁の絶縁膜７３を形成した。そ
してコンタクトホール７２の内部に、例えばポリシリコ
ンからなるプラグ７４を形成した。また上記第５層目，
第６層目の層間絶縁膜７０，７１にコンタクトホール７
５を形成した後、コンタクトホール７５の少なくとも底
部にバリアメタル層７６を形成し、さらにコンタクトホ
ール７５の内部に、例えばブランケットタングステンか
らなるプラグ７７を形成した。さらに第６層目の層間絶
縁膜７１上に密着層７８を形成した。そして通常の配線
形成技術（金属膜の成膜、リソグラフィー技術とエッチ
ングとによる金属膜のパターニング）によって、第１層
目の金属配線７９，８０を形成した。

【００３３】次いで層間絶縁膜８１を形成してその層間
絶縁膜８１の表面を平坦化した後、第２層目の金属配線
８２を形成した。さらにその第２層目に金属配線８２を
覆う状態に絶縁膜８３を形成した。

【００３４】

【発明の効果】以上、説明したように本発明によれば、
周辺回路部のトランジスタのサイドウォール絶縁膜をエ
ッチングすることなく、該トランジスタのソース・ドレ
イン拡散層上にシリサイドプロセスを施すことが可能に
なる。したがって、ダイナミックＲＡＭのメモリセル部
とシリサイドプロセスを施した周辺回路部のトランジス
タとを同一基板上に形成することが可能になる。よっ
て、周辺回路部のコンタクト部の低抵抗化が図れるの
で、半導体装置の高速化が図れる。

【図面の簡単な説明】

【図１】本発明に係わる実施の形態の説明図である。

【図２】実施例の製造工程断面図（その１）である。

【図３】実施例の製造工程断面図（その２）である。

【図４】実施例の製造工程断面図（その３）である。

【図５】実施例の製造工程断面図（その４）である。

【符号の説明】

１１シリコン基板２１メモリセル部２２トランジスタ２３ゲート電極２４サイドウォール絶縁膜３１周辺回路部３２トランジスタ３３ゲート電極３４サイドウォール絶縁膜３５ソース・ドレイン拡散層３６ソース・ドレイン拡散層３７シリサイド層３８シリサイド層４１窒化シリコン膜４２記憶ノード４３誘電体膜４４電極形成膜４６プレート電極

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面側にダイナミックＲＡ
Ｍのメモリセル部のトランジスタと周辺回路部のトラン
ジスタとを形成する半導体装置の製造方法において、前記メモリセル部のトランジスタのゲート電極と前記周
辺回路部のトランジスタのゲート電極とを形成し、続い
て各トランジスタのゲート電極の側部にサイドウォール
絶縁膜を形成した後、前記半導体基板の表面側の全面に
窒化シリコン膜を形成する第１工程と、前記ダイナミックＲＡＭのキャパシタの記憶ノードと誘
電体膜とを形成し、さらにプレート電極を形成するため
の電極形成膜を該記憶ノードを覆う状態に成膜した後、
前記窒化シリコン膜をエッチングストッパとしたエッチ
ングによって該電極形成膜をパターニングして前記メモ
リセル部にキャパシタのプレート電極を形成する第２工
程と、前記周辺回路部上に形成されている前記窒化シリコン膜
を選択的に除去して、該周辺回路部のトランジスタの拡
散層領域となる部分の前記半導体基板を露出させる第３
工程と、前記露出された半導体基板の表面にシリサイド層を形成
する第４工程とを備えたことを特徴とする半導体装置の
製造方法。