TWI385800B - 應用ｈｄｐ澱積的源－體注入阻擋塊的裝置結構及製造方法 - Google Patents

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Description

應用HDP澱積的源-體注入阻擋塊的裝置結構及製造方法
本發明涉及一種半導體功率裝置。更具體地，本發明涉及一種通過應用低掩模數的，並且基於高密度等離子的製造工藝提供的具有厚底溝道氧化的溝道柵或分裂柵的MOSFET(金屬氧化物半導體場效應電晶體)裝置的經改進的新型製造工藝及裝置結構。
為了減少半導體功率裝置的功耗及提高其開關速度，要求進一步減小柵電容。通常，在溝道柵MOSFET裝置中，通過在溝道柵的溝道底部上形成厚氧化層實現低柵電容。或者，溝道柵被形成為分裂柵以減小柵電容。但是，為了在溝道底部上形成厚氧化層或在溝道中形成帶有裂隙和互相絕緣的底和頂柵節段的分裂柵，通常需要附加的工藝步驟。這些附加的工藝步驟可能對裝置產量及成本產生不利影響，並且由於可能在實行更複雜的製造工藝時引進的潛在誤差進一步降低裝置可靠性。
因此，在半導體功率裝置設計和製造的技術上仍需要在形成功率裝置中提供新型的製造方法和裝置結構以使上述問題和限制得到解決。理想的是簡化在溝道柵底部形成厚氧化層的製造工藝。或者，更理想的是簡化形成半導體功率裝置的溝道中分裂柵的工藝，從而能夠解決技術上的限制。
本發明的一個目的是通過應用能夠控制目標區域的等離子澱積的新型製造方法提供一種改進的新型半導體功率裝置。該HDP(高密度等離子)澱積方法能夠通過應用溝道底部的厚氧化層的HDP澱積簡化該工藝，因此溝道底部的厚氧化層的形成能夠顯著簡化，故上述技術難題能夠得到解決。
尤其是，本發明的另一個目的是通過應用控制預先定義的目標區域中的絕緣層的HDP澱積技術的新型製造方法提供一種改進的新型半導體功率裝置。該新型HDP方法能夠同時澱積溝道底部及臺面區域的厚氧化層以作為注入掩模，因此製造半導體功率裝置所要求的掩模數得以減少。
本發明的另一個目的是通過應用控制預先定義的目標區域中的絕緣層的HDP澱積技術的新型製造方法提供一種改進的新型半導體功率裝置。該新型HDP方法能夠同時澱積分裂柵的底柵節段頂部及臺面區域上的厚氧化層以作為注入掩模，因此製造帶有分裂柵的半導體功率裝置所要求的掩模數得以減少。
概括地說，為達上述目的，本發明提供一種溝道半導體功率裝置，該溝道半導體功率裝置包括溝道柵，該溝道柵從半導體基底的頂表面開口並由源區域包圍，該源區域在汲區域上方的頂表面附近被包圍在體區域中，該汲區域設置在基底的底表面上。該半導體功率裝置進一步包括設置在體區域邊上的臺面區域的頂表面上方的注入離子阻擋 塊，以阻擋體注入離子和源離子進入臺面區域下方的基底，由此用於製造半導體功率裝置的掩模數能夠得以減少。
所述的注入離子阻擋塊進一步包括具有大於0.3微米，且最好在0.5~1.5微米之間的厚度的氧化層。
所述的注入離子阻擋塊進一步包括化學氣相澱積(CVD)的氧化層。該CVD氧化可以應用LPCVD(低壓化學氣相澱積)或PECVD(等離子體增強化學汽相澱積)設備，採用矽烷和氧氣在低壓下澱積。也可以應用APCVD(低溫常壓化學氣相沉積)技術澱積該氧化層。
所述的注入離子阻擋塊進一步包括熱氧化層。熱氧化在900℃~1150℃的溫度範圍內，用氧氣或帶有氮氣的氧氣在常壓下或經提高的壓力下進行。
所述的注入離子阻擋塊進一步包括HDP氧化層。該HDP氧化層通常用作於STI(Shallow Trench Isolation，淺溝道絕緣)的溝道填充氧化，或在深亞微米技術的平面化多金屬化層的時候用作間隙填充電介質。
所述的溝道半導體功率裝置進一步包括HDP澱積的具有大於溝道柵側壁上的柵氧化層厚度的、設置在溝道柵的底表面上的厚氧化層。並且，所述的注入離子阻擋塊進一步包括具有大於0.3微米，且最好在0.5~1.5微米之間的厚度，並與設置在溝道柵底表面上的HDP澱積的厚氧化層同時形成的HDP氧化層。由於HDP工藝本身導致平整的水準表面上比垂直的側壁區域或表面上形成更厚的氧化層，因此實現上述要求是完全可能的。
所述的體區域被分離為設置在溝道柵的相對兩側的兩個分離的體區域。
所述的體區域構成一個合併的體區域，該體區域從設置在溝道柵的相對兩側的兩個分離的體區域合併，且在該體區域的底部中心附近具有倒V形的尖頂點。
所述的半導體功率裝置進一步包括設置在其頂部的具有多個接觸點開口的絕緣保護層，該接觸點開口穿過該保護層打開並延伸到所述體區域，該半導體功率裝置進一步包括設置在每一個接觸點開口下方的源/體歐姆接觸摻雜區域，用於提高對於體/源區域的歐姆接觸。
所述的體區域構成一個合併的體區域，該區域從設置在溝道柵的相對兩側的兩個分離的體區域合併，且在該體區域的底部中心附近具有倒V形的尖頂點；其中半導體功率裝置具有在倒V形尖頂點附近提供最低擊穿電壓的結構，用於在溝道中間附近誘發擊穿。
所述的半導體功率裝置進一步包括MOSFET裝置。
所述的半導體功率裝置進一步包括N溝道MOSFET裝置。
所述的半導體功率裝置進一步包括P溝道MOSFET裝置。
所述的半導體功率裝置進一步包括一個終端區域，其中的注入離子阻擋塊具有比臺面區域上的注入離子阻擋塊更大的寬度，用於在該終端區域中分離所述的體區域並形成浮動的體區域，以在由終端區域中的浮動的體區域包圍 的溝道柵中至少形成一個保護環。
所述的半導體功率裝置進一步包括一個與場效應電晶體(FET)集成的肖特基(Schottky)二極體，該Schottky二極體包括一個相鄰於源區域設置的、摻雜濃度大於所述體區域的體摻雜區域，該體摻雜區域具有與注入離子阻擋塊實質對齊的區域邊界。
所述的溝道柵進一步包括分裂柵(遮罩柵)，該分裂柵包括由絕緣層覆蓋的下柵節段和位於該絕緣層上方的上柵節段。
所述的溝道柵進一步包括分裂柵(遮罩柵)，該分裂柵包括由絕緣層覆蓋的下柵節段和位於該絕緣層上方的上柵節段；以及，該溝道柵進一步包括設置在溝道柵的底表面上的、並具有比襯墊溝道柵側壁的柵氧化層更大厚度的厚氧化層。
所述的半導體功率裝置進一步包括和HDP澱積的厚氧化層一樣的、設置在溝道柵底部的厚氧化層，並且所述的注入離子阻擋塊進一步包括與設置在溝道柵底部的厚氧化層同時形成的HDP澱積的氧化層。
本發明進一步提供了一種製造溝道半導體功率裝置的方法。該方法包括從半導體基底的頂表面打開多個溝道並且在溝道的側壁和底表面上形成柵絕緣層的步驟。該方法進一步包括在臺面區域的頂表面上方距所述溝道一定距離之處形成用於阻擋體注入離子和源離子進入臺面下方基底的注入離子阻擋塊的步驟，由此用於製造半導體功率裝置 的掩模數能夠得以減少。
所述的形成注入離子阻擋塊的步驟進一步包括：在臺面區域中形成具有大於0.3微米，最好在0.5~1.5微米之間的厚度的氧化層的步驟。
所述的形成注入離子阻擋塊的步驟進一步包括：應用CVD形成臺面區域中的氧化層的步驟。該CVD氧化可以應用LPCVD或PECVD設備，採用矽烷和氧氣在低壓下澱積；也可以應用APCVD技術澱積該氧化層。
所述的形成注入離子阻擋塊的步驟進一步包括：應用熱氧化形成臺面區域中的氧化層的步驟。熱氧化可以在900℃~1150℃溫度範圍內，採用氧氣或帶有氮氣的氧氣在常壓下或經提高的壓力下進行。
所述的形成注入離子阻擋塊的步驟進一步包括：應用HDP澱積工藝澱積臺面區域中的氧化層的步驟。該HDP氧化通常用作於STI的溝道填充氧化，或在深亞微米技術的平面化多金屬化層的時候用作間隙填充電介質。
本方法進一步包括：應用HDP澱積工藝在溝道柵的底表面上澱積具有大於襯墊溝道柵側壁的柵氧化層厚度的厚氧化層的步驟。並且，該方法進一步包括應用在溝道底表面上澱積厚氧化層的HDP澱積工藝同時形成注入離子阻擋塊的另一個步驟，以形成作為臺面區域中的注入離子阻擋塊，並具有大於0.3微米、最好在0.5~1.5微米之間的厚度的HDP氧化層。由於HDP工藝本身導致平整的水準表面上比垂直的側壁區域或表面上形成更厚的氧化層，因此實 現上述要求是完全可能的。
本方法進一步包括：以所述的注入離子阻擋塊對臺面區域進行阻擋，將體離子注入到半導體基底中，並將該體離子擴散到被分離設置在所述溝道的相對兩側的兩個分離的體區域中的步驟。
本方法進一步包括：以所述的注入離子阻擋塊對臺面區域進行阻擋，將體離子注入到半導體基底中，並將該體離子擴散到具有把設置在所述溝道柵的相對兩側的兩個分離的體區域合併的，且在其底部中心附近具有倒V形尖頂點的合併體區域中的步驟。
本方法進一步包括：在半導體功率裝置的頂部形成絕緣保護層，並穿過該保護層打開多個接觸點開口並將其延伸到所述體區域的步驟。該方法進一步包括注入源/體歐姆接觸摻雜以形成每一個接觸點開口下方的源/體歐姆接觸摻雜區域，用以提高對於體/源區域的歐姆接觸的步驟。
本方法進一步包括：以所述的注入離子阻擋塊對臺面區域進行阻擋，將體離子注入到半導體基底中，並將該體離子擴散到把設置在所述溝道柵的相對兩側的兩個分離的體區域合併的，且在其底部中心附近具有倒V形尖頂點的合併體區域中的步驟。並且該方法進一步包括：構造在倒V形尖頂點附近具有最低的擊穿電壓，用以在所述體區域底部附近誘發擊穿的半導體功率裝置的另一個步驟。
通過下文結合各個附圖對優選實施例的詳盡敍述，本發明的上述及其它目的和優點對於本技術領域的普通技術 人員無疑將是顯而易見的。
下文將參考結合第1圖~第6圖對本發明進行詳盡敍述。
參考作為說明本發明新型的溝道MOSFET裝置的製造工藝的剖面圖的第1A圖~第1G圖。第1A圖中，首先用第一掩模(圖中未顯示)在半導體基底105上支撐的外延層110中打開多個溝道108。然後，用HDP氧化方法形成溝道底部的厚氧化層115和溝道側壁上的較薄氧化層119及臺面區域190頂表面上的較厚氧化層120。第1B圖中，實行氧化濕刻蝕以刻去包圍溝道108的側壁的較薄氧化層119以及溝道108附近的厚氧化層120的一部分，僅留下臺面區域190中的作為注入離子阻擋塊的厚氧化層120及溝道底部的較厚氧化層115。然後，第1C圖中，通過熱氧化形成柵氧化層125，接著向溝道108填充多晶矽並進行反刻，以在溝道中形成多晶矽柵130。或者，可以通過澱積形成柵氧化125，最好在低壓下700~900℃的溫度範圍內混合二氯甲矽烷和氧氣，應用HTO(高溫氧化)技術在溝道側壁上產生保形氧化澱積層，以及形成其餘的HDP氧化。柵氧化厚度可以在100~1500的範圍內或更大，取決於電晶體所要求的柵-源額定電壓。
第1D圖中進行體注入，接著進行擴散操作以將體區域135推進到外延層110中。或者，可以在形成柵氧化層125之前將臺面區域190頂部的氧化區域120和溝道底部的氧 化區域115用作掩模以角度和旋轉注入實行所述體注入。後一種方法的一個優點在於所述體區域不需要像前一種方法推進得那樣遠，因此，橫向擴散較小，體區域能夠做得較狹窄，這樣，電路單元能夠排列得更緊密。然後進行源注入，接著是源區域推進操作以形成源區域140。如第1D圖所示，通過設置在臺面區域190中的較厚氧化層120，在實行體注入和源注入時不需要注入掩模，這樣就實現製造工藝的簡化和成本的節省。
在一個實施例中，厚氧化層120阻擋體注入，因此厚氧化層120的每一側下方的兩個體區域在擴散之後被完全分離(圖中未顯示)；在另一個實施例中，擴散之後兩個體區域合併到一起，在兩個溝道的合併區域的中點附近形成倒V形的外形，如第1D圖中所示。倒V形尖頂點180的垂直位置可以通過調節臺面寬度，注入能量和擴散深度小心地控制。
第1E圖中，在頂表面上澱積例如LTO氧化層(低溫氧化層)和BPSG氧化層(硼磷氧化層)的絕緣層145。第1F圖中，應用第三掩模(未顯示)分別打開多個源接觸點開口150-S和柵接觸點開口150-G。接著進行P+接觸點區域155的注入並在高溫下將其啟動以穿過層145形成源/體金屬歐姆接觸及柵金屬歐姆接觸。然後，第1G圖中，隨著金屬層的澱積及頂表面的圖形化以形成源金屬160-S和柵襯墊區160-G以及用於對MOSFET裝置100的漏連接的背面金屬接觸點，完成全部製造工藝。
通過上文所述的MOSFET 100提供了一種改進的新型製造工藝，該MOSFET 100在溝道柵的底部具有較厚氧化層並且僅用三個掩模製造。該MOSFET進一步具有一種新穎的結構，其中溝道柵底部的厚氧化層115由HDP氧化形成為臺面區域190上的HDP(注入離子阻擋塊的)氧化層120。通過控制臺面寬度，體深度及P+接觸點注入區域155，可以在P+接觸點注入區域155和倒V形尖頂點180之間產生高電場，因此將在其他區域達到擊穿電壓之前發生該區域的擊穿。
參考第2圖，其顯示本發明中第1圖所示的MOSFET裝置的終端區域190’中的保護環195結構的剖面圖。為了形成承受較高電壓的保護環195的目的，終端區域190’中的溝道130’之間的間隔被加大而在溝道柵130’之間具有較寬的間隔，因此體區域135’形成為如圖所示的分離的浮動區域，從而提供保護環195的保護功能。如果必須，則可以應用分離掩模阻擋n+注入進入保護環區域，但這樣將使製造帶有保護環的MOSFET裝置要求的掩模數增加到四個，製造與第2圖不同沒有n+區域140的裝置。
參考作為說明應用新型HDP工藝形成本發明的帶有溝道柵底部的厚氧化層及埋設的Schottky二極體的溝道MOSFET裝置的製造工藝的剖面圖的第3A~3C圖。該新方法能用降低數量的掩模來製造這樣的裝置。參考第1A圖~第1D圖所示的使用第一掩模完成如第3A圖所示的部分裝置的製造工藝的工藝步驟。僅有的不同是，第3A圖中的 體區域135形成為分離的體區域而不是如第1D圖中所示的被合併到一起的體區域。第3B圖中，第二掩模123被用作接觸點阻擋掩模用於後移HDP(注入離子阻擋塊的)表面氧化層120，接著是P+接觸點注入以形成接觸點注入區域148。
該製造工藝首先去除接觸點阻擋掩模123和LTO/BPSG絕緣層的澱積，然後將第三掩模用作接觸點掩模穿過絕緣層打開金屬接觸點開口。BPSG回流之後，澱積Schottky屏障170及其後的金屬層160並將其圖形化為源區和柵區，如上文所述及如第1E圖~第1G圖所示。因此，用四個掩模完成如第3C圖所示的最後結構，該結構在每個電路單元中具有MPS(Merged PIN/Schottky)或JBS(junction barrier schottky)整流器。具體地，Schottky屏障層170，P體區域135和分離的P體區域之間的N外延區域構成MPS/JBS，極大地減小了反導電模式的MOSFET體二極體上的電壓降。
參考作為說明應用新型HDP工藝用降低數量的掩模形成本發明的帶有分裂柵和溝道底部的厚氧化層的溝道MOSFET裝置的製造工藝的剖面圖的第4A~4E圖。第4A圖中，首先用第一掩模(未顯示)在半導體基底205上支撐的外延層210中打開多個溝道208。然後，用氧化層的HDP澱積形成溝道底部的厚氧化層215及基底頂表面上的較薄氧化層219和較厚氧化層220。第4B圖中，實行多晶矽柵的澱積及多晶矽的反刻以形成溝道208底部的柵225 的底部節段。第4C圖中，實行氧化層的第二HDP澱積以在第一HDP氧化層215和第一柵節段225的頂部澱積第二氧化層230。第4D圖中，實行氧化層刻蝕以刻去部分氧化層230及包圍溝道208的側壁的較薄氧化層219的上部。該氧化層刻蝕也去除第二HDP層230及溝道208附近的一部分厚氧化層220，僅留下臺面區域中的厚氧化層220和底部柵節段頂部的第二HDP厚氧化層230。第4E圖中，通過澱積第二多晶矽層240，並接著通過多晶矽反刻形成分離柵，以在通過第二HDP氧化澱積工藝過程中形成的中間多晶矽絕緣層230的頂部形成上柵節段240。形成分離柵之後，根據如第1D圖~第1G圖所示的步驟進行MOSFET的其他製造工藝過程。
參考作為說明應用新型HDP工藝用降低數量的掩模形成本發明的帶有分裂柵的溝道MOSFET裝置的製造工藝的剖面圖的第5A~5E圖。該製造工藝與第4A圖~第4E圖所述的工藝相似。僅有的不同如第5A圖和第5B圖所示，其中厚度均勻的正常的熱氧化層215’形成在溝道底部，而不是如第4A圖和第4B圖中所示的HDP氧化澱積形成厚溝道底部氧化215。如第5C圖~第5E圖所示的其餘的工藝步驟與第4C圖~第4E圖所示的步驟基本上相同，僅有的不同在於臺面區域中的厚氧化層230僅通過HDP氧化澱積形成，因為與第4A圖~第4E圖所示的工藝不同，僅有一個HDP氧化澱積過程。因此，可以用降低數量的掩模利用在不同的目標區域形成不同厚度的氧化層的HDP氧化澱 積工藝的優點製造帶有分裂柵的MOSFET裝置。
減少MOSFET製造工藝中的掩模數的目標也可以用常規的熱氧化工藝或CVD澱積實現。第6A圖~第6C圖說明了這樣的工藝。第6A圖中，通過熱氧化或CVD澱積生長厚氧化層620，該厚氧化層620被用作硬掩模，通過應用該溝道掩模在基底605上的外延層610中刻蝕溝道608。第6B圖中，實行氧化後移刻蝕以去除形成源/體注入阻擋的溝道附近的氧化層。然後在進行體注入和源注入之前遵循標準工藝在溝道內形成柵，以形成分裂柵或正常柵。或者，體注入和源注入可以在柵形成之前實行，用光刻膠630填充溝道以阻擋源體注入進入溝道底部，如第6C圖所示。然後通過正常的製造工藝完成該裝置。
上文雖然按照了優選實施例對本發明進行了敍述，但應該理解的是，本文所披露的內容不應被解釋為限制。通過上文的敍述，各種替代及修改對於本技術領域的熟練人員無疑將是顯而易見的。因此，申請專利範圍將涵蓋落入本發明的真實精神和範圍內的所有替代和修改。
100‧‧‧MOSFET裝置
105、205‧‧‧半導體基底
108、208、608‧‧‧溝道
110、210、610‧‧‧外延層
118‧‧‧汲區域
115、119、215219、 220、620‧‧‧氧化層氧化層
120‧‧‧厚氧化層(臺面區域上之注入離子 阻擋塊)
120’‧‧‧氧化層(終端區域的注入離子阻擋 塊)
123‧‧‧掩模
125‧‧‧柵氧化層
130‧‧‧多晶矽柵
130’‧‧‧溝道柵
135、135’‧‧‧體區域
140‧‧‧源區域
145‧‧‧絕緣層
148‧‧‧接觸點注入區域
150-G‧‧‧柵接觸點開口
150-S‧‧‧源接觸點開口
155‧‧‧P+接觸點注入區域
160‧‧‧金屬層
160-G‧‧‧柵襯墊區
160-S‧‧‧源金屬
170‧‧‧Schottky屏障層
180‧‧‧倒V形尖頂點
190‧‧‧臺面區域
190’‧‧‧終端區域
195‧‧‧保護環
215’‧‧‧熱氧化層
225‧‧‧柵節段
230‧‧‧HDP層
240‧‧‧多晶矽層
605‧‧‧基底
MOSFET‧‧‧金屬氧化物半導體場效應電晶體
HDP‧‧‧高密度等離子
第1A圖~第1G圖顯示了應用新型HDP工藝，使用降低數量的掩模來形成本發明的溝道MOSFET裝置的製造工藝的剖面圖；第2圖是本發明中顯示第1圖所示的MOSFET裝置的終端區域中的保護環結構的剖面圖；第3A圖~第3C圖顯示了應用新型HDP工藝，使用降低數量的掩模來形成本發明中帶有厚氧化層和埋設了肖特基FET的溝道MOSFET裝置的製造工藝的剖面圖；第4A圖~第4E圖顯示了應用新型HDP工藝，使用降低數量的掩模來形成本發明中帶有分裂柵和溝道底部厚氧化層的溝道MOSFET裝置的製造工藝的剖面圖；第5A圖~第5E圖顯示了應用新型HDP工藝，使用降低數量的掩模來形成本發明中帶有分裂柵的溝道MOSFET裝置的製造工藝的剖面圖；第6A圖~第6C圖顯示了應用新型HDP工藝，使用降低數量的掩模和MOSFET裝置中臺面區域上的注入離子阻擋塊來形成本發明的溝道MOSFET裝置的製造工藝的剖面圖。
100‧‧‧MOSFET裝置
105‧‧‧半導體基底
110‧‧‧外延層
135‧‧‧體區域
155‧‧‧P+接觸點注入區域
160-G‧‧‧柵襯墊區
160-S‧‧‧源金屬
170‧‧‧Schottky屏障層
MOSFET‧‧‧金屬氧化物半導體場效應電晶體

Claims (34)

  1. 一種溝道半導體功率裝置，其特徵在於，該溝道半導體功率裝置包括一溝道柵，該溝道柵從半導體基底的頂表面開口並由源區域包圍，該源區域在汲區域上方的頂表面附近被包圍在體區域中，該汲區域設置在基底的底部表面上，其中該半導體功率裝置進一步包括：設置在所述體區域邊上的臺面區域頂表面上方的一注入離子阻擋塊，該注入離子阻擋塊具有實質阻擋體注入離子進入所述臺面區域下方基底的厚度；該溝道柵包括設置在該溝道柵底表面上的、並具有比襯墊溝道柵側壁的柵氧化層更大厚度的一厚氧化層；以及設置在該溝道柵底表面上的該厚氧化層為高密度等離子澱積的厚氧化層，並且該注入離子阻擋塊進一步包括與設置在該溝道柵底部的該厚氧化層同時形成的高密度等離子澱積的氧化層。
  2. 如申請專利範圍第1項所述的溝道半導體功率裝置，其特徵在於，所述的注入離子阻擋塊進一步包括具有大於0.3微米厚度的氧化層。
  3. 如申請專利範圍第1項所述的溝道半導體功率裝置，其特徵在於，所述的注入離子阻擋塊進一步包括化學氣相澱積的氧化層。
  4. 如申請專利範圍第1項所述的溝道半導體功率裝置，其特徵在於，所述的注入離子阻擋塊進一步包括熱氧 化層。
  5. 如申請專利範圍第1項所述的溝道半導體功率裝置，其特徵在於，所述的注入離子阻擋塊進一步包括高密度等離子氧化層。
  6. 如申請專利範圍第1項所述的溝道半導體功率裝置，其特徵在於，該溝道半導體功率裝置進一步包括：由高密度等離子澱積的，具有大於襯墊溝道柵側壁的柵氧化層厚度，並設置在所述溝道柵的底表面上的厚氧化層；以及所述的注入離子阻擋塊進一步包括具有大於0.3微米厚度的，並與設置在所述溝道柵底表面上的高密度等離子澱積的厚氧化層同時形成的高密度等離子氧化層。
  7. 如申請專利範圍第1項所述的溝道半導體功率裝置，其特徵在於，所述的體區域被分離為設置在所述溝道柵的相對兩側的兩個分離的體區域。
  8. 如申請專利範圍第1項所述的溝道半導體功率裝置，其特徵在於，所述的體區域構成一個合併的體區域，該體區域從設置在所述溝道柵的相對兩側的兩個分離的體區域合併，以及在所述體區域的底部中心附近具有倒V形的尖頂點。
  9. 如申請專利範圍第1項所述的溝道半導體功率裝置，其特徵在於，該溝道半導體功率裝置進一步包括：在所述半導體功率裝置的頂部設置的具有多個接觸點 開口的一絕緣保護層，該接觸點開口穿過該絕緣保護層打開並延伸到所述體區域，所述半導體功率裝置進一步包括設置在每一個接觸點開口下方的源/體歐姆接觸摻雜區域，用於提高對於體/源區域的歐姆接觸。
  10. 如申請專利範圍第1項所述的溝道半導體功率裝置，其特徵在於，所述的體區域構成一個合併的體區域，該區域從設置在所述溝道柵的相對兩側的兩個分離的體區域合併，以及在所述體區域的底部中心附近具有倒V形的尖頂點；其中所述半導體功率裝置具有在所述倒V形尖頂點附近提供最低的擊穿電壓的結構，用於在所述體區域的底部附近誘發擊穿。
  11. 如申請專利範圍第1項所述的溝道半導體功率裝置，其特徵在於，所述的半導體功率裝置進一步包括金屬氧化物半導體場效應電晶體裝置。
  12. 如申請專利範圍第1項所述的溝道半導體功率裝置，其特徵在於，所述的半導體功率裝置進一步包括N溝道金屬氧化物半導體場效應電晶體裝置。
  13. 如申請專利範圍第1項所述的溝道半導體功率裝置，其特徵在於，所述的半導體功率裝置進一步包括P溝道金屬氧化物半導體場效應電晶體裝置。
  14. 如申請專利範圍第1項所述的溝道半導體功率裝置，其特徵在於，該溝道半導體功率裝置進一步包括：終端區域，其中所述的注入離子阻擋塊具有比所述臺面區域上之注入離子阻擋塊更大的寬度，用於在所述 終端區域中分離所述體區域，並形成浮動的體區域，以在由所述終端區域中的所述浮動的體區域包圍的溝道柵中至少形成一個保護環。
  15. 如申請專利範圍第1項所述的溝道半導體功率裝置，其特徵在於，該半導體功率裝置進一步包括：集成的肖特基場效應電晶體，其包括相鄰於所述源區域設置的摻雜濃度大於所述體區域的體摻雜區域，所述的體摻雜區域具有與所述注入離子阻擋塊實質對齊的區域邊界。
  16. 如申請專利範圍第1項所述的溝道半導體功率裝置，其特徵在於，所述的溝道柵進一步包括分裂柵，該分裂柵包括由絕緣層覆蓋的下柵節段，以及處於該絕緣層上方的上柵節段。
  17. 如申請專利範圍第1項所述的溝道半導體功率裝置，其特徵在於，其中：所述的溝道柵進一步包括分裂柵，該分裂柵包括由絕緣層覆蓋的下柵節段，以及處於該絕緣層上方的上柵節段。
  18. 一種製造溝道半導體功率裝置的方法，其特徵在於，該方法包括：從半導體基底的頂表面打開多個溝道，並且在所述溝道的側壁和底表面上形成柵絕緣層；在臺面區域的所述頂表面上方距所述溝道一定距離之處形成用於阻擋體注入離子和源離子進入臺面下方的 基底的注入離子阻擋塊；和應用高密度等離子澱積工藝在所述溝道的底表面上形成厚氧化層，同時形成注入離子阻擋塊的高密度等離子氧化層。
  19. 如申請專利範圍第18項所述的製造溝道半導體功率裝置的方法，其特徵在於，形成所述的注入離子阻擋塊的步驟，進一步包括在所述臺面區域中形成具有大於0.3微米厚度的氧化層的步驟。
  20. 如申請專利範圍第18項所述的製造溝道半導體功率裝置的方法，其特徵在於，形成所述的注入離子阻擋塊的步驟，進一步包括應用化學氣相澱積形成氧化層的步驟。
  21. 如申請專利範圍第18項所述的製造溝道半導體功率裝置的方法，其特徵在於，形成所述的注入離子阻擋塊的步驟，進一步包括應用熱氧化形成氧化層的步驟。
  22. 如申請專利範圍第18項所述的製造溝道半導體功率裝置的方法，其特徵在於，形成所述的注入離子阻擋塊的步驟，進一步包括應用高密度等離子澱積工藝澱積臺面區域中的氧化層的步驟。
  23. 如申請專利範圍第18項所述的製造溝道半導體功率裝置的方法，其特徵在於，該方法進一步包括：應用高密度等離子澱積工藝在所述溝道柵的底表面上澱積具有大於襯墊溝道柵側壁的柵氧化層厚度的厚氧化層；和 應用所述的高密度等離子澱積工藝在所述溝道底表面上澱積厚氧化層的同時，形成注入離子阻擋塊，以形成作為臺面區域中的注入離子阻擋塊，且具有大於0.3微米厚度的高密度等離子氧化層。
  24. 如申請專利範圍第18項所述的製造溝道半導體功率裝置的方法，其特徵在於，該方法進一步包括：以所述的注入離子阻擋塊對臺面區域進行阻擋，將體離子注入到所述半導體基底中，並將所述體離子擴散到體區域中，該體區域是被分離設置在溝道相對兩側的兩個分離體區域。
  25. 如申請專利範圍第18項所述的製造溝道半導體功率裝置的方法，其特徵在於，該方法進一步包括：以所述的注入離子阻擋塊對臺面區域進行阻擋，將體離子注入到所述半導體基底中，並將所述體離子擴散到一合併體區域中，該合併體區域是由設置在所述溝道柵的相對兩側的兩個分離體區域合併的，其底部中心附近具有倒V形的尖頂點。
  26. 如申請專利範圍第18項所述的製造溝道半導體功率裝置的方法，其特徵在於，該方法進一步包括：在所述半導體功率裝置的頂部形成絕緣保護層，穿過該保護層打開多個接觸點開口並將其延伸到體區域；和注入源/體歐姆接觸摻雜以在每一個所述接觸點開口下方形成源/體歐姆接觸摻雜區域，用以提高對於體/源區 域的歐姆接觸。
  27. 如申請專利範圍第18項所述的製造溝道半導體功率裝置的方法，其特徵在於，該方法進一步包括：以所述的注入離子阻擋塊對臺面區域進行阻擋，將體離子注入到所述半導體基底中，並將所述體離子擴散到一合併體區域中，該合併體區域是由設置在所述溝道柵的相對兩側的兩個分離體區域合併的，其底部中心附近具有倒V形的尖頂點；以及構造所述的半導體功率裝置，其在所述的倒V形尖頂點附近具有最低的擊穿電壓，用以在所述體區域底部附近誘發擊穿。
  28. 如申請專利範圍第18項所述的製造溝道半導體功率裝置的方法，其特徵在於，該方法進一步包括：製造金屬氧化物半導體場效應電晶體裝置，作為所述的半導體功率裝置。
  29. 如申請專利範圍第18項所述的製造溝道半導體功率裝置的方法，其特徵在於，該方法進一步包括：製造N溝道金屬氧化物半導體場效應電晶體裝置，作為所述的半導體功率裝置。
  30. 如申請專利範圍第18項所述的製造溝道半導體功率裝置的方法，其特徵在於，該方法進一步包括：製造P溝道金屬氧化物半導體場效應電晶體裝置，作為所述的半導體功率裝置。
  31. 如申請專利範圍第18項所述的製造溝道半導體功率裝 置的方法，其特徵在於，該方法進一步包括：在終端區域形成寬度大於臺面區域上的注入離子阻擋塊的注入離子阻擋塊，用以分離體離子注入區域以在所述終端區域中形成浮動的體區域，因此在所述終端區域中由所述浮動的體區域包圍的溝道中至少形成一個保護環。
  32. 如申請專利範圍第18項所述的製造溝道半導體功率裝置的方法，其特徵在於，該方法進一步包括：以所述的臺面區域上的注入離子阻擋塊，注入和擴散體離子和源離子，以形成包圍所述溝道的體區域和源區域；和刻蝕所述注入離子阻擋塊的一部分，用於以比所述體區域更高的摻雜濃度注入體摻雜離子，以在所述源區域和所述體區域之間形成高濃度摻雜區域，從而形成集成的肖特基場效應電晶體。
  33. 如申請專利範圍第18項所述的製造溝道半導體功率裝置的方法，其特徵在於，該方法進一步包括：在每個所述溝道中形成作為分裂柵的溝道柵，該分裂柵包括由絕緣層覆蓋的下柵節段和位於所述絕緣層上方的上柵節段。
  34. 如申請專利範圍第18項所述的製造溝道半導體功率裝置的方法，其特徵在於，該方法進一步包括：在每個所述溝道中形成分裂柵。
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