JP2007515070A - 超接合デバイスの製造方法 - Google Patents

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Abstract

半導体基板を含む、部分的に製造された半導体デバイスであって、このデバイスは基板上に形成された第１酸化物層を含み、この酸化物で被覆された基板上にマスクが置かれ、複数個の第１溝と少なくとも１つの第２溝がエッチングによりこの酸化物層を貫通して形成されることにより、メサを形成する。上記の少なくとも１つの第２溝は、複数個の第１溝の各々より深くて、広い。前記デバイスは、メサの領域と複数個の第１溝上に位置する第２酸化物層を含む。このデバイスは、作動領域に隣接する縁部端子領域の地域上に沈着せられるマスク材料の層を含む。このマスク層で被覆されないメサの領域と第１溝は、エッチングされてオキシダント・シールが除去される。このデバイスは、湿式エッチングで形成される庇領域を含む。
【選択図】 なし

Description

本発明は、半導体デバイスの縁部端子にある深くて広い溝の底部に庇部分を用いることでイオンが打ち込まれることを阻止し、デバイスの端子の電圧阻止能力を高める半導体デバイスの製造方法に関する。この庇部分は、所定領域における各溝の頂部を封止するための厚い酸化物を非整合的に沈着させることにより作成されるので、フォトレジスト、窒化物あるいはポリシリコンが沈着でき、他の物質を溝に入れないで作製できる。こうして生じる半導体デバイスは、作動中の抵抗(ＲＯＮ)が低く降伏電圧(Ｖｂ)の高い、電力スイッチングに適した金属酸化物半導体(ＭＯＳ)ゲート電力デバイスである。
米国特許第５,２１６,２７５号に開示されている、キシンビ チェン博士(Dr. Xingbi Chen)による超接合デバイスの発明以来、彼の発明の超接合効果を拡大及び改良する多くの試みがなされた。米国特許第６,４１０,９５８号および米国特許第６,３００,１７１号ならびに米国特許第６,３０７,２４６号はそのような努力の例であり、これらを言及することによりそれらの内容を本願に組み込むこととする。
米国特許第６,４１０,９５８号(Usui, et al.)は端子構造と半導体構成要素としてのドリフト領域に関する。１つの導電率形の半導体本体は、他の導電率形の複数個の領域が２つ以上の異なる面に埋め込まれている縁領域を有する。半導体構成要素の作動領域の下方に、その下にある基板を用いてドリフト領域が結合されている。
米国特許第６,３０７,２４６号(Nitta, et al.)は高電圧維持縁部構造体を有する半導体を開示する。この構造体内では、多数の平行に結合した個別の構成要素がセル通路の多数のセルに配置されている。縁領域では、半導体構成要素は、遮光源ゾーン領域を備えたセルを有する。この遮光源ゾーン領域では電力半導体構成要素の整流中、不均一に大きい逆流電流密度によって寄生バイポーラートランジスタの電源が入るのを抑制する。更に、遮光源ゾーン領域を有する縁部構造体は、Nitta, et al．で論じられている科学技術条件で非常に簡単に製造できる。Nitta, et al．はパラメータの効果を明確にし、ｏｎ状態で導電し、ｏｆｆ状態では、導電しない平行ＰＮ層からなるドリフト層を有する超接合半導体の大量生産を可能にしている。Ｎ形のドリフト領域での作動不純物の総量は、Ｐ形の区分領域の作動不純物の総量の１００％から１５０％の範囲内である。加えて、Ｎ形ドリフト領域とＰ形区分領域とのいずれか１方の幅は、他方の領域の９４％から１０６％の範囲内である。
米国特許第６,３００,１７１号(Frisina)は、高電圧半導体デバイスの縁部構造体の製造方法を開示する。この方法は、第１導電率形の第１半導体層を形成する第１工程と、この第１半導体層の頂面上に第１マスクを形成する第２工程と、このマスクの１部を除去して、マスクに少なくとも１つの開口部を形成する第３工程と、この少なくとも１つの開口部を介して、第１半導体層に第２導電率形のドーパントを導入する第４工程と、第１マスクを完全に除去し、第１半導体層上に、第１導電率形の第２半導体層を形成する第５工程と、第１半導体層に打込んだドーパントを放散させて、第１および第２の半導体層に第２導電率形のドープされた領域を形成する第６工程とを含む。第２工程から第６工程までを１回以上繰り返し、多数の第１導電率形の積層された半導体層と、第２導電率形の２列以上のドープ領域を含む最終縁部構造体を形成する。上記の列は、上記の多数の積層された半導体層に挿入され、その後マスクの開口部を介して打込まれたドープ領域を積層することにより形成され、高電圧半導体デバイスに近い列は、それより遠い列よりも深い。
米国特許第５,２１６,２７５号 米国特許第５,２１６,２７５号 米国特許第６,３０７,２４６号 米国特許第６,３００,１７１号
半導体デバイスには、電圧阻止能力の高い縁部端子を設けることが望ましい。この半導体デバイスでは、縁部端子の深くて広い溝の底部にはイオンが打込まれず、厚い酸化物領域を含む。また、半導体デバイスの製造に唯一のエピタキシアル沈着工程を使用する方法に匹敵する技術を用いて製造される半導体デバイスを提供することが望ましい。
簡単に述べると、本発明は、部分的に製造された半導体デバイスからなり、このデバイスは、相互に対向する第１及び第２の主表面を有する半導体基板を含む。この半導体基板は、第２主表面に第１導電率形の強くドープされた領域と、第１主表面に第１導電率形の軽くドープされた領域とを有する。この半導体デバイスは、更に第１主表面上に形成された第１酸化物層を含み、この酸化物で被覆された基板上に置かれたマスクを備える。この酸化物層を通り、複数個の第１溝と少なくとも１つの第２溝が、マスクの開口部を介して、半導体基板にエッチングされて形成され、台地が形成される。上記第１溝の各々は、強くドープされた領域に向け、第１主表面から第１深さ位置まで伸びる第１延長部を有し、上記少なくとも１つの第２溝は、強くドープされた領域に向け、第１主表面から第２深さ位置まで伸びる第２延長部分を有する。各台地は、第１主表面に対し所定の傾斜を維持する側壁面を有し、上記の複数個の溝の各々と上記の少なくとも１つの第２溝とは、台地の１つにより隣接する溝から離れている。上記の少なくとも１つの第２溝は、上記の複数個の第１溝の各々より深くて、広い。上記の部分的に製造された半導体デバイスは、台地の領域と複数個の第１溝との上に位置する第２酸化物層を含む。この第２酸化物層は、各台地の頂部を被覆し、複数個の第１溝の各々の頂部と、台地と複数個の第１溝を含む領域の縁部の少なくとも１つの第２溝を封止する。この部分的に製造された半導体デバイスは、フォトレジスト、窒化物、金属およびポリシリコンを含むグループがら選ばれたマスク材料製層を含む。この層は、少なくとも台地の領域と複数個の第１溝とを含む作動領域に隣接する縁部端子領域の所定領域に沈着するとともに、台地と複数個の第１溝を含む作動領域の地域の縁部の少なくとも１つの第２溝上に部分的に沈着する。上記の縁部端子領域は、上記の少なくとも１つの第２溝の１部を含む。作動領域とは、その上に半導体デバイスが形成される領域であり、端子領域とは、作動デバイスのセル同士の間を遮断する領域である。マスク層で被覆されない台地の領域と複数個の第１溝とは乾式酸化物エッチング法を用いてエッチングされて、上記の少なくとも１つの第２溝を含む複数個の溝上のオキシダント(酸化物)シールを除く。部分的に製造された半導体デバイスは、庇領域を含み、この庇領域はマスク材料を含み、マスク材料で保護されない酸化物層の領域を除去する湿式エッチング法により形成される。この庇領域は、上記の少なくとも１つの第２溝の１部の上まで伸びる。
本発明は、また、そのような部分的に製造された半導体デバイスの形成方法と、この方法から形成される半導体からなる。
上記の要約ならびに以下の詳細な説明は、添付図面と共に読めばより良く理解される。本発明を図示するため、図中には、現在好ましい実施例が図示されているが、本発明は、図示されているデバイスおよび器具そのものに限定されるものではない。
ある種の言葉が以下の記載に便宜上使用されているが、これに限るものではない。“右”、“左”、“下方”および“上方”の言葉は、言及している図面の方向を示すものである。“内方”および“外方”の言葉は、記載している物体とその示されている部分の幾何学的中心に向かうおよびこれから遠のく方向のことを言う。加えて、クレームおよび明細書中で使われている“ａ”の言葉は“少なくとも１つの”を意味する。
図１から図１２は、一般に、本発明による、半導体デバイスの縁部端子の深くて、広い溝の底部でのイオンの打込みを阻止する庇部分を用いる接合デバイスを製造する方法を示す。
図１に関しては、重たくドープされたＮ＋基板３と軽くドープされたＮ−層５とを含む半導体ウエハの部分図が示されている。ここで用いられているように、導電率とは、記載の実施例に制限されるが、当業者であれば、Ｐ形導電率は、Ｎ形導電率に変えることができ、上記の半導体デバイスはそれでも機能的には正しい（即ち、第１あるいは第２導電率形を用いると言っている。）ことが分かる。よって、ここで使用する場合、ＮまたはＰと言っているのはＮはＰに置き換えることができ、ＰはＮに置き換えることができることを意味する。
図２に関しては、遮断材料の層(第１酸化物層)６がＮ−層５の頂部に、約０.２から５.０マイクロメータあるいはミクロン(μｍ)の深さで形成されている。この層を当てがう方法は、ＳＯＧ（ファイバーグラス）、沈着、成長あるいはこれらの組み合わせを含むグループから選ばれる。この方法の最後の方の工程では、遮断材料あるいは第１酸化物層６はその下方にＮ−領域の打込みを阻止する。
図３に関しては、従来の技術を用いて、Ｎ−層５がエッチングされて溝９、７および台地１１が形成され、エッチングで形成された少なくとも１つの第１溝９の各底部が、Ｎ＋基板３と、Ｎ−層５と間の界面に第１深さ(Ｂ)で接近し、エッチングで形成された少なくとも１つの第２溝７の各底部が、Ｎ＋基板３とＮ−層５との間の界面に深さ(Ｂ’)で接近している。エッチング方法により複数個の作動領域溝９と複数個の縁部端子溝７が生じている。よって、これらの溝９と７とが台地１１を形成する。台地１１は、作動領域の周りの縁部端子あるいは縁部端子領域に対向して、作動領域にあるので、台地１１とはデバイスの台地のことを言う。作動領域とは、その上に、半導体デバイスが形成される領域であり、端子領域とは、作動デバイスのセル同士間を遮断する領域である。よって、第２溝７は作動領域と縁部端子領域と間の境界に位置し、第１溝９は、台地１１と共に作動領域内にある。第２溝７は、作動領域と縁部端子領域と間の隔離領域あるいは間隙を提供する。
第１溝９が、基板(強くドープされている領域)３に向け、エピタキシアル層５の第１主表面から第１深さ位置まで深さ(Ｂ)で伸びているが、第１溝９は、基板(強くドープされた領域)３に到る全ての距離に亘って伸びる必要はない。同様に第２溝７が、基板(強くドープされている領域)３に向け、エピタキシアル層５の第１主表面から第２深さ位置まで深さ(Ｂ’)で伸びているが、第２溝７も、基板(重たくドープされた領域)３に到る全ての距離に亘って伸びる必要はない。
第２深さ(Ｂ’)は、第１深さ(Ｂ)より大きいので、第２溝７は第１溝９より深い。同様に、第１溝９は、各々、幅(Ａ)を有し、第２溝７は、各々、幅(Ａ’)を有する。第２幅(Ａ’)は、第１幅(Ａ)より大きいので、第２溝７は、また、第１溝９より広い。
明確には図示していないが、第１溝９及び第２溝７は、各々、溝埋め方法(後述する)を容易にするため各底部より各頂部において約１％から１０％分広いほうが好ましい。よって、台地１１の側壁面は、エピタキシアル層５の第１主表面に対し所定の傾斜を維持する。
図４は、作動領域に位置する複数個の第１溝９と台地１１とを取り囲む１つの連続する第２溝７を示す基板の多くの可能な平面図の１つを示す。図４は、また、作動領域及び端子領域の位置を示す。図示のように、複数個の第１溝９が中央領域にあり、これを取り囲む外側の第２溝７と共に複数個の台地１１を形成する。図３と図４に示すように、第２溝７は、第１溝９より広くて、深い。第１溝９、第２溝７及び台地１１のその他多くの幾何学的配置も本発明から逸脱することなく考えられる。例えば、相互に同心関係にある複数の第２溝あるいは第２溝７に不連続部分があるもの等である。
図５は、化学蒸着法(ＣＶＤ)により、各台地１１、各第１溝９および各第２溝７の頂部を厚さが約１−３μｍの範囲の酸化物の第２層１２で被覆した後の複数個の台地１１を示す。第１溝９と、第２溝７との各々の頂部を第２酸化物層１２でシールすると、第１溝９と第２溝７との各々内に空洞１４が形成される。
図６は、厚さ約０.２−５.０μｍのマスク材料１５を沈着し、作動領域の上から、作動領域の縁部にある(深くて広い)第２溝７のほぼ中央の点まで層１５を取除いた図５の構造体を示す。マスク材料１５は、フォトレジスト、窒化物、金属、ポリシリコン等である。このマスク材料１５は、第２溝７の１部と重なる。
図７は、乾式酸化物エンチング工程で、ＣＶＤ法(図５)により沈着された露出した酸化物１２を約０.２−３.０μｍ除去し、これにより作動領域における第１溝９の頂部を開くと共に、作動領域の縁部にある(深くて広い)第２溝７の頂部の１部を開いた後の図６の構造体を示す。
図８は、湿式酸化物エッチング工程でマスク材料１５によって保護されていない領域における露出した台地１１と、第１溝９および第２溝７から、残っている酸化物を除去した後の図７の構造体を示す。酸化物層６は残り、マスク材料１５は、第２溝７の１部に覆いかぶさっている。
図９は、図８の構造体に、第１所定角度Φ(即ち、第１所定打込み角度Φ)からのイオンの打込みを図示する。第１所定打込み角度Φは第１溝９の幅(Ａ)と深さ(Ｂ)とにより決定され、垂線から約２度から１２度である。第１所定打込み角度Φを決定するのに、幅(Ａ)と深さ(Ｂ)とを用いると、作動領域における溝９と溝７の側壁のみに確実にイオンが打込まれる。いずれかの溝９あるいは溝７の底部にイオンを打込むと基板を半導体に変換し、構造体の逆電圧を阻止する能力を無くさせてしまう。イオン打込みは、約２０−２００キロエレクトロンボルト(ｋeV)の範囲のエネルギレベルでなされ、Ｎ形ドーパントの約１Ｅ１０から１Ｅ１４ｃｍ−２(即ち、約１ｘ１０１０から１ｘ１０１４ｃｍ−２)の範囲の量を注入する。よって、第１導電率形のドーパントが、少なくとも１つの所定の台地に第１所定着床角度Φで打込まれ、溝９の側壁表面には重たくドープされた領域よりも低いドープ濃度を有する第１導電率形の第１ドープ領域を形成する。
図１０は、図９の構造体に、第２所定角度Φ’(即ち、第２所定打込み角度Φ’)からのイオンの打込みを図示する。第２所定打込み角度Φ’も第１溝９の幅(Ａ)と深さ(Ｂ)とにより決定され、垂線から約−２度から−１２度である。図９に示すように、第２所定打込み角度Φ’を決定するのに、幅(Ａ)と深さ(Ｂ)とを用いると、作動領域における溝９と溝７の側壁のみに確実にイオンが打込まれる。イオン打込みは、約２０−２００ｋeVの範囲のエネルギ・レベルでなされ、Ｐ形ドーパントの約１Ｅ１０から１Ｅ１４ｃｍ−２の範囲の量を注入する。よって、第２導電率形のドーパントが、少なくとも１つの所定の台地１１に第２所定打込み角度Φ’で、第１導電率形のドーパントを打込まれた側壁表面に対向する少なくとも１つの台地１１の側壁表面に打込まれ、第１導電率形のドーパントを打込まれた側壁に対向する側壁表面に第２導電率形の第２ドープ領域を提供し、複数個の溝９の少なくとも１つの深さ方向に沿って位置する第１及び第２ドープ領域からなるＰ−Ｎ接合を形成すると共に、作動領域のイオンが打込まれない外側壁を提供する。
図１１は、溝を再充填し、平坦化方法が完了した後の図１０の構造体を示す。溝には酸化物１７が再充填され、窒化珪素等の絶縁材料製薄層を酸化物上に沈着させて、酸化物沈着にはつきものである表面の反り返りの問題を回避している。この構造体は、次いで、周知の方法で平坦化される。
半導体デバイスの頂面における第１導電率形領域と第２導電率形領域との各ドーパントの横寸法は、溝９の隣接対の両側壁表面から第１および第２のドープされた領域のＰ−Ｎ接合までの距離より大きい。
図１２は、溝７および９に絶縁材料１７が充填され、頂面が平坦化された後形成された、Ｐ＋本体領域２２およびＮ＋ソース領域２０が打込まれた図１１のデバイスを示す。構造体上に超接合デバイスを製造した後、Ｐ＋本体領域２２を打ち込み、これを打ち込んだ領域にゲート２０を沈着し、ゲート導電体２６とゲート酸化物２４とを加える。これらの処理は全て当業界で周知の方法を用いて行われる。上記の両領域２０、２２の形成、その後のゲート絶縁体２４の形成、およびゲート伝導体２６の沈着とエッチングは周知である。よって、ゲート電極層２０は、溝７と９の少なくとも１方で、第１主表面上に形成される。上記のゲート電極層２０は、第１ドープ領域とオーミック(抵抗)接触するが、ショットキー(Ｓｃｈｏｔｔｋｙ)接触するほうが好ましい。この構造体に建造あるいは形成されたデバイスの性能としては、従来の半導体・トランジスタデバイスと比べ、電子雪崩破壊電圧(Ｖｂ)特性の向上である。ＭＯＳゲートデバイスの形成に必要なその後の工程は、同様に周知である。よって、第１および第２ドープ領域の第１主表面に電気的の第２ドープ領域に連結する、第２導電率形の第３ドープ領域を設け、第１主表面あるいは１つの溝９の側壁面の少なくとも１方に第１導電率形の第４ドープ領域を、第３ドープ領域を挟んで第１ドープ領域に対向するように設けて、追加の打込みを行うこともできる。ゲート電極層２０は、第１ドープ領域と第４ドープ領域との間にゲート絶縁層２４を介在させて第３ドープ領域に対向させて設けれている。
よって、好ましい実施例は、複数個の溝９の深さ方向に沿って位置する第１ドープ領域と第２ドープ領域とのＰ−Ｎ接合を設けられていることが分かる。従来のＭＯＳＦＥＴデバイスは周知の工程を用いて、作動領域に形成することができる。
上記より、本発明は、デバイスの縁部端子に、深くて広い溝の底部へのイオン注入を阻止する庇部分を用い、これによりデバイスの端子の電圧阻止能力を高める、半導体デバイスの製造方法、部分的に製造された半導体デバイスおよび半導体デバイスに関する。当業者であれば、上記の実施例には、その広い発明概念から逸脱することなく変形が可能であることが感得せられる。よって、本発明は、開示されている特定の実施例に限定されるものではなく、添付特許請求の範囲に記載されている本発明の精神と範囲内の変形例もカバーするものである。
半導体基板の部分断面図である。 遮断層形成後の図１の基板の部分断面図である。 エッチング工程後の図２の半導体基板の部分断面図である。 図３の基板の平面図である。 沈着工程実施後の図３の基板の部分断面図である。 マスク層沈着後の図５の基板の部分断面図である。 乾式エッチング工程後の図６の部分断面図である。 湿式エッチング工程後の図７の基板の部分断面図である。 或る第１角度からのイオン注入を示す図８の基板の部分断面図である。 或る第２角度からのイオン注入を示す図９の基板の部分断面図である。 溝埋め後に化学機械研磨工程(ＣＭＰ)を施した図１０の基板の部分断面図である。 超接合デバイスをその上に形成した図１０の基板の部分断面図である。

Claims (18)

  1. 部分的に製造された半導体デバイスであって、
    半導体基板は相互に対向する第１主表面と第２主表面とを有し、
    上記の半導体基板は、その第２主表面に第１導電率形の強くドープされた領域を有するとともに、その第１主表面に上記第１導電率形の軽くドープされた領域とを有し、
    上記の第１主表面上に第１酸化物層が形成され、この酸化物で被覆された基板上にマスクが置かれ、複数個の第１溝と、少なくとも１つの第２溝とが、マスクの開口部を介して、酸化物層を通って半導体基板内にエッチングにより形成されて、台地(メサ)を形成し、各第１溝９は、強くドープされた領域に向け第１主表面から第１深さ位置まで伸びる第１延長部分を有し、少なくとも１つの第２溝は、強くドープされた領域に向け、第１表面から第２深さ位置まで伸びる第２延長部分を有し、各台地は側壁面を備え、複数個の第１溝の各々と少なくとも１つの第２溝とは、隣接する溝から台地の１つにより離されており、少なくとも１つの第２溝は、複数個の第１溝の各々より深くて、広く、
    第２酸化物層が、台地の領域と複数個の第１溝との上に形成されており、この第２酸化物層は、各台地の頂部を覆い、複数個の第１溝各々の頂部と、台地と複数個の第１溝とを含む領域の縁部の少なくとも１つの第２溝をシールし、
    フォトレジスト、窒化物、金属およびポリシリコンを含むグループから選ばれたマスク材料の層が、少なくとも台地の領域と複数個の第１溝とを含む作動領域に隣接する縁部端子領域の所定領域上と、台地と複数個の第１溝とを含む作動領域の地域の縁部の少なくとも１つの第２溝上の１部分に沈着せられ、縁部端子領域は少なくとも１つの第２溝の１部分を含み、作動領域はその上に半導体デバイスが形成される領域であって、端子領域とは、半導体デバイスのセル同士間を遮断する領域であり、
    マスク層で被覆されない台地の領域と複数個の第１溝オキシダント・シールは、少なくとも１つの第２溝を含む複数個の第１溝上で除去され、
    マスク材料を含む庇領域が、マスク材料により被覆されない酸化物層の領域を除去する湿式エッチング法により形成され、この庇領域が上記の少なくとも１つの第２溝上に部分的に伸び、
    イオン注入領域は、作動領域の各溝の側壁を含み、上記の複数個の第１溝の各々の第１深さ方向および少なくとも１つの第２溝の１部の第２深さ方向に沿ってＰ−Ｎ接合を形成するもの。
  2. 請求項１に記載の部分的に製造された半導体デバイスであって、各台地の側壁面が、第１主表面に対し所定傾斜角度を維持するもの。
  3. 請求項１に記載の部分的に製造された半導体デバイスであって、更に、上記の作動領域に位置する複数個の第１溝と、上記の縁部端子領域に少なくとも部分的に位置する少なくとも１つの第２溝とに充填される遮断材料と、
    平坦化された頂面とを備えるもの。
  4. 相互に対向する第１主表面と第２主表面とを有する半導体基板からなる半導体デバイスであって、
    上記の半導体基板は、その第２主表面に、第１導電率形の強くドープされた領域と、その第１主表面に上記第１導電率形が軽くドープされた領域とを有し、
    上記の第１主表面上に第１酸化物層が形成され、この酸化物で被覆された基板上にマスクが置かれ、複数個の第１溝と、少なくとも１つの第２溝とが、マスクの開口部を介して、酸化物層を通って半導体基板内にエッチングにより形成されて、台地を形成し、各第１溝９は、強くドープされた領域に向け第１主表面から第１深さ位置まで伸びる第１延長部分を有し、少なくとも１つの第２溝は、強くドープされた領域に向け、第１表面から第２深さ位置まで伸びる第２延長部分を有し、各台地は側壁面を備え、複数個の第１溝の各々と少なくとも１つの第２溝とは、隣接する溝から台地の１つにより離されており、少なくとも１つの第２溝は、複数個の第１溝の各々より深くて、広く、
    第２酸化物層が、台地の領域と複数個の第１溝との上に形成されており、この第２酸化物層は、各台地の頂部を覆うと共に、複数個の第１溝各々と、台地と複数個の第１溝を含む領域の縁部の少なくとも１つの第２溝とをシールし、
    フォトレジスト、窒化物、金属およびポリシリコンを含むグループから選ばれたマスク材料の層が、少なくとも台地の領域と複数個の第１溝とを含む作動領域に隣接する縁部端子領域の所定領域上と、台地と複数個の第１溝とを含む作動領域の地域の縁部の少なくとも１つの第２溝上の１部分に沈着せられ、縁部端子領域は少なくとも１つの第２溝の１部分を含み、
    マスク層で被覆されない台地の領域と複数個の第１溝のオキシダント・シールは、少なくとも１つの第２溝を含む複数個の第１溝上で除去され、
    マスク材料をふくむ庇領域が、マスク材料により被覆されない酸化物層の領域を除去する湿式エッチング法により形成され、この庇領域が上記の少なくとも１つの第２溝上に部分的に伸び、
    作動領域における各溝の側壁を含み、複数個の第１溝の各々の第１深さ方向と、少なくとも１つの第２溝の１部の第２深さ方向に沿うＰ−Ｎ接合を形成するイオン注入領域と、
    上記の作動領域に位置する複数個の第１溝と、上記の縁部端子領域に位置する少なくとも１つの第２溝とに充填される遮断材料と、
    平坦化された頂面と、
    デバイスの上に形成される超接合デバイスとを備え、作動領域とは、その上にこの超接合デバイスが形成される領域であって、端子領域とは、超接合デバイスのセル同士間を遮断するもの。
  5. 半導体デバイスの製造方法であって、
    相互に対向する第１主表面と第２主表面とを有する半導体基板を設け、この半導体基板は、その第２主表面に、第１導電率形の強くドープされた領域と、その第１主表面に上記第１導電率形の軽くドープされた領域とを有し、
    第１導電率形の軽くドープされた領域の露出面を酸化し、
    複数個の第１溝と、少なくとも１つの第２溝と、台地とを半導体基板内に設け、各第１溝は、強くドープされた領域に向け第１主表面から第１深さ位置まで伸びる第１延長部分を有し、少なくとも１つの第２溝は、強くドープされた領域に向け、第１表面から第２深さ位置まで伸びる第２延長部分を有し、各台地は側壁面を備え、複数個の第１溝の各々と少なくとも１つの第２溝とは、隣接する溝から台地の１つにより離されており、少なくとも１つの第２溝は、複数個の第１溝の各々より深くて、広く、少なくとも１つの第２溝は、作動領域と端子領域との間の境界に位置し、作動領域とは、その上に半導体デバイスが形成される領域であって、端子領域とは、作動デバイスのセル同士間を遮断するものであり、
    化学蒸着法（ＣＶＤ）工程を行って、複数個の第１溝の各々の頂部と、少なくとも１つの第２溝の頂部とをシールし、複数個の第１溝の各々と、少なくとも１つの第２溝とに空洞を生じさせて、各台地の頂部を被覆し、
    フォトレジスト、窒化物、金属およびポリシリコンを含むグループから選ばれた材料の層を、縁部端子領域上と、作動領域と縁部端子領域との境界の第２溝上の１部分とに沈着させ、
    乾式酸化物エッチング工程を行い、複数個の第１溝と少なくとも１つの第２溝上とのシールを除去し、
    湿式酸化物エッチング工程を行い、ＣＶＤ工程後、複数個の第１溝と少なくとも１つの第２溝内に残存している酸化物および、最初の酸化で残存している台地上の酸化物を除去し、フォトレジスト、窒化物、金属ないしポリシリコン材料の庇部分を、作動領域と端子領域との間の境界の少なくとも１つの第２溝上に形成し、
    複数個の第１溝の隣接対のもの同士間の半導体基板の少なくとも１つの台地に、１つの溝の側壁面で、第１導電率形のドーパントを打込み、上記の１つの溝の側壁面に、強くドープされた領域よりも低いドープ濃度を有する第１導電率形の第１ドープ領域を形成し、上記庇部分は、作動領域と端子領域との間の境界の少なくとも１つの第２溝の底部にドーパントが打込まれることを阻止し、
    第１導電率形のドーパントを打込んだ側壁に対向する側壁面で、少なくとも１つの台地に第２導電率形のドーパントを打込んで、第１導電率形のドーパントを打込んだ側壁に対向する側壁面に第２導電率形の第２ドープ領域を設け、
    上記複数個の第１溝に遮断材料を再充填し、
    デバイスの表面を平坦化すること。
  6. 請求項５に記載した半導体デバイスの製造方法であって、
    更に、生じた構造体に超接合デバイスを形成することからなるもの。
  7. 請求項５に記載した半導体デバイスの製造方法であって、
    更に、第２ドープ領域と電気的に接続する、第２導電率形の第３ド−プ領域を、第１および第２ドープ領域の第１主表面に設け、
    第１導電率形の第４ドープ領域を、この領域が、第３ドープ領域を介在させて、第１ドープ領域に対向するよう、上記の１つの溝の第１主表面あるいは側壁面に設け、
    第３ドープ領域の上方、第１ドープ領域と第４ドープ領域との間に、ゲート遮断層を介在させてゲート電極層を設けることからなるもの。
  8. 請求項７に記載した半導体デバイスの製造方法であって、ゲート電極層を少なくとも１つの溝に形成することからなるもの。
  9. 請求項７に記載した半導体デバイスの製造方法であって、ゲート電極層を第１主表面上に形成することからなるもの。
  10. 請求項５に記載した半導体デバイスの製造方法であって、
    更に第２ドープ領域に電気的に接続する第２導電率形の第３ドープ領域を第１および第２ド−プ領域の第主表面に設けることからなるもの。
  11. 請求項５に記載した半導体デバイスの製造方法であって、
    更に、電極層を第１ドープ領域にショトキー接触させることからなるもの。
  12. 請求項３に記載した半導体デバイスの製造方法において、
    半導体デバイスの頂面における第１および第２導電率形の領域の各ドーパントの横寸法が、隣接対の溝の両側壁面から第１および第２ドープ領域のＰ−Ｎ接合までの距離より大きいもの。
  13. 請求項４に記載の半導体デバイスにおいて、各台地の側壁面が第１主表面に対し、所定の傾斜角度を維持するもの。
  14. 請求項５に記載した半導体デバイスの製造方法において、各台地の側壁面が第１主表面に対し、所定の傾斜角度を維持するもの。
  15. 請求項５に記載した半導体デバイスの製造方法であって、上記のシールが、複数個の第１溝および少なくとも１つの第２溝に如何なる物質も沈着させないもの。
  16. 請求項５に記載した半導体デバイスの製造方法であって、第１導電率形のドーパントが第１所定打込み角度で打込まれるもの。
  17. 請求項５に記載した半導体デバイスの製造方法であって、第２導電率形のドーパントが第２所定打込み角度で打込まれるもの
  18. 請求項第５項の方法により形成される半導体デバイス。

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