CN110896053B - 屏蔽栅场效应晶体管及其形成方法 - Google Patents

屏蔽栅场效应晶体管及其形成方法 Download PDF

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Abstract

本发明提供了一种屏蔽栅场效应晶体管及其形成方法。其中，在制备屏蔽电极时，使得位于元胞区中的第一屏蔽电极和位于源极连接区中的第二屏蔽电极的高度均降低，从而在制备隔离层时，即可以利用隔离层的保护，而避免第一介质层中包覆第二屏蔽电极的部分横向暴露出，进而可以防止第一介质层中包覆第二屏蔽电极的部分被侧向侵蚀的问题，如此一来，即可以有效解决源极连接区中的第二屏蔽电极与栅电极出现短接的现象。

Description

屏蔽栅场效应晶体管及其形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种屏蔽栅场效应晶体管及其形成方法。
背景技术
屏蔽栅场效应晶体管(Shielded Gate Trench，SGT)，由于其具有较低的栅漏电容Cgd、很低的导通电阻、以及较高的耐压性能，进而更有利于半导体集成电路的灵活应用。具体而言，在屏蔽栅场效应晶体管中，通过在栅电极的下方设置屏蔽电极，从而可以大幅降低了栅漏电容，并且屏蔽栅场效应晶体管的漂流区中还具有较高的杂质载流子浓度，能够为器件的击穿电压提供额外的益处，相应的可以降低导通电阻。
相比于其他的沟槽型场效应晶体管，屏蔽栅场效应晶体管虽然有着诸多的性能优势，然而其制备工艺也更为复杂。例如，栅电极和屏蔽电极之间的隔离性能是屏蔽栅场效应晶体管的重要指标之一，然而在形成屏蔽电极之后，并在所述屏蔽电极的基础上进一步制备隔离层和栅电极时，由于制备工艺难以控制，常常会导致屏蔽电极和栅电极之间出现短接的问题。
具体而言，一种屏蔽栅场效应晶体管的形成方法通常包括如下步骤。
第一步骤，具体参考图1a所示，提供一衬底10，所述衬底10定义有元胞区10A和源极连接区10B。以及，在所述衬底10中形成有栅极沟槽，所述栅极沟槽中位于元胞区10A中的部分构成第一沟槽11A，所述栅极沟槽中位于源极连接区10B中的部分构成第二沟槽11B。
第二步骤，继续参考图1a所示，在所述栅极沟槽中依次形成介质层20和屏蔽电极。其中，所述屏蔽电极位于所述第一沟槽11A中的部分构成第一屏蔽电极30A，所述第一屏蔽电极30A的顶表面低于所述衬底10的顶表面，以及所述屏蔽电极位于第二沟槽11B中的部分构成第二屏蔽电极30B，所述第二屏蔽电极30B的顶表面例如与衬底10的顶表面齐平。
具体而言，在形成所述屏蔽电极时，通常需要形成一掩膜层40，以利用所述掩膜层40覆盖第二沟槽11B中的电极材料层，从而在刻蚀第一沟槽11A中的电极材料层以形成高度较低的第一屏蔽电极30A时，可以保留第二沟槽11B中的电极材料层，并构成第二屏蔽电极30B。
第三步骤，具体参考图1b所示，在所述栅极沟槽的第一沟槽11A中填充隔离材料层51。
第四步骤，具体参考图1c所示，刻蚀所述第一沟槽11A中的所述隔离材料层51，以形成隔离层50。
需要说明的是，虽然在第二沟槽11B的上方遮盖有掩膜层40，然而，在刻蚀所述隔离材料层51时，刻蚀剂仍然会通过掩膜层40的侧边侧向侵蚀形成在第二沟槽11B中的介质层20，从而会在第二屏蔽电极30B和第二沟槽11B的沟槽侧壁之间形成有空洞20a，所述空洞20a相应的暴露出第二沟槽11B中的第二屏蔽电极30B。
第五步骤，具体参考图1d所示，在所述栅极沟槽的第一沟槽11A中形成栅电极60，所述栅电极60形成在所述隔离层50上。
然而，如上所述，所述第二沟槽11B中的部分介质层20被侵蚀，从而形成有空洞20a而暴露出第二屏蔽电极30B，进而在形成栅电极60时，栅电极60的导电材料相应的会填充所述空洞20a，并且填充在所述空洞20a中的导电材料60a即会与所述第二屏蔽电极30B电性连接，此时，通过空洞20a中的导电材料60a相应的会导致屏蔽电极和栅电极60短接。
应当认识到，虽然通过增加掩膜层40的宽度尺寸，以增大所述掩膜层40在所述第二沟槽11B外围的覆盖范围，从而在对隔离材料层进行刻蚀时，可以缓解刻蚀剂从掩膜层40的侧边侧向侵蚀第二沟槽11B中的介质层20的问题。然而，这种增加掩膜层的尺寸的方法，不仅会导致器件的整体尺寸受到限制，不利于实现器件尺寸的缩减；并且，即使通过增加掩膜层40的宽度尺寸，仍然不能够避免在元胞区10A和源极连接区10B的交界处刻蚀剂侧向侵蚀第二沟槽中的介质层20的问题，此时仍然会引发屏蔽电极和栅电极60短接的现象。
发明内容
本发明的目的在于提供一种屏蔽栅场效应晶体管的形成方法，以解决现有的屏蔽栅场效应晶体管中容易出现屏蔽电极和栅电极短接的问题。
为解决上述技术问题，本发明提供一种屏蔽栅场效应晶体管的形成方法，包括：
提供一衬底，所述衬底定义有元胞区和源极连接区，以及在所述衬底中形成有栅极沟槽，所述栅极沟槽具有位于所述元胞区中的第一沟槽和位于所述源极连接区中的第二沟槽，所述第一沟槽和所述第二沟槽相互连通；
在所述栅极沟槽中依次形成第一介质层和屏蔽电极，所述第一介质层覆盖所述栅极沟槽的底壁和侧壁，以及所述屏蔽电极中位于所述第一沟槽中的部分构成第一屏蔽电极，所述屏蔽电极中位于所述第二沟槽中的部分构成第二屏蔽电极，所述第一屏蔽电极和所述第二屏蔽电极的顶表面均低于所述衬底的顶表面；
在所述栅极沟槽中形成隔离层，所述隔离层中位于所述第一沟槽中的部分构成第一隔离层，所述第一隔离层覆盖所述第一屏蔽电极，并且所述第一隔离层的顶表面低于所述衬底的顶表面，以及所述隔离层中位于第二沟槽中的部分构成形成第二隔离层，所述第二隔离层覆盖所述第二屏蔽电极；以及，
在所述栅极沟槽中形成栅电极，所述栅电极包括位于所述第一沟槽中的第一栅电极，所述第一栅电极形成在所述第一隔离层上。
可选的，所述第二屏蔽电极的顶表面不高于所述第一隔离层的顶表面。
可选的，所述屏蔽电极的形成方法包括：
在所述栅极沟槽中填充电极材料层；以及，
刻蚀所述电极材料层，以使所述电极材料层中位于第一沟槽和位于第二沟槽中的高度均降低，并分别构成所述第一屏蔽电极和所述第二屏蔽电极。
可选的，所述隔离层的形成方法包括：
在所述栅极沟槽中填充隔离材料层；以及，
刻蚀所述隔离材料层，以使所述隔离材料层中位于第一沟槽和位于第二沟槽中的高度均降低，并分别形成所述第一隔离层和所述第二隔离层。
可选的，在形成所述栅电极时，所述栅电极还包括位于所述第二沟槽中的第二栅电极，所述第二栅电极形成在所述第二隔离层上。
可选的，在形成所述栅电极之后，还包括：
依次刻蚀所述第二栅电极和所述第二隔离层，至暴露出所述第二屏蔽电极，以在所述第二沟槽中形成一开口；以及，
在所述开口中形成第二导电插塞，所述第二导电插塞与所述第二屏蔽电极电性连接。
可选的，在刻蚀所述第二栅电极以形成所述开口时，部分去除位于所述第二沟槽中的第二栅电极，以使剩余的第二栅电极的部分侧壁暴露于所述开口中；
以及，在部分去除所述第二栅电极之后，以及形成第二导电插塞之前，还包括：在所述开口的侧壁上形成隔离侧墙，所述隔离侧墙覆盖所述第二栅电极。
可选的，所述隔离层的形成方法包括：
在所述栅极沟槽中填充隔离材料层；
在所述衬底上形成掩膜层，所述掩膜层至少遮盖在所述第二沟槽的上方；以及，
以所述掩膜层为掩膜刻蚀所述隔离材料层，以使所述隔离材料层在第一沟槽中的高度降低，并形成所述第一隔离层，以及保留所述隔离材料层中位于第二沟槽中的部分，并形成所述第二隔离层。
可选的，在形成所述栅电极之后，还包括：
刻蚀所述第二隔离层，至暴露出所述第二屏蔽电极，以在所述第二沟槽中形成一开口；以及，
在所述开口中形成第二导电插塞，所述第二导电插塞与所述第二屏蔽电极电性连接。
可选的，在形成所述栅电极之后，还包括：
至少在所述元胞区的衬底中形成源区，以及在所述元胞区的衬底的顶表面上形成第一导电插塞，所述第一导电插塞与所述源区电性连接，并且所述第二导电插塞的宽度尺寸大于所述第一导电插塞的宽度尺寸。
可选的，所述衬底还定义有栅极连接区，所述栅极沟槽中位于所述栅极连接区的部分构成第三沟槽，所述第三沟槽和所述第一沟槽相互连通；
以及，在形成所述栅电极时，所述栅电极还包括位于所述第三沟槽中的第三栅电极。
可选的，在形成所述屏蔽电极时，所述屏蔽电极还形成在所述第三沟槽中以构成第三屏蔽电极；
以及，在形成所述隔离层时，所述隔离层还形成在所述第三沟槽中以构成第三隔离层，所述第三隔离层覆盖所述第三屏蔽电极，并且所述第三隔离层的顶表面低于所述衬底的顶表面。
基于如上所述的形成方法，本发明还提供了一种屏蔽栅场效应晶体管，包括：
衬底，所述衬底定义有元胞区和源极连接区，以及在所述衬底中形成有栅极沟槽，所述栅极沟槽具有位于所述元胞区中的第一沟槽和位于所述源极连接区中的第二沟槽，所述第一沟槽和所述第二沟槽相互连通；
第一介质层，覆盖所述栅极沟槽的底壁和侧壁；
屏蔽电极，形成在所述第一介质层上，以及所述屏蔽电极包括位于所述第一沟槽中的第一屏蔽电极和位于所述第二沟槽中的第二屏蔽电极，所述第一屏蔽电极和所述第二屏蔽电极的顶表面均低于所述衬底的顶表面；
隔离层，形成在所述栅极沟槽中并位于所述屏蔽电极上，以及所述隔离层包括位于所述第一沟槽中的第一隔离层和位于所述第二沟槽中的第二隔离层，所述第一隔离层覆盖所述第一屏蔽电极，并且所述第一隔离层的顶表面低于所述衬底的顶表面，所述第二隔离层覆盖至少部分所述第二屏蔽电极；
栅电极，形成在所述栅极沟槽中，以及所述栅电极包括位于所述第一沟槽中的第一栅电极，所述第一栅电极形成在所述第一隔离层上。
可选的，所述第一屏蔽电极和所述第二屏蔽电极的顶部位置均位于第一高度位置，所述第一高度位置低于栅极沟槽的顶部位置。
可选的，所述第一隔离层和所述第二隔离层的顶部位置均位于第二高度位置，所述第二高度位置低于栅极沟槽的顶部位置。
可选的，所述栅电极还包括位于所述第二沟槽中的第二栅电极，所述第二栅电极形成在所述第二隔离层的上方。
可选的，所述第二隔离层和所述第二栅电极均覆盖所述第二沟槽的沟槽侧壁，并在所述第二沟槽远离沟槽侧壁的区域中围绕出一开口，所述开口的底部延伸至所述第二屏蔽电极；
以及，所述屏蔽栅场效应晶体管还包括：
隔离侧墙，覆盖所述开口的侧壁，以至少覆盖所述第二栅电极；
第二导电插塞，形成在覆盖有所述隔离侧墙的开口中，并与所述第二屏蔽电极电性连接。
可选的，所述第二隔离层的顶表面不低于所述衬底的顶表面。
可选的，所述第二隔离层覆盖所述第二沟槽的沟槽侧壁，并在所述第二沟槽远离沟槽侧壁的区域中围绕出一开口，所述开口的底部延伸至所述第二屏蔽电极；
以及，所述屏蔽栅场效应晶体管还包括第二导电插塞，所述第二导电插塞形成在所述开口中，并与所述第二屏蔽电极电性连接。
可选的，所述衬底还定义有栅极连接区，所述栅极沟槽中位于所述栅极连接区的部分构成第三沟槽，所述第三沟槽和所述第一沟槽相互连通；以及，所述栅电极还包括位于所述第三沟槽中的第三栅电极。
可选的，所述屏蔽电极还包括位于所述第三沟槽中的第三屏蔽电极；以及，所述隔离层还包括位于所述第三沟槽中的第三隔离层，所述第三隔离层覆盖所述第三屏蔽电极，并且所述第三隔离层的顶表面低于所述衬底的顶表面。
在本发明提供的屏蔽栅场效应晶体管的形成方法中，在制备屏蔽电极时，降低了位于源极连接区中的第二屏蔽电极的高度，从而在制备隔离层的过程中，可以避免第一介质层中包覆第二屏蔽电极的部分横向暴露出(即，可以避免第一介质层中正对在所述第二屏蔽电极和沟槽侧壁之间的部分横向暴露出)，进而可以防止第一介质层中包覆第二屏蔽电极的部分被侧向侵蚀的问题。如此一来，即可以有效解决源极连接区中的第二屏蔽电极与栅电极出现短接的现象，相应的确保了屏蔽电极和栅电极之间的电性隔离。
此外，本发明提供的形成方法中，还可以在同一工艺步骤中同时降低位于元胞区中的第一屏蔽电极的高度和位于源极连接区中的第二屏蔽电极的高度。此时，即可以省略一道用于遮盖源极连接区的光罩，不仅有利于简化工艺和节省成本，并且还能够改善传统工艺中受到掩膜层的限制而使得器件尺寸无法缩减的问题。
附图说明
图1a～图1d为一种屏蔽栅场效应晶体管在其制备过程中的结构示意图；
图2为本发明实施例一中的屏蔽栅场效应晶体管的形成方法的流程示意图；
图3a～图3g为本发明实施例一中的屏蔽栅场效应晶体管的形成方法在其制备过程中的结构示意图；
图4a～图4e为本发明实施例二中的屏蔽栅场效应晶体管的形成方法在其执行步骤S300之后的结构示意图。
其中，附图标记如下：
10-衬底；
10A-元胞区； 10B-源极连接区；
11A-第一沟槽； 11B-第二沟槽；
20-介质层； 20a-空洞；
30A-第一屏蔽电极 30B-第二屏蔽电极；
40-掩膜层；
51-隔离材料层； 50-隔离层；
60-栅电极； 60a-空洞中的导电材料；
100-衬底； 100A-元胞区；
100B-源极连接区； 100C-栅极连接区；
101-源区； 102-阱区；
110-栅极沟槽； 110A-第一沟槽；
110B-第二沟槽； 110C-第三沟槽；
210-第一介质层； 220-第二介质层；
300-屏蔽电极； 300A-第一屏蔽电极；
300B-第二屏蔽电极； 300C-第三屏蔽电极；
400-掩膜层； 410-衬氧化层；
420-第一硬质掩膜层； 430-第二硬质掩膜层；
500/500’-隔离层； 500A-第一隔离层；
500B/500B’-第二隔离层； 500C-第三隔离层；
510-隔离材料层； 520-掩膜层；
600-栅电极； 600A-第一栅电极；
600B-第二栅电极； 600C-第三栅电极；
700-遮蔽层；
810a-第一接触窗； 820a/820a’-开口；
830a-第三接触窗；
810-第一导电插塞； 820/820’-第二导电插塞；
830-第三导电插塞；
900-隔离侧墙。
具体实施方式
以下结合附图和具体实施例对本发明提出的屏蔽栅场效应晶体管及其形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
图2为本发明实施例一中的屏蔽栅场效应晶体管的形成方法的流程示意图，图3a～图3g为本发明实施例一中的屏蔽栅场效应晶体管的形成方法在其制备过程中的结构示意图。
在步骤S100中，具体参考图3a所示，提供一衬底100，所述衬底100定义有元胞区100A和源极连接区100B，以及在所述衬底100中形成有栅极沟槽110，所述栅极沟槽110具有位于所述元胞区100A的第一沟槽110A和位于所述源极连接区100B的第二沟槽110B。
其中，所述栅极沟槽110即用于容纳屏蔽电极和栅电极。以及，在后续工艺中，所述屏蔽电极形成在所述元胞区100A的第一沟槽110A中，并且还进一步形成在所述源极连接区100B的第二沟槽110B中。
可以理解的是，所述第一沟槽110A和所述第二沟槽110B分别是所述栅极沟槽110在不同区域中的部分，所述第一沟槽110A和所述第二沟槽110B相互连通，以及所述第一沟槽110A和所述第二沟槽110之间的交界处即对应于所述元胞区100A和所述源极连接区100B之间的交界处。基于此，在后续形成屏蔽电极时，则位于所述元胞区100A中的屏蔽电极即相应的和位于源极连接区100B中的屏蔽电极相互连接，从而可以通过所述源极连接区100B中的屏蔽电极实现元胞区100A中的屏蔽电极的电性传输。
进一步的，所述衬底100中还可以定义有栅极连接区100C，以及所述栅极沟槽110还具有位于所述栅极连接区100C中的第三沟槽110C，所述第三沟槽110C和所述第一沟槽110A相互连通。其中，所述第三沟槽110C则用于容纳栅电极延伸至所述栅极连接区100C中的部分，从而可以通过所述栅极连接区100C中的栅电极实现元胞区100A中的栅电极的电性传输。
其中，所述栅极沟槽110的形成方法例如包括：首先，在所述衬底100的顶表面上形成掩膜层400，以利用所述掩膜层400定义出所述栅极沟槽的图形；接着，利用所述掩膜层400为掩膜刻蚀所述衬底100，以形成所述栅极沟槽110。
其中，所述掩膜层400可以为具有多个膜层相互堆叠的叠层结构。具体的，所述掩膜层400包括形成在衬底100顶表面上的衬氧化层410和形成在所述衬氧化层410上的第一硬质掩膜层420，所述第一硬质掩膜层420的材质例如包括氮化硅。当然，所述掩膜层400还可以进一步包括第二硬质掩膜层430，所述第二硬质掩膜层430例如还具有较大的硬度，其例如为含碳膜层等。
在步骤S200中，具体参考图3b所示，在所述栅极沟槽110中依次形成第一介质层210和屏蔽电极300。其中，所述第一介质层210覆盖所述栅极沟槽110的底壁和侧壁，所述屏蔽电极300形成在所述第一介质层210上，并且所述屏蔽电极300的顶部位置低于所述栅极沟槽110的顶部位置。
具体的，所述第一介质层210例如可以采用热氧化工艺形成。以及，所述第一介质层210的材料例如包括氧化硅(SiO)。
需要说明的是，所述第一介质层210的厚度可以根据所形成的屏蔽栅场效应晶体管的耐压性能对应调整，此处不做具体限制。例如，当所形成的屏蔽栅场效应晶体管为高压晶体管时，则可以形成厚度较大的第一介质层(例如，第一介质层的厚度尺寸大于等于3000埃)，以实现高压晶体管的耐压性能；或者，当所形成的屏蔽栅场效应晶体管为低压晶体管时，则可以形成厚度较薄的第一介质层(例如，第一介质层的厚度尺寸大于等于1000埃)。
继续参考图3b所示，本实施例中，所述屏蔽电极300中位于所述第一沟槽110A中的部分构成第一屏蔽电极300A，所述屏蔽电极300中位于所述第二沟槽110B中的部分构成第二屏蔽电极300B，并且所述第一屏蔽电极300A和所述第二屏蔽电极300B的顶表面均低于所述衬底100的顶表面。以及，位于第一沟槽110A中的第一屏蔽电极300A和位于第二沟槽110B中的第二屏蔽电极300B相互连接，从而可以利用源极连接区100B中的第二屏蔽电极300B实现元胞区100A中的第一屏蔽电极300A的电性传输。
如此一来，在后续形成隔离层时，即可使所述隔离层不仅能够形成在元胞区100A的第一沟槽110A中，还能够形成在所述源极连接区100B的第二沟槽110B中，进而可以在所述隔离层的保护下，避免源极连接区100B中位于第二屏蔽电极300B和沟槽侧壁之间的第一介质层210被侧向侵蚀而形成暴露出第二屏蔽电极300B的空洞的问题。此将在后续步骤中，进行详细说明。
本实施例中，所述屏蔽电极300还具有位于第三沟槽110C中的部分，以构成第三屏蔽电极300C。以及，所述第一屏蔽电极300A、所述第二屏蔽电极300B和所述第三屏蔽电极300C的顶表面均低于所述衬底100的顶表面。
继续参考图3b所示，在形成所述第一介质层210之后，即在所述第一介质层210上形成屏蔽电极300。其中，所述屏蔽电极300的形成方法例如包括如下步骤。
第一步骤，在所述栅极沟槽110中填充电极材料层。本实施例中，所述电极材料层即相应的填充所述第一沟槽110A、第二沟槽110B和第三沟槽110C。
第二步骤，刻蚀所述电极材料层，以降低所述电极材料层的高度。具体的，通过刻蚀所述电极材料层，以使得电极材料层中对应在第一沟槽110A和第二沟槽110B中的高度均降低，以分别构成所述第一屏蔽电极300A和所述第二屏蔽电极300B。本实施例中，还同时刻蚀电极材料层中位于所述第三沟槽110C中的部分。
需要说明的是，本实施例中，可以利用同一道刻蚀工艺同时刻蚀电极材料层位于第一沟槽110A、第二沟槽110B和第三沟槽110C中的部分，进而可以使得所形成的第一屏蔽电极300A、第二屏蔽电极300B和第三屏蔽电极300C的顶表面齐平或者接近齐平，例如，所述第一屏蔽电极300A、第二屏蔽电极300B和第三屏蔽电极300C的顶部位置均对应于第一高度位置，所述第一高度位置低于栅极沟槽110的顶部位置。
与传统工艺中需要对源极连接区中的电极材料层进行掩膜相比，本实施例中，即可以省略对源极连接区中的电极材料层进行遮盖的光罩。如此，不仅有利于实现工艺的简化和成本的降低，并且还能够有效改善由于掩膜层的存在而导致器件尺寸的缩减受到限制的问题。
然而应当认识到，在其他实施例中，位于源极连接区100B中的第二屏蔽电极300B的顶表面和第一屏蔽电极300A的顶表面也可以为非齐平设置。例如，所述第二屏蔽电极300B的顶表面可以略高于第一屏蔽电极300A的顶表面，只要在后续形成隔离层时，所述第二屏蔽电极300B的顶表面不高于位于第一沟槽中的隔离层的顶表面，以避免第二屏蔽电极300B侧向暴露出即可。
在步骤S300中，具体参考图3c所示，在所述栅极沟槽110中形成隔离层500，所述隔离层500中位于所述第一沟槽110A中的部分构成第一隔离层500A，所述第一隔离层500A覆盖所述第一屏蔽电极300A，并且所述第一隔离层500A的顶表面低于所述衬底100的顶表面，以及所述隔离层500中位于第二沟槽110B中的部分构成形成第二隔离层500B，所述第二隔离层500B覆盖所述第二屏蔽电极300B。
其中，所述隔离层500的形成方法具体包括：
首先，在所述栅极沟槽110中填充隔离材料层，此时所述隔离材料层相应的填充所述第一沟槽110A和所述第二沟槽110B；本实施例中，所述隔离材料层还填充所述第三沟槽110C；
接着，刻蚀所述隔离材料层，以至少降低所述隔离材料层在第一沟槽110A中的高度至第二高度位置，进而构成所述隔离层，所述第二高度位置即高于第一高度位置并低于栅极沟槽的顶部位置。本实施例中，还同时刻蚀所述隔离材料层位于第二沟槽110B中的部分，以使所述隔离材料层中位于第一沟槽110A和位于第二沟槽110B中的高度均降低至第二高度位置，并分别形成所述第一隔离层500A和所述第二隔离层500B。
需要说明的是，在刻蚀所述隔离材料层以形成隔离层的过程中，位于元胞区100A中的第一屏蔽电极300A和位于源极连接区100B中的第二屏蔽电极300B的顶部位置均不高于所述第二高度位置(即，第二屏蔽电极300B的顶表面不高于第一隔离层500A的顶表面)。此时，源极连接区100B中的第二屏蔽电极300B其上方始终覆盖有隔离材料；并且，在元胞区100A和源极连接区100B的交界处，所述第一介质层210中包覆第二屏蔽电极300B的部分也相应的不高于所述第一隔离层500A，进而使包覆第二屏蔽电极的第一介质层210并不会在所述交界处从所述第一隔离层500A的上方横向暴露出(具体参考图3c所示)，如此即可以有效避免刻蚀剂从所述交界处侧向侵蚀第二屏蔽电极300B和沟槽侧壁之间的第一介质层210，防止第二屏蔽电极300B和沟槽侧壁之间形成有空洞。
进一步的，所述隔离层500还具有位于第三沟槽110C中的第三隔离层500C，所述第三隔离层500C覆盖所述第三屏蔽电极300C。与所述第一隔离层500A类似的，所述第三隔离层500C的顶部位置例如也对应在第二高度位置。
与屏蔽电极的制备过程类似的，本实施例中，可以利用同一工艺步骤同时刻蚀隔离材料层，以形成第一隔离层500A、第二隔离层500B和第三隔离层500C，此时即可以省略一道光罩(例如，不需要对源极连接区100B中的第二沟槽110B进行遮盖)，进一步实现工艺简化和节省成本。
此外，本实施例，在刻蚀隔离材料层以形成隔离层500的过程中，还可以进一步去除第一介质层210中高于隔离层500的部分。
在步骤S400中，具体参考图3d所示，在所述栅极沟槽110中形成栅电极600，所述栅电极600包括位于所述第一沟槽110A中的第一栅电极600A，所述第一栅电极600A形成在所述第一隔离层500A上，以利用所述第一隔离层500A间隔所述第一栅电极600A和所述第一屏蔽电极300A。
如上所述，在所述隔离层500的保护下，第二屏蔽电极300B和沟槽侧壁之间不会产生有空洞，因此在形成所述栅电极600时，即可以避免栅电极600与第二屏蔽电极300B短接的问题，相应的避免了第一栅电极600A与第一屏蔽电极300A短接的问题，保障所形成的屏蔽栅场效应晶体管的性能。
继续参考图3d所示，本实施例中，在形成栅电极600之前还包括：在所述栅极沟槽110高于隔离层500的侧壁上形成第二介质层220。在形成所述栅电极600时，所述栅电极600和衬底100之间即间隔有所述第二介质层220。
此外，如图3c和图3d所示，本实施例中，位于源极连接区100B中的第二隔离层500B未填满第二沟槽110B高于第二屏蔽电极300B的空间，基于此，则在形成所述栅电极600时，还包括：在所述第二沟槽110B中形成第二栅电极600B，所述第二栅电极600B形成在所述第二隔离层500B上，以使所述第二栅电极600B和所述第二屏蔽电极300B分别在所述第二隔离层500B的两侧上下间隔设置。
以及，在形成所述栅电极600时，还进一步包括：在所述第三沟槽110C中形成第三栅电极600C，所述第三栅电极600C和所述第三屏蔽电极300C则在所述第三隔离层500C的两侧上下间隔设置。其中，第三栅电极600C和所述第一栅电极300A相互连接，从而可以利用栅极连接区100C中的第三栅电极600C实现元胞区100A中的第一栅电极600A的电性传输。
同样的，通过对元胞区100A、源极连接区100B和栅极连接区100C执行同一道工艺步骤以同时形成栅电极，有利于实现制备工艺的简化。具体而言，元胞区100A、源极连接区100B和栅极连接区100C中的屏蔽电极300、隔离层500和栅电极600是依次通过对应的工艺均在同一步骤中同时制备，不仅有利于实现工艺简化，并且不需要在源极连接区100B上额外的形成掩膜层，从而还可以进一步缩减成本。
继续参考图3d所示，在形成栅电极600之后，还包括：在所述衬底100中形成阱区101和源区102。本实施例中，仅示意性的示出所述元胞区100A中的所述阱区101和所述源区102。
具体的，可以采用离子注入工艺形成所述源区102和所述阱区101。其中，所述源区102和所述衬底100例如均为第一掺杂类型，并且所述源区102的掺杂浓度大于所述衬底100的掺杂浓度，以及所述阱区101的掺杂类型为第二掺杂类型。所述第一掺杂类型和所述第二掺杂类型为相反的掺杂类型，例如所述第一掺杂类型为N型，则所述第二掺杂类型为P型。
进一步的，具体参考图3e所示，在形成所述栅电极600之后，还可以在所述衬底100的顶表面上形成一遮蔽层700，以覆盖所述衬底100中的源区102和栅电极600等。
更进一步的，具体参考图3e～图3g所示，在形成所述栅电极600之后，还包括：步骤S500，形成导电插塞，以通过所述导电插塞实现各个组件的电性引出。
重点参考图3g所示，形成导电插塞具体包括：在所述元胞区100A中形成第一导电插塞810，所述第一导电插塞810的底部连接所述源区102；以及，在所述源极连接区100B中形成第二导电插塞820，所述第二导电插塞820的底部连接所述第二屏蔽电极300B。本实施例中，形成导电插塞还包括：在所述栅极连接区100C中形成第三导电插塞830，所述第三导电插塞830的底部连接所述第三栅电极600C。
其中，在所述源极连接区100B中形成第二导电插塞820的方法例如包括如下步骤。
步骤一，具体参考图3e所示，依次刻蚀所述源极连接区100B中的第二栅电极600B和第二隔离层500B至暴露出所述第二屏蔽电极300B，以在所述第二沟槽110B中形成一开口820a。即，所述开口820a依次贯穿所述第二栅电极600B和所述第二隔离层500B。本实施例中，在所述衬底100的顶表面上还形成有遮蔽层700，因此所述开口820a还贯穿所述遮蔽层700。
本实施例中，部分去除第二沟槽110B中的第二栅电极600B，从而使得剩余的第二栅电极600B的部分侧壁侧向暴露于所述开口820a中。
基于此，则在形成所述开口820a之后，还包括：
步骤二，具体参考图3f所示，在开口820a的侧壁上形成隔离侧墙900，所述隔离侧墙900相应的覆盖所述第二栅电极600B，以避免第二栅电极600B暴露出。本实施例中，所述隔离侧墙900还覆盖所述第二隔离层500B和遮蔽层700暴露于所述开口820a中的侧壁。
可以理解的是，形成有所述隔离侧墙900的开口820a进一步构成第二接触窗，所述第二接触窗的底部仍暴露出所述第二屏蔽电极300B，且未暴露出栅电极，从而在后续形成第二导电插塞时，可以避免第二导电插塞与栅电极短接。
需要说明的是，本实施例中，部分去除了第二栅电极600B远离沟槽侧壁的部分，即，剩余的第二栅电极600B仍覆盖第二沟槽110B的沟槽侧壁，以及剩余的第二隔离层500B也覆盖第二沟槽110B的沟槽侧壁。相当于，剩余的第二隔离层500B和剩余的第二栅电极600B上下排布并均覆盖所述第二沟槽110B的沟槽侧壁，并在所述第二沟槽110B远离沟槽侧壁的区域中围绕出所述开口820a，所述开口820a的底部延伸至所述第二屏蔽电极300B。基于此，则在刻蚀第二栅电极600B的过程中，由于沟槽侧壁未被暴露出，从而可以避免对应于沟槽侧壁的衬底受到刻蚀损伤的问题。
然而应当认识到，在其他实施例中，也可以全部去除源极连接区100B中的第二栅电极600B。以及，在其他实施例中，即使全部去除了是源极连接区100B中的第二栅电极之后，也仍然可以继续形成隔离侧墙，以缩减所形成的第二接触窗的开口尺寸。具体而言，当全部去除源极连接区100B中的第二栅电极600B时，即相应的可以形成宽度尺寸较大的开口，缓解所形成的开口其深宽比较大的问题，有利于降低所述开口的制备难度；以及，在形成宽度尺寸较大的开口之后，还可以通过形成隔离侧墙，以进一步修改所构成的第二接触窗的形貌。
步骤三，具体参考图3g所示，在形成有隔离侧墙900的开口820a中形成所述第二导电插塞820，所述第二导电插塞820与所述第二屏蔽电极300B电性连接。
此外，所述元胞区100A中的第一导电插塞810和所述栅极连接区100C中的第三导电插塞830可以同时形成。具体的，所述第一导电插塞810和第三导电插塞830的形成方法可以包括：
首先，具体参考图3f所示，刻蚀所述遮蔽层700，以在所述遮蔽层700对应于元胞区100A的部分中形成第一接触窗810a，以及在所述遮蔽层700对应于栅极连接区100C的部分中形成第三接触窗830a，所述第一接触窗810a暴露出所述元胞区100A中的源区102，所述第三接触窗830a则暴露出栅极连接区100C中的第三栅电极600C；
接着，具体参考图3g所示，在所述第一接触窗810a和所述第三接触窗830a中分别形成第一导电插塞810和第三导电插塞830。
需要说明的是，在可选的方案中，于第一接触窗810a和第三接触窗830a中分别形成导电插塞的步骤，可以和于第二接触窗中形成第二导电插塞的步骤同时执行。例如，本实施例中，可以先在源极连接区100B中形成第二接触窗，接着在元胞区100A和栅极连接区100C中分别形成第一接触窗810a和第三接触窗830a，接着再于第一接触窗810a、第二接触窗和第三接触窗830a中同时填充导电材料，以分别形成导电插塞。
继续参考图3f和图3g所示，本实施例中，所述第一接触窗810a的底部还延伸至所述源区102的内部，第二接触窗的底部还延伸至第二屏蔽电极300B的内部，以及第三接触窗830a的底部也延伸至第三栅电极600C的内部，基于此，即相应的可以降低第一导电插塞810、第二导电插塞820和第三导电插塞830分别与源区102、第二屏蔽电极300B以及第三栅电极600C之间的接触电阻。
实施例二
与实施例一的区别在于，本实施例的步骤S300中，在形成隔离层时，可以使源极连接区中的第二隔离层仍具有较大的高度，例如可使所述第二隔离层的顶表面不低于所述衬底的顶表面。
图4a～图4e为本发明实施例二中的屏蔽栅场效应晶体管的形成方法在其执行步骤S300之后的结构示意图。以下结合图4a～图4e对本实施例中的形成方法进行说明。
在步骤S300中，具体参考图4a和图4b所示，在所述栅极沟槽110中形成隔离层500’。其中，所述隔离层500’位于所述第一沟槽110A中的第一隔离层500A，其顶表面低于所述衬底100的顶表面；以及，所述隔离层500’位于第二沟槽110B中的第二隔离层500B’，其顶表面不低于所述衬100的顶表面(例如，所述第二隔离层500B’的顶表面与所述衬底100的顶表面齐平)。
具体的，所述隔离层500’的形成方法例如包括如下步骤。
第一步骤，具体参考图4a所示，在所述栅极沟槽110中填充隔离材料层510。本实施例中，所述隔离材料层510例如可以采用平坦化工艺形成，以使所述隔离材料层510的顶表面和衬底100的顶表面齐平，并对准填充在所述栅极沟槽110中。
第二步骤，继续参考图4a所示，在所述衬底100的顶表面上形成掩膜层520，所述掩膜层520至少遮盖在所述第二沟槽110B的上方，以避免填充在第二沟槽110B中的隔离材料层510从上方暴露出。
第三步骤，继续参考图4b所示，以所述掩膜层520为掩膜刻蚀所述隔离材料510，以使所述隔离材料层在第一沟槽110A中的高度降低，并形成所述第一隔离层500A，以及保留所述隔离材料层中位于第二沟槽110B中的部分，并形成所述第二隔离层500B’。
需要说明的是，即使在刻蚀所述隔离材料层时，刻蚀剂会通过掩膜层520的侧边侧向侵蚀第二沟槽110B中隔离材料层510和第一介质层210，然而第二沟槽110B中仅会有少量的隔离材料层510被侧向侵蚀，被少量侵蚀的第二隔离层500B’并不会暴露出第二屏蔽电极300B，进而仍能够防止屏蔽电极和后续所形成的栅电极短接的问题。
本实施例中，在刻蚀所述隔离材料510时，还对栅极连接区100C中的隔离材料层进行刻蚀，以使所述隔离材料层在第三沟槽110C中的高度降低，并形成第三隔离层500C。以及，在形成所述隔离层之后，即可去除所述掩膜层520。
在步骤S400中，具体参考图4c所示，本实施例中，在形成栅电极600时，所述栅电极600形成在元胞区100A中，而未形成在所述源极连接区100B中。此外，与实施例一类似的，所述栅电极600还形成在栅极连接区110中。
在步骤S500中，具体参考图4d和图4e所示，本实施例中，由于在源极连接区100B中未形成有栅电极，因此在形成第二导电插塞820’时，可以直接刻蚀所述第二隔离层500B’，至暴露出所述第二屏蔽电极300B，以在所述第二沟槽110B中形成一开口820a’。此时，所述开口820a’中并未暴露有栅电极，基于此，即可以直接在所述开口820a’中形成第二导电插塞820’。
本实施例中，通过刻蚀所述第二隔离层500B’远离沟槽侧壁的部分，并使剩余的第二隔离层500B’仍覆盖第二沟槽110B的沟槽侧壁，以利用剩余的第二隔离层500B’在所述第二沟槽远离沟槽侧壁的区域中围绕出所述开口820a’。
此外，与实施例一类似的，在所述元胞区100A和所述栅极连接区100C中还分别形成有第一导电插塞810和第三导电插塞830。
可选的方案中，所述源极连接区100B中的第二导电插塞820’的宽度尺寸可以进一步大于元胞区100C中第一导电插塞810的宽度尺寸和栅极连接区100C中第三导电插塞830的宽度尺寸。
具体而言，由于第二屏蔽电极300B掩埋在衬底100中，进而使得第二屏蔽电极300B的顶部远离衬底100的顶表面，因此暴露有第二屏蔽电极300B的开口820a’其相应的具备较大的深度。基于此，则通过形成具有较大宽度尺寸的开口820a’，即有利于缩减所形成的开口820a’的深宽比，降低所述开口820a’的制备难度，如此相应的可使所形成的第二导电插塞820’具备较大的宽度尺寸。
当然，在其他的实施例中，在形成较大宽度尺寸的开口820a’之后，还可以在所述开口820a’的侧壁上形成隔离侧墙，所述隔离侧墙例如可以采用自对准工艺形成，如此即可以进一步修饰开口820a’的形貌。
综上所述，在如上所述的屏蔽栅场效应晶体管的形成方法中，在制备屏蔽电极时，使得位于元胞区中的第一屏蔽电极和位于源极连接区中的第二屏蔽电极的高度均降低，从而在后续制备隔离层时，即可以基于所述隔离层的保护而避免正对在第二屏蔽电极和沟槽侧壁之间的第一介质层的被侧向侵蚀的问题，防止了源极连接区中的第二屏蔽电极被暴露出，如此即有利于保障屏蔽电极和栅电极之间的隔离性能。
由此可见，根据如上所述的形成方法所制备的屏蔽栅场效应晶体管中，其屏蔽电极的第一屏蔽电极和第二屏蔽电极的顶表面均低于所述衬底的顶表面(例如，参考图3g和图4e所示)。以及，用于间隔屏蔽电极和栅电极的隔离层中，位于源极连接区中的第二隔离层的顶表面也可以低于衬底的顶表面(例如，参考图3g所示)；或者，位于源极连接区中的第二隔离层的顶表面也可以不低于衬底的顶表面(例如，参考图4e所示)。此时，均能够在所述隔离层的隔离保护下，避免栅电极和屏蔽电极短接。
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。以及虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
还需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
而且还应该理解的是，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。

Claims (21)

1.一种屏蔽栅场效应晶体管的形成方法，其特征在于，包括：
提供一衬底，所述衬底定义有元胞区和源极连接区，以及在所述衬底中形成有栅极沟槽，所述栅极沟槽具有位于所述元胞区中的第一沟槽和位于所述源极连接区中的第二沟槽，所述第一沟槽和所述第二沟槽相互连通；
在所述栅极沟槽中依次形成第一介质层和屏蔽电极，所述第一介质层覆盖所述栅极沟槽的底壁和侧壁，以及所述屏蔽电极中位于所述第一沟槽中的部分构成第一屏蔽电极，所述屏蔽电极中位于所述第二沟槽中的部分构成第二屏蔽电极，所述第一屏蔽电极和所述第二屏蔽电极的顶表面齐平并均低于所述衬底的顶表面；
在所述栅极沟槽中形成隔离层，所述隔离层中位于所述第一沟槽中的部分构成第一隔离层，所述第一隔离层覆盖所述第一屏蔽电极，并且所述第一隔离层的顶表面低于所述衬底的顶表面，以及所述隔离层中位于第二沟槽中的部分构成形成第二隔离层，所述第二隔离层覆盖所述第二屏蔽电极；
在所述栅极沟槽中形成栅电极，所述栅电极包括位于所述第一沟槽中的第一栅电极，所述第一栅电极形成在所述第一隔离层上；以及，
形成导电插塞，包括：在所述源极连接区中形成第二导电插塞，所述第二导电插塞的底部连接所述第二屏蔽电极。
2.如权利要求1所述的屏蔽栅场效应晶体管的形成方法，其特征在于，所述第二屏蔽电极的顶表面不高于所述第一隔离层的顶表面。
3.如权利要求1所述的屏蔽栅场效应晶体管的形成方法，其特征在于，所述隔离层的形成方法包括：
在所述栅极沟槽中填充隔离材料层；以及，
刻蚀所述隔离材料层，以使所述隔离材料层中位于第一沟槽和位于第二沟槽中的高度均降低，并分别形成所述第一隔离层和所述第二隔离层。
4.如权利要求3所述的屏蔽栅场效应晶体管的形成方法，其特征在于，在形成所述栅电极时，所述栅电极还包括位于所述第二沟槽中的第二栅电极，所述第二栅电极形成在所述第二隔离层上。
5.如权利要求4所述的屏蔽栅场效应晶体管的形成方法，其特征在于，在形成所述栅电极之后，还包括：
依次刻蚀所述第二栅电极和所述第二隔离层，至暴露出所述第二屏蔽电极，以在所述第二沟槽中形成一开口；以及，
在所述开口中形成第二导电插塞，所述第二导电插塞与所述第二屏蔽电极电性连接。
6.如权利要求5所述的屏蔽栅场效应晶体管的形成方法，其特征在于，在刻蚀所述第二栅电极以形成所述开口时，部分去除位于所述第二沟槽中的第二栅电极，以使剩余的第二栅电极的部分侧壁暴露于所述开口中；
以及，在部分去除所述第二栅电极之后，以及形成第二导电插塞之前，还包括：在所述开口的侧壁上形成隔离侧墙，所述隔离侧墙覆盖所述第二栅电极。
7.如权利要求1所述的屏蔽栅场效应晶体管的形成方法，其特征在于，所述隔离层的形成方法包括：
在所述栅极沟槽中填充隔离材料层；
在所述衬底上形成掩膜层，所述掩膜层至少遮盖在所述第二沟槽的上方；以及，
以所述掩膜层为掩膜刻蚀所述隔离材料层，以使所述隔离材料层在第一沟槽中的高度降低，并形成所述第一隔离层，以及保留所述隔离材料层中位于第二沟槽中的部分，并形成所述第二隔离层。
8.如权利要求7所述的屏蔽栅场效应晶体管的形成方法，其特征在于，在形成所述栅电极之后，还包括：
刻蚀所述第二隔离层，至暴露出所述第二屏蔽电极，以在所述第二沟槽中形成一开口；以及，
在所述开口中形成第二导电插塞，所述第二导电插塞与所述第二屏蔽电极电性连接。
9.如权利要求5或8所述的屏蔽栅场效应晶体管的形成方法，其特征在于，在形成所述栅电极之后，还包括：
至少在所述元胞区的衬底中形成源区，以及在所述元胞区的衬底的顶表面上形成第一导电插塞，所述第一导电插塞与所述源区电性连接，并且所述第二导电插塞的宽度尺寸大于所述第一导电插塞的宽度尺寸。
10.如权利要求1所述的屏蔽栅场效应晶体管的形成方法，其特征在于，所述衬底还定义有栅极连接区，所述栅极沟槽中位于所述栅极连接区的部分构成第三沟槽，所述第三沟槽与所述第一沟槽相互连通；
以及，在形成所述栅电极时，所述栅电极还包括位于所述第三沟槽中的第三栅电极。
11.如权利要求10所述的屏蔽栅场效应晶体管的形成方法，其特征在于，在形成所述屏蔽电极时，所述屏蔽电极还形成在所述第三沟槽中以构成第三屏蔽电极；
以及，在形成所述隔离层时，所述隔离层还形成在所述第三沟槽中以构成第三隔离层，所述第三隔离层覆盖所述第三屏蔽电极，并且所述第三隔离层的顶表面低于所述衬底的顶表面。
12.一种屏蔽栅场效应晶体管，其特征在于，包括：
衬底，所述衬底定义有元胞区和源极连接区，以及在所述衬底中形成有栅极沟槽，所述栅极沟槽具有位于所述元胞区中的第一沟槽和位于所述源极连接区中的第二沟槽，所述第一沟槽和所述第二沟槽相互连通；
第一介质层，覆盖所述栅极沟槽的底壁和侧壁；
屏蔽电极，形成在所述第一介质层上，以及所述屏蔽电极包括位于所述第一沟槽中的第一屏蔽电极和位于所述第二沟槽中的第二屏蔽电极，所述第一屏蔽电极和所述第二屏蔽电极的顶表面齐平并均低于所述衬底的顶表面；
隔离层，形成在所述栅极沟槽中并位于所述屏蔽电极上，以及所述隔离层包括位于所述第一沟槽中的第一隔离层和位于所述第二沟槽中的第二隔离层，所述第一隔离层覆盖所述第一屏蔽电极，并且所述第一隔离层的顶表面低于所述衬底的顶表面，所述第二隔离层覆盖至少部分所述第二屏蔽电极；
栅电极，形成在所述栅极沟槽中，以及所述栅电极包括位于所述第一沟槽中的第一栅电极，所述第一栅电极形成在所述第一隔离层上；
第二导电插塞，形成在所述源极连接区并连接所述第二屏蔽电极。
13.如权利要求12所述的屏蔽栅场效应晶体管，其特征在于，所述第二屏蔽电极的顶表面不高于所述第一隔离层的顶表面。
14.如权利要求12所述的屏蔽栅场效应晶体管，其特征在于，所述第一屏蔽电极和所述第二屏蔽电极的顶部位置均位于第一高度位置，所述第一高度位置低于栅极沟槽的顶部位置。
15.如权利要求12所述的屏蔽栅场效应晶体管，其特征在于，所述第一隔离层和所述第二隔离层的顶部位置均位于第二高度位置，所述第二高度位置低于栅极沟槽的顶部位置。
16.如权利要求15所述的屏蔽栅场效应晶体管，其特征在于，所述栅电极还包括位于所述第二沟槽中的第二栅电极，所述第二栅电极形成在所述第二隔离层的上方。
17.如权利要求16所述的屏蔽栅场效应晶体管，其特征在于，所述第二隔离层和所述第二栅电极均覆盖所述第二沟槽的沟槽侧壁，并在所述第二沟槽远离沟槽侧壁的区域中围绕出一开口，所述开口的底部延伸至所述第二屏蔽电极；
以及，所述屏蔽栅场效应晶体管还包括：
隔离侧墙，覆盖所述开口的侧壁，以至少覆盖所述第二栅电极；
所述第二导电插塞形成在覆盖有所述隔离侧墙的开口中，并与所述第二屏蔽电极电性连接。
18.如权利要求12所述的屏蔽栅场效应晶体管，其特征在于，所述第二隔离层的顶表面不低于所述衬底的顶表面。
19.如权利要求18所述的屏蔽栅场效应晶体管，其特征在于，所述第二隔离层覆盖所述第二沟槽的沟槽侧壁，并在所述第二沟槽远离沟槽侧壁的区域中围绕出一开口，所述开口的底部延伸至所述第二屏蔽电极；
以及，所述第二导电插塞形成在所述开口中，并与所述第二屏蔽电极电性连接。
20.如权利要求12所述的屏蔽栅场效应晶体管，其特征在于，所述衬底还定义有栅极连接区，所述栅极沟槽中位于所述栅极连接区的部分构成第三沟槽，所述第三沟槽和所述第一沟槽相互连通；以及，所述栅电极还包括位于所述第三沟槽中的第三栅电极。
21.如权利要求20所述的屏蔽栅场效应晶体管，其特征在于，所述屏蔽电极还包括位于所述第三沟槽中的第三屏蔽电极；以及，所述隔离层还包括位于所述第三沟槽中的第三隔离层，所述第三隔离层覆盖所述第三屏蔽电极，并且所述第三隔离层的顶表面低于所述衬底的顶表面。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111681962B (zh) * 2020-07-30 2023-06-09 上海华虹宏力半导体制造有限公司 屏蔽栅功率器及其制造方法
CN114078849A (zh) * 2020-08-11 2022-02-22 长鑫存储技术有限公司 存储器及其制作方法
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CN112908858A (zh) * 2021-03-09 2021-06-04 上海华虹宏力半导体制造有限公司 半导体器件的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102623501A (zh) * 2011-01-28 2012-08-01 万国半导体股份有限公司 带有增强型源极-金属接头的屏蔽栅极沟槽金属氧化物半导体场效应管
CN104681448A (zh) * 2013-11-29 2015-06-03 上海华虹宏力半导体制造有限公司 肖特基晶体管的结构及制造方法
CN105448732A (zh) * 2014-09-02 2016-03-30 万国半导体股份有限公司 改善uis性能的沟槽式功率半导体器件及其制备方法
CN110335895A (zh) * 2019-07-31 2019-10-15 上海昱率科技有限公司 功率器件及其制造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10998438B2 (en) * 2018-03-01 2021-05-04 Ipower Semiconductor Self-aligned trench MOSFET structures and methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102623501A (zh) * 2011-01-28 2012-08-01 万国半导体股份有限公司 带有增强型源极-金属接头的屏蔽栅极沟槽金属氧化物半导体场效应管
CN104681448A (zh) * 2013-11-29 2015-06-03 上海华虹宏力半导体制造有限公司 肖特基晶体管的结构及制造方法
CN105448732A (zh) * 2014-09-02 2016-03-30 万国半导体股份有限公司 改善uis性能的沟槽式功率半导体器件及其制备方法
CN110335895A (zh) * 2019-07-31 2019-10-15 上海昱率科技有限公司 功率器件及其制造方法

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