CN112992907B - 半导体装置及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体装置及其制造方法。所述半导体装置包括基底、多个浮动栅极、隧穿介电层、多个控制栅极以及ONO层。浮动栅极位于基底上，隧穿介电层位于基底与每个浮动栅极之间。控制栅极位于浮动栅极上，而ONO层位于每个控制栅极的两侧壁以及每个控制栅极与每个浮动栅极之间。
Description
技术领域
本发明涉及一种半导体技术，尤其涉及一种能够提高数据存储的可靠度(Reliability/Endurance)的半导体装置及其制造方法。
背景技术
在新一代半导体工艺的微缩下，对于元件可靠度及低功耗的要求越来越严格。目前先进工艺几乎都是采用高密度等离子体反应式离子蚀刻来定义图案，例如浮动栅极的制作。然而，高密度等离子体会造成电荷累积伤害(Plasma damage)且不利于元件的存储数据，而对元件可靠度造成不良的影响。
发明内容
本发明提供一种半导体装置，具有高数据存储的可靠度。
本发明另提供一种半导体装置的制造方法，以提升元件可靠度。
本发明的半导体装置包括基底、多个浮动栅极、隧穿介电层、多个控制栅极以及ONO层。浮动栅极位于基底上，隧穿介电层位于基底与每个浮动栅极之间。控制栅极位于浮动栅极上，而ONO层位于每个控制栅极的两侧壁以及每个控制栅极与每个浮动栅极之间。
本发明的半导体装置的制造方法，包括于基底上沉积垫氧化层，于垫氧化层上形成第一牺牲材料，然后蚀刻去除部分第一牺牲材料，以于预定形成多个浮动栅极的部位形成多个第一牺牲图案。于基底上沉积第一内层介电层，并覆盖上述第一牺牲图案，去除部分第一内层介电层，直到露出第一牺牲图案的顶部，再去除第一牺牲图案与垫氧化层，以形成多个开口露出预定形成多个浮动栅极的部位的基底。于所述开口内露出的基底表面形成隧穿介电层，再于上述开口内填入多晶硅，平坦化所述多晶硅，以于隧穿介电层上形成多个浮动栅极。接着，于第一内层介电层与浮动栅极上形成硬掩膜层，并于硬掩膜层上形成第二牺牲材料。蚀刻去除部分第二牺牲材料，以于预定形成多个控制栅极的部位形成多个第二牺牲图案，再于基底上沉积第二内层介电层，并覆盖第二牺牲图案，去除部分第二内层介电层，直到露出第二牺牲图案的顶部。去除第二牺牲图案与上述硬掩膜层，以于第二内层介电层内形成多个沟槽并露出浮动栅极的表面。然后，于浮动栅极的表面、沟槽的内面以及第二内层介电层的表面共形地沉积ONO层，并于沟槽内填入导体材料，再平坦化所述导体材料，以于沟槽内形成多个控制栅极。
基于上述，本发明采用的工艺是在栅极形成(Gate Formation)期间全程避免使用离子反应蚀刻(R.I.E.)，以减少高密度等离子体伤害栅极所造成的电荷缺陷(Chargingtrap)，并且能够提高数据存储的可靠度。此外，本发明若是以金属栅极(Metal gate)作为控制栅极来控制浮动栅极，将有利于形成低功耗元件(Low power device)。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依照本发明的一实施例的一种半导体装置的上视示意图；
图2A是图1的I-I线段的半导体装置的剖面示意图；
图2B是图1的II-II线段的半导体装置的剖面示意图；
图2C是图1的III-III线段的半导体装置的剖面示意图；
图3A至图3Z是依照本发明的另一实施例的一种半导体装置的制造流程剖面示意图；
附图标号说明：
100：半导体装置
102：基底
104：浮动栅极
106：隧穿介电层
108：控制栅极
108a：侧壁
110：ONO层
112：有源区
114：隔离结构
116：垫氧化层
118：氮化硅层
120、122、344：内层介电层
124：硬掩膜层
126：氧化层
128：衬氧化层
300：单元区
302：周边电路区
304：图案化氮化硅层
306：隔离沟槽
308：牺牲沟槽
310：侧面
312：第一牺牲材料
312a：第一牺牲图案
314：低掺杂漏极(LDD)注入
318、324：间隙壁
320、326：源极与漏极(S/D)注入
322、330、332、342：保护层
334：开口
336：多晶硅
338：第二牺牲材料
338a：第二牺牲图案
340、340a：沟槽
346：接触窗洞
348：凹槽
w1、w2、w3：宽度
具体实施方式
以下实施例中所附的附图是为了能更完整地描述发明概念的示范性实施例，然而本发明仍可使用许多不同的形式来实施，且其不应该被视为受限于所记载的实施例。在附图中，为了清楚起见，膜层、区域和/或结构元件的相对厚度及位置可能缩小或放大。此外，相同或相似的标号表示相同或相似的元件，以下段落将不再赘述。
图1是依照本发明的一实施例的一种半导体装置的上视示意图。图2A、图2B与图2C分别是图1的I-I线段、II-II线段与III-III线段的半导体装置的剖面示意图。
请参照图1与图2A～图2C，本实施例的半导体装置100包括基底102、多个浮动栅极104、隧穿介电层106、多个控制栅极108以及ONO层110。在图1中，为了清楚起见省略部分构件，并显示出浮动栅极104、控制栅极108以及用来定义有源区112的隔离结构114。浮动栅极104位于基底102上，隧穿介电层106则位于基底100与每个浮动栅极104之间，而在隧穿介电层106以外的基底102上可形成有垫氧化层116或其他膜层。另外，在相邻浮动栅极104之间还有剖面呈U型的氮化硅层118。控制栅极108位于浮动栅极104上，而ONO层110位于每个控制栅极108的两侧壁108a以及每个控制栅极108与每个浮动栅极104之间。
由于浮动栅极104的形成与控制栅极108的形成都可先在预定形成浮动栅极104与控制栅极108的部位沉积与蚀刻出相同结构的牺牲图案(未示出)，再形成如U型的氮化硅层118、内层介电层120与122等的材料层，再去除上述牺牲图案留下空间，并在此空间内形成浮动栅极104与控制栅极108，所以可避免使用高密度等离子体(High density plasma)反应式离子蚀刻(R.I.E.)来定义浮动栅极104与控制栅极108，并藉此避免高密度等离子体所导致的电荷累积伤害，以提升元件可靠度。此外，由于控制栅极108不需利用等离子体蚀刻定义，所以可直接形成金属栅极(Metal gate)来控制浮动栅极，利于形成低功耗元件(Lowpower device)，但本发明并不限于此，上述控制栅极108有可以是多晶硅栅极。在本实施例中，每个浮动栅极104的宽度w1大于每个控制栅极108的宽度w2。而且，由于工艺的缘故，每个浮动栅极104的宽度w1实质上等于每个控制栅极108的宽度w2与位于每个控制栅极108的两侧壁108a的ONO层110的宽度w3的总和(w1＝w2+2×w3)。
此外，在半导体装置100中，为了前后层的附着力或是工艺需要，可能在内层介电层120与122之间设置硬掩膜层124、在垫氧化层116与氮化硅层118之间设置另一氧化层126、在隔离结构114与基底102之间形成衬氧化层128。然而，本发明并不限于此，上述膜层也可因设计变更而省略或改用其他材料。
以下将详细说明本发明的半导体装置的一种制造方法，但本发明并不限于此，以下实施例中的部分步骤可省略，或者依据需求另外增加其他步骤。
图3A至图3Z是依照本发明的另一实施例的一种半导体装置的制造流程剖面示意图，其中每个图中的第(1)部分是对照于图1的I-I线段的剖面(即单元区300)并包含图1没有示出的周边电路区302、第(2)部分是对照于图1的II-II线段的剖面、第(3)部分是对照于图1的III-III线段的剖面。而且，图3A至图3Z使用与上一实施例相同的元件符号来代表相同或相似的构件，且所省略的部分技术说明，如各层或区域的位置、尺寸、材料等均可参照上一实施例的内容，因此于下文不再赘述。
请先参照图3A，于基底102上沉积垫氧化层116。为了定义有源区(未示出)以及形成牺牲图案(未示出)，可先在垫氧化层116上沉积一层氮化硅层并进行图案化，而得到图案化氮化硅层304。
然后，请参照图3B，以图案化氮化硅层304为蚀刻掩膜，蚀刻垫氧化层116与基底102，以于基底102内形成多个隔离沟槽306并定义出数有源区112。而且，因为图案化氮化硅层304与垫氧化层116、基底102之间的蚀刻选择比，垫氧化层116与基底102表面可能有圆角化的现象，而在图案化氮化硅层304与垫氧化层116交界处的侧面310略为内缩。
接着，请参照图3C，在隔离沟槽306内可先形成衬氧化层128，再形成隔离结构114并露出图案化氮化硅层304。在一实施例中，隔离结构114的形成例如在隔离沟槽306内先填入旋涂式玻璃(spin-on glass，SOG)，以利沟填，然后在SOG固化后于固化的SOG上沉积高密度等离子体(HDP)氧化物。
之后，请参照图3D，去除图3C的图案化氮化硅层304后，会形成多个牺牲沟槽308。然后，在牺牲沟槽308内填入第一牺牲材料312并露出隔离结构114，再去除部分隔离结构114，以露出第一牺牲材料312的侧壁。
然后，请参照图3E，蚀刻去除部分第一牺牲材料，以于预定形成多个浮动栅极(未示出)的部位形成多个第一牺牲图案312a。在周边电路区302内则形成至少一个第一牺牲图案312a，且因为功能不同，周边电路区302内的第一牺牲图案312a会比较大(或宽)。以上为形成第一牺牲图案312a的一种例子，但本发明并不限于此。第一牺牲图案312a也可不与隔离结构114的形成相关，而是在隔离结构114形成之后，另外形成第一牺牲材料并蚀刻定义出多个第一牺牲图案312a。
接着，请参照图3F，可进行低掺杂漏极(LDD)注入314，以于基底102(单元区300和周边电路区302)内形成LDD区(未示出)。
然后，请参照图3G，于基底102上沉积一层氧化层126全面覆盖第一牺牲图案312a。
接着，请参照图3H，于第一牺牲图案312a的侧壁形成间隙壁318，并进行源极与漏极(S/D)注入320，以于基底102内形成S/D区(未示出)。由于单元区300和周边电路区302所需的S/D区不一样，所以利用保护层322保护周边电路区302的基底102，其中保护层322例如光阻。
之后，请参照图3I，在去除图3H的保护层322后，于间隙壁318外侧再形成另一间隙壁324，并进行另一源极与漏极(S/D)注入326，以于周边电路区302内形成S/D区(未示出)，且由于S/D注入326的能量可能较大，所以可利用另一保护层330保护单元区300的基底102，其中保护层330例如光阻。
然后，请参照图3J，去除图3H中的保护层330、间隙壁318与324，只留下氧化层126。以上关于LDD注入与S/D注入的相关步骤是可选择的，所以并不限定在此阶段进行，也可在隔离结构114形成之前进行。
随后，请参照图3K，于基底102上共形地沉积氮化硅层118，并覆盖第一牺牲图案312a。
接着，请参照图3L，于基底102上沉积内层介电层120，并覆盖上述第一牺牲图案312a，然后去除部分内层介电层120，直到露出氮化硅层118的顶部，其中去除部分内层介电层120的方法例如化学机械研磨(CMP)。
然后，请参照图3M，先去除图3L暴露出的氮化硅层118，直到露出底下的氧化层126，再将周边电路区302以一保护层332遮住，并去除露出的氧化层126，直到露出单元区300内的第一牺牲图案312a，其中保护层332例如光阻。
之后，请参照图3N，去除第一牺牲图案312a与其下方的垫氧化层116，以形成多个开口334露出预定形成多个浮动栅极的部位的基底102。之后将图3M的保护层332去除。
然后，请参照图3O，于开口334内露出的基底102表面形成隧穿介电层106，再于开口334内填入多晶硅336。
接着，请参照图3P，平坦化多晶硅，以于隧穿介电层106上形成多个浮动栅极104。此时，周边电路区302内仍保留第一牺牲图案312a，但本发明并不限于此；如果第一牺牲图案312a的材料不是多晶硅之类的导电材料，则在图3M的步骤中可不用保护层332，而使周边电路区302内的第一牺牲图案312a与其下方的垫氧化层116在图3N的步骤一起被去除，并在图3P一起被置换成浮动栅极104。
接着，请参照图3Q，于内层介电层120与浮动栅极104上形成硬掩膜层124，并于硬掩膜层124上形成第二牺牲材料338。
然后，请参照图3R，蚀刻去除部分第二牺牲材料338，以于预定形成多个控制栅极的部位形成多个第二牺牲图案338a。
随后，请参照图3S，于基底102上沉积内层介电层122，并覆盖第二牺牲图案338a，然后去除部分内层介电层122，直到露出第二牺牲图案338a的顶部，其中去除部分内层介电层122的方法例如化学机械研磨(CMP)。
然后，请参照图3T，去除第二牺牲图案338a，而在内层介电层122内形成多个比较小的沟槽340，并露出部分硬掩膜层124。
接着，请参照图3U，去除露出的硬掩膜层124，以于内层介电层122内形成略大的沟槽340a并露出浮动栅极104的表面。由于第(2)部分是对照于图1的II-II线段，所以此处只有显示一个沟槽340a。
然后，请参照图3V，于浮动栅极104的表面、沟槽340a的内面以及内层介电层122的表面共形地沉积ONO层110。
之后，请参照图3W，将单元区300以一保护层342遮住，并露出周边电路区302的第一牺牲图案312a上方，其中保护层342例如光阻。随后利用蚀刻将第一牺牲图案312a上的ONO层110与氧化层126去除，并露出第一牺牲图案312a的表面。
接着，请参照图3X，去除图3W中的保护层342并于沟槽340a内填入导体材料，再平坦化所述导体材料，以于沟槽340a内形成多个控制栅极108，其中导体材料可为金属或多晶硅。到此步骤，即完成自行对准的浮动栅极104与控制栅极108。因为浮动栅极104与控制栅极108的形成并不需要使用高密度等离子体(HDP)反应式离子蚀刻(R.I.E.)，所以能改善其质量并提升元件可靠度。此外，控制栅极108可直接形成金属栅极来控制浮动栅极104，利于形成低功耗元件。而在周边电路区302的控制栅极108会与第一牺牲图案312a直接接触，而周边电路区302的ONO层110则位于控制栅极108的两侧壁。
接着，为了形成接触窗(contact)，请参照图3Y和图3Z。在图3Y中，于基底102上沉积内层介电层344，并覆盖控制栅极108。在图3Z中，利用蚀刻方式去除部分内层介电层344、部分ONO层110、部分内层介电层122、部分硬掩膜层124、部分内层介电层120与部分垫氧化层116，以于浮动栅极104之间形成接触窗洞346。另外，因为蚀刻选择比的关系，在形成接触窗洞346的过程中还可同时在周边电路区302的控制栅极108的顶部形成一凹槽348。
综上所述，本发明在浮动栅极与控制栅极的形成期间全程无离子反应蚀刻(R.I.E.)，所以能避免高密度等离子体伤害上述栅极，譬如浮动栅极中的电荷缺陷(Charging trap)能大幅减少，藉以提高数据存储的可靠度。另外，由于本发明的控制栅极是利用沉积加上平坦化的方式形成，所以可直接使用金属作为控制栅极来控制浮动栅极，将有利于形成低功耗元件。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。
Claims (15)
1.一种半导体装置，其特征在于所述半导体装置包括：
基底；
多个浮动栅极，位于所述基底上；
隧穿介电层，位于所述基底与每个所述浮动栅极之间；
多个控制栅极，位于所述多个浮动栅极上；以及
ONO层，位于每个所述控制栅极的两侧壁以及每个所述控制栅极与每个所述浮动栅极之间，其中
所述基底还包括周边电路区，且所述周边电路区包括：
至少一个所述浮动栅极，位于所述基底上；
至少一个所述控制栅极，位于所述浮动栅极上，并与所述浮动栅极直接接触；以及
所述ONO层，位于每个所述控制栅极的两侧壁。
2.根据权利要求1所述的半导体装置，其中所述控制栅极为金属栅极或多晶硅栅极。
3.根据权利要求1所述的半导体装置，其中每个所述浮动栅极的宽度大于每个所述控制栅极的宽度。
4.根据权利要求1所述的半导体装置，其中每个所述浮动栅极的宽度等于每个所述控制栅极的宽度与位于每个所述控制栅极的所述两侧壁的所述ONO层的宽度的总和。
5.根据权利要求1所述的半导体装置，其中所述周边电路区的所述控制栅极的顶部具有凹槽。
6.根据权利要求1所述的半导体装置，还包括垫氧化层，位于所述隧穿介电层以外的所述基底上。
7.根据权利要求1所述的半导体装置，还包括剖面呈U型的氮化硅层，位于相邻的所述多个浮动栅极之间。
8.一种半导体装置的制造方法，其特征在于所述制造方法包括：
于基底上沉积垫氧化层；
于所述垫氧化层上形成第一牺牲材料；
蚀刻去除部分所述第一牺牲材料，以于预定形成多个浮动栅极的部位形成多个第一牺牲图案；
于所述基底上沉积第一内层介电层，并覆盖所述多个第一牺牲图案；
去除部分所述第一内层介电层，直到露出所述多个第一牺牲图案的顶部；
去除所述多个第一牺牲图案与所述垫氧化层，以形成多个开口露出预定形成所述多个浮动栅极的部位的所述基底；
于所述多个开口内露出的所述基底表面形成隧穿介电层；
于所述多个开口内填入多晶硅；
平坦化所述多晶硅，以于所述隧穿介电层上形成所述多个浮动栅极；
于所述第一内层介电层与所述多个浮动栅极上形成硬掩膜层；
于所述硬掩膜层上形成第二牺牲材料；
蚀刻去除部分所述第二牺牲材料，以于预定形成多个控制栅极的部位形成多个第二牺牲图案；
于所述基底上沉积第二内层介电层，并覆盖所述多个第二牺牲图案；
去除部分所述第二内层介电层，直到露出所述多个第二牺牲图案的顶部；
去除所述多个第二牺牲图案与所述硬掩膜层，以于所述第二内层介电层内形成多个沟槽并露出所述多个浮动栅极的表面；
于所述多个浮动栅极的表面、所述多个沟槽的内面以及所述第二内层介电层的表面共形地沉积ONO层；
于所述多个沟槽内填入导体材料；以及
平坦化所述导体材料，以于所述多个沟槽内形成所述多个控制栅极。
9.根据权利要求8所述的半导体装置的制造方法，其中形成所述第一牺牲材料之前还包括：
于所述垫氧化层上沉积氮化硅层；
图案化所述氮化硅层；
以图案化的所述氮化硅层为蚀刻掩膜，蚀刻所述垫氧化层与所述基底，以于所述基底内形成多个隔离沟槽并定义出多数有源区；
在所述多个隔离沟槽内形成多个隔离结构并露出图案化的所述氮化硅层；以及
去除所述氮化硅层，而形成多个牺牲沟槽。
10.根据权利要求9所述的半导体装置的制造方法，其中形成所述第一牺牲材料的方法包括：
于所述多个牺牲沟槽内填入所述第一牺牲材料，并露出所述隔离结构；以及
去除部分所述隔离结构，以露出所述第一牺牲材料的侧壁。
11.根据权利要求9所述的半导体装置的制造方法，其中形成所述多个隔离结构的方法包括：
在所述多个隔离沟槽内填入旋涂式玻璃；
进行固化；以及
在固化的所述旋涂式玻璃上沉积高密度等离子体氧化物。
12.根据权利要求8所述的半导体装置的制造方法，其中所述导体材料为金属或多晶硅。
13.根据权利要求8所述的半导体装置的制造方法，其中在形成所述多个第一牺牲图案之后还包括：
进行低掺杂漏极注入，以于所述基底内形成低掺杂漏极区；
于所述多个第一牺牲图案的侧壁形成间隙壁；以及
进行源极与漏极注入，以于所述基底内形成源极与漏极区。
14.根据权利要求8所述的半导体装置的制造方法，其中所述基底包括周边电路区，且
形成所述多个第一牺牲图案的同时会在所述周边电路区内形成至少一所述第一牺牲图案；
去除部分所述第一内层介电层之前，在所述周边电路区形成保护层覆盖所述第一牺牲图案；
形成所述多个第二牺牲图案的同时会在所述周边电路区内的所述第一牺牲图案上方形成至少一所述第二牺牲图案；以及
沉积所述ONO层之后，去除所述周边电路区内的所述ONO层，并露出所述第一牺牲图案的表面。
15.根据权利要求8所述的半导体装置的制造方法，其中形成所述多个控制栅极之后还包括：
于所述基底上沉积第三内层介电层，并覆盖所述多个控制栅极；以及
去除部分所述第三内层介电层、所述ONO层、所述第二内层介电层、所述硬掩膜层、所述第一内层介电层与所述垫氧化层，以于所述多个浮动栅极之间形成接触窗洞。
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