CN111524894A - 存储器结构及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 77
- 125000006850 spacer group Chemical group 0.000 claims description 99
- 239000000463 material Substances 0.000 claims description 84
- 238000000034 method Methods 0.000 claims description 65
- 238000005530 etching Methods 0.000 claims description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 239000002131 composite material Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
Abstract
本发明公开一种存储器结构及其制造方法。在所述存储器结构中，第一介电层位于基底上；栅极堆叠结构位于第一介电层上；栅极堆叠结构包括字符线、抹除栅极与第二介电层；第二介电层位于字符线与抹除栅极之间；第三介电层位于栅极堆叠结构的表面上；浮置栅极位于栅极堆叠结构之间，且各自位于对应的栅极堆叠结构的侧壁上；浮置栅极的顶面低于抹除栅极的顶面；第四介电层覆盖第一介电层、第三介电层与浮置栅极；控制栅极位于浮置栅极之间的第四介电层上；掺杂区位于栅极堆叠结构的两侧的基底中。
Description
技术领域
本发明涉及一种半导体结构及其制造方法，且特别是涉及一种存储器结构及其制造方法。
背景技术
由于非挥发性存储器(non-volatile memory)可进行多次数据的存入、读取与抹除等操作，且具有当电源供应中断时，所存储的数据不会消失、数据存取时间短以及低消耗功率等优点，因此已成为个人计算机和电子设备所广泛采用的一种存储器。
在目前提高元件集成度的趋势下，如何在不增加存储单元尺寸的情况下增加存储器的读取速度和抹除速度已成为业界的一致目标。
发明内容
本发明提供一种存储器结构，其可在不增加存储单元尺寸的情况下，提高抹除速度。
本发明提供一种存储器结构的制造方法，其用以制造上述的存储器结构。
本发明的存储器结构包括第一介电层、一对栅极堆叠结构、第三介电层、一对浮置栅极、第四介电层、控制栅极以及掺杂区。所述第一介电层设置于基底上。所述一对栅极堆叠结构设置于所述第一介电层上且彼此分隔开。每一所述栅极堆叠结构包括字符线、抹除栅极以及第二介电层。所述字符线设置于所述基底上。所述抹除栅极设置于所述字符线上。所述第二介电层设置于所述字符线与所述抹除栅极之间。所述第三介电层设置于每一所述栅极堆叠结构的表面上。所述一对浮置栅极设置于所述栅极堆叠结构之间，其中所述浮置栅极各自位于对应的所述栅极堆叠结构的侧壁上的所述第三介电层上，其中所述浮置栅极的顶面低于所述抹除栅极的顶面。所述第四介电层覆盖所述第一介电层、所述第三介电层与所述浮置栅极。所述控制栅极设置于所述浮置栅极之间的所述第四介电层上。所述掺杂区设置于每一所述栅极堆叠结构的两侧的所述基底中。
在本发明的存储器结构的一实施例中，所述浮置栅极的顶面例如高于所述抹除栅极的底面。
在本发明的存储器结构的一实施例中，所述控制栅极的顶面例如低于所述浮置栅极的顶面。
在本发明的存储器结构的一实施例中，所述浮置栅极之间的所述掺杂区例如位于所述控制栅极下方。
在本发明的存储器结构的一实施例中，所述浮置栅极例如具有间隙壁形式。
本发明的存储器结构的制造方法包括以下步骤：在基底上形成第一介电层；在所述第一介电层上形成彼此分隔开的一对栅极堆叠结构，其中每一所述栅极堆叠结构包括字符线、抹除栅极以及第二介电层，所述字符线位于所述基底上，所述抹除栅极位于所述字符线上，且所述第二介电层位于所述字符线与所述抹除栅极之间；在每一所述栅极堆叠结构的表面上形成第三介电层；在所述栅极堆叠结构之间形成一对浮置栅极，其中所述浮置栅极各自位于对应的所述栅极堆叠结构的侧壁上的所述第三介电层上，且所述浮置栅极的顶面低于所述抹除栅极的顶面；在每一所述栅极堆叠结构的两侧的所述基底中形成掺杂区；在所述基底上形成第四介电层，所述第四介电层覆盖所述第一介电层、所述第三介电层与所述浮置栅极；在所述浮置栅极之间的所述第四介电层上形成控制栅极。
在本发明的存储器结构的制造方法的一实施例中，所述浮置栅极的顶面例如高于所述抹除栅极的底面。
在本发明的存储器结构的制造方法的一实施例中，所述控制栅极的顶面例如低于所述浮置栅极的顶面。
在本发明的存储器结构的制造方法的一实施例中，所述一对浮置栅极的形成方法包括以下步骤：在所述基底上共形地形成浮置栅极材料层，其中所述浮置栅极材料层覆盖所述栅极堆叠结构；进行各向异性蚀刻制作工艺，移除部分所述浮置栅极材料层而形成间隙壁，且直到所述间隙壁的顶面低于所述抹除栅极的顶面；移除所述一对栅极堆叠结构的外侧的所述间隙壁。
在本发明的存储器结构的制造方法的一实施例中，所述控制栅极的形成方法包括以下步骤：在所述第四介电层上形成控制栅极材料层，且所述控制栅极材料层填满所述栅极堆叠结构之间的空间；进行回蚀刻制作工艺，移除部分所述控制栅极材料层；移除所述一对栅极堆叠结构的外侧的所述控制栅极材料层。
本发明的存储器结构包括第一介电层、一对栅极堆叠结构、第三介电层、一对浮置栅极、第四介电层、控制栅极、掺杂区、第五介电层以及抹除栅极。所述第一介电层设置于基底上。所述一对栅极堆叠结构设置于所述第一介电层上且彼此分隔开。每一所述栅极堆叠结构包括字符线以及第二介电层。所述字符线设置于所述基底上。所述第二介电层设置于所述字符线上。所述第三介电层设置于每一所述栅极堆叠结构的侧壁上。所述一对浮置栅极设置于所述栅极堆叠结构之间，其中所述浮置栅极各自位于对应的所述栅极堆叠结构的侧壁上的所述第三介电层上，其中所述浮置栅极的顶面不高于所述第二介电层的顶面。所述第四介电层覆盖所述第一介电层、所述第三介电层与所述浮置栅极。所述控制栅极设置于所述浮置栅极之间的所述第四介电层上。所述掺杂区设置于每一所述栅极堆叠结构的两侧的所述基底中。所述第五介电层覆盖所述栅极堆叠结构、所述第三介电层、所述浮置栅极、所述第四介电层与所述控制栅极。所述抹除栅极设置于所述第五介电层上，且位于所述控制栅极与所述一对浮置栅极上方。
在本发明的存储器结构的一实施例中，所述控制栅极的顶面例如低于所述浮置栅极的顶面。
在本发明的存储器结构的一实施例中，所述抹除栅极例如与所述一对浮置栅极以及所述一对栅极堆叠结构重叠。
在本发明的存储器结构的一实施例中，所述浮置栅极之间的所述掺杂区例如位于所述控制栅极下方。
在本发明的存储器结构的一实施例中，所述浮置栅极例如具有间隙壁形式。
本发明的存储器结构的制造方法包括以下步骤：在基底上形成第一介电层；在所述第一介电层上形成彼此分隔开的一对栅极堆叠结构，其中每一所述栅极堆叠结构包括字符线以及第二介电层，所述字符线位于所述基底上，且所述第二介电层位于所述字符线上；在每一所述栅极堆叠结构的表面上形成第三介电层；在所述栅极堆叠结构之间形成一对浮置栅极，其中所述浮置栅极各自位于对应的所述栅极堆叠结构的侧壁上的所述第三介电层上，且所述浮置栅极的顶面不高于所述第二介电层的顶面；在每一所述栅极堆叠结构的两侧的所述基底中形成掺杂区；在所述基底上形成第四介电层，所述第四介电层覆盖所述第一介电层、所述第三介电层与所述浮置栅极；在所述浮置栅极之间的所述第四介电层上形成控制栅极；在所述基底上形成第五介电层，所述第五介电层覆盖所述栅极堆叠结构、所述第三介电层、所述浮置栅极、所述第四介电层与所述控制栅极；在所述第五介电层上形成抹除栅极，其中所述抹除栅极位于所述控制栅极与所述一对浮置栅极上方。
在本发明的存储器结构的制造方法的一实施例中，所述控制栅极的顶面例如低于所述浮置栅极的顶面。
在本发明的存储器结构的制造方法的一实施例中，所述抹除栅极与所述一对浮置栅极以及所述一对栅极堆叠结构重叠。
在本发明的存储器结构的制造方法的一实施例中，所述一对浮置栅极的形成方法包括以下步骤：在所述基底上共形地形成浮置栅极材料层，其中所述浮置栅极材料层覆盖所述栅极堆叠结构；进行各向异性蚀刻制作工艺，移除部分所述浮置栅极材料层而形成间隙壁，且直到所述间隙壁的顶面不高于所述抹除栅极的顶面；移除所述一对栅极堆叠结构的外侧的所述间隙壁。
在本发明的存储器结构的制造方法的一实施例中，所述控制栅极的形成方法包括以下步骤：在所述第四介电层上形成控制栅极材料层，且所述控制栅极材料层填满所述栅极堆叠结构之间的空间；进行回蚀刻制作工艺，移除部分所述控制栅极材料层；移除所述一对栅极堆叠结构的外侧的所述控制栅极材料层。
基于上述，本发明的存储器结构可具有一对存储单元，且两个存储单元可共用控制栅极以及位于两者之间的掺杂区，因此可有效地缩减存储器结构的尺寸，且可视实际需求而分别对两者进行操作。此外，在每一个存储单元中，浮置栅极以间隙壁的形式来设置，且浮置栅极的顶面低于抹除栅极的顶面并高于抹除栅极的顶面，因此在对存储单元进行抹除操作的过程中，电子可自浮置栅极的顶部(顶点)快速地移动至抹除栅极中，因而可以有效地提高抹除速度。另外，由于控制栅极的顶面低于浮置栅极的顶面，因此可避免在对存储单元进行抹除操作的过程中控制栅极与抹除栅极之间产生击穿(breakdown)现象。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A至图1E为本发明第一实施例的存储器结构的制造流程剖面示意图；
图2A至图2G为本发明第二实施例的存储器结构的制造流程剖面示意图。
符号说明
10、20：存储器结构
100、200：基底
102、104b、106b、108、116、202、204b、206b、208、216、222、224：介电层
104、106、204、206：栅极堆叠结构
104a、106a、204a、206a：字符线
104c、106c、226：抹除栅极
110、112、210、212：间隙壁
114、214：掺杂区
118、218：控制栅极材料层
120、220：控制栅极
具体实施方式
下文列举实施例并配合所附的附图来进行详细地说明，但所提供的实施例并非用以限制本发明所涵盖的范围。此外，附图仅以说明为目的，并未依照原尺寸作图。为了方便理解，下述说明中相同的元件将以相同的符号标示来说明。
此外，关于文中所使用「包含」、「包括」、「具有」等等用语，均为开放性的用语，也就是指「包括但不限于」。
另外，文中所提到的方向性用语，例如「上」、「下」等，仅是用以参考附图的方向，并非用来限制本发明。
第一实施例
图1A至图1E为依照本发明第一实施例的存储器结构的制造流程剖面示意图。
首先，请参照图1A，提供基底100。基底100可以是半导体基底，例如硅基底。接着，在基底100上形成介电层102。在本实施例中，介电层102的材料例如是氧化硅，其形成方法例如是进行热氧化法。介电层102可作为本发明的存储器结构中的栅介电层。然后，在介电层102上形成一对栅极堆叠结构，即栅极堆叠结构104与栅极堆叠结构106。栅极堆叠结构104与栅极堆叠结构106彼此分隔开。栅极堆叠结构104包括自基底100依序堆叠的字符线104a、介电层104b以及抹除栅极104c。此外，栅极堆叠结构106包括自基底100依序堆叠的字符线106a、介电层106b以及抹除栅极106c。在本实施例中，字符线104a、抹除栅极104c、字符线106a以及抹除栅极106c的材料例如是多晶硅，介电层104b与介电层106b的材料例如是氧化硅。在其他实施例中，还可于抹除栅极104c与抹除栅极106c上选择性地形成顶盖层。顶盖层的材料例如是氮化硅。在本实施例中，字符线104a、介电层104b、抹除栅极104c、字符线106a、介电层106b以及抹除栅极106c的形成方法例如是先依序于基底100上形成字符线材料层、介电材料层以及抹除栅极材料层，然后再进行图案化制作工艺。
接着，请参照图1B，在栅极堆叠结构104的表面上以及栅极堆叠结构106的表面上形成介电层108。介电层108的材料相对于硅具有高的蚀刻选择比。在本实施例中，介电层108的材料例如是氧化硅。介电层108用以在后续的制作工艺中保护栅极堆叠结构104以及栅极堆叠结构106不受到损坏。然后，在栅极堆叠结构104的侧壁上的介电层108上形成间隙壁110，以及于栅极堆叠结构106的侧壁上的介电层108上形成间隙壁112。在本实施例中，间隙壁110以及间隙壁112的材料例如是多晶硅。间隙壁110以及间隙壁112的形成方法例如是先于基底100上共形地形成间隙壁材料层，然后进行各向异性蚀刻制作工艺，移除部分间隙壁材料层，直到暴露出栅极堆叠结构104以及栅极堆叠结构106上方的介电层108。
在上述各向异性蚀刻制作工艺中，当栅极堆叠结构104以及栅极堆叠结构106上方的介电层108暴露出之后，会持续进行蚀刻制作工艺一段时间，直到所形成的间隙壁110与间隙壁112的顶面低于抹除栅极104c以及抹除栅极106c的顶面。在本实施例中，在进行各向异性蚀刻制作工艺之后，所形成的间隙壁110的顶面(顶点)低于抹除栅极104c的顶面，且高于抹除栅极104c的底面。此外，在进行各向异性蚀刻制作工艺之后，所形成的间隙壁112的顶面(顶点)低于抹除栅极106c的顶面，且高于抹除栅极106c的底面。
然后，请参照图1C，移除栅极堆叠结构104与栅极堆叠结构106的外侧的间隙壁，保留栅极堆叠结构104与栅极堆叠结构106之间的间隙壁。详细地说，在此步骤中，移除栅极堆叠结构104的左侧的间隙壁110，以及移除栅极堆叠结构106的右侧的间隙壁112。上述移除间隙壁的方法例如是先于基底100上形成暴露出图栅极堆叠结构104与栅极堆叠结构106的外侧的间隙壁的图案化掩模层，然后进行蚀刻制作工艺来移除暴露出的间隙壁。在本实施例中，保留于栅极堆叠结构104与栅极堆叠结构106之间的间隙壁110以及间隙壁112可作为本发明的存储器结构中的浮置栅极。因此，间隙壁110以及间隙壁112也可称为浮置栅极间隙壁。
在移除栅极堆叠结构104与栅极堆叠结构106的外侧的间隙壁之后，在栅极堆叠结构104以及栅极堆叠结构106的两侧的基底100中形成掺杂区。在本实施例中，以栅极堆叠结构104及其表面上的介电层108、间隙壁110、栅极堆叠结构106及其表面上的介电层108以及间隙壁112作为掩模，进行离子注入制作工艺，以于栅极堆叠结构104的左侧、栅极堆叠结构106的右侧以及间隙壁110与间隙壁112之间的基底100中形成掺杂区114。掺杂区114可作为本发明的存储器结构中的源极/漏极区。此外，在本实施例中，在进行离子注入制作工艺之后，还可选择性地进行回火制作工艺，以使基底100中的掺质扩散。如图1C所示，在本实施例中，在进行回火制作工艺之后，栅极堆叠结构104的左侧的掺杂区114扩散至栅极堆叠结构104的下方，栅极堆叠结构106的右侧的掺杂区114扩散至栅极堆叠结构106的下方，且间隙壁110与间隙壁112之间的掺杂区114扩散至间隙壁110以及间隙壁112的下方。
在形成掺杂区114之后，在基底100上形成介电层116。在本实施例中，介电层116共形地形成于基底100上，且覆盖介电层102、介电层108、间隙壁110以及间隙壁112。介电层116的材料相对于硅具有高的蚀刻选择比。在本实施例中，介电层116的材料例如是氧化硅，或者介电层116也可以是由氧化硅层、氮化硅层以及氧化硅层组成的复合介电层(即一般熟知的ONO复合介电层)。
接着，请参照图1D，在介电层116上形成控制栅极材料层118。控制栅极材料层118的材料例如是多晶硅。控制栅极材料层118覆盖栅极堆叠结构104以及栅极堆叠结构106，且填满栅极堆叠结构104与栅极堆叠结构106之间的空间。然后，进行回蚀刻制作工艺，移除部分控制栅极材料层118，使得控制栅极材料层118的顶面低于间隙壁110以及间隙壁112的顶面(顶点)。
之后，请参照图1E，移除栅极堆叠结构104与栅极堆叠结构106的外侧的控制栅极材料层118，保留栅极堆叠结构104与栅极堆叠结构106之间的控制栅极材料层118。详细地说，在此步骤中，移除栅极堆叠结构104的左侧的控制栅极材料层118，以及移除栅极堆叠结构106的右侧的控制栅极材料层118。上述移除控制栅极材料层118的方法例如是先于基底100上形成暴露出栅极堆叠结构104与栅极堆叠结构106的外侧的控制栅极材料层118的图案化掩模层，然后进行蚀刻制作工艺来移除暴露出的控制栅极材料层118。在本实施例中，保留于栅极堆叠结构104与栅极堆叠结构106之间的控制栅极材料层118形成本发明的存储器结构中的控制栅极120。如此一来，完成本实施例的存储器结构10的制作。
以下将以图1E中的存储器结构10来对本发明的存储器结构作进一步的说明。
请参照图1E，在存储器结构10中，栅极堆叠结构104以及栅极堆叠结构106设置介电层102上且彼此分隔开。栅极堆叠结构104包括自基底100依序堆叠的字符线104a、介电层104b以及抹除栅极104c，而栅极堆叠结构106包括自基底100依序堆叠的字符线106a、介电层106b以及抹除栅极106c。作为浮置栅极的间隙壁110以及间隙壁112设置于栅极堆叠结构104与栅极堆叠结构106之间，且间隙壁110以及间隙壁112的顶面低于抹除栅极104c以及抹除栅极106c的顶面。控制栅极120设置于间隙壁110以及间隙壁112之间。
因此，存储器结构10可具有一对存储单元。位于左侧的存储单元包括栅极堆叠结构104、介电层108、作为浮置栅极的间隙壁110、位于栅极堆叠结构104的两侧的掺杂区114、介电层116以及控制栅极120。位于右侧的存储单元包括栅极堆叠结构106、介电层108、作为浮置栅极的间隙壁112、位于栅极堆叠结构106的两侧的掺杂区114、介电层116以及控制栅极120。左侧的存储单元与右侧的存储单元共用控制栅极120以及位于两者之间的掺杂区114，因此可有效地缩减存储器结构的尺寸，且可视实际需求而分别对两个存储单元进行操作。
在每一个存储单元中，浮置栅极具有间隙壁形式(间隙壁110、间隙壁112)，且浮置栅极的顶面低于抹除栅极的顶面并高于抹除栅极的底面，因此在对存储单元进行抹除操作的过程中，电子可自浮置栅极的顶部(顶点)快速地移动至抹除栅极中，因此可有效地提高抹除速度。此外，控制栅极120的顶面低于浮置栅极的顶面，因此可避免在对存储单元进行抹除操作的过程中控制栅极与抹除栅极之间产生击穿现象。
以下将简单说明本发明的存储器结构的操作方法。
在一实施例中，在对本发明的存储器结构10进行编程操作时，对字符线104a与字符线106a施加0.6V的电压，对控制栅极120施加8V的电压，对作为源极的掺杂区114施加4V的电压，对抹除栅极104c以及抹除栅极106c施加4V的电压，且不对作为漏极的掺杂区114以及基底100施加电压。此时，电子会从漏极注入到浮置栅极，以进行源极侧注入(source-side injection)。
在一实施例中，在对本发明的存储器结构10进行抹除操作时，对控制栅极120施加-8V的电压，使作为源极与漏极的掺杂区114浮置，对抹除栅极104c以及抹除栅极106c施加8V的电压，且不对字符线104a、字符线106a以及基底100施加电压。此时，电子会从浮置栅极的顶面(顶点)快速地移动至抹除栅极，以进行F-N隧穿(F-N tunneling)。
第二实施例
图2A至图2G为依照本发明第二实施例的存储器结构的制造流程剖面示意图。
首先，请参照图2A，提供基底200。基底200可以是半导体基底，例如硅基底。接着，于基底200上形成介电层202。在本实施例中，介电层202的材料例如是氧化硅，其形成方法例如是进行热氧化法。介电层202可作为本发明的存储器结构中的栅介电层。然后，于介电层202上形成一对栅极堆叠结构，即栅极堆叠结构204与栅极堆叠结构206。栅极堆叠结构204与栅极堆叠结构206彼此分隔开。栅极堆叠结构204包括自基底200依序堆叠的字符线204a以及介电层204b。此外，栅极堆叠结构206包括自基底200依序堆叠的字符线206a以及介电层206b。在本实施例中，字符线204a以及字符线206a的材料例如是多晶硅，介电层204b与介电层206b的材料例如是氧化硅。在本实施例中，字符线204a、介电层204b、字符线206a以及介电层206b的形成方法例如是先依序于基底200上形成字符线材料层以及介电材料层，然后再进行图案化制作工艺。
接着，请参照图2B，在栅极堆叠结构204的表面上以及栅极堆叠结构206的表面上形成介电层208。介电层208的材料相对于硅具有高的蚀刻选择比。在本实施例中，介电层208的材料例如是氧化硅。介电层208用以在后续的制作工艺中保护栅极堆叠结构204以及栅极堆叠结构206不受到损坏。然后，在栅极堆叠结构204的侧壁上的介电层208上形成间隙壁210，以及于栅极堆叠结构206的侧壁上的介电层208上形成间隙壁212。在本实施例中，间隙壁210以及间隙壁212的材料例如是多晶硅。间隙壁210以及间隙壁212的形成方法例如是先于基底200上共形地形成间隙壁材料层，然后进行各向异性蚀刻制作工艺，移除部分间隙壁材料层，直到暴露出栅极堆叠结构204以及栅极堆叠结构206上方的介电层208。
在上述各向异性蚀刻制作工艺中，当栅极堆叠结构204以及栅极堆叠结构206上方的介电层208暴露出之后，会持续进行蚀刻制作工艺一段时间，直到所形成的间隙壁210与间隙壁212的顶面至少不高于介电层204b以及介电层206b的顶面。也就是说，所形成的间隙壁210与间隙壁212的顶面可与介电层204b以及介电层206b的顶面等高，或是低于介电层204b以及介电层206b的顶面。在本实施例中，在进行各向异性蚀刻制作工艺之后，所形成的间隙壁210的顶面(顶点)与介电层204b的顶面等高，且高于介电层204b的底面。此外，在进行各向异性蚀刻制作工艺之后，所形成的间隙壁212的顶面(顶点)与介电层206b的顶面等高，且高于介电层206b的底面。
然后，请参照图2C，移除栅极堆叠结构204与栅极堆叠结构206的外侧的间隙壁，保留栅极堆叠结构204与栅极堆叠结构206之间的间隙壁。详细地说，在此步骤中，移除栅极堆叠结构204的左侧的间隙壁210，以及移除栅极堆叠结构206的右侧的间隙壁212。上述移除间隙壁的方法例如是先于基底200上形成暴露出图栅极堆叠结构204与栅极堆叠结构206的外侧的间隙壁的图案化掩模层，然后进行蚀刻制作工艺来移除暴露出的间隙壁。在本实施例中，保留于栅极堆叠结构204与栅极堆叠结构206之间的间隙壁210以及间隙壁212可作为本发明的存储器结构中的浮置栅极。因此，间隙壁210以及间隙壁212也可称为浮置栅极间隙壁。
在移除栅极堆叠结构204与栅极堆叠结构206的外侧的间隙壁之后，在栅极堆叠结构204以及栅极堆叠结构206的两侧的基底200中形成掺杂区。在本实施例中，以栅极堆叠结构204及其表面上的介电层208、间隙壁210、栅极堆叠结构206及其表面上的介电层208以及间隙壁212作为掩模，进行离子注入制作工艺，以于栅极堆叠结构204的左侧、栅极堆叠结构206的右侧以及间隙壁210与间隙壁212之间的基底200中形成掺杂区214。掺杂区214可作为本发明的存储器结构中的源极/漏极区。此外，在本实施例中，在进行离子注入制作工艺之后，还可选择性地进行回火制作工艺，以使基底200中的掺质扩散。如图2C所示，在本实施例中，在进行回火制作工艺之后，栅极堆叠结构204的左侧的掺杂区214扩散至栅极堆叠结构204的下方，栅极堆叠结构206的右侧的掺杂区214扩散至栅极堆叠结构206的下方，且间隙壁210与间隙壁212之间的掺杂区214扩散至间隙壁210以及间隙壁212的下方。
在形成掺杂区214之后，在基底200上形成介电层216。在本实施例中，介电层216共形地形成于基底200上，且覆盖介电层202、介电层208、间隙壁210以及间隙壁212。介电层216的材料相对于硅具有高的蚀刻选择比。在本实施例中，介电层216的材料例如是氧化硅，或者介电层216也可以是由氧化硅层、氮化硅层以及氧化硅层组成的复合介电层(即一般熟知的ONO复合介电层)。
接着，请参照图2D，在介电层216上形成控制栅极材料层218。控制栅极材料层218的材料例如是多晶硅。控制栅极材料层218覆盖栅极堆叠结构204以及栅极堆叠结构206，且填满栅极堆叠结构204与栅极堆叠结构206之间的空间。然后，进行回蚀刻制作工艺，移除部分控制栅极材料层218，使得控制栅极材料层218的顶面低于间隙壁210以及间隙壁212的顶面(顶点)。
然后，请参照图2E，移除栅极堆叠结构204与栅极堆叠结构206的外侧的控制栅极材料层218，保留栅极堆叠结构204与栅极堆叠结构206之间的控制栅极材料层218。详细地说，在此步骤中，移除栅极堆叠结构204的左侧的控制栅极材料层218，以及移除栅极堆叠结构206的右侧的控制栅极材料层218。上述移除控制栅极材料层218的方法例如是先于基底200上形成暴露出栅极堆叠结构204与栅极堆叠结构206的外侧的控制栅极材料层218的图案化掩模层，然后进行蚀刻制作工艺来移除暴露出的控制栅极材料层218。在本实施例中，保留于栅极堆叠结构204与栅极堆叠结构206之间的控制栅极材料层218形成本发明的存储器结构中的控制栅极220。
接着，请参照图2F，形成介电层222，以覆盖介电层216以及控制栅极220。介电层222的材料例如是氧化硅。介电层222的形成方法例如是先于介电层216上形成介电材料层，且介电材料层填满栅极堆叠结构204与栅极堆叠结构206之间的空间(意即覆盖控制栅极220)。然后，进行平坦化制作工艺(例如化学机械研磨制作工艺)，移除部分介电材料层、部分介电层216以及部分介电层208，直到暴露出介电层204b以及介电层206b。
之后，请参照图2G，在介电层222上形成介电层224。介电层224的材料例如是氧化硅。由于在图2F所述的步骤中以先对介电层222进行平坦化制作工艺，因此介电层224可形成在平坦的表面上，且因此介电层224也可具有平坦的表面。之后，在介电层224上形成抹除栅极226，且抹除栅极226位于间隙壁210、间隙壁212与控制栅极220上方。抹除栅极226的形成方法例如是先于介电层224上形成抹除栅极材料层，然后进行图案化制作工艺。特别一提的是，所形成的抹除栅极226必须至少位于间隙壁210、间隙壁212与控制栅极220上方，亦即抹除栅极226必须至少与作为浮置栅极的间隙壁210、间隙壁212以及控制栅极220重叠。在本实施例中，所形成的抹除栅极226延伸至介电层204b以及介电层206b的上方，以确保抹除栅极226能够与作为浮置栅极的间隙壁210以及间隙壁212重叠。如此一来，完成本实施例的存储器结构20的制作。
以下将以图2G中的存储器结构20来对本发明的存储器结构作进一步的说明。
请参照图2G，在存储器结构20中，栅极堆叠结构204以及栅极堆叠结构206设置介电层202上且彼此分隔开。栅极堆叠结构204包括自基底200依序堆叠的字符线204a以及介电层204b，而栅极堆叠结构206包括自基底200依序堆叠的字符线206a以及介电层206b。作为浮置栅极的间隙壁210以及间隙壁212设置于栅极堆叠结构204与栅极堆叠结构206之间，且间隙壁210以及间隙壁212的顶面不高于介电层204b以及介电层206b的顶面。控制栅极220设置于间隙壁210以及间隙壁212之间。抹除栅极226设置于间隙壁210、间隙壁212与控制栅极220的上方，且与间隙壁210、间隙壁212以及控制栅极220重叠。
因此，存储器结构20可具有一对存储单元。位于左侧的存储单元包括栅极堆叠结构204、介电层208、作为浮置栅极的间隙壁210、位于栅极堆叠结构204的两侧的掺杂区214、介电层216、控制栅极220以及抹除栅极226。位于右侧的存储单元包括栅极堆叠结构206、介电层208、作为浮置栅极的间隙壁212、位于栅极堆叠结构206的两侧的掺杂区214、介电层216、控制栅极220以及抹除栅极226。左侧的存储单元与右侧的存储单元共用控制栅极220、抹除栅极226以及位于两者之间的掺杂区214，因此可有效地缩减存储器结构的尺寸，且可视实际需求而分别对两个存储单元进行操作。
在每一个存储单元中，浮置栅极具有间隙壁形式(间隙壁210、间隙壁212)，浮置栅极的顶面不高于介电层204b以及介电层206b的顶面并高于介电层204b以及介电层206b的底面，且抹除栅极226位于浮置栅极的上方，因此在对存储单元进行抹除操作的过程中，电子可自浮置栅极的顶部(顶点)快速地移动至抹除栅极中，因此可有效地提高抹除速度。此外，控制栅极220的顶面低于浮置栅极的顶面，因此可避免在对存储单元进行抹除操作的过程中控制栅极与抹除栅极之间产生击穿现象。
以下将简单说明本发明的存储器结构的操作方法。
在一实施例中，在对本发明的存储器结构20进行编程操作时，对字符线204a与字符线206a施加0.6V的电压，对控制栅极220施加8V的电压，对作为源极的掺杂区214施加4V的电压，对抹除栅极226施加4V的电压，且不对作为漏极的掺杂区214以及基底200施加电压。此时，电子会从漏极注入到浮置栅极，以进行源极侧注入。
在一实施例中，在对本发明的存储器结构20进行抹除操作时，对控制栅极220施加-8V的电压，使作为源极与漏极的掺杂区214浮置，对抹除栅极226施加8V的电压，且不对字符线204a、字符线206a以及基底200施加电压。此时，电子会从浮置栅极的顶面(顶点)快速地向上移动至抹除栅极226，以进行F-N隧穿。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。
Claims (20)
1.一种存储器结构，其特征在于，包括：
第一介电层，设置于基底上；
一对栅极堆叠结构，设置于所述第一介电层上且彼此分隔开，其中每一所述栅极堆叠结构包括：
字符线，设置于所述基底上；
抹除栅极，设置于所述字符线上；以及
第二介电层，设置于所述字符线与所述抹除栅极之间；
第三介电层，设置于每一所述栅极堆叠结构的表面上；
一对浮置栅极，设置于所述栅极堆叠结构之间，其中所述浮置栅极各自位于对应的所述栅极堆叠结构的侧壁上的所述第三介电层上，其中所述浮置栅极的顶面低于所述抹除栅极的顶面；
第四介电层，覆盖所述第一介电层、所述第三介电层与所述浮置栅极；
控制栅极，设置于所述浮置栅极之间的所述第四介电层上；以及
掺杂区，设置于每一所述栅极堆叠结构的两侧的所述基底中。
2.如权利要求1所述的存储器结构，其中所述浮置栅极的顶面高于所述抹除栅极的底面。
3.如权利要求1所述的存储器结构，其中所述控制栅极的顶面低于所述浮置栅极的顶面。
4.如权利要求1所述的存储器结构，其中所述浮置栅极之间的所述掺杂区位于所述控制栅极下方。
5.如权利要求1所述的存储器结构，其中所述浮置栅极具有间隙壁形式。
6.一种存储器结构的制造方法，包括：
在基底上形成第一介电层；
在所述第一介电层上形成彼此分隔开的一对栅极堆叠结构，其中每一所述栅极堆叠结构包括：
字符线，位于所述基底上；
抹除栅极，位于所述字符线上；以及
第二介电层，位于所述字符线与所述抹除栅极之间；
在每一所述栅极堆叠结构的表面上形成第三介电层；
在所述栅极堆叠结构之间形成一对浮置栅极，其中所述浮置栅极各自位于对应的所述栅极堆叠结构的侧壁上的所述第三介电层上，且所述浮置栅极的顶面低于所述抹除栅极的顶面；
在每一所述栅极堆叠结构的两侧的所述基底中形成掺杂区；
在所述基底上形成第四介电层，所述第四介电层覆盖所述第一介电层、所述第三介电层与所述浮置栅极；以及
在所述浮置栅极之间的所述第四介电层上形成控制栅极。
7.如权利要求6所述的存储器结构的制造方法，其中所述浮置栅极的顶面高于所述抹除栅极的底面。
8.如权利要求6所述的存储器结构的制造方法，其中所述控制栅极的顶面低于所述浮置栅极的顶面。
9.如权利要求6所述的存储器结构的制造方法，其中所述一对浮置栅极的形成方法包括：
在所述基底上共形地形成浮置栅极材料层，其中所述浮置栅极材料层覆盖所述栅极堆叠结构；
进行各向异性蚀刻制作工艺，移除部分所述浮置栅极材料层而形成间隙壁，且直到所述间隙壁的顶面低于所述抹除栅极的顶面；以及
移除所述一对栅极堆叠结构的外侧的所述间隙壁。
10.如权利要求6所述的存储器结构的制造方法，其中所述控制栅极的形成方法包括：
在所述第四介电层上形成控制栅极材料层，且所述控制栅极材料层填满所述栅极堆叠结构之间的空间；
进行回蚀刻制作工艺，移除部分所述控制栅极材料层；以及
移除所述一对栅极堆叠结构的外侧的所述控制栅极材料层。
11.一种存储器结构，其特征在于，包括：
第一介电层，设置于基底上；
一对栅极堆叠结构，设置于所述第一介电层上且彼此分隔开，其中每一所述栅极堆叠结构包括：
字符线，设置于所述基底上；以及
第二介电层，设置于所述字符线上；
第三介电层，设置于每一所述栅极堆叠结构的侧壁上；
一对浮置栅极，设置于所述栅极堆叠结构之间，其中所述浮置栅极各自位于对应的所述栅极堆叠结构的侧壁上的所述第三介电层上，其中所述浮置栅极的顶面不高于所述第二介电层的顶面；
第四介电层，覆盖所述第一介电层、所述第三介电层与所述浮置栅极；
控制栅极，设置于所述浮置栅极之间的所述第四介电层上；
掺杂区，设置于每一所述栅极堆叠结构的两侧的所述基底中；
第五介电层，覆盖所述栅极堆叠结构、所述第三介电层、所述浮置栅极、所述第四介电层与所述控制栅极；以及
抹除栅极，设置于所述第五介电层上，且位于所述控制栅极与所述一对浮置栅极上方。
12.如权利要求11所述的存储器结构，其中所述控制栅极的顶面低于所述浮置栅极的顶面。
13.如权利要求11所述的存储器结构，其中所述抹除栅极与所述一对浮置栅极以及所述一对栅极堆叠结构重叠。
14.如权利要求11所述的存储器结构，其中所述浮置栅极之间的所述掺杂区位于所述控制栅极下方。
15.如权利要求11所述的存储器结构，其中所述浮置栅极具有间隙壁形式。
16.一种存储器结构的制造方法，包括：
在基底上形成第一介电层；
在所述第一介电层上形成彼此分隔开的一对栅极堆叠结构，其中每一所述栅极堆叠结构包括：
字符线，位于所述基底上；以及
第二介电层，位于所述字符线上；
在每一所述栅极堆叠结构的表面上形成第三介电层；
在所述栅极堆叠结构之间形成一对浮置栅极，其中所述浮置栅极各自位于对应的所述栅极堆叠结构的侧壁上的所述第三介电层上，且所述浮置栅极的顶面不高于所述第二介电层的顶面；
在每一所述栅极堆叠结构的两侧的所述基底中形成掺杂区；
在所述基底上形成第四介电层，所述第四介电层覆盖所述第一介电层、所述第三介电层与所述浮置栅极；
在所述浮置栅极之间的所述第四介电层上形成控制栅极；
在所述基底上形成第五介电层，所述第五介电层覆盖所述栅极堆叠结构、所述第三介电层、所述浮置栅极、所述第四介电层与所述控制栅极；以及
在所述第五介电层上形成抹除栅极，其中所述抹除栅极位于所述控制栅极与所述一对浮置栅极上方。
17.如权利要求16所述的存储器结构的制造方法，其中所述控制栅极的顶面低于所述浮置栅极的顶面。
18.如权利要求16所述的存储器结构的制造方法，其中所述抹除栅极与所述一对浮置栅极以及所述一对栅极堆叠结构重叠。
19.如权利要求16所述的存储器结构的制造方法，其中所述一对浮置栅极的形成方法包括：
在所述基底上共形地形成浮置栅极材料层，其中所述浮置栅极材料层覆盖所述栅极堆叠结构；
进行各向异性蚀刻制作工艺，移除部分所述浮置栅极材料层而形成间隙壁，且直到所述间隙壁的顶面不高于所述抹除栅极的顶面；以及
移除所述一对栅极堆叠结构的外侧的所述间隙壁。
20.如权利要求16所述的存储器结构的制造方法，其中所述控制栅极的形成方法包括：
在所述第四介电层上形成控制栅极材料层，且所述控制栅极材料层填满所述栅极堆叠结构之间的空间；
进行回蚀刻制作工艺，移除部分所述控制栅极材料层；以及
移除所述一对栅极堆叠结构的外侧的所述控制栅极材料层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW108104152 | 2019-02-01 | ||
| TW108104152A TWI685948B (zh) | 2019-02-01 | 2019-02-01 | 記憶體結構及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111524894A true CN111524894A (zh) | 2020-08-11 |
| CN111524894B CN111524894B (zh) | 2023-05-05 |
Family
ID=70413297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910136912.4A Active CN111524894B (zh) | 2019-02-01 | 2019-02-25 | 存储器结构及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US10896910B2 (zh) |
| CN (1) | CN111524894B (zh) |
| TW (1) | TWI685948B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI737374B (zh) * | 2020-07-01 | 2021-08-21 | 力晶積成電子製造股份有限公司 | 非揮發性記憶體結構 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US20200251480A1 (en) | 2020-08-06 |
| US20210091099A1 (en) | 2021-03-25 |
| US10896910B2 (en) | 2021-01-19 |
| TW202030868A (zh) | 2020-08-16 |
| US11257830B2 (en) | 2022-02-22 |
| TWI685948B (zh) | 2020-02-21 |
| CN111524894B (zh) | 2023-05-05 |
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