CN113437073B - 存储器结构及其制造方法 - Google Patents
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Abstract
本发明提供了一种存储器结构及其制造方法。一些实施例的存储器结构包括衬底、位于衬底上的穿隧介电层以及位于穿隧介电层上的浮置栅极，其中衬底包含的源极区域和漏极区域分别位于浮置栅极的相对两侧。一些实施例的存储器结构还包括位于浮置栅极上的栅间介电层，以及位于栅间介电层上的控制栅极。一些实施例的存储器结构还包括埋置于浮置栅极内的一掺杂区，且此掺杂区的侧壁暴露于浮置栅极的侧壁，其中掺杂区与栅间介电层彼此相隔开。
Description
技术领域
本发明有关于一种存储器结构及其制造方法，且特别有关于一种非易失性存储器结构及其制造方法。
背景技术
在非易失性存储器中，依据存储器内的数据能否在使用电脑时随时改写，可分为只读存储器与快闪存储器二大类产品。其中快闪存储器因成本较低，而逐渐成为非易失性存储器的主流技术。
一般而言，一个快闪存储器包含两个栅极，第一个栅极为储存数据的浮置栅极，而第二个栅极为进行数据的输入和输出的控制栅极。浮置栅极位于控制栅极的下方且为“漂浮”的状态。所谓漂浮指以绝缘材料环绕且隔离浮置栅极以防止电荷流失。控制栅极连接至字线以控制装置。快闪存储器的优点之一为可以区块-区块擦除数据。快闪存储器广泛地用于企业服务器、储存和网络科技，以及广泛的消费电子产品，例如随身碟快闪驱动装置、移动电话、数码相机、平板电脑、笔记本电脑的个人电脑插卡和嵌入式控制器等等。
虽然现存的非易失性存储器的形成方法已足够应付它们原先预定的用途，但它们仍未在各个方面皆彻底的符合要求，因此非易失性存储器的技术目前仍有需克服的问题。
发明内容
本发明的一些实施例揭示一种存储器结构，包括衬底和位于衬底上的穿隧介电层，其中衬底包含源极区域和漏极区域。一些实施例中，存储器结构亦包括位于穿隧介电层上的浮置栅极，源极区域和漏极区域分别位于浮置栅极的相对两侧。一些实施例中，存储器结构还包括位于浮置栅极上的栅间介电层，以及位于栅间介电层上的控制栅极。一些实施例中，存储器结构还包括埋置于浮置栅极内的一掺杂区，且此掺杂区的侧壁暴露于浮置栅极的侧壁，其中掺杂区与栅间介电层彼此相隔开。
本发明的一些实施例揭示一种存储器结构的制造方法，包括：提供衬底以及形成穿隧介电层于衬底上，其中衬底包含源极区域和漏极区域。一些实施例中，存储器结构的制造方法亦包括形成浮置栅极于穿隧介电层上，源极区域和漏极区域分别位于浮置栅极的相对两侧。一些实施例中，存储器结构的制造方法还包括形成栅间介电层于浮置栅极上。一些实施例中，一掺杂区形成于浮置栅极内，掺杂区的侧壁暴露于浮置栅极的侧壁，且掺杂区与栅间介电层彼此相隔开。一些实施例中，存储器结构的制造方法还包括形成一控制栅极于栅间介电层上。
附图说明
图1A-图1F是根据本发明的一实施例的制造存储器结构的不同中间阶段所对应的剖面示意图；
图2A-图2C是根据本发明的另一实施例的制造存储器结构的不同中间阶段所对应的剖面示意图；
图3为根据本发明一实施例的存储器结构的一个中间阶段所对应的剖面示意图；
图4A为一个传统的快闪存储器的剖面示意图；
图4B为根据本发明一实施例的一个存储器结构的剖面示意图。
附图标记：
101～基板；
103～穿隧介电材料层；
105～浮置栅极材料层；
107～栅间介电材料层；
107a、107b～栅间介电材料层的顶面；
109、GC～控制栅极；
111～掩膜层；
111a～掩膜层的顶面；
113、114～沟槽；
121～绝缘层；
121s～绝缘层的侧壁；
123～间隙壁；
125～图案化光刻胶；
130、140～离子注入工艺；
132、132A、132B、142～掺杂区；
132s、142s～掺杂区的侧壁；
132E～掺杂区的顶面边缘；
132b～掺杂区的底面；
203、303～穿隧介电层；
203a～穿隧介电层的上表面；
205、FG～浮置栅极；
205s～浮置栅极的侧壁；
205a～浮置栅极的顶面；
207、307～栅间介电层；
302S～源极区域；
302D～漏极区域；
C1、C2～电容；
θ1、θ2～角度；
DY、DX、DT～方向；
d1、d2～距离；
H～浮置栅极的厚度；
W～浮置栅极的宽度。
具体实施方式
以下参照本发明实施例的图式以更清楚地阐述本发明。然而，本发明亦可以各种不同的实施方式实现，而不应限于本文实施例中所述的结构及制法。图式中的层与区域的厚度比例可能会为了便于说明起见而调整成大于或小于实际产品的比例。再者，在不同图式和说明的实施例中，相同或相似的元件符号被用来标明相同或相似的元件。
图1A-图1F是根据本发明的一实施例的制造存储器结构的不同中间阶段所对应的剖面示意图。请参照图1A，提供衬底101。在一实施例中，衬底101的材料可包含硅、砷化镓、氮化镓、硅化锗、绝缘层上覆硅、其他合适的材料或前述的组合。存储器结构的衬底101包含一源极区域和一漏极区域(图1A-图1F未示出)。
在一实施例中，在衬底101上依序形成穿隧介电材料层103、浮置栅极材料层105和栅间介电材料层107。穿隧介电材料层103例如是氧化层。浮置栅极材料层105的材料例如可包含多晶硅，且可使用沉积工艺形成。另外，可选择性地在浮置栅极材料层105内植入杂质。例如，可在浮置栅极材料层105内植入N型杂质，例如磷，使浮置栅极材料层105为N型导电类型。此外，浮置栅极材料层105可为一或多层的结构。在一实施例中，栅间介电材料层107可包含多层介电材料，例如由氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)所形成的多层结构。
继续参照图1A，在栅间介电材料层107上方形成控制栅极109和掩膜层111。控制栅极109的材料例如包含多晶硅，且可使用沉积工艺沉积并以掩膜层111进行刻蚀工艺，而形成多个包含控制栅极109和掩膜层111的堆叠。此外，掩膜层111的材料可为氧化物，例如四乙氧基硅烷(tetraethyl orthosilicate，TEOS)氧化物。在一实施例中，刻蚀工艺停止在栅间介电材料层107上。另外，亦可选择性地在控制栅极109内植入杂质。控制栅极109可为一或多层的结构。在相邻的两个控制栅极109和掩膜层111的堆叠之间具有沟槽113、114，如图1A所示。在一实施例中，沟槽113和114分别对应存储器结构的源极区域和漏极区域。
接着，参照图1B，形成一绝缘层121及一间隙壁123以覆盖掩膜层111的侧壁、控制栅极109的侧壁以及部分的栅间介电材料层107。在一实施例中，可依序顺应性地沉积一绝缘材料层及一间隙材料层以覆盖控制栅极109和掩膜层111的堆叠，之后实施刻蚀工艺，以移除掩膜层111上方的绝缘材料层与间隙材料层，以及移除栅间介电材料层107上方部分的绝缘材料层与间隙材料层，而形成绝缘层121和间隙壁123。如图1B所示，形成绝缘层121和间隙壁123后，沟槽113和114分别暴露出栅间介电材料层107的顶面107a和107b。在一实施例中，绝缘材料可包含氧化物，例如氧化硅，且沉积的厚度例如介于5nm至10nm之间。在一实施例中，间隙材料可包含氮化物，例如氮化硅，且沉积的厚度例如介于10nm至30nm之间。
接着，参照图1C，在控制栅极109和掩膜层111的堆叠之上形成一图案化光刻胶125。在一实施例中，此图案化光刻胶125覆盖掩膜层111部分的顶面111a。如图1C所示，在一实施例中，图案化光刻胶125未填入沟槽114，而所暴露出的栅间介电材料层107的顶面107a是对应存储器结构的漏极区域(未示出)，而图案化光刻胶125则填入沟槽113中并覆盖栅间介电材料层107的顶面107b，顶面107b是对应存储器结构的源极区域(未示出)。
参照图1D，于间隙壁123的一侧倾斜一角度θ1对浮置栅极材料层105的下部进行离子注入工艺130，以形成掺杂区132。于此实施例中，植入掺杂区132的杂质与浮置栅极材料层105的杂质具有相反的导电类型。在一实施例中，浮置栅极材料层105包含N型杂质，使其具有N型导电类型，而掺杂区132包含P型杂质(例如硼)，使其具有P型导电类型。此外，在一实施例中，所形成的掺杂区132的掺杂浓度大于浮置栅极材料层105的掺杂浓度。
值得一提的是，绝缘层121及间隙壁123的设置，除了在离子注入工艺中保护控制栅极109与栅间介电材料层107外，通过控制间隙壁123的厚度，亦可控制离子注入工艺不会在浮置栅极材料层105的上部植入杂质，而仅在浮置栅极材料层105的下部形成掺杂区132。
参照图1E，移除图案化光刻胶125。之后，可选择性地移除间隙壁123。移除间隙壁123之后，留下的绝缘层121覆盖控制栅极109和掩膜层111的侧壁。需注意的是，此处虽然以移除间隙壁123为例进行说明，但本发明亦可不移除间隙壁123，而在移除图案化光刻胶125后，直接进行图1F后续的步骤。
之后，参照图1F，以掩膜层111及绝缘层121为掩膜实施刻蚀工艺，例如干式刻蚀工艺，以刻蚀栅间介电材料层107、浮置栅极材料层105和穿隧介电材料层103，而分别形成栅间介电层207、浮置栅极205和穿隧介电层203。在一实施例中，此刻蚀工艺为一自动对准刻蚀工艺。在一实施例中，此刻蚀工艺例如是反应离子刻蚀。在此示例中，实施此刻蚀工艺之后，栅间介电层207的侧壁、浮置栅极205的侧壁205s和穿隧介电层203的侧壁大抵上对齐，并与绝缘层121的侧壁121s对齐。亦即，浮置栅极205的宽度W大于控制栅极109的宽度，但本发明并不以此为限制。
特别说明的是，如图1F所示，掺杂区132是埋置于浮置栅极205内的下部，且掺杂区132的侧壁132s暴露于浮置栅极205的侧壁205s，其中掺杂区132与栅间介电层207彼此相隔开，因此不会降低浮置栅极205与控制栅极109间的电容。在一实施例中，掺杂区132的顶面边缘132E与浮置栅极205的顶面205a相隔开一距离d1。在一实施例中，距离d1相对于浮置栅极205的厚度H的比值为约1/2至约2/3范围之间。
再者，如图1F所示，掺杂区132的底面132b接触下方的穿隧介电层203的上表面203a。在一实施例中，掺杂区132自浮置栅极205的侧壁205s往浮置栅极205的内部延伸一距离，如图1F中标示的距离d2。在一实施例中，距离d2相对于浮置栅极205的宽度W的比值为约1/5至约1/4范围之间。
上述实施例是使包含第一导电类型的杂质的掺杂区132与栅间介电层207彼此相隔开，亦即，在掺杂区132上方与栅间介电层207之间仍有包含浮置栅极205的材料(与掺杂区132导电类型不同)。然而，本发明并不仅限于此，在其他实施例中，可在掺杂区132上方形成相反导电类型的另一掺杂区134。
图2A-图2C是根据本发明的另一实施例的制造存储器结构的不同中间阶段所对应的剖面示意图，其示出接续于图1D步骤后的另一制造流程。图2A的步骤则与图1E相同，为了简化说明，在此不再详述。
接着，参照图2B，在一实施例中，于间隙壁123的一侧倾斜一角度θ2对浮置栅极材料层105的上部进行离子注入工艺140，以在掺杂区132上方形成掺杂区142。在本实施例中，植入掺杂区142的杂质与浮置栅极材料层105包含的杂质具有相同的导电类型，但与掺杂区132的导电类型相反。在一实施例中，掺杂区142例如是N型导电类型，且植入的杂质例如为磷。
参照图2C，之后，以掩膜层111及绝缘层121为掩膜实施刻蚀工艺，例如干式刻蚀工艺，以刻蚀栅间介电材料层107、浮置栅极材料层105和穿隧介电材料层103，而分别形成栅间介电层207、浮置栅极205和穿隧介电层203。
如图2C所示，掺杂区132形成于浮置栅极205的下部，而掺杂区142形成于浮置栅极205的上部。且掺杂区132的侧壁132s与掺杂区142的侧壁142s暴露于浮置栅极205的侧壁。掺杂区142可以接触或不接触下方的掺杂区132。再者，掺杂区142可以接触或不接触上方的栅间介电层207。如图2C的例示，掺杂区142的顶面可接触栅间介电层207。
特别说明的是，在本实施例中，掺杂区142的设置可避免掺杂区132在后续的高温工艺中扩散而接近、甚至接触栅间介电层207。此外，由于掺杂区142与浮置栅极205所包含的杂质具有相同的导电类型，因此不会影响掺杂区132上方的浮置栅极205与控制栅极109之间的电容。此外，在一实施例中，掺杂区142的掺杂浓度大于浮置栅极205的掺杂浓度，因此可提高控制栅极109与浮置栅极205之间的总电容，提高存储器结构的写入/擦除的速度。
上述实施例是在沟槽114中对浮置栅极材料层105进行单侧的离子注入工艺，以使存储器结构的浮置栅极205中具有邻近漏极区域的掺杂区。然而，在其他实施例中，例如在共用漏极的存储器结构中，可在沟槽114中对应于两相邻存储器结构的浮置栅极材料层105同时进行双侧的离子注入工艺，以使共用漏极区域的两个存储器结构的浮置栅极205中具有邻近漏极区域的掺杂区。
图3为根据本发明一实施例的存储器结构的一个中间阶段所对应的剖面示意图。图3大致类似于图1D，不同之处在于图3绘示的实施例中，是在沟槽114中同时于两侧的间隙壁123各倾斜一角度θ1对浮置栅极材料层105进行离子注入工艺，而形成掺杂区132A和132B。在一些应用中，沟槽114是对应两相邻存储器结构的共用漏极区域。在一实施例中，植入掺杂区132A和132B的杂质与浮置栅极材料层105的杂质具有相反的导电类型。为了简化说明，关于相同或类似于图1A至图1F所绘示的元件及其形成工艺步骤，故不再赘述。另外，类似于图2B的示例，在其他实施例中，亦可在掺杂区132A和132B上方形成相反导电类型的掺杂区。
图4A为一个传统的快闪存储器的剖面示意图。图4B为根据本发明一实施例的一个存储器结构的剖面示意图。图4B与图1F中相同或类似的元件沿用相同或类似的标号，且为了简化说明，关于相同或类似于前述图1A至图1F所绘示的元件及其形成工艺步骤，在此不再详述。
参照图4A，传统的快闪存储器结构包含具有源极区域302S和漏极区域302D的衬底101、穿隧介电层303、浮置栅极FG、栅间介电层307和控制栅极GC。当以沟道热电子方式进行写入操作时，在邻近漏极区域302D产生的热电子会依方向DY经过穿隧介电层303而注入浮置栅极FG中。然而，经过多次重复的写入/擦除操作，邻近漏极区域302D沿着方向DY注入的热电子容易造成穿隧介电层303于此注入处的损坏，且热电子容易累积在浮置栅极FG与穿隧介电层303的接面上，而对穿隧介电层303造成损坏，使储存在浮置栅极中的数据自损伤的穿隧介电层303流失。
参照图4B，本发明一实施例中，浮置栅极205内的下部设置掺杂区132，使相反导电类型的掺杂区132和浮置栅极205产生P-N接面。当以沟道热电子进行写入操作时，在邻近漏极区域302D产生的热电子除了受到原本注入浮置栅极205中的力(方向DY)，还受到因设置掺杂区132所产生的P-N接面而形成的横向推力(例如方向DX的推力)。因此，跃过穿隧介电层203而注入浮置栅极205中的热电子，会受到例如图4B所示的方向DT(合力的方向)的推力，而可被快速地推离漏极区域302D侧，进而加快写入操作的速度并降低写入操作时施加于浮置栅极205的电压。
特别说明的是，由于热电子注入浮置栅极205后可被斜向地(受到斜向合力的作用)推离漏极区域302D侧和快速地被推进浮置栅极205，因此不易累积在浮置栅极205与穿隧介电层203的接面上。此外，由于进行写入操作时，施加于浮置栅极205的电压可以降低，故不易对穿隧介电层203造成损坏。因此，在经过多次的写入操作后，穿隧介电层203不易损伤而具有良好状态，而使储存在浮置栅极中的数据更加不易流失(data loss)。
另外，由于浮置栅极205下部的掺杂区132与栅间介电层207之间仍有一段距离(例如距离d1)，亦即掺杂区132的上方仍是浮置栅极205的部分，因此控制栅极109与浮置栅极205之间的电容几乎一致，例如图4B所示的电容C1大致等于电容C2，而不会影响栅间的电容耦合率。因此进行写入操作时，可维持稳定的操作电压，并不会有因为电容值改变而需要提高操作电压进而造成栅间介电层207容易崩坏的情形，使存储器结构具有良好的稳定性。
综合上述，本发明所提出的存储器结构，是在浮置栅极的下部形成掺杂区，掺杂区的侧壁暴露于浮置栅极的侧壁，且掺杂区与栅间介电层彼此相隔开一距离。在一实施例中，掺杂区与浮置栅极具有不同导电类型的杂质。再者，根据本发明一实施例所提出的存储器结构的制造方法可形成自动对准的存储器结构。另外，为简化图式，上述实施例所配合的图式(如图1A-图3)仅绘制三个存储器结构形成于衬底上做示例说明，但实际应用时并不限制一个存储器装置所包含的存储器结构的数目，一个存储器装置可包含多个如上述实施例提出的存储器结构。再者，实施例提出的存储器结构可以是不同种类的非易失性存储器结构，而包含有浮置栅极的存储器结构皆可应用本发明的实施例。
根据本发明一实施例所制得的存储器结构，透过在浮置栅极的下部形成掺杂区，可至少具有加快写入速度、降低写入操作电压、改善数据储存的稳定性以良好的保存数据等许多的益处，使存储器结构具有稳定的电性表现，进而提升最终产品的良品率及可靠度。
虽然本发明已以数个较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视权利要求范围所界定者为准。
Claims (10)
1.一种存储器结构，其特征在于，包括：
一衬底，包含一源极区域和一漏极区域；
一穿隧介电层，位于该衬底上；
一浮置栅极，位于该穿隧介电层上，该源极区域和该漏极区域分别位于该浮置栅极的相对两侧；
一栅间介电层，位于该浮置栅极上；
一控制栅极，位于该栅间介电层上；
一第一掺杂区，埋置于该浮置栅极内，且该第一掺杂区的侧壁暴露于该浮置栅极的侧壁，其中该掺杂区与该栅间介电层彼此相隔开；以及
一第二掺杂区埋置于该浮置栅极内且位于该第一掺杂区之上，该第二掺杂区的掺杂浓度大于该浮置栅极的掺杂浓度。
2.如权利要求1所述的存储器结构，其特征在于，该第一掺杂区包含与该浮置栅极相反导电类型的杂质。
3.如权利要求1所述的存储器结构，其特征在于，该第一掺杂区的顶面边缘与该浮置栅极的顶面相隔开一第一距离，该第一距离相对于该浮置栅极的厚度的比值为1/2至2/3范围之间。
4.如权利要求3所述的存储器结构，其特征在于，该第一掺杂区自该浮置栅极的该侧壁往该浮置栅极的内部延伸一第二距离，该第二距离相对于该浮置栅极的宽度的比值为1/5至1/4范围之间。
5.如权利要求1所述的存储器结构，其特征在于，该第一掺杂区包含第一导电类型的杂质，该第二掺杂区包含与该第一导电类型相反的第二导电类型的杂质。
6.如权利要求1所述的存储器结构，其特征在于，该第一掺杂区邻近该漏极区域设置。
7.一种存储器结构的制造方法，其特征在于，包括：
提供一衬底，该衬底包含一源极区域和一漏极区域；
形成一穿隧介电层于该衬底上；
形成一浮置栅极于该穿隧介电层上，该源极区域和该漏极区域分别位于该浮置栅极的相对两侧；
形成一栅间介电层于该浮置栅极上；以及
形成一控制栅极于该栅间介电层上；
其中一第一掺杂区形成于该浮置栅极内，该第一掺杂区的侧壁暴露于该浮置栅极的侧壁，且该掺杂区与该栅间介电层彼此相隔开；以及一第二掺杂区埋置于该浮置栅极内且位于该第一掺杂区之上，该第二掺杂区的掺杂浓度大于该浮置栅极的掺杂浓度。
8.如权利要求7所述存储器结构的制造方法，其特征在于，还包括：
形成一浮置栅极材料层于该衬底上方；
形成一栅间介电材料层于该浮置栅极材料层上；
形成一控制栅极于该栅间介电材料层上；
形成一绝缘层覆盖该控制栅极的侧壁和部分的该栅间介电材料层；
形成一间隙壁于该绝缘层的侧壁；以及
于该间隙壁的一侧对该浮置栅极材料层的下部进行离子注入，以形成该第一掺杂区。
9.如权利要求8所述存储器结构的制造方法，其特征在于，在形成该第一掺杂区后，还包括：
去除该间隙壁。
10.如权利要求9所述存储器结构的制造方法，其特征在于，还包括：
以该绝缘层刻蚀该栅间介电材料层以及该浮置栅极材料层，以分别形成该栅间介电层以及该浮置栅极。
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