KR20080083184A - 화학 기계적 평탄화를 이용하는 전력 디바이스 - Google Patents

화학 기계적 평탄화를 이용하는 전력 디바이스 Download PDF

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Abstract

트랜치-게이트 전계 효과 트랜지스터(FET)가 다음과 같이 형성된다. 하나의 마스크를 이용하여, 복수의 활성 게이트 트랜치 및 적어도 하나의 게이트 러너 트랜치가, (ⅰ) 상기 적어도 하나의 게이트 러너 트랜치가 상기 복수의 활성 게이트 트랜치의 각각의 폭보다 넓은 폭을 갖고, (ⅱ) 상기 복수의 활성 게이트 트랜치가 상기 적어도 하나의 게이트 러너 트랜치와 근접하도록, 실리콘 영역 내에 정의되고 동시에 형성된다.
트랜치 게이트 전계 효과 트랜지스터, 실드 게이트 전계 효과 트랜지스터, 활성 게이트 트랜치, 게이트 러너 트랜치, 단일 마스크.

Description

화학 기계적 평탄화를 이용하는 전력 디바이스{POWER DEVICE UTILIZING CHEMICAL MECHANICAL PLANARIZATION}
[관련 출원의 상호 참조]
본 출원은 2004년 12월 29일자로 출원되고 공동 양도된 미국특허출원 제11/026,276호와 관련되고, 상기 미국특허출원은 그 전체로서 참조에 의해 여하한 목적으로 본 명세서에 편입된다.
본 발명은 전력 반도체 디바이스 기술에 관한 것이고, 보다 구체적으로는 개선된 트랜치-게이트(trench-gated) 전력 디바이스 및 이를 형성하는 제조 공정에 관한 것이다.
전력 MOSFET(metal oxide semiconductor field effect transistor)은 반도체 산업 분야에 널리 알려져 있다. 전력 MOSTET의 한가지 변형예가 수직 도전성의 "트랜치 MOSFET"(예를 들면, 트랜치 DMOS, 트랜치 FET, UMOS 등)이다. 일반적으로, 트랜치 MOSFET은 반도전층(semiconducting layer) 내에 형성된 수직 트랜치를 포함 한다. 상기 반도전층은, 트랜치 MOSFET 드레인을 형성하는 기판(예를 들면, 웨이퍼) 상에 배치된다. 각각의 트랜치는 유전체, 일반적으로는 산화물에 의해 상기 트랜치의 측벽으로부터 절연된 폴리실리콘 게이트를 포함한다. MOSFET의 소스 영역이 트랜치의 각 측면에 위치한다. 트랜치 MOSFET은, 상기 소스 영역과 드레인 영역 사이에 형성된 채널을 통한 전류의 흐름에 의존한다. 상기 전류의 흐름은 폴리실리콘 게이트 상에 걸리는 전위에 의해 제어된다.
통상적으로, 상기 폴리실리콘 게이트는 디바이스 패키지의 리드(lead)에 접속되어야 한다. 이를 달성하기 위해, 상기 게이트는 트랜치로부터 기판의 표면에 형성된 절연층 위로까지 연장된다. 하나의 덮개(overlying) 금속층이 상기 기판의 표면에 형성되어, 상기 표면 상의 소스 메사(mesa) 영역과 폴리실리콘 게이트를 디바이스의 본딩 패드(bonding pad) 또는 본딩 구조물에 전기적으로 접속시킨다. 유전체층이 상기 트랜치 내의 폴리실리콘 게이트를 상기 덮개 금속층으로부터 절연시키기 위해 이용된다. 상기 덮개 금속층은, 상기 게이트와 접속하는 금속층을 상기 소스 영역과 접속하는 금속층으로부터 분리시키기 위해 마스킹(masking)되고 식각(etching)된다. 기존의 구성에 있어서, 상기 금속층은 상기 소스 영역과 접속하는 버스(bus)와 상기 게이트와 접속하는 다른 버스를 형성한다.
트랜치-게이트 MOSFET을 제작하기 위해 이용되는 현재의 제작 공정은, 반도체 산업 분야에 대해 과제를 제기하고 있는 것으로 밝혀졌다. 일반적으로, 디바이스가 더 복잡해질수록 처리 단계가 더욱 복잡해진다. 처리 단계가 더 복잡해질 수록 처리 오류가 발생할 가능성도 더욱 높아질 것이다. 예를 들면, 전력 MOSFET에 대한 기존의 처리는 종종, 활성 게이트 트랜치와 같은 복잡한 구조물을 형성하는 것을 용이하게 하기 위해, 수개의 마스크의 생성 및 현상 처리를 수반한다. 변동하는 치수를 갖는 인접한 트랜치들을 식각하기 위해 다수의 마스크를 이용하는 것은, 각각의 마스킹 단계에 있어서 마스크의 치수와 상기 치수의 정렬 중 어느 하나 또는 모두에 의해 도입된 오류 때문에 어려운 것으로 알려져 있다. 하나의 마스크의 오정렬(misalignment)은 잠정적으로 MOSFET의 전체 어레이(array)를 훼손시킬 수 있다.
기판 표면의 형상(topography)에 있어서의 변동은 웨이퍼 표면에의 균일한 증착 또는 상기 웨이퍼 표면으로부터의 물질의 균일한 식각을 곤란하게 한다. 예를 들면, 표면 형상에 있어서의 변동은, 기판의 전체 표면을 포토리소그라피(photolithography) 시스템의 소정 깊이의 필드 내로 가져가거나, 위치에 기초하여 선택적으로 물질을 제거하는 것을 곤란하게 한다. 반도체 디바이스 제작에 있어서의 변동은 종종, 드레인-소스 간 저항(Rdson), 드레인-게이트 간 전하(Qgd) 등과 같은 디바이스의 전기적 성능에 있어서의 변동을 야기한다. 따라서, 다양한 제작 단계들에서 균일한 기판 표면을 제공하는 것은, 전력 MOSFET의 정확한 전기적 특성을 제공하는데 있어서 필수적이다.
그러므로, 수직 방향으로 정렬된 트랜치 게이트 MOSFET의 전기적 성능 특성을 증진시키면서, 상기 트랜치 게이트 MOSFET의 제작 중 디바이스 결함을 최소화하거나 제거하는 비용 효율적인 제작 공정 및 기판 구조물이 요구된다.
본 발명에 의하면, 트랜치-게이트(trench-gated) 전계 효과 트랜지스터(field effect transistor; FET)가 다음과 같이 형성된다. 하나의 마스크를 이용하여, 복수의 활성 게이트 트랜치 및 적어도 하나의 게이트 러너(runner) 트랜치가, (ⅰ) 상기 적어도 하나의 게이트 러너 트랜치가 상기 복수의 활성 게이트 트랜치의 각각의 폭보다 넓은 폭을 갖고, (ⅱ) 상기 복수의 활성 게이트 트랜치가 상기 적어도 하나의 게이트 러너 트랜치와 근접하도록, 실리콘 영역 내에 정의되고 동시에 형성된다.
일 실시예에서, 리세스(recessed) 게이트 전극이 상기 복수의 활성 게이트 트랜치의 각각의 내부에 형성되고, 리세스 게이트 러너가 상기 적어도 하나의 게이트 러너 트랜치의 내부에 형성된다. CMP를 이용하여, 상기 복수의 활성 게이트 트랜치의 각각의 상기 게이트 전극 위에, 그리고 상기 게이트 러너 트랜치의 상기 게이트 러너 위에 유전체캡(dielectric cap)이 형성된다.
다른 실시예에서, CMP를 이용하여, 상기 복수의 활성 게이트 트랜치와 상기 적어도 하나의 게이트 러너 트랜치의 바닥부를 따라서 두꺼운 바닥 유전체(thick bottom dielectric; TBD)가 형성된다.
또 다른 실시예에서, 상기 복수의 활성 게이트 트랜치와 상기 게이트 러너 트랜치를 채우고 상기 복수의 활성 게이트 트랜치에 인접한 메사 영역 위에서 연장되는 폴리실리콘층이 형성된다. 상기 폴리실리콘층은 상기 메사 영역 위에서 연장되는 미리 지정된 CMP 정지층에 도달할 때까지 연마(polishing)된다. 상기 연마된 폴리실리콘층에, 상기 복수의 활성 게이트 트랜치와 상기 적어도 하나의 게이트 러너 트랜치 내로 미리 정해진 깊이까지 리세스가 형성되어, 상기 복수의 활성 게이트 트랜치의 각각의 내부에 리세스(recessed) 게이트 전극을 형성하고 상기 게이트 러너 트랜치의 내부에 리세스 게이트 러너를 형성한다.
본 발명의 다른 실시예에 의하면, 트랜치-게이트 전계 효과 트랜지스터(FET)가 다음과 같이 형성된다. 제1 마스크를 이용하여, 실리콘 영역 내에서 제1 깊이까지 연장되는 복수의 활성 게이트 트랜치와 적어도 하나의 게이트 러너 트랜치가, (ⅰ) 상기 적어도 하나의 게이트 러너 트랜치가 상기 복수의 활성 게이트 트랜치의 각각의 폭보다 넓은 폭을 갖고, (ⅱ) 상기 복수의 활성 게이트 트랜치가 상기 적어도 하나의 게이트 러너 트랜치와 근접하도록 정의되고 동시에 형성된다. 상기 제1 마스크 및 상기 적어도 하나의 게이트 러너 트랜치를 보호하는 제2 마스크를 이용하여, 상기 복수의 활성 게이트 트랜치만이 상기 실리콘 영역 내에서 최종적인 제2 깊이까지 더 연장된다.
본 발명의 또 다른 실시예에 의하면, 전계 효과 트랜지스터가 실리콘 영역 내의 복수의 활성 게이트 트랜치 - 각각의 활성 게이트 트랜치는 리세스(recessed) 게이트 전극을 포함함 - 를 포함한다. 상기 FET는 상기 복수의 활성 게이트 트랜치와 근접하는, 상기 실리콘 영역 내의 게이트 러너 트랜치를 더 포함한다. 상기 게이트 러너 트랜치는 리세스 게이트 러너를 포함하고, 상기 리세스 게이트 러너는 상기 리세스 게이트 전극과 근접하여 상기 리세스 게이트 전극과 전기적으로 접촉한다. 상기 게이트 러너 트랜치는 상기 복수의 활성 게이트 트랜치의 각각의 폭보다 넓은 폭을 갖는다.
본 발명의 또 다른 실시예에 의하면, 실드 게이트(shielded gate) 전계 효과 트랜지스터가 다음과 같이 형성된다. 복수의 활성 게이트 트랜치가 실리콘 영역 내에 형성된다. 상기 활성 게이트 트랜치의 하부 측벽과 바닥이 실드 유전체로 덮인다. CMP 처리를 이용하여, 상기 활성 게이트 트랜치의 바닥부가 폴리실리콘을 포함하는 실드 전극으로 채워진다. 상기 활성 게이트 트랜치 내에 상기 실드 전극 위에 인터폴리 유전체(interpoly dielectric; IPD)가 형성된다. 상기 활성 게이트 트랜치의 상부 측벽이 게이트 유전체로 덮인다. 상기 활성 게이트 트랜치의 상부에 상기 IPD 위에 게이트 전극이 형성된다.
본 발명의 또 다른 실시예에 의하면, 실드 게이트 전계 효과 트랜지스터가 다음과 같이 형성된다. 실리콘 영역 내에 복수의 활성 게이트 트랜치가 형성된다. 상기 활성 게이트 트랜치의 하부 측벽과 바닥이 실드 유전체로 덮인다. 상기 활성 게이트 트랜치의 바닥부가 폴리실리콘을 포함하는 실드 전극으로 채워진다. CMP 처리를 이용하여, 상기 활성 게이트 트랜치 내에 상기 실드 전극 위에 인터폴리 유전체(IPD)가 형성된다. 상기 활성 게이트 트랜치의 상부 측벽이 게이트 유전체로 덮인다. 상기 활성 게이트 트랜치의 상부에 상기 IPD 위에 게이트 전극이 형성된다.
본 발명의 또 다른 실시예에 의하면, 실드 게이트 전계 효과 트랜지스터가 다음과 같이 형성된다. 실리콘 영역 내에 복수의 활성 게이트 트랜치가 형성된다. 상기 활성 게이트 트랜치의 하부 측벽과 바닥이 실드 유전체로 덮인다. 상기 활성 게이트 트랜치의 바닥부가 폴리실리콘을 포함하는 실드 전극으로 채워진다. 상기 활성 게이트 트랜치 내에 상기 실드 전극 위에 인터폴리 유전체(IPD)가 형성된다. 상기 활성 게이트 트랜치의 상부 측벽과 상기 활성 게이트 트랜치에 인접한 메사 표면이 게이트 유전체로 덮인다. CMP 처리를 이용하여, 상기 활성 게이트 트랜치의 상부에 상기 IPD 위에 게이트 전극이 형성된다.
본 발명의 또 다른 실시예에 의하면, 트랜치-게이트 전계 효과 트랜지스터(FET)가 다음과 같이 형성된다. 제1 도전성 타입의 실리콘 영역 내에 복수의 트랜치가 형성된다. 각각의 게이트 전극이 상기 실리콘 영역으로부터 절연되도록 각각의 트랜치 내에 상기 게이트 전극이 형성된다. CMP를 이용하여 최상부 금속층이 형성되고, 이로써 상기 최상부 금속층은 상기 실리콘 영역의 부분들과 전기적으로 접촉하되 각각의 게이트 전극으로부터 절연된다.
본 발명의 또 다른 실시예에 의하면, 트랜치-게이트 전계 효과 트랜지스터(FET)가 다음과 같이 형성된다. 제1 도전성 타입의 실리콘 영역 내에 복수의 트랜치가 형성된다. 각각의 게이트 전극이 상기 실리콘 영역으로부터 절연되도록 각각의 트랜치 내에 상기 게이트 전극이 형성된다. 서로 절연된 복수의 부분들을 포함하는 제1 금속층이 형성된다. 상기 복수의 부분들 중 적어도 하나는, 상기 실리콘 영역과 전기적으로 접촉하되, 각각의 게이트 전극으로부터 절연된다. CMP를 이용하여, 서로 절연된 복수의 부분들을 포함하는 제2 금속층이 형성된다. 상기 제2 금속층은 상기 제1 금속층 위에서 연장되며, 상기 제2 금속층의 상기 복수의 부분들 중 하나 또는 그 이상의 부분들은 상기 제1 금속층의 상기 복수의 부분들 중 대응하는 하나 또는 그 이상의 부분들과 전기적으로 접촉한다.
본 발명의 본질 및 이점이 이하의 상세한 설명 및 첨부된 도면으로부터 보다 잘 이해될 수 있다.
도 1A 내지 1D는, 본 발명의 예시적인 실시예에 따른, 제작의 네 가지 단계에서의 트랜치-게이트 전력 디바이스의 일부분의 단순화된 등각투상도(isometric view)이다.
도 2는, 본 발명의 예시적인 실시예에 따라 다양한 트랜치들이 동시에 형성되는, 게이트 러너 트랜치를 포함하는 트랜치-게이트 수직형 전력 MOSTET 구조물의 단순화된 단면도이다.
도 3A 내지 3J는, 본 발명의 예시적인 실시예에 따라서 CMP 기술이 이용되는, 게이트 러너 트랜치를 포함하는 트랜치-게이트 전력 디바이스에 대한 제작 공정을 도시하는 단순화된 단면도이다.
도 4A 내지 4J는, 본 발명의 다른 예시적인 실시예에 따라서 CMP 기술이 이용되는, 게이트 러너 트랜치를 포함하는 트랜치-게이트 전력 디바이스에 대한 제작 공정을 도시하는 단순화된 단면도이다.
도 5A 내지 5J는, 본 발명의 또 다른 예시적인 실시예에 따라서 CMP 기술이 이용되는, 게이트 러너 트랜치를 포함하는 트랜치-게이트 전력 디바이스에 대한 제작 공정을 도시하는 단순화된 단면도이다.
도 6A 내지 6J 및 도 6JJ는, 본 발명의 예시적인 실시예에 따라서 CMP 기술이 이용되는, 트랜치 종단 구조물을 포함하는 실드 게이트 트랜치 전력 디바이스에 대한 제작 공정을 도시하는 단순화된 단면도이다.
도 7A 및 7B는, 본 발명의 예시적인 실시예에 따라 다양한 트랜치들이 다수의 마스킹/식각 단계를 이용하여 형성되는, 게이트 러너 트랜치를 포함하는 트랜치-게이트 전력 디바이스에 대한 처리 단계를 도시하는 단순화된 단면도이다.
도 8A 내지 8D, 9A 내지 9D, 및 10A 내지 10C는, 본 발명의 세 가지의 예시적인 실시예에 따라 CMP 기술을 이용하여 최상층 금속을 형성하는 처리 단계를 도시하는 단순화된 단면도이다.
도 11은, 본 발명의 예시적인 실시예에 따라서 트랜치 게이트 전력 디바이스 및 CMP 로딩 구조물의 어레이를 나타내는 다이의 일부분의 평면도를 도시한다.
본 발명은 개선된 트랜치-게이트(trench-gated) 전력 디바이스 구조물 및 그 형성에 이용되는 공정에 관한 것이다. 일 실시예에서, 상기 트랜치-게이트 수직형 전력 MOSFET의 제작은, 하나의 마스킹(masking)/식각(etching) 처리를 이용하여, 게이트 러너(runner) 트랜치 및 활성 영역 내의 활성 게이트 트랜치를 형성하는 단계를 포함하되, 상기 게이트 러너 트랜치는 상기 활성 게이트 트랜치보다 폭이 넓다. 상기 하나의 마스킹/식각 처리는 산화물, 질화물 등과 같은 마스크를 기판의 표면에 형성하는 단계를 포함한다. 상기 마스크는 트랜치들 및 다른 구조물들의 어레이(array)에 대응하는 개구(aperture)를 포함한다. 상기 트랜치들 중 몇몇은, 전력 MOSFET과 관련된 게이트 구조물을 형성하기 위해 이용되는 활성 게이트 트랜치이다. 다른 트랜치들은, 복수의 인접한 게이트 구조물들 또는 다른 구조물들을 서로 전기적으로 접속시키는 상호접속 구조물을 형성하기 위해 이용되는 게이트 러너 트랜치이다. 또 다른 트랜치들은, 일반적으로 활성 영역을 둘러싸는 종단 트랜치들이며, 높은 항복 전압(breakdown voltage)을 유지하기 위하여 상기 활성 영역을 적절하게 종단시킨다.
일 실시예에 있어서, 상기 게이트 구조물과 상기 상호접속 구조물이 전기적으로 접속되도록, 폴리실리콘층이 상기 활성 게이트 트랜치와 상기 게이트 러너 트랜치 사이에 단일 공간 영역에 걸쳐(coextensively) 배치된다. 상기 활성 게이트 구조물, 상기 트랜치들 사이의 메사 영역 및 상기 상호접속 구조물이 실질적으로 평탄하게 되는 지점까지 기판의 표면을 평탄화하기 위해, 적어도 하나의 화학 기계적 평탄화 처리(chemical mechanical planarization process; CMP)가 이용된다. 상기 CMP 처리가 완료된 후, 모든 트랜치 내의 폴리실리콘에 원하는 깊이까지 리세스가 형성된다. 유전체층이 상기 리세스(recessed) 폴리실리콘과 상기 메사 영역 상에 증착된다. 다른 CMP 처리를 이용하여, 각각의 트랜치 내의 상기 리세스 폴리실리콘 위에 개별 유전체층을 형성하기 위하여, 상기 메사 영역으로부터 상기 유전체층을 제거한다. 상기 트랜치들 사이의 상기 메사 표면들을 서로 전기적으로 접속시키기 위해, 금속층이 상기 기판의 평탄화된 표면의 최상부에 증착된다. 각각의 활성 게이트 트랜치 내의 상기 유전체층이 상기 금속층으로부터 게이트를 절연 시킨다. 하나의 처리 단계에서, 상기 메사 영역들을 서로 접속시키는 상기 금속층의 일 부분이, 상기 게이트 상호접속 구조물들을 서로 접속시키는 상기 금속층의 다른 부분으로부터 전기적으로 분리되도록, 상기 금속층이 마스킹 또는 식각된다.
기존의 평면형 게이트 러너 구조물이 아닌 게이트 러너 트랜치 구조물을 이용함에 있어서, 상기 게이트 러너 트랜치 내부의 게이트 러너가 게이트 패드까지 이르도록 상기 게이트 러너는 전기적으로 접촉할 필요가 있다. 따라서, 만약 상기 게이트 러너 트랜치의 폭이 상기 활성 게이트 트랜치의 폭과 동일하다면, 상기 게이트 러너 트랜치 상에 접촉 개구부를 형성하는 것은, 그러한 좁은 트랜치 개구부 상에 작은 접촉 구멍(hole)을 형성하는 것과 관련된 포토리소그라피 한계로 인해 극히 곤란할 것이다. 그러므로, 활성 게이트 트랜치보다 폭이 넓은 게이트 러너 트랜치를 형성하는 것이 바람직하다. 그러나, 다수의 상대적으로 좁은 활성 게이트 트랜치들이 형성되는 곳과 동일한 실리콘 영역 내에 넓은 게이트 러너 트랜치를 형성하는 것은, 상기 게이트 러너 트랜치를 폴리실리콘으로 채우는 것에 있어서 문제를 야기한다. 기존의 폴리실리콘 증착 기술은 보다 좁은 활성 게이트 트랜치를 채우는 것에는 적합하지만, 보다 넓은 게이트 러너 트랜치의 경우에는 그렇지 않다. 대신, 상기 게이트 러너 트랜치에서, 폴리실리콘은 게이트 러너 트랜치의 벽을 덮을 뿐이다. 이러한 문제를 처리하는 한가지 접근 방법은, 넓은 게이트 러너 트랜치가 상기 활성 게이트 트랜치보다 얕게 형성되어 더욱 쉽게 채워질 수 있도록, 상기 활성 게이트 트랜치를 정의 및 형성하기 위한 하나의 마스크와, 상기 게이트 러너 트랜치를 정의 및 형성하기 위한 별도의 마스크를 이용하는 것이었다. 그러나, 상기 두 개의 마스크 기술은, 상기 활성 게이트가 상기 게이트 러너와 병합되는 구역에 걸친 오정렬(misalignment) 문제로 인해 곤란하게 된다. 본 발명에 따르면, 활성 게이트 트랜치와 폭이 더 넓은 게이트 러너 트랜치(및 선택적으로 종단 트랜치)를 동시에 형성하기 위해 하나의 마스크/식각 처리가 이용된다. 상기 활성 게이트 트랜치와 상기 폭이 더 넓은 게이트 러너 트랜치 모두가 폴리실리콘으로 채워지도록, CMP 처리가 이용될 수 있다. 이는 도 1A 내지 1D에 보다 명확하게 도시되어 있다.
도 1A 내지 1D는, 제작의 네 가지 단계에서의 트랜치-게이트 전력 디바이스의 일부분의 단순화된 등각투상도이다. 도 1A 내지 도 1D는 개별 반도체 구조물들을 도시하지만, 상기 구조물들은 단지, 본 발명의 실시예들을 이용하여 형성될 수 있는 몇몇 구조물들의 예시일 뿐이라는 점이 이해되어야 한다. 또한 설명을 위하여, 본 발명의 실시예들은 일반적으로, 특정의 층, 기판 물질 등을 포함하는 트랜치-게이트 수직형 전력 MOSFET을 형성하기 위해 이용되는 특정의 제작 공정과 관련하여 설명되지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명이 많은 다른 타입의 트랜치-게이트 전력 디바이스를 형성하는데 이용될 수 있다는 점을 인식할 것이다. 예를 들면, 트랜치-게이트 수직형 전력 MOSFET의 본체, 소스 및 고농도 본체 접촉 영역을 생성하기 위해 이온 주입(ion implantation) 및 확산(diffusion)과 같은 기술을 이용하는 도핑된 구역의 형성이, 도 1A 내지 1D에 도시된 기술들과 다양한 결합 순서들로 결합될 수 있으며, 상기 순서들 중 몇몇이 이하에서 설명된다. 명확성을 위해, 트랜치 형성과 접합(junction) 형성 모두를 결합한 트랜치-게이트 수직형 전력 MOSFET의 몇몇 실시예가 도시되어 있지만, 본 명세서에 개시된 다양한 처리 순서들은, 도펀트 주입 단계와 같이, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 널리 알려져 있는 단계들을 종종 생략한다. 본 명세서에 개시된 모든 다른 도면들에서와 같이, 상기 도면들에 도시된 다양한 소자들 및 구성요소들의 상대적인 치수와 크기는 실제 치수를 반영하지 않을 수 있으며 단지 설명을 위한 것이라는 점이 이해되어야 한다.
도 1A에서, 마스크 104를 이용하여, 활성 게이트 트랜치 110A, 110B 및 110C, 게이트 러너 트랜치 112, 그리고 선택적으로 종단 트랜치 114를 동시에 형성하도록 실리콘 영역 102가 식각된다. 하나의 단일(homogeneous) 마스크/식각 처리는, 다수의 마스킹 단계들이 다양한 트랜치를 형성하기 위해 사용되는 경우에 존재하는 오정렬 문제를 방지한다는 점에서 유리하다.
일 실시예에서, 활성 게이트 트랜치 110A, 110B 및 110C, 게이트 러너 트랜치 112, 및 종단 트랜치 114는 절연층(도시되지 않음)으로 덮인다. 활성 게이트 트랜치 110A, 110B 및 110C는 일반적으로 게이트 러너 트랜치 112에 수직 방향으로 배치되지만, 유리하게 이용될 수 있다면 어떠한 상대적 위치에도 배치될 수 있다. 도 1B에서, 활성 게이트 트랜치 110A, 110B 및 110C, 게이트 러너 트랜치 112, 및 종단 트랜치 114를 채우고, 메사(mesa) 영역 위에서 연장되는 폴리실리콘층 120이 증착된다. 도 1C는, 마스크층 104가 CMP 정지층(stop layer)으로서 기능하면서 상기 폴리실리콘층 120이 CMP 처리를 이용하여 식각된 이후의, 상기 구조물의 평탄한 표면을 도시한다. 도시된 바와 같이, 상기 CMP 처리 이후, 마스크층 104의 표면 과, 활성 게이트 트랜치 110A 내지 110C, 게이트 러너 트랜치 112 및 종단 트랜치 114 내의 폴리실리콘의 표면은 일반적으로 동일 평면 상에 존재한다. 도 1D는 모든 트랜치들 내의 폴리실리콘에 미리 정해진 깊이까지 리세스가 형성된 후의 구조물을 도시한다.
몇몇 예시적인 처리 흐름들과 관련하여 이하에서 더욱 충분히 설명되는 바와 같이, 두꺼운 바닥 유전체(thick bottom dielectric; TBD) 또는 게이트 전극 위의 유전체캡(dielectric cap)과 같은 트랜치 구조물의 다른 층을 형성하기 위하여 도 1A 내지 1D에 도시된 CMP 기술이 이용될 수 있다. 도 1A 내지 1D의 상기 CMP 기술은, 기존의 기술들에 있어서의 표면 형상(topography)에 대한 소위 "파일업(pileup)"을 제거함에 따른 개선된 광 특성, 최소의 필드 깊이 및 개선된 CD 균일성을 포함하는 다수의 이점을 갖는다. 따라서, 다수의 트랜치들의 어레이에 걸친 구조적 변형이 없거나 최소인 고도로 평탄한 구조물이 획득된다. 또한, 상기 평탄한 표면은 BPSG 리플로우(reflow)와 같은 후부(後部) 처리 단계들에서 보다 낮은 온도의 이용을 가능하게 한다. 또한, 보다 낮은 후부 온도는 폴리 실리사이드(poly silicide)의 이용을 가능하게 한다는 점에서 유리하다.
상기한 바와 같이, 도 1A 내지 1D는 MOSFET 또는 IGBT와 같은 트랜치-게이트 전력 디바이스를 형성하기 위해 요구되는 처리 단계들 중 한정된 수만을 나타낸다. 예를 들면, MOSFET의 경우, 본 발명이 속하는 기술 분야에 공지되어 있는 최상부 소스 접촉층과 바닥 드레인 접촉층은 물론, 실리콘 영역 102 내의 본체 영역, 상기 본체 영역 내의 소스 영역과 고농도 본체 영역, 주위의 실리콘 영역 102로부터 모 든 트랜치들 내의 폴리실리콘을 절연시키는 다양한 유전체층들, 및 덮개 금속층을 형성하기 위하여, 기존의 처리 기술이 도 1A 내지 1D에 도시된 기술들과 결합될 수 있다.
본 명세서에 기재된 다양한 예시적인 처리 흐름들을 보다 잘 이해하기 위해, 본 발명은 도 2에 도시된 타입의 트랜치-게이트 수직형 전력 MOSFET 200의 관점에서 더욱 상세히 설명될 것이지만, 다양한 처리 흐름들의 모든 부분들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 알려져 있을 다른 타입의 전력 디바이스를 형성하기 위해 다른 처리들과 결합될 수 있다. 도 2는 예시적인 n-타입의 트랜치-게이트 수직형 전력 MOSFET 200의 일 실시예의 일부분의 단순화된 단면도를 도시한다. 에피택시 영역 206이 드레인 영역을 형성하는 고농도로 도핑된 n-타입 기판 202 상에 배치된다. 폴리실리콘과 같은 도전성 물질로 형성된 게이트 전극 130A 및 130B와 게이트 러너 132가 활성 게이트 트랜치 110A, 110B와 게이트 러너 트랜치 112의 내부에 각각 배치된다. 게이트 러너 트랜치 112 내부의 게이트 러너 132에 전기적 접촉이 이루어질 수 있도록, 상기 게이트 러너 트랜치가 활성 게이트 트랜치 110A, 110B보다 폭이 넓게 형성된다는 점에서 유리하다. 일 실시예에서, 상기 활성 게이트 트랜치의 폭에 대한 상기 게이트 러너 트랜치의 폭의 비율은, 2 내지 20의 범위를 갖는다.
활성 게이트 트랜치 110A와 110B는 p-타입 본체 영역 204를 통해 연장되고, 에피택시층 206의 드리프트(drift) 영역 내에서 종단된다. 활성 게이트 트랜치 110A와 110B 및 게이트 러너 트랜치 112는 본 명세서에 기재된 동일한 마스킹/식각 처리를 이용하여 형성되므로, 상기 게이트 러너 트랜치 112는 상기 활성 게이트 트랜치 110A 및 110B와 실질적으로 동일한 깊이까지 연장된다. 그러나, 활성 게이트 트랜치 110A, 110B와 게이트 러너 트랜치 112가 하나의 마스크를 이용하여 동시에 형성됨에도 불구하고, 상기 활성 게이트 트랜치와 상기 게이트 러너 트랜치에 대한 개구부의 크기, 상기 활성 게이트 트랜치가 얼마나 밀집하여 형성되는지는 물론, 다양한 제조 공정에서 이용되는 식각 레시피에 있어서의 일반적 차이점과 같은 인자들에 따라서, 상기 게이트 러너 트랜치가 활성 게이트 트랜치보다 조금 더 깊이 또는 조금 더 얕게 연장될 수도 있다는 점을, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 이해할 수 있다.
주위의 실리콘 영역으로부터 게이트 전극 130A 및 130B와 게이트 러너 132를 전기적으로 절연시키기 위하여, 활성 게이트 트랜치 110A 및 110B와 게이트 러너 트랜치 112는 다양한 절연층으로 덮인다. n-타입 소스 영역 212가 통상적으로 도핑을 통해 트랜치 110A 및 110B에 인접한 p-타입 본체 영역 204 내부에 형성된다. 상기 소스 영역은 리세스(recessed) 메사 영역들 내로의 n-타입 도펀트의 두 가지 경로의 경사진 주입(two-pass angled implant)을 이용하여 형성될 수 있다. 상기 n-타입 소스 영역 212와 p-타입 본체 영역 204는, 각각의 활성 게이트 트랜치 110A 및 110B의 측벽을 따라서 세로 방향으로 정렬된 전류 전도 채널(current conduction channel)을 정의한다. 고농도 본체 영역 213이 인접한 소스 영역들 212 사이의 본체 영역 204 내에 형성된다.
모든 소스 영역 212와 본체 영역 204를 전기적으로 접속시키기 위해, 금속층 220이 상기 구조물의 표면상에 형성된다. 유전체층 224가 게이트 전극 130A 및 130B를 금속층 220으로부터 절연시킨다. 다른 금속층 222가 게이트 러너 132와 전기적으로 접촉하기 위해 이용된다. 게이트 러너 트랜치 112가 활성 게이트 트랜치 110A 및 110B에 평행한 것으로 도시되었지만, 상기 게이트 러너 트랜치 112는 도 1A 내지 도 1D에 도시된 바와 같이 일반적으로 상기 활성 게이트 트랜치 110A 및 110B에 수직 방향으로 연장된다. 그러나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 활성 게이트 트랜치 110A 및 110B와 게이트 러너 트랜치 112가, 유리하게 이용될 수 있다면 서로에 대하여 어떠한 위치에라도 놓여질 수 있다는 점을 인식할 것이다.
도 2의 구조물은, 하나 또는 그 이상의 게이트 러너 132에 의해 상호접속된 게이트 전극 130A, 130B를 포함하는 트랜치-게이트 수직형 전력 MOSFET 200의 어레이를 형성하기 위해 수회 반복된다. 다음으로, 개선된 트랜치-게이트 구조물을 형성하기 위해 본 발명의 기술을 이용하는 다수의 처리 시퀀스가 설명된다.
도 3A 내지 3J는, 게이트 러너 트랜치 112를 포함하는 평탄화된 트랜치-게이트 수직형 전계 효과 트랜지스터를 형성하는, 예시적인 제작 공정을 도시하는 단순화된 단면도이다. 도 3A에서, 마스크 302와 기존의 실리콘 식각 기술을 이용하여, 활성 게이트 트랜치 110A 및 110B와 게이트 러너 트랜치 112가 실리콘 영역 102 내로 식각된다. 마스크 302는 산화물, 질화물, 포토레지스트(photoresist) 또는 이들의 조합과 같은, 실리콘 식각에 선택적인 마스크일 수 있다. 도 3B에서, 활성 게이트 트랜치 110A, 110B를 채우고, 게이트 러너 트랜치 112 내부로 그리고 메사 영역 위에서 연장되는 유전체층 106(예를 들면, 1500Å 내지 6000Å 범위의 두께를 갖는 산화물층을 포함함)이, SACVD와 같은 기존의 기술을 이용하여 증착된다.
도 3C에서, 실리콘이 CMP 정지층으로서 기능하는 CMP 처리를 이용하여, 실리콘 102가 상기 CMP 정지층으로서 기능하면서 유전체층 106이 폴리싱-백(polishing back)된다. 따라서, 활성 게이트 트랜치 110A 및 110B가 유전체 106으로 채워진 채 남아있으면서, 유전체 106이 모든 메사 표면들로부터 제거된다. 상기 CMP 처리 중에 게이트 러너 트랜치 112 내의 유전체층이 제거되는 정도를 최소화하기 위해, 마이크로로딩(microloading) 구조물이 이용될 수 있다. 이는 도 8을 참조하여 이하에서 보다 상세히 논의된다. 도 3D에서, 게이트 러너 트랜치 112 내의 유전체 106을 보호하기 위해 마스크 313을 이용하여, 기존의 유전체 식각이 수행되어 활성 트랜치 110A, 110B 내의 유전체 106에 미리 정해진 깊이까지 리세스를 형성하고, 이로써 활성 게이트 트랜치 110A 및 110B의 바닥을 따라 두꺼운 바닥 유전체(thick bottom dielectric; TBD) 306A 및 306B를 각각 형성한다.
도 3E에서, 마스크 313이 제거된 후에 게이트 유전체층 310(예를 들면, 산화물로 형성됨)이, 예를 들면, 실리콘의 산화에 의해 모든 노출된 실리콘 표면을 따라서 형성된다. 활성 게이트 트랜치 110A, 110B와 게이트 러너 트랜치 112를 채우고 메사 영역 위에서 연장되는 폴리실리콘층 120이, 선택적인 인-시튜(in-situ) 도핑을 이용하여 형성된다. 도 3E는 폴리실리콘 120으로 완전히 채워지는 게이트 러너 트랜치 112를 도시하지만, 본 발명은 이에 한정되지 않는다. 상기 게이트 러너 트랜치의 목표 폭 및 증착된 폴리실리콘 120의 목표 두께에 따라서, 게이트 러너 트랜치 112는 폴리실리콘으로 완전히 채워질 수 있고 그렇지 않을 수도 있다. 그러나, 만약 증착된 폴리실리콘 120의 목표 두께가 게이트 러너 트랜치 개구부의 깊이와 같거나 그보다 크다면, 폴리실리콘 120은 트랜치 112의 폭과 무관하게 트랜치 112를 완전히 채울 것이다.
도 3F에서, CMP 처리를 이용하여, 게이트 유전체 310이 정지층으로 기능하면서 폴리실리콘 120이 폴리싱-백된다. 이로써, 메사 영역 위의 폴리실리콘이 제거되면서, 활성 게이트 트랜치 110A 및 110B와 게이트 러너 트랜치 112는 폴리실리콘으로 채워진 채 남아있는다. 도 3G에서, 모든 트랜치 내의 폴리실리콘에 미리 정해진 깊이까지 리세스가 형성되고, 이로써 활성 게이트 트랜치 110A, 110B 내에 게이트 전극 130A, 130B를, 그리고 게이트 러너 트랜치 112 내에 게이트 러너 132를 형성한다. 이후의 처리 단계에서 형성되는 소스 영역이 세로 방향을 따라 게이트 전극 130A, 130B와 중첩하도록, 당해 식각 처리에 있어서 상기 폴리실리콘에 상기 소스 영역의 목표 접합(junction) 깊이보다 얕은 깊이까지 리세스가 형성된다.
도 3H에서, 활성 게이트 트랜치 110A 및 110B와 게이트 러너 트랜치 112를 채우고 메사 영역 위에서 연장되는, 테트라에틸 오소실리케이트(tetraethylorthosilicate; TEOS), 포스포실리케이트 유리(phosphosilicate glass; PSG), 보로포스포실리케이트 유리(borophosphosilicate glass; BPSG) 또는 스핀-온-유리(spin-on-glass; SOG)와 같은 유전체 또는 유리의 층 224가 형성된다. 도 3I에서, CMP 처리가 이용되어, 실리콘 102가 CMP 정지층으로서 기능하면서 유전체층 224를 폴리싱-백한다. 따라서, 게이트 유전체 310과 유전체 224의 메사 표면 위에서 연장되는 부분들이 제거되는 한편, 활성 게이트 트랜치 110A 및 110B와 게이트 러너 트랜치 112의 상부는 유전체 224로 채워진 채 남아있는다. 이 단계에서의 CMP의 이용은, 금속층을 인가하기 위해 고도로 평탄한 표면을 제공할 수 있으므로 유리하다.
도 3J에서, 게이트 러너 트랜치 내의 유전체 224에, 그리고 필요에 따라 다른 영역들에 접촉 개구부를 형성하기 위하여 기존의 접촉 마스크/식각 처리가 이용된 후, 금속층 220 및 222를 형성하기 위해 기존의 금속 증착 및 패턴화가 행해진다. 금속층 220은 메사 표면 영역들을 서로 접속시키고, 금속층 222는 이미 유전체층 224 내에 형성된 상기 접촉 개구부를 통해 게이트 러너 132와 접촉한다.
MOSFET과 IGBT를 포함하는 다양한 트랜치-게이트 전력 디바이스는 물론, 상기 참조된 미국특허출원 제11/026,276호에 기재된 많은 다른 트랜치 게이트 디바이스를 형성하기 위해, 도 3A 내지 3J에 도시된 처리 시퀀스 또는 그 일부가 다른 처리 단계들과 함께 이용될 수 있다. 일 예로서, n-채널 MOSFET을 형성하기 위하여, 도 3A 내지 3J에 도시된 처리 시퀀스의 다양한 단계들에 이하의 처리 단계들이 통합될 수 있다. 당해 실시예에서, 실리콘 영역 102는 도 2에 도시된 것과 유사한 고농도로 도핑된 n-타입 기판 위에 형성된 n-타입 에피택시층이다. p-타입 본체 영역이, 예를 들면, 도 3A에 대응하는 단계들 이전에 상기 에피택시층 내로 p-타입 도펀트를 주입함으로써 형성된다. 도 3G에 대응하는 단계들 직후, 노출된 실리콘 내로 상측 트랜치 측벽을 따라서 n-타입 도펀트의 두 가지 경로의 경사진 주입(two-pass angled implant)을 수행함으로써, 고농도로 도핑된 n-타입 소스 영역 이 형성된다. 도 3I에 대응하는 단계들 직후에, 상기 노출된 실리콘 표면에 제1 리세스를 형성하고 상기 리세스 실리콘 영역 내로 p-타입 도펀트를 주입함으로써, 고농도 본체 영역이 형성된다. 상기 리세스 실리콘이 테이퍼형(tapered) 에지를 갖도록 상기 실리콘에 리세스가 형성되고, 이에 따라 이전에 형성된 소스 영역의 부분들은 그대로 남겨둔다. 이 방법은, 활성 게이트 트랜치에 자기 정렬된(self-aligned) 소스 및 고농도 본체 영역을 형성하게 한다는 점에서 유리하다.
도 4A 내지 4J는, 게이트 러너 트랜치를 포함하는 평탄화된 트랜치-게이트 전계 효과 트랜지스터를 형성하는 다른 예시적인 제작 공정을 도시하는 단순화된 단면도이다. 도 4A에서, 마스크 402(예를 들면, 산화물을 포함함)와 기존의 실리콘 식각 기술을 이용하여, 활성 게이트 트랜치 110A 및 110B와 게이트 러너 트랜치 112가 실리콘 영역 102 내로 식각된다. 활성 게이트 트랜치 110A 및 110B와 게이트 러너 트랜치 112의 측벽과 바닥을 덮고 마스크 402 위에서 연장되는 얇은 실리콘층 404(예를 들면, 에피택시층)가 형성된다.
도 4B에서, 활성 게이트 트랜치 110A 및 110B를 채우고 게이트 러너 트랜치 112 내로 그리고 메사 영역 위에서 연장되는, 실질적으로 1500Å 내지 6000Å의 유전체층 406(예를 들면, 산화물로부터 형성됨)이 형성된다. 도 4C에서, CMP 처리가 이용되어, 실리콘층 404가 CMP 정지층으로서 기능하면서 유전체층 406을 폴리싱-백한다. 따라서, 유전체층 406은 활성 게이트 트랜치 110A, 110B와 게이트 러너 트랜치 112 내에 남아있지만, 메사 영역 위로부터는 제거된다. 이전의 실시예들에서와 같이, 게이트 러너 트랜치 112 내부의 유전체층 406의 식각을 최소화하기 위해 마이크로로딩 구조물이 이용될 수 있다. 바람직하게는, CMP 정지 층으로서 이용된 실리콘층 404가, 이후에 그 자체로 CMP 정지층으로서 이용되는 마스크 402를 보존한다.
도 4D에서, 게이트 러너 트랜치 112 내의 유전체 406을 보호하기 위해 마스크 413을 이용하면서, 활성 게이트 트랜치 110A 및 110B 내의 유전체층 406에 미리 정해진 깊이까지 리세스를 형성하도록 기존의 유전체 식각이 수행되고, 이로써 상기 활성 게이트 트랜치의 바닥을 따라 TBD 406A 및 406B를 형성한다. 도 4E에서, 마스크 413이 제거된 후, 활성 게이트 트랜치의 측벽을 따라서 그리고 메사 표면 위에 게이트 유전체층 408이 형성된다(예를 들면, 실리콘의 산화에 의함). 상기 메사 표면 위에 보다 두꺼운 유전체층 403을 형성하기 위해, 게이트 유전체층 408과 마스크 402가 결합한다. 실리콘층 404의 두께 및 게이트 유전체 408을 형성하는데 이용된 처리에 따라서, 실리콘층 404는 게이트 유전체 408에 의해 완전히 소모되지 않을 수 있다. 그러한 경우, 실리콘층 404의 어떤 부분도 메사 영역 위에 남아있지 않다는 점을 보장하기 위해, 실리콘 식각이 필요하다.
모든 트랜치를 채우고 메사 영역 위에서 연장되는 폴리실리콘층 410이 형성된다. 선택적으로 폴리실리콘층 410은 인(phosphorous)으로 인-시튜 도핑될 수 있다. 도 4E는 폴리실리콘 410으로 완전히 채워지는 게이트 러너 트랜치 112를 도시하지만, 본 발명은 이에 한정되지 않는다. 게이트 러너 트랜치의 목표 폭 및 증착된 폴리실리콘 120의 목표 두께에 따라서, 게이트 러너 트랜치 112는 폴리실리콘으로 완전히 채워질 수 있고 그렇지 않을 수도 있다.
도 4F에서, CMP 처리를 이용하여, 게이트 유전체 403이 CMP 정지층으로서 기능하면서 폴리실리콘층 410이 폴리싱-백된다. 따라서, 메사 표면 위의 폴리실리콘이 제거되는 한편, 활성 게이트 트랜치 110A 및 110B와 게이트 러너 트랜치 112는 폴리실리콘으로 채워진 채 남아있는다. 도 4G에서, 모든 트랜치 내의 폴리실리콘에 미리 정해긴 깊이까지 리세스가 형성되고, 이로써 활성 게이트 트랜치 110A, 110B 내에 게이트 전극 130A, 130B를, 그리고 게이트 러너 트랜치 112 내에 게이트 러너 132를 형성한다.
도 4H에서, 메사 표면, 게이트 전극 130A 및 130B와 게이트 러너 132 위에서, 그리고 트랜치 측벽을 따라서 연장되는 실리콘 질화물층(Si3N4) 414가 형성된다. 화학 기상 증착(chemical vapor deposition; CVD)을 이용하여 실리콘 질화물층 414가 실질적으로 200Å 내지 1000Å의 두께까지 증착될 수 있다. 활성 게이트 트랜치 110A 및 110B와 게이트 러너 트랜치 112를 채우고 메사 표면 위에서 연장되는, TEOS(tetraethylorthosilicate), PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 또는 SOG(spin-on-glass)와 같은 유전체층 또는 유리 418이 형성된다. 도 4I에서, 실리콘 질화물층 414가 CMP 정지층으로서 기능하는 CMP 처리가 수행되어, 유전체층 418을 폴리싱-백한다. 상기 CMP 처리 이후, 메사 영역 위에서 연장되는 유전체층 418의 부분들이 제거되면서, 유전체 부분 418A, 418B 및 418C는 각각의 트랜치 내에 남아있는다.
도 4J에서, 유전체층 418C를 통해 개구부를 형성하고 활성 게이트 트랜치 110A, 110B에 인접한 메사 위의 실리콘 질화물 414와 유전체 403은 물론, 상기 활성 게이트 트랜치들 내의 유전체층 418A, 418B의 상부를 제거하도록, 접촉 마스크가 이용된다. 메사 표면들을 서로 전기적으로 접속시키는 접촉층 220과, 게이트 러너 132와 전기적으로 접촉하는 다른 접촉층 222를 형성하기 위해, 금속 접촉층이 증착되고 패턴화된다.
도 5A 내지 5J는, 게이트 러너 트랜치 112를 포함하는 평탄화된 트랜치-게이트 전력 트랜지스터를 형성하는 다른 예시적인 제조 공정을 도시하는 단순화된 단면도이다. 도 3A 및 4A와 유사하게, 마스크 501을 이용하여, 실리콘 영역 102 내에 활성 게이트 트랜치 110A 및 110B와 게이트 러너 트랜치 112를 형성하도록 기존의 실리콘 식각이 수행된다. 마스크 501은 실리콘 질화물 502와 산화물 504의 이중층인데, 실리콘 질화물 502가 상층이다.
도 5B에서, 활성 게이트 트랜치 110A 및 110B를 채우고, 게이트 러너 트랜치 112 내로 그리고 메사 영역 위에서 연장되는, 실질적으로 1500Å 내지 6000Å의 유전체층 506(예를 들면, 산화물로 형성됨)이 형성된다. 도 5C에서는, CMP 처리가 이용되어, 마스크 501의 질화물층 502가 CMP 정지층으로서 기능하면서 유전체층 406을 폴리싱-백한다. 이에 따라 유전체층 506이 활성 게이트 트랜치 110A, 110B와 게이트 러너 트랜치 112 내에 남아있지만, 메사 영역 위로부터는 제거된다. 이전의 실시예들에서와 같이, 게이트 러너 트랜치 112 내부의 유전체층 506의 식각을 최소화하기 위해, 마이크로로딩 구조물이 이용될 수 있다.
도 5D에서, 게이트 러너 트랜치 112 내의 유전체 506을 보호하기 위해 마스 크 513을 이용하여, 활성 게이트 트랜치 110A 및 110B 내의 유전체 506에 미리 정해진 깊이까지 리세스를 형성하기 위해 기존의 유전체 식각이 수행되고, 이로써 상기 활성 게이트 트랜치의 바닥을 따라서 TBD 506A 및 506B를 형성한다. 도 5E에서, 마스크 513이 제거된 후, 활성 게이트 트랜치의 측벽을 따라서 게이트 유전체층 508이 형성된다(예를 들면, 실리콘의 산화에 의함). 모든 트랜치들을 채우고 메사 영역 위에서 연장되는 폴리실리콘층 510이 형성된다. 도 5E는 폴리실리콘 510으로 완전히 채워지는 게이트 러너 트랜치 112를 도시하지만, 본 발명은 이에 한정되지 않는다. 상기 게이트 러너 트랜치의 목표 폭과 증착된 폴리실리콘 510의 목표 두께에 따라서, 게이트 러너 트랜치 112는 폴리실리콘으로 완전히 채워질 수 있고 그렇지 않을 수도 있다.
도 5F에서, CMP 처리를 이용하여, 질화물층 502가 CMP 정지층으로서 기능하면서 폴리실리콘층 510이 폴리싱-백 된다. 이로써 메사 영역 위의 폴리실리콘이 제거되는 한편, 활성 게이트 트랜치 110A 및 110B와 게이트 러너 트랜치 112는 폴리실리콘으로 채워진 채 남아있는다. 도 5G에서, 모든 트랜치 내의 폴리실리콘에 미리 정해진 깊이까지 리세스가 형성되고, 이로써 활성 게이트 트랜치 110A, 110B 내에 게이트 전극 130A, 130B를, 그리고 게이트 러너 트랜치 112 내에 게이트 러너 132를 형성한다.
도 5H에서, 활성 게이트 트랜치 110A 및 110B와 게이트 러너 트랜치 112를 채우고 메사 표면 위에서 연장되는 TEOS(tetraethylorthosilicate), PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 또는 SOG(spin-on- glass)와 같은 유전체층 또는 유리 518이 형성된다. 도 5I에서, 질화물층 502가 CMP 정지층으로서 기능하는 CMP 처리가 수행되어, 유전체층 518을 폴리싱-백한다. 상기 CMP 처리 이후, 메사 영역 위에서 연장되는 유전체층 518의 부분들이 제거되는 한편, 유전체 부분 518A, 518B 및 518C는 각각의 트랜치 내에 남아있는다.
도 5J에서, 유전체층 518C를 통해 개구부를 형성하고, 활성 게이트 트랜치 110A, 110B에 인접한 메사 위의 질화물층 502, 유전체층 504는 물론, 상기 활성 게이트 트랜치 내의 유전체 518A, 518B의 상부를 제거하도록, 접촉 마스크가 이용된다. 메사 표면들을 서로 전기적으로 접속시키는 접촉층 220과, 게이트 러너 132와 전기적으로 접촉하는 다른 접촉층 222를 형성하기 위해, 금속 접촉층이 증착되고 패턴화된다.
도 3A 내지 3J에 도시된 처리 시퀀스와 유사하게, 도 4A 내지 4J 및 5A 내지 5J에 의해 도시된 두 가지의 처리 시퀀스 또는 그 일부가 다양한 트랜치-게이트 전력 디바이스를 형성하기 위하여 다른 처리들과 결합될 수 있다. MOSFET을 형성하기 위하여, 도 3A 내지 3J의 실시예와 관련하여 상기 설명한 본체 영역, 소스 영역 및 고농도 본체 영역을 형성하는 예시적인 처리 단계들이, 유사한 방식으로 도 4A 내지 4J 및 5A 내지 5J의 처리 실시예들과 통합될 수도 있다.
도 3A 내지 3J, 4A 내지 4J 및 5A 내지 5J의 처리 시퀀스는 처리의 세 단계에서 CMP를 이용하지만, 본 발명은 이에 한정되지 않는다. 이하는 도 3A 내지 3J, 4A 내지 4J 및 5A 내지 5J의 실시예들에 대한 몇몇 예시적인 변형예이다. 일 변형예에 있어서, 두꺼운 바닥 유전체(TBD) 306A, 306B, 406A, 406B, 506A 및 506B를 형성하기 위해, 비-CMP(non-CMP)의 기존의 처리 기술이 이용된다. 다른 변형예에서는, 게이트 전극 130A, 130B 및 132를 형성하기 위해 비-CMP의 기존의 처리 기술이 이용된다. 또 다른 변형예에서는, 유전체 부분 224, 418A, 418B, 418C, 518A, 518B 및 518C를 형성하기 위해 비-CMP의 기존의 처리 기술이 이용된다.
도 6A 내지 6J는, 본 발명의 일 실시예에 의한, 실드(shielded) 게이트 전력 디바이스에 대한 제작 공정을 도시하는 단순화된 단면도이다. 도 6A는, 하나의 마스크/식각 처리를 이용하여 실리콘 영역 102 내로 식각된 활성 게이트 트랜치 110A및 110B와 실드 러너 트랜치 110X를 포함하는 실리콘 영역 102를 도시한다. 일 실시예에서는, 게이트 러너 트랜치가 동시에 형성된다. 실드 유전체층 606이 활성 게이트 트랜치 110A 및 110B 내에, 실드 러너 트랜치 110X 내에, 그리고 메사 영역 위에 형성된다. 실드 유전체 606의 두께는, 일반적으로, 이후에 형성되는 게이트 유전체(즉, 도 6H의 층 617)의 두께보다 두껍고, 일 실시예에서는, 디바이스의 정격 전압(voltage rating)에 따라서 실질적으로 500Å 내지 5000Å의 범위를 갖는다. 일반적으로, 보다 높은 정격 전압에 대해서는, 보다 낮은 정격 전압에 비해 더 두꺼운 유전체가 이용된다. 또한, 보다 두꺼운 실드 유전체 606은 게이트-소스 간 용량을 감소시킨다. 도 6A에서는, 단지 설명을 위해서, 활성 게이트 110A, 110B가 실드 러너 트랜치 110에 평행한 것으로 도시되어 있다. 실제의 디바이스에서는, 도 1A에서 트랜치 112가 활성 게이트 트랜치 110A, 110B, 110C에 수직 방향으로 연장되는 방식과 유사하게, 실드 러너 트랜치 110X가 활성 게이트 트랜치 110A, 110B에 수직 방향으로 연장된다.
도 6A에서는, 실드 러너 트랜치 110X가 활성 게이트 트랜치 110A, 110B와 유사한 폭을 갖는 것으로 도시되어 있지만, 일 실시예에서 실드 러너 트랜치 100X는 상기 활성 게이트 트랜치들보다 폭이 넓다. 이는 이후의 단계에서, 소스 금속이 실드 러너 전극과 전기적으로 접촉하기 위한 접촉 개구부가 형성될 때 존재하게 될 포토리소그라피 한계를 제거한다는 점에서 유리하다. 실드 러너 트랜치 100X는 활성 게이트 트랜치 110A, 110B보다 20% 내지 200% 더 넓을 수 있다. 유사하게, 게이트 러너 트랜치를 포함하는 실시예에서는, 게이트 금속이 상기 게이트 러너 트랜치 내부의 폴리실리콘 게이트 러너와 접촉하기 위한 접촉 개구부를 형성하는 것과 관련된 포토리소그라피 한계를 제거하기 위해, 상기 게이트 러너 트랜치가 상기 활성 게이트 트랜치보다 폭이 더 넓게 형성될 수 있다.
도 6B에서, 상기 활성 게이트 트랜치 110A 및 110B와 상기 실드 러너 트랜치 110X를 채우고 상기 트랜치들 사이의 메사 영역 위에서 연장되는 폴리실리콘층 608이 형성된다. 일반적으로, 이후에 수행되는 폴리실리콘 CMP 처리 시간을 부당히 증가시킴이 없이 활성 게이트 트랜치 110A 및 110B와 실드 러너 트랜치 110X가 채워진다는 점을 보장할 만큼 두꺼운 폴리실리콘층 608이 형성된다. 도 6C에서, 유전체층 606이 CMP 정지층으로서 기능하면서 폴리실리콘층 608이 폴리싱-백 된다. 당해 처리 지점에서의 CMP의 이용은, 기판 102의 표면으로부터 폴리실리콘을 완전히 제거하여, 기존의 식각 처리 이후에 남아있을 수 있는 폴리실리콘 막의 조각(piece)인 "스트링거(stringer)"의 형성을 방지한다는 점에서 유리하다.
도 6C에서는, 상기 세 개의 트랜치 내에 남아있는 폴리실리콘에 얕게 리세스 가 형성되도록 도시되어 있다. 이는, 실드 러너 전극 610에 리세스가 형성되지 않았다면 실드 러너 트랜치 110X의 상측 모서리에 존재하게 될 국부적 응력(stress)을 제거하기 위해서이다. 일 실시예에서, 계획적 디시(dish) CMP(즉, CMP 처리가 유전체 606이 노출된 후 짧은 기간동안 계속됨)라고 알려진 처리를 수행함으로써, 상기 리세스가 얻어진다. 다른 실시예에서는, 유전체 606이 노출된 때 상기 CMP가 정지되고 나서, 원하는 리세스 깊이까지 폴리실리콘의 개별적인 시간 지정 식각(timed etching)을 수행한다. 상기 리세스 깊이는 실드 유전체 606의 두께와 실질적으로 동일하거나 그보다 조금 큰 값을 가질 수 있다.
도 6D에서, 활성 게이트 트랜치 110A, 110B 내의 폴리실리콘에 미리 정해진 깊이까지 리세스를 형성하기 위해 폴리실리콘 식각이 수행되는 동안, 상기 실드 러너 전극 610을 보호하기 위해 마스크 611이 이용된다. 이로써, 상기 활성 트랜치의 하부에 실드 전극 608A 및 608B가 형성된다. 유전체층 606이 폴리실리콘층 608보다 매우 낮은 속도로 식각되어, 실드 전극 608A 및 608B의 제어된 형성을 가능하게 한다는 점에서 유리하다. 실드 전극 608A 및 608B의 제어된 형성은, 실드 전극 608A 및 608B와 관련된 전기적 특성에 대한 제어를 제공한다. 예를 들면, 게이트 전극 130A 및 130B(도 6J)와 드레인 영역 사이의 용량을 감소시키기 위해 실드 전극 608A 및 608B의 두께를 조정할 수 있다.
도 6E에서, 활성 게이트 트랜치 110A, 110B를 채우고 메사 영역과 실드 러너 트랜치 110X 위에서 연장되는 유전체층 612가 형성된다. 도 6F에서, 상기 활성 게이트 트랜치는 유전체 물질 612A, 612B로 채워진 채 남아있고 실드 러너 트랜치 110X는 유전체 물질 612X로 채워진 채 남아있는 한편, 상기 메사 영역 위로부터 유전체층 612를 제거하기 위해 CMP 처리가 이용된다. 일 실시예에서, 유전체층 612는 증착된 산화물을 포함하고, 유전체층 606은 상기 CMP 처리 동안 정지층으로서 기능하는 열적 산화물을 포함한다. 또는, 실리콘 102가 정지층으로서 이용될 수도 있다.
도 6G에서, 모든 노출된 유전체가 에치-백(etch-back)되어 인터-폴리실리콘 유전체층(inter-polysilicon dielectric layer; IPD) 612A 및 612B를 형성하는 동안, 마스크층 614가 실드 러너 트랜치 110X와 그에 인접한 메사 표면을 보호한다. IPD층 612A 및 612B는 실드 전극 608A, 608B를, 이후의 단계에서 상기 실드 전극 608A 및 608B 위에 형성되는 게이트 전극 130A 및 130B로부터 각각 절연시킨다. 또한 상기 식각 처리는, 활성 게이트 트랜치 110A 및 110B의 상부 측벽 및 그에 인접한 노출된 메사 표면들로부터 상기 유전체층 606을 제거한다. 마스크 614가 실드 러너 트랜치와 활성 게이트 트랜치 110B 사이의 메사 표면과 중첩하는 정도는 신중하게 고려되어야 한다. 첫번째로, 상기 중첩은, 이후에 실리콘 102에 대해 적합한 소스 접촉이 이루어질 수 있는 만큼의 메사 표면을 허용해야 한다(도 6J에서 611로 표시된 접촉 구역 참조). 두번째로, 마스크 614는, 상기 활성 게이트 트랜치가 상기 실드 러너 트랜치와 교차하는 실드 러너 전극 610의 세로 방향의 벽을 따라서 유전체층 612의 두꺼운 부분이 충분히 남아있도록, 상기 메사 영역과 충분히 중첩할 필요가 있다. 유전체층 612의 세로 방향으로 연장되는 이 부분은, 상기 교차 영역에서 실드 러너 전극 610을 게이트 전극 130A, 130B로부터 절연시킨다.
IPD층 612A 및 612B를 제작하는데 이용된 품질, 두께 및 방법은, 드레인-게이트 간 전하(Qgd), 드레인과 소스 사이의 저항(Rdson), 게이트-소스 간 전류(Igss) 등과 같은 값과 관련된 실드 게이트 전력 디바이스의 전기적 특성에 영향을 미친다. 상기 참조된 미국특허출원 제11/026,276호에서, 이들 및 다른 요소들이, 상기 미국특허출원에 개시된 IPD층과 그 위에 놓이는 게이트 전극을 형성하기 위한 다양한 비-CMP 방법에 있어서 고려된다. 이들 방법들 중 하나 또는 그 이상이 보다 우수한 특성을 갖는 IPD층을 형성하기 위해 도 6A 내지 6J의 실시예와 결합될 수 있다는 점에서 유리하다.
도 6H에서, 마스크 614가 제거되기 전에, 기존의 기술을 이용하여 활성 게이트 트랜치 110A 및 110B의 노출된 측벽을 따라서 그리고 인접한 메사 표면상에 게이트 유전체층 617이 형성된다. 활성 게이트 트랜치 110A 및 110B 내에, 실드 러너 트랜치 110X의 최상부에, 그리고 메사 영역 위에 폴리실리콘층 616이 형성된다. 도 6I에서, 유전체층 606이 정지층으로 기능하면서 CMP 처리가 수행된 후, 상기 폴리실리콘을 약간 오버-에칭하여 메사 표면으로부터 폴리실리콘을 제거하고, 이로써 상기 활성 게이트 트랜치 내에 게이트 전극 130A 및 130B를 형성한다. 또는, 실리콘 102가 상기 정지층으로서 이용될 수도 있다. 다른 실시예에서는, 처리 비용을 절감하기 위해, 폴리실리콘층 616이 기존의 식각 기술을 이용하여 에치-백되고, 이로써 CMP 단계를 생략할 수 있다.
도 6J에서, 기존의 포토리소그라피 및 식각 기술을 이용하여, 절연캡(insulating cap) 618A 및 618B가 활성 게이트 트랜치 110A 및 110B 위에 형성되 고, 절연층 618C가 실드 러너 트랜치 110X 및 그에 인접한 메사 영역 위에 형성된다. 절연층 618A, 618B, 618C는 TEOS, PSG, BPSG, SOG 등 중 하나 또는 그 이상을 포함할 수 있다. 금속 접촉층 620이 노출된 메사 표면과 전기적으로 접촉하도록 형성된다. 절연층 618A, 618B, 618C는 금속 접촉층 620을 게이트 전극 130A 및 130B로부터 절연시킨다. 일 실시예에서, 실드 러너 전극 610은 종단 구조물의 일부를 형성하고, 상기 메사 영역에 있어 본체 영역, 소스 영역 및 고농도 본체 영역이 형성되는 곳에서, 금속층 620에 의해 제3의 방향을 따라 상기 소스 및 본체 영역에 전기적으로 접속된다. 다른 실시예에서는, 실드 러너 전극 610이 단자에 연결되지 않고, 따라서 부유(floating)할 수 있다. 도 6JJ에 도시된 또 다른 실시예에서, 도시된 바와 같이 실드 러너 전극 610의 표면 영역을 노출시키기 위하여, 유전체캡 618A, 618B 및 유전체 618C를 형성하는 것과 관련된 포토리소그라피 및 식각 단계가 수행되어 유전체 612X의 일부분이 제거된다. 이는 상기 실드 러너 전극 610이 금속층 620에 직접 연결될 수 있도록 한다. 또한, 실드 러너 트랜치 110X의 우상측 모서리를 따라서 유전체 612X의 일부분을 남겨두는 것은, 상기 영역에서의 소스-드레인 간 누설을 방지하는 것을 돕는다. 도 6JJ의 실시예에서는, 폭이 보다 넓은 실드 러너 트랜치 110X가, 금속층 620과 실드 러너 전극 610 사이에 적합한 접촉이 이루어짐을 보장한다는 것을 유의하여야 한다.
게이트 러너 트랜치가 디바이스에 더 포함되는 실시예에서, 상기 게이트 러너 트랜치 및 그 내부 층들의 구조는 활성 게이트 트랜치의 것과 동일할 것이다. 즉, 게이트 러너 트랜치는 606과 유사한 실드 유전체, 608A, 608B와 유사한 실드 전극, 612A, 612B와 유사한 IPD층, 617과 유사한 게이트 유전체층, 및 130A, 130B와 유사한 게이트 전극을 포함할 것이다. 도 6J의 것과 동일한 처리 및 마스킹 단계를 이용하여, 접촉 개구부가 상기 게이트 러너 트랜치 내에 상기 게이트 전극 위에 형성될 수 있고, 금속층(금속층 620으로부터 절연됨)이 상기 게이트 러너 트랜치 내의 상기 게이트 전극과 전기적으로 접촉하기 위해 이용될 수 있다. 따라서, 상기 게이트 러너 트랜치를 포함하는 것은, 도 6A 내지 6J에 도시된 것에 비해 추가적인 처리 단계를 요구하지는 않는다.
일 실시예에서, 상기 디바이스는 모듈식으로 설계되어, 상기 실드 러너 트랜치가 다이의 일측을 따라 연장되고, 상기 게이트 러너 트랜치가 상기 다이의 다른 일측을 따라 연장되며, 상기 활성 게이트 트랜치는 상기 실드 러너 트랜치와 상기 게이트 러너 트랜치 사이 내에서 연장된다. 이러한 설계 구성에서, 상기 실드 러너 트랜치와 상기 게이트 러너 트랜치는 서로 평행하게, 그러나 상기 활성 게이트 트랜치에 대해서는 수직인 방향으로 연장된다. 상기 실드 러너 트랜치가 다이의 좌측을 따라 연장되고 상기 게이트 러너 트랜치가 다이의 우측을 따라 연장된다고 가정하면, 상기 활성 게이트 트랜치 내의 게이트 전극은 우에서 좌로 연장되고 상기 다이의 좌측을 따라서 상기 게이트 러너 트랜치 내의 게이트 전극과 전기적으로 접촉하는 한편, 상기 활성 게이트 트랜치 내의 실드 전극은 좌에서 우로 연장되고 상기 다이의 우측을 따라서 실드 러너 전극 610과 전기적으로 접촉할 것이다.
도 6A 내지 6J, 6JJ에 도시된 처리 시퀀스는, 상기 참조된 미국특허출원 제11/026,276호에 기재된 트랜치-게이트 구조물 중 상당수를 포함하는 다양한 트랜치 -게이트 전력 디바이스를 형성하는데 이용될 수 있다. 일 실시예에서는, 실드 게이트 MOSFET을 형성하기 위하여, 도 3A 내지 3J의 실시예와 관련하여 상기 설명된 본체 영역, 소스 영역 및 고농도 본체 영역을 형성하는 예시적인 처리 단계들이, 도 6A 내지 6J, 6JJ의 처리 실시예 및 그 변형예들과 유사한 방식으로 통합될 수도 있다. 다른 실시예에서 이러한 영역들은 다음과 같이 형성된다. 실리콘 영역 102는 고농도로 도핑된 n-타입 기판 위에 형성된 n-타입 에피택시층이며, 도 6I의 폴리실리콘의 평탄화 이후, 상기 에피택시층 내로 p-타입 도펀트를 주입함으로써 p-타입 본체 영역이 메사 영역 내에 형성된다. 마스킹/주입 처리를 이용하여, n-타입 소스 영역이 각각의 활성 게이트 트랜치에 인접한 본체 영역 내에 형성된다. 상기 유전체캡 618A, 618B(도 6J)를 형성한 후 상기 금속층 618B를 형성하기 이전에, p-타입 도펀트를 상기 본체 영역의 노출된 표면 내로 주입함으로써 고농도 본체 영역이 상기 본체 영역 내에 형성된다.
도 6A 내지 6J의 실시예의 방법들은 세 가지 단계의 처리에서 CMP를 이용하지만, 본 발명은 이에 한정되지 않는다. 이하는 도 6A 내지 6J의 실시예들에 대한 몇몇 예시적인 변형예이다. 일 변형예에서, 게이트 전극 130A, 130B를 형성하기 위해 비-CMP의 기존의 마스킹 및 식각 처리가 이용된다. 이는 게이트 전극을 이용하는 종단 구조물을 구현할 수 있도록 한다. 다른 변형예에서는, IPD층과 게이트 전극을 형성하기 위해, 비-CMP의 기존의 기술 또는 상기 참조된 미국특허출원 제11/026,276호에 기재된 기술이 이용된다. 또 다른 실시예에서는, 실드 전극 608A, 608B를 형성하기 위하여, 비-CMP의 기존의 기술 또는 상기 참조된 미국특허출원 제 11/026,276호 중 어느 것이 이용된다.
모든 상기 실시예들에서, 기존의 다중-마스크/식각 단계에서 존재하는, 활성 게이트 트랜치로부터 게이트 러너 트랜치까지의 전이(transition) 영역에서의 오정렬 문제를 제거하기 위하여, 하나의 마스크/식각 단계가 이용되어, 게이트 러너 트랜치와 실드 러너 트랜치 중 어느 하나 또는 모두, 그리고 활성 게이트 트랜치를 동시에 형성한다. 그러나, 도 7A 및 7B에 도시된 본 발명의 다른 실시예에 의하면, 상기 전이 영역 내에 오정렬 문제가 존재하지 않도록, 상기 게이트 러너 트랜치와 실드 러너 트랜치 중 어느 하나 또는 모두, 그리고 상기 활성 게이트 트랜치를 형성함에 있어서, 두 번의 마스크/식각 단계가 수행된다.
도 7A에서, 상기 활성 게이트 트랜치와 상기 게이트 러너 트랜치(필요하다면, 실드 러너/종단 트랜치를 포함함)를 위한 개구부를 정의하기 위해 제1 마스크 702가 이용된다. 상기 제1 마스크 702 내의 개구부를 통해 실리콘을 식각하기 위해 제1 실리콘 식각이 수행되고, 이로써 게이트 러너(또는 실드 러너) 트랜치 712와 동일한 깊이까지 연장되는 활성 게이트 트랜치 710A, 710B가 형성된다. 도 7B에서, 상기 게이트 러너 트랜치 712(및 실드 러너/종단 트랜치 중 어느 하나 또는 모두)를 덮기 위해 제2 마스크 703이 이용되고, 활성 게이트 트랜치 710A, 710B를 최종 목표 깊이까지 연장시키기 위해 제2 실리콘 식각이 행해진다. 이 실시예는, 보다 높은 전압 디바이스 또는 도 6A 내지 6J에 도시된 것과 같은 실드 게이트 구조물에서처럼, 활성 게이트 트랜치가 통상적인 경우보다 깊이 연장될 필요가 있는 디바이스에서 특히 유용하다. 게이트 러너 트랜치를 얕게 유지하는 것은, 게이트 러너 트랜치를 채울 때 더욱 얇은 막을 요구한다. 상기 더욱 얇은 막은, 식각 처리 및 CMP 처리 중 어느 하나 또는 모두가 더욱 짧을 것을 요구한다. 도 3A 내지 3J, 4A 내지 4J, 5A 내지 5J 및 6A 내지 6J에 도시된 처리 시퀀스와 그 변형예에서, 도 3A, 4A, 5A 및 6A에 대응하는 단계들이 도 7A 및 7B에 도시된 두 번의 마스크/식각 단계로 교체될 수 있다.
본 명세서에 기재된 모든 다양한 처리 시퀀스에서, 기존의 기술을 이용하여 최상부 금속층이 형성된다. 그러나, 일 실시예에서는, 고도로 평탄한 최상부 금속층을 형성하기 위해 CMP 처리가 이용된다. 이는, 플립 칩(flip chip) 패키징 또는 납땜 가능(solderable) 디바이스 기술이 이용되는 응용 제품에서 유용하다. 평탄한 최상부 금속을 형성하는 두 가지의 기술을 설명하기 위해, 도 4A 내지 4J의 처리 시퀀스의 변형예가 이용될 것이지만, 본 명세서에 기재된 모든 다른 처리 시퀀스 및 그 자명한 변형예들은 상기 두 가지의 기술 중 어느 하나와 유사한 방식으로 통합되도록 수정될 수 있다.
첫번째 기술은 도 8A 내지 8D에 도시된 처리 단계들을 이용하여 설명될 것이고, 당해 처리 단계들은 도 4A 내지 4J의 처리 시퀀스 중 도 4H 내지 4J에 대응하는 처리 단계들을 대체한다. 도 8A에서, 유전체층 818은 BPSG의 층 위에 놓이는 질화물 또는 산질화물(oxynitride) 층을 포함하는 복합층이고, 그 아래에 놓이는 유전체층 414는 저온 산화물(low temperature oxide; LTO)을 포함한다. 다른 실시예에서, 복합층 818은 최상부 질화물 또는 산질화물 층의 최상부에 형성되거나 또는 상기 최상부 질화물 또는 산질화물 층 대신 형성된 폴리이미드(polyimide)의 층 을 포함한다. 도 8B에서, 실리콘에 도달할 때까지 유전체층 818과 그 아래에 놓인 유전체층 814 및 803을 패턴화하고 식각하기 위해, 기존의 포토리소그라피 및 식각 단계가 수행되고, 이로써 도시된 바와 같이 접촉 개구부를 형성한다.
도 8C 및 8D에서, 금속층 820이 증착되고, 유전체층 818C, 818D가 CMP 정지층으로서 기능하면서 상기 금속층 820이 폴리싱-백 된다. 이렇게 해서, 실질적으로 평탄한 표면이 획득되도록, 유전체층 818C에 의해 서로 절연된 소스 금속층 220과 게이트 러너 금속 222가 형성된다. 일 실시예에서, 금속층 220, 222는 구리 이동(copper migration)을 방지하기 위하여, 구리와, 그 아래에 놓인 탄탈룸(tantalum) 또는 탄탈룸 질화물(tantalum nitride)과 같은 배리어(barrier) 금속의 층을 포함한다. 다른 실시예에서, 금속층 220, 222는 금속-실리콘 간 접촉 저항을 감소시키기 위해, 알루미늄과, 그 아래에 놓인 티타늄(titanium), 티타늄 질화물, 또는 코발트와 같은 배리어 금속을 포함한다.
두번째의 기술은 두 개의 금속 층을 형성하는 단계를 포함하고, 도 9A 내지 9D에 도시된 처리 단계들을 이용하여 설명될 것이며, 당해 처리 단계들은 도 4A 내지 4J의 처리 시퀀스 중 도 4J에 대응하는 처리 단계를 대체한다. 도 4I에 대응하는 처리 단계의 완료시에, 도 9A에 대응하는 처리 단계가 수행된다. 도 9A에서, 실리콘에 도달할 때까지 유전체층 918, 914 및 903을 패턴화하고 식각하기 위해 기존의 포토리소그라피 및 식각 단계가 수행되고, 이로써 도시된 바와 같이 접촉 개구부를 형성한다. 상기 접촉 개구부를 채우고 상기 유전체의 나머지 부분들 위에서 연장되는 제1 금속층 919가 증착된다. 도 9B에서, CMP를 이용하여, 유전체층 914가 CMP 정지층으로서 기능하면서 상기 제1 금속층 919가 폴리싱-백된다. 이로써, 소스 금속 접촉층의 제1 층 220와 게이트 러너 금속 접촉층의 제1 층 222가 실질적으로 평탄하게 형성된다. 금속층 220과 222는 상대적으로 얇다(예를 들면, 실질적으로 5000 내지 20,000Å의 두께를 가짐).
도 9C에서, 질화물 또는 산질화물을 포함하는 유전체층 920이 형성되고, 기존의 포토리소그라피 및 식각 단계를 이용하여 상기 유전체층 920이 패턴화 및 식각되며, 이로써 도시된 바와 같이 유전체층 920 내에 접촉 개구부를 형성한다. 유전체 부분 920A, 920B에 의해 형성된 접촉 개구부를 채우는 제2 금속층 922가 증착된다. 도 9D에서, CMP를 이용하여, 유전체층 920A, 920B가 CMP 정지층으로서 기능하면서 제2 금속층 922가 폴리싱-백된다. 이로써, 두 개의 금속층 220과 922A를 포함하는 상기 소스 금속 접촉층, 및 두 개의 금속층 222와 922B를 포함하는 게이트 러너 금속 접촉층이, 도 9D에 도시된 바와 같이 고도로 평탄하게 형성된다. 일 실시예에서, 금속층 922는 구리 이동을 방지하기 위하여, 구리와, 그 아래에 놓인 탄탈룸 또는 탄탈룸 질화물과 같은 배리어 금속의 층을 포함한다. 다른 실시예에서, 금속층 922는 금속-실리콘 간 접촉 저항을 감소시키기 위해, 알루미늄과, 그 아래에 놓인 티타늄, 티타늄 질화물 또는 코발트와 같은 배리어 금속을 포함한다.
도 9A 내지 9D의 처리 시퀀스에서는 양쪽 모두의 금속층이 CMP를 이용하여 형성된다. 도 10A 내지 10C에 도시된 다른 실시예에는, 이하 기재된 바와 같이 상부 금속층만이 CMP를 이용하여 형성된다. 도 10A 내지 10C는 도 4A 내지 4J의 처리 시퀀스 중 도 4J에 대응하는 처리 단계를 대체한다. 도 10A는 도 4J에 대응하 고, 상기 소스 접촉층의 제1 금속층 220과 상기 게이트 러너 접촉층의 제1 금속층 222가, 도 4J의 금속층 부분 220 및 222와 유사한 방식으로 형성된다. 도 10B에서, 질화물 또는 산질화물을 포함하는 유전체층 1020이 형성되고, 기존의 포토리소그라피 및 식각 단계를 이용하여 패턴화 및 식각되며, 이로써 도시된 바와 같이 유전체층 1020 내에 접촉 개구부를 형성한다. 유전체 부분 1020A, 1020B에 의해 형성된 접촉 개구부를 채우는 제2 금속층 1026이 증착된다.
도 10C에서, CMP를 이용하여, 유전체층 1020A, 1020B가 CMP 정지층으로서 기능하면서 상기 제2 금속층 1026이 폴리싱-백된다. 이로써, 두 개의 금속층 220과 1026A를 포함하는 소스 금속 접촉층, 및 두 개의 금속층 222와 1026B를 포함하는 게이트 러너 금속 접촉층이, 도 10C에 도시된 바와 같이 평탄하게 형성된다. 일 실시예에서, 금속층 1026은 구리 이동을 방지하기 위하여, 구리와, 그 아래에 놓인 탄탈룸 또는 탄탈룸 질화물과 같은 배리어 금속의 층을 포함한다. 다른 실시예에서, 금속층 1026은 금속-실리콘 간 접촉 저항을 감소시키기 위해, 알루미늄과, 그 아래에 놓인 티타늄, 티타늄 질화물 또는 코발트와 같은 배리어 금속을 포함한다.
도 11은, 기판에 위치된 트랜치-게이트 수직형 전력 MOSFET과 CMP 마이크로로딩 구조물 1102, 1104의 어레이 및 선택적인 더미 트랜치 1106(예를 들면, 능동 디바이스에는 이용되지 않는 트랜치)를 도시하는, 다이의 일부분의 단순화된 평면도이다. CMP 처리 중에, 종종 콜로이드(colloid)라고 하는 부식성의 화학적 슬러리(corrosive chemical slurry)가, 표면 평탄화 처리의 대상이 되는 웨이퍼보다 큰 지름을 갖는 회전 연마 패드(polishing pad)(도시되지 않음)와 함께 이용된다. 일 반적으로, 상기 연마 패드는 표면 형상(topography)과 관련한 처리 중에 어느 정도 휘어지는 경향이 있다. 상기 웨이퍼 표면은 종종 다수의 메사와 트랜치를 포함하므로, 메사 영역들 사이의 보다 큰 트랜치 구역은 종종 상기 연마 패드가 휘어질 수 있도록 한다. 상기 연마 패드의 휘어짐은, 상기 연마 패드로 하여금 몇몇 표면들을 다른 것들에 비해 더 많이 연마하게 하고, 이는 웨이퍼 표면 형상에서의 변형성을 초래한다. 상기 표면 형상에서의 변형성은 디바이스 제작에서의 변형성을 야기하고, 따라서 디바이스 성능에서의 변형성을 야기한다. 일 실시예에서는, 도 11에 도시된 바와 같이, 복수의 선택적인 CMP 마이크로로딩 구조물 1102(실리콘 필러(pillar))가 트랜치 구역 내에 배치되고, 실리콘 아일랜드(islands of silicon) 1104가 게이트 러너 1132 내부에 배치되며, 더미 트랜치(예를 들면, 비활성 게이트 트랜치) 1106이 웨이퍼 상에 배치되어, 평탄화되는 기판의 표면 전체에 걸쳐 연마력(polishing force)이 분산되는 것을 돕는다. 따라서, 본 발명에 의하면, 마이크로로딩 구조물 1102, 아일랜드 1104 및 더미 트랜치 1106이 CMP 회전 표면에 보다 균일한 표면 윤곽(profile)을 제공하여, CMP 처리의 정확성을 향상시킨다.
다른 실시예에서, 마이크로로딩 구조물 1102를 포함하는 외측 트랜치 구역이 다음과 같이 수정된다. 하나의 넓은 트랜치가 아닌 복수의 트랜치들이 형성되고, 상기 복수의 트랜치들의 각각은 상기 활성 게이트 트랜치와 동일하거나 그보다 작은(예를 들면, 3배 작음) 피치(pitch)를 갖는다. 상기 복수의 트랜치들은 세로 또는 가로 방향으로 연장되거나, 만곡되거나, 또는 그 조합일 수 있다. 그러한 마이크로로딩 구조물은, 좁은 트랜치와 넓은 트랜치가 동시에 형성될 때 넓은 트랜치 내에 통상적으로 "실리콘 그래스(silicon grass)"라고 알려진 것(즉, 얇은 실리콘 필러)의 형성을 방지한다. 적절히 처리되지 않는다면, 실리콘 그래스가 누설 또는 다른 처리/디바이스 관련 실패를 야기할 수 있다. 나아가, 도 11에서는 아일랜드 1104가 다섯 개의 활성 게이트 트랜치마다의 간격으로 형성되지만, 인접한 아일랜드들 1104 사이의 공간은, 예를 들면, 두 개 내지 세 개의 활성 게이트 트랜치마다의 간격까지 감소될 수 있다.
본 명세서에 기재된 예시적인 처리 시퀀스에 있어서, 다양한 층들을 트랜치 내에 형성하기 위해 CMP가 이용된다. CMP 처리에 대한 상세가 제공되지는 않지만, 이러한 CMP 기술 및 처리는 본 발명이 속하는 기술 분야에 널리 알려져 있다. 본 명세서에 기재된 특정 구조물 및 처리 시퀀스 중 어느 하나 또는 모두에 의해 요구되는, 공지된 CMP 기술에 대한 수정은, 본 명세서의 개시에 비추어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명할 것이다.
바람직하게는, 상기 기재된 본 발명의 다양한 실시예들, 특히 활성 게이트 트랜치 및 게이트 러너 트랜치를 형성하는 기술이, 상기 참조되고 공동 양도된 미국특허출원 제11/026,276호에 보다 상세히 기재된 다양한 전력 디바이스 및 처리 기술들과 결합될 수 있다.
상기 기재는 본 발명의 다양한 실시예들에 대한 상세한 설명을 제공하지만, 많은 대체, 수정 및 등가물이 가능하다. 예를 들면, MOSFET, 특히 트랜치-게이트 MOSFET의 관점에서 본 명세서에 기재된 통합된 형성 기술들 중 다수가, 반도체 구조물을 제조하기 위해 다른 타입의 처리 기술들에 이용될 수 있다. 나아가, 다양 한 치수들, 에너지 레벨, 도핑 농도 및 서로 다른 반도전층 또는 절연층을 설명하기 위해 본 명세서에서 제공된, 숫자로 나타낸 모든 예시 및 물질 타입은, 단지 설명을 위하여 제시된 것이다. 또한, 본 명세서에 기재된 실시예들의 다양한 유전체층 중 하나 또는 그 이상은 저유전률(low-k) 또는 고유전율(high-k)의 유전체 물질을 포함할 수 있다. 예를 들면, 제1 폴리실리콘 증착 이전에 형성된 하나 또는 그 이상의 상기 유전체층은 고유전율의 유전체 물질을 포함할 수 있는 한편, 최종 폴리실리콘 증착 이후에 형성된 하나 또는 그 이상의 상기 유전체층은 저유전율의 유전체 물질을 포함할 수 있다. 따라서, 이러한 그리고 다른 이유로, 상기 기재가 본 발명의 범위를 제한해서는 안 되며, 본 발명의 범위는 첨부된 청구항들에 의하여 정의된다.

Claims (106)

  1. 트랜치-게이트(trench-gated) 전계 효과 트랜지스터(field effect transistor; FET)를 형성하는 방법에 있어서,
    하나의 마스크를 이용하여, 복수의 활성 게이트 트랜치 및 적어도 하나의 게이트 러너(runner) 트랜치를, (ⅰ) 상기 적어도 하나의 게이트 러너 트랜치가 상기 복수의 활성 게이트 트랜치의 각각의 폭보다 넓은 폭을 갖고, (ⅱ) 상기 복수의 활성 게이트 트랜치가 상기 적어도 하나의 게이트 러너 트랜치와 근접하도록, 실리콘 영역 내에 정의하고 동시에 형성하는 단계를 포함하는 전계 효과 트랜지스터 형성 방법.
  2. 제1항에 있어서,
    CMP를 이용하여, 상기 복수의 활성 게이트 트랜치와 상기 적어도 하나의 게이트 러너 트랜치 내부에 리세스층(recessed layer)을 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  3. 제2항에 있어서,
    상기 리세스층은 상기 복수의 활성 게이트 트랜치와 상기 게이트 러너 트랜 치의 바닥부를 따라서 형성된 두꺼운 바닥 유전체(thick bottom dielectric; TBD)인 전계 효과 트랜지스터 형성 방법.
  4. 제2항에 있어서,
    상기 리세스층은 폴리실리콘층 - 상기 폴리실리콘층은, 상기 복수의 활성 게이트 트랜치의 각각의 내부에 게이트 전극을 형성하고 상기 게이트 러너 트랜치의 내부에 게이트 러너를 형성함 - 이고,
    상기 게이트 전극과 상기 게이트 러너는 서로 근접하는 전계 효과 트랜지스터 형성 방법.
  5. 제2항에 있어서,
    상기 복수의 활성 게이트 트랜치 및 상기 적어도 하나의 게이트 러너 트랜치를 정의하고 동시에 형성하는 단계 이전에 CMP 정지층(stop layer)을 형성하는 단계;
    상기 복수의 활성 게이트 트랜치를 채우고 상기 복수의 활성 게이트 트랜치에 인접한 메사(mesa) 영역 위에서 연장되는 제1 층을 형성하는 단계;
    상기 메사 영역 위의 상기 CMP 정지층에 도달할 때까지 상기 제1 층을 폴리싱-백(polishing back)하는 단계; 및
    상기 폴리싱-백된 제1 층에, 상기 복수의 활성 게이트 트랜치 내로 미리 정해진 깊이까지 리세스(recess)를 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  6. 제5항에 있어서,
    상기 리세스층은 폴리실리콘 층이고, 상기 CMP 정지층은 비도전층(non-conducting layer)인 전계 효과 트랜지스터 형성 방법.
  7. 제1항에 있어서,
    상기 복수의 활성 게이트 트랜치의 각각의 내부에 리세스(recessed) 게이트 전극을 형성하고, 상기 적어도 하나의 게이트 러너 트랜치의 내부에 리세스(recessed) 게이트 러너를 형성하는 단계; 및
    CMP를 이용하여, 상기 복수의 활성 게이트 트랜치의 각각의 상기 게이트 전극 위에, 그리고 상기 게이트 러너 트랜치의 상기 게이트 러너 위에 유전체캡(dielectric cap)을 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  8. 제7항에 있어서,
    상기 리세스 게이트 전극을 형성하는 단계 이후에, 상기 복수의 활성 게이트 트랜치와 상기 게이트 러너 트랜치를 채우고 상기 복수의 활성 게이트 트랜치에 인접한 메사 영역 위에서 연장되는 제1 유전체층을 형성하는 단계; 및
    미리 지정된 CMP 정지층에 도달할 때까지 상기 제1 유전체층을 폴리싱-백(polishing back)하여, 각각의 게이트 전극과 상기 게이트 러너 위에 상기 유전체캡을 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  9. 제8항에 있어서,
    상기 미리 지정된 CMP 정지층은 상기 실리콘 영역인 전계 효과 트랜지스터 형성 방법.
  10. 제8항에 있어서,
    상기 미리 지정된 CMP 정지층은 상기 제1 유전체층을 형성하는 단계 이전에 형성되는 질화물층인 전계 효과 트랜지스터 형성 방법.
  11. 제8항에 있어서,
    상기 리세스 게이트 러너 위의 상기 유전체캡 내에 접촉 개구부(contact opening)를 형성하는 단계; 및
    상기 접촉 개구부를 통해 상기 게이트 러너와 접촉하는 상호접속층(interconnect layer)을 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  12. 제1항에 있어서,
    상기 복수의 활성 게이트 트랜치는 상기 적어도 하나의 게이트 러너 트랜치에 수직 방향으로 연장되는 전계 효과 트랜지스터 형성 방법.
  13. 제1항에 있어서,
    상기 하나의 마스크는, 상기 복수의 활성 게이트 트랜치와 상기 적어도 하나의 게이트 러너 트랜치와 동시에, 적어도 하나의 종단 트랜치를 상기 실리콘 영역의 종단 영역에 형성하기 위해 이용되는 전계 효과 트랜지스터 형성 방법.
  14. 제1항에 있어서,
    CMP를 이용하여, 상기 복수의 활성 게이트 트랜치와 상기 적어도 하나의 게 이트 러너 트랜치의 바닥부를 따라서 두꺼운 바닥 유전체(TBD)를 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  15. 제14항에 있어서,
    상기 TBD를 형성하는 단계는,
    상기 복수의 활성 게이트 트랜치를 채우고, 상기 게이트 러너 트랜치 내로 그리고 상기 복수의 활성 게이트 트랜치에 인접한 메사 영역 위에서 연장되는 유전체층을 형성하는 단계;
    상기 메사 영역 위에서 연장되는 미리 지정된 CMP 정지층에 도달할 때까지 상기 유전체층을 폴리싱-백하는 단계; 및
    상기 폴리싱-백된 유전체층에 상기 복수의 활성 게이트 트랜치 내로 미리 정해진 깊이까지 리세스를 형성하는 단계를 포함하는 전계 효과 트랜지스터 형성 방법.
  16. 제15항에 있어서,
    상기 미리 지정된 CMP 정지층은 상기 실리콘 영역인 전계 효과 트랜지스터 형성 방법.
  17. 제15항에 있어서,
    상기 미리 지정된 CMP 정지층은, 상기 복수의 활성 게이트 트랜치 및 상기 적어도 하나의 게이트 러너 트랜치를 정의하고 동시에 형성하는 단계 이후에 형성되는 실리콘층인 전계 효과 트랜지스터 형성 방법.
  18. 제15항에 있어서,
    상기 미리 지정된 CMP 정지층은 상기 하나의 마스크 내의 질화물층인 전계 효과 트랜지스터 형성 방법.
  19. 제1항에 있어서,
    상기 복수의 활성 게이트 트랜치와 상기 게이트 러너 트랜치를 채우고 상기 복수의 활성 게이트 트랜치에 인접한 메사 영역 위에서 연장되는 폴리실리콘층을 형성하는 단계;
    상기 메사 영역 위에서 연장되는 미리 지정된 CMP 정지층에 도달할 때까지 상기 폴리실리콘층을 폴리싱-백하는 단계; 및
    상기 복수의 활성 게이트 트랜치와 상기 적어도 하나의 게이트 러너 트랜치 내로 미리 정해진 깊이까지, 상기 폴리싱-백된 폴리실리콘층에 리세스를 형성하여, 상기 복수의 활성 게이트 트랜치의 각각의 내부에 리세스(recessed) 게이트 전극을 형성하고 상기 게이트 러너 트랜치의 내부에 리세스 게이트 러너를 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  20. 제19항에 있어서,
    상기 미리 지정된 CMP 정지층은 상기 폴리실리콘층을 형성하는 단계 이전에 형성되는 비도전층인 전계 효과 트랜지스터 형성 방법.
  21. 제20항에 있어서,
    상기 비도전층은 게이트 유전체인 전계 효과 트랜지스터 형성 방법.
  22. 제20항에 있어서,
    상기 비도전층은 게이트 유전체와 상기 하나의 마스크의 결합인 전계 효과 트랜지스터 형성 방법.
  23. 제20항에 있어서,
    상기 비도전층은 상기 하나의 마스크 내의 질화물층인 전계 효과 트랜지스터 형성 방법.
  24. 제19항에 있어서,
    상기 폴리실리콘층을 형성하는 단계 이전에, CMP를 이용하여, 상기 복수의 활성 게이트 트랜치와 상기 적어도 하나의 게이트 러너 트랜치의 바닥부를 따라서 두꺼운 바닥 유전체(TBD)를 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  25. 제24항에 있어서,
    상기 TBD를 형성하는 단계는,
    상기 복수의 활성 게이트 트랜치를 채우고, 상기 게이트 러너 트랜치 내로 그리고 상기 복수의 활성 게이트 트랜치에 인접한 메사 영역 위에서 연장되는 제1 유전체층을 형성하는 단계;
    상기 메사 영역 위에서 연장되는 미리 지정된 CMP 정지층에 도달할 때까지 상기 제1 유전체층을 폴리싱-백하는 단계; 및
    상기 폴리싱-백된 제1 유전체층에 상기 복수의 활성 게이트 트랜치 내로 미리 정해진 깊이까지 리세스를 형성하는 단계를 포함하는 전계 효과 트랜지스터 형 성 방법.
  26. 제25항에 있어서,
    상기 제1 유전체층을 폴리싱-백하는 단계에서의 상기 미리 지정된 CMP 정지층은, 상기 실리콘 영역인 전계 효과 트랜지스터 형성 방법.
  27. 제25항에 있어서,
    상기 제1 유전체층을 폴리싱-백하는 단계에서의 상기 미리 지정된 CMP 정지층은, 상기 복수의 활성 게이트 트랜치 및 상기 적어도 하나의 게이트 러너 트랜치를 정의하고 동시에 형성하는 단계 이후에 형성되는 실리콘층인 전계 효과 트랜지스터 형성 방법.
  28. 제25항에 있어서,
    상기 제1 유전체층을 폴리싱-백하는 단계에서의 상기 미리 지정된 CMP 정지층은, 상기 하나의 마스크 내의 질화물층인 전계 효과 트랜지스터 형성 방법.
  29. 제25항에 있어서,
    상기 폴리싱-백된 폴리실리콘층에 리세스를 형성하는 단계 이후에, 상기 복수의 활성 게이트 트랜치와 상기 게이트 러너 트랜치를 채우고 상기 복수의 활성 게이트 트랜치에 인접한 메사 영역 위에서 연장되는 제2 유전체층을 형성하는 단계; 및
    미리 지정된 CMP 정지층에 도달할 때까지 상기 제2 유전체층을 폴리싱-백하여, 각각의 상기 리세스 게이트 전극과 상기 리세스 게이트 러너 위에 유전체캡을 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  30. 제29항에 있어서,
    상기 제2 유전체층을 형성하는 단계에서의 상기 미리 지정된 CMP 정지층은 상기 실리콘 영역인 전계 효과 트랜지스터 형성 방법.
  31. 제29항에 있어서,
    상기 제2 유전체층을 형성하는 단계에서의 상기 미리 지정된 CMP 정지층은 질화물층인 전계 효과 트랜지스터 형성 방법.
  32. 제31항에 있어서,
    상기 하나의 마스크는 상기 질화물층을 포함하는 전계 효과 트랜지스터 형성 방법.
  33. 제29항에 있어서,
    상기 리세스 게이트 러너 위의 상기 유전체캡 내에 접촉 개구부를 형성하는 단계; 및
    상기 접촉 개구부를 통해 상기 게이트 러너와 접촉하는 상호접속층을 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  34. 제19항에 있어서,
    상기 폴리싱-백된 폴리실리콘층에 리세스를 형성하는 단계 이후에, 상기 복수의 활성 게이트 트랜치와 상기 게이트 러너 트랜치를 채우고 상기 복수의 활성 게이트 트랜치에 인접한 메사 영역 위에서 연장되는 유전체층을 형성하는 단계; 및
    미리 지정된 CMP 정지층에 도달할 때까지 상기 유전체층을 폴리싱-백하여, 각각의 상기 리세스 게이트 전극과 상기 리세스 게이트 러너 위에 유전체캡을 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  35. 제34항에 있어서,
    상기 유전체층을 형성하는 단계에서의 상기 미리 지정된 CMP 정지층은 상기 실리콘 영역인 전계 효과 트랜지스터 형성 방법.
  36. 제34항에 있어서,
    상기 유전체층을 형성하는 단계에서의 상기 미리 지정된 CMP 정지층은 질화물층인 전계 효과 트랜지스터 형성 방법.
  37. 제36항에 있어서,
    상기 하나의 마스크는 상기 질화물층을 포함하는 전계 효과 트랜지스터 형성 방법.
  38. 제34항에 있어서,
    상기 리세스 게이트 러너 위의 상기 유전체캡 내에 접촉 개구부를 형성하는 단계; 및
    상기 접촉 개구부를 통해 상기 게이트 러너와 접촉하는 상호접속층을 형성하 는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  39. 제19항에 있어서,
    상기 실리콘 영역은 제1 도전성 타입을 갖고,
    상기 전계 효과 트랜지스터 형성 방법은,
    상기 실리콘 영역 내에 제2 도전성 타입의 웰(well) 영역을 형성하는 단계;
    상기 웰 영역 내에 상기 제1 도전성 타입의 소스 영역을 형성하는 단계; 및
    상기 웰 영역과 상기 소스 영역을 전기적으로 접촉시키는 제1 금속층 및 상기 리세스 게이트 러너와 접촉하는 제2 금속층을 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  40. 트랜치-게이트 전계 효과 트랜지스터(FET)를 형성하는 방법에 있어서,
    제1 마스크를 이용하여, 실리콘 영역 내에서 제1 깊이까지 연장되는 복수의 활성 게이트 트랜치와 적어도 하나의 게이트 러너 트랜치를, (ⅰ) 상기 적어도 하나의 게이트 러너 트랜치가 상기 복수의 활성 게이트 트랜치의 각각의 폭보다 넓은 폭을 갖고, (ⅱ) 상기 복수의 활성 게이트 트랜치가 상기 적어도 하나의 게이트 러너 트랜치와 근접하도록, 정의하고 동시에 형성하는 단계; 및
    상기 제1 마스크 및 상기 적어도 하나의 게이트 러너 트랜치를 보호하는 제2 마스크를 이용하여, 상기 복수의 활성 게이트 트랜치만을 상기 실리콘 영역 내에서 최종적인 제2 깊이까지 더 연장시키는 단계를 포함하는 전계 효과 트랜지스터 형성 방법.
  41. 제40항에 있어서,
    CMP를 이용하여, 상기 복수의 활성 게이트 트랜치와 상기 적어도 하나의 게이트 러너 트랜치 내부에 리세스층(recessed layer)을 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  42. 제41항에 있어서,
    상기 리세스층은 상기 복수의 활성 게이트 트랜치와 상기 게이트 러너 트랜치의 바닥부를 따라서 형성된 두꺼운 바닥 유전체(TBD)인 전계 효과 트랜지스터 형성 방법.
  43. 제41항에 있어서,
    상기 리세스층은 폴리실리콘층 - 상기 폴리실리콘층은 상기 복수의 활성 게이트 트랜치의 각각의 내부에 게이트 전극을 형성하고 상기 게이트 러너 트랜치의 내부에 게이트 러너를 형성함 - 이고,
    상기 게이트 전극과 상기 게이트 러너는 서로 근접하는 전계 효과 트랜지스터 형성 방법.
  44. 제40항에 있어서,
    상기 복수의 활성 게이트 트랜치의 각각의 내부에 리세스 게이트 전극을 형성하고 상기 적어도 하나의 게이트 러너 트랜치의 내부에 리세스 게이트 러너를 형성하는 단계; 및
    CMP를 이용하여, 상기 복수의 활성 게이트 트랜치의 각각의 상기 게이트 전극 위에, 그리고 상기 게이트 러너 트랜치의 상기 게이트 러너 위에 유전체캡을 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  45. 제40항에 있어서,
    상기 복수의 활성 게이트 트랜치는 상기 적어도 하나의 게이트 러너 트랜치에 수직 방향으로 연장되는 전계 효과 트랜지스터 형성 방법.
  46. 제40항에 있어서,
    상기 제1 마스크는, 상기 복수의 활성 게이트 트랜치와 상기 적어도 하나의 게이트 러너 트랜치와 동시에, 적어도 하나의 종단 트랜치를 상기 실리콘 영역의 종단 영역에 형성하기 위해 이용되는 전계 효과 트랜지스터 형성 방법.
  47. 제40항에 있어서,
    CMP를 이용하여, 상기 복수의 활성 게이트 트랜치와 상기 적어도 하나의 게이트 러너 트랜치의 바닥부를 따라서 두꺼운 바닥 유전체(TBD)를 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  48. 제47항에 있어서,
    CMP를 이용하여, 상기 복수의 활성 게이트 트랜치의 각각의 내부에 리세스 게이트 전극을 형성하고 상기 적어도 하나의 게이트 러너 트랜치의 내부에 리세스 게이트 러너를 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  49. 제48항에 있어서,
    CMP를 이용하여, 상기 복수의 활성 게이트 트랜치의 각각의 상기 게이트 전극 위에, 그리고 상기 게이트 러너 트랜치의 상기 게이트 러너 위에 유전체캡을 형 성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  50. 제49항에 있어서,
    상기 리세스 게이트 러너 위의 상기 유전체캡 내에 접촉 개구부를 형성하는 단계; 및
    상기 접촉 개구부를 통해 상기 게이트 러너와 접촉하는 상호접속층을 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  51. 제49항에 있어서,
    상기 실리콘 영역은 제1 도전성 타입을 갖고,
    상기 전계 효과 트랜지스터 형성 방법은,
    상기 실리콘 영역 내에 제2 도전성 타입의 웰 영역을 형성하는 단계;
    상기 웰 영역 내에 상기 제1 도전성 타입의 소스 영역을 형성하는 단계; 및
    상기 웰 영역과 상기 소스 영역을 전기적으로 접촉시키는 제1 금속층 및 상기 리세스 게이트 러너와 접촉하는 제2 금속층을 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  52. 전계 효과 트랜지스터에 있어서,
    실리콘 영역 내의 복수의 활성 게이트 트랜치 - 각각의 활성 게이트 트랜치는 리세스(recessed) 게이트 전극을 포함함 -; 및
    상기 실리콘 영역 내의 게이트 러너 트랜치 - 상기 게이트 러너 트랜치는, 상기 복수의 활성 게이트 트랜치와 근접하고 리세스 게이트 러너를 포함함 - 를 포함하되,
    상기 리세스 게이트 러너는 상기 리세스 게이트 전극과 근접하여 상기 리세스 게이트 전극과 전기적으로 접촉하고,
    상기 게이트 러너 트랜치는 상기 복수의 활성 게이트 트랜치의 각각의 폭보다 넓은 폭을 갖는 전계 효과 트랜지스터.
  53. 제52항에 있어서,
    상기 게이트 러너 트랜치의 폭은 각각의 활성 게이트 트랜치의 폭보다 적어도 3배 넓은 전계 효과 트랜지스터.
  54. 제52항에 있어서,
    상기 복수의 활성 게이트 트랜치와 상기 게이트 러너 트랜치는 상기 실리콘 영역 내에서 실질적으로 동일한 깊이까지 연장되는 전계 효과 트랜지스터.
  55. 제52항에 있어서,
    상기 게이트 러너 트랜치는 상기 리세스 게이트 러너 아래에서 연장되는 유전체층을 포함하되,
    상기 리세스 게이트 러너 아래에서 연장되는 유전체층은, 상기 복수의 활성 게이트 트랜치 내부의 각각의 리세스 게이트 전극 아래에서 연장되는 유전체층의 두께보다 두꺼운 두께를 갖는 전계 효과 트랜지스터.
  56. 제52항에 있어서,
    상기 복수의 활성 게이트 트랜치는 상기 적어도 하나의 게이트 러너 트랜치에 수직 방향으로 연장되는 전계 효과 트랜지스터.
  57. 제52항에 있어서,
    상기 실리콘 영역은 제1 도전성 타입을 갖고,
    상기 전계 효과 트랜지스터는,
    상기 실리콘 영역 내의 제2 도전성 타입의 웰 영역;
    상기 웰 영역 내의 상기 제1 도전성 타입의 소스 영역 - 상기 소스 영역은 상기 복수의 활성 게이트 트랜치의 측면에 위치됨 -; 및
    상기 웰 영역과 상기 소스 영역을 전기적으로 접촉시키는 제1 금속층과, 상기 리세스 게이트 러너와 접촉하는 제2 금속층을 더 포함하는 전계 효과 트랜지스터.
  58. 실드 게이트(shielded gate) 전계 효과 트랜지스터를 형성하는 방법에 있어서,
    실리콘 영역 내에 복수의 활성 게이트 트랜치를 형성하는 단계;
    상기 활성 게이트 트랜치의 하부 측벽과 바닥을 실드 유전체로 덮는 단계;
    CMP 처리를 이용하여, 폴리실리콘을 포함하는 실드 전극으로 상기 활성 게이트 트랜치의 바닥부를 채우는 단계;
    상기 활성 게이트 트랜치 내에 상기 실드 전극 위에 인터폴리 유전체(interpoly dielectric; IPD)를 형성하는 단계;
    상기 활성 게이트 트랜치의 상부 측벽을 게이트 유전체로 덮는 단계; 및
    상기 활성 게이트 트랜치의 상부에 상기 IPD 위에 게이트 전극을 형성하는 단계를 포함하는 전계 효과 트랜지스터 형성 방법.
  59. 제58항에 있어서,
    상기 활성 게이트 트랜치의 바닥부를 채우는 단계는,
    상기 활성 게이트 트랜치를 채우고 상기 활성 게이트 트랜치에 인접한 메사 영역 위에서 연장되는 폴리실리콘층을 형성하는 단계;
    CMP 처리를 이용하여, 상기 실드 유전체가 CMP 정지층으로서 기능하면서 상기 폴리실리콘을 에치-백(etch back)하는 단계; 및
    상기 폴리실리콘에 상기 활성 게이트 트랜치 내로 미리 정해진 깊이까지 리세스를 형성하여, 상기 활성 게이트 트랜치의 바닥부를 따라 상기 실드 전극을 형성하는 단계를 포함하는 전계 효과 트랜지스터 형성 방법.
  60. 제58항에 있어서,
    상기 복수의 활성 게이트 트랜치를 형성하는 것과 동시에 실드 러너 트랜치를 형성하는 단계를 더 포함하되,
    상기 실드 러너 트랜치는 상기 활성 게이트 트랜치와 근접하되 상기 활성 게이트 트랜치에 수직 방향으로 연장되는 전계 효과 트랜지스터 형성 방법.
  61. 제60항에 있어서,
    상기 활성 게이트 트랜치의 바닥부를 채우는 단계는,
    상기 활성 게이트 트랜치와 상기 실드 러너 트랜치를 채우고 상기 활성 게이 트 트랜치와 실드 러너 트랜치에 인접한 메사 영역 위에서 연장되는 폴리실리콘층을 형성하는 단계;
    CMP 처리를 이용하여, 상기 실드 유전체가 CMP 정지층으로서 기능하면서 상기 폴리실리콘을 에치-백하는 단계; 및
    상기 실드 러너 트랜치를 덮기 위해 마스크층을 이용하여 상기 활성 게이트 트랜치 내로 미리 정해진 깊이까지 상기 폴리실리콘에 리세스를 형성하여, 상기 활성 게이트 트랜치의 바닥부를 따라 상기 실드 전극을 형성하는 단계를 포함하는 전계 효과 트랜지스터 형성 방법.
  62. 제61항에 있어서,
    상기 에치-백하는 단계 중에, 상기 실드 유전체가 노출된 때, 상기 활성 게이트 트랜치와 상기 실드 러너 트랜치 내의 상기 폴리실리콘에 상기 실리콘 영역의 최상면 바로 아래까지 리세스를 형성하기 위해 상기 CMP 처리가 미리 정해진 기간 동안 계속되는 전계 효과 트랜지스터 형성 방법.
  63. 제61항에 있어서,
    상기 에치-백하는 단계 이후 상기 폴리실리콘에 리세스를 형성하는 단계 이전에, 상기 활성 게이트 트랜치와 상기 실드 러너 트랜치 내의 상기 폴리실리콘을 상기 실리콘 영역의 최상면 바로 아래까지 식각(etching)하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  64. 제60항에 있어서,
    상기 실드 러너 트랜치는 상기 활성 게이트 트랜치보다 폭이 넓은 전계 효과 트랜지스터 형성 방법.
  65. 제60항에 있어서,
    상기 실드 러너 트랜치는 상기 활성 게이트 트랜치와 동일한 폭을 갖는 전계 효과 트랜지스터 형성 방법.
  66. 제60항에 있어서,
    상기 실리콘 영역은 제1 도전성 타입을 갖고,
    상기 전계 효과 트랜지스터 형성 방법은,
    상기 실리콘 영역 내에 제2 도전성 타입의 웰 영역을 형성하는 단계;
    상기 웰 영역 내에 상기 제1 도전성 타입의 소스 영역을 형성하는 단계; 및
    상기 웰 영역, 상기 소스 영역, 및 상기 실드 러너 트랜치 내에 형성된 실드 러너 전극과 전기적으로 접촉하는 금속층을 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  67. 제58항에 있어서,
    상기 복수의 활성 게이트 트랜치를 형성하는 것과 동시에, 실드 러너 트랜치 및 게이트 러너 트랜치를 형성하는 단계를 더 포함하되,
    상기 실드 러너 트랜치 및 게이트 러너 트랜치는 상기 활성 게이트 트랜치와 근접하되 상기 활성 게이트 트랜치에 수직 방향으로 연장되는 전계 효과 트랜지스터 형성 방법.
  68. 제67항에 있어서,
    상기 실드 러너는, 상기 활성 게이트 트랜치 내의 상기 실드 전극과 근접하여 상기 실드 전극에 전기적으로 접속되는 실드 러너 전극을 포함하고,
    상기 게이트 러너 트랜치는, 상기 활성 게이트 트랜치 내의 상기 게이트 전극과 근접하여 상기 게이트 전극에 전기적으로 접속되는 게이트 러너 전극을 포함하는 전계 효과 트랜지스터 형성 방법.
  69. 제58항에 있어서,
    상기 IPD는 CMP 처리를 이용하여 형성되는 전계 효과 트랜지스터 형성 방법.
  70. 제58항에 있어서,
    상기 게이트 전극은 CMP 처리를 이용하여 형성되는 전계 효과 트랜지스터 형성 방법.
  71. 제58항에 있어서,
    상기 IPD 및 게이트 전극은 CMP 처리를 이용하여 형성되는 전계 효과 트랜지스터 형성 방법.
  72. 실드 게이트 전계 효과 트랜지스터를 형성하는 방법에 있어서,
    실리콘 영역 내에 복수의 활성 게이트 트랜치를 형성하는 단계;
    상기 활성 게이트 트랜치의 하부 측벽과 바닥을 실드 유전체로 덮는 단계;
    폴리실리콘을 포함하는 실드 전극으로 상기 활성 게이트 트랜치의 바닥부를 채우는 단계;
    CMP 처리를 이용하여, 상기 활성 게이트 트랜치 내에 상기 실드 전극 위에 인터폴리 유전체(IPD)를 형성하는 단계;
    상기 활성 게이트 트랜치의 상부 측벽을 게이트 유전체로 덮는 단계; 및
    상기 활성 게이트 트랜치의 상부에 상기 IPD 위에 게이트 전극을 형성하는 단계를 포함하는 전계 효과 트랜지스터 형성 방법.
  73. 제72항에 있어서,
    상기 IPD를 형성하는 단계는,
    상기 활성 게이트 트랜치를 채우고 상기 활성 게이트 트랜치에 인접한 메사 영역 위에서 연장되는 유전체층을 형성하는 단계;
    CMP 처리를 이용하여, 상기 실드 유전체가 CMP 정지층으로서 기능하면서 상기 유전체층을 에치-백하는 단계; 및
    상기 유전체층에 상기 활성 게이트 트랜치 내로 미리 정해진 깊이까지 리세스를 형성하여, 상기 실드 전극 위에 상기 IPD를 형성하는 단계를 포함하는 전계 효과 트랜지스터 형성 방법.
  74. 제72항에 있어서,
    상기 복수의 활성 게이트 트랜치를 형성하는 것과 동시에 실드 러너 트랜치를 형성하는 단계를 더 포함하되,
    상기 실드 러너 트랜치는 상기 활성 게이트 트랜치와 근접하되 상기 활성 게이트 트랜치에 수직 방향으로 연장되는 전계 효과 트랜지스터 형성 방법.
  75. 제74항에 있어서,
    상기 활성 게이트 트랜치의 바닥부를 채우는 단계와 동시에, 실드 러너 전극이 상기 실드 러너 트랜치 내에 형성되어 상기 실드 러너 전극에 상기 실리콘 영역의 최상면 바로 아래까지 리세스가 형성되고,
    상기 IPD를 형성하는 단계는,
    상기 활성 게이트 트랜치와 상기 실드 러너 트랜치를 채우고 상기 활성 게이트 트랜치와 실드 러너 트랜치에 인접한 메사 영역 위에서 연장되는 유전체층을 형성하는 단계;
    CMP 처리를 이용하여, 상기 실드 유전체가 CMP 정지층으로서 기능하면서 상기 유전체층을 에치-백하는 단계; 및
    상기 실드 러너 트랜치를 덮기 위해 마스크를 이용하여 상기 유전체층에 상기 활성 게이트 트랜치 내로 미리 정해진 깊이까지 리세스를 형성하여, 상기 실드 전극 위에 상기 IPD를 형성하는 단계를 포함하는 전계 효과 트랜지스터 형성 방법.
  76. 제74항에 있어서,
    상기 실드 러너 트랜치는 상기 활성 게이트 트랜치보다 폭이 넓은 전계 효과 트랜지스터 형성 방법.
  77. 제74항에 있어서,
    상기 실드 러너 트랜치는 상기 활성 게이트 트랜치와 동일한 폭을 갖는 전계 효과 트랜지스터 형성 방법.
  78. 제74항에 있어서,
    상기 실리콘 영역은 제1 도전성 타입을 갖고,
    상기 전계 효과 트랜지스터 형성 방법은,
    상기 실리콘 영역 내에 제2 도전성 타입의 웰 영역을 형성하는 단계;
    상기 웰 영역 내에 상기 제1 도전성 타입의 소스 영역을 형성하는 단계; 및
    상기 웰 영역, 상기 소스 영역, 및 상기 실드 러너 트랜치 내에 형성된 실드 러너 전극과 전기적으로 접촉하는 금속층을 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  79. 제72항에 있어서,
    상기 복수의 활성 게이트 트랜치를 형성하는 것과 동시에 실드 러너 트랜치 및 게이트 러너 트랜치를 형성하는 단계를 더 포함하되,
    상기 실드 러너 트랜치 및 게이트 러너 트랜치는 상기 활성 게이트 트랜치와 근접하되 상기 활성 게이트 트랜치에 수직 방향으로 연장되는 전계 효과 트랜지스터 형성 방법.
  80. 제79항에 있어서,
    상기 실드 러너는, 상기 활성 게이트 트랜치 내의 상기 실드 전극과 근접하여 상기 실드 전극에 전기적으로 접속되는 실드 러너 전극을 포함하고,
    상기 게이트 러너 트랜치는, 상기 활성 게이트 트랜치 내의 상기 게이트 전극과 근접하여 상기 게이트 전극에 전기적으로 접속되는 게이트 러너 전극을 포함하는 전계 효과 트랜지스터 형성 방법.
  81. 제72항에 있어서,
    상기 게이트 전극은 CMP 처리를 이용하여 형성되는 전계 효과 트랜지스터 형성 방법.
  82. 실드 게이트 전계 효과 트랜지스터를 형성하는 방법에 있어서,
    실리콘 영역 내에 복수의 활성 게이트 트랜치를 형성하는 단계;
    상기 활성 게이트 트랜치의 하부 측벽과 바닥을 실드 유전체로 덮는 단계;
    폴리실리콘을 포함하는 실드 전극으로 상기 활성 게이트 트랜치의 바닥부를 채우는 단계;
    상기 활성 게이트 트랜치 내에 상기 실드 전극 위에 인터폴리 유전체(IPD)를 형성하는 단계;
    상기 활성 게이트 트랜치의 상부 측벽과 상기 활성 게이트 트랜치에 인접한 메사 표면을 게이트 유전체로 덮는 단계; 및
    CMP 처리를 이용하여, 상기 활성 게이트 트랜치의 상부에 상기 IPD 위에 게이트 전극을 형성하는 단계를 포함하는 전계 효과 트랜지스터 형성 방법.
  83. 제82항에 있어서,
    상기 게이트 전극을 형성하는 단계는,
    상기 활성 게이트 트랜치를 채우고 상기 활성 게이트 트랜치에 인접한 메사 영역 위에서 연장되는 폴리실리콘층을 형성하는 단계; 및
    CMP 처리를 이용하여, 상기 실드 유전체가 CMP 정지층으로서 기능하면서 상기 폴리실리콘층을 에치-백하는 단계를 포함하는 전계 효과 트랜지스터 형성 방법.
  84. 제82항에 있어서,
    상기 복수의 활성 게이트 트랜치를 형성하는 것과 동시에 실드 러너 트랜치를 형성하는 단계를 더 포함하되,
    상기 실드 러너 트랜치는 상기 활성 게이트 트랜치와 근접하되 상기 활성 게이트 트랜치에 수직 방향으로 연장되는 전계 효과 트랜지스터 형성 방법.
  85. 제84항에 있어서,
    상기 활성 게이트 트랜치의 바닥부를 채우는 단계와 동시에, 실드 러너 전극이 상기 실드 러너 트랜치 내에 형성되어 상기 실드 러너 전극에 상기 실리콘 영역의 최상면 바로 아래까지 리세스가 형성되고,
    상기 폴리실리콘층을 형성하는 단계는,
    상기 활성 게이트 트랜치를 채우고, 상기 실드 러너 트랜치 위와, 상기 활성 게이트 트랜치 및 상기 실드 러너 트랜치에 인접한 메사 영역 위에서 연장되는 폴리실리콘층을 형성하는 단계; 및
    CMP 처리를 이용하여, 상기 게이트 유전체가 CMP 정지층으로서 기능하면서 상기 폴리실리콘층을 에치-백하는 단계를 포함하는 전계 효과 트랜지스터 형성 방법.
  86. 제84항에 있어서,
    상기 실드 러너 트랜치는 상기 활성 게이트 트랜치보다 폭이 넓은 전계 효과 트랜지스터 형성 방법.
  87. 제84항에 있어서,
    상기 실드 러너 트랜치는 상기 활성 게이트 트랜치와 동일한 폭을 갖는 전계 효과 트랜지스터 형성 방법.
  88. 제84항에 있어서,
    상기 실리콘 영역은 제1 도전성 타입을 갖고,
    상기 전계 효과 트랜지스터 형성 방법은,
    상기 실리콘 영역 내에 제2 도전성 타입의 웰 영역을 형성하는 단계;
    상기 웰 영역 내에 상기 제1 도전성 타입의 소스 영역을 형성하는 단계; 및
    상기 웰 영역, 상기 소스 영역, 및 상기 실드 러너 트랜치 내에 형성된 실드 러너 전극과 전기적으로 접촉하는 금속층을 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  89. 제82항에 있어서,
    상기 복수의 활성 게이트 트랜치를 형성하는 것과 동시에 실드 러너 트랜치 및 게이트 러너 트랜치를 형성하는 단계를 더 포함하되,
    상기 실드 러너 트랜치 및 게이트 러너 트랜치는, 상기 활성 게이트 트랜치와 근접하되 상기 활성 게이트 트랜치에 수직 방향으로 연장되는 전계 효과 트랜지스터 형성 방법.
  90. 제82항에 있어서,
    상기 실드 러너는, 상기 활성 게이트 트랜치 내의 상기 실드 전극과 근접하여 상기 실드 전극에 전기적으로 접속되는 실드 러너 전극을 포함하고,
    상기 게이트 러너 트랜치는, 상기 활성 게이트 트랜치 내의 상기 게이트 전극과 근접하여 상기 게이트 전극에 전기적으로 접속되는 게이트 러너 전극을 포함하는 전계 효과 트랜지스터 형성 방법.
  91. 제82항에 있어서,
    상기 게이트 전극은 CMP 처리를 이용하여 형성되는 전계 효과 트랜지스터 형성 방법.
  92. 트랜치-게이트 전계 효과 트랜지스터(FET)를 형성하는 방법에 있어서,
    제1 도전성 타입의 실리콘 영역 내에 복수의 트랜치를 형성하는 단계;
    각각의 트랜치 내에 게이트 전극을 형성하는 단계 - 각각의 게이트 전극은 상기 실리콘 영역으로부터 절연됨 -; 및
    CMP를 이용하여 최상부 금속층을 형성하는 단계를 더 포함하되,
    상기 최상부 금속층은 상기 실리콘 영역의 부분들과 전기적으로 접촉하되 각각의 게이트 전극으로부터 절연되는 전계 효과 트랜지스터 형성 방법.
  93. 제92항에 있어서,
    상기 최상부 금속층을 형성하는 단계는,
    상기 게이트 전극과 상기 실리콘 영역 위에서 연장되는 유전체층을 형성하는 단계;
    접촉 마스크를 이용하여 상기 유전체층 내에 접촉 개구부를 형성하는 단계;
    상기 접촉 개구부를 채우고 상기 유전체층의 나머지 부분 위에서 연장되는 금속의 층을 형성하는 단계; 및
    CMP를 이용하여, 상기 유전체층이 CMP 정지층으로서 기능하면서 상기 금속층을 연마(polishing)하는 단계 - 상기 유전체층의 상기 나머지 부분의 최상면과 상 기 금속층의 잔존하는 부분의 최상면이 실질적으로 동일 평면상에 존재하도록 상기 금속층을 연마함 - 를 포함하는 전계 효과 트랜지스터 형성 방법.
  94. 제92항에 있어서,
    상기 게이트 전극을 형성하는 단계 이전에, 각각의 트랜치의 바닥을 따라서 두꺼운 바닥 유전체를 형성하고, 각각의 트랜치의 측벽을 덮는 게이트 유전체를 형성하는 단계;
    상기 실리콘 영역 내에 제2 도전성 타입의 웰 영역을 형성하는 단계; 및
    상기 웰 영역의 상부에 상기 제1 도전성 타입의 소스 영역을 형성하는 단계를 더 포함하되,
    상기 최상부 금속층은 상기 소스 영역과 상기 웰 영역을 전기적으로 접촉시키는 전계 효과 트랜지스터 형성 방법.
  95. 제92항에 있어서,
    상기 트랜치-게이트 전계 효과 트랜지스터는 실드 게이트(shielded gate) 전계 효과 트랜지스터이고,
    상기 전계 효과 트랜지스터 형성 방법은,
    상기 게이트 전극을 형성하는 단계 이전에,
    각각의 트랜치의 하부 측벽과 바닥을 실드 유전체로 덮는 단계;
    각각의 트랜치의 바닥부를 실드 전극으로 채우는 단계 - 각각의 실드 전극은 상기 실드 유전체에 의해 상기 실리콘 영역으로부터 절연됨 -;
    각각의 트랜치 내에 각각의 실드 전극 위에 인터폴리 유전체(IPD)를 형성하는 단계; 및
    각각의 트랜치의 상부 측벽을 게이트 유전체로 덮는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  96. 트랜치-게이트 전계 효과 트랜지스터(FET)를 형성하는 방법에 있어서,
    제1 도전성 타입의 실리콘 영역 내에 복수의 트랜치를 형성하는 단계;
    각각의 트랜치 내에 게이트 전극을 형성하는 단계 - 각각의 게이트 전극은 상기 실리콘 영역으로부터 절연됨 -;
    서로 절연된 복수의 부분들을 포함하는 제1 금속층을 형성하는 단계 - 상기 복수의 부분들 중 적어도 하나는 상기 실리콘 영역과 전기적으로 접촉하되 각각의 게이트 전극으로부터 절연됨 -; 및
    CMP를 이용하여, 서로 절연된 복수의 부분들을 포함하고 상기 제1 금속층 위에서 연장되는 제2 금속층을 형성하는 단계를 포함하되,
    상기 제2 금속층의 상기 복수의 부분들 중 하나 또는 그 이상의 부분들은, 상기 제1 금속층의 상기 복수의 부분들 중 대응하는 하나 또는 그 이상의 부분들과 전기적으로 접촉하는 전계 효과 트랜지스터 형성 방법.
  97. 제96항에 있어서,
    상기 제1 금속층을 형성하는 단계는,
    상기 복수의 트랜치와 상기 실리콘 영역 위에서 연장되는 유전체층을 형성하는 단계;
    접촉 마스크를 이용하여 상기 유전체층 내에 접촉 개구부를 형성하는 단계;
    상기 접촉 개구부를 채우고 상기 유전체층의 나머지 부분 위에서 연장되는 상기 제1 금속층을 형성하는 단계; 및
    CMP를 이용하여 상기 제1 금속층을 연마하는 단계 - 상기 유전체층의 상기 나머지 부분의 최상면과 상기 제1 금속층의 잔존하는 부분의 최상면이 실질적으로 동일 평면상에 존재하도록 상기 제1 금속층을 연마함 - 를 포함하는 전계 효과 트랜지스터 형성 방법.
  98. 제96항에 있어서,
    상기 제2 금속층을 형성하는 단계는,
    상기 제1 금속층 위에 유전체층을 형성하는 단계;
    접촉 마스크를 이용하여 상기 유전체층 내에 접촉 개구부를 형성하는 단계;
    상기 접촉 개구부를 채우고 상기 유전체층의 나머지 부분 위에서 연장되는 상기 제2 금속층을 형성하는 단계; 및
    CMP를 이용하여, 상기 유전체층이 CMP 정지층으로서 기능하면서 상기 제2 금속층을 연마하는 단계 - 상기 나머지 유전체층의 최상면과 상기 제2 금속층의 잔존하는 부분의 최상면이 실질적으로 동일 평면상에 존재하도록 상기 제2 금속층을 연마함 - 를 포함하는 전계 효과 트랜지스터 형성 방법.
  99. 제96항에 있어서,
    상기 게이트 전극을 형성하는 단계 이전에, 각각의 트랜치의 바닥을 따라서 두꺼운 바닥 유전체를 형성하고, 각각의 트랜치의 측벽을 덮는 게이트 유전체를 형성하는 단계;
    상기 실리콘 영역 내에 제2 도전성 타입의 웰 영역을 형성하는 단계; 및
    상기 웰 영역의 상부에 상기 제1 도전성 타입의 소스 영역을 형성하는 단계를 더 포함하되,
    상기 제1 금속층의 상기 복수의 부분들 중 적어도 하나는 상기 소스 영역과 상기 웰 영역을 전기적으로 접촉시키는 전계 효과 트랜지스터 형성 방법.
  100. 제96항에 있어서,
    상기 트랜치-게이트 전계 효과 트랜지스터는 실드 게이트 전계 효과 트랜지스터이고,
    상기 전계 효과 트랜지스터 형성 방법은,
    상기 게이트 전극을 형성하는 단계 이전에,
    각각의 트랜치의 하부 측벽과 바닥을 실드 유전체로 덮는 단계;
    각각의 트랜치의 바닥부를 실드 전극으로 채우는 단계 - 각각의 실드 전극은 상기 실드 유전체에 의해 상기 실리콘 영역으로부터 절연됨 -;
    각각의 트랜치 내에 각각의 실드 전극 위에 인터폴리 유전체(IPD)를 형성하는 단계; 및
    각각의 트랜치의 상부 측벽을 게이트 유전체로 덮는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  101. 트랜치-게이트 전계 효과 트랜지스터(FET)를 형성하는 방법에 있어서,
    제1 도전성 타입의 실리콘 영역 내에 복수의 트랜치를 형성하는 단계;
    CMP를 이용하여, 각각의 트랜치의 바닥을 따라서 두꺼운 바닥 유전체(TBD)를 형성하는 단계; 및
    각각의 트랜치 내에 상기 TBD 위에 상기 TBD와 접촉하는 게이트 전극을 형성하는 단계를 포함하는 전계 효과 트랜지스터 형성 방법.
  102. 제101항에 있어서,
    상기 게이트 전극을 형성하는 단계 이전에, 각각의 트랜치의 측벽을 덮는 게이트 유전체를 형성하는 단계;
    상기 실리콘 영역 내에 제2 도전성 타입의 웰 영역을 형성하는 단계; 및
    상기 웰 영역의 상부에 상기 제1 도전성 타입의 소스 영역을 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  103. 트랜치-게이트 전계 효과 트랜지스터(FET)를 형성하는 방법에 있어서,
    제1 도전성 타입의 실리콘 영역 내에 복수의 트랜치를 형성하는 단계;
    각각의 트랜치의 바닥을 따라서 두꺼운 바닥 유전체(TBD)를 형성하는 단계; 및
    CMP를 이용하여, 각각의 트랜치 내에 상기 TBD 위에 상기 TBD와 접촉하는 게이트 전극을 형성하는 단계를 포함하는 전계 효과 트랜지스터 형성 방법.
  104. 제103항에 있어서,
    상기 게이트 전극을 형성하는 단계 이전에, 각각의 트랜치의 측벽을 덮는 게이트 유전체를 형성하는 단계;
    상기 실리콘 영역 내에 제2 도전성 타입의 웰 영역을 형성하는 단계; 및
    상기 웰 영역의 상부에 상기 제1 도전성 타입의 소스 영역을 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  105. 트랜치-게이트 전계 효과 트랜지스터(FET)를 형성하는 방법에 있어서,
    제1 도전성 타입의 실리콘 영역 내에 복수의 트랜치를 형성하는 단계;
    각각의 트랜치의 바닥을 따라서 두꺼운 바닥 유전체(TBD)를 형성하는 단계;
    각각의 트랜치 내에 상기 TBD 위에 상기 TBD와 접촉하는 리세스(recessed) 게이트 전극을 형성하는 단계; 및
    CMP를 이용하여, 상기 리세스 게이트 전극 위에 상기 리세스 게이트 전극과 접촉하는 유전체캡을 형성하는 단계를 포함하는 전계 효과 트랜지스터 형성 방법.
  106. 제105항에 있어서,
    상기 리세스 게이트 전극을 형성하는 단계 이전에, 각각의 트랜치의 측벽을 덮는 게이트 유전체를 형성하는 단계;
    상기 실리콘 영역 내에 제2 도전성 타입의 웰 영역을 형성하는 단계; 및
    상기 웰 영역의 상부에 상기 제1 도전성 타입의 소스 영역을 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102315054B1 (ko) * 2020-05-15 2021-10-21 현대모비스 주식회사 전력 반도체 소자 및 전력 반도체 칩

Families Citing this family (133)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4721653B2 (ja) * 2004-05-12 2011-07-13 トヨタ自動車株式会社 絶縁ゲート型半導体装置
JP2008546216A (ja) 2005-06-10 2008-12-18 フェアチャイルド・セミコンダクター・コーポレーション 電荷平衡電界効果トランジスタ
US7449354B2 (en) 2006-01-05 2008-11-11 Fairchild Semiconductor Corporation Trench-gated FET for power device with active gate trenches and gate runner trench utilizing one-mask etch
US8236651B2 (en) * 2009-08-14 2012-08-07 Alpha And Omega Semiconductor Incorporated Shielded gate trench MOSFET device and fabrication
US8618601B2 (en) * 2009-08-14 2013-12-31 Alpha And Omega Semiconductor Incorporated Shielded gate trench MOSFET with increased source-metal contact
US8193580B2 (en) * 2009-08-14 2012-06-05 Alpha And Omega Semiconductor, Inc. Shielded gate trench MOSFET device and fabrication
JP2008085278A (ja) * 2006-09-29 2008-04-10 Ricoh Co Ltd 半導体装置及びその製造方法
US7589377B2 (en) * 2006-10-06 2009-09-15 The Boeing Company Gate structure with low resistance for high power semiconductor devices
US9437729B2 (en) * 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
US9947770B2 (en) 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
KR101382505B1 (ko) * 2007-09-03 2014-04-10 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법
CN101868856B (zh) 2007-09-21 2014-03-12 飞兆半导体公司 用于功率器件的超结结构及制造方法
US9484451B2 (en) * 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US20100013009A1 (en) * 2007-12-14 2010-01-21 James Pan Structure and Method for Forming Trench Gate Transistors with Low Gate Resistance
US8791525B2 (en) * 2008-02-25 2014-07-29 International Rectifier Corporation Power semiconductor device including a double metal contact
US7955964B2 (en) * 2008-05-14 2011-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Dishing-free gap-filling with multiple CMPs
US7910439B2 (en) * 2008-06-11 2011-03-22 Maxpower Semiconductor Inc. Super self-aligned trench MOSFET devices, methods, and systems
US7936009B2 (en) * 2008-07-09 2011-05-03 Fairchild Semiconductor Corporation Shielded gate trench FET with an inter-electrode dielectric having a low-k dielectric therein
US8362548B2 (en) * 2008-11-14 2013-01-29 Semiconductor Components Industries, Llc Contact structure for semiconductor device having trench shield electrode and method
US8552535B2 (en) 2008-11-14 2013-10-08 Semiconductor Components Industries, Llc Trench shielding structure for semiconductor device and method
US7915672B2 (en) * 2008-11-14 2011-03-29 Semiconductor Components Industries, L.L.C. Semiconductor device having trench shield electrode structure
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US7767526B1 (en) * 2009-01-29 2010-08-03 Alpha & Omega Semiconductor Incorporated High density trench MOSFET with single mask pre-defined gate and contact trenches
US8227855B2 (en) 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
JP5422252B2 (ja) * 2009-04-23 2014-02-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TWI396240B (zh) * 2009-05-08 2013-05-11 Anpec Electronics Corp 製造功率半導體元件的方法
US8049276B2 (en) 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
US7952141B2 (en) 2009-07-24 2011-05-31 Fairchild Semiconductor Corporation Shield contacts in a shielded gate MOSFET
US9425306B2 (en) 2009-08-27 2016-08-23 Vishay-Siliconix Super junction trench power MOSFET devices
US9443974B2 (en) 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US20110068389A1 (en) * 2009-09-21 2011-03-24 Force Mos Technology Co. Ltd. Trench MOSFET with high cell density
JP2011086679A (ja) * 2009-10-13 2011-04-28 Elpida Memory Inc 半導体装置および半導体装置の製造方法
US9431530B2 (en) * 2009-10-20 2016-08-30 Vishay-Siliconix Super-high density trench MOSFET
US9425305B2 (en) * 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
US9419129B2 (en) 2009-10-21 2016-08-16 Vishay-Siliconix Split gate semiconductor device with curved gate oxide profile
JP5602414B2 (ja) * 2009-11-05 2014-10-08 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法および半導体装置
JP2011129760A (ja) * 2009-12-18 2011-06-30 Elpida Memory Inc 半導体装置の製造方法及び半導体装置
KR101662282B1 (ko) * 2010-01-14 2016-10-05 삼성전자주식회사 고유전율의 보호막 패턴을 포함하는 매립 게이트 패턴을 갖는 반도체 장치 및 이의 제조 방법
US8437174B2 (en) 2010-02-15 2013-05-07 Micron Technology, Inc. Memcapacitor devices, field effect transistor devices, non-volatile memory arrays, and methods of programming
US8416609B2 (en) 2010-02-15 2013-04-09 Micron Technology, Inc. Cross-point memory cells, non-volatile memory arrays, methods of reading a memory cell, methods of programming a memory cell, methods of writing to and reading from a memory cell, and computer systems
WO2011109559A2 (en) 2010-03-02 2011-09-09 Kyle Terrill Structures and methods of fabricating dual gate devices
JP5672719B2 (ja) * 2010-03-03 2015-02-18 株式会社デンソー パワー素子を備えた半導体装置の製造方法
JP5489791B2 (ja) * 2010-03-10 2014-05-14 三菱電機株式会社 電力用半導体装置の製造方法
JP2011187759A (ja) * 2010-03-10 2011-09-22 New Japan Radio Co Ltd 半導体装置およびその製造方法
US8431457B2 (en) 2010-03-11 2013-04-30 Alpha And Omega Semiconductor Incorporated Method for fabricating a shielded gate trench MOS with improved source pickup layout
US8367501B2 (en) 2010-03-24 2013-02-05 Alpha & Omega Semiconductor, Inc. Oxide terminated trench MOSFET with three or four masks
US8394702B2 (en) 2010-03-24 2013-03-12 Alpha And Omega Semiconductor Incorporated Method for making dual gate oxide trench MOSFET with channel stop using three or four masks process
US9252239B2 (en) * 2014-05-31 2016-02-02 Alpha And Omega Semiconductor Incorporated Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts
US8497551B2 (en) * 2010-06-02 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned contact for trench MOSFET
JP5957171B2 (ja) * 2010-06-30 2016-07-27 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US8634224B2 (en) 2010-08-12 2014-01-21 Micron Technology, Inc. Memory cells, non-volatile memory arrays, methods of operating memory cells, methods of writing to and reading from a memory cell, and methods of programming a memory cell
US8409915B2 (en) 2010-09-20 2013-04-02 Micron Technology, Inc. Methods of forming memory cells
CN102412295A (zh) * 2010-09-21 2012-04-11 株式会社东芝 半导体装置及其制造方法
JP5697952B2 (ja) * 2010-11-05 2015-04-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置、半導体装置の製造方法およびデータ処理システム
US8580667B2 (en) 2010-12-14 2013-11-12 Alpha And Omega Semiconductor Incorporated Self aligned trench MOSFET with integrated diode
US8502346B2 (en) * 2010-12-23 2013-08-06 Alpha And Omega Semiconductor Incorporated Monolithic IGBT and diode structure for quasi-resonant converters
US8476676B2 (en) 2011-01-20 2013-07-02 Alpha And Omega Semiconductor Incorporated Trench poly ESD formation for trench MOS and SGT
US8502302B2 (en) 2011-05-02 2013-08-06 Alpha And Omega Semiconductor Incorporated Integrating Schottky diode into power MOSFET
CN103688363B (zh) 2011-05-18 2017-08-04 威世硅尼克斯公司 半导体器件
US8530304B2 (en) 2011-06-14 2013-09-10 Semiconductor Components Industries, Llc Process of forming an electronic device including a gate electrode and a gate tap
US8829603B2 (en) 2011-08-18 2014-09-09 Alpha And Omega Semiconductor Incorporated Shielded gate trench MOSFET package
US8536646B2 (en) 2011-09-21 2013-09-17 Sinopower Semiconductor Inc. Trench type power transistor device
US8536561B2 (en) 2011-10-17 2013-09-17 Micron Technology, Inc. Memory cells and memory cell arrays
US8872278B2 (en) 2011-10-25 2014-10-28 Fairchild Semiconductor Corporation Integrated gate runner and field implant termination for trench devices
TWI462295B (zh) * 2011-11-15 2014-11-21 Anpec Electronics Corp 溝渠型功率電晶體元件及其製作方法
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US8803230B2 (en) * 2012-01-16 2014-08-12 Infineon Technologies Austria Ag Semiconductor transistor having trench contacts and method for forming therefor
US9614043B2 (en) * 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9029215B2 (en) 2012-05-14 2015-05-12 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device having a shield electrode structure
US8921184B2 (en) 2012-05-14 2014-12-30 Semiconductor Components Industries, Llc Method of making an electrode contact structure and structure therefor
US8785997B2 (en) 2012-05-16 2014-07-22 Infineon Technologies Ag Semiconductor device including a silicate glass structure and method of manufacturing a semiconductor device
CN103426738B (zh) 2012-05-17 2018-05-18 恩智浦美国有限公司 具有边缘端部结构的沟槽半导体器件及其制造方法
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US8723317B2 (en) * 2012-09-14 2014-05-13 Force Mos Technology Co., Ltd. Trench metal oxide semiconductor field effect transistor with embedded schottky rectifier using reduced masks process
CN103928513B (zh) * 2013-01-15 2017-03-29 无锡华润上华半导体有限公司 一种沟槽dmos器件及其制作方法
JP6062269B2 (ja) * 2013-01-31 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101934893B1 (ko) 2013-03-27 2019-01-03 삼성전자 주식회사 그루브 소스 컨택 영역을 가진 반도체 소자의 제조 방법
KR101828495B1 (ko) 2013-03-27 2018-02-12 삼성전자주식회사 평탄한 소스 전극을 가진 반도체 소자
US9691981B2 (en) 2013-05-22 2017-06-27 Micron Technology, Inc. Memory cell structures
CN104299903B (zh) * 2013-07-16 2017-06-06 上海华虹宏力半导体制造有限公司 沟槽栅mosfet的制造方法
CN104347376B (zh) * 2013-08-05 2017-04-26 台湾茂矽电子股份有限公司 于金属氧化物半导体场效应晶体管中形成遮蔽栅极的方法
TWI528424B (zh) * 2013-08-05 2016-04-01 台灣茂矽電子股份有限公司 於金氧半場效電晶體形成遮蔽閘之方法
DE102013108518B4 (de) * 2013-08-07 2016-11-24 Infineon Technologies Ag Halbleitervorrichtung und verfahren zum herstellen derselben
CN104669069B (zh) * 2013-12-03 2017-04-26 汕头超声显示器（二厂）有限公司 一种ogs电容触摸屏的边缘抛光方法
US10395970B2 (en) * 2013-12-05 2019-08-27 Vishay-Siliconix Dual trench structure
TWI614898B (zh) * 2013-12-06 2018-02-11 達爾國際股份有限公司 終止區結構及其製造方法
US9406543B2 (en) 2013-12-10 2016-08-02 Samsung Electronics Co., Ltd. Semiconductor power devices and methods of manufacturing the same
CN104716028B (zh) * 2013-12-12 2018-10-19 江苏宏微科技股份有限公司 沟槽型绝缘栅双极晶体管的沟槽栅结构及其制备方法
TWI548461B (zh) 2014-02-21 2016-09-11 Double chamber full cover sealed piezoelectric atomization module
US9595587B2 (en) * 2014-04-23 2017-03-14 Alpha And Omega Semiconductor Incorporated Split poly connection via through-poly-contact (TPC) in split-gate based power MOSFETs
US9202859B1 (en) 2014-05-27 2015-12-01 Texas Instruments Incorporated Well resistors and polysilicon resistors
US9496358B2 (en) * 2014-05-29 2016-11-15 Inotera Memories, Inc. Semiconductor device and fabrication method therefor
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
KR102098996B1 (ko) 2014-08-19 2020-04-08 비쉐이-실리코닉스 초접합 금속 산화물 반도체 전계 효과 트랜지스터
CN107078161A (zh) 2014-08-19 2017-08-18 维西埃-硅化物公司 电子电路
US9691863B2 (en) * 2015-04-08 2017-06-27 Alpha And Omega Semiconductor Incorporated Self-aligned contact for trench power MOSFET
US9673314B2 (en) 2015-07-08 2017-06-06 Vishay-Siliconix Semiconductor device with non-uniform trench oxide layer
US9812538B2 (en) * 2015-12-01 2017-11-07 Infineon Technologies Americas Corp. Buried bus and related method
CN105957811A (zh) * 2016-04-27 2016-09-21 上海华虹宏力半导体制造有限公司 具有屏蔽栅的沟槽栅功率器件的制造方法
CN105932064B (zh) * 2016-06-28 2019-01-04 上海华虹宏力半导体制造有限公司 沟槽栅功率mosfet及制造方法
US10032728B2 (en) * 2016-06-30 2018-07-24 Alpha And Omega Semiconductor Incorporated Trench MOSFET device and the preparation method thereof
DE102016112111B4 (de) 2016-07-01 2023-04-13 Infineon Technologies Austria AG Superjunction-halbleitervorrichtung
CN107785426B (zh) * 2016-08-31 2020-01-31 无锡华润上华科技有限公司 一种半导体器件及其制造方法
US10056461B2 (en) 2016-09-30 2018-08-21 Alpha And Omega Semiconductor Incorporated Composite masking self-aligned trench MOSFET
CN109075199B (zh) * 2016-10-17 2021-08-31 富士电机株式会社 半导体装置
US9905675B1 (en) 2016-12-22 2018-02-27 Infineon Technologies Americas Corp. Gate and field electrode trench formation process
DE102016125879B3 (de) * 2016-12-29 2018-06-21 Infineon Technologies Ag Halbleitervorrichtung mit einer IGBT-Region und einer nicht schaltbaren Diodenregion
CN106876321A (zh) * 2017-01-04 2017-06-20 上海华虹宏力半导体制造有限公司 台阶形貌的工艺方法
TWI708342B (zh) 2017-05-19 2020-10-21 力智電子股份有限公司 半導體結構及其製造方法以及半導體元件的終端區結構
JP6930858B2 (ja) * 2017-05-24 2021-09-01 株式会社東芝 半導体装置
CN107579002A (zh) * 2017-08-01 2018-01-12 中航（重庆）微电子有限公司 一种沟槽型器件的制备方法
US11056581B2 (en) * 2017-08-21 2021-07-06 Semiconductor Components Industries, Llc Trench-gate insulated-gate bipolar transistors
US10153357B1 (en) * 2017-08-28 2018-12-11 Nxp Usa, Inc. Superjunction power semiconductor device and method for forming
CN107910271B (zh) * 2017-11-17 2023-11-17 杭州士兰集成电路有限公司 功率半导体器件及其制造方法
US11282925B2 (en) 2017-12-15 2022-03-22 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
US10714574B2 (en) 2018-05-08 2020-07-14 Ipower Semiconductor Shielded trench devices
US11538911B2 (en) 2018-05-08 2022-12-27 Ipower Semiconductor Shielded trench devices
CN108565220A (zh) * 2018-05-18 2018-09-21 七色堇电子科技（上海）有限公司 一种沟槽型mos晶体管的制备方法及电子装置
US10468402B1 (en) * 2018-07-25 2019-11-05 Semiconductor Components Industries, Llc Trench diode and method of forming the same
US11217541B2 (en) 2019-05-08 2022-01-04 Vishay-Siliconix, LLC Transistors with electrically active chip seal ring and methods of manufacture
DE102019212646A1 (de) * 2019-08-23 2021-02-25 Robert Bosch Gmbh Grabentransistor
US11218144B2 (en) 2019-09-12 2022-01-04 Vishay-Siliconix, LLC Semiconductor device with multiple independent gates
US11271100B2 (en) * 2019-10-15 2022-03-08 Infineon Technologies Austria Ag Narrow semiconductor mesa device
JP7490995B2 (ja) 2020-03-17 2024-05-28 富士電機株式会社 炭化珪素半導体装置
CN111739936B (zh) * 2020-08-07 2020-11-27 中芯集成电路制造(绍兴)有限公司 一种半导体器件及其形成方法
US11848378B2 (en) * 2020-08-13 2023-12-19 Stmicroelectronics Pte Ltd Split-gate trench power MOSFET with self-aligned poly-to-poly isolation
CN112382571B (zh) * 2020-11-13 2022-03-15 深圳市汇德科技有限公司 一种半导体芯片的制造方法和半导体芯片
EP4173048A1 (en) * 2021-09-15 2023-05-03 Dynex Semiconductor Limited Igbt device with trench gate bus
JP7338813B1 (ja) * 2022-03-03 2023-09-05 三菱電機株式会社 半導体装置および半導体装置の製造方法
CN115799340B (zh) * 2023-01-09 2023-05-12 无锡先瞳半导体科技有限公司 屏蔽栅场效应晶体管

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3257626A (en) * 1962-12-31 1966-06-21 Ibm Semiconductor laser structures
US3900863A (en) * 1974-05-13 1975-08-19 Westinghouse Electric Corp Light-emitting diode which generates light in three dimensions
US5814858A (en) * 1996-03-15 1998-09-29 Siliconix Incorporated Vertical power MOSFET having reduced sensitivity to variations in thickness of epitaxial layer
US6396102B1 (en) 1998-01-27 2002-05-28 Fairchild Semiconductor Corporation Field coupled power MOSFET bus architecture using trench technology
JP4189610B2 (ja) * 1998-05-08 2008-12-03 ソニー株式会社 光電変換素子およびその製造方法
JP2000056281A (ja) * 1998-08-07 2000-02-25 Mitsubishi Electric Corp 光変調器とその製造方法
US6316280B1 (en) * 1998-09-07 2001-11-13 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor devices separated from a wafer
US7345342B2 (en) 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
DE10212149B4 (de) 2002-03-19 2007-10-04 Infineon Technologies Ag Transistoranordnung mit Schirmelektrode außerhalb eines aktiven Zellenfeldes und reduzierter Gate-Drain-Kapazität
US6838722B2 (en) 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
US6653161B1 (en) * 2002-05-16 2003-11-25 Intel Corporation Method and apparatus for forming a capacitive structure including single crystal silicon
JP4158453B2 (ja) * 2002-08-22 2008-10-01 株式会社デンソー 半導体装置及びその製造方法
US6861701B2 (en) 2003-03-05 2005-03-01 Advanced Analogic Technologies, Inc. Trench power MOSFET with planarized gate bus
GB0329534D0 (en) 2003-12-20 2004-01-28 Ibm Method for determining the bounding voxelisation of a 3d polygon
US7449354B2 (en) 2006-01-05 2008-11-11 Fairchild Semiconductor Corporation Trench-gated FET for power device with active gate trenches and gate runner trench utilizing one-mask etch

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102315054B1 (ko) * 2020-05-15 2021-10-21 현대모비스 주식회사 전력 반도체 소자 및 전력 반도체 칩
US11569360B2 (en) 2020-05-15 2023-01-31 Hyundai Mobis Co., Ltd. Power semiconductor device and power semiconductor chip

Also Published As

Publication number Publication date
US20070155104A1 (en) 2007-07-05
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US7902071B2 (en) 2011-03-08
US20100311216A1 (en) 2010-12-09
TW200733251A (en) 2007-09-01
JP2009522807A (ja) 2009-06-11

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