DE112006003618T5 - Leistungsvorrichtung unter Nutzung der chemisch-mechanischen Planarisierung - Google Patents

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Bruce Douglas Murray Marchant
Thomas E. Grebs
Rodney S. Ridley
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Abstract

Verfahren zum Ausbilden eines Trench-Gate-Feldeffekttransistors (Trench-Gate-FET), wobei das Verfahren umfasst:
unter Verwendung einer Maske Definieren und gleichzeitiges Ausbilden mehrerer Gräben aktiver Gates und wenigstens eines Gate-Runner-Grabens in einem Siliciumgebiet in der Weise, dass (i) der wenigstens eine Gate-Runner-Graben eine größere Breite als jeder der mehreren Gräben aktiver Gates aufweist und (ii) die mehreren Gräben aktiver Gates an den wenigstens einen Gate-Runner-Graben angrenzen.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung ist verwandt mit der gemeinsam übertragenen US-Anmeldung Nr. 11/026,276, eingereicht am 29. Dezember 2004, deren Offenbarung hier in ihrer Gesamtheit für alle Zwecke durch Bezugnahme mit aufgenommen ist.
  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich auf die Halbleiterleistungsvorrichtungstechnologie und insbesondere auf verbesserte Trench-Gate-Leistungsvorrichtungen (Graben-Gate-Leistungsvorrichtungen) und auf Herstellungsprozesse für deren Ausbildung.
  • Leistungs-MOSFETs (Leistungs-Metalloxidhalbleiter-Feldeffekttransistoren) sind in der Halbleiterindustrie gut bekannt. Eine Sorte von Leistungs-MOSFETs ist der vertikal leitende "Trench-MOSFET" (z. B. Trench-DMOS, Trench-FET, UMOS, usw.). Im Allgemeinen enthält der Trench-MOSFET vertikale Gräben, die in einer halbleitenden Schicht ausgebildet sind. Die halbleitende Schicht ist auf einem Substrat (d. h. Wafer) angeordnet, das den Trench-MOSFET-Drain bildet. Jeder Graben enthält ein Polysilicium-Gate, das durch ein Dielektrikum, im Allgemeinen ein Oxid, von den Seitenwänden des Grabens isoliert ist. Jede Seite der Gräben flankieren Source-Gebiete des MOSFETs. Trench-MOSFETs stützen sich auf den Stromfluss durch einen zwischen den Source-Gebieten und dem Drain- Gebiet ausgebildeten Kanal. Der Stromfluss wird durch ein an die Polysilicium-Gates angelegtes Potential gesteuert.
  • Herkömmlich muss das Polysilicium-Gate mit den Leitungen des Vorrichtungsgehäuses verbunden werden. Um dies auszuführen, verläuft das Gate aus dem Graben und nach oben auf eine auf der Oberfläche des Substrats ausgebildete Isolierschicht. Daraufhin wird auf der Oberfläche des Substrats eine darüberliegende Metallschicht ausgebildet, um die Source-Mesa-Gebiete und die Polysilicium-Gates auf der Oberfläche mit Kontaktierungsanschlussflächen oder mit Kontaktierungsstrukturen der Vorrichtung elektrisch zu verbinden. Um die Polysilicium-Gates in den Gräben von der darunterliegenden Metallschicht zu isolieren, wird eine dielektrische Schicht verwendet. Die darüberliegende Metallschicht wird maskiert und geätzt, um die Metallschicht, die die Gates verbindet, von der Metallschicht zu trennen, die die Source-Gebiete verbindet. In einer herkömmlichen Konfiguration bildet die Metallschicht einen Bus zum Verbinden der Source-Gebiete und einen weiteren Bus, der die Gates verbindet.
  • Die gegenwärtig zur Herstellung von Trench-Gate-MOSFETs verwendeten Herstellungsprozesse haben sich für die Halbleiterindustrie als herausfordernd erwiesen. Im Allgemeinen sind die Prozessschritte umso komplizierter, je komplizierter die Vorrichtung ist. Je komplizierter die Prozessschritte sind, desto wahrscheinlicher tritt ein Prozessfehler auf. Zum Beispiel umfassen herkömmliche Prozesse für Leistungs-MOSFETs häufig die Erzeugung und den Einsatz mehrerer Masken zur Anpassung an die Ausbildung komplizierter Strukturen wie etwa Gräben aktiver Gates (active gate trenches). Die Verwendung mehrerer Masken zum Ätzen angrenzender Gräben mit veränderlichen Dimensionen hat sich wegen Fehlern, die durch die Maskendimensionen und/oder durch deren Ausrichtung in je dem Maskierungsschritt eingeführt werden, als schwierig erwiesen. Eine einzelne Maskenfehlausrichtung kann potentiell eine gesamte Anordnung von MOSFETs zerstören.
  • Änderungen der Topographie der Substratoberfläche erschweren es, gleichmäßig Material auf der Wafer-Oberfläche abzulagern oder von ihr zu ätzen. Zum Beispiel erschweren es Änderungen der Topographie, die gesamte Oberfläche des Substrats in die Tiefe des Feldes des Photolithographiesystems zu bringen oder Material auf der Grundlage der Position wahlweise zu entfernen. Änderungen der Halbleitervorrichtungsherstellung führen häufig zu Änderungen der elektrischen Leistung der Vorrichtung wie etwa des Drain-Source-Widerstands (Rdson), der Drain-Gate-Ladung (Qgd) und dergleichen. Somit ist die Bereitstellung einer gleichmäßigen Substratoberfläche in verschiedenen Herstellungsschritten wesentlich bei der Sicherstellung genauer elektrischer Eigenschaften von Leistungs-MOSFETs.
  • Somit besteht ein Bedarf an kostengünstigen Herstellungsprozessen und Substratstrukturen, die Vorrichtungsmängel während der Herstellung vertikal ausgerichteter Trench-Gate-MOSFETs minimieren oder beseitigen, während sie ihre elektrischen Leistungscharakteristiken verbessern.
  • KURZE ZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß der Erfindung wird ein Trench-Gate-Feldeffekttransistor (Trench-Gate-FET) wie folgt ausgebildet. Unter Verwendung einer Maske werden in einem Siliciumgebiet mehrere Gräben aktiver Gates und wenigstens ein Gate-Runner-Graben in der Weise definiert und gleichzeitig ausgebildet, dass (i) der wenigstens eine Gate-Runner-Graben eine größere Breite als jeder der mehreren Gräben aktiver Gates aufweist, und (ii) die mehreren Gräben aktiver Gates an den wenigstens einen Gate-Runner-Graben angrenzen.
  • In einer Ausführungsform wird in jedem der mehreren Gräben aktiver Gates eine vertiefte Gate-Elektrode und in dem wenigstens einen Gate-Runner-Graben ein vertiefter Gate-Runner ausgebildet. Über der Gate-Elektrode wird in jedem der mehreren Gräben aktiver Gates und über dem Gate-Runner in dem Gate-Runner-Graben unter Verwendung von CMP eine dielektrische Kappe ausgebildet.
  • In einer weiteren Ausführungsform wird entlang eines Bodenabschnitts der mehreren Gräben aktiver Gates und des wenigstens einen Gate-Runner-Grabens unter Verwendung von CMP ein dickes Bodendielektrikum (TBD) ausgebildet.
  • In einer abermals weiteren Ausführungsform wird eine Polysiliciumschicht ausgebildet, die die mehreren Gräben aktiver Gates und den Gate-Runner-Graben füllt und über den an die mehreren Gräben aktiver Gates angrenzenden Mesa-Gebieten verläuft. Die Polysiliciumschicht wird poliert, bis eine im Voraus bestimmte CMP-Sperrschicht erreicht ist, die über den Mesa-Gebieten verläuft. Die polierte Polysiliciumschicht wird in die mehreren Gräben aktiver Gates und den wenigstens einen Gate-Runner-Graben bis in eine vorgegebene Tiefe vertieft, wodurch in jedem der mehreren Gräben aktiver Gates eine vertiefte Gate-Elektrode und in dem Gate-Runner-Graben ein vertiefter Gate-Runner ausgebildet wird.
  • In Übereinstimmung mit einer weiteren Ausführungsform der Erfindung wird ein Trench-Gate-Feldeffekttransistor (Trench-Gate-FET) wie folgt ausgebildet. Unter Verwendung einer ersten Maske werden mehrere Gräben aktiver Gates und der wenigstens eine Gate-Runner-Graben, die in einem Siliciumgebiet bis in eine erste Tiefe verlaufen, in der Weise definiert und gleichzeitig ausgebildet, dass (i) der wenigstens eine Gate-Runner-Graben eine Breite aufweist, die größer als eine Breite jedes der mehreren Gräben aktiver Gates ist, und (ii) die mehreren Gräben aktiver Gates an den wenigstens einen Gate-Runner-Graben angrenzen. Unter Verwendung der ersten Maske und einer zweiten Maske zum Schützen des wenigstens einen Gate-Runner-Grabens werden nur die mehreren Gräben aktiver Gates bis in eine zweite und endgültige Tiefe in dem Siliciumgebiet erweitert.
  • In Übereinstimmung mit einer abermals weiteren Ausführungsform der Erfindung enthält ein Feldeffekttransistor in einem Siliciumgebiet mehrere Gräben aktiver Gates, wobei jeder Graben eines aktiver Gates eine vertiefte Gate-Elektrode enthält. Ferner enthält der FET in dem Siliciumgebiet einen Gate-Runner-Graben, wobei der Gate-Runner-Graben mit den mehreren Gräben aktiver Gates aneinandergrenzt. Der Gate-Runner-Graben enthält einen vertieften Gate-Runner, wobei der vertiefte Gate-Runner mit den vertieften Gate-Elektroden aneinandergrenzt und somit in elektrischem Kontakt steht. Der Gate-Runner-Graben weist eine Breite auf, die größer als eine Breite jedes der mehreren Gräben aktiver Gates ist.
  • In Übereinstimmung mit einer abermals weiteren Ausführungsform der Erfindung wird ein Feldeffekttransistor mit abgeschirmtem Gate wie folgt ausgebildet. In einem Siliciumgebiet werden mehrere Gräben aktiver Gates ausgebildet. Die unteren Seitenwände und die Böden der Gräben aktiver Gates werden mit einem Abschirmungsdielektrikum überzogen. Ein Bodenabschnitt der Gräben aktiver Gates wird unter Verwendung eines CMP-Prozesses mit einer Abschirmungselektrode gefüllt, die Polysilicium umfasst. Über der Abschirmungselektrode wird in den Gräben aktiver Gates ein Interpoly-Dielektrikum (IPD) ausgebildet. Die oberen Seiten wände der Gräben aktiver Gates werden mit einem Gate-Dielektrikum überzogen. Über dem IPD wird in einem oberen Abschnitt der Gräben aktiver Gates eine Gate-Elektrode ausgebildet.
  • In Übereinstimmung mit einer abermals weiteren Ausführungsform der Erfindung wird ein Feldeffekttransistor mit abgeschirmtem Gate wie folgt ausgebildet. In einem Siliciumgebiet werden mehrere Gräben aktiver Gates ausgebildet. Die unteren Seitenwände und die Böden der Gräben aktiver Gates werden mit einem Abschirmungsdielektrikum überzogen. Ein Bodenabschnitt der Gräben aktiver Gates wird mit einer Abschirmungselektrode gefüllt, die Polysilicium umfasst. In den Gräben aktiver Gates wird unter Verwendung eines CMP-Prozesses über der Abschirmungselektrode ein Interpoly-Dielektrikum (IPD) ausgebildet. Die oberen Seitenwände der Gräben aktiver Gates werden mit einem Gate-Dielektrikum überzogen. Über dem IPD wird in einem oberen Abschnitt der Gräben aktiver Gates eine Gate-Elektrode ausgebildet.
  • In Übereinstimmung mit einer abermals weiteren Ausführungsform der Erfindung wird ein Feldeffekttransistor mit abgeschirmtem Gate wie folgt ausgebildet. In einem Siliciumgebiet werden mehrere Gräben aktiver Gates ausgebildet. Die unteren Seitenwände und die Böden der Gräben aktiver Gates werden mit einem Abschirmungsdielektrikum überzogen. Ein Bodenabschnitt der Gräben aktiver Gates wird mit einer Abschirmungselektrode gefüllt, die Polysilicium umfasst. Über der Abschirmungselektrode wird in den Gräben aktiver Gates ein Interpoly-Dielektrikum (IPD) ausgebildet. Die oberen Seitenwände der Gräben aktiver Gates und die Mesa-Oberflächen werden angrenzend an die Gräben aktiver Gates mit einem Gate-Dielektrikum überzogen. Unter Verwendung eines CMP-Prozesses wird über dem IPD in einem oberen Abschnitt der Gräben aktiver Gates eine Gate-Elektrode ausgebildet.
  • In Übereinstimmung mit einer abermals weiteren Ausführungsform der Erfindung wird ein Trench-Gate-Feldeffekttransistor (Trench-Gate-FET) wie folgt ausgebildet. In einem Siliciumgebiet eines ersten Leitungstyps werden mehrere Gräben ausgebildet. In jedem Graben wird eine Gate-Elektrode in der Weise ausgebildet, dass jede Gate-Elektrode von dem Siliciumgebiet isoliert ist. Unter Verwendung von CMP wird eine obere Metallschicht ausgebildet, wodurch die obere Metallschicht mit Abschnitten der Siliciumgebiete elektrisch in Kontakt steht, von jeder Gate-Elektrode aber isoliert ist.
  • In Übereinstimmung mit einer abermals weiteren Ausführungsform der Erfindung wird ein Trench-Gate-Feldeffekttransistor (Trench-Gate-FET) wie folgt ausgebildet. In einem Siliciumgebiet eines ersten Leitungstyps werden mehrere Gräben ausgebildet. In jedem Graben wird eine Gate-Elektrode in der Weise ausgebildet, dass jede Gate-Elektrode von dem Siliciumgebiet isoliert ist. Es wird eine erste Metallschicht mit mehreren voneinander isolierten Abschnitten ausgebildet. Wenigstens einer der mehreren Abschnitte steht mit dem Siliciumgebiet elektrisch in Kontakt, ist aber von jeder Gate-Elektrode isoliert. Unter Verwendung von CMP wird eine zweite Metallschicht mit mehreren voneinander isolierten Abschnitten ausgebildet. Die zweite Metallschicht verläuft über der ersten Metallschicht, wobei einer oder mehrere Abschnitte der mehreren Abschnitte der zweiten Metallschicht mit einem oder mit mehreren entsprechenden der mehreren Abschnitte der ersten Metallschicht elektrisch in Kontakt stehen.
  • Ein besseres Verständnis des Wesens und der Vorteile der vorliegenden Erfindung kann aus der folgenden ausführlichen Beschreibung und aus den beigefügten Zeichnungen gewonnen werden.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1A bis 1D sind vereinfachte isometrische Ansichten eines Abschnitts einer Trench-Gate-Leistungsvorrichtung in vier Herstellungsstufen gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung;
  • 2 ist eine vereinfachte Querschnittsansicht einer vertikalen Trench-Gate-Leistungs-MOSFET-Struktur, die einen Gate-Runner-Graben enthält, wobei in Übereinstimmung mit einer beispielhaften Ausführungsform der vorliegenden Erfindung verschiedene Gräben gleichzeitig ausgebildet werden;
  • 3A bis 3J sind vereinfachte Querschnittsansichten, die einen Herstellungsprozess für eine Trench-Gate-Leistungsvorrichtung veranschaulichen, die einen Gate-Runner-Graben enthält, wobei CMP-Techniken gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung verwendet werden;
  • 4A bis 4J sind vereinfachte Querschnittsansichten, die einen Herstellungsprozess für eine Trench-Gate-Leistungsvorrichtung veranschaulichen, die einen Gate-Runner-Graben enthält, wobei CMP-Techniken gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung verwendet werden;
  • 5A bis 5J sind vereinfachte Querschnittsansichten, die einen Herstellungsprozess für eine Trench-Gate-Leistungsvorrichtung veranschaulichen, die einen Gate-Runner-Graben enthält, wobei CMP-Techniken gemäß einer abermals weiteren beispielhaften Ausführungsform der vorliegenden Erfindung verwendet werden;
  • 6A bis 6J und 6JJ sind vereinfachte Querschnittsansichten, die einen Herstellungsprozess für eine Grabenleistungsvorrichtung mit abgeschirmtem Gate mit einer Grabenabschlussstruktur veranschaulichen, wobei CMP-Techniken gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung verwendet werden;
  • 7A und 7B sind vereinfachte Querschnittsansichten, die Prozessschritte für eine Trench-Gate-Leistungsvorrichtung veranschaulichen, die einen Gate-Runner-Graben enthält, wobei verschiedene Gräben unter Verwendung von mehrfachen Maskierungs-/Ätzschritten in Übereinstimmung mit einer beispielhaften Ausführungsform der vorliegenden Ausführungsform ausgebildet werden;
  • 8A bis 8D, 9A bis 9D und 10A bis 10C sind vereinfachte Querschnittsansichten, die Prozessschritte zum Ausbilden des Metalls der oberen Schicht unter Verwendung von CMP-Techniken in Übereinstimmung mit drei beispielhaften Ausführungsformen der vorliegenden Erfindung veranschaulichen; und
  • 11 zeigt eine Draufsicht eines Abschnitts eines Chips, die eine Anordnung einer Trench-Gate-Leistungsvorrichtung und von CMP-Belastungsstrukturen (CMP loading structures) gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung veranschaulicht.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Die vorliegende Erfindung betrifft verbesserte Trench-Gate-Leistungsvorrichtungsstrukturen und zu deren Ausbildung verwendete Prozesse. In einer Ausführungsform enthält die Herstellung der vertikalen Trench- Gate-Leistungs-MOSFETs das Ausbilden von Gräben aktiver Gates in dem aktiven Gebiet und von Gate-Runner-Gräben unter Verwendung eines einzelnen Maskierungs-/Ätzprozesses, wobei die Gate-Runner-Gräben breiter als die Gräben aktiver Gates sind. Der einzelne Maskierungs-/Ätzprozess enthält das Ausbilden einer Maske wie etwa eines Oxids, eines Nitrids und dergleichen auf der Oberfläche eines Substrats. Die Maske enthält Öffnungen, die einer Anordnung der Gräben und der weiteren Strukturen entsprechen. Einige der Gräben sind Gräben aktiver Gates, die zum Ausbilden von Gate-Strukturen verwendet werden, die Leistungs-MOSFETs zugeordnet sind. Andere Gräben sind Gate-Runner-Gräben, die zum Ausbilden von Verdrahtungsstrukturen verwendet werden, die mehrere angrenzende Gate-Strukturen oder andere Strukturen elektrisch miteinander verbinden. Nochmals weitere Gräben sind Abschlussgräben, die das aktive Gebiet üblicherweise umgeben und dazu dienen, das aktive Gebiet richtig abzuschließen, um eine hohe Durchschlagspannung aufrechtzuerhalten.
  • In einer Ausführungsform wird eine Polysiliciumschicht flächengleich zwischen dem Graben eines aktiver Gates und dem Gate-Runner-Graben so angeordnet, dass die Gate-Strukturen und die Verdrahtungsstrukturen elektrisch verbunden sind. Es wird wenigstens ein chemisch-mechanischer Planarisierungsprozess (CMP) verwendet, um die Oberfläche des Substrats bis zu einem Punkt eben zu machen, an dem die Struktur eines aktiven Gates, die Mesa-Gebiete zwischen den Gräben und die Verdrahtungsstruktur fast planar sind. Nachdem der CMP-Prozess abgeschlossen worden ist, wird das Polysilicium in allen Gräben bis in eine gewünschte Tiefe vertieft. Auf dem vertieften Polysilicium und auf den Mesa-Gebieten wird eine dielektrische Schicht abgelagert. Ein weiterer CMP-Prozess wird verwendet, um die dielektrische Schicht von den Mesa-Gebieten zu entfernen, um über dem vertieften Polysilicium in jedem Graben individuelle dielektrische Schichten auszubilden. Daraufhin wird auf der planarisierten Oberfläche des Substrats eine Metallschicht abgelagert, um die Mesa-Oberflächen zwischen den Gräben elektrisch miteinander zu verbinden. Die dielektrische Schicht in jedem Graben eines aktiven Gates isoliert die Gates von der Metallschicht. In einem Prozessschritt wird die Metallschicht so maskiert oder geätzt, dass ein Teil der Metallschicht, der die Mesa-Gebiete miteinander verbindet, von einem weiteren Teil der Metallschicht, der die Gate-Verdrahtungsstrukturen miteinander verbindet, elektrisch getrennt wird.
  • Wenn eher die Gate-Runner-Grabenstrukturen als die herkömmlichen planaren Gate-Runner-Strukturen verwendet werden, muss der Gate-Runner innerhalb des Gate-Runner-Grabens zur Buskontaktierung des Gate-Runners zu der Gate-Anschlussfläche hinaus elektrisch kontaktiert werden. Dementsprechend wäre das Ausbilden einer Kontaktöffnung über dem Gate-Runner-Graben angesichts der Photolithographiebeschränkungen, die dem Ausbilden eines kleinen Kontaktlochs über einer so schmalen Grabenöffnung zugeordnet sind, äußerst schwierig, falls die Breite des Gate-Runner-Grabens dieselbe wie die der Gräben aktiver Gates ist. Somit ist erwünscht, den Gate-Runner-Graben breiter als die Gräben aktiver Gates auszubilden. Allerdings führt das Ausbilden eines breiten Gate-Runner-Grabens in demselben Siliciumgebiet, in dem eine große Anzahl verhältnismäßig schmaler Gräben aktiver Gates ausgebildet werden, zu Problemen beim Füllen des Gate-Runner-Grabens mit Polysilicium. Während herkömmliche Polysiliciumablagerungstechniken zum richtigen Füllen der schmaleren Gräben aktiver Gates führen, ist dasselbe beim breiteren Gate-Runner-Graben nicht der Fall. Stattdessen werden lediglich die Gate-Runner-Grabenwände mit dem Polysilicium in dem Gate-Runner-Graben überzogen. Eine Vorgehensweise, um dieses Problem zu behandeln, ist, eine Maske, um die Gräben aktiver Gates zu definieren und aus zubilden, und eine getrennte Maske, um den Gate-Runner-Graben zu definieren und auszubilden, zu verwenden, sodass der breite Gate-Runner-Graben flacher gemacht werden kann als die aktiven Gräben und somit leichter zu füllen ist. Allerdings leidet die Zwei-Masken-Technik an Fehlausrichtungsproblemen entlang Bereichen, wo sich die aktiven Gates mit den Gate-Runnern vereinigen. In Übereinstimmung mit der vorliegenden Erfindung wird ein einzelner Maskierungs-/Ätzprozess verwendet, um die Gräben aktiver Gates und einen breiteren Gate-Runner-Graben (und optional Abschlussgräben) gleichzeitig auszubilden. Daraufhin kann ein CMP-Prozess verwendet werden, sodass sowohl die Gräben aktiver Gates als auch der breitere Gate-Runner-Graben mit Polysilicium gefüllt werden. Dies ist deutlicher durch 1A–1D veranschaulicht.
  • 1A bis 1D sind vereinfachte isometrische Ansichten eines Abschnitts einer Trench-Gate-Leistungsvorrichtung in vier Herstellungsschritten. Obgleich 1A bis 1D diskrete Halbleiterstrukturen veranschaulichen, ist allerdings zu erkennen, dass die Strukturen lediglich Veranschaulichungen einiger der Strukturen sind, die unter Verwendung von Ausführungsformen der vorliegenden Erfindung ausgebildet werden können. Außerdem werden für Veranschaulichungszwecke Ausführungsformen der vorliegenden Erfindung allgemein hinsichtlich spezifischer Herstellungsprozesse beschrieben, die zum Ausbilden vertikaler Trench-Gate-Leistungs-MOSFETs mit spezifischen Schichten, Substratmaterialien usw. verwendet werden können, wobei der Fachmann auf dem Gebiet aber feststellen kann, dass die vorliegende Erfindung beim Ausbilden vieler weiterer Typen von Trench-Gate-Leistungsvorrichtungen verwendet werden kann. Zum Beispiel können das Ausbilden dotierter Bereiche unter Verwendung von Techniken wie etwa Innenimplantation und Diffusion zum Erzeugen der Körper-, Source-, und Heavy-Body-Kontaktgebiete des vertikalen Trench-Gate-Leistungs-MOSFET mit der durch 1A–1D veran schaulichten Technik in zahlreichen Kombinationsfolgen kombiniert werden, von denen einige im Folgenden beschrieben werden. Der Klarheit halber sind einige Beispiele vertikaler Trench-Gate-Leistungs-MOSFETs gezeigt, die sowohl die Grabenausbildung als auch die Übergangsausbildung kombinieren, wobei aber die verschiedenen hier gezeigten Prozessfolgen häufig Schritte wie etwa den Schritt der Dotierungsmitteleinführung überspringen, da diese Schritte dem Fachmann auf dem Gebiet gut bekannt sind. Wie bei allen anderen hier beschriebenen Figuren ist festzustellen, dass die relativen Dimensionen und Größen verschiedener Elemente und Komponenten, die in den Figuren gezeigt sind, die tatsächlichen Dimensionen nicht zu widerspiegeln brauchen und nur zur Veranschaulichung dienen.
  • In 1A wird unter Verwendung einer Maske 104 ein Siliciumgebiet 102 geätzt, um gleichzeitig die Gräben 110A, 110B und 110C aktiver Gates, den Gate-Runner-Graben 112 und optional den Abschlussgraben 114 auszubilden. Der einzelne homogene Masken-/Ätzprozess ist vorteilhaft, da er die Fehlausrichtungsprobleme, die vorhanden sind, wenn zum Ausbilden der verschiedenen Gräben mehrere Maskierungsschritte verwendet werden, verhindert.
  • In einer Ausführungsform werden die Gräben 110A, 110B und 100C aktiver Gates, der Gate-Runner-Graben 112 und der Abschlussgraben 114 mit einer Isolierschicht (nicht gezeigt) überzogen. Im Allgemeinen werden die Gräben 110A, 110B und 110C aktiver Gates senkrecht zu einem Gate-Runner-Graben 112 angeordnet, wobei sie aber in irgendeiner relativen Position angeordnet werden können, die vorteilhaft verwendet werden kann. In 1B wird eine Polysiliciumschicht 120 abgelagert, die die Gräben 110A, 110B und 110C aktiver Gates, den Gate-Runner-Graben 112 und den Abschlussgraben 114 füllt und über den Mesa-Gebieten verläuft. 1C veranschaulicht die Planare Oberfläche der Struktur, nachdem die Polysiliciumschicht 120 unter Verwendung eines CMP-Prozesses mit einer Maskenschicht 104 geätzt worden ist, die als eine CMP-Sperrschicht dient. Wie veranschaulicht ist, sind die Oberflächen der Maskenschicht 104 und des Polysiliciums in den Gräben 110A–110C aktiver Gates, in dem Gate-Runner-Graben 112 und in dem Abschlussgraben 114 nach dem CMP-Prozess allgemein koplanar. 1D zeigt die Struktur, nachdem das Polysilicium in allen Gräben bis in eine vorgegebene Tiefe vertieft worden ist.
  • Wie in Verbindung mit einigen beispielhaften Prozessabläufen im Folgenden ausführlicher beschrieben wird, kann die in 1A–1D veranschaulichte CMP-Technik verwendet werden, um weitere Schichten der Grabenstruktur wie etwa das dicke Bodendielektrikum (TBD) oder die dielektrische Kappe über den Gate-Elektroden auszubilden. Die CMP-Technik aus 1A–1D weist eine Anzahl von Vorteilen, einschließlich verbesserter Photofähigkeit durch Beseitigen von etwas, das als "Stauung" gegenüber der Topographie bekannt ist, die in herkömmlichen Techniken vorhanden ist, einer minimalen Feldtiefe und einer verbesserten CD-Gleichmäßigkeit, auf. Somit wird über die Anordnung zahlreicher Gräben eine hoch Planare Struktur mit minimalen oder keinen Strukturänderungen erhalten. Außerdem ermöglicht die Planare Oberfläche, in solchen Back-End-Prozessschritten wie dem BPSG-Aufschmelzen niedrigere Temperaturen zu verwenden. Außerdem ermöglicht die niedrigere Back-End-Temperatur vorteilhaft die Verwendung von Polysilicid.
  • Wie oben angegeben ist, repräsentieren 1A–1D nur eine beschränkte Anzahl von Prozessschritten, die zum Ausbilden einer Trench-Gate-Leistungsvorrichtung wie etwa eines MOSFET oder eines IGBT erforderlich sind. Zum Beispiel können im Fall eines MOSFET herkömmliche Prozess techniken mit den in 1A–1D gezeigten kombiniert werden, um, wie im Gebiet bekannt ist, im Siliciumgebiet 102 das Körpergebiet, in dem Körpergebiet die Source-Gebiete und die Heavy-Body-Gebiete und die verschiedenen dielektrischen Schichten, die das Polysilicium in allen Gräben von dem umgebenden Siliciumgebiet 102 und von den darüberliegenden Metallschichten isolieren, sowie die Oberseiten-Source-Kontaktschicht und die Unterseiten-Drain-Kontaktschicht auszubilden.
  • Um die verschiedenen hier beschriebenen beispielhaften Prozessabläufe besser zu verstehen, wird die Erfindung im Kontext eines vertikalen Trench-Gate-Leistungs-MOSFET 200 des in 2 gezeigten Typs ausführlicher beschrieben, wobei aber, wie dem Fachmann im Gebiet bekannt ist, alle Abschnitte der verschiedenen Prozessabläufe mit anderen Prozessen kombiniert werden können, um andere Typen von Leistungsvorrichtungen zu bilden. 2 veranschaulicht eine vereinfachte Querschnittsansicht eines Abschnitts einer Ausführungsform eines beispielhaften vertikalen n-Trench-Gate-Leistungs-MOSFETs 200. Auf einem stark dotierten n-Substrat 202, das das Drain-Gebiet bildet, ist ein Epitaxiegebiet 206 angeordnet. Innerhalb der jeweiligen Gräben 110A, 110B aktiver Gates und des Gate-Runner-Grabens 112 sind Gate-Elektroden 130A und 130B und ein Gate-Runner 132 angeordnet, die aus einem leitenden Material wie etwa Polysilicium hergestellt sind. Vorteilhaft ist der Gate-Runner-Graben breiter als die Gräben 110A, 110B aktiver Gates hergestellt, sodass ein elektrischer Kontakt zum Gate-Runner 132 in dem Gate-Runner-Graben 112 hergestellt werden kann. In einer Ausführungsform liegt ein Verhältnis der Breite des Gate-Runner-Grabens zu der des Grabens eines aktiven Gates im Bereich von 2–20.
  • Die Gräben 110A und 110B aktiver Gates verlaufen durch das p-Körpergebiet 204 und schließen in dem Driftgebiet der Epitaxieschicht 206 ab.
  • Da die Gräben aktiver Gates 110A und 110B und der Gate-Runner-Graben 112 unter Verwendung desselben hier beschriebenen Maskierungs-/Ätzprozesses ausgebildet werden, verläuft der Gate-Runner-Graben 112 näherungsweise in dieselbe Tiefe wie die Gräben 110A und 110B aktiver Gates. Allerdings stellt der Fachmann auf dem Gebiet fest, dass der Gate-Runner-Graben je nach solchen Faktoren wie der Größe der Öffnungen für die Gräben aktiver Gates und für den Gate-Runner-Graben, wie dicht die Gräben aktiver Gates ausgebildet werden sowie der allgemeinen Unterschiede der in den verschiedenen Herstellungsprozessen verwendeten Ätzrezepte etwas tiefer oder flacher als die Gräben aktiver Gates verlaufen kann, auch wenn die Gräben 110A, 110B aktiver Gates und der Gate-Runner-Graben 112 unter Verwendung einer Maske gleichzeitig ausgebildet werden.
  • Die Gräben 110A und 110B aktiver Gates und der Gate-Runner-Graben 112 sind mit verschiedenen Isolierschichten überzogen, um die Gate-Elektroden 130A und 130B und den Gate-Runner 132 von den umgebenden Siliciumgebieten elektrisch zu isolieren. Innerhalb des p-Körpergebiets 204 sind angrenzend an die Gräben 110A und 110B üblicherweise durch Dotieren n-Source-Gebiete 212 ausgebildet. Die Source-Gebiete können unter Verwendung einer angewinkelten zweistufigen Implantation von n-Dotierungsmitteln in die vertieften Mesa-Gebiete ausgebildet werden. Die n-Source-Gebiete 212 und das p-Körpergebiet 204 definieren einen Stromleitungskanal, der entlang der Seitenwand jedes aktiven Gate-Grabens 110A und 110B vertikal ausgerichtet ist. In dem Körpergebiet 204 sind zwischen angrenzenden Source-Gebieten 212 die Heavy-Body-Gebiete 213 ausgebildet.
  • Um alle Source-Gebiete 212 und Körpergebiete 204 elektrisch zu verbinden, wird auf der Oberfläche der Struktur eine Metallschicht 220 ausge bildet. Eine dielektrische Schicht 224 isoliert die Gate-Elektroden 130A und 130B von der Metallschicht 220. Eine weitere Metallschicht 222 wird verwendet, um einen elektrischen Kontakt zum Gate-Runner 132 herzustellen. Obgleich der Gate-Runner-Graben 112 parallel zu den Gräben 110A und 110B aktiver Gates verlaufend veranschaulicht ist, verläuft er, wie in 1A bis 1D veranschaulicht ist, im Allgemeinen senkrecht zu den Gräben 110A und 110B aktiver Gates. Allerdings kann der Fachmann auf dem Gebiet feststellen, dass die Gräben 110A und 110B aktiver Gates und der Gate-Runner-Graben 112 in irgendeiner Position relativ zueinander positioniert sein können, die vorteilhaft verwendet werden kann.
  • Die Struktur aus 2 ist häufig wiederholt, um eine Anordnung eines vertikalen Trench-Gate-Leistungs-MOSFET 200 zu bilden, wobei ihre Gate-Elektroden 130A, 130B durch einen oder mehrere Gate-Runner 132 miteinander verbunden sind. Nachfolgend werden eine Anzahl von Prozessfolgen beschrieben, die die Technik der vorliegenden Erfindung zum Ausbilden verbesserter Trench-Gate-Strukturen nutzen.
  • 3A bis 3J sind vereinfachte Querschnittsansichten, die einen beispielhaften Herstellungsprozess zum Ausbilden eines planarisierten vertikalen Trench-Gate-Feldeffekttransistors mit einem Gate-Runner-Graben 112 veranschaulichen. In 3A werden unter Verwendung einer Maske 302 und herkömmlicher Siliciumätztechniken in ein Siliciumgebiet 102 Gräben 110A und 110B aktiver Gates und ein Gate-Runner-Graben 112 geätzt. Die Maske 302 kann eine Maske, die selektiv für Siliciumätzen ist, wie etwa ein Oxid, ein Nitrid, ein Photoresist oder irgendeine Kombination davon sein. In 3B wird unter Verwendung herkömmlicher Techniken wie etwa SACVD eine dielektrische Schicht 106 (die z. B. eine Oxidschicht mit einer Dicke im Bereich von 1500 Å bis 6000 Å umfasst) abgelagert, die die Gräben 110A, 110B aktiver Gates füllt, in den Gate-Runner-Graben 112 und über den Mesa-Gebieten verläuft.
  • In 3C wird unter Verwendung eines CMP-Prozesses mit Silicium, das als die CMP-Sperrschicht dient, die dielektrische Schicht 106 mit Silicium 102, das als die CMP-Sperrschicht dient, zurückpoliert. Somit wird das Dielektrikum 106 von allen Mesa-Oberflächen entfernt, während die Gräben 110A und 110B aktiver Gates mit dem Dielektrikum 106 gefüllt bleiben. Um das Ausmaß zu minimieren, in dem die dielektrische Schicht im Gate-Runner-Graben 112 während des CMP-Prozesses entfernt wird, können Mikrobelastungsstrukturen (micro loading structures) verwendet werden. Dies wird weiter unten anhand von 8 ausführlicher diskutiert. In 3D wird unter Verwendung einer Maske 313 zum Schützen des Dielektrikums 106 im Gate-Runner-Graben 112 ein herkömmliches Dielektrikumätzen ausgeführt, um das Dielektrikum 106 in den Gräben 110A, 110B aktiver Gates bis auf eine vorgegebene Tiefe zu vertiefen und somit entlang des Bodens der Gräben 110A und 110B aktiver Gates das dicke Bodendielektrikum (TBD) 306A bzw. 306B auszubilden.
  • Nachdem die Maske 313 entfernt worden ist, wird in 3E entlang aller freiliegenden Siliciumoberflächen z. B. durch Oxidation des Siliciums eine Gate-Dielektrikumschicht 310 (z. B. aus Oxid) ausgebildet. Daraufhin wird mit optionalem in-situ-Dotieren, Füllen der Gräben 110A, 110B aktiver Gates und des Gate-Runner-Grabens 112 und Erweitern über den Mesa-Gebieten eine Polysiliciumschicht 120 ausgebildet. Obgleich 3E den Gate-Runner-Graben 112 zeigt, der vollständig mit Polysilicium 120 gefüllt ist, ist die Erfindung darauf nicht beschränkt. Je nach der Zielbreite des Gate-Runner-Grabens und der Zieldicke des abgelagerten Polysiliciums 120 kann der Gate-Runner-Graben 112 vollständig mit Polysilicium gefüllt sein oder nicht. Allerdings würde das Polysilicium 120 den Graben 112 unabhängig von der Breite des Grabens 112 vollständig füllen, falls die Zieldicke des abgelagerten Polysiliciums 120 gleich oder größer der Tiefe der Gate-Runner-Grabenöffnung wäre.
  • In 3F wird die Polysiliciumschicht 120 unter Verwendung eines CMP-Prozesses zurückpoliert, wobei das Gate-Dielektrikum 310 als die Sperrschicht dient. Somit bleiben die Gräben 110A und 110B aktiver Gates und der Gate-Runner-Graben 112 mit Polysilicium gefüllt, während das Polysilicium über den Mesa-Gebieten entfernt wird. In 3G wird das Polysilicium in allen Gräben bis in eine vorgegebene Tiefe vertieft, wodurch in den Gräben 110A, 110B die Gate-Elektroden 130A, 130B und im Gate-Runner-Graben 112 der Gate-Runner 132 ausgebildet werden. In diesem Ätzprozess wird das Polysilicium bis auf eine kleinere Tiefe als die Ziel-Übergangstiefe der in den späteren Prozessphasen ausgebildeten Source-Gebiete vertieft, sodass sich die Source-Gebiete entlang der vertikalen Dimension mit den Gate-Elektroden 130A, 130B überlappen.
  • In 3H wird eine Schicht eines Dielektrikums oder aus Glas 224 wie etwa TEOS (Tetraethylorthosilikat), PSG (Phosphorsilikatglas), BPSG (Borphosphorsilikatglas) oder SOG (Spin-on-Glas) ausgebildet, die die Gräben 110A und 110B aktiver Gates und den Gate-Runner-Graben 112 füllt und über den Mesa-Gebieten verläuft. In 3I wird ein CMP-Prozess verwendet, um die dielektrische Schicht 224 zurückzupolieren, wobei das Silicium 102 als die CMP-Sperrschicht dient. Somit bleiben die oberen Abschnitte der Gräben 110A und 110B aktiver Gates und des Gate-Runner-Grabens 112 mit dem Dielektrikum 224 gefüllt, während jene Abschnitte des Dielektrikums 224 sowie des Gate-Dielektrikums 310, die über den Mesa-Oberflächen verlaufen, entfernt werden. Die Verwendung von CMP ist in dieser Phase vorteilhaft, da es eine hoch planare Oberfläche schafft, um darauf eine Metallschicht aufzutragen.
  • In 3J wird ein herkömmlicher Kontaktmasken-/Ätzprozess verwendet, um im Dielektrikum 224 im Gate-Runner-Graben und nach Bedarf in anderen Gebieten Kontaktöffnungen auszubilden, worauf eine herkömmliche Metallablagerung und -strukturierung zum Ausbilden von Metallschichten 220 und 222 folgt. Die Metallschicht 220 verbindet die Mesa-Oberflächengebiete miteinander und die Metallschicht 222 berührt über die in der dielektrischen Schicht 224 zuvor ausgebildete Kontaktöffnung den Gate-Runner 132.
  • Die durch 3A–3J gezeigte Prozessfolge oder Teile davon können zusammen mit weiteren Prozessschritten verwendet werden, um verschiedene Trench-Gate-Leistungsvorrichtungen einschließlich MOSFETs und IGBTs sowie viele weitere in der oben erwähnten US-Patentanmeldung Nr. 11/026,276 beschriebene Trench-Gate-Vorrichtungen auszubilden. Als ein Beispiel können in verschiedenen Phasen der durch 3A–3J gezeigten Prozessfolge die folgenden Prozessschritte integriert werden, um einen n-Kanal-MOSFET auszubilden. In diesem Beispiel ist das Siliciumgebiet 102 eine über einem stark dotierten n-Substrat ähnlich dem in 2 gezeigten ausgebildete n-Epitaxieschicht. Vor den 3A entsprechenden Schritten wird z. B. durch Implantieren von p-Dotierungsmittel in die Epitaxieschicht ein p-Körpergebiet ausgebildet. Durch Ausführen einer angewinkelten zweistufigen Implantation von n-Dotierungsmittel in das freiliegende Silicium entlang der oberen Grabenseitenwände unmittelbar nach den 3G entsprechenden Schritten werden stark dotierte n-Source-Gebiete ausgebildet. Die Heavy-Body-Gebiete werden dadurch ausgebildet, dass zunächst die freiliegenden Siliciumoberflächen vertieft werden und daraufhin unmittelbar nach den 3I entsprechenden Schritten in die vertieften Siliciumgebiete p-Dotierungsmittel implantiert wird. Die Siliciumvertiefung wird so ausgeführt, dass das vertiefte Silicium abgeschrägte Kanten aufweist, sodass die Abschnitte der zuvor ausgebildeten Source-Gebiete ungestört gelassen werden. Dieses Verfahren führt vorteilhaft zur Ausbildung von Source- und Heavy-Body-Gebieten, die zu den Gräben der aktiven Gebiete selbstjustierend sind.
  • 4A bis 4J sind vereinfachte Querschnittsansichten, die einen weiteren beispielhaften Herstellungsprozess zum Ausbilden eines planarisierten Trench-Gate-Feldeffekttransistors mit einem Gate-Runner-Graben veranschaulichen. In 4A werden unter Verwendung einer Maske 402 (die z. B. ein Oxid umfasst) und herkömmlicher Siliciumätztechniken in das Siliciumgebiet 102 die Gräben 110A und 110B aktiver Gates und der Gate-Runner-Graben 112 geätzt. Es wird eine dünne Siliciumschicht 404 (z. B. eine Epitaxieschicht) ausgebildet, mit der die Seitenwände und die Unterseite der Gräben 110A und 110B aktiver Gates und des Gate-Runner-Grabens 112 überzogen werden und die über der Maske 402 verläuft.
  • In 4B wird eine dielektrische Schicht 406 (z. B. aus Oxid) von etwa 1500 Å bis etwa 6000 Å ausgebildet, die die Gräben 110A und 110B aktiver Gates füllt und in den Gate-Runner-Graben 112 und über den Mesa-Gebieten verläuft. In 4C wird ein CMP-Prozess verwendet, um die dielektrische Schicht 406 zurückzupolieren, wobei die Siliciumschicht 404 als die CMP-Sperrschicht dient. Somit verbleibt die dielektrische Schicht 406 in den Gräben 110A, 110B aktiver Gates und in dem Gate-Runner-Graben 112, während sie über den Mesa-Gebieten entfernt wird. Wie in den früheren Ausführungsformen können zum Minimieren des Ätzens der dielektrischen Schicht 406 innerhalb des Gate-Runner-Grabens 112 Mikrobelastungsstrukturen verwendet werden. Vorteilhaft erhält die als die CMP-Sperrschicht verwendete Siliciumschicht 404 die Maske 402, die später selbst als eine CMP-Sperrschicht verwendet wird.
  • In 4D wird unter Verwendung einer Maske 413 zum Schützen des Dielektrikums 406 im Gate-Runner-Graben 112 ein herkömmliches Dielektrikumätzen ausgeführt, um die dielektrische Schicht 406 in den Gräben 110A und 110B aktiver Gates bis auf eine vorgegebene Tiefe zu vertiefen und somit entlang der Böden der Gräben aktiver Gates das TBD 406A und 406B auszubilden. Nachdem die Maske 413 entfernt worden ist, wird in 4E entlang der Seitenwände der Gräben aktiver Gates und über den Mesa-Oberflächen (z. B. durch Oxidation von Silicium) eine Gate-Dielektrikumschicht 408 ausgebildet. Die Gate-Dielektrikumschicht 408 und die Maske 402 wirken zusammen, um über den Mesa-Oberflächen eine dickere Dielektrikumschicht 403 auszubilden. Je nach der Dicke der Siliciumschicht 404 und dem zum Ausbilden des Gate-Dielektrikums 408 verwendeten Prozess kann die Siliciumschicht 404 von dem Gate-Dielektrikum 408 nicht vollständig verbraucht werden. In diesem Fall ist ein Siliciumätzen notwendig, um sicherzustellen, dass kein Teil der Siliciumschicht 404 über den Mesa-Gebieten verbleibt.
  • Daraufhin wird eine Polysiliciumschicht 410 ausgebildet, die alle Gräben füllt und über den Mesa-Gebieten verläuft. Die Polysiliciumschicht 410 kann optional mit Phosphor in-situ-dotiert werden. Obgleich 4E den Gate-Runner-Graben 112 zeigt, der vollständig mit Polysilicium 410 gefüllt ist, ist die Erfindung darauf nicht beschränkt. Der Gate-Runner-Graben 112 kann je nach der Zielbreite des Gate-Runner-Grabens und der Zieldicke des abgelagerten Polysiliciums 120 vollständig mit Polysilicium gefüllt werden oder nicht.
  • In 4F wird die Polysiliciumschicht 410 unter Verwendung eines CMP-Prozesses zurückpoliert, wobei das Gate-Dielektrikum 403 als die CMP-Sperrschicht dient. Somit bleiben die Gräben 110A und 110B aktiver Gates und der Gate-Runner-Graben 112 mit Polysilicium gefüllt, während das Polysilicium über den Mesa-Gebieten entfernt wird. In 4G wird das Polysilicium in allen Gräben bis auf eine vorgegebene Tiefe vertieft, wodurch in den Gräben 110A, 110B aktiver Gates die Gate-Elektroden 130A, 130B und im Gate-Runner-Graben 120 der Gate-Runner 132 ausgebildet werden.
  • In 4H wird eine Siliciumnitridschicht (Si3N4) 414 ausgebildet, die über den Mesa-Oberflächen, über den Gate-Elektroden 130A und 130B, über dem Gate-Runner 132 und entlang der Grabenseitenwände verläuft. Die Siliciumnitridschicht 414 kann unter Verwendung eines chemischen Dampfniederschlags (CVD) bis auf eine Dicke von etwa 200 Å bis etwa 1000 Å abgelagert werden. Es wird eine dielektrische Schicht oder Glas 418 wie etwa TEOS (Tetraethylorthosilikat), PSG (Phosphorsilikatglas), BPSG (Borphosphorsilikatglas) oder SOG (Spin-on-Glas) ausgebildet, die/das die Gräben 110A und 110B aktiver Gates und den Gate-Runner-Graben 112 füllt und über den Mesa-Oberflächen verläuft. In 4I wird ein CMP-Prozess ausgeführt, um die dielektrische Schicht 418 zurückzupolieren, wobei die Siliciumnitridschicht 414 als die CMP-Sperrschicht dient. Nach dem CMP-Prozess verbleiben die dielektrischen Abschnitte 418A, 418B und 418C in den jeweiligen Gräben, während jene Abschnitte der dielektrischen Schicht 418, die über den Mesa-Gebieten verlaufen, entfernt werden.
  • In 4J wird eine Kontaktmaske verwendet, um durch die dielektrische Schicht 418C eine Öffnung auszubilden und um das Siliciumnitrid 414 und das Dielektrikum 403 über den an die Gräben 110A, 110B aktiver Gates angrenzenden Mesas sowie über den oberen Abschnitten des Dielektrikums 418A, 481B in den Gräben aktiver Gates zu entfernen. Daraufhin werden eine Metallkontaktschicht zum Ausbilden eine Kontaktschicht 220 zum elektrischen Verbinden der Mesa-Oberflächen miteinan der und eine weitere Kontaktschicht 222 für den elektrischen Kontakt mit dem Gate-Runner 132 abgelagert und strukturiert.
  • 5A bis 5J sind vereinfachte Querschnittsansichten, die einen weiteren beispielhaften Herstellungsprozess zum Ausbilden eines planarisierten Trench-Gate-Leistungstransistors veranschaulichen, der einen Gate-Runner-Graben 112 enthält. Ähnlich 3A und 4A wird unter Verwendung einer Maske 501 im Siliciumgebiet 102 ein herkömmliches Siliciumätzen ausgeführt, um die Gräben 110A und 110B aktiver Gates und den Gate-Runner-Graben 112 auszubilden. Die Maske 501 ist eine Doppelschicht aus Siliciumnitrid 502 und aus Oxid 504, wobei das Siliciumnitrid 502 die obere Schicht ist.
  • In 5B wird eine dielektrische Schicht 506 (z. B. aus Oxid) von etwa 1500 Å bis etwa 6000 Å ausgebildet, die die Gräben 110A und 110B aktiver Gates füllt und in den Gate-Runner-Graben 112 und über den Mesa-Gebieten verläuft. In 5C wird ein CMP-Prozess verwendet, um die dielektrische Schicht 406 zurückzupolieren, wobei die Nitridschicht 502 der Maske 501 als die CMP-Sperrschicht dient. Somit verbleibt die dielektrische Schicht 506 in den Gräben 110A, 110B aktiver Gates und in dem Gate-Runner-Graben 112, während sie über den Mesa-Gebieten entfernt wird. Wie in den vorherigen Ausführungsformen können Mikrobelastungsstrukturen verwendet werden, um das Ätzen der dielektrischen Schicht 506 innerhalb des Gate-Runner-Grabens 112 zu minimieren.
  • In 5D wird unter Verwendung einer Maske 513 zum Schützen des Dielektrikums 506 im Gate-Runner-Graben 112 ein herkömmliches Dielektrikumätzen ausgeführt, um die dielektrische Schicht 506 in den Gräben 110A und 110B aktiver Gates bis auf eine vorgegebene Tiefe zu vertiefen und somit entlang des Bodens der Gräben aktiver Gates das TBD 506A und 506B auszubilden. Nachdem die Maske 513 in 5E entfernt worden ist, wird entlang der Seitenwände der Gräben aktiver Gates (z. B. durch Oxidation des Siliciums) eine Gate-Dielektrikumschicht 508 ausgebildet. Daraufhin wird eine Polysiliciumschicht 510 ausgebildet, die alle Gräben füllt und über den Mesa-Gebieten verläuft. Während 5E den Gate-Runner-Graben 112 zeigt, der vollständig mit Polysilicium 510 gefüllt ist, ist die Erfindung darauf nicht beschränkt. Je nach der Zielbreite des Gate-Runner-Grabens und der Zieldicke des abgelagerten Polysiliciums 510 kann der Gate-Runner-Graben 112 vollständig mit Polysilicium gefüllt werden oder nicht.
  • In 5F wird die Polysiliciumschicht 510 unter Verwendung eines CMP-Prozesses zurückpoliert, wobei die Nitridschicht 502 als die CMP-Sperrschicht dient. Somit bleiben die Gräben 110A und 110B aktiver Gates und der Gate-Runner-Graben 112 mit Polysilicium gefüllt, während das Polysilicium über den Mesa-Gebieten entfernt wird. In 5G wird das Polysilicium in allen Gräben bis in eine vorgegebene Tiefe vertieft und werden dadurch in den Gräben 110A, 110B aktiver Gates die Gate-Elektroden 130A, 130B und im Gate-Runner-Graben 112 der Gate-Runner 132 ausgebildet.
  • In 5H wird eine dielektrische Schicht oder Glas 518 wie etwa TEOS (Tetraethylorthosilikat), PSG (Phosphorsilikatglas), BPSG (Borphosphorsilikatglas) oder SOG (Spin-on-Glas) ausgebildet, die die Gräben 110A und 110B aktiver Gates und den Gate-Runner-Graben 112 füllt und über den Mesa-Oberflächen verläuft. In 5I wird ein CMP-Prozess ausgeführt, um die dielektrische Schicht 518 zurückzupolieren, wobei die Nitridschicht 502 als die CMP-Sperrschicht dient. Nach dem CMP-Prozess verbleiben die dielektrischen Abschnitte 518A, 518B und 518C in den je weiligen Gräben, während jene Abschnitte der dielektrischen Schicht 518, die über den Mesa-Gebieten verlaufen, entfernt werden.
  • In 5J wird eine Kontaktmaske verwendet, um eine Öffnung durch die dielektrische Schicht 518C auszubilden und die Nitridschicht 502, die dielektrische Schicht 504 über den an die Gräben 110A, 110B aktiver Gates angrenzenden Mesas sowie über den oberen Abschnitten des Dielektrikums 518A, 518B in den Gräben aktiver Gates zu entfernen. Daraufhin werden eine Metallkontaktschicht zum Ausbilden einer Kontaktschicht 220 zum elektrischen Verbinden der Mesa-Oberflächen miteinander und eine weitere Kontaktschicht 222 für den elektrischen Kontakt mit dem Gate-Runner 132 abgelagert und strukturiert.
  • Ähnlich der von 3A–3J gezeigten Prozessfolge können die zwei in 4A–4J und 5A–5J gezeigten Prozessfolgen oder Teile davon mit anderen Prozessen kombiniert werden, um verschiedene Trench-Gate-Leistungsvorrichtungen auszubilden. Auf ähnliche Weise können die oben in Verbindung mit der Ausführungsform der 3A–3J beschriebenen beispielhaften Prozessschritte zum Ausbilden des Körpergebiets, der Source-Gebiete und der Heavy-Body-Gebiete mit den Prozessausführungsformen der 4A–4J und 5A–5J integriert werden, um einen MOSFET auszubilden.
  • Während die Prozessfolgen aus 3A–3J, 4A–4J und 5A–5J in drei Phasen des Prozesses CMP verwenden, ist die Erfindung darauf nicht beschränkt. Das Folgende sind einige beispielhafte Änderungen der Ausführungsformen der 3A–3J, 4A–4J und 5A–5J. In einer Änderung werden herkömmliche Nicht-CMP-Verarbeitungstechniken verwendet, um das dicke Bodendielektrikum (TBD) 306A, 306B, 406A, 406B, 506A und 506B auszubilden. In einer weiteren Änderung werden herkömmliche Nicht- CMP-Prozesstechniken verwendet, um die Gate-Elektroden 130A, 130B und 132 auszubilden. In einer abermals weiteren Änderung werden herkömmliche Nicht-CMP-Prozesstechniken verwendet, um die dielektrischen Abschnitte 224, 418A, 418B, 418C, 518A, 518B und 518C auszubilden.
  • 6A bis 6J sind vereinfachte Querschnittsansichten, die einen Herstellungsprozess für eine Leistungsvorrichtung mit abgeschirmtem Gate in Übereinstimmung mit einer Ausführungsform der Erfindung veranschaulichen. 6A zeigt ein Siliciumgebiet 102 mit Gräben 110A und 110B aktiver Gates und mit einem Abschirmungs-Runner-Graben 110X, die unter Verwendung eines einzelnen Masken-/Ätzprozesses in das Siliciumgebiet 102 geätzt worden sind. In einer Ausführungsform wird gleichzeitig ein Gate-Runner-Graben ausgebildet. In den Gräben 110A und 110B aktiver Gates, im Abschirmungs-Runner-Graben 110X und über den Mesa-Gebieten wird eine Abschirmungsdielektrikumschicht 606 ausgebildet. Die Dicke des Abschirmungsdielektrikums 606 ist im Allgemeinen größer als die des später ausgebildeten Gate-Dielektrikums (d. h. der Schicht 617 in 6H) und liegt je nach der Nennspannung der Vorrichtung in einer Ausführungsform im Bereich von etwa 500 Å bis etwa 5000 Å. Im Allgemeinen wird für höhere Nennspannungen ein dickeres Dielektrikum als für niedrigere Nennspannungen verwendet. Außerdem dient ein dickeres Abschirmungsdielektrikum 606 dazu, die Gate-Source-Kapazität zu verringern. Die Gräben 110A, 110B aktiver Gates sind in 6A nur für Veranschaulichungszwecke parallel zum Abschirmungs-Runner-Graben 110 gezeigt. In einer tatsächlichen Vorrichtung verläuft der Abschirmungs-Runner-Graben 110X in ähnlicher Weise senkrecht zu den Gräben 110A, 110B aktiver Gates, wie der Graben 112 senkrecht zu den Gräben 110A, 110B, 110C aktiver Gates in 1A verläuft.
  • In 6A ist der Abschirmungs-Runner-Graben 110X mit einer ähnlichen Breite wie die Gräben 110A, 110B aktiver Gates gezeigt, wobei der Abschirmungs-Runner-Graben 100X aber in einer Ausführungsform breiter als die Gräben aktiver Gates ist. Dies beseitigt vorteilhaft die Photolithographiebeschränkungen, die andernfalls in den späteren Schritten vorhanden wären, wenn Kontaktöffnungen für eine Source-Metall ausgebildet werden, das mit der Abschirmungs-Runner-Elektrode elektrisch in Kontakt steht. Der Abschirmungs-Runner-Graben 100X kann 20%–200% breiter als die Gräben 110A, 110B aktiver Gates sein. Ähnlich kann in der Ausführungsform mit dem Gate-Runner-Graben der Gate-Runner-Graben breiter als die Gräben aktiver Gates ausgebildet werden, um die Photolithographiebeschränkungen zu beseitigen, die der Ausbildung einer Kontaktöffnung für ein Gate-Metall zum Kontakt des Polysilicium-Gate-Runners innerhalb des Gate-Runner-Grabens zugeordnet sind.
  • In 6B wird eine Polysiliciumschicht 608 ausgebildet, die die Gräben 110A und 110B aktiver Gates und den Abschirmungs-Runner-Graben 110X füllt und über den Mesa-Gebieten zwischen den Gräben verläuft. Die Polysiliciumschicht 608 wird allgemein dick genug ausgebildet, um sicherzustellen, dass die Gräben 110A und 110B aktiver Gates und der Abschirmungs-Runner-Graben 110X gefüllt werden, ohne eine nachfolgend ausgeführte Polysilicium-CMP-Prozesszeit übermäßig zu erhöhen. In 6C wird die Polysiliciumschicht 608 zurückpoliert, wobei die dielektrische Schicht 606 als die CMP-Sperrschicht dient. Vorteilhaft beseitigt die Verwendung eines CMP an diesem Prozesspunkt vollständig das Polysilicium von der Oberfläche des Substrats 102, um die Ausbildung von "Stringern", d. h. Stücken der Polysiliciumlage, die nach einem herkömmlichen Ätzprozess verbleiben können, zu verhindern.
  • In 6C ist das in den drei Gräben verbleibende Polysilicium als vertieft gezeigt. Dies soll die lokalisierte Belastung beseitigen, die an den oberen Ecken des Abschirmungs-Runner-Grabens 110X vorhanden wäre, falls die Abschirmungs-Runner-Elektrode 610 nicht vertieft wäre. In einer Ausführungsform wird die Vertiefung erzielt, indem etwas als ein CMP mit absichtlicher Krümmung Bekanntes ausgeführt ist (d. h., nachdem das Dielektrikum 606 freigesetzt worden ist, wird der CMP-Prozess für eine kurze Zeitdauer fortgesetzt). In einer alternativen Ausführungsform wird das CMP angehalten, wenn das Dielektrikum 606 freigelegt worden ist, worauf ein getrenntes zeitlich gesteuertes Ätzen des Polysiliciums bis in die gewünschte Vertiefungstiefe folgt. Die Vertiefungstiefe kann näherungsweise gleich der oder etwas größer als die Dicke des Abschirmungsdielektrikums 606 sein.
  • In 6D wird eine Maske 611 verwendet, um die Abschirmungs-Runner-Elektrode 610 zu schützen, während ein Polysiliciumätzen ausgeführt wird, um das Polysilicium in den Gräben 110A, 110B aktiver Gates bis in eine vorgegebene Tiefe zu vertiefen. Somit werden in dem unteren Abschnitt der aktiven Gräben Abschirmungselektroden 608A und 608B ausgebildet. Vorteilhaft wird die dielektrische Schicht 606 mit einer viel niedrigeren Rate als die Polysiliciumschicht 608 geätzt, was eine gesteuerte Ausbildung der Abschirmungselektroden 608A und 608B ermöglicht. Eine gesteuerte Ausbildung der Abschirmungselektroden 608A und 608B schafft eine Steuerung der den Abschirmungselektroden 608A und 608B zugeordneten elektrischen Charakteristiken. Zum Beispiel können die Abschirmungselektroden 608A und 608B mit einer Dicke bemessen werden, die die Kapazität zwischen den Gate-Elektroden 130A und 130B (6J) und dem Drain-Gebiet verringert.
  • In 6E wird eine dielektrische Schicht 612 ausgebildet, die die Gräben 110A, 110B aktiver Gates füllt und über den Mesa-Gebieten und den Abschirmungs-Runner-Graben 110X verläuft. In 6F wird ein CMP-Prozess verwendet, um die dielektrische Schicht 612 über den Mesa-Gebieten zu entfernen, während die Gräben aktiver Gates mit dielektrischem Material 612A, 612B gefüllt bleiben und der Abschirmungs-Runner-Graben 110X mit dielektrischem Material 612X gefüllt bleibt. In einer Ausführungsform umfasst die dielektrische Schicht 612 abgelagertes Oxid und umfasst die dielektrische Schicht 606 thermisches Oxid, das als eine Sperrschicht für den CMP-Prozess dient. Alternativ kann als die Sperrschicht Silicium 102 verwendet werden.
  • In 6G schützt eine Maskenschicht 614 den Abschirmungs-Runner-Graben 110X und seine angrenzenden Mesa-Oberflächen, während alle freiliegenden Dielektrika zurückgeätzt werden, um dadurch Inter-Polysilicium-Dielektrikumschichten (IPD) 612A und 612B auszubilden. Die IPD-Schichten 612A und 612B dienen zum Isolieren der Abschirmungselektroden 608A, 608B von ihren jeweiligen in späteren Phasen darauf ausgebildeten Gate-Elektroden 130A und 130B. Außerdem entfernt der Ätzprozess die dielektrische Schicht 606 von den oberen Seitenwänden der Gräben 110A und 110B aktiver Gates und von den angrenzenden freiliegenden Mesa-Oberflächen. Das Ausmaß, in dem die Maske 614 die Mesa-Oberfläche zwischen dem Abschirmungs-Runner-Graben und dem Graben 110B des aktiven Gates überlappt, muss sorgfältig beachtet werden. Zunächst muss die Überlappung ausreichend Mesa-Oberfläche zulassen, sodass später ein richtiger Source-Kontakt zum Silicium 102 hergestellt werden kann (siehe die in 6J als 611 gekennzeichnete Kontaktfläche). Zweitens muss die Maske 614 das Mesa-Gebiet ausreichend überlappen, sodass entlang der vertikalen Wand der Abschirmungs-Runner-Elektrode 610, wo sich die Gräben aktiver Gates mit dem Abschirmungs-Runner- Graben schneiden, ein ausreichend dicker Abschnitt der dielektrischen Schicht 612 verbleibt. Dieser vertikal verlaufende Abschnitt der dielektrischen Schicht 612 dient zum Isolieren der Abschirmungs-Runner-Elektrode 610 von den Gate-Elektroden 130A, 130B in den Zwischengebieten.
  • Die Qualität, die Dicke und die zur Herstellung der IPD-Schichten 612A und 612B verwendeten Verfahren beeinflussen die elektrische Charakteristik der Leistungsvorrichtung mit abgeschirmtem Gate hinsichtlich Werten wie etwa der Drain-Gate-Ladung (Qgd), des Widerstands zwischen dem Drain und der Source (Rdson), dem Gate-Source-Strom (Igss) und dergleichen. In der oben erwähnten US-Patentanmeldung Nr. 11/026,276 sind diese und weitere Faktoren in den verschiedenen darin offenbarten Nicht-CMP-Verfahren zum Ausbilden einer IPD-Schicht und der darüberliegenden Gate-Elektroden betrachtet. Vorteilhaft können eines oder mehrere dieser Verfahren mit der Ausführungsform der 6A–6J kombiniert werden, um eine IPD-Schicht mit ausgezeichneten Eigenschaften auszubilden.
  • Bevor die Maske 614 in 6H entfernt wird, wird entlang der freiliegenden Seitenwände der Gräben 110A und 110B aktiver Gates und auf den angrenzenden Mesa-Oberflächen unter Verwendung herkömmlicher Techniken eine Gate-Dielektrikumschicht 617 ausgebildet. Daraufhin wird in den Gräben 110A und 110B aktiver Gates und auf dem Abschirmungs-Runner-Graben 110X und über den Mesa-Gebieten eine Polysiliciumschicht 616 ausgebildet. In 6I wird ein CMP-Prozess ausgeführt, wobei die dielektrische Schicht 606 als die Sperrschicht dient, gefolgt von einem leichten Überätzen des Polysiliciums zum Entfernen des Polysiliciums von den Mesa-Oberflächen und somit zum Ausbilden der Gate-Elektroden 130A und 130B in den Gräben aktiver Gates. Alternativ kann Silicium 102 als die Sperrschicht verwendet werden. In einer weiteren Ausführungsform kann die Polysiliciumschicht 616 zum Verringern der Prozesskosten unter Verwendung herkömmlicher Ätztechniken zurückgeätzt werden, sodass ein CMP-Schritt beseitigt wird.
  • In 6J werden über den Gräben 110A und 110B aktiver Gates Isolierkappen 618A und 618B ausgebildet und wird über dem Abschirmungs-Runner-Graben 110X und über seinen angrenzenden Mesa-Gebieten unter Verwendung herkömmlicher Photolithographie- und Ätztechniken eine Isolierschicht 618C ausgebildet. Die Isolierschicht 618A, 618B, 618C kann eines oder mehrere von TEOS, PSG, BPSG, SOG und dergleichen umfassen. Daraufhin wird eine Metallkontaktschicht 620 so ausgebildet, dass sie mit den freiliegenden Mesa-Oberflächen elektrisch in Kontakt steht. Die Isolierschicht 618A, 618B, 618C isoliert die Metallkontaktschicht 620 von den Gate-Elektroden 130A und 130B. In einer Ausführungsform bildet die Abschirmungs-Runner-Elektrode 610 einen Teil einer Abschlussstruktur und ist die Abschirmungs-Runner-Elektrode 610 dort, wo in den Mesa-Gebieten ein Körpergebiet, Source-Gebiete und Heavy-Body-Gebiete ausgebildet sind, durch eine Metallschicht 620 entlang einer dritten Dimension mit den Source- und Körpergebieten elektrisch verbunden. In einer alternativen Ausführungsform ist die Abschirmungs-Runner-Elektrode 610 nicht mit irgendwelchen Anschlüssen verbunden und wird somit schweben gelassen. In einer in 6JJ gezeigten abermals weiteren Ausführungsform werden die dem Ausbilden der dielektrischen Kappen 618A, 618B und des Dielektrikums 618C zugeordneten Photolithographie- und Ätzschritte so ausgeführt, dass ein Abschnitt des Dielektrikums 612X entfernt wird, um wie gezeigt ein Oberflächengebiet der Abschirmungs-Runner-Elektrode 610 freizulegen. Dies ermöglicht, die Abschirmungs-Runner-Elektrode 610 direkt an die Metallschicht 620 zu binden. Außerdem hilft es, einen Abschnitt des Dielektrikums 612X entlang der rechten oberen Ecke des Abschirmungs-Runner-Grabens 110X stehen zu lassen, um einen Source-Drain-Leckverlust in diesem Gebiet verhindern zu helfen. Es wird angemerkt, dass ein breiterer Abschirmungs-Runner-Graben 110X in der Ausführungsform aus 6JJ sicherstellt, dass zwischen der Metallschicht 620 und der Abschirmungs-Runner-Elektrode 610 ein richtiger Kontakt hergestellt wird.
  • In der Ausführungsform, in der in der Vorrichtung außerdem ein Gate-Runner-Graben enthalten ist, wäre die Struktur des Gate-Runner-Grabens und seiner Innenschichten gleich jener in den Gräben aktiver Gates. Das heißt, der Gate-Runner-Graben würde ein Abschirmungsdielektrikum ähnlich 606, eine Abschirmungselektrode ähnlich 608A, 6081B, eine IPD-Schicht ähnlich 612A, 612B, eine Gate-Dielektrikumschicht ähnlich 617 und eine Gate-Elektrode ähnlich 130A, 130B enthalten. Über der Gate-Elektrode kann in dem Gate-Runner-Graben unter Verwendung derselben Verarbeitungs- und Maskierungsschritte aus 6J eine Kontaktöffnung ausgebildet werden, woraufhin eine (von der Metallschicht 620 isolierte) Metallschicht verwendet werden kann, um den elektrischen Kontakt zu der Gate-Elektrode in dem Gate-Runner-Graben herzustellen. Somit erfordert die Aufnahme des Gate-Runner-Grabens keine zusätzlichen Verarbeitungsschritte als die in 6A–6J gezeigten.
  • In einer Ausführungsform ist die Vorrichtung auf modulare Weise angeordnet, sodass der Abschirmungs-Runner-Graben entlang einer Seite des Chips verläuft und der Gate-Runner-Graben entlang einer Gegenseite des Chips verläuft, wobei die Gräben der aktiven Gates dazwischen verlaufen. In dieser Anordnungskonfiguration verlaufen der Abschirmungs-Runner-Graben und der Gate-Runner-Graben parallel zueinander, aber senkrecht zu den Gräben aktiver Gates. Unter der Annahme, dass der Abschirmungs-Runner-Graben entlang der linken Seite des Chips verläuft und der Gate-Runner-Graben entlang der rechten Seite des Chips verläuft, würden die Abschirmungselektroden in den Gräben aktiver Gates von links nach rechts verlaufen und mit der Abschirmungs-Runner-Elektrode 610 entlang der rechten Seite des Chips in elektrischem Kontakt stehen, während die Gate-Elektrode in den Gräben aktiver Gates von rechts nach links verlaufen würde und mit der Gate-Elektrode in dem Gate-Runner-Graben entlang der linken Seite des Chips elektrisch in Kontakt stehen würde.
  • Die in 6A–6J, 6JJ gezeigte Prozessfolge kann beim Ausbilden verschiedener Trench-Gate-Leistungsvorrichtungen einschließlich vieler der in der oben erwähnten US-Patentanmeldung Nr. 11/026,276 beschriebenen Trench-Gate-Strukturen verwendet werden. In einer Ausführungsform können die oben in Verbindung mit der Ausführungsform der 3A–3J beschriebenen beispielhaften Prozessschritte zum Ausbilden des Körpergebiets, der Source-Gebiete und der Heavy-Body-Gebiete ebenfalls auf ähnliche Weise mit den Prozessausführungsformen der 6A–6J, 6JJ und ihren Änderungen integriert werden, um einen MOS-FET mit abgeschirmtem Gate auszubilden. In einer alternativen Ausführungsform werden diese Gebiete wie folgt ausgebildet. Bei dem Siliciumgebiet 102, das eine n-Epitaxieschicht ist, die über einem stark dotierten n-Substrat ausgebildet ist, wird nach der Planarisierung des Polysiliciums in 6I in den Mesa-Gebieten durch Implantieren von p-Dotierungsmittel in die Epitaxieschicht ein p-Körpergebiet ausgebildet. Unter Verwendung eines Maskierungs-/Implantationsprozesses werden in dem Körpergebiet angrenzend an jeden Graben eines aktiven Gates n-Source-Gebiete ausgebildet. Nach Ausbildung der dielektrischen Kappen 618A, 618B (6J), aber vor Ausbilden der Metallschicht 618B werden in dem Körpergebiet durch Implantieren von p-Dotierungsmittel in die freiliegenden Oberflächen des Körpergebiets Heavy-Body-Gebiete ausgebildet.
  • Obgleich das Verfahren der Ausführungsform der 6A–6J in drei Phasen des Prozesses ein CMP verwendet, ist die Erfindung darauf nicht beschränkt. Das Folgende sind einige beispielhafte Änderungen der Ausführungsform der 6A–6J. In einer Änderung wird zum Ausbilden der Gate-Elektroden 130A, 130B ein herkömmlicher Nicht-CMP-Maskierungsprozess und -Ätzprozess verwendet. Dies ermöglicht die Realisierung von Abschlussstrukturen unter Verwendung der Gate-Elektroden. In einer weiteren Änderung werden herkömmliche Nicht-CMP-Techniken oder in der oben erwähnten US-Patentanmeldung Nr. 11/026,276 beschriebene Techniken verwendet, um die IPD-Schicht und die Gate-Elektroden auszubilden. In einer abermals weiteren Änderung werden irgendwelche der herkömmlichen Nicht-CMP-Techniken oder der in der oben erwähnten US-Patentanmeldung Nr. 11/026,276 beschriebenen Techniken verwendet, um die Abschirmungselektrode 608A, 608B auszubilden.
  • In allen obigen Ausführungsformen wird ein einzelner Masken-/Ätzschritt verwendet, um die Gräben aktiver Gates und die Gate-Runner-Gräben und/oder die Abschirmungs-Runner-Gräben gleichzeitig auszubilden, um Fehlausrichtungsprobleme in dem Übergangsgebiet von dem Graben des aktiven Gates zu dem Gate-Runner-Graben, die in herkömmlichen mehrfachen Maskierungs-/Ätzschritten vorhanden sind, zu beseitigen. Dagegen werden in Übereinstimmung mit einer in 7A und 7B veranschaulichten weiteren Ausführungsform der Erfindung beim Ausbilden der Gräben aktiver Gates und des Gate-Runner-Grabens und/oder des Abschirmungs-Runner-Grabens zwei Masken-/Ätzschritte ausgeführt, sodass keine Fehlausrichtungsprobleme in den Übergangsgebieten vorhanden sind.
  • In 7A wird eine erste Maske 702 verwendet, um Öffnungen für die Gräben der aktiven Gebiete und für die Gate-Runner-Gräben (sowie auf Wunsch für die Abschirmungs-Runner-/Abschlussgräben) zu definieren. Daraufhin wird ein erstes Siliciumätzen ausgeführt, um durch die Öffnungen in der ersten Maske 702 das Silicium zu ätzen und somit die Gräben 710A, 710B aktiver Gates zu ätzen, die bis in dieselbe Tiefe wie der Gate-Runner-Graben (oder der Abschirmungs-Runner-Graben) 712 verlaufen. In 7B wird eine zweite Maske 703 verwendet, um den Gate-Runner-Graben 712 (und/oder die Abschirmungs-Runner-/Abschlussgräben) abzudecken, und ein zweites Siliciumätzen ausgeführt, um die Gräben 710A, 710B aktiver Gates bis in ihre endgültige Zieltiefe zu erweitern. Diese Ausführungsform ist besonders nützlich in Vorrichtungen, in denen die Gräben aktiver Gates wie in Vorrichtungen für höhere Spannungen oder in den Strukturen mit abgeschirmten Gates wie etwa den in 6A–6J gezeigten tiefer als normal verlaufen müssen. Die Gate-Runner-Gräben flacher zu halten, erfordert dünnere Lagen beim Füllen der Gate-Runner-Gräben. Die dünneren Lagen erfordern wiederum kürzere Ätz- und/oder CMP-Prozesse. In den in 3A–3J, 4A–4J, 5A–5J und 6A–6J gezeigten Prozessfolgen und ihren Änderungen können die 3A, 4A, 5A und 6A entsprechenden Schritte durch die in 7A–7B gezeigten zwei Masken-/Ätzschritte ersetzt werden.
  • In allen hier beschriebenen verschiedenen Prozessfolgen wird die obere Metallschicht unter Verwendung herkömmlicher Techniken ausgebildet. Allerdings wird in einer Ausführungsform ein CMP-Prozess verwendet, um eine hoch planare obere Metallschicht auszubilden. Dies ist vorteilhaft in Anwendungen, in denen eine Flip-Chip-Packung oder eine lötbare Vorrichtungstechnologie verwendet wird. Änderungen der Prozessfolge der 4A–4J werden verwendet, um zwei Techniken zum Ausbilden eines planaren oberen Metalls zu beschreiben, wobei aber alle hier beschriebenen Prozessfolgen und ihre offensichtlichen Änderungen auf ähnliche Weise geändert werden könnten, um eine der zwei Techniken zu integrieren.
  • Die erste Technik wird unter Verwendung der in 8A–8D gezeigten Prozessschritte beschrieben, die die 4H–4J in der Prozessfolge der 4A–4J entsprechenden Prozessschritte ersetzen. In 8A ist die dielektrische Schicht 818 eine Verbundschicht, die eine über einer Schicht aus BPSG liegende Nitrid- oder Oxynitridschicht umfasst, wobei die darunterliegende dielektrische Schicht 414 ein Niedertemperaturoxid (LTO) umfasst. In einer alternativen Ausführungsform enthält die Verbundschicht 818 eine entweder auf der oder anstelle der oberen Nitrid- oder Oxynitridschicht ausgebildete Schicht aus Polyimid. In 8B werden herkömmliche Photolithographie- und Ätzschritte ausgeführt, um die dielektrische Schicht 818 und die darunterliegenden dielektrischen Schichten 814 und 803 zu strukturieren und zu ätzen, bis das Silicium erreicht ist, wodurch wie gezeigt Kontaktöffnungen ausgebildet werden.
  • In 8C und 8D wird eine Metallschicht 820 abgelagert und daraufhin zurückpoliert, wobei die dielektrische Schicht 818C, 818D als die CMP-Sperrschicht dient. Somit werden die Source-Metallschicht 220 und das Gate-Runner-Metall 222, die durch die dielektrische Schicht 818C voneinander isoliert sind, so ausgebildet, dass eine im Wesentlichen planare Oberfläche erhalten wird. In einer Ausführungsform umfasst die Metallschicht 220, 222 Kupfer und eine darunterliegende Schicht eines Sperrmetalls wie etwa Tantal oder Tantalnitrid, um eine Kupfermigration zu verhindern. In einer weiteren Ausführungsform umfasst die Metallschicht 220, 222 Aluminium und ein darunterliegendes Sperrmetall wie etwa Titan, Titannitrid oder Kobalt, um den Metall-Silicium-Kontaktwiderstand zu verringern.
  • Die zweite Technik umfasst das Ausbilden zweier Metallschichten und wird unter Verwendung der durch 9A–9D gezeigten Prozessschritte beschrieben, die in der Prozessfolge der 4A–4J die 4J entsprechenden Prozessschritte ersetzen. Beim Abschluss der 4I entsprechenden Prozessschritte werden die 9A entsprechenden Prozessschritte ausgeführt. In 9A werden herkömmliche Photolithographie- und Ätzschritte ausgeführt, um die dielektrischen Schichten 918, 914 und 903 zu strukturieren und zu ätzen, bis das Silicium erreicht ist, und dadurch wie gezeigt Kontaktöffnungen auszubilden. Daraufhin wird eine erste Metallschicht 919 abgelagert, die die Kontaktöffnungen füllt und über den verbleibenden dielektrischen Abschnitten verläuft. In 9B wird die erste Metallschicht 919 unter Verwendung von CMP zurückgeätzt, wobei die dielektrische Schicht 914 als die CMP-Sperrschicht dient. Somit werden eine erste Schicht 220 der Source-Metall-Kontaktschicht und eine erste Schicht 222 der Gate-Runner-Metall-Kontaktschicht auf im Wesentlichen planare Weise ausgebildet. Die Metallschichten 220 und 222 sind verhältnismäßig dünn (z. B. etwa 5000–20000 Å dick).
  • In 9C wird eine dielektrische Schicht 920 ausgebildet, die Nitrid oder Oxynitrid umfasst, und daraufhin unter Verwendung herkömmlicher Photolithographie- und Ätzschritte strukturiert und geätzt, um dadurch wie gezeigt in der dielektrischen Schicht 920 Kontaktöffnungen auszubilden. Daraufhin wird eine zweite Metallschicht 922 abgelagert, die die durch die dielektrischen Abschnitte 920A, 920B gebildeten Kontaktöffnungen füllt. In 9D wird die zweite Metallschicht 922 unter Verwendung von CMP zurückpoliert, wobei die dielektrische Schicht 920A, 920B als die CMP-Sperrschicht dient. Wie in 9D veranschaulicht ist, werden somit die Source-Metall-Kontaktschicht, die die zwei Metallschichten 220 und 922A umfasst, und eine Gate-Runner-Metall-Kontaktschicht, die die zwei Metallschichten 222 und 922B umfasst, auf hoch planare Weise ausgebildet. In einer Ausführungsform umfasst die Metallschicht 922 Kupfer und eine darunterliegende Schicht eines Sperrmetalls wie etwa Tantal- oder Tantalnitrid, um die Kupfermigration zu verhindern. In einer weiteren Ausführungsform umfasst die Metallschicht 922 Aluminium und ein darunterliegendes Sperrmetall wie etwa Titan, Titannitrid oder Kobalt, um den Metall-Silicium-Kontaktwiderstand zu verringern.
  • In der Prozessfolge der 9A–9D werden beide Metallschichten unter Verwendung von CMP ausgebildet. In einer in 10A bis 10C gezeigten alternativen Ausführungsform wird wie nachfolgend beschrieben unter Verwendung von CMP nur die obere Metallschicht ausgebildet. 10A–10C ersetzen die in der Prozessfolge der 4A–4J 4J entsprechenden Prozessschritte. 10A entspricht 4J, wobei eine erste Metallschicht 220 der Source-Kontaktschicht und eine erste Metallschicht 222 der Gate-Runner-Kontaktschicht auf ähnliche Weise wie die Metallschichtabschnitte 220 und 222 in 4J ausgebildet werden. In 10B wird eine dielektrische Schicht 1020 ausgebildet, die Nitrid oder Oxynitrid umfasst, und daraufhin unter Verwendung herkömmlicher Photolithograpie- und Ätzschritte strukturiert und geätzt, um dadurch wie gezeigt in der dielektrischen Schicht 1020 Kontaktöffnungen auszubilden. Daraufhin wird eine zweite Metallschicht 1026 abgelagert, die die durch die dielektrischen Abschnitte 1020A, 1020B gebildeten Kontaktöffnungen füllt.
  • In 10C wird die zweite Metallschicht 1026 unter Verwendung von CMP zurückpoliert, wobei die dielektrische Schicht 1020A, 1020B als die CMP-Sperrschicht dient. Wie in 10C veranschaulicht ist, werden somit die Source-Metall-Kontaktschicht, die die zwei Metallschichten 220 und 1026A umfasst, und die Gate-Runner-Metall-Kontaktschicht, die die zwei Metallschichten 222 und 1026B umfasst, auf planare Weise ausge bildet. In einer Ausführungsform umfasst die Metallschicht 1026 Kupfer und eine darunterliegende Schicht eines Sperrmetalls wie etwa Tantal oder Tantalnitrid, um die Kupfermigration zu verhindern. In einer weiteren Ausführungsform umfasst die Metallschicht 1026 Aluminium und ein Barunterliegendes Sperrmetall wie etwa Titan, Titannitrid oder Kobalt, um den Metall-Silicium-Kontaktwiderstand zu verringern.
  • 11 ist eine vereinfachte Draufsicht eines Abschnitts eines Chips, die eine Anordnung von vertikalen Trench-Gate-Leistungs-MOSFETs und von CMP-Mikrobelastungsstrukturen 1102, 1104 und optional Leergräben 1106 (z. B. Gräben, die nicht für aktive Vorrichtungen verwendet werden), die sich auf einem Substrat befinden, veranschaulicht. Während eines CMP-Prozesses wird ein korrodierender Chemikalienbrei, der häufig als Kolloid bezeichnet wird, in Verbindung mit einem (nicht gezeigten) rotierenden Polierkissen, dessen Durchmesser größer als der Werfer bemessen ist, der verarbeitet wird, verwendet, um die Oberfläche des Werfers zu planarisieren. Im Allgemeinen neigt das Polierkissen etwas dazu, sich während des Prozesses in Bezug auf die Topographie etwas zu biegen. Da die Werfer-Oberfläche häufig zahlreiche Mesas und Gräben aufweist, ermöglichen größere Grabenflächen zwischen den Mesa-Gebieten häufig, dass sich das Polierkissen biegt. Die Biegung in dem Polierkissen veranlasst, dass das Polierkissen einige Oberflächen mehr als andere poliert, was zu Änderungen der Topographie der Werfer-Oberfläche führt. Die Änderung der Topographie verursacht Änderungen der Vorrichtungsherstellung und somit Änderungen der Vorrichtungsleistung. Um die Polierkräfte über die Oberfläche des Substrats, das planarisiert wird, verteilen zu helfen, sind in einer wie in 11 veranschaulichten Ausführungsform in den Gräbenflächen mehrere optionale CMP-Mikrobelastungsstrukturen 1102 (Siliciumsäulen) angeordnet, sind in dem Gate-Runner 1132 Siliciuminseln 1104 angeordnet und sind auf dem Wafer Leergräben (z. B. inaktive Gate-Gräben) 1106 angeordnet. Somit stellen die Mikrobelastungsstrukturen 1102, die Inseln 1104 und die Leergräben 1106 in Übereinstimmung mit der vorliegenden Erfindung den rotierenden CMP-Oberflächen ein gleichmäßiges Oberflächenprofil sicher und verbessern somit die Genauigkeit des CMP-Prozesses.
  • In einer alternativen Ausführungsform ist die äußere Grabenfläche mit den Mikrobelastungsstrukturen 1102 wie folgt geändert. Eher als ein breiter Graben werden mehrere Gräben ausgebildet, die jeweils den gleichen oder einen (z. B. um einen Faktor drei) kleineren Abstand als der Graben eines aktiven Gates haben. Die mehreren Gräben können vertikal oder horizontal verlaufen, können gekrümmt sein oder können irgendeine Kombination davon sein. Eine solche Mikrobelastungsstruktur verhindert die Ausbildung von etwas, das üblicherweise als "Siliciumgras" (d. h. dünne Siliciumsäulen) in breiten Gräben bezeichnet wird, wenn schmale und breite Gräben gleichzeitig ausgebildet werden. Falls das Siliciumgras nicht richtig behandelt wird, kann es Leckverlust- oder andere prozess-/vorrichtungsbezogene Ausfälle verursachen. Obgleich in 11 die Inseln 1104 in Abständen von jeweils 5 Gräben aktiver Gates ausgebildet sind, kann der Abstand zwischen angrenzenden Inseln 1104 ferner z. B. auf Abstände von alle 2–3 Gräben aktiver Gates verringert sein.
  • In den hier beschriebenen beispielhaften Prozessfolgen wird das CMP zum Ausbilden verschiedener Schichten in den Gräben verwendet. Obgleich keine vollständige Einzelheit des CMP-Prozesses gegeben wird, sind solche CMP-Techniken und -Prozesse im Gebiet gut bekannt. Irgendwelche Änderungen an den bekannten CMP-Techniken, wie sie die besonderen hier beschriebenen Strukturen und/oder Prozessfolgen erfordern, kann der Fachmann auf dem Gebiet angesichts dieser Offenbarung feststellen.
  • Die verschiedenen oben beschriebenen Ausführungsformen der Erfindung, insbesondere die Technik zum Ausbilden der Gräben aktiver Gates und des Gate-Runner-Grabens, können vorteilhaft mit den verschiedenen ausführlicher in der oben erwähnten gemeinsam übertragenen US-Patentanmeldung Nr. 11/026,276 beschriebenen Leistungsvorrichtungen und Prozesstechnologien kombiniert werden.
  • Obgleich das Obige eine ausführliche Beschreibung verschiedener Ausführungsformen der Erfindung bietet, sind viele Alternativen, Änderungen und Äquivalente möglich. Zum Beispiel können viele der hier im Kontext eines MOSFET, insbesondere eines Trench-Gate-MOSFET, beschriebenen integrierten Ausbildungstechniken für andere Typen von Prozesstechnologien zur Herstellung von Halbleiterstrukturen verwendet werden. Darüber hinaus dienen selbstverständlich alle Zahlenbeispiele und Materialtypen, die hier zur Beschreibung verschiedener Abmessungen, Energieniveaus, Dotierungskonzentrationen und verschiedener halbleitender oder isolierender Schichten gegeben sind, lediglich für Veranschaulichungszwecke. Darüber hinaus können eine oder mehrere der verschiedenen dielektrischen Schichten in den hier beschriebenen Ausführungsformen dielektrisches Material mit niedrigem k oder mit hohem k umfassen. Zum Beispiel können eine oder mehrere der dielektrischen Schichten, die vor der ersten Polysiliciumablagerung ausgebildet werden, ein dielektrisches Material mit hohem k umfassen, während eine oder mehrere der dielektrischen Schichten, die nach der Ablagerung des letzten Polysiliciums ausgebildet werden, ein dielektrisches Material mit niedrigem k umfassen können. Aus diesem und aus anderen Gründen sollte die obige Beschreibung nicht als Beschränkung des Umfangs der Erfindung verstanden werden, die durch die beigefügten Ansprüche definiert ist.
  • Zusammenfassung
  • Ein Trench-Gate-Feldeffekttransistor (Trench-Gate-FET) wird wie folgt ausgebildet. Unter Verwendung einer Maske werden in einem Siliciumgebiet mehrere Gräben aktiver Gates und wenigstens ein Gate-Runner-Graben in der Weise definiert und gleichzeitig ausgebildet, dass (i) der wenigstens eine Gate-Runner-Graben eine größere Breite als jeder der mehreren Gräben aktiver Gates aufweist und (ii) die mehreren Gräben aktiver Gates an den wenigstens einen Gate-Runner-Graben angrenzen.

Claims (106)

  1. Verfahren zum Ausbilden eines Trench-Gate-Feldeffekttransistors (Trench-Gate-FET), wobei das Verfahren umfasst: unter Verwendung einer Maske Definieren und gleichzeitiges Ausbilden mehrerer Gräben aktiver Gates und wenigstens eines Gate-Runner-Grabens in einem Siliciumgebiet in der Weise, dass (i) der wenigstens eine Gate-Runner-Graben eine größere Breite als jeder der mehreren Gräben aktiver Gates aufweist und (ii) die mehreren Gräben aktiver Gates an den wenigstens einen Gate-Runner-Graben angrenzen.
  2. Verfahren nach Anspruch 1, das ferner umfasst: Ausbilden einer vertieften Schicht innerhalb der mehreren Gräben aktiver Gates und innerhalb des wenigstens einen Gate-Runner-Grabens unter Verwendung von CMP.
  3. Verfahren nach Anspruch 2, bei dem die vertiefte Schicht ein dickes Bodendielektrikum (TBD) ist, das entlang eines Bodenabschnitts der mehreren Gräben aktiver Gates und des Gate-Runner-Grabens ausgebildet wird.
  4. Verfahren nach Anspruch 2, bei dem die vertiefte Schicht eine Polysiliciumschicht ist, die in jedem der mehreren Gräben aktiver Gates eine Gate-Elektrode und in dem Gate-Runner-Graben einen Gate-Runner ausbildet, wobei die Gate-Elektrode und der Gate-Runner aneinandergrenzen.
  5. Verfahren nach Anspruch 2, das ferner umfasst: Ausbilden einer CMP-Sperrschicht vor dem Schritt des Definierens und gleichzeitigen Ausbildens; Ausbilden einer ersten Schicht, die die mehreren Gräben aktiver Gates füllt und über Mesa-Gebiete verläuft, die an die mehreren Gräben aktiver Gates angrenzen; und Zurückpolieren der ersten Schicht, bis die CMP-Sperrschicht über den Mesa-Gebieten erreicht ist; Vertiefen der zurückpolierten ersten Schicht in die mehreren Gräben aktiver Gates bis in eine vorgegebene Tiefe.
  6. Verfahren nach Anspruch 5, bei dem die vertiefte Schicht eine Polysiliciumschicht ist und die CMP-Sperrschicht eine nichtleitende Schicht ist.
  7. Verfahren nach Anspruch 1, das ferner umfasst: Ausbilden einer vertieften Gate-Elektrode in jedem der mehreren Gräben aktiver Gates und eines vertieften Gate-Runners in dem wenigstens einen Gate-Runner-Graben; und Ausbilden einer dielektrischen Kappe über der Gate-Elektrode in jedem der mehreren Gräben aktiver Gates und über dem Gate-Runner in dem Gate-Runner-Graben unter Verwendung von CMP.
  8. Verfahren nach Anspruch 7, das ferner umfasst: Ausbilden einer ersten dielektrischen Schicht, die die mehreren Gräben aktiver Gates und den Gate-Runner-Graben füllt, und Erweitern über die an die mehreren Gräben aktiver Gates angrenzenden Mesa-Gebiete, nach dem Schritt des Ausbildens einer vertieften Gate-Elektrode; und Zurückpolieren der ersten dielektrischen Schicht, bis eine im Voraus bestimmte CMP-Sperrschicht erreicht ist, und dadurch Ausbilden der dielektrischen Kappe über jeder Gate-Elektrode und über dem Gate-Runner.
  9. Verfahren nach Anspruch 8, bei dem die im Voraus bestimmte CMP-Sperrschicht das Siliciumgebiet ist.
  10. Verfahren nach Anspruch 8, bei dem die im Voraus bestimmte CMP-Sperrschicht eine Nitridschicht ist, die vor dem Schritt des Ausbildens einer ersten dielektrischen Schicht ausgebildet wird.
  11. Verfahren nach Anspruch 8, das ferner umfasst: Ausbilden einer Kontaktöffnung in der dielektrischen Kappe über dem vertieften Gate-Runner; und Ausbilden einer Verdrahtungsschicht, die mit dem Gate-Runner durch die Kontaktöffnung in Kontakt steht.
  12. Verfahren nach Anspruch 1, bei dem die mehreren Gräben aktiver Gates senkrecht zu dem wenigstens einen Gate-Runner-Graben verlaufen.
  13. Verfahren nach Anspruch 1, bei dem die eine Maske zum Ausbilden wenigstens eines Abschlussgrabens in einem Abschlussgebiet des Siliciumgebiets gleichzeitig mit den mehreren Gräben aktiver Gates und mit dem wenigstens einen Gate-Runner-Graben verwendet wird.
  14. Verfahren nach Anspruch 1, das ferner umfasst: Ausbilden eines dicken Bodendielektrikums (TBD) entlang eines Bodenabschnitts der mehreren Gräben aktiver Gates und des wenigstens einen Gate-Runner-Grabens unter Verwendung von CMP.
  15. Verfahren nach Anspruch 14, bei dem der TBD-Ausbildungsschritt umfasst: Ausbilden einer dielektrischen Schicht, die die mehreren Gräben aktiver Gates füllt und in den Gate-Runner-Graben und über den an die mehreren Gräben aktiver Gates angrenzenden Mesa-Gebieten verläuft; Zurückpolieren der dielektrischen Schicht, bis eine über den Mesa-Gebieten verlaufende im Voraus bestimmte CMP-Sperrschicht erreicht ist; und Vertiefen der zurückpolierten dielektrischen Schicht nur in die mehreren Gräben aktiver Gates bis in eine vorgegebene Tiefe.
  16. Verfahren nach Anspruch 15, bei dem die im Voraus bestimmte CMP-Sperrschicht das Siliciumgebiet ist.
  17. Verfahren nach Anspruch 15, bei dem die im Voraus bestimmte CMP-Sperrschicht eine Siliciumschicht ist, die nach dem Schritt des Definierens und gleichzeitigen Ausbildens ausgebildet wird.
  18. Verfahren nach Anspruch 15, bei dem die im Voraus bestimmte CMP-Sperrschicht eine Nitridschicht in der einen Maske ist.
  19. Verfahren nach Anspruch 1, das ferner umfasst: Ausbilden einer Polysiliciumschicht, die die mehreren Gräben aktiver Gates und den Gate-Runner-Graben füllt und über den an die mehreren Gräben aktiver Gates angrenzenden Mesa-Gebieten verläuft; Zurückpolieren der Polysiliciumschicht, bis eine über den Mesa-Gebieten verlaufende im Voraus bestimmte CMP-Sperrschicht erreicht ist; und Vertiefen der zurückpolierten Polysiliciumschicht in die mehreren Gräben aktiver Gates und in den wenigstens einen Gate-Runner-Graben bis in eine vorgegebene Tiefe, und dadurch Ausbilden einer vertieften Gate-Elektrode in jedem der mehreren Gräben aktiver Gates und eines vertieften Gate-Runners in dem Gate-Runner-Graben.
  20. Verfahren nach Anspruch 19, bei dem die im Voraus bestimmte CMP-Sperrschicht eine nichtleitende Schicht ist, die vor dem Schritt des Ausbildens einer Polysiliciumschicht ausgebildet wird.
  21. Verfahren nach Anspruch 20, bei dem die nichtleitende Schicht ein Gate-Dielektrikum ist.
  22. Verfahren nach Anspruch 20, bei dem die nichtleitende Schicht eine Kombination aus einem Gate-Dielektrikum und aus der einen Maske ist.
  23. Verfahren nach Anspruch 20, bei dem die nichtleitende Schicht eine Nitridschicht in der einen Maske ist.
  24. Verfahren nach Anspruch 19, das ferner umfasst: Ausbilden eines dicken Bodendielektrikums (TBD) entlang eines Bodenabschnitts der mehreren Gräben aktiver Gates und des wenigstens einen Gate-Runner-Grabens unter Verwendung von CMP vor dem Schritt des Ausbildens der Polysiliciumschicht.
  25. Verfahren nach Anspruch 24, bei dem der TBD-Ausbildungsschritt umfasst: Ausbilden der ersten dielektrischen Schicht, die die mehreren Gräben aktiver Gates füllt und in den Gate-Runner-Graben und über den an die mehreren Gräben aktiver Gates angrenzenden Mesa-Gebieten verläuft; Zurückpolieren der ersten dielektrischen Schicht, bis eine über den Mesa-Gebieten verlaufende im Voraus bestimmte CMP-Sperrschicht erreicht ist; und Vertiefen der zurückpolierten ersten dielektrischen Schicht nur bis in mehreren Gräben aktiver Gates bis in eine vorgegebene Tiefe.
  26. Verfahren nach Anspruch 25, bei dem die im Voraus bestimmte CMP-Sperrschicht in dem Schritt des Zurückpolierens der ersten dielektrischen Schicht das Siliciumgebiet ist.
  27. Verfahren nach Anspruch 25, bei dem die im Voraus bestimmte CMP-Sperrschicht in dem Schritt des Zurückpolierens der ersten dielektrischen Schicht eine nach dem Schritt des Definierens und gleichzeitigen Ausbildens ausgebildete Siliciumschicht ist.
  28. Verfahren nach Anspruch 25, bei dem die im Voraus bestimmte CMP-Sperrschicht in dem Schritt des Zurückpolierens der ersten dielektrischen Schicht eine Nitridschicht in der einen Maske ist.
  29. Verfahren nach Anspruch 25, das ferner umfasst: Ausbilden einer zweiten dielektrischen Schicht, die die mehreren Gräben aktiver Gates und den Gate-Runner-Graben füllt und über den an die mehreren Gräben aktiver Gates angrenzenden Mesa-Gebieten verläuft, nach dem Schritt des Vertiefens der zurückpolierten Polysiliciumschicht; und Zurückpolieren der zweiten dielektrischen Schicht, bis eine im Voraus bestimmte CMP-Sperrschicht erreicht ist, und dadurch Ausbilden einer dielektrischen Kappe über jeder der vertieften Gate-Elektroden und über dem vertieften Gate-Runner.
  30. Verfahren nach Anspruch 29, bei dem die im Voraus bestimmte CMP-Sperrschicht in dem Schritt des Ausbildens einer zweiten dielektrischen Schicht das Siliciumgebiet ist.
  31. Verfahren nach Anspruch 29, bei dem die im Voraus bestimmte CMP-Sperrschicht in dem Schritt des Ausbildens einer zweiten dielektrischen Schicht eine Nitridschicht ist.
  32. Verfahren nach Anspruch 31, bei dem die eine Maske die Nitridschicht umfasst.
  33. Verfahren nach Anspruch 29, das ferner umfasst: Ausbilden einer Kontaktöffnung in der dielektrischen Kappe über dem vertieften Gate-Runner; und Ausbilden einer Verdrahtungsschicht, die durch die Kontaktöffnung mit dem Gate-Runner in Kontakt steht.
  34. Verfahren nach Anspruch 19, das ferner umfasst: Ausbilden einer dielektrischen Schicht, die die mehreren Gräben aktiver Gates und den Gate-Runner-Graben füllt und über den an die mehreren Gräben aktiver Gates angrenzenden Mesa-Gebieten verläuft, nach dem Schritt des Vertiefens der zurückpolierten Polysiliciumschicht; und Zurückpolieren der dielektrischen Schicht, bis eine im Voraus bestimmte CMP-Sperrschicht erreicht ist, und dadurch Ausbilden einer dielektrischen Kappe über jeder der vertieften Gate-Elektroden und über dem vertieften Gate-Runner.
  35. Verfahren nach Anspruch 34, bei dem die im Voraus bestimmte CMP-Sperrschicht in dem Schritt des Ausbildens einer dielektrischen Schicht das Siliciumgebiet ist.
  36. Verfahren nach Anspruch 34, bei dem die im Voraus bestimmte CMP-Sperrschicht in dem Schritt des Ausbildens einer dielektrischen Schicht eine Nitridschicht ist.
  37. Verfahren nach Anspruch 36, bei dem die eine Maske die Nitridschicht umfasst.
  38. Verfahren nach Anspruch 34, das ferner umfasst: Ausbilden einer Kontaktöffnung in der dielektrischen Kappe über dem vertieften Gate-Runner; und Ausbilden einer Verdrahtungsschicht, die durch die Kontaktöffnung mit dem Gate-Runner in Kontakt steht.
  39. Verfahren nach Anspruch 19, bei dem das Siliciumgebiet einen ersten Leitungstyp aufweist, wobei das Verfahren ferner umfasst: Ausbilden eines Wannengebiets eines zweiten Leitungstyps in dem Siliciumgebiet; Ausbilden von Source-Gebieten des ersten Leitungstyps in dem Wannengebiet; und Ausbilden einer ersten Metallschicht, die mit dem Wannengebiet und mit den Source-Gebieten elektrisch in Kontakt steht, und einer zweiten Metallschicht, die mit dem vertieften Gate-Runner in Kontakt steht.
  40. Verfahren zum Ausbilden eines Trench-Gate-Feldeffekttransistors (Trench-Gate-FET), wobei das Verfahren umfasst: unter Verwendung einer ersten Maske Definieren und gleichzeitiges Ausbilden mehrerer Gräben aktiver Gates und wenigstens eines Gate-Runner-Grabens, die in einem Siliciumgebiet bis in eine erste Tiefe verlaufen, in der Weise, dass (i) der wenigstens eine Gate-Runner-Graben eine größere Breite als jeder der mehreren Gräben aktiver Gates aufweist, und (ii) die mehreren Gräben aktiver Gates an den wenigstens einen Gate-Runner-Graben angrenzen, und Verwenden der ersten Maske und der zweiten Maske zum Schützen des wenigstens einen Gate-Runner-Grabens, weiteres Erweitern nur der mehreren Gräben aktiver Gates bis in eine zweite und endgültige Tiefe in dem Siliciumgebiet.
  41. Verfahren nach Anspruch 40, das ferner umfasst: Ausbilden einer vertieften Schicht innerhalb der mehreren Gräben aktiver Gates und innerhalb des wenigstens einen Gate-Runner-Grabens unter Verwendung von CMP.
  42. Verfahren nach Anspruch 41, bei dem die vertiefte Schicht ein dickes Bodendielektrikum (TBD) ist, das entlang eines Bodenabschnitts der mehreren Gräben aktiver Gates und des Gate-Runner-Grabens ausgebildet wird.
  43. Verfahren nach Anspruch 41, bei dem die vertiefte Schicht eine Polysiliciumschicht ist, die in jedem der mehreren Gräben aktiver Gates eine Gate-Elektrode und in dem Gate-Runner-Graben einen Gate-Runner ausbildet, wobei die Gate-Elektrode und der Gate-Runner aneinandergrenzen.
  44. Verfahren nach Anspruch 40, das ferner umfasst: Ausbilden einer vertieften Gate-Elektrode in jedem der mehreren Gräben aktiver Gates und eines vertieften Gate-Runners in dem wenigstens einen Gate-Runner-Graben; und Ausbilden einer dielektrischen Kappe über der Gate-Elektrode in jedem der mehreren Gräben aktiver Gates und über dem Gate-Runner in dem Gate-Runner-Graben unter Verwendung von CMP.
  45. Verfahren nach Anspruch 40, bei dem die mehreren Gräben aktiver Gates senkrecht zu dem wenigstens einen Gate-Runner-Graben verlaufen.
  46. Verfahren nach Anspruch 40, bei dem die erste Maske zum Ausbilden wenigstens eines Abschlussgrabens in einem Abschlussgebiet des Siliciumgebiets gleichzeitig mit den mehreren Gräben aktiver Gates und dem wenigstens einem Gate-Runner-Graben verwendet wird.
  47. Verfahren nach Anspruch 40, das ferner umfasst: Ausbilden eines dicken Bodendielektrikums (TBD) entlang eines Bodenabschnitts der mehreren Gräben aktiver Gates und des wenigstens einen Gate-Runner-Grabens unter Verwendung von CMP.
  48. Verfahren nach Anspruch 47, das ferner umfasst: Ausbilden einer vertieften Gate-Elektrode innerhalb jedes der mehreren Gräben aktiver Gates und eines vertieften Gate-Runners innerhalb des wenigstens einen Gate-Runner-Grabens unter Verwendung von CMP.
  49. Verfahren nach Anspruch 48, das ferner umfasst: Ausbilden einer dielektrischen Kappe über der Gate-Elektrode in jedem der mehreren Gräben aktiver Gates und über dem Gate-Runner in dem Gate-Runner-Graben unter Verwendung von CMP.
  50. Verfahren nach Anspruch 49, das ferner umfasst: Ausbilden einer Kontaktöffnung in der dielektrischen Kappe über dem vertieften Gate-Runner; und Ausbilden einer Verdrahtungsschicht, die durch die Kontaktöffnung mit dem Gate-Runner in Kontakt steht.
  51. Verfahren nach Anspruch 49, bei dem das Siliciumgebiet einen ersten Leitungstyp aufweist, wobei das Verfahren ferner umfasst: Ausbilden eines Wannengebiets eines zweiten Leitungstyps in dem Siliciumgebiet; Ausbilden von Source-Gebieten des ersten Leitungstyps in dem Wannengebiet; und Ausbilden einer ersten Metallschicht, die mit dem Wannengebiet und mit den Source-Gebieten elektrisch in Kontakt steht, und einer zweiten Metallschicht, die mit dem vertieften Gate-Runner in Kontakt steht.
  52. Feldeffekttransistor, der umfasst: mehrere Gräben aktiver Gates in einem Siliciumgebiet, wobei jeder Graben eines aktiven Gates eine vertiefte Gate-Elektrode enthält; einen Gate-Runner-Graben in dem Siliciumgebiet, wobei der Gate-Runner-Graben mit den mehreren Gräben aktiver Gates aneinandergrenzt, wobei der Gate-Runner-Graben einen vertieften Gate-Runner enthält, wobei der vertiefte Gate-Runner mit den vertieften Gate-Elektroden aneinandergrenzt und somit in elektrischem Kontakt steht, wobei der Gate-Runner-Graben eine größere Breite als jeder der mehreren Gräben aktiver Gates aufweist.
  53. Feldeffekttransistor nach Anspruch 52, bei dem die Breite des Gate-Runner-Grabens wenigstens dreimal größer als die Breite jedes Grabens eines aktiven Gates ist.
  54. Feldeffekttransistor nach Anspruch 52, bei dem die mehreren Gräben aktiver Gates und der Gate-Runner-Graben in dem Siliciumgebiet im Wesentlichen bis in dieselbe Tiefe verlaufen.
  55. Feldeffekttransistor nach Anspruch 52, bei dem der Gate-Runner-Graben eine unter dem vertieften Gate-Runner verlaufende dielektrische Schicht enthält, die eine größere Dicke als eine unter jeder vertieften Gate-Elektrode in den mehreren Gräben aktiver Gates verlaufende dielektrische Schicht aufweist.
  56. Feldeffekttransistor nach Anspruch 52, bei dem die mehreren Gräben aktiver Gates senkrecht zu dem wenigstens einen Gate-Runner-Graben verlaufen.
  57. Feldeffekttransistor nach Anspruch 52, bei dem das Siliciumgebiet einen ersten Leitungstyp aufweist, wobei der Feldeffekttransistor ferner umfasst: ein Wannengebiet eines zweiten Leitungstyps in dem Siliciumgebiet; Source-Gebiete des ersten Leitungstyps in dem Wannengebiet, wobei die Source-Gebiete die mehreren Gräben aktiver Gates flankieren; und eine erste Metallschicht, die mit dem Wannengebiet und mit den Source-Gebieten elektrisch in Kontakt steht, wobei die zweite Metallschicht mit dem vertieften Gate-Runner in Kontakt steht.
  58. Verfahren zum Ausbilden eines Feldeffekttransistors mit abgeschirmtem Gate, wobei das Verfahren umfasst: Ausbilden mehrerer Gräben aktiver Gates in einem Siliciumgebiet; Überziehen der unteren Seitenwände und der Böden der Gräben aktiver Gates mit einem Abschirmungsdielektrikum; unter Verwendung eines CMP-Prozesses Füllen eines Bodenabschnitts der Gräben aktiver Gates mit einer Abschirmungselektrode, die Polysilicium umfasst; Ausbilden eines Interpoly-Dielektrikums (IPD) über der Abschirmungselektrode in den Gräben aktiver Gates; Überziehen der oberen Seitenwände der Gräben aktiver Gates mit einem Gate-Dielektrikum; und Ausbilden einer Gate-Elektrode über dem IPD in dem oberen Abschnitt der Gräben aktiver Gates.
  59. Verfahren nach Anspruch 58, bei dem der Schritt des Füllens eines Bodenabschnitts der Gräben aktiver Gates umfasst: Ausbilden einer Polysiliciumschicht, die die Gräben aktiver Gates füllt und über den an die Gräben aktiver Gates angrenzenden Mesa-Gebieten verläuft; unter Verwendung eines CMP-Prozesses Zurückätzen des Polysiliciums mit dem Abschirmungsdielektrikum, das als eine CMP-Sperrschicht dient; und Vertiefen des Polysiliciums in die Gräben aktiver Gates bis in eine vorgegebene Tiefe, um dadurch entlang eines Bodenabschnitts der Gräben aktiver Gates die Abschirmungselektroden auszubilden.
  60. Verfahren nach Anspruch 58, das ferner umfasst: Ausbilden eines Abschirmungs-Runner-Grabens gleichzeitig mit dem Ausbilden der mehreren Gräben aktiver Gates, wobei der Abschirmungs-Runner-Graben senkrecht zu den, aber an die Gräben aktiver Gates angrenzend verläuft.
  61. Verfahren nach Anspruch 60, bei dem der Schritt des Füllens eines Bodenabschnitts der Gräben aktiver Gates umfasst: Ausbilden einer Polysiliciumschicht, die die Gräben aktiver Gates und den Abschirmungs-Runner-Graben füllt, und Erweitern über den an die Gräben aktiver Gates und den Abschirmungs-Runner-Graben angrenzenden Mesa-Gebieten; unter Verwendung eines CMP-Prozesses Zurückätzen des Polysiliciums mit dem Abschirmungsdielektrikum, das als eine CMP-Sperrschicht dient; und Verwenden einer Maskierungsschicht zum Abdecken des Abschirmungs-Runner-Grabens, Vertiefen des Polysiliciums in die Gräben aktiver Gates bis in eine vorgegebene Tiefe, um dadurch entlang eines Bodenabschnitts der Gräben aktiver Gates die Abschirmungselektroden auszubilden.
  62. Verfahren nach Anspruch 61, bei dem der CMP-Prozess, wenn während des Schritts des Zurückätzens das Abschirmungsdielektrikum freigelegt wird, für eine im Voraus bestimmte Zeitdauer fortgesetzt wird, um das Polysilicium in den Gräben aktiver Gates und in dem Abschirmungs-Runner-Graben bis unmittelbar unter eine obere Oberfläche des Siliciumgebiets zu vertiefen.
  63. Verfahren nach Anspruch 61, das ferner umfasst: Ätzen des Polysiliciums in den Gräben aktiver Gates und in dem Abschirmungs-Runner-Graben bis unmittelbar unter eine obere Oberfläche des Siliciumgebiets nach dem Schritt des Zurückätzens, aber vor dem Polysiliciumvertiefungsschritt.
  64. Verfahren nach Anspruch 60, bei dem der Abschirmungs-Runner-Graben breiter als die Gräben aktiver Gates ist.
  65. Verfahren nach Anspruch 60, bei dem der Abschirmungs-Runner-Graben dieselbe Breite wie die Gräben aktiver Gates aufweist.
  66. Verfahren nach Anspruch 60, bei dem das Siliciumgebiet einen ersten Leitungstyp aufweist, wobei das Verfahren ferner umfasst: Ausbilden eines Wannengebiets eines zweiten Leitungstyps in dem Siliciumgebiet; Ausbilden von Source-Gebieten des ersten Leitungstyps in dem Wannengebiet; und Ausbilden einer Metallschicht, die mit dem Wannengebiet, mit den Source-Gebieten und mit einer in dem Abschirmungs-Runner-Graben ausgebildeten Abschirmungs-Runner-Elektrode elektrisch in Kontakt steht.
  67. Verfahren nach Anspruch 58, das ferner umfasst: Ausbilden eines Abschirmungs-Runner-Grabens und eines Gate-Runner-Grabens gleichzeitig mit dem Ausbilden der mehreren Gräben aktiver Gates, wobei der Abschirmungs-Runner-Graben und der Gate-Runner-Graben senkrecht zu den, aber an die Gräben aktiver Gates angrenzend verlaufen.
  68. Verfahren nach Anspruch 67, bei dem der Abschirmungs-Runner eine Abschirmungs-Runner-Elektrode enthält, die mit den Abschirmungselektroden in den Gräben aktiver Gates aneinandergrenzt und somit elektrisch verbunden ist, und bei dem der Gate-Runner-Graben eine Gate-Runner-Elektrode enthält, die mit den Gate-Elektroden in den Gräben aktiver Gates aneinandergrenzt und somit elektrisch verbunden ist.
  69. Verfahren nach Anspruch 58, bei dem das IPD unter Verwendung eines CMP-Prozesses ausgebildet wird.
  70. Verfahren nach Anspruch 58, bei dem die Gate-Elektroden unter Verwendung eines CMP-Prozesses ausgebildet werden.
  71. Verfahren nach Anspruch 58, bei dem das IPD und die Gate-Elektroden unter Verwendung eines CMP-Prozesses ausgebildet werden.
  72. Verfahren zum Ausbilden eines Feldeffekttransistors mit abgeschirmtem Gate, wobei das Verfahren umfasst: Ausbilden mehrerer Gräben aktiver Gates in einem Siliciumgebiet; Überziehen der unteren Seitenwände und der Böden der Gräben aktiver Gates mit einem Abschirmungsdielektrikum; Füllen eines Bodenabschnitts der Gräben aktiver Gates mit einer Abschirmungselektrode, die Polysilicium umfasst; unter Verwendung eines CMP-Prozesses Ausbilden eines Interpoly-Dielektrikums (IPD) über der Abschirmungselektrode in den Gräben aktiver Gates; Überziehen der oberen Seitenwände der Gräben aktiver Gates mit einem Gate-Dielektrikum; und Ausbilden einer Gate-Elektrode über dem IPD in einem oberen Abschnitt der Gräben aktiver Gates.
  73. Verfahren nach Anspruch 72, bei dem der Schritt des Ausbildens eines IPD umfasst: Ausbilden einer dielektrischen Schicht, die die Gräben aktiver Gates füllt und über den an die Gräben aktiver Gates angrenzenden Mesa-Gebieten verläuft; unter Verwendung eines CMP-Prozesses Zurückätzen der dielektrischen Schicht mit dem Abschirmungsdielektrikum, das als eine CMP-Sperrschicht dient; und Vertiefen der dielektrischen Schicht in die Gräben aktiver Gates bis in eine vorgegebene Tiefe, um dadurch über den Abschirmungselektroden das IPD auszubilden.
  74. Verfahren nach Anspruch 72, das ferner umfasst: Ausbilden eines Abschirmungs-Runner-Grabens gleichzeitig mit dem Ausbilden der mehreren Gräben aktiver Gates, wobei der Abschirmungs-Runner-Graben senkrecht zu den, aber an die Gräben aktiver Gates angrenzend verläuft.
  75. Verfahren nach Anspruch 74, bei dem gleichzeitig mit dem Schritt des Füllens eines Bodenabschnitts der Gräben aktiver Gates in dem Abschirmungs-Runner-Graben eine Abschirmungs-Runner-Elektrode ausgebildet wird, sodass die Abschirmungs-Runner-Elektrode bis unmittelbar unter eine obere Oberfläche des Siliciumgebiets vertieft wird, wobei der Schritt des Ausbildens eines IPD umfasst: Ausbilden einer dielektrischen Schicht, die die Gräben aktiver Gates und den Abschirmungs-Runner-Graben füllt, und Erweitern über die an die Gräben aktiver Gates und an den Abschirmungs-Runner-Graben angrenzenden Mesa-Gebiete; unter Verwendung eines CMP-Prozesses Zurückätzen der dielektrischen Schicht mit dem Abschirmungsdielektrikum, das als eine CMP-Sperrschicht dient; und unter Verwendung einer Maske zum Abdecken des Abschirmungs-Runner-Grabens Vertiefen der dielektrischen Schicht in die Gräben aktiver Gates bis in eine vorgegebene Tiefe, um dadurch über den Abschirmungselektroden das IPD auszubilden.
  76. Verfahren nach Anspruch 74, bei dem der Abschirmungs-Runner-Graben breiter als die Gräben aktiver Gates ist.
  77. Verfahren nach Anspruch 74, bei dem der Abschirmungs-Runner-Graben dieselbe Breite wie die Gräben aktiver Gates aufweist.
  78. Verfahren nach Anspruch 74, bei dem das Siliciumgebiet einen ersten Leitungstyp aufweist, wobei das Verfahren ferner umfasst: Ausbilden eines Wannengebiets eines zweiten Leitungstyps in dem Siliciumgebiet; Ausbilden von Source-Gebieten des ersten Leitungstyps in dem Wannengebiet; und Ausbilden einer Metallschicht, die mit dem Wannengebiet, mit den Source-Gebieten und mit einer in dem Abschirmungs-Runner-Graben ausgebildeten Abschirmungs-Runner-Elektrode elektrisch in Kontakt steht.
  79. Verfahren nach Anspruch 72, das ferner umfasst: Ausbilden eines Abschirmungs-Runner-Grabens und eines Gate-Runner-Grabens gleichzeitig mit dem Ausbilden der mehreren Gräben aktiver Gates, wobei der Abschirmungs-Runner-Graben und der Gate-Runner-Graben senkrecht zu den, aber an die Gräben aktiver Gates angrenzend verlaufen.
  80. Verfahren nach Anspruch 79, bei dem der Abschirmungs-Runner eine Abschirmungs-Runner-Elektrode enthält, die an die Abschirmungselektroden in den Gräben aktiver Gates angrenzend und somit elektrisch verbunden ist, und bei dem der Gate-Runner-Graben eine Gate-Runner-Elektrode enthält, die an die Gate-Elektroden in den Gräben aktiver Gates angrenzend und somit elektrisch verbunden ist.
  81. Verfahren nach Anspruch 72, bei dem die Gate-Elektroden unter Verwendung eines CMP-Prozesses ausgebildet werden.
  82. Verfahren zum Ausbilden eines Feldeffekttransistors mit abgeschirmtem Gate, wobei das Verfahren umfasst: Ausbilden mehrerer Gräben aktiver Gates in einem Siliciumgebiet; Überziehen der unteren Seitenwände und des Bodens der Gräben aktiver Gates mit einem Abschirmungsdielektrikum; Füllen eines Bodenabschnitts der Gräben aktiver Gates mit einer Abschirmungselektrode, die Polysilicium umfasst; Ausbilden eines Interpoly-Dielektrikums (IPD) über der Abschirmungselektrode in den Gräben aktiver Gates; Überziehen der oberen Seitenwände der Gräben aktiver Gates und der an die Gräben aktiver Gates angrenzenden Mesa-Oberflächen mit einem Gate-Dielektrikum; und unter Verwendung eines CMP-Prozesses Ausbilden einer Gate-Elektrode über dem IPD in einem oberen Abschnitt der Gräben aktiver Gates.
  83. Verfahren nach Anspruch 82, wobei der Schritt des Ausbildens einer Gate-Elektrode umfasst: Ausbilden einer Polysiliciumschicht, die die Gräben aktiver Gates füllt und über den an die Gräben aktiver Gates angrenzenden Mesa-Gebieten verläuft; und unter Verwendung eines CMP-Prozesses Zurückätzen der Polysiliciumschicht mit dem Abschirmungsdielektrikum, das als eine CMP-Sperrschicht dient.
  84. Verfahren nach Anspruch 82, das ferner umfasst: Ausbilden eines Abschirmungs-Runner-Grabens gleichzeitig mit dem Ausbilden der Gräben aktiver Gates, wobei der Abschirmungs-Runner-Graben senkrecht zu den, aber an die Gräben aktiver Gates angrenzend verläuft.
  85. Verfahren nach Anspruch 84, bei dem gleichzeitig mit dem Schritt des Füllens eines Bodenabschnitts der Gräben aktiver Gates in dem Abschirmungs-Runner-Graben eine Abschirmungs-Runner-Elektrode in der Weise ausgebildet wird, dass die Abschirmungs-Runner-Elektrode bis unmittelbar unter eine obere Oberfläche des Siliciumgebiets vertieft wird, wobei der Schritt des Ausbildens einer Polysiliciumschicht umfasst: Ausbilden einer Polysiliciumschicht, die die Gräben aktiver Gates füllt und über den Abschirmungs-Runner-Graben und über den an die Gräben aktiver Gates und an den Abschirmungs-Runner-Graben angrenzenden Mesa-Gebieten verläuft; und unter Verwendung eines CMP-Prozesses Zurückätzen der Polysiliciumschicht mit dem Gate-Dielektrikum, das als eine CMP-Sperrschicht dient.
  86. Verfahren nach Anspruch 84, bei dem der Abschirmungs-Runner-Graben breiter als die Gräben aktiver Gates ist.
  87. Verfahren nach Anspruch 84, bei dem der Abschirmungs-Runner-Graben dieselbe Breite wie die Gräben aktiver Gates aufweist.
  88. Verfahren nach Anspruch 84, bei dem das Siliciumgebiet einen ersten Leitungstyp aufweist, wobei das Verfahren ferner umfasst: Ausbilden eines Wannengebiets eines zweiten Leitungstyps in dem Siliciumgebiet; Ausbilden von Source-Gebieten des ersten Leitungstyps in dem Wannengebiet; und Ausbilden einer Metallschicht, die mit dem Wannengebiet, mit den Source-Gebieten und mit einer in dem Abschirmungs-Runner-Graben ausgebildeten Abschirmungs-Runner-Elektrode elektrisch in Kontakt steht.
  89. Verfahren nach Anspruch 82, das ferner umfasst: Ausbilden eines Abschirmungs-Runner-Grabens und eines Gate-Runner-Grabens gleichzeitig mit dem Ausbilden der mehreren Gräben aktiver Gates, wobei der Abschirmungs-Runner-Graben und der Gate-Runner-Graben senkrecht zu den, aber an die Gräben aktiver Gates angrenzend verlaufen.
  90. Verfahren nach Anspruch 82, bei dem der Abschirmungs-Runner eine Abschirmungs-Runner-Elektrode enthält, die mit den Abschirmungselektroden in den Gräben aktiver Gates aneinandergrenzt und somit elektrisch verbunden ist, und bei dem der Gate-Runner-Graben eine Gate-Runner-Elektrode enthält, die mit den Gate-Elektroden in den Gräben aktiver Gates aneinandergrenzt und somit elektrisch verbunden ist.
  91. Verfahren nach dem Anspruch 82, bei dem die Gate-Elektroden unter Verwendung eines CMP-Prozesses ausgebildet werden.
  92. Verfahren zum Ausbilden eines Trench-Gate-Feldeffekttransistors (Trench-Gate-FET), wobei das Verfahren umfasst: Ausbilden mehrerer Gräben in einem Siliciumgebiet eines ersten Leitungstyps; Ausbilden einer Gate-Elektrode in jedem Graben, wobei jede Gate-Elektrode von dem Siliciumgebiet elektrisch isoliert wird; und Ausbilden einer oberen Metallschicht unter Verwendung von CMP, wobei die obere Metallschicht mit Abschnitten der Siliciumgebiete elektrisch in Kontakt steht, aber von jeder Gate-Elektrode isoliert ist.
  93. Verfahren nach Anspruch 92, bei dem der Schritt des Ausbildens einer oberen Metallschicht umfasst: Ausbilden einer dielektrischen Schicht, die über den Gate-Elektroden und über dem Siliciumgebiet verläuft; unter Verwendung einer Kontaktmaske Ausbilden von Kontaktöffnungen in der dielektrischen Schicht; Ausbilden einer Schicht aus Metall, die die Kontaktöffnungen füllt und über den verbleibenden Abschnitten der dielektrischen Schicht verläuft; unter Verwendung von CMP Polieren der Metallschicht mit der dielektrischen Schicht, die als eine CMP-Sperrschicht dient, in der Weise, dass eine obere Oberfläche der verbleibenden Abschnitte der Metallschicht und eine obere Oberfläche der verbleibenden Abschnitte der dielektrischen Schicht im Wesentlichen koplanar sind.
  94. Verfahren nach Anspruch 92, das ferner umfasst: Ausbilden eines dicken Bodendielektrikums entlang eines Bodens jedes Grabens und Ausbilden eines Gate-Dielektrikums, mit dem die Seitenwände jedes Grabens überzogen werden, vor dem Schritt des Ausbildens einer Gate-Elektrode; Ausbilden eines Wannengebiets eines zweiten Leitungstyps in dem Siliciumgebiet; und Ausbilden von Source-Gebieten des ersten Leitungstyps in einen oberen Abschnitt des Wannengebiets, wobei die obere Metallschicht mit den Source-Gebieten und mit den Wannen-Gebieten elektrisch in Kontakt steht.
  95. Verfahren nach Anspruch 92, bei dem der Trench-Gate-FET ein FET mit abgeschirmtem Gate ist, wobei das Verfahren ferner umfasst: vor dem Schritt des Ausbildens einer Gate-Elektrode: Überziehen der unteren Seitenwände und des Bodens jedes Grabens mit einem Abschirmungsdielektrikum; Füllen eines Bodenabschnitts jedes Grabens mit einer Abschirmungselektrode, wobei jede Abschirmungselektrode durch das Abschirmungsdielektrikum von dem Siliciumgebiet isoliert wird; Ausbilden eines Interpoly-Dielektrikums (IPD) über jeder Abschirmungselektrode in jedem Graben; und Überziehen der oberen Seitenwände jedes Grabens mit einem Gate-Dielektrikum.
  96. Verfahren zum Ausbilden eines Trench-Gate-Feldeffekttransistors (Trench-Gate-FET), wobei das Verfahren umfasst: Ausbilden mehrerer Gräben in einem Siliciumgebiet eines ersten Leitungstyps; Ausbilden einer Gate-Elektrode in jedem Graben, wobei jede Gate-Elektrode von dem Siliciumgebiet isoliert wird; Ausbilden einer ersten Metallschicht mit mehreren Abschnitten, die voneinander isoliert sind, wobei wenigstens einer der meh reren Abschnitte mit dem Siliciumgebiet elektrisch in Kontakt steht, aber von jeder Gate-Elektrode isoliert wird; und unter Verwendung von CMP Ausbilden einer zweiten Metallschicht mit mehreren voneinander isolierten Abschnitten, wobei die zweite Metallschicht über der ersten Metallschicht verläuft, wobei einer oder mehrere Abschnitte der mehreren Abschnitte der zweiten Metallschicht mit einem oder mehreren entsprechenden Abschnitten der mehreren Abschnitte der ersten Metallschicht elektrisch in Kontakt stehen.
  97. Verfahren nach Anspruch 96, bei dem der Schritt des Ausbildens einer ersten Metallschicht umfasst: Ausbilden einer dielektrischen Schicht, die über den mehreren Gräben und über dem Siliciumgebiet verläuft; Verwenden einer Kontaktmaske, Ausbilden von Kontaktöffnungen in der dielektrischen Schicht; Ausbilden der ersten Metallschicht, die die Kontaktöffnungen füllt und über den verbleibenden Abschnitten der dielektrischen Schicht verläuft; unter Verwendung von CMP Polieren der ersten Metallschicht in der Weise, dass eine obere Oberfläche der verbleibenden Abschnitte der ersten Metallschicht und eine obere Oberfläche der verbleibenden Abschnitte der dielektrischen Schicht im Wesentlichen koplanar sind.
  98. Verfahren nach Anspruch 96, bei dem der Schritt des Ausbildens einer zweiten Metallschicht umfasst: Ausbilden einer dielektrischen Schicht über der ersten Metallschicht; unter Verwendung einer Kontaktmaske Ausbilden von Kontaktöffnungen in der dielektrischen Schicht; Ausbilden der zweiten Metallschicht, die die Kontaktöffnungen füllt und über den verbleibenden Abschnitten der dielektrischen Schicht verläuft; unter Verwendung von CMP Polieren der zweiten Metallschicht mit der dielektrischen Schicht, die als eine CMP-Sperrschicht dient, in der Weise, dass eine obere Oberfläche der verbleibenden Abschnitte der zweiten Metallschicht und eine obere Oberfläche der verbleibenden dielektrischen Schicht im Wesentlichen koplanar sind.
  99. Verfahren nach Anspruch 96, das ferner umfasst: Ausbilden eines dicken Bodendielektrikums entlang eines Bodens jedes Grabens und Ausbilden eines Gate-Dielektrikums, mit dem die Seitenwände jedes Grabens überzogen werden, vor dem Schritt des Ausbildens einer Gate-Elektrode; Ausbilden eines Wannengebiets eines zweiten Leitungstyps in dem Siliciumgebiet; und Ausbilden von Source-Gebieten des ersten Leitungstyps in einem oberen Abschnitt des Wannengebiets, wobei der wenigstens eine der mehreren Abschnitte der ersten Metallschicht mit den Source-Gebieten und mit den Wannengebieten elektrisch in Kontakt steht.
  100. Verfahren nach Anspruch 96, bei dem der Trench-Gate-FET ein FET mit abgeschirmtem Gate ist, wobei das Verfahren ferner umfasst: vor dem Schritt des Ausbildens einer Gate-Elektrode: Überziehen der unteren Seitenwände und des Bodens jedes Grabens mit einem Abschirmungsdielektrikum; Füllen eines Bodenabschnitts jedes Grabens mit einer Abschirmungselektrode, wobei jede Abschirmungselektrode durch das Abschirmungsdielektrikum von dem Siliciumgebiet isoliert wird; Ausbilden eines Interpoly-Dielektrikums (IPD) über jeder Abschirmungselektrode in jedem Graben; und Überziehen der oberen Seitenwände jedes Grabens mit einem Gate-Dielektrikum.
  101. Verfahren zum Ausbilden eines Trench-Gate-Feldeffekttransistors (Trench-Gate-FET), wobei das Verfahren umfasst: Ausbilden mehrerer Gräben in einem Siliciumgebiet eines ersten Leitungstyps; Ausbilden eines dicken Bodendielektrikums (TBD) entlang eines Bodens jedes Grabens unter Verwendung von CMP; und Ausbilden einer Gate-Elektrode über dem und in Kontakt mit dem TBD in jedem Graben.
  102. Verfahren nach Anspruch 101, das ferner umfasst: Ausbilden eines Gate-Dielektrikums, mit dem die Seitenwände jedes Grabens überzogen werden, vor dem Schritt des Ausbildens einer Gate-Elektrode; Ausbilden eines Wannengebiets eines zweiten Leitungstyps in dem Siliciumgebiet; und Ausbilden von Source-Gebieten des ersten Leitungstyps in einem oberen Abschnitt des Wannengebiets.
  103. Verfahren zum Ausbilden eines Trench-Gate-Feldeffekttransistors (Trench-Gate-FET), wobei das Verfahren umfasst: Ausbilden mehrerer Gräben in einem Siliciumgebiet eines ersten Leitungstyps; Ausbilden eines dicken Bodendielektrikums (TBD) entlang eines Bodens jedes Grabens; und Ausbilden einer Gate-Elektrode über dem und in Kontakt mit dem TBD in jedem Graben unter Verwendung von CMP.
  104. Verfahren nach Anspruch 103, das ferner umfasst: Ausbilden eines Gate-Dielektrikums, mit dem die Seitenwände jedes Grabens überzogen werden, vor dem Schritt des Ausbildens einer Gate-Elektrode; Ausbilden eines Wannengebiets eines zweiten Leitungstyps in dem Siliciumgebiet; und Ausbilden von Source-Gebieten des ersten Leitungstyps in einem oberen Abschnitt des Wannengebiets.
  105. Verfahren zum Ausbilden eines Trench-Gate-Feldeffekttransistors (Trench-Gate-FET), wobei das Verfahren umfasst: Ausbilden mehrerer Gräben in einem Siliciumgebiet eines ersten Leitungstyps; Ausbilden eines dicken Bodendielektrikums (TBD) entlang eines Bodens jedes Grabens; Ausbilden einer vertieften Gate-Elektrode über dem und in Kontakt mit dem TBD in jedem Graben; und Ausbilden einer dielektrischen Kappe über der und in Kontakt mit der vertieften Gate-Elektrode unter Verwendung von CMP.
  106. Verfahren nach Anspruch 105, das ferner umfasst: Ausbilden eines Gate-Dielektrikums, mit dem die Seitenwände jedes Grabens überzogen werden, vor dem Schritt des Ausbildens einer vertieften Gate-Elektrode; Ausbilden eines Wannengebiets eines zweiten Leitungstyps in dem Siliciumgebiet; und Ausbilden von Source-Gebieten des ersten Leitungstyps in einem oberen Abschnitt des Wannengebiets.
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