WO2023080093A1 - 半導体モジュール - Google Patents

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WO2023080093A1
WO2023080093A1 PCT/JP2022/040505 JP2022040505W WO2023080093A1 WO 2023080093 A1 WO2023080093 A1 WO 2023080093A1 JP 2022040505 W JP2022040505 W JP 2022040505W WO 2023080093 A1 WO2023080093 A1 WO 2023080093A1
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gate
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source
insulating film
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佑紀 中野
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ローム株式会社
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
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Definitions

  • Patent Document 1 discloses a semiconductor device including a semiconductor substrate, electrodes and a protective layer.
  • the electrode is arranged on the semiconductor substrate.
  • the protective layer has a laminate structure including an inorganic protective layer and an organic protective layer, and covers the electrodes.
  • One embodiment provides a semiconductor module that can improve reliability.
  • One embodiment includes a housing having a housing space, a chip having a main surface, main surface electrodes arranged on the main surface, terminal electrodes arranged on the main surface electrodes, and the terminal electrodes.
  • a semiconductor device arranged in the housing space, including a sealing insulator covering the periphery of the terminal electrode on the main surface so as to expose a part of the semiconductor device, and the sealing insulator being in contact with the and an insulating gel-like filler that fills the accommodation space and seals the semiconductor device in the accommodation space.
  • FIG. 1 is a plan view showing the semiconductor device according to the first embodiment.
  • FIG. FIG. 2 is a cross-sectional view taken along line II-II shown in FIG.
  • FIG. 3 is an enlarged plan view showing the main part of the inner part of the chip.
  • FIG. 4 is a cross-sectional view taken along line IV-IV shown in FIG.
  • FIG. 5 is an enlarged cross-sectional view showing the main part of the periphery of the chip.
  • FIG. 6 is a plan view showing a layout example of gate electrodes and source electrodes.
  • FIG. 7 is a plan view showing a layout example of the upper insulating film.
  • FIG. 8 is a plan view showing a semiconductor module according to the first embodiment on which the semiconductor device shown in FIG. 1 is mounted.
  • FIG. 9 is a cross-sectional view showing the semiconductor module shown in FIG. 8.
  • FIG. 10 is a circuit diagram showing the semiconductor module shown in FIG. 8.
  • FIG. 11 is a plan view showing a semiconductor module according to a second embodiment on which the semiconductor device shown in FIG. 1 is mounted.
  • 12 is a circuit diagram showing the semiconductor module shown in FIG. 11.
  • FIG. 13 is a plan view showing the semiconductor device according to the second embodiment.
  • FIG. 14 is a plan view showing the semiconductor device according to the third embodiment.
  • 15 is a cross-sectional view taken along line XV-XV shown in FIG. 15.
  • FIG. FIG. 16 is a circuit diagram showing an electrical configuration of the semiconductor device shown in FIG. 15.
  • Referring to FIG. FIG. 17 is a plan view showing the semiconductor device according to the fourth embodiment.
  • FIG. 18 is a cross-sectional view taken along line XVIII-XVIII shown in FIG. 17.
  • FIG. FIG. 19 is a plan view showing the semiconductor device according to the fifth embodiment.
  • FIG. 20 is a plan view showing the semiconductor device according to the sixth embodiment.
  • FIG. 21 is a plan view showing the semiconductor device according to the seventh embodiment.
  • FIG. 22 is a plan view showing the semiconductor device according to the eighth embodiment.
  • 23 is a cross-sectional view taken along line XXIII-XXIII shown in FIG. 22.
  • FIG. FIG. 24 is a cross-sectional view showing a modification of the chip applied to each embodiment.
  • FIG. 25 is a cross-sectional view showing a modification of the sealing insulator applied to each embodiment.
  • FIG. 1 is a plan view showing a semiconductor device 1A according to the first embodiment.
  • FIG. 2 is a cross-sectional view taken along line II-II shown in FIG.
  • FIG. 3 is an enlarged plan view showing the main part of the inner part of the chip 2.
  • FIG. 4 is a cross-sectional view taken along line IV-IV shown in FIG.
  • FIG. 5 is an enlarged cross-sectional view showing the main part of the periphery of the chip 2.
  • FIG. 6 is a plan view showing a layout example of the gate electrode 30 and the source electrode 32.
  • FIG. 7 is a plan view showing a layout example of the upper insulating film 38.
  • FIG. 1 is a plan view showing a semiconductor device 1A according to the first embodiment.
  • FIG. 2 is a cross-sectional view taken along line II-II shown in FIG.
  • FIG. 3 is an enlarged plan view showing the main part of the inner part of the chip 2.
  • FIG. 4 is a cross-sectional view taken along
  • a semiconductor device 1A in this embodiment includes a chip 2 that includes a wide bandgap semiconductor single crystal and is formed in a hexahedral shape (specifically, a rectangular parallelepiped shape). include. That is, the semiconductor device 1A is a "wide bandgap semiconductor device". Chip 2 may also be referred to as a "semiconductor chip” or a "wide bandgap semiconductor chip”.
  • a wide bandgap semiconductor is a semiconductor having a bandgap that exceeds the bandgap of Si (silicon). GaN (gallium nitride), SiC (silicon carbide) and C (diamond) are exemplified as wide bandgap semiconductors.
  • the chip 2 is, in this embodiment, a "SiC chip" containing a hexagonal SiC single crystal as an example of a wide bandgap semiconductor. That is, the semiconductor device 1A is a "SiC semiconductor device". Hexagonal SiC single crystals have a plurality of polytypes including 2H (Hexagonal)-SiC single crystals, 4H-SiC single crystals, 6H-SiC single crystals and the like. In this form an example is shown in which the chip 2 comprises a 4H—SiC single crystal, but this does not exclude the choice of other polytypes.
  • the chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4. ing.
  • the first main surface 3 and the second main surface 4 are formed in a quadrangular shape when viewed from the normal direction Z (hereinafter simply referred to as "plan view").
  • the normal direction Z is also the thickness direction of the chip 2 .
  • the first main surface 3 and the second main surface 4 are preferably formed by the c-plane of SiC single crystal.
  • the first main surface 3 is formed by the silicon surface of the SiC single crystal
  • the second main surface 4 is formed by the carbon surface of the SiC single crystal.
  • the first main surface 3 and the second main surface 4 may have an off angle inclined at a predetermined angle in a predetermined off direction with respect to the c-plane.
  • the off-direction is preferably the a-axis direction ([11-20] direction) of the SiC single crystal.
  • the off angle may exceed 0° and be 10° or less.
  • the off angle is preferably 5° or less.
  • the second main surface 4 may be a ground surface having grinding marks, or may be a smooth surface having no grinding marks.
  • the first side surface 5A and the second side surface 5B extend in the first direction X along the first main surface 3 and face the second direction Y intersecting (specifically, perpendicular to) the first direction X.
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X.
  • the first direction X may be the m-axis direction ([1-100] direction) of the SiC single crystal
  • the second direction Y may be the a-axis direction of the SiC single crystal.
  • the first direction X may be the a-axis direction of the SiC single crystal
  • the second direction Y may be the m-axis direction of the SiC single crystal.
  • the first to fourth side surfaces 5A to 5D may be ground surfaces having grinding marks, or may be smooth surfaces having no grinding marks.
  • the chip 2 may have a thickness of 5 ⁇ m or more and 250 ⁇ m or less with respect to the normal direction Z.
  • the thickness of the chip 2 may be 100 ⁇ m or less.
  • the thickness of the chip 2 is preferably 50 ⁇ m or less. It is particularly preferable that the thickness of the chip 2 is 40 ⁇ m or less.
  • the first to fourth side surfaces 5A to 5D may have lengths of 0.5 mm or more and 10 mm or less in plan view.
  • the length of the first to fourth side surfaces 5A to 5D is preferably 1 mm or more. It is particularly preferable that the lengths of the first to fourth side surfaces 5A to 5D are 2 mm or more. That is, it is preferable that the chip 2 has a plane area of 1 mm square or more (preferably 2 mm square or more) and a thickness of 100 ⁇ m or less (preferably 50 ⁇ m or less) in a cross-sectional view. The lengths of the first to fourth side surfaces 5A to 5D are set in the range of 4 mm or more and 6 mm or less in this embodiment.
  • the semiconductor device 1A includes an n-type (first conductivity type) first semiconductor region 6 formed in a region (surface layer portion) on the first main surface 3 side within the chip 2 .
  • the first semiconductor region 6 is formed in a layer extending along the first main surface 3 and exposed from the first main surface 3 and the first to fourth side surfaces 5A to 5D.
  • the first semiconductor region 6 consists of an epitaxial layer (specifically, a SiC epitaxial layer) in this embodiment.
  • the first semiconductor region 6 may have a thickness in the normal direction Z of 1 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of the first semiconductor region 6 is preferably 3 ⁇ m or more and 30 ⁇ m or less. It is particularly preferable that the thickness of the first semiconductor region 6 is 5 ⁇ m or more and 25 ⁇ m or less.
  • the semiconductor device 1A includes an n-type second semiconductor region 7 formed in a region (surface layer portion) on the second main surface 4 side within the chip 2 .
  • the second semiconductor region 7 is formed in a layer extending along the second main surface 4 and exposed from the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the second semiconductor region 7 has a higher n-type impurity concentration than the first semiconductor region 6 and is electrically connected to the first semiconductor region 6 .
  • the second semiconductor region 7 is made of a semiconductor substrate (specifically, a SiC semiconductor substrate) in this embodiment. That is, the chip 2 has a laminated structure including a semiconductor substrate and an epitaxial layer.
  • the second semiconductor region 7 may have a thickness of 1 ⁇ m or more and 200 ⁇ m or less with respect to the normal direction Z.
  • the thickness of the second semiconductor region 7 is preferably 5 ⁇ m or more and 50 ⁇ m or less. It is particularly preferable that the thickness of the second semiconductor region 7 is 5 ⁇ m or more and 20 ⁇ m or less.
  • the thickness of the second semiconductor region 7 is preferably 10 ⁇ m or more. Most preferably, the thickness of the second semiconductor region 7 is less than the thickness of the first semiconductor region 6 .
  • the resistance value for example, on-resistance
  • the thickness of the second semiconductor region 7 may exceed the thickness of the first semiconductor region 6 .
  • the semiconductor device 1A includes an active surface 8 formed on the first main surface 3, an outer surface 9, and first to fourth connection surfaces 10A to 10D (connecting surfaces).
  • the active surface 8, the outer surface 9 and the first to fourth connection surfaces 10A to 10D define a mesa portion 11 (plateau) on the first main surface 3.
  • the active surface 8 may be called "first surface”
  • the outer surface 9 may be called “second surface”
  • the first to fourth connection surfaces 10A to 10D may be called “connection surfaces”.
  • the active surface 8, the outer surface 9 and the first to fourth connection surfaces 10A-10D (that is, the mesa portion 11) may be regarded as components of the chip 2 (first main surface 3).
  • the active surface 8 is formed spaced inwardly from the periphery of the first main surface 3 (first to fourth side surfaces 5A to 5D).
  • the active surface 8 has a flat surface extending in the first direction X and the second direction Y. As shown in FIG. In this form, the active surface 8 is formed in a square shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the outer surface 9 is located outside the active surface 8 and recessed from the active surface 8 in the thickness direction of the chip 2 (the second main surface 4 side). Specifically, the outer surface 9 is recessed to a depth less than the thickness of the first semiconductor region 6 so as to expose the first semiconductor region 6 .
  • the outer side surface 9 extends in a belt shape along the active surface 8 in a plan view and is formed in an annular shape (specifically, a quadrangular annular shape) surrounding the active surface 8 .
  • the outer side surface 9 has flat surfaces extending in the first direction X and the second direction Y and formed substantially parallel to the active surface 8 .
  • the outer side surface 9 is continuous with the first to fourth side surfaces 5A to 5D.
  • the first to fourth connection surfaces 10A to 10D extend in the normal direction Z and connect the active surface 8 and the outer surface 9.
  • the first connection surface 10A is positioned on the first side surface 5A side
  • the second connection surface 10B is positioned on the second side surface 5B side
  • the third connection surface 10C is positioned on the third side surface 5C side
  • the fourth connection surface 10D. is located on the side of the fourth side surface 5D.
  • the first connection surface 10A and the second connection surface 10B extend in the first direction X and face the second direction Y.
  • the third connection surface 10C and the fourth connection surface 10D extend in the second direction Y and face the first direction X.
  • the first to fourth connection surfaces 10A to 10D may extend substantially vertically between the active surface 8 and the outer surface 9 so as to define a quadrangular prism-shaped mesa portion 11.
  • the first to fourth connection surfaces 10A to 10D may be inclined downward from the active surface 8 toward the outer surface 9 so that the mesa portion 11 in the shape of a truncated square pyramid is defined.
  • semiconductor device 1A includes mesa portion 11 formed in first semiconductor region 6 on first main surface 3 .
  • the mesa portion 11 is formed only in the first semiconductor region 6 and not formed in the second semiconductor region 7 .
  • a semiconductor device 1A includes a MISFET (Metal Insulator Semiconductor Field Effect Transistor) structure 12 formed on an active surface 8 (first main surface 3).
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • FIG. 2 the MISFET structure 12 is shown simplified by dashed lines. A specific structure of the MISFET structure 12 will be described below with reference to FIGS. 3 and 4.
  • FIG. 2 the MISFET structure 12 is shown simplified by dashed lines.
  • the MISFET structure 12 includes a p-type (second conductivity type) body region 13 formed on the surface layer of the active surface 8 .
  • the body region 13 is formed spaced from the bottom of the first semiconductor region 6 toward the active surface 8 side.
  • Body region 13 is formed in a layered shape extending along active surface 8 .
  • the body region 13 may be partially exposed from the first to fourth connection surfaces 10A to 10D.
  • the MISFET structure 12 includes an n-type source region 14 formed on the surface layer of the body region 13 .
  • the source region 14 has an n-type impurity concentration higher than that of the first semiconductor region 6 .
  • the source region 14 is formed spaced from the bottom of the body region 13 toward the active surface 8 side.
  • the source region 14 is formed in layers extending along the active surface 8 .
  • Source region 14 may be exposed from the entire active surface 8 .
  • the source region 14 may be exposed from part of the first to fourth connection surfaces 10A to 10D.
  • Source region 14 forms a channel in body region 13 with first semiconductor region 6 .
  • the MISFET structure 12 includes multiple gate structures 15 formed on the active surface 8 .
  • the plurality of gate structures 15 are arranged in the first direction X at intervals in plan view, and are formed in strips extending in the second direction Y, respectively.
  • a plurality of gate structures 15 extend through the body region 13 and the source region 14 to reach the first semiconductor region 6 .
  • a plurality of gate structures 15 control channel inversion and non-inversion within the body region 13 .
  • Each gate structure 15, in this form, includes a gate trench 15a, a gate insulating film 15b and a gate buried electrode 15c.
  • a gate trench 15 a is formed in the active surface 8 and defines the walls of the gate structure 15 .
  • the gate insulating film 15b covers the walls of the gate trench 15a.
  • the gate buried electrode 15c is buried in the gate trench 15a with the gate insulating film 15b interposed therebetween and faces the channel with the gate insulating film 15b interposed therebetween.
  • the MISFET structure 12 includes multiple source structures 16 formed on the active surface 8 .
  • a plurality of source structures 16 are arranged in regions between a pair of adjacent gate structures 15 on the active surface 8 .
  • the plurality of source structures 16 are each formed in a strip shape extending in the second direction Y in plan view.
  • a plurality of source structures 16 extend through the body region 13 and the source region 14 to reach the first semiconductor region 6 .
  • a plurality of source structures 16 have a depth that exceeds the depth of gate structures 15 .
  • the plurality of source structures 16 specifically has a depth approximately equal to the depth of the outer surface 9 .
  • Each source structure 16 includes a source trench 16a, a source insulating film 16b and a source buried electrode 16c.
  • a source trench 16 a is formed in the active surface 8 and defines the walls of the source structure 16 .
  • the source insulating film 16b covers the walls of the source trench 16a.
  • the source buried electrode 16c is buried in the source trench 16a with the source insulating film 16b interposed therebetween.
  • the MISFET structure 12 includes a plurality of p-type contact regions 17 respectively formed in regions along the plurality of source structures 16 within the chip 2 .
  • a plurality of contact regions 17 have a higher p-type impurity concentration than body region 13 .
  • Each contact region 17 covers the sidewalls and bottom walls of each source structure 16 and is electrically connected to body region 13 .
  • the MISFET structure 12 includes a plurality of p-type well regions 18 respectively formed in regions along the plurality of source structures 16 within the chip 2 .
  • Each well region 18 may have a p-type impurity concentration higher than body region 13 and lower than contact region 17 .
  • Each well region 18 covers the corresponding source structure 16 with the corresponding contact region 17 interposed therebetween.
  • Each well region 18 covers the sidewalls and bottom walls of corresponding source structure 16 and is electrically connected to body region 13 and contact region 17 .
  • semiconductor device 1A includes p-type outer contact region 19 formed in the surface layer of outer side surface 9 .
  • Outer contact region 19 has a p-type impurity concentration higher than that of body region 13 .
  • the outer contact region 19 is formed in a band-like shape extending along the active surface 8 and spaced apart from the peripheral edge of the active surface 8 and the peripheral edge of the outer side surface 9 in plan view.
  • the outer contact region 19 is formed in a ring shape (specifically, a square ring shape) surrounding the active surface 8 in plan view.
  • the outer contact region 19 is formed spaced apart from the bottom of the first semiconductor region 6 to the outer side surface 9 .
  • the outer contact region 19 is located on the bottom side of the first semiconductor region 6 with respect to the bottom walls of the plurality of gate structures 15 (source structures 16).
  • the semiconductor device 1A includes a p-type outer well region 20 formed in the surface layer portion of the outer side surface 9 .
  • the outer well region 20 has a p-type impurity concentration lower than that of the outer contact region 19 .
  • the p-type impurity concentration of the outer well region 20 is preferably approximately equal to the p-type impurity concentration of the well region 18 .
  • the outer well region 20 is formed in a region between the peripheral edge of the active surface 8 and the outer contact region 19 in plan view, and is formed in a strip shape extending along the active surface 8 .
  • the outer well region 20 is formed in an annular shape (specifically, a quadrangular annular shape) surrounding the active surface 8 in plan view.
  • the outer well region 20 is formed spaced apart from the bottom of the first semiconductor region 6 to the outer side surface 9 .
  • the outer well region 20 may be formed deeper than the outer contact region 19 .
  • the outer well region 20 is located on the bottom side of the first semiconductor region 6 with respect to the bottom walls of the plurality of gate structures 15 (source structures 16).
  • the outer well region 20 is electrically connected to the outer contact region 19.
  • the outer well region 20 extends from the outer contact region 19 side toward the first to fourth connection surfaces 10A to 10D and covers the first to fourth connection surfaces 10A to 10D.
  • Outer well region 20 is electrically connected to body region 13 at the surface layer of active surface 8 .
  • the semiconductor device 1A has at least one (preferably two or more and twenty or less) p-type field regions 21 formed in a region between the peripheral edge of the outer side surface 9 and the outer contact region 19 in the surface layer portion of the outer side surface 9. including.
  • the semiconductor device 1A includes five field regions 21 in this form.
  • a plurality of field regions 21 relax the electric field within the chip 2 at the outer surface 9 .
  • the number, width, depth, p-type impurity concentration, etc. of the field regions 21 are arbitrary and can take various values according to the electric field to be relaxed.
  • the plurality of field regions 21 are arranged at intervals from the outer contact region 19 side to the peripheral edge side of the outer surface 9 .
  • the plurality of field regions 21 are formed in strips extending along the active surface 8 in plan view.
  • the plurality of field regions 21 are formed in a ring shape (specifically, a square ring shape) surrounding the active surface 8 in plan view.
  • the plurality of field regions 21 are each formed as an FLR (Field Limiting Ring) region.
  • a plurality of field regions 21 are formed at intervals from the bottom of the first semiconductor region 6 to the outer surface 9 .
  • the plurality of field regions 21 are located on the bottom side of the first semiconductor region 6 with respect to the bottom walls of the plurality of gate structures 15 (source structures 16).
  • a plurality of field regions 21 may be formed deeper than the outer contact region 19 .
  • the innermost field region 21 may be connected to the outer contact region 19 .
  • the semiconductor device 1A includes a main surface insulating film 25 covering the first main surface 3.
  • Main surface insulating film 25 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the main surface insulating film 25 has a single layer structure made of a silicon oxide film in this embodiment.
  • Main surface insulating film 25 particularly preferably includes a silicon oxide film made of oxide of chip 2 .
  • the main surface insulating film 25 covers the active surface 8, the outer surface 9 and the first to fourth connection surfaces 10A to 10D.
  • the main surface insulating film 25 continues to the gate insulating film 15b and the source insulating film 16b, and covers the active surface 8 so as to expose the gate buried electrode 15c and the source buried electrode 16c.
  • the main surface insulating film 25 covers the outer surface 9 and the first to fourth connection surfaces 10A to 10D so as to cover the outer contact region 19, the outer well region 20 and the plurality of field regions 21. As shown in FIG.
  • the main surface insulating film 25 may be continuous with the first to fourth side surfaces 5A to 5D.
  • the outer wall of the main surface insulating film 25 may be a ground surface having grinding marks.
  • the outer wall of the main surface insulating film 25 may form one ground surface together with the first to fourth side surfaces 5A to 5D.
  • the outer wall of the main surface insulating film 25 may be formed with a space inwardly from the peripheral edge of the outer surface 9 to expose the first semiconductor region 6 from the peripheral edge of the outer surface 9 .
  • the semiconductor device 1A includes a sidewall structure 26 formed on the main surface insulating film 25 so as to cover at least one of the first to fourth connection surfaces 10A to 10D on the outer surface 9.
  • the sidewall structure 26 is formed in an annular shape (square annular shape) surrounding the active surface 8 in plan view.
  • the sidewall structure 26 may have a portion overlying the active surface 8 .
  • Sidewall structure 26 may comprise an inorganic insulator or polysilicon.
  • Sidewall structure 26 may be a sidewall interconnect electrically connected to source structure 16 .
  • the semiconductor device 1A includes an interlayer insulating film 27 formed on the main surface insulating film 25 .
  • Interlayer insulating film 27 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the interlayer insulating film 27 has a single-layer structure made of a silicon oxide film in this embodiment.
  • the interlayer insulating film 27 covers the active surface 8, the outer side surface 9 and the first to fourth connection surfaces 10A to 10D with the main surface insulating film 25 interposed therebetween. Specifically, the interlayer insulating film 27 covers the active surface 8, the outer side surface 9 and the first to fourth connection surfaces 10A to 10D with the sidewall structure 26 interposed therebetween. The interlayer insulating film 27 covers the MISFET structure 12 on the active surface 8 side, and covers the outer contact region 19, the outer well region 20 and the plurality of field regions 21 on the outer side surface 9 side.
  • the interlayer insulating film 27 continues to the first to fourth side surfaces 5A to 5D in this form.
  • the outer wall of the interlayer insulating film 27 may be a ground surface having grinding marks.
  • the outer wall of the interlayer insulating film 27 may form one ground surface together with the first to fourth side surfaces 5A to 5D.
  • the outer wall of the interlayer insulating film 27 may be formed spaced inwardly from the peripheral edge of the outer side surface 9 to expose the first semiconductor region 6 from the peripheral edge portion of the outer side surface 9 .
  • the semiconductor device 1A includes a gate electrode 30 arranged on the first main surface 3 (interlayer insulating film 27).
  • Gate electrode 30 may be referred to as a “gate main surface electrode”.
  • the gate electrode 30 is arranged in the inner part of the first main surface 3 with a space from the peripheral edge of the first main surface 3 .
  • a gate electrode 30 is arranged above the active surface 8 in this embodiment.
  • the gate electrode 30 is arranged in a region on the periphery of the active surface 8 and close to the central portion of the third connection surface 10C (third side surface 5C).
  • the gate electrode 30 is formed in a square shape in plan view.
  • the gate electrode 30 may be formed in a polygonal shape other than a square shape, a circular shape, or an elliptical shape in plan view.
  • the gate electrode 30 preferably has a plane area of 25% or less of the first main surface 3.
  • the planar area of gate electrode 30 may be 10% or less of first main surface 3 .
  • the gate electrode 30 may have a thickness of 0.5 ⁇ m or more and 15 ⁇ m or less.
  • the gate electrode 30 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film and a conductive polysilicon film.
  • the gate electrode 30 is made of at least one of a pure Cu film (a Cu film with a purity of 99% or higher), a pure Al film (an Al film with a purity of 99% or higher), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film. may contain one.
  • the gate electrode 30 has a laminated structure including a Ti film and an Al alloy film (AlSiCu alloy film in this embodiment) laminated in this order from the chip 2 side.
  • the semiconductor device 1A includes a source electrode 32 spaced from the gate electrode 30 and arranged on the first main surface 3 (interlayer insulating film 27).
  • the source electrode 32 may be referred to as a "source main surface electrode”.
  • the source electrode 32 is arranged in the inner part of the first main surface 3 with a space from the periphery of the first main surface 3 .
  • a source electrode 32 is arranged on the active surface 8 in this embodiment.
  • the source electrode 32 has a body electrode portion 33 and at least one (in this embodiment, a plurality of) extraction electrode portions 34A and 34B.
  • the body electrode portion 33 is arranged in a region on the side of the fourth side surface 5D (fourth connection surface 10D) with a gap from the gate electrode 30 in plan view, and faces the gate electrode 30 in the first direction X.
  • the body electrode portion 33 is formed in a polygonal shape (specifically, a rectangular shape) having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the multiple lead electrode portions 34A and 34B include a first lead electrode portion 34A on one side (first side surface 5A side) and a second lead electrode portion 34B on the other side (second side surface 5B side).
  • the first extraction electrode portion 34A is extracted from the body electrode portion 33 to a region located on one side (first side surface 5A side) in the second direction Y with respect to the gate electrode 30 in plan view, and extends in the second direction Y to the gate electrode portion 34A. It faces the electrode 30 .
  • the second extraction electrode portion 34B is extracted from the body electrode portion 33 to a region located on the other side (the second side surface 5B side) in the second direction Y with respect to the gate electrode 30 in plan view, and extends in the second direction Y to the gate electrode portion 34B. It faces the electrode 30 . That is, the plurality of extraction electrode portions 34A and 34B sandwich the gate electrode 30 from both sides in the second direction Y in plan view.
  • the source electrode 32 (body electrode portion 33 and lead-out electrode portions 34A and 34B) penetrates the interlayer insulating film 27 and the main surface insulating film 25 and electrically connects the plurality of source structures 16, the source regions 14 and the plurality of well regions 18. It is connected to the.
  • the source electrode 32 may be composed of only the body electrode portion 33 without the lead electrode portions 34A and 34B.
  • the source electrode 32 has a planar area exceeding that of the gate electrode 30 .
  • the plane area of the source electrode 32 is preferably 50% or more of the first main surface 3 . It is particularly preferable that the plane area of the source electrode 32 is 75% or more of the first main surface 3 .
  • the source electrode 32 may have a thickness of 0.5 ⁇ m or more and 15 ⁇ m or less.
  • the source electrode 32 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film and a conductive polysilicon film.
  • the source electrode 32 is composed of at least one of a pure Cu film (a Cu film with a purity of 99% or higher), a pure Al film (an Al film with a purity of 99% or higher), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film. It is preferred to include one.
  • the source electrode 32 has a laminated structure including a Ti film and an Al alloy film (AlSiCu alloy film in this embodiment) laminated in this order from the chip 2 side.
  • Source electrode 32 preferably comprises the same conductive material as gate electrode 30 .
  • the semiconductor device 1A includes at least one (a plurality in this embodiment) gate wirings 36A and 36B drawn from the gate electrode 30 onto the first main surface 3 (interlayer insulating film 27).
  • the plurality of gate wirings 36A, 36B preferably contain the same conductive material as the gate electrode 30 .
  • a plurality of gate lines 36A, 36B cover the active surface 8 and do not cover the outer surface 9 in this configuration.
  • a plurality of gate wirings 36A and 36B are led out to a region between the peripheral edge of the active surface 8 and the source electrode 32 in a plan view, and extend along the source electrode 32 in a strip shape.
  • the plurality of gate wirings 36A, 36B specifically includes a first gate wiring 36A and a second gate wiring 36B.
  • the first gate wiring 36A is drawn from the gate electrode 30 to a region on the first side surface 5A side in plan view.
  • the first gate line 36A has a strip-like portion extending in the second direction Y along the third side surface 5C and a strip-like portion extending in the first direction X along the first side surface 5A.
  • the second gate wiring 36B is drawn from the gate electrode 30 to a region on the second side surface 5B side in plan view.
  • the second gate line 36B has a strip-like portion extending in the second direction Y along the third side surface 5C and a strip-like portion extending in the first direction X along the second side surface 5B.
  • the plurality of gate wirings 36A and 36B intersect (specifically, perpendicularly) both ends of the plurality of gate structures 15 at the periphery of the active surface 8 (first main surface 3).
  • the multiple gate wirings 36A and 36B are electrically connected to the multiple gate structures 15 through the interlayer insulating film 27 .
  • the plurality of gate wirings 36A and 36B may be directly connected to the plurality of gate structures 15, or may be electrically connected to the plurality of gate structures 15 via a conductor film.
  • the semiconductor device 1A includes a source wiring 37 drawn from the source electrode 32 onto the first main surface 3 (interlayer insulating film 27).
  • Source line 37 preferably contains the same conductive material as source electrode 32 .
  • the source wiring 37 is formed in a strip shape extending along the periphery of the active surface 8 in a region closer to the outer surface 9 than the plurality of gate wirings 36A and 36B.
  • the source wiring 37 is formed in a ring shape (specifically, a square ring shape) surrounding the gate electrode 30, the source electrode 32 and the plurality of gate wirings 36A and 36B in plan view.
  • the source wiring 37 covers the sidewall structure 26 with the interlayer insulating film 27 interposed therebetween, and is drawn out from the active surface 8 side to the outer surface 9 side.
  • the source wiring 37 preferably covers the entire sidewall structure 26 over the entire circumference.
  • Source line 37 has a portion that penetrates interlayer insulating film 27 and main surface insulating film 25 on the side of outer surface 9 and is connected to outer surface 9 (specifically, outer contact region 19).
  • the source wiring 37 may be electrically connected to the sidewall structure 26 through the interlayer insulating film 27 .
  • the semiconductor device 1A includes an upper insulating film 38 that selectively covers the gate electrode 30, the source electrode 32, the plurality of gate wirings 36A and 36B, and the source wiring 37.
  • the upper insulating film 38 has a gate opening 39 that exposes the inner portion of the gate electrode 30 and covers the peripheral portion of the gate electrode 30 over the entire circumference.
  • the gate opening 39 is formed in a square shape in plan view.
  • the upper insulating film 38 has a source opening 40 that exposes the inner part of the source electrode 32 in plan view, and covers the peripheral edge of the source electrode 32 over the entire circumference.
  • the source opening 40 is formed in a polygonal shape along the source electrode 32 in plan view.
  • the upper insulating film 38 covers the entire area of the plurality of gate wirings 36A and 36B and the entire area of the source wiring 37 .
  • the upper insulating film 38 covers the sidewall structure 26 with the interlayer insulating film 27 interposed therebetween, and extends from the active surface 8 side to the outer surface 9 side.
  • the upper insulating film 38 is formed spaced inwardly from the periphery of the outer side surface 9 (first to fourth side surfaces 5A to 5D) and covers the outer contact region 19, the outer well region 20 and the plurality of field regions 21. are doing.
  • the upper insulating film 38 partitions the dicing streets 41 with the periphery of the outer side surface 9 .
  • the dicing street 41 is formed in a strip shape extending along the peripheral edges (first to fourth side surfaces 5A to 5D) of the outer side surface 9 in plan view.
  • the dicing street 41 is formed in an annular shape (specifically, a quadrangular annular shape) surrounding the inner portion (active surface 8) of the first main surface 3 in plan view.
  • the dicing street 41 exposes the interlayer insulating film 27 in this form.
  • the dicing streets 41 may expose the outer surface 9 .
  • the dicing street 41 may have a width of 1 ⁇ m or more and 200 ⁇ m or less.
  • the width of the dicing street 41 is the width in the direction perpendicular to the extending direction of the dicing street 41 .
  • the width of the dicing street 41 is preferably 5 ⁇ m or more and 50 ⁇ m or less.
  • the upper insulating film 38 preferably has a thickness exceeding the thickness of the gate electrode 30 and the thickness of the source electrode 32 .
  • the thickness of the upper insulating film 38 is preferably less than the thickness of the chip 2 .
  • the thickness of the upper insulating film 38 may be 3 ⁇ m or more and 35 ⁇ m or less.
  • the thickness of the upper insulating film 38 is preferably 25 ⁇ m or less.
  • the upper insulating film 38 has a laminated structure including an inorganic insulating film 42 and an organic insulating film 43 laminated in this order from the chip 2 side.
  • the upper insulating film 38 may include at least one of the inorganic insulating film 42 and the organic insulating film 43, and does not necessarily include the inorganic insulating film 42 and the organic insulating film 43 at the same time.
  • the inorganic insulating film 42 selectively covers the gate electrode 30, the source electrode 32, the plurality of gate wirings 36A and 36B, and the source wiring 37, and partially covers the gate opening 39, the source opening 40, and the dicing street 41. Some are partitioned.
  • the inorganic insulating film 42 may include at least one of a silicon oxide film, a silicon nitride film and a silicon oxynitride film.
  • the inorganic insulating film 42 preferably contains an insulating material different from that of the interlayer insulating film 27 .
  • the inorganic insulating film 42 preferably contains a silicon nitride film.
  • the inorganic insulating film 42 preferably has a thickness less than the thickness of the interlayer insulating film 27 .
  • the inorganic insulating film 42 may have a thickness of 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the organic insulating film 43 selectively covers the inorganic insulating film 42 and partitions part of the gate opening 39 , part of the source opening 40 and part of the dicing street 41 . Specifically, the organic insulating film 43 partially exposes the inorganic insulating film 42 on the wall surface of the gate opening 39 . Also, the organic insulating film 43 partially exposes the inorganic insulating film 42 on the wall surface of the source opening 40 . Further, the organic insulating film 43 partially exposes the inorganic insulating film 42 on the wall surface of the dicing street 41 .
  • the organic insulating film 43 may cover the inorganic insulating film 42 so that the inorganic insulating film 42 is not exposed from the wall surface of the gate opening 39 .
  • the organic insulating film 43 may cover the inorganic insulating film 42 so that the inorganic insulating film 42 is not exposed from the wall surface of the source opening 40 .
  • the organic insulating film 43 may cover the inorganic insulating film 42 so that the inorganic insulating film 42 is not exposed from the wall surfaces of the dicing streets 41 . In these cases, the organic insulating film 43 may cover the entire inorganic insulating film 42 .
  • the organic insulating film 43 is preferably made of a resin film other than thermosetting resin.
  • the organic insulating film 43 may be made of translucent resin or transparent resin.
  • the organic insulating film 43 may be made of a negative type or positive type photosensitive resin film.
  • the organic insulating film 43 is preferably made of a polyimide film, a polyamide film, or a polybenzoxazole film.
  • the organic insulating film 43 includes a polybenzoxazole film in this form.
  • the organic insulating film 43 preferably has a thickness exceeding the thickness of the inorganic insulating film 42 .
  • the thickness of the organic insulating film 43 preferably exceeds the thickness of the interlayer insulating film 27 . It is particularly preferable that the thickness of the organic insulating film 43 exceeds the thickness of the gate electrode 30 and the thickness of the source electrode 32 .
  • the thickness of the organic insulating film 43 may be 3 ⁇ m or more and 30 ⁇ m or less.
  • the thickness of the organic insulating film 43 is preferably 20 ⁇ m or less.
  • the semiconductor device 1A includes a gate terminal electrode 50 arranged on the gate electrode 30 .
  • the gate terminal electrode 50 is erected in a pillar shape on a portion of the gate electrode 30 exposed from the gate opening 39 .
  • the gate terminal electrode 50 has an area smaller than that of the gate electrode 30 in a plan view, and is arranged above the inner portion of the gate electrode 30 with a gap from the periphery of the gate electrode 30 .
  • the gate terminal electrode 50 has a gate terminal surface 51 and gate terminal sidewalls 52 .
  • Gate terminal surface 51 extends flat along first main surface 3 .
  • the gate terminal surface 51 may be a ground surface having grinding marks.
  • the gate terminal side wall 52 is located on the upper insulating film 38 (more specifically, the organic insulating film 43) in this embodiment.
  • the gate terminal electrode 50 includes portions in contact with the inorganic insulating film 42 and the organic insulating film 43 .
  • the gate terminal sidewall 52 extends substantially vertically in the normal direction Z. As shown in FIG. "Substantially vertical” also includes a form extending in the stacking direction while curving (meandering).
  • Gate terminal sidewall 52 includes a portion facing gate electrode 30 with upper insulating film 38 interposed therebetween.
  • the gate terminal side walls 52 are preferably smooth surfaces without grinding marks.
  • the gate terminal electrode 50 has a first projecting portion 53 projecting outward from the lower end portion of the gate terminal side wall 52 .
  • the first projecting portion 53 is formed in a region closer to the upper insulating film 38 (organic insulating film 43 ) than the intermediate portion of the gate terminal side wall 52 .
  • the first projecting portion 53 extends along the outer surface of the upper insulating film 38 in a cross-sectional view, and is formed in a tapered shape in which the thickness gradually decreases from the gate terminal side wall 52 toward the tip portion.
  • the first projecting portion 53 has a sharp tip that forms an acute angle.
  • the gate terminal electrode 50 without the first projecting portion 53 may be formed.
  • the gate terminal electrode 50 preferably has a thickness exceeding the thickness of the gate electrode 30 .
  • the thickness of gate terminal electrode 50 is defined by the distance between gate electrode 30 and gate terminal surface 51 . It is particularly preferable that the thickness of the gate terminal electrode 50 exceeds the thickness of the upper insulating film 38 .
  • the thickness of the gate terminal electrode 50 exceeds the thickness of the chip 2 in this embodiment. Of course, the thickness of the gate terminal electrode 50 may be less than the thickness of the chip 2 .
  • the thickness of the gate terminal electrode 50 may be 10 ⁇ m or more and 300 ⁇ m or less.
  • the thickness of the gate terminal electrode 50 is preferably 30 ⁇ m or more. It is particularly preferable that the thickness of the gate terminal electrode 50 is 80 ⁇ m or more and 200 ⁇ m or less.
  • the planar area of the gate terminal electrode 50 is adjusted according to the planar area of the first main surface 3 .
  • the planar area of the gate terminal electrode 50 is defined by the planar area of the gate terminal surface 51 .
  • the planar area of gate terminal electrode 50 is preferably 25% or less of first main surface 3 .
  • the planar area of the gate terminal electrode 50 may be 10% or less of the first main surface 3 .
  • the plane area of the gate terminal electrode 50 may be 0.4 mm square or more.
  • Gate terminal electrode 50 may be formed in a polygonal shape (for example, rectangular shape) having a plane area of 0.4 mm ⁇ 0.7 mm or more.
  • the gate terminal electrode 50 is formed in a polygonal shape (quadrangular shape with four rectangular notched corners) having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the gate terminal electrode 50 may be formed in a rectangular shape, a polygonal shape other than a rectangular shape, a circular shape, or an elliptical shape in plan view.
  • the gate terminal electrode 50 has a laminated structure including a first gate conductor film 55 and a second gate conductor film 56 laminated in this order from the gate electrode 30 side.
  • the first gate conductor film 55 may contain a Ti-based metal film.
  • the first gate conductor film 55 may have a single layer structure made of a Ti film or a TiN film.
  • the first gate conductor film 55 may have a laminated structure including a Ti film and a TiN film laminated in any order.
  • the first gate conductor film 55 has a thickness less than the thickness of the gate electrode 30 .
  • the first gate conductor film 55 covers the gate electrode 30 in the form of a film in the gate opening 39 and is pulled out on the upper insulating film 38 in the form of a film.
  • the first gate conductor film 55 forms part of the first projecting portion 53 .
  • the first gate conductor film 55 is not necessarily formed and may be removed.
  • the second gate conductor film 56 forms the main body of the gate terminal electrode 50 .
  • the second gate conductor film 56 may contain a Cu-based metal film.
  • the Cu-based metal film may be a pure Cu film (a Cu film with a purity of 99% or more) or a Cu alloy film.
  • the second gate conductor film 56 includes a pure Cu plating film in this embodiment.
  • the second gate conductor film 56 preferably has a thickness exceeding the thickness of the gate electrode 30 . It is particularly preferable that the thickness of the second gate conductor film 56 exceeds the thickness of the upper insulating film 38 . The thickness of the second gate conductor film 56 exceeds the thickness of the chip 2 in this embodiment.
  • the second gate conductor film 56 covers the gate electrode 30 in the gate opening 39 with the first gate conductor film 55 interposed therebetween, and is pulled out in the form of a film onto the upper insulating film 38 with the first gate conductor film 55 interposed therebetween. ing.
  • the second gate conductor film 56 forms part of the first projecting portion 53 . That is, the first projecting portion 53 has a laminated structure including the first gate conductor film 55 and the second gate conductor film 56 .
  • the second gate conductor film 56 preferably has a thickness exceeding the thickness of the first gate conductor film 55 within the first projecting portion 53 .
  • the semiconductor device 1A includes a source terminal electrode 60 arranged on the source electrode 32 .
  • the source terminal electrode 60 is erected in a columnar shape on a portion of the source electrode 32 exposed from the source opening 40 .
  • the source terminal electrode 60 has an area smaller than the area of the source electrode 32 in a plan view, and is arranged above the inner portion of the source electrode 32 with a gap from the periphery of the source electrode 32 .
  • the source terminal electrode 60 is arranged on the body electrode portion 33 of the source electrode 32 and is not arranged on the extraction electrode portions 34A and 34B of the source electrode 32. Thereby, the facing area between the gate terminal electrode 50 and the source terminal electrode 60 is reduced.
  • a conductive adhesive such as solder or metal paste is attached to the gate terminal electrode 50 and the source terminal electrode 60.
  • a conductive joining member such as a conductive plate or a conductive wire (eg, bonding wire) may be connected to the gate terminal electrode 50 and the source terminal electrode 60 . In this case, the risk of a short circuit between the conductive joint member on the gate terminal electrode 50 side and the conductive joint member on the source terminal electrode 60 side can be reduced.
  • the source terminal electrode 60 has a source terminal surface 61 and source terminal sidewalls 62 .
  • the source terminal surface 61 extends flat along the first main surface 3 .
  • the source terminal surface 61 may be a ground surface having grinding marks.
  • the source terminal sidewall 62 is located on the upper insulating film 38 (specifically, the organic insulating film 43) in this embodiment.
  • the source terminal electrode 60 includes portions in contact with the inorganic insulating film 42 and the organic insulating film 43 .
  • the source terminal sidewall 62 extends substantially vertically in the normal direction Z. As shown in FIG. "Substantially vertical” also includes a form extending in the stacking direction while curving (meandering).
  • Source terminal sidewall 62 includes a portion facing source electrode 32 with upper insulating film 38 interposed therebetween.
  • the source terminal sidewall 62 preferably has a smooth surface without grinding marks.
  • the source terminal electrode 60 has a second projecting portion 63 projecting outward from the lower end portion of the source terminal side wall 62 in this embodiment.
  • the second projecting portion 63 is formed in a region closer to the upper insulating film 38 (organic insulating film 43 ) than the intermediate portion of the source terminal side wall 62 .
  • the second projecting portion 63 extends along the outer surface of the upper insulating film 38 in a cross-sectional view, and is formed in a tapered shape in which the thickness gradually decreases from the source terminal side wall 62 toward the tip portion.
  • the second projecting portion 63 has a sharp tip that forms an acute angle.
  • the source terminal electrode 60 without the second projecting portion 63 may be formed.
  • the source terminal electrode 60 preferably has a thickness exceeding the thickness of the source electrode 32 .
  • the thickness of source terminal electrode 60 is defined by the distance between source electrode 32 and source terminal surface 61 . It is particularly preferable that the thickness of the source terminal electrode 60 exceeds the thickness of the upper insulating film 38 . The thickness of the source terminal electrode 60 exceeds the thickness of the chip 2 in this embodiment.
  • the thickness of the source terminal electrode 60 may be less than the thickness of the chip 2.
  • the thickness of the source terminal electrode 60 may be 10 ⁇ m or more and 300 ⁇ m or less.
  • the thickness of the source terminal electrode 60 is preferably 30 ⁇ m or more. It is particularly preferable that the thickness of the source terminal electrode 60 is 80 ⁇ m or more and 200 ⁇ m or less.
  • the thickness of the source terminal electrode 60 is approximately equal to the thickness of the gate terminal electrode 50 .
  • the planar area of the source terminal electrode 60 is adjusted according to the planar area of the first main surface 3 .
  • the planar area of the source terminal electrode 60 is defined by the planar area of the source terminal surface 61 .
  • the planar area of the source terminal electrode 60 preferably exceeds the planar area of the gate terminal electrode 50 .
  • the plane area of the source terminal electrode 60 is preferably 50% or more of the first main surface 3 . It is particularly preferable that the plane area of the source terminal electrode 60 is 75% or more of the first main surface 3 .
  • the plane area of the source terminal electrode 60 is preferably 0.8 mm square or more. In this case, it is particularly preferable that the plane area of the source terminal electrode 60 is 1 mm square or more.
  • the source terminal electrode 60 may be formed in a polygonal shape having a plane area of 1 mm ⁇ 1.4 mm or more. In this form, the source terminal electrode 60 is formed in a square shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view. Of course, the source terminal electrode 60 may be formed in a polygonal shape other than a square shape, a circular shape, or an elliptical shape in plan view.
  • the source terminal electrode 60 has a laminated structure including a first source conductor film 67 and a second source conductor film 68 laminated in this order from the source electrode 32 side.
  • the first source conductor film 67 may contain a Ti-based metal film.
  • the first source conductor film 67 may have a single layer structure made of a Ti film or a TiN film.
  • the first source conductor film 67 may have a laminated structure including a Ti film and a TiN film laminated in any order.
  • the first source conductor film 67 is preferably made of the same conductive material as the first gate conductor film 55 .
  • the first source conductor film 67 has a thickness less than the thickness of the source electrode 32 .
  • the first source conductor film 67 covers the source electrode 32 in the form of a film in the source opening 40 and is pulled out on the upper insulating film 38 in the form of a film.
  • the first source conductor film 67 forms part of the second projecting portion 63 .
  • the thickness of the first source conductor film 67 is approximately equal to the thickness of the first gate conductor film 55 .
  • the first source conductor film 67 does not necessarily have to be formed and may be removed.
  • the second source conductor film 68 forms the main body of the source terminal electrode 60 .
  • the second source conductor film 68 may contain a Cu-based metal film.
  • the Cu-based metal film may be a pure Cu film (a Cu film with a purity of 99% or more) or a Cu alloy film.
  • the second source conductor film 68 includes a pure Cu plating film in this embodiment.
  • the second source conductor film 68 is preferably made of the same conductive material as the second gate conductor film 56 .
  • the second source conductor film 68 preferably has a thickness exceeding the thickness of the source electrode 32 . It is particularly preferable that the thickness of the second source conductor film 68 exceeds the thickness of the upper insulating film 38 . The thickness of the second source conductor film 68 exceeds the thickness of the chip 2 in this embodiment. The thickness of the second source conductor film 68 is approximately equal to the thickness of the second gate conductor film 56 .
  • the second source conductor film 68 covers the source electrode 32 in the source opening 40 with the first source conductor film 67 interposed therebetween, and is pulled out in the form of a film onto the upper insulating film 38 with the first source conductor film 67 interposed therebetween. ing.
  • the second source conductor film 68 forms part of the second projecting portion 63 . That is, the second projecting portion 63 has a laminated structure including the first source conductor film 67 and the second source conductor film 68 .
  • the second source conductor film 68 preferably has a thickness exceeding the thickness of the first source conductor film 67 within the second protruding portion 63 .
  • the semiconductor device 1A includes a sealing insulator 71 that covers the first main surface 3.
  • the sealing insulator 71 covers the periphery of the gate terminal electrode 50 and the periphery of the source terminal electrode 60 so as to expose a portion of the gate terminal electrode 50 and a portion of the source terminal electrode 60 on the first main surface 3 . are doing.
  • the encapsulating insulator 71 covers the active surface 8, the outer surface 9 and the first to fourth connection surfaces 10A to 10D so as to expose the gate terminal electrode 50 and the source terminal electrode 60. As shown in FIG.
  • the encapsulation insulator 71 exposes the gate terminal surface 51 and the source terminal surface 61 and covers the gate terminal sidewalls 52 and the source terminal sidewalls 62 .
  • the sealing insulator 71 covers the first projecting portion 53 of the gate terminal electrode 50 and faces the upper insulating film 38 with the first projecting portion 53 interposed therebetween.
  • the sealing insulator 71 prevents the gate terminal electrode 50 from coming off.
  • the sealing insulator 71 covers the second projecting portion 63 of the source terminal electrode 60 and faces the upper insulating film 38 with the second projecting portion 63 interposed therebetween.
  • the sealing insulator 71 prevents the source terminal electrode 60 from coming off.
  • the sealing insulator 71 covers the dicing street 41 at the periphery of the outer surface 9 .
  • the sealing insulator 71 directly covers the interlayer insulating film 27 at the dicing street 41 in this embodiment.
  • the sealing insulator 71 directly covers the chip 2 and the main surface insulating film 25 on the dicing street 41.
  • the sealing insulator 71 has an insulating main surface 72 and insulating side walls 73 .
  • the insulating main surface 72 extends flat along the first main surface 3 .
  • Insulating main surface 72 forms one flat surface with gate terminal surface 51 and source terminal surface 61 .
  • the insulating main surface 72 may be a ground surface having grinding marks. In this case, the insulating main surface 72 preferably forms one ground surface together with the gate terminal surface 51 and the source terminal surface 61 .
  • the insulating side wall 73 extends from the periphery of the insulating main surface 72 toward the chip 2 and forms one flat surface together with the first to fourth side surfaces 5A to 5D.
  • the insulating side wall 73 is formed substantially perpendicular to the insulating main surface 72 .
  • the angle formed between insulating side wall 73 and insulating main surface 72 may be 88° or more and 92° or less.
  • the insulating side wall 73 may consist of a ground surface with grinding marks.
  • the insulating sidewall 73 may form one grinding surface with the first to fourth side surfaces 5A to 5D.
  • the encapsulating insulator 71 preferably has a thickness exceeding the thickness of the gate electrode 30 and the thickness of the source electrode 32 . It is particularly preferable that the thickness of the sealing insulator 71 exceeds the thickness of the upper insulating film 38 . The thickness of the encapsulation insulator 71 exceeds the thickness of the chip 2 in this embodiment. Of course, the thickness of the encapsulating insulator 71 may be less than the thickness of the chip 2 . The thickness of the sealing insulator 71 may be 10 ⁇ m or more and 300 ⁇ m or less. The thickness of the sealing insulator 71 is preferably 30 ⁇ m or more.
  • the thickness of the sealing insulator 71 is 80 ⁇ m or more and 200 ⁇ m or less.
  • the thickness of encapsulating insulator 71 is approximately equal to the thickness of gate terminal electrode 50 and the thickness of source terminal electrode 60 .
  • the sealing insulator 71 contains a matrix resin, multiple fillers, and multiple flexible particles (flexible agents).
  • the sealing insulator 71 is configured such that its mechanical strength is adjusted by the matrix resin, multiple fillers, and multiple flexible particles.
  • the sealing insulator 71 only needs to contain a matrix resin, and the presence or absence of fillers and flexible particles is optional.
  • the sealing insulator 71 may contain a coloring material such as carbon black for coloring the matrix resin.
  • the matrix resin is preferably made of a thermosetting resin.
  • the matrix resin may contain at least one of epoxy resin, phenolic resin, and polyimide resin, which are examples of thermosetting resins.
  • the matrix resin, in this form, contains an epoxy resin.
  • the plurality of fillers are composed of one or both of spherical objects made of insulators and amorphous objects made of insulators, and are added to the matrix resin.
  • Amorphous objects have random shapes other than spheres, such as grains, fragments, and crushed pieces.
  • the amorphous object may have corners.
  • the plurality of fillers are each composed of a spherical object from the viewpoint of suppressing damage due to filler attack.
  • the plurality of fillers may contain at least one of ceramics, oxides and nitrides.
  • the plurality of fillers in this form, are each composed of silicon oxide particles (silica particles).
  • a plurality of fillers may each have a particle size of 1 nm or more and 100 ⁇ m or less.
  • the particle size of the plurality of fillers is preferably 50 ⁇ m or less.
  • the sealing insulator 71 preferably contains a plurality of fillers with different particle sizes.
  • the plurality of fillers may include a plurality of small-diameter fillers, a plurality of medium-diameter fillers, and a plurality of large-diameter fillers.
  • the plurality of fillers are preferably added to the matrix resin at a content rate (density) in the order of small-diameter filler, medium-diameter filler, and large-diameter filler.
  • the small-diameter filler may have a thickness less than the thickness of the source electrode 32 (the thickness of the gate electrode 30).
  • the particle size of the small-diameter filler may be 1 nm or more and 1 ⁇ m or less.
  • the medium-diameter filler may have a thickness exceeding the thickness of the source electrode 32 and equal to or less than the thickness of the upper insulating film 38 .
  • the particle diameter of the medium-diameter filler may be 1 ⁇ m or more and 20 ⁇ m or less.
  • the large-diameter filler may have a thickness exceeding the thickness of the upper insulating film 38 .
  • the plurality of fillers includes at least one large diameter filler that exceeds any one of the thickness of the first semiconductor region 6 (epitaxial layer), the thickness of the second semiconductor region 7 (substrate) and the thickness of the chip 2. good too.
  • the particle size of the large-diameter filler may be 20 ⁇ m or more and 100 ⁇ m or less.
  • the particle size of the large-diameter filler is preferably 50 ⁇ m or less.
  • the average particle size of the plurality of fillers may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the average particle size of the plurality of fillers is preferably 4 ⁇ m or more and 8 ⁇ m or less.
  • the plurality of fillers need not contain all of the small-diameter fillers, medium-diameter fillers and large-diameter fillers at the same time, and may be composed of either one or both of the small-diameter fillers and the medium-diameter fillers.
  • the maximum particle size of the plurality of fillers (medium-sized fillers) may be 10 ⁇ m or less.
  • the encapsulation insulator 71 may include a plurality of filler fragments having broken particle shapes at the surface of the insulating main surface 72 and the surface of the insulating sidewalls 73 .
  • the plurality of filler pieces may each be formed of a portion of the small-diameter filler, a portion of the medium-diameter filler, and a portion of the large-diameter filler.
  • the plurality of filler pieces located on the insulating main surface 72 side have broken portions formed along the insulating main surface 72 so as to face the insulating main surface 72 .
  • a plurality of filler pieces located on the side of the insulating sidewall 73 have broken portions formed along the insulating sidewall 73 so as to face the insulating sidewall 73 .
  • the broken portions of the plurality of filler pieces may be exposed from the insulating main surface 72 and the insulating sidewalls 73, or may be partially or wholly covered with the matrix resin. Since the plurality of filler pieces are located on the surface layers of the insulating main surface 72 and the insulating side walls 73, they do not affect the structures on the chip 2 side.
  • a plurality of flexible particles are added to the matrix resin.
  • the plurality of flexible particles may include at least one of silicon-based flexible particles, acrylic-based flexible particles, and butadiene-based flexible particles.
  • the encapsulating insulator 71 preferably contains silicon-based flexing particles.
  • the plurality of flexing particles have an average particle size less than the average particle size of the plurality of fillers.
  • the average particle size of the plurality of flexible particles is preferably 1 nm or more and 1 ⁇ m or less.
  • the maximum particle size of the plurality of flexible particles is preferably 1 ⁇ m or less.
  • the plurality of flexible particles are added to the matrix resin so that the ratio of the total cross-sectional area per unit cross-sectional area is 0.1% or more and 10% or less.
  • the plurality of flexible particles are added to the matrix resin at a content in the range of 0.1% by weight to 10% by weight.
  • the average particle size and content of the plurality of flexible particles are appropriately adjusted according to the elastic modulus to be imparted to the sealing insulator 71 during and/or after manufacturing.
  • the semiconductor device 1A includes a drain electrode 77 (second main surface electrode) that covers the second main surface 4 .
  • Drain electrode 77 is electrically connected to second main surface 4 .
  • Drain electrode 77 forms ohmic contact with second semiconductor region 7 exposed from second main surface 4 .
  • the drain electrode 77 may cover the entire second main surface 4 so as to be continuous with the periphery of the chip 2 (first to fourth side surfaces 5A to 5D).
  • the drain electrode 77 may cover the second main surface 4 with a space inward from the periphery of the chip 2 .
  • the drain electrode 77 is configured such that a drain-source voltage of 500 V or more and 3000 V or less is applied between the drain electrode 77 and the source terminal electrode 60 . That is, the chip 2 is formed so that a voltage of 500 V or more and 3000 V or less is applied between the first principal surface 3 and the second principal surface 4 .
  • the semiconductor device 1A includes the chip 2, the gate electrode 30 (source electrode 32: main surface electrode), the gate terminal electrode 50 (source terminal electrode 60), and the sealing insulator 71.
  • Chip 2 has a first main surface 3 .
  • Gate electrode 30 (source electrode 32 ) is arranged on first main surface 3 .
  • the gate terminal electrode 50 (source terminal electrode 60) is arranged on the gate electrode 30 (source electrode 32).
  • the sealing insulator 71 covers the periphery of the gate terminal electrode 50 (source terminal electrode 60) on the first main surface 3 so as to partially expose the gate terminal electrode 50 (source terminal electrode 60). .
  • the sealing insulator 71 can protect the object to be sealed from external forces and moisture (moisture).
  • the object to be sealed can be protected from damage (including peeling) caused by external force and deterioration (including corrosion) caused by humidity. This can suppress shape defects and variations in electrical characteristics. Therefore, it is possible to provide the semiconductor device 1A with improved reliability.
  • the semiconductor device 1A preferably includes an upper insulating film 38 that partially covers the gate electrode 30 (source electrode 32). According to this structure, the object to be covered can be protected from external force and moisture by the upper insulating film 38 . In other words, according to this structure, the object to be sealed can be protected by both the upper insulating film 38 and the sealing insulator 71 .
  • the sealing insulator 71 preferably has a portion that directly covers the upper insulating film 38 .
  • the sealing insulator 71 preferably has a portion covering the gate electrode 30 (source electrode 32) with the upper insulating film 38 interposed therebetween.
  • the gate terminal electrode 50 (source terminal electrode 60 ) preferably has a portion directly covering the upper insulating film 38 .
  • the upper insulating film 38 preferably includes one or both of the inorganic insulating film 42 and the organic insulating film 43 .
  • the organic insulating film 43 is preferably made of a photosensitive resin film.
  • the upper insulating film 38 is preferably thicker than the gate electrode 30 (source electrode 32). Upper insulating film 38 is preferably thinner than chip 2 .
  • the encapsulating insulator 71 is preferably thicker than the gate electrode 30 (source electrode 32).
  • the sealing insulator 71 is preferably thicker than the upper insulating film 38 . It is particularly preferred that the encapsulating insulator 71 is thicker than the chip 2 .
  • the sealing insulator 71 preferably contains a thermosetting resin (matrix resin). According to this structure, the thermosetting resin can enhance durability and waterproofness. Encapsulating insulator 71 preferably includes a plurality of fillers added to a thermosetting resin. According to this structure, the strength of the sealing insulator 71 can be adjusted with a plurality of fillers. The encapsulating insulator 71 preferably includes a plurality of flexibilizing particles (flexibilizers) added to a thermosetting resin. This structure allows the elastic modulus of the sealing insulator 71 to be adjusted by the plurality of flexing particles.
  • flexing particles flexibilizing particles
  • the sealing insulator 71 preferably exposes the gate terminal surface 51 (source terminal surface 61) of the gate terminal electrode 50 (source terminal electrode 60) and covers the gate terminal sidewall 52 (source terminal sidewall 62). . That is, the sealing insulator 71 preferably protects the gate terminal electrode 50 (source terminal electrode 60) from the side of the gate terminal sidewall 52 (source terminal sidewall 62).
  • the sealing insulator 71 preferably has an insulating main surface 72 forming one flat surface with the gate terminal surface 51 (source terminal surface 61).
  • the encapsulating insulator 71 preferably has insulating sidewalls 73 forming one flat surface with the first to fourth side surfaces 5A to 5D (side surfaces) of the chip 2 . According to this structure, the object to be sealed located on the first main surface 3 side can be appropriately protected by the sealing insulator 71 .
  • the above configuration provides a gate terminal electrode 50 (source terminal electrode 60) having a relatively large plane area and/or a relatively large thickness for a chip 2 having a relatively large plane area and/or a relatively small thickness. is effective when applying The gate terminal electrode 50 (source terminal electrode 60) having a relatively large plane area and/or a relatively large thickness is also effective in absorbing heat generated on the chip 2 side and dissipating it to the outside.
  • the gate terminal electrode 50 is preferably thicker than the gate electrode 30 (source electrode 32).
  • the gate terminal electrode 50 (source terminal electrode 60 ) is preferably thicker than the upper insulating film 38 . It is particularly preferable that the gate terminal electrode 50 (source terminal electrode 60 ) be thicker than the chip 2 .
  • the gate terminal electrode 50 may cover 25% or less of the first main surface 3 in plan view, and the source terminal electrode 60 may cover 50% or more of the first main surface 3 in plan view. good.
  • the chip 2 may have a first main surface 3 having an area of 1 mm square or more in plan view.
  • the chip 2 may have a thickness of 100 ⁇ m or less when viewed in cross section.
  • the chip 2 preferably has a thickness of 50 ⁇ m or less when viewed in cross section.
  • Chip 2 may have a laminated structure including a semiconductor substrate and an epitaxial layer. In this case, the epitaxial layer is preferably thicker than the semiconductor substrate.
  • the chip 2 preferably contains a wide bandgap semiconductor single crystal.
  • Single crystals of wide bandgap semiconductors are effective in improving electrical characteristics.
  • the structure having the sealing insulator 71 is also effective in the structure including the drain electrode 77 covering the second main surface 4 of the chip 2 .
  • Drain electrode 77 forms a potential difference (for example, 500 V or more and 3000 V or less) across chip 2 with source electrode 32 .
  • the distance between the source electrode 32 and the drain electrode 77 is reduced, increasing the risk of discharge phenomena between the rim of the first main surface 3 and the source electrode 32.
  • the structure having the sealing insulator 71 can improve the insulation between the peripheral edge of the first main surface 3 and the source electrode 32 and suppress the discharge phenomenon.
  • FIG. 8 is a plan view showing a semiconductor module 201A according to the first embodiment on which the semiconductor device 1A shown in FIG. 1 is mounted.
  • FIG. 9 is a cross-sectional view showing the semiconductor module 201A shown in FIG.
  • FIG. 10 is a circuit diagram showing semiconductor module 201A shown in FIG.
  • FIG. 9 is a schematic cross-sectional view for explaining the structure (connection form) of the semiconductor module 201A, and does not show a cross section of a specific portion.
  • semiconductor module 201A includes housing 202 .
  • the housing 202 includes a frame portion 203, a bottom plate 204, and a cover plate 205, and has an accommodation space 206 defined by these.
  • the frame portion 203 may be made of thermoplastic resin such as PPS (Poly Phenylene Sulfide) resin or PBT (Poly Butylene Terephtalate) resin.
  • the frame portion 203 is formed in a substantially rectangular tubular shape (annular shape) in plan view.
  • the frame portion 203 is formed in a substantially rectangular cylindrical shape (annular shape) having four corners recessed in an arc shape or a rectangular shape toward the housing space 206 in plan view.
  • the frame portion 203 includes a first end portion 207 on one side (upper side of the paper surface of FIG. 9), a second end portion 208 on the other side (lower side of the paper surface of FIG. 9), and first to fourth wall portions 209A to 209D. including.
  • the first to fourth walls 209A to 209D form side walls of the housing 202.
  • the first wall portion 209A and the second wall portion 209B extend in the first direction X and face the second direction Y.
  • the first wall portion 209A and the second wall portion 209B form the long sides of the housing 202 .
  • the third wall portion 209C and the fourth wall portion 209D extend in the second direction Y and face the first direction X.
  • the third wall portion 209C and the fourth wall portion 209D form short sides of the housing 202 .
  • the frame portion 203 has first to fourth flange portions 210A to 210D projecting from the second end portion 208 toward the opposite side of the accommodation space 206 at the four corners.
  • the first flange portion 210A is connected to the first wall portion 209A and the third wall portion 209C
  • the second flange portion 210B is connected to the second wall portion 209B and the third wall portion 209C
  • the third flange portion 210C is connected to the first wall portion 209B and the third wall portion 209C.
  • It is connected to the wall portion 209A and the fourth wall portion 209D
  • the fourth flange portion 210D is connected to the second wall portion 209B and the fourth wall portion 209D.
  • the first to fourth flange portions 210A to 210D have bolt holes 211, respectively.
  • the bottom plate 204 is formed of a metal plate as a heat spreader in this embodiment.
  • the bottom plate 204 may be made of thermoplastic resin such as PPS resin or PBT resin.
  • the bottom plate 204 is formed in a substantially rectangular shape in plan view.
  • the bottom plate 204 is attached to a second end portion 208 of the frame portion 203 and defines an accommodation space 206 together with the frame portion 203 .
  • the bottom plate 204 may be attached to the frame portion 203 with an adhesive, or may be bolted to a bolt hole formed at an arbitrary location on the frame portion 203 .
  • the cover plate 205 may be made of thermoplastic resin such as PPS resin or PBT resin.
  • the cover plate 205 is formed in a substantially rectangular shape in plan view.
  • the cover plate 205 is attached to the first end 207 of the frame 203 and closes the accommodation space 206 .
  • the cover plate 205 may be attached to the frame portion 203 with an adhesive, or may be bolted to a bolt hole formed at an arbitrary location on the frame portion 203 .
  • the semiconductor module 201A includes first to fourth support portions 212A to 212D attached to the frame portion 203.
  • the first to fourth support portions 212A to 212D may be made of thermoplastic resin such as PPS resin and PBT resin.
  • the first to fourth support portions 212A to 212D are integrally formed with the frame portion 203 in this embodiment.
  • the first and second support portions 212A and 212B are attached to the third wall portion 209C of the frame portion 203 and are spaced apart in the second direction Y.
  • the first and second support portions 212A and 212B protrude from the third wall portion 209C toward the side opposite to the housing 202 with respect to the first direction X in a substantially rectangular parallelepiped shape.
  • the third to fourth support portions 212C to 212D are attached to the fourth wall portion 209D of the frame portion 203 and are spaced apart in the second direction Y.
  • the third to fourth support portions 212C to 212D protrude from the fourth wall portion 209D toward the side opposite to the housing 202 with respect to the first direction X in a substantially rectangular parallelepiped shape.
  • Each of the first to fourth support portions 212A to 212D has a substantially quadrangular recess on the end face located on the first end portion 207 side of the frame portion 203. As shown in FIG.
  • the first to fourth support portions 212A to 212D have bolt holes 213, respectively. Each bolt hole 213 may pass through the corresponding first to fourth support portions 212A to 212D.
  • the semiconductor module 201A includes a substrate 214 arranged within the housing space 206 .
  • the substrate 214 is formed in a substantially rectangular shape in plan view in this form, and is attached to the bottom plate 204 .
  • the board 214 may be a wiring board such as a PCB (Printed Circuit Board) or a multilayer wiring board.
  • a multilayer wiring board includes an insulating laminated structure in which a plurality of insulating layers are laminated, a plurality of wiring layers arranged in multiple layers within the insulating laminated structure, and a plurality of wiring layers that electrically connect the plurality of wiring layers facing each other in the lamination direction.
  • a via electrode may be included.
  • the substrate 214 includes a first surface 215 on the housing space 206 side and a second surface 216 on the bottom plate 204 side.
  • the semiconductor module 201A includes wiring patterns 217 formed on the first surface 215 of the substrate 214 .
  • the wiring pattern 217 is formed of a metal film or a metal plate (a metal film in this form).
  • the wiring pattern 217 may be an electrode film printed on the first surface 215 .
  • the wiring pattern 217 may be the uppermost wiring of the multilayer wiring board.
  • the wiring pattern 217 includes first to fourth drain wirings 218A to 218D, first to second source wirings 219A to 219B, first to fourth gate wirings 220A to 220D, and first to fourth sense wirings 221A. Including ⁇ 221D.
  • the first to fourth drain wirings 218A to 218D are each formed in strips extending in the first direction X with a space therebetween.
  • the first drain wiring 218A is arranged near corners of the first wall portion 209A and the third wall portion 209C.
  • the second drain wiring 218B is arranged near corners of the second wall portion 209B and the third wall portion 209C.
  • the third drain wiring 218C is arranged near corners of the first wall portion 209A and the fourth wall portion 209D.
  • the fourth drain wiring 218D is arranged near the corners of the second wall portion 209B and the fourth wall portion 209D.
  • the first and second source wirings 219A and 219B are each formed in strips extending in the first direction X with a space therebetween.
  • the first source wiring 219A is arranged in a region between the first drain wiring 218A and the second drain wiring 218B.
  • the second source wiring 219B is arranged in a region between the third drain wiring 218C and the fourth drain wiring 218D.
  • the first to fourth gate wirings 220A to 220D are each formed in strips extending in the first direction X with a space therebetween.
  • the first to fourth gate wirings 220A to 220D are thinner than the first to fourth drain wirings 218A to 218D and the first to second source wirings 219A to 219B.
  • the first to fourth gate wirings 220A to 220D are arranged in regions between the first to second wall portions 209A to 209B and the first to fourth drain wirings 218A to 218D, respectively.
  • the first to fourth sense wirings 221A to 221D are each formed in strips extending in the first direction X at intervals.
  • the first to fourth sense wirings 221A to 221D are thinner than the first to fourth drain wirings 218A to 218D and the first to second source wirings 219A to 219B.
  • the first to fourth sense wirings 221A to 221D are arranged in regions between the first to second wall portions 209A to 209B and the first to fourth gate wirings 220A to 220D, respectively.
  • the semiconductor module 201 A includes a metal layer 222 formed on the second surface 216 of the substrate 214 .
  • the metal layer 222 is made of a metal film or metal plate.
  • the metal layer 222 may be a metal film (electrode film) printed on the second surface 216 . If substrate 214 is a multilayer wiring board, metal layer 222 may be the bottom wiring of the multilayer wiring board.
  • the metal layer 222 preferably covers the second surface 216 with an area exceeding the total area of the wiring pattern 217 .
  • the metal layer 222 preferably covers 75% or more of the area of the second surface 216 .
  • the metal layer 222 may cover substantially the entire second surface 216 .
  • the metal layer 222 may cover the inner portion of the second surface 216 so as to expose the peripheral edge of the second surface 216 .
  • the semiconductor module 201A includes first to third connection members 223A to 223C that electrically connect a plurality of wirings included in the wiring pattern 217.
  • the first to third connection members 223A to 223C are made of members different from the wiring pattern 217.
  • FIG. The first to third connection members 223A to 223C are each made of a metal plate formed in an arch shape in this embodiment.
  • first to third connecting members 223A to 223C are H-shaped in plan view, but the planar shape of the first to third connecting members 223A to 223C is arbitrary.
  • first to third connection members 223A to 223C may be formed in a polygonal shape such as a square shape in plan view.
  • the first connection member 223A is arranged in a region between the first drain wiring 218A and the third drain wiring 218C adjacent in the first direction X, and electrically connects the first drain wiring 218A and the third drain wiring 218C. ing.
  • the second connection member 223B is arranged in a region between the second drain wiring 218B and the fourth drain wiring 218D adjacent in the first direction X, and electrically connects the second drain wiring 218B and the fourth drain wiring 218D.
  • the third connection member 223C is arranged in a region between the first source wiring 219A and the second source wiring 219B adjacent in the first direction X, and electrically connects the first source wiring 219A and the second source wiring 219B. ing.
  • the semiconductor module 201A includes an adhesive 224 interposed between the substrate 214 and the metal layer 222 to connect the substrate 214 and the metal layer 222 together.
  • Adhesive 224 in this form, comprises a metallic adhesive and thermally and mechanically connects bottom plate 204 and metal layer 222 .
  • the adhesive 224 may contain solder or metal paste.
  • the solder may be lead-free solder.
  • the metal paste may contain at least one of Au, Ag and Cu.
  • the Ag paste may consist of Ag sintered paste.
  • the Ag sintering paste consists of a paste in which nano-sized or micro-sized Ag particles are added to an organic solvent (hereinafter the same).
  • the semiconductor module 201A includes first to fourth terminals 225A to 225D, first to fourth gate terminals 227A to 227D and first to fourth sense terminals 228A to 228D.
  • the first and second terminals 225A-225B are formed as drain terminals
  • the third and fourth terminals 225C-225D are formed as source terminals.
  • the first to fourth terminals 225A to 225D are arranged on the first to fourth support portions 212A to 212D, respectively.
  • Each of the first to fourth terminals 225A to 225D includes a terminal body portion 229 and at least one (in this embodiment, a plurality of) lead portions 230 .
  • the terminal body portions 229 are arranged in the recesses of the corresponding first to fourth support portions 212A to 212D.
  • Terminal body portion 229 has bolt holes 231 aligned with corresponding bolt holes 213 .
  • the plurality of lead portions 230 are drawn out from the corresponding terminal body portion 229 into the housing space 206 through the frame portion 203 (the third wall portion 209C or the fourth wall portion 209D).
  • the lead portions 230 of the first and second terminals 225A-225B are electrically and mechanically connected to the corresponding first and second drain wirings 218A-218B inside the housing space 206.
  • the lead portions 230 of the third and fourth terminals 225C-225D are electrically and mechanically connected to the second source wiring 219B inside the housing space 206. As shown in FIG.
  • the first to fourth gate terminals 227A to 227D are made of lead-shaped (needle-shaped or rod-shaped) metal.
  • the first to fourth gate terminals 227A to 227D are erected along the frame portion 203 so that at least a portion thereof is exposed from the housing space 206. As shown in FIG.
  • the first to fourth gate terminals 227A to 227D may be arranged along the wall surface of the frame portion 203, or may be arranged in through holes or recesses formed in the frame portion 203.
  • the first to fourth gate terminals 227A to 227D are arranged at positions close to the corresponding first to fourth gate wirings 220A to 220D, respectively.
  • Each of the first to fourth gate terminals 227A to 227D may have a portion extending vertically along the frame portion 203 and a portion extending parallel to the first surface 215 of the substrate 214, respectively.
  • the first to fourth sense terminals 228A to 228D are made of lead-shaped (needle-shaped or rod-shaped) metal.
  • the first to fourth sense terminals 228A to 228D are erected along the frame portion 203 so that at least a portion thereof is exposed from the housing space 206. As shown in FIG.
  • the first to fourth sense terminals 228A to 228D may be arranged along the wall surface of the frame portion 203, or may be arranged in through holes or recesses formed in the frame portion 203.
  • the first to fourth sense terminals 228A to 228D are arranged at positions close to the corresponding first to fourth sense wirings 221A to 221D.
  • the first through fourth sense terminals 228A-228D may be arranged adjacent to the corresponding first through fourth gate terminals 227A-227D, respectively.
  • the first to fourth sense terminals 228A to 228D may each have a portion extending vertically along the frame portion 203 and a portion extending parallel to the first surface 215 of the substrate 214 .
  • the first to fourth sense terminals 228A-228D are electrically connected to corresponding first to fourth sense wirings 221A-221D.
  • the semiconductor module 201A includes at least one (in this embodiment, a plurality of) semiconductor devices 1A arranged in the accommodation space 206.
  • the semiconductor module 201A in this embodiment includes first to fourth groups 232A to 232D each including at least one (in this embodiment, a plurality of) semiconductor devices 1A.
  • the number of semiconductor devices 1A included in the first to fourth groups 232A to 232D may be the same or different.
  • the semiconductor module 201A need not necessarily include all of the first to fourth groups 232A to 232D at the same time as long as the electrical circuit to be achieved can be configured, and at least one of the first to fourth groups 232A to 232D must be included. should be included.
  • a plurality of semiconductor devices 1A forming the first group 232A are arranged with a gap above the first drain wiring 218A with the drain electrode 77 facing the first drain wiring 218A.
  • a plurality of semiconductor devices 1A constituting the second group 232B are arranged at intervals above the second drain wiring 218B with the drain electrode 77 facing the second drain wiring 218B.
  • the plurality of semiconductor devices 1A that constitute the third group 232C are arranged with a gap above the third drain wiring 218C with the drain electrode 77 facing the third drain wiring 218C.
  • a plurality of semiconductor devices 1A constituting the fourth group 232D are arranged with a gap above the fourth drain wiring 218D with the drain electrode 77 facing the fourth drain wiring 218D.
  • the drain electrodes 77 of the semiconductor devices 1A are electrically connected to the first to fourth drain wirings 218A to 218D.
  • the semiconductor module 201A includes multiple conductive adhesives 233 interposed between the multiple semiconductor devices 1A and the first to fourth drain wirings 218A to 218D.
  • a plurality of conductive adhesives 233 mechanically and electrically connect a plurality of semiconductor devices 1A and first to fourth drain wirings 218A to 218D.
  • Conductive adhesive 233 may include solder or metal paste.
  • the solder may be lead-free solder.
  • the metal paste may contain at least one of Au, Ag and Cu.
  • the Ag paste may consist of Ag sintered paste.
  • the semiconductor module 201A includes a plurality of conductors 234.
  • the plurality of conductors 234 are each made of a metal wire (that is, a bonding wire) in this form.
  • the plurality of conductors 234 may include at least one of gold wires, copper wires and aluminum wires.
  • the conducting wire 234 may be made of a metal plate such as a metal clip instead of the metal wire.
  • the plurality of conducting wires 234 includes a plurality of conducting wires 234 electrically connecting the gate terminal electrodes 50 of the plurality of semiconductor devices 1A to the corresponding first to fourth gate wirings 220A to 220D, respectively.
  • the plurality of conducting wires 234 includes a plurality of conducting wires 234 electrically connecting the source terminal electrodes 60 of the plurality of semiconductor devices 1A to the corresponding first and second source wirings 219A and 219B, respectively.
  • the plurality of conducting wires 234 includes a plurality of conducting wires 234 electrically connecting the source terminal electrodes 60 of the plurality of semiconductor devices 1A to the corresponding first to fourth sense wirings 221A to 221D, respectively.
  • the plurality of conducting wires 234 includes a plurality of conducting wires 234 electrically connecting the first to fourth gate wirings 220A to 220D to the corresponding first to fourth gate terminals 227A to 227D, respectively.
  • the plurality of conductors 234 includes a plurality of conductors 234 electrically connecting the first through fourth sense wires 221A-221D to the corresponding first through fourth sense terminals 228A-228D, respectively.
  • the semiconductor module 201A includes an insulating gel-like filler 235 filled in the accommodation space 206 .
  • the gel-like filler 235 protects the structure inside the housing space 206 from particles and the like. In addition, the gel-like filler 235 relieves stress that may be applied to structures within the housing space 206 .
  • the gel-like filler 235 may have a viscosity (at 23°C) of 500 mPa ⁇ s or more and 2500 mPa ⁇ s or less.
  • the viscosity (at 23° C.) of the gel-like filler 235 is preferably 700 mPa ⁇ s or more and 1200 mPa ⁇ s or less.
  • Gel-like filler 235 may have a specific gravity of 0.8 or more and 1.3 or less.
  • the specific gravity of the gel-like filler 235 is preferably 0.95 or more and 1.0 or less.
  • the gel-like filler 235 may have a penetration of 40 or more and 90 or less.
  • the penetration of the gel-like filler 235 is preferably 45 or more and 70 or less.
  • Penetration is a value measured with a 1/4 cone specified in "JIS K2220".
  • Gel-like filler 235 may have a volume expansion coefficient of 500 Ppm/K or more and 2000 Ppm/K or less.
  • the volume expansion coefficient of the gel-like filler 235 is preferably 1000 Ppm/K or more and 1500 Ppm/K or less.
  • Gel-like filler 235 may have a thermal conductivity of 0.01 W/m ⁇ K or more and 0.5 W/m ⁇ K or less.
  • the thermal conductivity of the gel-like filler 235 is preferably 0.1 W/m ⁇ K or more and 0.2 W/m ⁇ K.
  • Gel-like filler 235 may have a volume resistivity of 1 ⁇ 10 12 ⁇ m or more and 1 ⁇ 10 13 ⁇ m or less.
  • the volume resistivity of the gel-like filler 235 is preferably 5 ⁇ 10 12 ⁇ m or more.
  • the gel-like filler 235 may have a dielectric breakdown strength of 10 kV/mm or more and 100 kV/mm or less.
  • the dielectric breakdown strength of the gel-like filler 235 is preferably 25 kV/mm or more and 50 kV/mm.
  • the gel-like filler 235 may have an adhesion force of 1N or more and 10N or less. It is preferable that the adhesion force of the gel-like filler 235 is 2N or more and 5N or less.
  • the gel-like filler 235 may have a surface breakthrough load resistance of 5 gf or more and 15 gf or less.
  • the surface breaking load of the gel-like filler 235 is preferably 6 gf or more and 12 gf or less.
  • Gel-like filler 235 may have an ion residue content of 5 ppm or less.
  • the amount of residual ions in the gel-like filler 235 is preferably 1 ppm or less.
  • Gel-like filler 235 may have a dielectric constant of 1 or more and 10 or less (at 50 Hz).
  • the dielectric constant (at 50 Hz) of the gel-like filler 235 is preferably 2 or more and 7 or less.
  • the gel-like filler 235 in this form, contains silicone gel and has a higher moisture retention than the sealing insulator 71 of the semiconductor device 1A.
  • the gel-like filler 235 is filled up to a height position spaced apart from the cover plate 205 toward the substrate 214 side.
  • the gel-like filler 235 may be filled up to a height position where it contacts the cover plate 205 .
  • a pressing plate 236 (see two-dot chain line in FIG. 9) for suppressing expansion of the gel-like filler 235 may be arranged between the gel-like filler 235 and the cover plate 205 .
  • the pressing plate 236 may be provided so as to contact the cover plate 205 or may be provided so as not to contact the cover plate 205 .
  • the gel-like filler 235 is filled up to a height position that seals the plurality of semiconductor devices 1A and the plurality of conductors 234 in the housing space 206, and the frame portion 203, the substrate 214, the wiring pattern 217, the first to third connections.
  • Members 223A to 223C, parts of first to fourth terminals 225A to 225D (lead part 230), parts of first to fourth gate terminals 227A to 227D, parts of first to fourth sense wirings 221A to 221D , a plurality of semiconductor devices 1A, a plurality of conductive adhesives 233 and a plurality of conducting wires 234 are collectively sealed.
  • the gel-like filler 235 includes portions that directly cover the first to fourth side surfaces 5A to 5D of the chip 2 and fills the grinding marks of the first to fourth side surfaces 5A to 5D. ing. That is, the gel-like filler 235 directly covers the first semiconductor region 6 (epitaxial layer) and the second semiconductor region 7 (semiconductor substrate).
  • the contact area of the gel filler 235 to the first semiconductor region 6 is the same as that of the gel filler to the second semiconductor region 7 . larger than the contact area of 235.
  • the contact area of the gel filler 235 to the first semiconductor region 6 is equal to that of the gel filler to the second semiconductor region 7 . 235 contact area.
  • the gel-like filler 235 includes a portion that directly covers the portion of the gate terminal electrode 50 exposed from the conductor 234 and fills the grinding marks on the gate terminal surface 51 .
  • the gel-like filler 235 includes a portion that directly covers the portion of the source terminal electrode 60 exposed from the conductor 234 and fills the grinding marks on the source terminal surface 61 .
  • the gel-like filler 235 includes a portion that directly covers the insulating main surface 72 and the insulating side walls 73 and fills the grinding marks of the insulating main surface 72 and the insulating side walls 73 .
  • the gel filler 235 does not contact the gate electrode 30 , the source electrode 32 , the upper insulating film 38 , the gate terminal sidewalls 52 of the gate terminal electrode 50 and the source terminal sidewalls 62 of the source terminal electrode 60 .
  • the gel-like filler 235 directly covers the entire area of the plurality of conductors 234 except for the joints of the plurality of conductors 234 .
  • a circuit diagram of a semiconductor module 201A is shown with first through fourth devices 240A through 240D, a drain terminal D, a source terminal S, a plurality of gate terminals G and a plurality of sense terminals SS.
  • the first to fourth devices 240A to 240D are configured by first to fourth groups 232A to 232D (plurality of semiconductor devices 1A), respectively.
  • the drain terminal D is composed of first and second terminals 225A-225B, and is electrically connected to the drain electrodes 77 of the first-fourth devices 240A-240D.
  • the source terminal S is composed of third to fourth terminals 225C to 225D and electrically connected to the source terminal electrodes 60 of the first to fourth devices 240A to 240D.
  • the plurality of gate terminals G are configured by first to fourth gate terminals 227A to 227D, respectively, and are electrically connected to the gate terminal electrodes 50 of the first to fourth devices 240A to 240D so as to individually transmit gate signals. It is connected to the.
  • the plurality of sense terminals SS are constituted by first to fourth sense terminals 228A to 228D, respectively, and are electrically connected to the source terminal electrodes 60 of the first to fourth devices 240A to 240D so as to individually detect the source sense signals. properly connected.
  • the first to fourth devices 240A to 240D are simultaneously controlled to be on and off in this form. That is, the first to fourth devices 240A to 240D (plurality of semiconductor devices 1A) constitute one device as a whole.
  • the semiconductor module 201A may be incorporated, for example, as a device of a power conversion device (power conversion circuit) such as an inverter device (inverter circuit).
  • the semiconductor module 201A includes, for example, a high side arm (upper arm) and a low side arm (lower arm) of a half-bridge circuit, a full-bridge circuit, a single-phase power conversion circuit, a polyphase power conversion circuit (three-phase power conversion circuit), and the like. It may be incorporated into a constituent switching device.
  • the layout of the wiring pattern 217 is arbitrary and is not limited to the layout shown in FIG.
  • at least two of the first to fourth drain wirings 218A-218D may be integrally formed.
  • the first and second source wirings 219A and 219B may be integrally formed.
  • at least two of the first to fourth gate wirings 220A to 220D may be integrally formed.
  • at least two of the first to fourth sense lines 221A to 221D may be integrally formed.
  • the wiring pattern 217 may include 5 or more drain wirings, 3 or more source wirings, 5 or more gate wirings, and 5 or more sense wirings.
  • the first to third connection members 223A to 223C are not necessarily required, and may be removed as necessary.
  • the first to fourth gate terminals 227A to 227D may be configured to be mechanically and electrically connected to the first to fourth gate wirings 220A to 220D.
  • the first to fourth sense terminals 228A to 228D may be configured to be mechanically and electrically connected to the first to fourth sense wirings 221A to 221D.
  • the semiconductor module 201A includes the housing 202, the semiconductor device 1A, and the insulating gel-like filler 235.
  • the housing 202 has an accommodation space 206 .
  • the semiconductor device 1A includes a chip 2, a gate electrode 30 (source electrode 32: main surface electrode), a gate terminal electrode 50 (source terminal electrode 60) and a sealing insulator 71.
  • FIG. Chip 2 has a first main surface 3 .
  • Gate electrode 30 (source electrode 32 ) is arranged on first main surface 3 .
  • the gate terminal electrode 50 (source terminal electrode 60) is arranged on the gate electrode 30 (source electrode 32).
  • the sealing insulator 71 covers the periphery of the gate terminal electrode 50 (source terminal electrode 60) on the first main surface 3 so as to partially expose the gate terminal electrode 50 (source terminal electrode 60).
  • the gel-like filler 235 is filled in the accommodation space 206 so as to be in contact with the sealing insulator 71 and seals the semiconductor device 1A within the accommodation space 206 .
  • the gel filler 235 can protect the semiconductor device 1A.
  • the encapsulation insulator 71 also protects the encapsulation insulator 71 from stress (including tensile stress and compressive stress) in the gel filler 235 due to temperature changes and moisture in the gel filler 235 . Can protect objects.
  • the sealing insulator 71 can protect the object to be sealed from damage (including peeling) caused by the stress of the gel-like filler 235 and deterioration (including corrosion) due to moisture of the gel-like filler 235. .
  • This can suppress shape defects and variations in electrical characteristics. Therefore, it is possible to provide the semiconductor module 201A with improved reliability.
  • the gel-like filler 235 is preferably filled up to a height position covering the entire semiconductor device 1A in the housing space 206 . In this case, the gel-like filler 235 can adequately protect the semiconductor device 1A.
  • the gel-like filler 235 preferably contains silicone gel. Gel-like filler 235 preferably contacts gate terminal electrode 50 (source terminal electrode 60) and encapsulation insulator 71, and does not contact gate electrode 30 (source electrode 32). According to this structure, the gate electrode 30 (source electrode 32) can be protected from the stress of the gel-like filler 235 and moisture.
  • the gate terminal electrode 50 (source terminal electrode 60) is preferably arranged above the gate electrode 30 (source electrode 32) with a gap from the periphery of the gate electrode 30 (source electrode 32).
  • the encapsulating insulator 71 preferably covers the periphery of the gate electrode 30 (source electrode 32) and the gate terminal electrode 50 (source terminal electrode 60). According to this structure, the gate terminal electrode 50 (source terminal electrode 60) and the sealing insulator 71 can protect the gate electrode 30 (source electrode 32) from the stress of the gel-like filler 235 and moisture.
  • the sealing insulator 71 preferably covers the gate terminal sidewalls 52 (source terminal sidewalls 62) so as to expose the gate terminal surface 51 (source terminal surface 61).
  • This structure can prevent the gel-like filler 235 from entering the region between the gate terminal sidewall 52 (source terminal sidewall 62 ) and the sealing insulator 71 .
  • gel-like filler 235 preferably has a portion that directly covers gate terminal surface 51 (source terminal surface 61). Furthermore, in this case, the gel-like filler 235 preferably does not cover the gate terminal sidewalls 52 (source terminal sidewalls 62).
  • the sealing insulator 71 preferably has an insulating main surface 72 forming one flat surface with the gate terminal surface 51 (source terminal surface 61).
  • gel-like filler 235 preferably has a portion that directly covers insulating main surface 72 . According to this structure, it is possible to appropriately prevent the gel-like filler 235 from entering the region between the gate terminal sidewall 52 (source terminal sidewall 62 ) and the sealing insulator 71 .
  • the gel-like filler 235 preferably has a portion that directly covers the first to fourth side surfaces 5A to 5D of the chip 2.
  • Gel-like filler 235 preferably has a portion that directly covers insulating sidewall 73 of encapsulating insulator 71 .
  • the encapsulating insulator 71 preferably has insulating sidewalls 73 that form a single flat surface with the first to fourth side surfaces 5A to 5D of the chip 2 . This structure can prevent the gel-like filler 235 from entering from the region between the first to fourth side surfaces 5A to 5D and the insulating side wall 73 .
  • the semiconductor device 1A preferably includes an upper insulating film 38 that partially covers the gate electrode 30 (source electrode 32).
  • the sealing insulator 71 preferably covers the upper insulating film 38 . According to this structure, the sealing insulator 71 can protect the upper insulating film 38 from the stress and moisture of the gel-like filler 235 .
  • the sealing insulator 71 preferably has a portion covering the gate electrode 30 (source electrode 32) with the upper insulating film 38 interposed therebetween. According to this structure, the upper insulating film 38 and the sealing insulator 71 can protect the gate electrode 30 (source electrode 32 ) from the stress and moisture of the gel-like filler 235 .
  • the gate terminal electrode 50 (source terminal electrode 60) preferably has a portion that directly covers the upper insulating film . According to this structure, the gate terminal electrode 50 (source terminal electrode 60) can protect the upper insulating film 38 from the stress of the gel-like filler 235 and moisture.
  • the upper insulating film 38 preferably includes one or both of the inorganic insulating film 42 and the organic insulating film 43 .
  • the upper insulating film 38 is preferably thicker than the gate electrode 30 (source electrode 32). Upper insulating film 38 is preferably thinner than chip 2 .
  • the encapsulating insulator 71 is preferably thicker than the gate electrode 30 (source electrode 32). According to this structure, the gate electrode 30 (source electrode 32) can be protected by the relatively thick sealing insulator 71, and at the same time, the gel-like filler 235 can be separated from the gate electrode 30 (source electrode 32).
  • the sealing insulator 71 is preferably thicker than the upper insulating film 38 .
  • the gate electrode 30 (source electrode 32) and the upper insulating film 38 can be protected by the relatively thick encapsulating insulator 71, and at the same time, the gate electrode 30 (source electrode 32) and the upper insulating film 38 can be protected in a gel-like state. It can be spaced from filler 235 .
  • the encapsulating insulator 71 is thicker than the chip 2 . According to this structure, the object to be sealed can be protected by the relatively thick sealing insulator 71, and at the same time, the gel-like filler 235 can be appropriately spaced from the object to be sealed.
  • the gate terminal electrode 50 (source terminal electrode 60) is preferably thicker than the gate electrode 30 (source electrode 32).
  • the gate terminal electrode 50 (source terminal electrode 60 ) is preferably thicker than the upper insulating film 38 . It is particularly preferable that the gate terminal electrode 50 (source terminal electrode 60 ) be thicker than the chip 2 .
  • FIG. 11 is a plan view showing a semiconductor module 201B according to the second embodiment on which the semiconductor device 1A shown in FIG. 1 is mounted.
  • FIG. 12 is a circuit diagram showing semiconductor module 201B shown in FIG.
  • the semiconductor module 201B has a shape obtained by deforming the semiconductor module 201A, and has the same effect as that of the semiconductor module 201A. Differences between the semiconductor module 201B and the semiconductor module 201A will be described below.
  • wiring pattern 217 includes first and second drain wirings 218A and 218B, first and second source wirings 219A and 219B, first and second output wirings 241A and 241B, and first and second drain wirings 218A and 218B. It includes first to fourth gate wirings 220A to 220D and first to fourth sense wirings 221A to 221D.
  • the layout of the first to fourth gate wirings 220A to 220D and the first to fourth sense wirings 221A to 221D is the same as that of the semiconductor module 201A.
  • first and second drain wirings 218A and 218B are each formed in a band shape extending in the first direction X with a space therebetween.
  • the first drain wiring 218A is arranged near corners of the first wall portion 209A and the third wall portion 209C.
  • the second drain wiring 218B is arranged near corners of the first wall portion 209A and the fourth wall portion 209D.
  • the first and second source wirings 219A and 219B are each formed in strips extending in the first direction X with a space therebetween.
  • the first source wiring 219A is arranged near corners of the second wall portion 209B and the third wall portion 209C.
  • the second drain wiring 218B is arranged near corners of the second wall portion 209B and the fourth wall portion 209D.
  • the first and second output wirings 241A and 241B are each formed in a strip shape extending in the first direction X with a space therebetween.
  • the first output wiring 241A is arranged in a region between the first drain wiring 218A and the first source wiring 219A.
  • the second output wiring 241B is arranged in a region between the second drain wiring 218B and the second source wiring 219B.
  • the first connecting member 223A in this form, is arranged in a region between the first drain wiring 218A and the second drain wiring 218B, and electrically connects the first drain wiring 218A and the second drain wiring 218B.
  • the second connection member 223B is arranged in a region between the first source wiring 219A and the second source wiring 219B, and electrically connects the first source wiring 219A and the second source wiring 219B.
  • the third connection member 223C is arranged in a region between the first output wiring 241A and the second output wiring 241B, and electrically connects the first output wiring 241A and the second output wiring 241B.
  • the first terminal 225A is formed as a drain terminal in this form and is electrically and mechanically connected to the first drain wiring 218A.
  • the second terminal 225B is formed as a source terminal in this form and is electrically and mechanically connected to the first source wiring 219A.
  • the third to fourth terminals 225C to 225D are formed as output terminals in this form and are electrically and mechanically connected to the second output wiring 241B.
  • the semiconductor module 201B includes first to fourth groups 232A to 232D, like the semiconductor module 201A described above.
  • the first to fourth groups 232A to 232D only need to include at least one semiconductor device 1A, and the number of semiconductor devices 1A included in the first to fourth groups 232A to 232D is arbitrary.
  • the semiconductor module 201B need not necessarily include all of the first to fourth groups 232A to 232D at the same time as long as the electric circuit to be achieved can be configured. should contain one.
  • a plurality of semiconductor devices 1A forming the first group 232A are arranged with a gap above the first drain wiring 218A with the drain electrode 77 facing the first drain wiring 218A.
  • a plurality of semiconductor devices 1A constituting the second group 232B are arranged at intervals above the second drain wiring 218B with the drain electrode 77 facing the second drain wiring 218B.
  • a plurality of semiconductor devices 1A constituting the third group 232C are arranged with a gap above the first output wiring 241A with the drain electrode 77 facing the first output wiring 241A.
  • a plurality of semiconductor devices 1A constituting the fourth group 232D are arranged at intervals above the second output wiring 241B with the drain electrodes 77 facing the second output wiring 241B.
  • the plurality of conductive adhesives 233 are applied between the plurality of semiconductor devices 1A and the first and second drain wirings 218A and 218B and between the plurality of semiconductor devices 1A and the first and second output wirings 241A and 241B. are interposed between them.
  • the plurality of conducting wires 234 include a plurality of conducting wires 234 for connecting the gate terminal electrodes 50 of the plurality of semiconductor devices 1A to the corresponding first to fourth gate wirings 220A to 220D, respectively.
  • the plurality of conducting wires 234 includes a plurality of conducting wires 234 connecting the source terminal electrodes 60 of the plurality of semiconductor devices 1A to the corresponding first to fourth sense wirings 221A to 221D, respectively.
  • the plurality of conducting wires 234 include a plurality of conducting wires 234 for connecting the source terminal electrodes 60 of the plurality of semiconductor devices 1A of the first and second groups 232A-232B to the corresponding first and second output wirings 241A-241B, respectively.
  • the plurality of conducting wires 234 includes a plurality of conducting wires 234 connecting the source terminal electrodes 60 of the plurality of semiconductor devices 1A of the third and fourth groups 232C-232D to the corresponding first and second source wirings 219A-219B, respectively.
  • the circuit diagram of semiconductor module 201B uses first to fourth devices 240A to 240D, drain terminal D, source terminal S, output terminal O, multiple gate terminals G and multiple sense terminals SS. is shown.
  • the first to fourth devices 240A to 240D are configured by first to fourth groups 232A to 232D (plurality of semiconductor devices 1A), respectively.
  • the drain terminal is composed of the first terminal 225A and electrically connected to the drain electrodes 77 of the first and second devices 240A and 240B, respectively.
  • the source terminal is constituted by the second terminal 225B and electrically connected to the source terminal electrodes 60 of the third and fourth devices 240C-240D, respectively.
  • the output terminal O is configured by third and fourth terminals 225C-225D and is electrically connected to the source terminal electrodes 60 of the first and second devices 240A-240B and the drain electrodes 77 of the third and fourth devices 240C-240D. It is connected.
  • the plurality of gate terminals G are composed of first to fourth gate terminals 227A to 227D, and are electrically connected to the gate terminal electrodes 50 of the first to fourth devices 240A to 240D so as to individually transmit gate signals. It is connected.
  • the plurality of sense terminals SS are composed of first to fourth sense terminals 228A to 228D and are electrically connected to the source terminal electrodes 60 of the first to fourth devices 240A to 240D so as to individually detect source sense signals. It is connected to the.
  • the first and second devices 240A and 240B are simultaneously controlled to be on and off. That is, the first and second devices 240A and 240B (plurality of semiconductor devices 1A) constitute one device as a whole.
  • the third and fourth devices 240C-240D are simultaneously controlled to be on and off at timings different from those of the first and second devices 240A-240B. In other words, the third and fourth devices 240C-240D constitute one device as a whole.
  • the semiconductor module 201B may be incorporated as a switching device of a power conversion device (power conversion circuit) such as an inverter device (inverter circuit).
  • the semiconductor module 201B is, for example, a high side arm (upper arm) and a low side arm (lower arm) in a half bridge circuit, a full bridge circuit, a single-phase power conversion circuit, a polyphase power conversion circuit (three-phase power conversion circuit), or the like. (for example, a U-phase arm circuit, a V-phase arm circuit, a W-phase arm circuit, etc.).
  • the layout of the wiring pattern 217 is arbitrary and is not limited to the layout shown in FIG.
  • the first and second drain wirings 218A and 218B may be integrally formed.
  • the first and second source wirings 219A and 219B may be integrally formed.
  • the first and second output wirings 241A and 241B may be integrally formed.
  • the first to fourth gate wirings 220A to 220D may be integrally formed.
  • at least two of the first to fourth sense lines 221A to 221D may be integrally formed.
  • the wiring pattern 217 may include three or more drain wirings, three or more source wirings, three or more output wirings, five or more gate wirings, and five or more sense wirings.
  • the first to third connection members 223A to 223C are not necessarily required, and may be removed as necessary.
  • FIG. 13 is a plan view showing a semiconductor device 1B according to the second embodiment.
  • semiconductor device 1B has a modified form of semiconductor device 1A.
  • the semiconductor device 1B specifically includes a source terminal electrode 60 having at least one (in this embodiment, a plurality of) lead terminal portions 100 .
  • the plurality of lead terminal portions 100 are led out above the plurality of lead electrode portions 34A and 34B of the source electrode 32 so as to face the gate terminal electrode 50 in the second direction Y, respectively. That is, the plurality of lead terminal portions 100 sandwich the gate terminal electrode 50 from both sides in the second direction Y in plan view.
  • the semiconductor device 1B has the same effect as the semiconductor device 1A.
  • the semiconductor modules 201A and 201B described above may include the semiconductor device 1B instead of or in addition to the semiconductor device 1A.
  • the semiconductor modules 201A and 201B including the semiconductor device 1B also have the same effects as those of the semiconductor modules 201A and 201B.
  • FIG. 14 is a plan view showing a semiconductor device 1C according to the third embodiment.
  • 15 is a cross-sectional view taken along line XV-XV shown in FIG. 14.
  • FIG. 16 is a circuit diagram showing an electrical configuration of semiconductor device 1C shown in FIG. Referring to FIGS. 14 to 16, semiconductor device 1C has a modified form of semiconductor device 1A.
  • the semiconductor device 1C specifically includes a plurality of source terminal electrodes 60 spaced apart from each other on the source electrode 32 .
  • the semiconductor device 1C includes at least one (one in this embodiment) source terminal electrode 60 arranged on the body electrode portion 33 of the source electrode 32, a lead-out electrode portion 34A of the source electrode 32, It includes at least one (in this form a plurality) source terminal electrode 60 disposed over 34B.
  • the source terminal electrode 60 on the body electrode portion 33 side is formed as a main terminal electrode 102 that conducts the drain-source current IDS in this embodiment.
  • the plurality of source terminal electrodes 60 on the side of the plurality of lead-out electrode portions 34A and 34B are formed as sense terminal electrodes 103 in this embodiment for conducting a monitor current IM for monitoring the drain-source current IDS.
  • Each sense terminal electrode 103 has an area smaller than that of the main terminal electrode 102 in plan view.
  • One sense terminal electrode 103 is arranged on the first extraction electrode portion 34A and faces the gate terminal electrode 50 in the second direction Y in plan view.
  • the other sense terminal electrode 103 is arranged on the second extraction electrode portion 34B and faces the gate terminal electrode 50 in the second direction Y in plan view.
  • the plurality of sense terminal electrodes 103 sandwich the gate terminal electrode 50 from both sides in the second direction Y in plan view.
  • gate drive circuit 106 is electrically connected to gate terminal electrode 50, at least one first resistor R1 is electrically connected to main terminal electrode 102, and a plurality of sense resistors are connected. At least one second resistor R2 is connected to the terminal electrode 103 .
  • the first resistor R1 is configured to conduct the drain-source current IDS generated in the semiconductor device 1C.
  • the second resistor R2 is configured to conduct a monitor current IM having a value less than the drain-source current IDS.
  • the first resistor R1 may be a resistor or a conductive joint member having a first resistance value.
  • the second resistor R2 may be a resistor or a conductive joint member having a second resistance value greater than the first resistance value.
  • the conductive joint member may be a conductive plate or wire 234 . That is, at least one conducting wire 234 having a first resistance value may be connected to the main terminal electrode 102 .
  • At least one conducting wire 234 having a second resistance value exceeding the first resistance value may be connected to at least one sense terminal electrode 103 .
  • the second bonding wire may have a line thickness less than the line thickness of the first bonding wire.
  • the bonding area of the second bonding wire to the sense terminal electrode 103 may be less than the bonding area of the first bonding wire to the main terminal electrode 102 .
  • the semiconductor device 1C has the same effect as the semiconductor device 1A.
  • the semiconductor modules 201A and 201B described above may include the semiconductor device 1C instead of or in addition to the semiconductor device 1A.
  • the sense terminal electrodes 103 of the source terminal electrodes 60 may be electrically connected to the corresponding first to fourth sense wirings 221A to 221D via the conductors 234.
  • FIG. The semiconductor modules 201A and 201B including the semiconductor device 1C also provide the same effects as those of the semiconductor modules 201A and 201B.
  • the sense terminal electrodes 103 are arranged on the lead electrode portions 34A and 34B, but the arrangement location of the sense terminal electrodes 103 is arbitrary. Therefore, the sense terminal electrode 103 may be arranged on the body electrode portion 33 .
  • This form shows an example in which the sense terminal electrode 103 is applied to the semiconductor device 1A.
  • the sense terminal electrode 103 may be applied to the second embodiment.
  • FIG. 17 is a plan view showing a semiconductor device 1D according to the fourth embodiment.
  • 18 is a cross-sectional view taken along line XVIII-XVIII shown in FIG. 17.
  • FIG. Referring to FIGS. 17 and 18, semiconductor device 1D has a modified form of semiconductor device 1A.
  • Semiconductor device 1D specifically includes a gap 107 formed in source electrode 32 .
  • the gap portion 107 is formed in the body electrode portion 33 of the source electrode 32 .
  • the gap 107 penetrates the source electrode 32 and exposes a portion of the interlayer insulating film 27 in a cross-sectional view.
  • the gap portion 107 extends in a strip shape from a portion of the wall portion of the source electrode 32 facing the gate electrode 30 in the first direction X toward the inner portion of the source electrode 32 .
  • the gap part 107 is formed in a belt shape extending in the first direction X in this embodiment.
  • the gap portion 107 crosses the central portion of the source electrode 32 in the first direction X in plan view.
  • the gap portion 107 has an end portion at a position spaced inward (gate electrode 30 side) from the wall portion of the source electrode 32 on the fourth side surface 5D side in plan view.
  • the gap 107 may divide the source electrode 32 in the second direction Y.
  • the semiconductor device 1D includes a gate intermediate wiring 109 pulled out from the gate electrode 30 into the gap portion 107 .
  • the gate intermediate wiring 109 has a laminated structure including the first gate conductor film 55 and the second gate conductor film 56, like the gate electrode 30 (the plurality of gate wirings 36A and 36B).
  • the gate intermediate wiring 109 is formed spaced apart from the source electrode 32 in a plan view and extends along the gap 107 in a strip shape.
  • the gate intermediate wiring 109 is electrically connected to the plurality of gate structures 15 through the interlayer insulating film 27 in the inner portion of the active surface 8 (first main surface 3).
  • the gate intermediate wiring 109 may be directly connected to the plurality of gate structures 15, or may be electrically connected to the plurality of gate structures 15 via a conductor film.
  • the above-described upper insulating film 38 includes a gap covering portion 110 covering the gap portion 107 in this embodiment.
  • the gap covering portion 110 covers the entire area of the gate intermediate wiring 109 in the gap portion 107 .
  • Gap covering portion 110 may be pulled out from inside gap portion 107 onto source electrode 32 so as to cover the peripheral portion of source electrode 32 .
  • the semiconductor device 1D in this embodiment includes a plurality of source terminal electrodes 60 spaced apart from each other on the source electrode 32 .
  • the plurality of source terminal electrodes 60 are arranged on the source electrode 32 with a gap from the gap 107 in plan view, and are opposed to each other in the second direction Y. As shown in FIG.
  • the plurality of source terminal electrodes 60 are arranged so as to expose the gap covering portion 110 in this embodiment.
  • each of the plurality of source terminal electrodes 60 is formed in a quadrangular shape (specifically, a rectangular shape extending in the first direction X) in plan view.
  • the planar shape of the plurality of source terminal electrodes 60 is arbitrary, and may be formed in a polygonal shape other than a rectangular shape, a circular shape, or an elliptical shape.
  • the plurality of source terminal electrodes 60 may include second projecting portions 63 formed on the gap covering portion 110 of the upper insulating film 38 .
  • the aforementioned sealing insulator 71 covers the gap 107 in the region between the plurality of source terminal electrodes 60 in this embodiment.
  • the sealing insulator 71 covers the gap covering portion 110 of the upper insulating film 38 in the region between the plurality of source terminal electrodes 60 . That is, the sealing insulator 71 covers the gate intermediate wiring 109 with the upper insulating film 38 interposed therebetween.
  • the upper insulating film 38 has the gap covering portion 110 .
  • the presence or absence of the gap covering portion 110 is arbitrary, and the upper insulating film 38 without the gap covering portion 110 may be formed.
  • the plurality of source terminal electrodes 60 are arranged on the source electrode 32 so as to expose the gate intermediate wiring 109 .
  • the encapsulation insulator 71 directly covers the gate intermediate wire 109 and electrically isolates the gate intermediate wire 109 from the source electrode 32 .
  • Sealing insulator 71 directly covers part of interlayer insulating film 27 exposed from the region between source electrode 32 and gate intermediate wiring 109 in gap 107 .
  • the semiconductor device 1D has the same effect as the semiconductor device 1A.
  • the semiconductor modules 201A and 201B described above may include a semiconductor device 1D instead of or in addition to the semiconductor device 1A.
  • the semiconductor modules 201A and 201B including the semiconductor device 1D also have the same effects as those of the semiconductor modules 201A and 201B.
  • the gap portion 107, the gate intermediate wiring 109, the gap covering portion 110, etc. are applied to the semiconductor device 1A.
  • the gap portion 107, the gate intermediate wiring 109, the gap covering portion 110, etc. may be applied to the second and third embodiments.
  • FIG. 19 is a plan view showing a semiconductor device 1E according to the fifth embodiment.
  • semiconductor device 1E has the feature (structure having gate intermediate wiring 109) of semiconductor device 1D according to the fourth embodiment, and the feature (sense terminal electrode 103) of semiconductor device 1C according to the third embodiment. It has a form combined with a structure having The semiconductor device 1E having such a form also provides the same effects as those of the semiconductor device 1A.
  • FIG. 20 is a plan view showing a semiconductor device 1F according to the sixth embodiment.
  • semiconductor device 1F has a configuration obtained by modifying semiconductor device 1A.
  • the semiconductor device 1 ⁇ /b>F specifically has a gate electrode 30 arranged in a region along an arbitrary corner of the chip 2 .
  • the gate electrode 30 has a first straight line L1 (see two-dot chain line) that crosses the central portion of the first main surface 3 in the first direction X, and a straight line L1 that crosses the central portion of the first main surface 3 in the second direction Y.
  • the crossing second straight line L2 (see the two-dot chain line portion) is set, it is arranged at a position shifted from both the first straight line L1 and the second straight line L2.
  • gate electrode 30 is arranged in a region along a corner connecting second side surface 5B and third side surface 5C in plan view.
  • the plurality of extraction electrode portions 34A and 34B related to the source electrode 32 described above sandwich the gate electrode 30 from both sides in the second direction Y in plan view, as in the first embodiment.
  • the first extraction electrode portion 34A is extracted from the body electrode portion 33 with a first plane area.
  • the second extraction electrode portion 34B is extracted from the body electrode portion 33 with a second plane area smaller than the first plane area.
  • the source electrode 32 may include only the body electrode portion 33 and the first lead electrode portion 34A without the second lead electrode portion 34B.
  • the gate terminal electrode 50 described above is arranged on the gate electrode 30 as in the case of the first embodiment.
  • the gate terminal electrode 50 is arranged in a region along an arbitrary corner of the chip 2 in this embodiment. That is, the gate terminal electrode 50 is arranged at a position shifted from both the first straight line L1 and the second straight line L2 in plan view. In this embodiment, the gate terminal electrode 50 is arranged in a region along the corner connecting the second side surface 5B and the third side surface 5C in plan view.
  • the aforementioned source terminal electrode 60 in this form, has a lead terminal portion 100 that is led out above the first lead electrode portion 34A.
  • the source terminal electrode 60 does not have the extraction terminal portion 100 extracted above the second extraction electrode portion 34B. Therefore, the lead terminal portion 100 faces the gate terminal electrode 50 from one side in the second direction Y.
  • the source terminal electrode 60 has a portion facing the gate terminal electrode 50 from two directions, the first direction X and the second direction Y, by having the lead terminal portion 100 .
  • the semiconductor device 1F has the same effect as the semiconductor device 1A.
  • the semiconductor modules 201A and 201B described above may include the semiconductor device 1F instead of or in addition to the semiconductor device 1A.
  • the semiconductor modules 201A and 201B including the semiconductor device 1F also have the same effects as those of the semiconductor modules 201A and 201B.
  • the structure in which the gate electrode 30 and the gate terminal electrode 50 are arranged along the corners of the chip 2 may be applied to the second to fifth embodiments.
  • FIG. 21 is a plan view showing a semiconductor device 1G according to the seventh embodiment.
  • a semiconductor device 1G has a modified form of semiconductor device 1A.
  • the semiconductor device 1G has a gate electrode 30 arranged in the central portion of the first main surface 3 (active surface 8) in plan view.
  • the gate electrode 30 has a first straight line L1 (see two-dot chain line) that crosses the central portion of the first main surface 3 in the first direction X, and a straight line L1 that crosses the central portion of the first main surface 3 in the second direction Y.
  • the crossing second straight line L2 (see two-dot chain line) is set, it is arranged so as to cover the intersection Cr of the first straight line L1 and the second straight line L2.
  • the source electrode 32 described above is formed in a ring shape (specifically, a square ring shape) surrounding the gate electrode 30 in plan view.
  • the semiconductor device 1G includes a plurality of gaps 107A and 107B formed in the source electrode 32.
  • the plurality of gaps 107A, 107B includes a first gap 107A and a second gap 107B.
  • the first gap portion 107A crosses in the second direction Y a portion extending in the first direction X in the region on one side (first side surface 5A side) of the source electrode 32 .
  • the first gap portion 107A faces the gate electrode 30 in the second direction Y in plan view.
  • the second gap portion 107B crosses in the second direction Y the portion extending in the first direction X in the region on the other side (second side surface 5B side) of the source electrode 32 .
  • the second gap portion 107B faces the gate electrode 30 in the second direction Y in plan view.
  • the second gap 107B faces the first gap 107A across the gate electrode 30 in plan view.
  • the aforementioned first gate wiring 36A is drawn from the gate electrode 30 into the first gap 107A.
  • the first gate line 36A has a portion extending in the second direction Y in a band shape in the first gap portion 107A, and a portion extending in the first direction X along the first side surface 5A (first connection surface 10A). It has a strip-like portion.
  • the aforementioned second gate wiring 36B is led out from the gate electrode 30 into the second gap portion 107B.
  • the second gate wiring 36B has a portion extending in the second direction Y in a strip shape in the second gap 107B and a portion extending in the first direction X along the second side surface 5B (second connection surface 10B). It has a strip-like portion.
  • the plurality of gate wirings 36A and 36B intersect (specifically, orthogonally) the both ends of the plurality of gate structures 15, as in the first embodiment.
  • the multiple gate wirings 36A and 36B are electrically connected to the multiple gate structures 15 through the interlayer insulating film 27 .
  • the plurality of gate wirings 36A and 36B may be directly connected to the plurality of gate structures 15, or may be electrically connected to the plurality of gate structures 15 via a conductor film.
  • the source wiring 37 described above, in this embodiment, is drawn out from the source electrode 32 at multiple locations and surrounds the gate electrode 30, the source electrode 32, and the gate wirings 36A and 36B.
  • the source wiring 37 may be led out from a single portion of the source electrode 32 as in the first embodiment.
  • the aforementioned upper insulating film 38 includes a plurality of gap covering portions 110A and 110B covering the plurality of gap portions 107A and 107B respectively in this embodiment.
  • the plurality of gap covering portions 110A, 110B includes a first gap covering portion 110A and a second gap covering portion 110B.
  • the first gap covering portion 110A covers the entire first gate wiring 36A within the first gap portion 107A.
  • the second gap covering portion 110B covers the entire area of the second gate wiring 36B within the second gap portion 107B.
  • the plurality of gap covering portions 110A and 110B are pulled out from the plurality of gap portions 107A and 107B onto the source electrode 32 so as to cover the peripheral portion of the source electrode 32 .
  • the gate terminal electrode 50 described above is arranged on the gate electrode 30 as in the case of the first embodiment.
  • the gate terminal electrode 50 is arranged in the central portion of the first main surface 3 (active surface 8) in this embodiment. That is, the gate terminal electrode 50 has a first straight line L1 (see two-dot chain line) crossing the central portion of the first main surface 3 in the first direction X, and a central portion of the first main surface 3 extending in the second direction Y.
  • a second straight line L2 (see the two-dot chain line) is set to cross the two straight lines L1 and L2, it is arranged so as to cover the intersection Cr of the first straight line L1 and the second straight line L2.
  • the semiconductor device 1G in this embodiment includes a plurality of source terminal electrodes 60 spaced apart from each other on the source electrode 32 .
  • the plurality of source terminal electrodes 60 are arranged on the source electrode 32 at intervals from the plurality of gaps 107A and 107B in plan view, and face each other in the first direction X. As shown in FIG.
  • the plurality of source terminal electrodes 60 are arranged in this form so as to expose the plurality of gaps 107A and 107B.
  • each of the plurality of source terminal electrodes 60 is formed in a strip shape extending along the source electrode 32 in plan view (specifically, in a C shape curved along the gate terminal electrode 50).
  • the planar shape of the plurality of source terminal electrodes 60 is arbitrary, and may be rectangular, polygonal other than rectangular, circular, or elliptical.
  • the plurality of source terminal electrodes 60 may include second projecting portions 63 formed on the gap covering portions 110A and 110B of the upper insulating film 38 .
  • the aforementioned sealing insulator 71 covers the plurality of gaps 107A and 107B in the region between the plurality of source terminal electrodes 60 in this embodiment.
  • the encapsulating insulator 71 covers the plurality of gap covering portions 110A, 110B in the regions between the plurality of source terminal electrodes 60 in this embodiment. That is, the sealing insulator 71 covers the plurality of gate wirings 36A and 36B with the plurality of gap covering portions 110A and 110B interposed therebetween.
  • This embodiment shows an example in which the upper insulating film 38 has the gap covering portions 110A and 110B.
  • the presence or absence of the plurality of gap covering portions 110A and 110B is optional, and the upper insulating film 38 may be formed without the plurality of gap covering portions 110A and 110B.
  • the plurality of source terminal electrodes 60 are arranged on the source electrode 32 so as to expose the gate wirings 36A and 36B.
  • the encapsulating insulator 71 directly covers the gate wirings 36A, 36B and electrically insulates the gate wirings 36A, 36B from the source electrode 32 .
  • Sealing insulator 71 directly covers portions of interlayer insulating film 27 exposed from regions between source electrode 32 and gate wirings 36A and 36B within a plurality of gaps 107A and 107B.
  • the semiconductor device 1G has the same effect as the semiconductor device 1A.
  • the semiconductor modules 201A and 201B described above may include the semiconductor device 1G instead of or in addition to the semiconductor device 1A.
  • the semiconductor modules 201A and 201B including the semiconductor device 1G also have the same effects as those of the semiconductor modules 201A and 201B.
  • the structure in which the gate electrode 30 and the gate terminal electrode 50 are arranged in the central portion of the chip 2 may be applied to the second to sixth embodiments.
  • FIG. 22 is a plan view showing a semiconductor device 1H according to the eighth embodiment.
  • 23 is a cross-sectional view taken along line XXIII-XXIII shown in FIG. 22.
  • FIG. The semiconductor device 1H includes the chip 2 described above.
  • the chip 2 does not have a mesa portion 11 in this form and includes a flat first principal surface 3 .
  • the semiconductor device 1H includes an SBD (Schottky Barrier Diode) structure 120 as an example of a diode formed on the chip 2 .
  • SBD Schottky Barrier Diode
  • the semiconductor device 1H includes an n-type diode region 121 formed inside the first main surface 3 .
  • the diode region 121 is formed using part of the first semiconductor region 6 in this embodiment.
  • the semiconductor device 1H includes a p-type guard region 122 that partitions the diode region 121 from other regions on the first main surface 3 .
  • the guard region 122 is formed in the surface layer portion of the first semiconductor region 6 with an inward space from the peripheral edge of the first main surface 3 .
  • the guard region 122 is formed in a ring shape (in this form, a square ring shape) surrounding the diode region 121 in plan view.
  • Guard region 122 has an inner edge portion on the diode region 121 side and an outer edge portion on the peripheral edge side of first main surface 3 .
  • the semiconductor device 1H includes the main surface insulating film 25 that selectively covers the first main surface 3 .
  • Main surface insulating film 25 has diode opening 123 exposing the inner edge of diode region 121 and guard region 122 .
  • the main surface insulating film 25 is formed spaced inward from the peripheral edge of the first main surface 3 , exposing the first main surface 3 (first semiconductor region 6 ) from the peripheral edge of the first main surface 3 .
  • the main surface insulating film 25 may cover the peripheral portion of the first main surface 3 . In this case, the peripheral portion of the main surface insulating film 25 may continue to the first to fourth side surfaces 5A to 5D.
  • the semiconductor device 1H includes a first polarity electrode 124 (main surface electrode) arranged on the first main surface 3 .
  • the first polarity electrode 124 is the "anode electrode” in this form.
  • the first polar electrode 124 is spaced inwardly from the periphery of the first major surface 3 .
  • the first polar electrode 124 is formed in a square shape along the periphery of the first main surface 3 in plan view.
  • the first polar electrode 124 enters the diode opening 123 from above the main surface insulating film 25 and is electrically connected to the first main surface 3 and the inner edge of the guard region 122 .
  • the first polar electrode 124 forms a Schottky junction with the diode region 121 (first semiconductor region 6). Thus, an SBD structure 120 is formed.
  • the plane area of the first polar electrode 124 is preferably 50% or more of the first major surface 3 . It is particularly preferable that the plane area of the first polar electrode 124 is 75% or more of the first major surface 3 .
  • the first polar electrode 124 may have a thickness of 0.5 ⁇ m to 15 ⁇ m.
  • the first polar electrode 124 may have a laminated structure including a Ti-based metal film and an Al-based metal film.
  • the Ti-based metal film may have a single layer structure consisting of a Ti film or a TiN film.
  • the Ti-based metal film may have a laminated structure including a Ti film and a TiN film in any order.
  • the Al-based metal film is preferably thicker than the Ti-based metal film.
  • the Al-based metal film may include at least one of a pure Al film (an Al film with a purity of 99% or higher), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the semiconductor device 1H includes the aforementioned upper insulating film 38 selectively covering the main surface insulating film 25 and the first polarity electrode 124 .
  • the upper insulating film 38 has a laminated structure including an inorganic insulating film 42 and an organic insulating film 43 laminated in this order from the chip 2 side, as in the case of the first embodiment.
  • the upper insulating film 38 has a contact opening 125 that exposes the inner portion of the first polarity electrode 124 in plan view, and covers the peripheral edge portion of the first polarity electrode 124 over the entire circumference. .
  • the contact opening 125 is formed in a square shape in plan view.
  • the upper insulating film 38 is formed spaced inwardly from the peripheral edge of the first main surface 3 (first to fourth side surfaces 5A to 5D), and forms a dicing street 41 between the peripheral edge of the first main surface 3 and the upper insulating film 38 . are partitioned.
  • the dicing street 41 is formed in a strip shape extending along the periphery of the first main surface 3 in plan view.
  • the dicing street 41 is formed in a ring shape (specifically, a square ring shape) surrounding the inner portion of the first main surface 3 in plan view.
  • the dicing street 41 exposes the first main surface 3 (first semiconductor region 6) in this form.
  • the dicing streets 41 may expose the main surface insulating film 25 .
  • the upper insulating film 38 preferably has a thickness exceeding the thickness of the first polarity electrode 124 .
  • the thickness of the upper insulating film 38 may be less than the thickness of the chip 2 .
  • the semiconductor device 1H includes a terminal electrode 126 arranged on the first polar electrode 124 .
  • the terminal electrode 126 is erected in a columnar shape on a portion of the first polarity electrode 124 exposed from the contact opening 125 .
  • the terminal electrode 126 has an area less than the area of the first polar electrode 124 in plan view, and is spaced apart from the periphery of the first polar electrode 124 and disposed above the inner portion of the first polar electrode 124 . good too.
  • the terminal electrode 126 is formed in a polygonal shape (quadrangular shape in this form) having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the terminal electrode 126 has a terminal surface 127 and terminal sidewalls 128 .
  • Terminal surface 127 extends flat along first main surface 3 .
  • the terminal surface 127 may consist of a ground surface with grinding marks.
  • the terminal sidewall 128 is located on the upper insulating film 38 (specifically, the organic insulating film 43) in this embodiment.
  • the terminal electrode 126 includes portions in contact with the inorganic insulating film 42 and the organic insulating film 43 .
  • the terminal side wall 128 extends substantially vertically in the normal direction Z. As shown in FIG. "Substantially vertical" also includes a form extending in the stacking direction while curving (meandering). Terminal sidewall 128 includes a portion facing first polarity electrode 124 with upper insulating film 38 interposed therebetween.
  • the terminal side wall 128 preferably has a smooth surface without grinding marks.
  • the terminal electrode 126 has a projecting portion 129 projecting outward from the lower end portion of the terminal side wall 128 in this embodiment.
  • the projecting portion 129 is formed in a region closer to the upper insulating film 38 (organic insulating film 43 ) than the intermediate portion of the terminal side wall 128 .
  • the protruding portion 129 extends along the outer surface of the upper insulating film 38 and is formed in a tapered shape in which the thickness gradually decreases from the terminal side wall 128 toward the distal end in a cross-sectional view. As a result, the protruding portion 129 has a sharp tip that forms an acute angle.
  • the terminal electrode 126 without the projecting portion 129 may be formed.
  • the terminal electrode 126 preferably has a thickness exceeding the thickness of the first polarity electrode 124 . It is particularly preferable that the thickness of the terminal electrode 126 exceeds the thickness of the upper insulating film 38 . The thickness of the terminal electrode 126 exceeds the thickness of the chip 2 in this embodiment. Of course, the thickness of the terminal electrode 126 may be less than the thickness of the chip 2 .
  • the thickness of the terminal electrode 126 may be 10 ⁇ m or more and 300 ⁇ m or less.
  • the thickness of the terminal electrode 126 is preferably 30 ⁇ m or more. It is particularly preferable that the thickness of the terminal electrode 126 is 80 ⁇ m or more and 200 ⁇ m or less.
  • the terminal electrode 126 preferably has a planar area of 50% or more of the first main surface 3 . It is particularly preferable that the plane area of the terminal electrode 126 is 75% or more of the first main surface 3 .
  • the terminal electrode 126 has a laminated structure including a first conductor film 133 and a second conductor film 134 laminated in this order from the first polarity electrode 124 side.
  • the first conductor film 133 may contain a Ti-based metal film.
  • the first conductor film 133 may have a single layer structure made of a Ti film or a TiN film.
  • the first conductor film 133 may have a laminated structure including a Ti film and a TiN film laminated in any order.
  • the first conductor film 133 has a thickness less than the thickness of the first polarity electrode 124 .
  • the first conductor film 133 covers the first polarity electrode 124 in the form of a film in the contact opening 125 and is pulled out on the upper insulating film 38 in the form of a film.
  • the first conductor film 133 forms part of the projecting portion 129 .
  • the first conductor film 133 does not necessarily have to be formed, and may be removed.
  • the second conductor film 134 forms the main body of the terminal electrode 126 .
  • the second conductor film 134 may contain a Cu-based metal film.
  • the Cu-based metal film may be a pure Cu film (a Cu film with a purity of 99% or more) or a Cu alloy film.
  • the second conductor film 134 includes a pure Cu plating film in this embodiment.
  • the second conductor film 134 preferably has a thickness exceeding the thickness of the first polar electrode 124 . It is particularly preferable that the thickness of the second conductor film 134 exceeds the thickness of the upper insulating film 38 . The thickness of the second conductor film 134 exceeds the thickness of the chip 2 in this embodiment.
  • the second conductor film 134 covers the first polarity electrode 124 in the contact opening 125 with the first conductor film 133 interposed therebetween, and is pulled out in the form of a film onto the upper insulating film 38 with the first conductor film 133 interposed therebetween. there is
  • the second conductor film 134 forms part of the projecting portion 129 . That is, the projecting portion 129 has a laminated structure including the first conductor film 133 and the second conductor film 134 .
  • the second conductor film 134 has a thickness exceeding the thickness of the first conductor film 133 within the projecting portion 129 .
  • the semiconductor device 1H includes the aforementioned sealing insulator 71 covering the first main surface 3 .
  • the sealing insulator 71 covers the periphery of the terminal electrode 126 so as to partially expose the terminal electrode 126 on the first main surface 3 .
  • the sealing insulator 71 exposes the terminal surface 127 and covers the terminal side walls 128 .
  • the sealing insulator 71 covers the projecting portion 129 and faces the upper insulating film 38 with the projecting portion 129 interposed therebetween. The sealing insulator 71 prevents the terminal electrode 126 from coming off.
  • the sealing insulator 71 has a portion that directly covers the upper insulating film 38 .
  • the sealing insulator 71 covers the first polarity electrode 124 with the upper insulating film 38 interposed therebetween.
  • the encapsulating insulator 71 covers the dicing streets 41 defined by the upper insulating film 38 at the periphery of the first main surface 3 .
  • the encapsulating insulator 71 directly covers the first major surface 3 (first semiconductor region 6 ) at the dicing street 41 in this embodiment.
  • the sealing insulator 71 may directly cover the main surface insulating film 25 at the dicing streets 41 .
  • the sealing insulator 71 preferably has a thickness exceeding the thickness of the first polar electrode 124 . It is particularly preferable that the thickness of the sealing insulator 71 exceeds the thickness of the upper insulating film 38 . The thickness of the encapsulation insulator 71 exceeds the thickness of the chip 2 in this embodiment. Of course, the thickness of the encapsulating insulator 71 may be less than the thickness of the chip 2 . The thickness of the sealing insulator 71 may be 10 ⁇ m or more and 300 ⁇ m or less. The thickness of the sealing insulator 71 is preferably 30 ⁇ m or more. It is particularly preferable that the thickness of the sealing insulator 71 is 80 ⁇ m or more and 200 ⁇ m or less.
  • the sealing insulator 71 has an insulating main surface 72 and insulating side walls 73 .
  • the insulating main surface 72 extends flat along the first main surface 3 .
  • the insulating main surface 72 forms one flat surface with the terminal surface 127 .
  • the insulating main surface 72 may be a ground surface having grinding marks. In this case, the insulating main surface 72 preferably forms one ground surface with the terminal surface 127 .
  • the insulating side wall 73 extends from the peripheral edge of the insulating main surface 72 toward the chip 2 and continues to the first to fourth side surfaces 5A to 5D.
  • the insulating side wall 73 is formed substantially perpendicular to the insulating main surface 72 .
  • the angle formed between insulating side wall 73 and insulating main surface 72 may be 88° or more and 92° or less.
  • the insulating side wall 73 may consist of a ground surface with grinding marks.
  • the insulating sidewall 73 may form one grinding surface with the first to fourth side surfaces 5A to 5D.
  • the semiconductor device 1H includes a second polarity electrode 136 (second main surface electrode) that covers the second main surface 4 .
  • the second polar electrode 136 is the "cathode electrode” in this form.
  • the second polar electrode 136 is electrically connected to the second major surface 4 .
  • the second polar electrode 136 forms an ohmic contact with the second semiconductor region 7 exposed from the second major surface 4 .
  • the second polar electrode 136 may cover the entire second main surface 4 so as to be connected to the periphery of the chip 2 (first to fourth side surfaces 5A to 5D).
  • the second polar electrode 136 may cover the second main surface 4 with a space inward from the periphery of the chip 2 .
  • the second polarity electrode 136 is configured such that a voltage of 500 V or more and 3000 V or less is applied between the terminal electrode 126 and the terminal electrode 126 . That is, the chip 2 is formed so that a voltage of 500 V or more and 3000 V or less is applied between the first principal surface 3 and the second principal surface 4 .
  • the semiconductor device 1H includes the chip 2, the first polarity electrode 124 (main surface electrode), the terminal electrode 126, and the sealing insulator 71.
  • Chip 2 has a first main surface 3 .
  • the first polar electrode 124 is arranged on the first major surface 3 .
  • a terminal electrode 126 is disposed on the first polarity electrode 124 .
  • the sealing insulator 71 covers the periphery of the terminal electrode 126 on the first main surface 3 so as to partially expose the terminal electrode 126 .
  • the sealing insulator 71 can protect the object to be sealed from external force and moisture.
  • the object to be sealed can be protected from damage caused by external force and deterioration caused by moisture. This can suppress shape defects and variations in electrical characteristics. Therefore, it is possible to provide a semiconductor device 1H with improved reliability.
  • the semiconductor modules 201A and 201B described above may include the semiconductor device 1H instead of or in addition to the semiconductor device 1A.
  • the semiconductor modules 201A and 201B including the semiconductor device 1H also provide the same effects as those of the semiconductor modules 201A and 201B.
  • the mode in which the semiconductor modules 201A and 201B include the semiconductor device 1H in place of the semiconductor device 1A is obtained by replacing "drain” with “cathode” and “source” with “anode” in the description of the semiconductor modules 201A and 201B. obtained by In this case, the first and second terminals 225A-225B are cathode terminals, and the third and fourth terminals 225C-225D are anode terminals.
  • the first to fourth gate terminals 227A to 227D and the first to fourth sense terminals 228A to 228D are not used.
  • the semiconductor device 1H is arranged on the cathode wiring with the second polarity electrode 136 facing the corresponding cathode wiring.
  • the terminal electrode 126 of the semiconductor device 1H is electrically connected to the corresponding anode wiring through the conducting wire 234 .
  • the semiconductor modules 201A and 201B include the semiconductor device 1H in addition to the semiconductor device 1A, at least one semiconductor device 1H may be connected in parallel to each semiconductor device 1A as a freewheeling diode.
  • the semiconductor device 1H is arranged on the first to fourth drain wirings 218A to 218D with the second polarity electrode 136 facing the corresponding first to fourth drain wirings 218A to 218D.
  • a terminal electrode 126 of each semiconductor device 1H is electrically connected to corresponding first and second source wirings 219A and 219B via conducting wires 234. As shown in FIG.
  • FIG. 24 is a cross-sectional view showing a modification of the chip 2 applied to each embodiment.
  • FIG. 24 shows, as an example, a mode in which a chip 2 according to a modification is applied to a semiconductor device 1A.
  • the chip 2 according to the modification may be applied to the second to eighth embodiments.
  • semiconductor device 1A may include only first semiconductor region 6 without second semiconductor region 7 inside chip 2 .
  • the first semiconductor region 6 is exposed from the first main surface 3, the second main surface 4 and the first to fourth side surfaces 5A to 5D of the chip 2.
  • FIG. the chip 2 in this form does not have a semiconductor substrate and has a single-layer structure consisting of an epitaxial layer.
  • FIG. 25 is a cross-sectional view showing a modification of the sealing insulator 71 applied to each embodiment.
  • FIG. 25 shows, as an example, a mode in which a sealing insulator 71 according to a modification is applied to a semiconductor device 1A.
  • the sealing insulator 71 according to the modification may be applied to the second to tenth embodiments.
  • semiconductor device 1A may include a sealing insulator 71 covering the entire upper insulating film 38 .
  • the gate terminal electrode 50 not in contact with the upper insulating film 38 and the source terminal electrode 60 not in contact with the upper insulating film 38 are formed.
  • encapsulating insulator 71 may have portions that directly cover gate electrode 30 and source electrode 32 .
  • the terminal electrode 126 that does not contact the upper insulating film 38 is formed.
  • the encapsulating insulator 71 may have a portion that directly covers the first polarity electrode 124 .
  • the semiconductor modules 201A and 201B may have any configuration as long as the gel filler 235 is in contact with the sealing insulator 71 of the semiconductor devices 1A to 1H in the housing space 206 of the housing 202.
  • FIG. - is not limited to the form shown in FIG. The shape, layout, number, etc. of various members constituting the semiconductor modules 201A and 201B may be changed as necessary.
  • the semiconductor modules 201A and 201B described above may simultaneously include at least two of the semiconductor devices 1A to 1H according to the first to eighth embodiments described above. Also, the features disclosed in the first to eighth embodiments described above can be appropriately combined among them. That is, a form including at least two of the features disclosed in the above-described first to eighth embodiments at the same time may be adopted.
  • the chip 2 having the mesa portion 11 was shown. However, a chip 2 that does not have the mesa portion 11 and has the flatly extending first main surface 3 may be employed. In this case the sidewall structure 26 is removed.
  • the form having the source wiring 37 was shown. However, a form without the source wiring 37 may be employed.
  • the trench gate type gate structure 15 controlling the channel inside the chip 2 was shown. However, a planar gate type gate structure 15 that controls the channel from above the first main surface 3 may be employed.
  • the MISFET structure 12 and the SBD structure 120 were formed on different chips 2 .
  • the MISFET structure 12 and the SBD structure 120 may be formed in different regions of the first main surface 3 in the same chip 2 .
  • SBD structure 120 may be formed as a freewheeling diode of MISFET structure 12 .
  • the "first conductivity type” is “n-type” and the “second conductivity type” is “p-type”.
  • a form in which the "first conductivity type” is the “p-type” and the “second conductivity type” is the “n-type” may be adopted.
  • a specific configuration in this case can be obtained by replacing “n-type” with “p-type” and "p-type” with “n-type” in the above description and accompanying drawings.
  • the "n-type” second semiconductor region 7 was shown.
  • the second semiconductor region 7 may be "p-type".
  • an IGBT (Insulated Gate Bipolar Transistor) structure is formed instead of the MISFET structure 12.
  • the "source” of the MISFET structure 12 is replaced with the “emitter” of the IGBT structure and the "drain” of the MISFET structure 12 is replaced with the "collector" of the IGBT structure in the preceding description.
  • the "p-type" second semiconductor region 7 is formed on the surface layer of the second main surface 4 of the chip 2 (epitaxial layer) by ion implantation. It may have p-type impurities introduced.
  • the first direction X and the second direction Y are defined by the extending directions of the first to fourth side surfaces 5A to 5D.
  • the first direction X and the second direction Y may be arbitrary directions as long as they maintain a relationship of crossing each other (specifically, orthogonally).
  • the first direction X may be a direction intersecting the first to fourth side surfaces 5A-5D
  • the second direction Y may be a direction intersecting the first to fourth side surfaces 5A-5D.
  • semiconductor module in the following items may be replaced with “wide bandgap semiconductor module” or “SiC semiconductor module” as necessary.
  • semiconductor device in the following items may be replaced with "wide bandgap semiconductor device”, “SiC semiconductor device”, “semiconductor switching device”, or “semiconductor rectifier” as necessary.
  • a semiconductor device (1A to 1H) including a sealing insulator (71) covering the periphery of the terminal electrodes (50, 60, 126) on the main surface (3) and arranged in the accommodation space (206) ) and an insulating gel that fills the accommodation space (206) so as to be in contact with the sealing insulator (71) and seals the semiconductor device (1A to 1H) in the accommodation space (206).
  • a semiconductor module (201A, 201B) comprising: a filler (235);
  • the gel filler (235) is in contact with the terminal electrodes (50, 60, 126) and the sealing insulator (71), and is in contact with the main surface electrodes (30, 32, 124).
  • the semiconductor module (201A, 201B) according to any one of A1 to A5, which is not provided.
  • the terminal electrodes (50, 60, 126) are arranged on the main surface electrodes (30, 32, 124) at intervals from the periphery of the main surface electrodes (30, 32, 124),
  • the sealing insulator (71) covers the periphery of the main surface electrodes (30, 32, 124) and the terminal electrodes (50, 60, 126) in any one of A1 to A6.
  • the terminal electrodes (50, 60, 126) have terminal surfaces (51, 61, 127) and terminal side walls (52, 62, 128), and the sealing insulator (71)
  • the terminal sidewalls (52, 62, 128) are coated so as to expose the surfaces (51, 61, 127), and the gel-like filler (235) directly coats the terminal surfaces (51, 61, 127).
  • the semiconductor module (201A, 201B) according to any one of A1 to A7, having a portion that
  • the sealing insulator (71) has an insulating main surface (72) forming one flat surface with the terminal surfaces (51, 61, 127), and the gel-like filler (235)
  • the chip (2) has side surfaces (5A to 5D), and the gel-like filler (235) has a portion that directly covers the side surfaces (5A to 5D).
  • a semiconductor module (201A, 201B) according to any one of A9.
  • the sealing insulator (71) has an insulating sidewall (73) forming one flat surface with the side surfaces (5A to 5D), and the gel-like filler (235) A semiconductor module (201A, 201B) according to A10, having a portion directly covering (73).
  • the semiconductor device (1A to 1H) includes an insulating film (38) partially covering the main surface electrodes (30, 32, 124), and the sealing insulator (71) A semiconductor module (201A, 201B) according to any one of A1 to A11, having a portion covering the membrane (38).
  • the semiconductor module (201A, 201B) according to any one of A12 to A14, wherein the insulating film (38) includes one or both of an inorganic insulating film (42) and an organic insulating film (43) ).
  • the chip (2) has a laminated structure including a substrate (7) and an epitaxial layer (6), and includes the main surface (3) formed by the epitaxial layer (6), A1 to A15 A semiconductor module (201A, 201B) according to any one of
  • the gel further includes a wiring (207) arranged in the housing space (206), and a conducting wire (234) connected to the wiring (207) and the semiconductor devices (1A to 1H).
  • the semiconductor module (201A , 201B).
  • a chip (2) having a principal surface (3), principal surface electrodes (30, 32, 124) disposed on the principal surface (3), and the principal surface electrodes (30, 32, 124) ), and the terminal electrode (50 an encapsulant insulator (71) covering the periphery of the semiconductor device (1A-1H).
  • the chip (2) has side surfaces (5A-5D), and the encapsulating insulator (71) has an insulating side wall (73) forming one flat surface with the side surfaces (5A-5D).
  • the side surfaces (5A to 5D) of the chip (2) are ground surfaces having grinding marks, and the insulating side walls (73) of the sealing insulator (71) are ground surfaces having grinding marks.
  • the terminal electrodes (50, 60, 126) have terminal surfaces (51, 61, 127) and terminal sidewalls (52, 62, 128), and the sealing insulator (71)
  • the semiconductor device (1A-1H) according to any one of B1-B7, exposing a surface (51, 61, 127) and covering said terminal sidewalls (52, 62, 128).

Abstract

半導体モジュールは、収容空間を有する筐体と、主面を有するチップ、前記主面の上に配置された主面電極、前記主面電極の上に配置された端子電極、および、前記端子電極の一部を露出させるように前記主面の上で前記端子電極の周囲を被覆する封止絶縁体を含み、前記収容空間内に配置された半導体装置と、前記封止絶縁体に接触するように前記収容空間に充填され、前記収容空間内で前記半導体装置を封止する絶縁性のゲル状充填剤と、を含む。

Description

半導体モジュール
　この出願は、２０２１年１１月５日に日本国特許庁に提出された特願２０２１－１８１３２４号に基づく優先権を主張しており、この出願の全開示はここに引用により組み込まれる。本開示は、半導体モジュールに関する。
　特許文献１は、半導体基板、電極および保護層を含む半導体装置を開示している。電極は、半導体基板の上に配置されている。保護層は、無機保護層および有機保護層を含む積層構造を有し、電極を被覆している。
米国特許出願公開第２０１９／００８０９７６号明細書
　一実施形態は、信頼性を向上できる半導体モジュールを提供する。
　一実施形態は、収容空間を有する筐体と、主面を有するチップ、前記主面の上に配置された主面電極、前記主面電極の上に配置された端子電極、および、前記端子電極の一部を露出させるように前記主面の上で前記端子電極の周囲を被覆する封止絶縁体を含み、前記収容空間内に配置された半導体装置と、前記封止絶縁体に接触するように前記収容空間に充填され、前記収容空間内で前記半導体装置を封止する絶縁性のゲル状充填剤と、を含む、半導体モジュールを提供する。
　上述のまたはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。
図１は、第１実施形態に係る半導体装置を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、チップの内方部の要部を示す拡大平面図である。 図４は、図３に示すIV-IV線に沿う断面図である。 図５は、チップの周縁部の要部を示す拡大断面図である。 図６は、ゲート電極およびソース電極のレイアウト例を示す平面図である。 図７は、アッパー絶縁膜のレイアウト例を示す平面図である。 図８は、図１に示す半導体装置が搭載された第１形態例に係る半導体モジュールを示す平面図である。 図９は、図８に示す半導体モジュールを示す断面図である。 図１０は、図８に示す半導体モジュールを示す回路図である。 図１１は、図１に示す半導体装置が搭載された第２形態例に係る半導体モジュールを示す平面図である。 図１２は、図１１に示す半導体モジュールを示す回路図である。 図１３は、第２実施形態に係る半導体装置を示す平面図である。 図１４は、第３実施形態に係る半導体装置を示す平面図である。 図１５は、図１５に示すXV-XV線に沿う断面図である。 図１６は、図１５に示す半導体装置の電気的構成を示す回路図である。 図１７は、第４実施形態に係る半導体装置を示す平面図である。 図１８は、図１７に示すXVIII-XVIII線に沿う断面図である。 図１９は、第５実施形態に係る半導体装置を示す平面図である。 図２０は、第６実施形態に係る半導体装置を示す平面図である。 図２１は、第７実施形態に係る半導体装置を示す平面図である。 図２２は、第８実施形態に係る半導体装置を示す平面図である。 図２３は、図２２に示すXXIII-XXIII線に沿う断面図である。 図２４は、各実施形態に適用されるチップの変形例を示す断面図である。 図２５は、各実施形態に適用される封止絶縁体の変形例を示す断面図である。
　以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　図１は、第１実施形態に係る半導体装置１Ａを示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、チップ２の内方部の要部を示す拡大平面図である。図４は、図３に示すIV-IV線に沿う断面図である。図５は、チップ２の周縁部の要部を示す拡大断面図である。図６は、ゲート電極３０およびソース電極３２のレイアウト例を示す平面図である。図７は、アッパー絶縁膜３８のレイアウト例を示す平面図である。
　図１～図７を参照して、半導体装置１Ａは、この形態（this embodiment）では、ワイドバンドギャップ半導体の単結晶を含み、六面体形状（具体的には直方体形状）に形成されたチップ２を含む。つまり、半導体装置１Ａは、「ワイドバンドギャップ半導体装置」である。チップ２は、「半導体チップ」または「ワイドバンドギャップ半導体チップ」と称されてもよい。ワイドバンドギャップ半導体は、Ｓｉ（シリコン）のバンドギャップを超えるバンドギャップを有する半導体である。ＧａＮ（窒化ガリウム）、ＳｉＣ（炭化シリコン）およびＣ（ダイアモンド）が、ワイドバンドギャップ半導体として例示される。
　チップ２は、この形態では、ワイドバンドギャップ半導体の一例として六方晶のＳｉＣ単結晶を含む「ＳｉＣチップ」である。つまり、半導体装置１Ａは、「ＳｉＣ半導体装置」である。六方晶のＳｉＣ単結晶は、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶、６Ｈ－ＳｉＣ単結晶等を含む複数種のポリタイプを有している。この形態では、チップ２が４Ｈ－ＳｉＣ単結晶を含む例が示されるが、他のポリタイプの選択を除外するものではない。
　チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、チップ２の厚さ方向でもある。第１主面３および第２主面４は、ＳｉＣ単結晶のｃ面によって形成されていることが好ましい。
　この場合、第１主面３はＳｉＣ単結晶のシリコン面によって形成され、第２主面４はＳｉＣ単結晶のカーボン面によって形成されていることが好ましい。第１主面３および第２主面４は、ｃ面に対して所定のオフ方向に所定の角度で傾斜したオフ角を有していてもよい。オフ方向は、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）であることが好ましい。オフ角は、０°を超えて１０°以下であってもよい。オフ角は、５°以下であることが好ましい。第２主面４は、研削痕を有する研削面からなっていてもよいし、研削痕を有さない平滑面からなっていてもよい。
　第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。第１方向ＸがＳｉＣ単結晶のｍ軸方向（［１－１００］方向）であり、第２方向ＹがＳｉＣ単結晶のａ軸方向であってもよい。むろん、第１方向ＸがＳｉＣ単結晶のａ軸方向であり、第２方向ＹがＳｉＣ単結晶のｍ軸方向であってもよい。第１～第４側面５Ａ～５Ｄは、研削痕を有する研削面からなっていてもよいし、研削痕を有さない平滑面からなっていてもよい。
　チップ２は、法線方向Ｚに関して、５μｍ以上２５０μｍ以下の厚さを有していてもよい。チップ２の厚さは、１００μｍ以下であってもよい。チップ２の厚さは、５０μｍ以下であることが好ましい。チップ２の厚さは、４０μｍ以下であることが特に好ましい。第１～第４側面５Ａ～５Ｄは、平面視において０．５ｍｍ以上１０ｍｍ以下の長さを有していてもよい。
　第１～第４側面５Ａ～５Ｄの長さは、１ｍｍ以上であることが好ましい。第１～第４側面５Ａ～５Ｄの長さは、２ｍｍ以上であることが特に好ましい。つまり、チップ２は、１ｍｍ角以上（好ましくは２ｍｍ角以上）の平面積を有し、断面視において１００μｍ以下（好ましくは５０μｍ以下）の厚さを有していることが好ましい。第１～第４側面５Ａ～５Ｄの長さは、この形態では、４ｍｍ以上６ｍｍ以下の範囲に設定されている。
　半導体装置１Ａは、チップ２内において第１主面３側の領域（表層部）に形成されたｎ型（第１導電型）の第１半導体領域６を含む。第１半導体領域６は、第１主面３に沿って延びる層状に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。第１半導体領域６は、この形態では、エピタキシャル層（具体的にはＳｉＣエピタキシャル層）からなる。第１半導体領域６は、法線方向Ｚに関して、１μｍ以上５０μｍ以下の厚さを有していてもよい。第１半導体領域６の厚さは、３μｍ以上３０μｍ以下であることが好ましい。第１半導体領域６の厚さは、５μｍ以上２５μｍ以下であることが特に好ましい。
　半導体装置１Ａは、チップ２内において第２主面４側の領域（表層部）に形成されたｎ型の第２半導体領域７を含む。第２半導体領域７は、第２主面４に沿って延びる層状に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。第２半導体領域７は、第１半導体領域６よりも高いｎ型不純物濃度を有し、第１半導体領域６に電気的に接続されている。第２半導体領域７は、この形態では、半導体基板（具体的にはＳｉＣ半導体基板）からなる。つまり、チップ２は、半導体基板およびエピタキシャル層を含む積層構造を有している。
　第２半導体領域７は、法線方向Ｚに関して、１μｍ以上２００μｍ以下の厚さを有していてもよい。第２半導体領域７の厚さは、５μｍ以上５０μｍ以下であることが好ましい。第２半導体領域７の厚さは、５μｍ以上２０μｍ以下であることが特に好ましい。第１半導体領域６に生じる誤差を考慮すると、第２半導体領域７の厚さは、１０μｍ以上であることが好ましい。第２半導体領域７の厚さは、第１半導体領域６の厚さ未満であることが最も好ましい。比較的小さい厚さを有する第２半導体領域７によれば、第２半導体領域７に起因する抵抗値（たとえばオン抵抗）を削減できる。むろん、第２半導体領域７の厚さは、第１半導体領域６の厚さを超えていてもよい。
　半導体装置１Ａは、第１主面３に形成された活性面８（active surface）、外側面９（outer surface）および第１～第４接続面１０Ａ～１０Ｄ（connecting surface）を含む。活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄは、第１主面３においてメサ部１１（台地）を区画している。活性面８が「第１面部」と称され、外側面９が「第２面部」と称され、第１～第４接続面１０Ａ～１０Ｄが「接続面部」と称されてもよい。活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄ（つまりメサ部１１）は、チップ２（第１主面３）の構成要素と見なされてもよい。
　活性面８は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成されている。活性面８は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有している。活性面８は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。
　外側面９は、活性面８外に位置し、活性面８からチップ２の厚さ方向（第２主面４側）に窪んでいる。外側面９は、具体的には、第１半導体領域６を露出させるように第１半導体領域６の厚さ未満の深さで窪んでいる。外側面９は、平面視において活性面８に沿って帯状に延び、活性面８を取り囲む環状（具体的には四角環状）に形成されている。外側面９は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有し、活性面８に対してほぼ平行に形成されている。外側面９は、第１～第４側面５Ａ～５Ｄに連なっている。
　第１～第４接続面１０Ａ～１０Ｄは、法線方向Ｚに延び、活性面８および外側面９を接続している。第１接続面１０Ａは第１側面５Ａ側に位置し、第２接続面１０Ｂは第２側面５Ｂ側に位置し、第３接続面１０Ｃは第３側面５Ｃ側に位置し、第４接続面１０Ｄは第４側面５Ｄ側に位置している。第１接続面１０Ａおよび第２接続面１０Ｂは、第１方向Ｘに延び、第２方向Ｙに対向している。第３接続面１０Ｃおよび第４接続面１０Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　第１～第４接続面１０Ａ～１０Ｄは、四角柱状のメサ部１１が区画されるように活性面８および外側面９の間をほぼ垂直に延びていてもよい。第１～第４接続面１０Ａ～１０Ｄは、四角錘台状のメサ部１１が区画されるように活性面８から外側面９に向かって斜め下り傾斜していてもよい。このように、半導体装置１Ａは、第１主面３において第１半導体領域６に形成されたメサ部１１を含む。メサ部１１は、第１半導体領域６のみに形成され、第２半導体領域７には形成されていない。
　半導体装置１Ａは、活性面８（第１主面３）に形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）構造１２を含む。図２では、ＭＩＳＦＥＴ構造１２が破線によって簡略化して示されている。以下、図３および図４を参照して、ＭＩＳＦＥＴ構造１２の具体的な構造が説明される。
　ＭＩＳＦＥＴ構造１２は、活性面８の表層部に形成されたｐ型（第２導電型）のボディ領域１３を含む。ボディ領域１３は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。ボディ領域１３は、活性面８に沿って延びる層状に形成されている。ボディ領域１３は、第１～第４接続面１０Ａ～１０Ｄの一部から露出していてもよい。
　ＭＩＳＦＥＴ構造１２は、ボディ領域１３の表層部に形成されたｎ型のソース領域１４を含む。ソース領域１４は、第１半導体領域６よりも高いｎ型不純物濃度を有している。ソース領域１４は、ボディ領域１３の底部から活性面８側に間隔を空けて形成されている。ソース領域１４は、活性面８に沿って延びる層状に形成されている。ソース領域１４は、活性面８の全域から露出していてもよい。ソース領域１４は、第１～第４接続面１０Ａ～１０Ｄの一部から露出していてもよい。ソース領域１４は、第１半導体領域６との間でボディ領域１３内にチャネルを形成する。
　ＭＩＳＦＥＴ構造１２は、活性面８に形成された複数のゲート構造１５を含む。複数のゲート構造１５は、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。複数のゲート構造１５は、ボディ領域１３およびソース領域１４を貫通して第１半導体領域６に至っている。複数のゲート構造１５は、ボディ領域１３内におけるチャネルの反転および非反転を制御する。
　各ゲート構造１５は、この形態では、ゲートトレンチ１５ａ、ゲート絶縁膜１５ｂおよびゲート埋設電極１５ｃを含む。ゲートトレンチ１５ａは、活性面８に形成され、ゲート構造１５の壁面を区画している。ゲート絶縁膜１５ｂは、ゲートトレンチ１５ａの壁面を被覆している。ゲート埋設電極１５ｃは、ゲート絶縁膜１５ｂを挟んでゲートトレンチ１５ａに埋設され、ゲート絶縁膜１５ｂを挟んでチャネルに対向している。
　ＭＩＳＦＥＴ構造１２は、活性面８に形成された複数のソース構造１６を含む。複数のソース構造１６は、活性面８において隣り合う一対のゲート構造１５の間の領域にそれぞれ配置されている。複数のソース構造１６は、平面視において第２方向Ｙに延びる帯状にそれぞれ形成されている。複数のソース構造１６は、ボディ領域１３およびソース領域１４を貫通して第１半導体領域６に至っている。複数のソース構造１６は、ゲート構造１５の深さを超える深さを有している。複数のソース構造１６は、具体的には、外側面９の深さとほぼ等しい深さを有している。
　各ソース構造１６は、ソーストレンチ１６ａ、ソース絶縁膜１６ｂおよびソース埋設電極１６ｃを含む。ソーストレンチ１６ａは、活性面８に形成され、ソース構造１６の壁面を区画している。ソース絶縁膜１６ｂは、ソーストレンチ１６ａの壁面を被覆している。ソース埋設電極１６ｃは、ソース絶縁膜１６ｂを挟んでソーストレンチ１６ａに埋設されている。
　ＭＩＳＦＥＴ構造１２は、チップ２内において複数のソース構造１６に沿う領域にそれぞれ形成された複数のｐ型のコンタクト領域１７を含む。複数のコンタクト領域１７は、ボディ領域１３よりも高いｐ型不純物濃度を有している。各コンタクト領域１７は、各ソース構造１６の側壁および底壁を被覆し、ボディ領域１３に電気的に接続されている。
　ＭＩＳＦＥＴ構造１２は、チップ２内において複数のソース構造１６に沿う領域にそれぞれ形成された複数のｐ型のウェル領域１８を含む。各ウェル領域１８は、ボディ領域１３よりも高く、コンタクト領域１７よりも低いｐ型不純物濃度を有していてもよい。各ウェル領域１８は、対応するコンタクト領域１７を挟んで対応するソース構造１６を被覆している。各ウェル領域１８は、対応するソース構造１６の側壁および底壁を被覆し、ボディ領域１３およびコンタクト領域１７に電気的に接続されている。
　図５を参照して、半導体装置１Ａは、外側面９の表層部に形成されたｐ型のアウターコンタクト領域１９を含む。アウターコンタクト領域１９は、ボディ領域１３のｐ型不純物濃度を超えるｐ型不純物濃度を有している。アウターコンタクト領域１９は、平面視において活性面８の周縁および外側面９の周縁から間隔を空けて形成され、活性面８に沿って延びる帯状に形成されている。
　アウターコンタクト領域１９は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。アウターコンタクト領域１９は、第１半導体領域６の底部から外側面９に間隔を空けて形成されている。アウターコンタクト領域１９は、複数のゲート構造１５（ソース構造１６）の底壁に対して第１半導体領域６の底部側に位置している。
　半導体装置１Ａは、外側面９の表層部に形成されたｐ型のアウターウェル領域２０を含む。アウターウェル領域２０は、アウターコンタクト領域１９のｐ型不純物濃度未満のｐ型不純物濃度を有している。アウターウェル領域２０のｐ型不純物濃度は、ウェル領域１８のｐ型不純物濃度とほぼ等しいことが好ましい。アウターウェル領域２０は、平面視において活性面８の周縁およびアウターコンタクト領域１９の間の領域に形成され、活性面８に沿って延びる帯状に形成されている。
　アウターウェル領域２０は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。アウターウェル領域２０は、第１半導体領域６の底部から外側面９に間隔を空けて形成されている。アウターウェル領域２０は、アウターコンタクト領域１９よりも深く形成されていてもよい。アウターウェル領域２０は、複数のゲート構造１５（ソース構造１６）の底壁に対して第１半導体領域６の底部側に位置している。
　アウターウェル領域２０は、アウターコンタクト領域１９に電気的に接続されている。アウターウェル領域２０は、この形態では、アウターコンタクト領域１９側から第１～第４接続面１０Ａ～１０Ｄに向けて延び、第１～第４接続面１０Ａ～１０Ｄを被覆している。アウターウェル領域２０は、活性面８の表層部においてボディ領域１３に電気的に接続されている。
　半導体装置１Ａは、外側面９の表層部において外側面９の周縁およびアウターコンタクト領域１９の間の領域に形成された少なくとも１つ（好ましくは２個以上２０個以下）のｐ型のフィールド領域２１を含む。半導体装置１Ａは、この形態では、５個のフィールド領域２１を含む。複数のフィールド領域２１は、外側面９においてチップ２内の電界を緩和する。フィールド領域２１の個数、幅、深さ、ｐ型不純物濃度等は任意であり、緩和すべき電界に応じて種々の値を取り得る。
　複数のフィールド領域２１は、アウターコンタクト領域１９側から外側面９の周縁側に間隔を空けて配列されている。複数のフィールド領域２１は、平面視において活性面８に沿って延びる帯状に形成されている。複数のフィールド領域２１は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。これにより、複数のフィールド領域２１は、ＦＬＲ（Field Limiting Ring）領域としてそれぞれ形成されている。
　複数のフィールド領域２１は、第１半導体領域６の底部から外側面９に間隔を空けて形成されている。複数のフィールド領域２１は、複数のゲート構造１５（ソース構造１６）の底壁に対して第１半導体領域６の底部側に位置している。複数のフィールド領域２１は、アウターコンタクト領域１９よりも深く形成されていてもよい。最内のフィールド領域２１は、アウターコンタクト領域１９に接続されていてもよい。
　半導体装置１Ａは、第１主面３を被覆する主面絶縁膜２５を含む。主面絶縁膜２５は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。主面絶縁膜２５は、この形態では、酸化シリコン膜からなる単層構造を有している。主面絶縁膜２５は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　主面絶縁膜２５は、活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。主面絶縁膜２５は、ゲート絶縁膜１５ｂおよびソース絶縁膜１６ｂに連なり、ゲート埋設電極１５ｃおよびソース埋設電極１６ｃを露出させるように活性面８を被覆している。主面絶縁膜２５は、アウターコンタクト領域１９、アウターウェル領域２０および複数のフィールド領域２１を被覆するように外側面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。
　主面絶縁膜２５は、第１～第４側面５Ａ～５Ｄに連なっていてもよい。この場合、主面絶縁膜２５の外壁は、研削痕を有する研削面からなっていてもよい。主面絶縁膜２５の外壁は、第１～第４側面５Ａ～５Ｄと１つの研削面を形成していてもよい。むろん、主面絶縁膜２５の外壁は、外側面９の周縁から内方に間隔を空けて形成され、外側面９の周縁部から第１半導体領域６を露出させていてもよい。
　半導体装置１Ａは、外側面９において第１～第４接続面１０Ａ～１０Ｄのうちの少なくとも１つを被覆するように主面絶縁膜２５の上に形成されたサイドウォール構造２６を含む。サイドウォール構造２６は、この形態では、平面視において活性面８を取り囲む環状（四角環状）に形成されている。サイドウォール構造２６は、活性面８の上に乗り上げた部分を有していてもよい。サイドウォール構造２６は、無機絶縁体またはポリシリコンを含んでいてもよい。サイドウォール構造２６は、ソース構造１６に電気的に接続されたサイドウォール配線であってもよい。
　半導体装置１Ａは、主面絶縁膜２５の上に形成された層間絶縁膜２７を含む。層間絶縁膜２７は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。層間絶縁膜２７は、この形態では、酸化シリコン膜からなる単層構造を有している。
　層間絶縁膜２７は、主面絶縁膜２５を挟んで活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。層間絶縁膜２７は、具体的には、サイドウォール構造２６を介して活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。層間絶縁膜２７は、活性面８側においてＭＩＳＦＥＴ構造１２を被覆し、外側面９側においてアウターコンタクト領域１９、アウターウェル領域２０および複数のフィールド領域２１を被覆している。
　層間絶縁膜２７は、この形態では、第１～第４側面５Ａ～５Ｄに連なっている。層間絶縁膜２７の外壁は、研削痕を有する研削面からなっていてもよい。層間絶縁膜２７の外壁は、第１～第４側面５Ａ～５Ｄと１つの研削面を形成していてもよい。むろん、層間絶縁膜２７の外壁は、外側面９の周縁から内方に間隔を空けて形成され、外側面９の周縁部から第１半導体領域６を露出させていてもよい。
　半導体装置１Ａは、第１主面３（層間絶縁膜２７）の上に配置されたゲート電極３０を含む。ゲート電極３０は、「ゲート主面電極」と称されてもよい。ゲート電極３０は、第１主面３の周縁から間隔を空けて第１主面３の内方部に配置されている。ゲート電極３０は、この形態では、活性面８の上に配置されている。ゲート電極３０は、具体的には、活性面８の周縁部において第３接続面１０Ｃ（第３側面５Ｃ）の中央部に近接する領域に配置されている。ゲート電極３０は、この形態では、平面視において四角形状に形成されている。むろん、ゲート電極３０は、平面視において四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。
　ゲート電極３０は、第１主面３の２５％以下の平面積を有していることが好ましい。ゲート電極３０の平面積は、第１主面３の１０％以下であってもよい。ゲート電極３０は、０．５μｍ以上１５μｍ以下の厚さを有していてもよい。ゲート電極３０は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　ゲート電極３０は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。ゲート電極３０は、この形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この形態ではＡｌＳｉＣｕ合金膜）を含む積層構造を有している。
　半導体装置１Ａは、ゲート電極３０から間隔を空けて第１主面３（層間絶縁膜２７）の上に配置されたソース電極３２を含む。ソース電極３２は、「ソース主面電極」と称されてもよい。ソース電極３２は、第１主面３の周縁から間隔を空けて第１主面３の内方部に配置されている。ソース電極３２は、この形態では、活性面８の上に配置されている。ソース電極３２は、この形態では、本体電極部３３、および、少なくとも１つ（この形態では複数）の引き出し電極部３４Ａ、３４Ｂを有している。
　本体電極部３３は、平面視においてゲート電極３０から間隔を空けて第４側面５Ｄ（第４接続面１０Ｄ）側の領域に配置され、第１方向Ｘにゲート電極３０に対向している。本体電極部３３は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する多角形状（具体的には四角形状）に形成されている。
　複数の引き出し電極部３４Ａ、３４Ｂは、一方側（第１側面５Ａ側）の第１引き出し電極部３４Ａ、および、他方側（第２側面５Ｂ側）の第２引き出し電極部３４Ｂを含む。第１引き出し電極部３４Ａは、平面視において本体電極部３３からゲート電極３０に対して第２方向Ｙの一方側（第１側面５Ａ側）に位置する領域に引き出され、第２方向Ｙにゲート電極３０に対向している。
　第２引き出し電極部３４Ｂは、平面視において本体電極部３３からゲート電極３０に対して第２方向Ｙの他方側（第２側面５Ｂ側）に位置する領域に引き出され、第２方向Ｙにゲート電極３０に対向している。つまり、複数の引き出し電極部３４Ａ、３４Ｂは、平面視において第２方向Ｙの両サイドからゲート電極３０を挟み込んでいる。
　ソース電極３２（本体電極部３３および引き出し電極部３４Ａ、３４Ｂ）は、層間絶縁膜２７および主面絶縁膜２５を貫通し、複数のソース構造１６、ソース領域１４および複数のウェル領域１８に電気的に接続されている。むろん、ソース電極３２は、引き出し電極部３４Ａ、３４Ｂを有さず、本体電極部３３のみからなっていてもよい。
　ソース電極３２は、ゲート電極３０の平面積を超える平面積を有している。ソース電極３２の平面積は、第１主面３の５０％以上であることが好ましい。ソース電極３２の平面積は、第１主面３の７５％以上であることが特に好ましい。ソース電極３２は、０．５μｍ以上１５μｍ以下の厚さを有していてもよい。ソース電極３２は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　ソース電極３２は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含むことが好ましい。ソース電極３２は、この形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この形態ではＡｌＳｉＣｕ合金膜）を含む積層構造を有している。ソース電極３２は、ゲート電極３０と同一の導電材料を含むことが好ましい。
　半導体装置１Ａは、ゲート電極３０から第１主面３（層間絶縁膜２７）の上に引き出された少なくとも１つ（この形態では複数）のゲート配線３６Ａ、３６Ｂを含む。複数のゲート配線３６Ａ、３６Ｂは、ゲート電極３０と同一の導電材料を含むことが好ましい。複数のゲート配線３６Ａ、３６Ｂは、この形態では、活性面８を被覆し、外側面９を被覆していない。複数のゲート配線３６Ａ、３６Ｂは、平面視において活性面８の周縁およびソース電極３２の間の領域に引き出され、ソース電極３２に沿って帯状に延びている。
　複数のゲート配線３６Ａ、３６Ｂは、具体的には、第１ゲート配線３６Ａおよび第２ゲート配線３６Ｂを含む。第１ゲート配線３６Ａは、平面視においてゲート電極３０から第１側面５Ａ側の領域に引き出されている。第１ゲート配線３６Ａは、第３側面５Ｃに沿って第２方向Ｙに帯状に延びる部分、および、第１側面５Ａに沿って第１方向Ｘに帯状に延びる部分を有している。第２ゲート配線３６Ｂは、平面視においてゲート電極３０から第２側面５Ｂ側の領域に引き出されている。第２ゲート配線３６Ｂは、第３側面５Ｃに沿って第２方向Ｙに帯状に延びる部分、および、第２側面５Ｂに沿って第１方向Ｘに帯状に延びる部分を有している。
　複数のゲート配線３６Ａ、３６Ｂは、活性面８（第１主面３）の周縁部において複数のゲート構造１５の両端部に交差（具体的には直交）している。複数のゲート配線３６Ａ、３６Ｂは、層間絶縁膜２７を貫通して複数のゲート構造１５に電気的に接続されている。複数のゲート配線３６Ａ、３６Ｂは、複数のゲート構造１５に直接接続されていてもよいし、導体膜を介して複数のゲート構造１５に電気的に接続されていてもよい。
　半導体装置１Ａは、ソース電極３２から第１主面３（層間絶縁膜２７）の上に引き出されたソース配線３７を含む。ソース配線３７は、ソース電極３２と同一の導電材料を含むことが好ましい。ソース配線３７は、複数のゲート配線３６Ａ、３６Ｂよりも外側面９側の領域において活性面８の周縁に沿って延びる帯状に形成されている。ソース配線３７は、この形態では、平面視においてゲート電極３０、ソース電極３２および複数のゲート配線３６Ａ、３６Ｂを取り囲む環状（具体的には四角環状）に形成されている。
　ソース配線３７は、層間絶縁膜２７を挟んでサイドウォール構造２６を被覆し、活性面８側から外側面９側に引き出されている。ソース配線３７は、全周に亘ってサイドウォール構造２６の全域を被覆していることが好ましい。ソース配線３７は、外側面９側において層間絶縁膜２７および主面絶縁膜２５を貫通して、外側面９（具体的にはアウターコンタクト領域１９）に接続された部分を有している。ソース配線３７は、層間絶縁膜２７を貫通してサイドウォール構造２６に電気的に接続されていてもよい。
　半導体装置１Ａは、ゲート電極３０、ソース電極３２、複数のゲート配線３６Ａ、３６Ｂおよびソース配線３７を選択的に被覆するアッパー絶縁膜３８を含む。アッパー絶縁膜３８は、ゲート電極３０の内方部を露出させるゲート開口３９を有し、全周に亘ってゲート電極３０の周縁部を被覆している。ゲート開口３９は、この形態では、平面視において四角形状に形成されている。
　アッパー絶縁膜３８は、平面視においてソース電極３２の内方部を露出させるソース開口４０を有し、全周に亘ってソース電極３２の周縁部を被覆している。ソース開口４０は、この形態では、平面視においてソース電極３２に沿う多角形状に形成されている。アッパー絶縁膜３８は、複数のゲート配線３６Ａ、３６Ｂの全域およびソース配線３７の全域を被覆している。
　アッパー絶縁膜３８は、層間絶縁膜２７を挟んでサイドウォール構造２６を被覆し、活性面８側から外側面９側に引き出されている。アッパー絶縁膜３８は、外側面９の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成され、アウターコンタクト領域１９、アウターウェル領域２０および複数のフィールド領域２１を被覆している。アッパー絶縁膜３８は、外側面９の周縁との間でダイシングストリート４１を区画している。
　ダイシングストリート４１は、平面視において外側面９の周縁（第１～第４側面５Ａ～５Ｄ）に沿って延びる帯状に形成されている。ダイシングストリート４１は、この形態では、平面視において第１主面３の内方部（活性面８）を取り囲む環状（具体的には四角環状）に形成されている。ダイシングストリート４１は、この形態では、層間絶縁膜２７を露出させている。
　むろん、主面絶縁膜２５および層間絶縁膜２７が外側面９を露出させている場合、ダイシングストリート４１は、外側面９を露出させていてもよい。ダイシングストリート４１は、１μｍ以上２００μｍ以下の幅を有していてもよい。ダイシングストリート４１の幅は、ダイシングストリート４１の延在方向に直交する方向の幅である。ダイシングストリート４１の幅は、５μｍ以上５０μｍ以下であることが好ましい。
　アッパー絶縁膜３８は、ゲート電極３０の厚さおよびソース電極３２の厚さを超える厚さを有していることが好ましい。アッパー絶縁膜３８の厚さは、チップ２の厚さ未満であることが好ましい。アッパー絶縁膜３８の厚さは、３μｍ以上３５μｍ以下であってもよい。アッパー絶縁膜３８の厚さは、２５μｍ以下であることが好ましい。
　アッパー絶縁膜３８は、この形態では、チップ２側からこの順に積層された無機絶縁膜４２および有機絶縁膜４３を含む積層構造を有している。アッパー絶縁膜３８は、無機絶縁膜４２および有機絶縁膜４３のうちの少なくとも１つを含んでいればよく、必ずしも無機絶縁膜４２および有機絶縁膜４３を同時に含む必要はない。無機絶縁膜４２は、ゲート電極３０、ソース電極３２、複数のゲート配線３６Ａ、３６Ｂおよびソース配線３７を選択的に被覆し、ゲート開口３９の一部、ソース開口４０の一部およびダイシングストリート４１の一部を区画している。
　無機絶縁膜４２は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。無機絶縁膜４２は、層間絶縁膜２７とは異なる絶縁材料を含むことが好ましい。無機絶縁膜４２は、窒化シリコン膜を含むことが好ましい。無機絶縁膜４２は、層間絶縁膜２７の厚さ未満の厚さを有していることが好ましい。無機絶縁膜４２の厚さは、０．１μｍ以上５μｍ以下であってもよい。
　有機絶縁膜４３は、無機絶縁膜４２を選択的に被覆し、ゲート開口３９の一部、ソース開口４０の一部およびダイシングストリート４１の一部を区画している。有機絶縁膜４３は、具体的には、ゲート開口３９の壁面において無機絶縁膜４２を部分的に露出させている。また、有機絶縁膜４３は、ソース開口４０の壁面において無機絶縁膜４２を部分的に露出させている。また、有機絶縁膜４３は、ダイシングストリート４１の壁面において無機絶縁膜４２を部分的に露出させている。
　むろん、有機絶縁膜４３は、ゲート開口３９の壁面から無機絶縁膜４２が露出しないように無機絶縁膜４２を被覆していてもよい。有機絶縁膜４３は、ソース開口４０の壁面から無機絶縁膜４２が露出しないように無機絶縁膜４２を被覆していてもよい。有機絶縁膜４３は、ダイシングストリート４１の壁面から無機絶縁膜４２が露出しないように無機絶縁膜４２を被覆していてもよい。これらの場合、有機絶縁膜４３は、無機絶縁膜４２の全域を被覆していてもよい。
　有機絶縁膜４３は、熱硬化性樹脂以外の樹脂膜からなることが好ましい。有機絶縁膜４３は、透光性樹脂または透明樹脂からなっていてもよい。有機絶縁膜４３は、ネガティブタイプまたはポジティブタイプの感光性樹脂膜からなっていてもよい。有機絶縁膜４３は、ポリイミド膜、ポリアミド膜またはポリベンゾオキサゾール膜からなることが好ましい。有機絶縁膜４３は、この形態では、ポリベンゾオキサゾール膜を含む。
　有機絶縁膜４３は、無機絶縁膜４２の厚さを超える厚さを有していることが好ましい。有機絶縁膜４３の厚さは、層間絶縁膜２７の厚さを超えていることが好ましい。有機絶縁膜４３の厚さは、ゲート電極３０の厚さおよびソース電極３２の厚さを超えていることが特に好ましい。有機絶縁膜４３の厚さは、３μｍ以上３０μｍ以下であってもよい。有機絶縁膜４３の厚さは、２０μｍ以下であることが好ましい。
　半導体装置１Ａは、ゲート電極３０の上に配置されたゲート端子電極５０を含む。ゲート端子電極５０は、ゲート電極３０においてゲート開口３９から露出した部分の上に柱状に立設されている。ゲート端子電極５０は、平面視においてゲート電極３０の面積未満の面積を有し、ゲート電極３０の周縁から間隔を空けてゲート電極３０の内方部の上に配置されている。
　ゲート端子電極５０は、ゲート端子面５１およびゲート端子側壁５２を有している。ゲート端子面５１は、第１主面３に沿って平坦に延びている。ゲート端子面５１は、研削痕を有する研削面からなっていてもよい。ゲート端子側壁５２は、この形態では、アッパー絶縁膜３８（具体的には有機絶縁膜４３）の上に位置している。
　つまり、ゲート端子電極５０は、無機絶縁膜４２および有機絶縁膜４３に接する部分を含む。ゲート端子側壁５２は、法線方向Ｚに略鉛直に延びている。「略鉛直」は、湾曲（蛇行）しながら積層方向に延びている形態も含む。ゲート端子側壁５２は、アッパー絶縁膜３８を挟んでゲート電極３０に対向する部分を含む。ゲート端子側壁５２は、研削痕を有さない平滑面からなることが好ましい。
　ゲート端子電極５０は、この形態では、ゲート端子側壁５２の下端部において外方に向けて突出した第１突出部５３を有している。第１突出部５３は、ゲート端子側壁５２の中間部よりもアッパー絶縁膜３８（有機絶縁膜４３）側の領域に形成されている。第１突出部５３は、断面視においてアッパー絶縁膜３８の外面に沿って延び、ゲート端子側壁５２から先端部に向けて厚さが徐々に小さくなる先細り形状に形成されている。これにより、第１突出部５３は、鋭角を成す尖鋭形状の先端部を有している。むろん、第１突出部５３を有さないゲート端子電極５０が形成されてもよい。
　ゲート端子電極５０は、ゲート電極３０の厚さを超える厚さを有していることが好ましい。ゲート端子電極５０の厚さは、ゲート電極３０およびゲート端子面５１の間の距離によって定義される。ゲート端子電極５０の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。ゲート端子電極５０の厚さは、この形態では、チップ２の厚さを超えている。むろん、ゲート端子電極５０の厚さは、チップ２の厚さ未満であってもよい。ゲート端子電極５０の厚さは、１０μｍ以上３００μｍ以下であってもよい。ゲート端子電極５０の厚さは、３０μｍ以上であることが好ましい。ゲート端子電極５０の厚さは、８０μｍ以上２００μｍ以下であることが特に好ましい。
　ゲート端子電極５０の平面積は、第１主面３の平面積に応じて調整される。ゲート端子電極５０の平面積は、ゲート端子面５１の平面積によって定義される。ゲート端子電極５０の平面積は、第１主面３の２５％以下であることが好ましい。ゲート端子電極５０の平面積は、第１主面３の１０％以下であってもよい。
　第１主面３が１ｍｍ角以上の平面積を有する場合、ゲート端子電極５０の平面積は０．４ｍｍ角以上であってもよい。ゲート端子電極５０は、０．４ｍｍ×０．７ｍｍ以上の平面積を有する多角形状（たとえば長方形状）に形成されていてもよい。ゲート端子電極５０は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する多角形状（矩形状に切り欠かれた四隅を有する四角形状）に形成されている。むろん、ゲート端子電極５０は、平面視において四角形状、四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。
　ゲート端子電極５０は、この形態では、ゲート電極３０側からこの順に積層された第１ゲート導体膜５５および第２ゲート導体膜５６を含む積層構造を有している。第１ゲート導体膜５５は、Ｔｉ系金属膜を含んでいてもよい。第１ゲート導体膜５５は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。第１ゲート導体膜５５は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。
　第１ゲート導体膜５５は、ゲート電極３０の厚さ未満の厚さを有している。第１ゲート導体膜５５は、ゲート開口３９内においてゲート電極３０を膜状に被覆し、アッパー絶縁膜３８の上に膜状に引き出されている。第１ゲート導体膜５５は、第１突出部５３の一部を形成している。第１ゲート導体膜５５は、必ずしも形成されている必要はなく、取り除かれてもよい。
　第２ゲート導体膜５６は、ゲート端子電極５０の本体を形成している。第２ゲート導体膜５６は、Ｃｕ系金属膜を含んでいてもよい。Ｃｕ系金属膜は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）またはＣｕ合金膜であってもよい。第２ゲート導体膜５６は、この形態では、純Ｃｕめっき膜を含む。第２ゲート導体膜５６は、ゲート電極３０の厚さを超える厚さを有していることが好ましい。第２ゲート導体膜５６の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。第２ゲート導体膜５６の厚さは、この形態では、チップ２の厚さを超えている。
　第２ゲート導体膜５６は、ゲート開口３９内において第１ゲート導体膜５５を挟んでゲート電極３０を被覆し、第１ゲート導体膜５５を挟んでアッパー絶縁膜３８の上に膜状に引き出されている。第２ゲート導体膜５６は、第１突出部５３の一部を形成している。つまり、第１突出部５３は、第１ゲート導体膜５５および第２ゲート導体膜５６を含む積層構造を有している。第２ゲート導体膜５６は、第１突出部５３内において第１ゲート導体膜５５の厚さを超える厚さを有していることが好ましい。
　半導体装置１Ａは、ソース電極３２の上に配置されたソース端子電極６０を含む。ソース端子電極６０は、ソース電極３２においてソース開口４０から露出した部分の上に柱状に立設されている。ソース端子電極６０は、平面視においてソース電極３２の面積未満の面積を有し、ソース電極３２の周縁から間隔を空けてソース電極３２の内方部の上に配置されている。
　ソース端子電極６０は、この形態では、ソース電極３２の本体電極部３３の上に配置され、ソース電極３２の引き出し電極部３４Ａ、３４Ｂの上には配置されていない。これにより、ゲート端子電極５０およびソース端子電極６０の間の対向面積が削減されている。このような構造は、半田や金属ペースト等の導電接着剤がゲート端子電極５０およびソース端子電極６０に付着される場合において、ゲート端子電極５０およびソース端子電極６０の間の短絡リスクを低減する上で有効である。むろん、導体板や導線（たとえばボンディングワイヤ）等の導電接合部材がゲート端子電極５０およびソース端子電極６０に接続されてもよい。この場合、ゲート端子電極５０側の導電接合部材およびソース端子電極６０側の導電接合部材の間の短絡リスクを低減できる。
　ソース端子電極６０は、ソース端子面６１およびソース端子側壁６２を有している。ソース端子面６１は、第１主面３に沿って平坦に延びている。ソース端子面６１は、研削痕を有する研削面からなっていてもよい。ソース端子側壁６２は、この形態では、アッパー絶縁膜３８（具体的には有機絶縁膜４３）の上に位置している。
　つまり、ソース端子電極６０は、無機絶縁膜４２および有機絶縁膜４３に接する部分を含む。ソース端子側壁６２は、法線方向Ｚに略鉛直に延びている。「略鉛直」は、湾曲（蛇行）しながら積層方向に延びている形態も含む。ソース端子側壁６２は、アッパー絶縁膜３８を挟んでソース電極３２に対向する部分を含む。ソース端子側壁６２は、研削痕を有さない平滑面からなることが好ましい。
　ソース端子電極６０は、この形態では、ソース端子側壁６２の下端部において外方に向けて突出した第２突出部６３を有している。第２突出部６３は、ソース端子側壁６２の中間部よりもアッパー絶縁膜３８（有機絶縁膜４３）側の領域に形成されている。第２突出部６３は、断面視においてアッパー絶縁膜３８の外面に沿って延び、ソース端子側壁６２から先端部に向けて厚さが徐々に小さくなる先細り形状に形成されている。これにより、第２突出部６３は、鋭角を成す尖鋭形状の先端部を有している。むろん、第２突出部６３を有さないソース端子電極６０が形成されてもよい。
　ソース端子電極６０は、ソース電極３２の厚さを超える厚さを有していることが好ましい。ソース端子電極６０の厚さは、ソース電極３２およびソース端子面６１の間の距離によって定義される。ソース端子電極６０の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。ソース端子電極６０の厚さは、この形態では、チップ２の厚さを超えている。
　むろん、ソース端子電極６０の厚さは、チップ２の厚さ未満であってもよい。ソース端子電極６０の厚さは、１０μｍ以上３００μｍ以下であってもよい。ソース端子電極６０の厚さは、３０μｍ以上であることが好ましい。ソース端子電極６０の厚さは、８０μｍ以上２００μｍ以下であることが特に好ましい。ソース端子電極６０の厚さは、ゲート端子電極５０の厚さとほぼ等しい。
　ソース端子電極６０の平面積は、第１主面３の平面積に応じて調整される。ソース端子電極６０の平面積は、ソース端子面６１の平面積によって定義される。ソース端子電極６０の平面積は、ゲート端子電極５０の平面積を超えていることが好ましい。ソース端子電極６０の平面積は、第１主面３の５０％以上であることが好ましい。ソース端子電極６０の平面積は、第１主面３の７５％以上であることが特に好ましい。
　第１主面３が１ｍｍ角以上の平面積を有している場合、ソース端子電極６０の平面積は０．８ｍｍ角以上であることが好ましい。この場合、ソース端子電極６０の平面積は、１ｍｍ角以上であることが特に好ましい。ソース端子電極６０は、１ｍｍ×１．４ｍｍ以上の平面積を有する多角形状に形成されていてもよい。ソース端子電極６０は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。むろん、ソース端子電極６０は、平面視において四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。
　ソース端子電極６０は、この形態では、ソース電極３２側からこの順に積層された第１ソース導体膜６７および第２ソース導体膜６８を含む積層構造を有している。第１ソース導体膜６７は、Ｔｉ系金属膜を含んでいてもよい。第１ソース導体膜６７は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。第１ソース導体膜６７は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。第１ソース導体膜６７は、第１ゲート導体膜５５と同一の導電材料からなることが好ましい。
　第１ソース導体膜６７は、ソース電極３２の厚さ未満の厚さを有している。第１ソース導体膜６７は、ソース開口４０内においてソース電極３２を膜状に被覆し、アッパー絶縁膜３８の上に膜状に引き出されている。第１ソース導体膜６７は、第２突出部６３の一部を形成している。第１ソース導体膜６７の厚さは、第１ゲート導体膜５５の厚さとほぼ等しい。第１ソース導体膜６７は、必ずしも形成されている必要はなく、取り除かれてもよい。
　第２ソース導体膜６８は、ソース端子電極６０の本体を形成している。第２ソース導体膜６８は、Ｃｕ系金属膜を含んでいてもよい。Ｃｕ系金属膜は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）またはＣｕ合金膜であってもよい。第２ソース導体膜６８は、この形態では、純Ｃｕめっき膜を含む。第２ソース導体膜６８は、第２ゲート導体膜５６と同一の導電材料からなることが好ましい。
　第２ソース導体膜６８は、ソース電極３２の厚さを超える厚さを有していることが好ましい。第２ソース導体膜６８の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。第２ソース導体膜６８の厚さは、この形態では、チップ２の厚さを超えている。第２ソース導体膜６８の厚さは、第２ゲート導体膜５６の厚さとほぼ等しい。
　第２ソース導体膜６８は、ソース開口４０内において第１ソース導体膜６７を挟んでソース電極３２を被覆し、第１ソース導体膜６７を挟んでアッパー絶縁膜３８の上に膜状に引き出されている。第２ソース導体膜６８は、第２突出部６３の一部を形成している。つまり、第２突出部６３は、第１ソース導体膜６７および第２ソース導体膜６８を含む積層構造を有している。第２ソース導体膜６８は、第２突出部６３内において第１ソース導体膜６７の厚さを超える厚さを有していることが好ましい。
　半導体装置１Ａは、第１主面３を被覆する封止絶縁体７１（a sealing insulator）を含む。封止絶縁体７１は、第１主面３の上においてゲート端子電極５０の一部およびソース端子電極６０の一部を露出させるようにゲート端子電極５０の周囲およびソース端子電極６０の周囲を被覆している。封止絶縁体７１は、具体的には、ゲート端子電極５０およびソース端子電極６０を露出させるように活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。
　封止絶縁体７１は、ゲート端子面５１およびソース端子面６１を露出させ、ゲート端子側壁５２およびソース端子側壁６２を被覆している。封止絶縁体７１は、この形態では、ゲート端子電極５０の第１突出部５３を被覆し、第１突出部５３を挟んでアッパー絶縁膜３８に対向している。封止絶縁体７１は、ゲート端子電極５０の抜け落ちを抑制する。また、封止絶縁体７１は、ソース端子電極６０の第２突出部６３を被覆し、第２突出部６３を挟んでアッパー絶縁膜３８に対向している。封止絶縁体７１は、ソース端子電極６０の抜け落ちを抑制する。
　封止絶縁体７１は、外側面９の周縁部においてダイシングストリート４１を被覆している。封止絶縁体７１は、この形態では、ダイシングストリート４１において層間絶縁膜２７を直接被覆している。むろん、ダイシングストリート４１からチップ２（外側面９）や主面絶縁膜２５が露出している場合、封止絶縁体７１は、ダイシングストリート４１においてチップ２や主面絶縁膜２５を直接被覆していてもよい。
　封止絶縁体７１は、絶縁主面７２および絶縁側壁７３を有している。絶縁主面７２は、第１主面３に沿って平坦に延びている。絶縁主面７２は、ゲート端子面５１およびソース端子面６１と１つの平坦面を形成している。絶縁主面７２は、研削痕を有する研削面からなっていてもよい。この場合、絶縁主面７２は、ゲート端子面５１およびソース端子面６１と１つの研削面を形成していることが好ましい。
　絶縁側壁７３は、絶縁主面７２の周縁からチップ２に向かって延び、第１～第４側面５Ａ～５Ｄと１つの平坦面を形成している。絶縁側壁７３は、絶縁主面７２に対してほぼ直角に形成されている。絶縁側壁７３が絶縁主面７２との間で成す角度は、８８°以上９２°以下であってもよい。絶縁側壁７３は、研削痕を有する研削面からなっていてもよい。絶縁側壁７３は、第１～第４側面５Ａ～５Ｄと１つの研削面を形成していてもよい。
　封止絶縁体７１は、ゲート電極３０の厚さおよびソース電極３２の厚さを超える厚さを有していることが好ましい。封止絶縁体７１の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。封止絶縁体７１の厚さは、この形態では、チップ２の厚さを超えている。むろん、封止絶縁体７１の厚さは、チップ２の厚さ未満であってもよい。封止絶縁体７１の厚さは、１０μｍ以上３００μｍ以下であってもよい。封止絶縁体７１の厚さは、３０μｍ以上であることが好ましい。封止絶縁体７１の厚さは、８０μｍ以上２００μｍ以下であることが特に好ましい。封止絶縁体７１の厚さは、ゲート端子電極５０の厚さおよびソース端子電極６０の厚さとほぼ等しい。
　封止絶縁体７１は、マトリクス樹脂、複数のフィラーおよび複数の可撓化粒子（可撓化剤）を含む。封止絶縁体７１は、マトリクス樹脂、複数のフィラーおよび複数の可撓化粒子によって機械的強度が調節されるように構成されている。封止絶縁体７１は、マトリクス樹脂を含んでいればよく、フィラーおよび可撓化粒子の有無は任意である。
　封止絶縁体７１は、カーボンブラック等のマトリクス樹脂を着色する色材を含んでいてもよい。マトリクス樹脂は、熱硬化性樹脂からなることが好ましい。マトリクス樹脂は、熱硬化性樹脂の一例としてのエポキシ樹脂、フェノール樹脂およびポリイミド樹脂のうちの少なくとも１つを含んでいてもよい。マトリクス樹脂は、この形態では、エポキシ樹脂を含む。
　複数のフィラーは、絶縁体からなる球体物および絶縁体からなる不定形物のうちのいずれか一方または双方によって構成され、マトリクス樹脂に添加されている。不定形物は、粒状、欠片状、破砕片状等の球体以外のランダム形状を有している。不定形物は、角張りを有していてもよい。複数のフィラーは、この形態では、フィラーアタックによるダメージを抑制する観点から、球体物によってそれぞれ構成されている。
　複数のフィラーは、セラミック、酸化物および窒化物のうちの少なくとも１つを含んでいてもよい。複数のフィラーは、この形態では、酸化シリコン粒子（シリカ粒子）からそれぞれなる。複数のフィラーは、１ｎｍ以上１００μｍ以下の粒径をそれぞれ有していてもよい。複数のフィラーの粒径は、５０μｍ以下であることが好ましい。
　封止絶縁体７１は、粒径（particle sizes）の異なる複数のフィラーを含むことが好ましい。複数のフィラーは、複数の小径フィラー、複数の中径フィラー、および、複数の大径フィラーを含んでいてもよい。複数のフィラーは、小径フィラー、中径フィラーおよび大径フィラーの順となる含有率（密度）でマトリクス樹脂に添加されていることが好ましい。
　小径フィラーは、ソース電極３２の厚さ（ゲート電極３０の厚さ）未満の厚さを有していてもよい。小径フィラーの粒径は、１ｎｍ以上１μｍ以下であってもよい。中径フィラーは、ソース電極３２の厚さを超えてアッパー絶縁膜３８の厚さ以下の厚さを有していてもよい。中径フィラーの粒径は、１μｍ以上２０μｍ以下であってもよい。
　大径フィラーは、アッパー絶縁膜３８の厚さを超える厚さを有していてもよい。複数のフィラーは、第１半導体領域６（エピタキシャル層）の厚さ、第２半導体領域７（基板）の厚さおよびチップ２の厚さのいずれかを超える少なくとも１つの大径フィラーを含んでいてもよい。大径フィラーの粒径は、２０μｍ以上１００μｍ以下であってもよい。大径フィラーの粒径は、５０μｍ以下であることが好ましい。
　複数のフィラーの平均粒径は、１μｍ以上１０μｍ以下であってもよい。複数のフィラーの平均粒径は、４μｍ以上８μｍ以下であることが好ましい。むろん、複数のフィラーは、小径フィラー、中径フィラーおよび大径フィラーの全てを同時に含む必要はなく、小径フィラーおよび中径フィラーのいずれか一方または双方によって構成されていてもよい。たとえば、この場合、複数のフィラー（中径フィラー）の最大粒径は、１０μｍ以下であってもよい。
　封止絶縁体７１は、絶縁主面７２の表層部および絶縁側壁７３の表層部において破断された粒形（particle shapes）を有する複数のフィラー欠片（a plurality of filler fragments）を含んでいてもよい。複数のフィラー欠片は、小径フィラーの一部、中径フィラーの一部および大径フィラーの一部のうちのいずれかによってそれぞれ形成されていてもよい。
　絶縁主面７２側に位置する複数のフィラー欠片は、絶縁主面７２に面するように絶縁主面７２に沿って形成された破断部を有している。絶縁側壁７３側に位置する複数のフィラー欠片は、絶縁側壁７３に面するように絶縁側壁７３に沿って形成された破断部を有している。複数のフィラー欠片の破断部は、絶縁主面７２および絶縁側壁７３から露出していてもよいし、マトリクス樹脂によって部分的にまたは全体的に被覆されてもよい。複数のフィラー欠片は、絶縁主面７２および絶縁側壁７３の表層部に位置するため、チップ２側の構造物に影響しない。
　複数の可撓化粒子は、マトリクス樹脂に添加されている。複数の可撓化粒子は、シリコン系可撓化粒子、アクリル系可撓化粒子およびブタジエン系可撓化粒子のうちの少なくとも１種を含んでいてもよい。封止絶縁体７１は、シリコン系可撓化粒子を含むことが好ましい。複数の可撓化粒子は、複数のフィラーの平均粒径未満の平均粒径を有していることが好ましい。複数の可撓化粒子の平均粒径は、１ｎｍ以上１μｍ以下であることが好ましい。複数の可撓化粒子の最大粒径は、１μｍ以下であることが好ましい。
　複数の可撓化粒子は、この形態では、単位断面積当たりに占める総断面積の割合が０．１％以上１０％以下となるようにマトリクス樹脂に添加されている。換言すると、複数の可撓化粒子は、０．１重量％以上１０重量％以下の範囲の含有率でマトリクス樹脂に添加されている。複数の可撓化粒子の平均粒径や含有率は、製造時および／または製造後に封止絶縁体７１に付与すべき弾性率に応じて適宜調節される。たとえば、サブミクロンオーダ（＝１μｍ以下）の平均粒径を有する複数の可撓化粒子によれば、封止絶縁体７１の低弾性率や低硬化収縮率に寄与させることができる。
　半導体装置１Ａは、第２主面４を被覆するドレイン電極７７（第２主面電極）を含む。ドレイン電極７７は、第２主面４に電気的に接続されている。ドレイン電極７７は、第２主面４から露出した第２半導体領域７とオーミック接触を形成している。ドレイン電極７７は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。
　ドレイン電極７７は、チップ２の周縁から内方に間隔を空けて第２主面４を被覆していてもよい。ドレイン電極７７は、ソース端子電極６０との間に５００Ｖ以上３０００Ｖ以下のドレインソース電圧が印加されるように構成される。つまり、チップ２は、第１主面３および第２主面４の間に５００Ｖ以上３０００Ｖ以下の電圧が印加されるように形成されている。
　以上、半導体装置１Ａは、チップ２、ゲート電極３０（ソース電極３２：主面電極）、ゲート端子電極５０（ソース端子電極６０）および封止絶縁体７１を含む。チップ２は、第１主面３を有している。ゲート電極３０（ソース電極３２）は、第１主面３の上に配置されている。ゲート端子電極５０（ソース端子電極６０）は、ゲート電極３０（ソース電極３２）の上に配置されている。封止絶縁体７１は、ゲート端子電極５０（ソース端子電極６０）の一部を露出させるように第１主面３の上でゲート端子電極５０（ソース端子電極６０）の周囲を被覆している。
　この構造によれば、封止絶縁体７１によって外力や湿気（水分）から封止対象物を保護できる。つまり、外力に起因するダメージ（剥離を含む）や湿気に起因する劣化（腐蝕を含む）から封止対象物を保護できる。これにより、形状不良や電気的特性の変動を抑制できる。よって、信頼性を向上できる半導体装置１Ａを提供できる。
　半導体装置１Ａは、ゲート電極３０（ソース電極３２）を部分的に被覆するアッパー絶縁膜３８を含むことが好ましい。この構造によれば、アッパー絶縁膜３８によって外力や湿気から被覆対象物を保護できる。つまり、この構造によれば、アッパー絶縁膜３８および封止絶縁体７１の双方によって封止対象物を保護できる。
　このような構造において、封止絶縁体７１は、アッパー絶縁膜３８を直接被覆する部分を有していることが好ましい。封止絶縁体７１は、アッパー絶縁膜３８を挟んでゲート電極３０（ソース電極３２）を被覆する部分を有していることが好ましい。ゲート端子電極５０（ソース端子電極６０）は、アッパー絶縁膜３８を直接被覆する部分を有していることが好ましい。アッパー絶縁膜３８は、無機絶縁膜４２および有機絶縁膜４３のいずれか一方または双方を含むことが好ましい。有機絶縁膜４３は、感光性樹脂膜からなることが好ましい。
　アッパー絶縁膜３８は、ゲート電極３０（ソース電極３２）よりも厚いことが好ましい。アッパー絶縁膜３８は、チップ２よりも薄いことが好ましい。封止絶縁体７１は、ゲート電極３０（ソース電極３２）よりも厚いことが好ましい。封止絶縁体７１は、アッパー絶縁膜３８よりも厚いことが好ましい。封止絶縁体７１は、チップ２よりも厚いことが特に好ましい。
　封止絶縁体７１は、熱硬化性樹脂（マトリクス樹脂）を含むことが好ましい。この構造によれば、熱硬化性樹脂によって耐久性および防水性を高めることができる。封止絶縁体７１は、熱硬化性樹脂に添加された複数のフィラーを含むことが好ましい。この構造によれば、封止絶縁体７１の強度を複数のフィラーによって調節できる。封止絶縁体７１は、熱硬化性樹脂に添加された複数の可撓化粒子（可撓化剤）を含むことが好ましい。この構造によれば、複数の可撓化粒子によって封止絶縁体７１の弾性率を調節できる。
　封止絶縁体７１は、ゲート端子電極５０（ソース端子電極６０）のゲート端子面５１（ソース端子面６１）を露出させ、ゲート端子側壁５２（ソース端子側壁６２）を被覆していることが好ましい。つまり、封止絶縁体７１は、ゲート端子側壁５２（ソース端子側壁６２）側からゲート端子電極５０（ソース端子電極６０）を保護していることが好ましい。
　この場合、封止絶縁体７１は、ゲート端子面５１（ソース端子面６１）と１つの平坦面を形成する絶縁主面７２を有していることが好ましい。封止絶縁体７１は、チップ２の第１～第４側面５Ａ～５Ｄ（側面）と１つの平坦面を形成する絶縁側壁７３を有していることが好ましい。この構造によれば、封止絶縁体７１によって第１主面３側に位置する封止対象物を適切に保護できる。
　上記構成は、比較的大きい平面積および／または比較的小さい厚さを有するチップ２に対して、比較的大きい平面積および／または比較的大きい厚さを有するゲート端子電極５０（ソース端子電極６０）を適用する場合において有効である。比較的大きい平面積および／または比較的大きい厚さを有するゲート端子電極５０（ソース端子電極６０）は、チップ２側で生じた熱を吸収し、外部に放散させる上でも有効である。
　たとえば、ゲート端子電極５０（ソース端子電極６０）は、ゲート電極３０（ソース電極３２）よりも厚いことが好ましい。ゲート端子電極５０（ソース端子電極６０）は、アッパー絶縁膜３８よりも厚いことが好ましい。ゲート端子電極５０（ソース端子電極６０）は、チップ２よりも厚いことが特に好ましい。たとえば、ゲート端子電極５０は平面視において第１主面３の２５％以下の領域を被覆し、ソース端子電極６０は平面視において第１主面３の５０％以上の領域を被覆していてもよい。
　たとえば、チップ２は、平面視において１ｍｍ角以上の面積を有する第１主面３を有していてもよい。チップ２は、断面視において１００μｍ以下の厚さを有していてもよい。チップ２は、断面視において５０μｍ以下の厚さを有していることが好ましい。チップ２は、半導体基板およびエピタキシャル層を含む積層構造を有していてもよい。この場合、エピタキシャル層は、半導体基板よりも厚いことが好ましい。
　上記構成において、チップ２は、ワイドバンドギャップ半導体の単結晶を含むことが好ましい。ワイドバンドギャップ半導体の単結晶は、電気的特性を向上させる上で有効である。また、ワイドバンドギャップ半導体の単結晶によれば、比較的高い硬度によってチップ２の変形を抑制しながら、チップ２の薄化およびチップ２の平面積の増加を達成できる。チップ２の薄化およびチップ２の平面積の拡張は、電気的特性を向上させる上でも有効である。
　封止絶縁体７１を有する構成は、チップ２の第２主面４を被覆するドレイン電極７７を含む構造においても有効である。ドレイン電極７７は、ソース電極３２との間でチップ２を介する電位差（たとえば５００Ｖ以上３０００Ｖ以下）を形成する。比較的薄いチップ２の場合、ソース電極３２およびドレイン電極７７の間の距離が短縮されるため、第１主面３の周縁およびソース電極３２の間の放電現象のリスクが高まる。この点、封止絶縁体７１を有する構造では、第１主面３の周縁およびソース電極３２の間の絶縁性を向上でき、放電現象を抑制できる。
　図８は、図１に示す半導体装置１Ａが搭載された第１形態例に係る半導体モジュール２０１Ａを示す平面図である。図９は、図８に示す半導体モジュール２０１Ａを示す断面図である。図１０は、図８に示す半導体モジュール２０１Ａを示す回路図である。図９は、半導体モジュール２０１Ａの構造（接続形態）を説明するための概略断面図であり、特定箇所の断面を示していない。
　図８および図９を参照して、半導体モジュール２０１Ａは、筐体２０２を含む。筐体２０２は、枠部２０３、底板２０４および蓋板２０５を含み、これらによって区画される収容空間２０６を有している。
　枠部２０３は、ＰＰＳ（Poly Phenylene Sulfide）樹脂やＰＢＴ（Poly Butylene Terephtalate）樹脂等の熱可塑性樹脂によって形成されていてもよい。枠部２０３は、平面視において略長方形の筒状（環状）に形成されている。枠部２０３は、具体的には、平面視において収容空間２０６に向けて円弧状または矩形状に向けて窪んだ四隅を有する略長方形の筒状（環状）に形成されている。
　枠部２０３は、一方側（図９の紙面上側）の第１端部２０７、他方側（図９の紙面下側）の第２端部２０８、および、第１～第４壁部２０９Ａ～２０９Ｄを含む。第１～第４壁部２０９Ａ～２０９Ｄは、筐体２０２の側壁を形成している。第１壁部２０９Ａおよび第２壁部２０９Ｂは、第１方向Ｘに延び、第２方向Ｙに対向している。第１壁部２０９Ａおよび第２壁部２０９Ｂは、筐体２０２の長辺を形成している。第３壁部２０９Ｃおよび第４壁部２０９Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。第３壁部２０９Ｃおよび第４壁部２０９Ｄは、筐体２０２の短辺を形成している。
　枠部２０３は、四隅において第２端部２０８から収容空間２０６とは反対側に向けて張り出した第１～第４フランジ部２１０Ａ～２１０Ｄを有している。第１フランジ部２１０Ａは第１壁部２０９Ａおよび第３壁部２０９Ｃに接続され、第２フランジ部２１０Ｂは第２壁部２０９Ｂおよび第３壁部２０９Ｃに接続され、第３フランジ部２１０Ｃは第１壁部２０９Ａおよび第４壁部２０９Ｄに接続され、第４フランジ部２１０Ｄは第２壁部２０９Ｂおよび第４壁部２０９Ｄに接続されている。第１～第４フランジ部２１０Ａ～２１０Ｄは、ボルト孔２１１をそれぞれ有している。
　底板２０４は、この形態では、ヒートスプレッダとして金属板によって形成されている。むろん、底板２０４は、ＰＰＳ樹脂やＰＢＴ樹脂等の熱可塑性樹脂によって形成されていてもよい。底板２０４は、平面視において略長方形状に形成されている。底板２０４は、枠部２０３の第２端部２０８に取り付けられ、枠部２０３と共に収容空間２０６を区画する。底板２０４は、接着剤によって枠部２０３に取り付けられていてもよいし、枠部２０３の任意の箇所に形成したボルト孔にボルト止めされてもよい。
　蓋板２０５は、ＰＰＳ樹脂やＰＢＴ樹脂等の熱可塑性樹脂によって形成されていてもよい。蓋板２０５は、平面視において略長方形状に形成されている。蓋板２０５は、枠部２０３の第１端部２０７に取り付けられ、収容空間２０６を閉塞する。蓋板２０５は、接着剤によって枠部２０３に取り付けられていてもよいし、枠部２０３の任意の箇所に形成したボルト孔にボルト止めされてもよい。
　半導体モジュール２０１Ａは、枠部２０３に取り付けられた第１～第４支持部２１２Ａ～２１２Ｄを含む。第１～第４支持部２１２Ａ～２１２Ｄは、ＰＰＳ樹脂やＰＢＴ樹脂等の熱可塑性樹脂によって形成されていてもよい。第１～第４支持部２１２Ａ～２１２Ｄは、この形態では、枠部２０３と一体的に形成されている。
　第１～第２支持部２１２Ａ～２１２Ｂは、枠部２０３の第３壁部２０９Ｃに取り付けられ、第２方向Ｙに間隔を空けて配置されている。第１～第２支持部２１２Ａ～２１２Ｂは、第１方向Ｘに関して、第３壁部２０９Ｃから筐体２０２とは反対側に向けて略直方体形状にそれぞれ突出している。
　第３～第４支持部２１２Ｃ～２１２Ｄは、枠部２０３の第４壁部２０９Ｄに取り付けられ、第２方向Ｙに間隔を空けて配置されている。第３～第４支持部２１２Ｃ～２１２Ｄは、第１方向Ｘに関して、第４壁部２０９Ｄから筐体２０２とは反対側に向けて略直方体形状にそれぞれ突出している。
　第１～第４支持部２１２Ａ～２１２Ｄは、枠部２０３の第１端部２０７側に位置する端面において略四角形状の窪みをそれぞれ有している。第１～第４支持部２１２Ａ～２１２Ｄは、ボルト孔２１３をそれぞれ有している。各ボルト孔２１３は、対応する第１～第４支持部２１２Ａ～２１２Ｄを貫通していてもよい。
　半導体モジュール２０１Ａは、収容空間２０６内に配置された基板２１４を含む。基板２１４は、この形態では、平面視において略長方形状に形成され、底板２０４に取り付けられている。基板２１４は、ＰＣＢ（Printed Circuit Board）や多層配線基板等の配線基板であってもよい。
　多層配線基板は、複数の絶縁層が積層された絶縁積層構造、絶縁積層構造内に多層配置された複数の配線層、および、積層方向に対向する複数の配線層を電気的に接続させる複数のビア電極を含んでいてもよい。基板２１４は、収容空間２０６側の第１面２１５および底板２０４側の第２面２１６を含む。
　半導体モジュール２０１Ａは、基板２１４の第１面２１５に形成された配線パターン２１７を含む。配線パターン２１７は、金属膜または金属板（この形態では金属膜）によって形成されている。基板２１４がＰＣＢからなる場合、配線パターン２１７は第１面２１５にプリントされた電極膜であってもよい。基板２１４が多層配線基板からなる場合、配線パターン２１７は多層配線基板の最上配線であってもよい。
　以下では、配線パターン２１７の一例が説明される。配線パターン２１７は、この形態では、第１～第４ドレイン配線２１８Ａ～２１８Ｄ、第１～第２ソース配線２１９Ａ～２１９Ｂ、第１～第４ゲート配線２２０Ａ～２２０Ｄおよび第１～第４センス配線２２１Ａ～２２１Ｄを含む。
　第１～第４ドレイン配線２１８Ａ～２１８Ｄは、この形態では、互いに間隔を空けて第１方向Ｘに延びる帯状にそれぞれ形成されている。第１ドレイン配線２１８Ａは、第１壁部２０９Ａおよび第３壁部２０９Ｃの角部の近傍に配置されている。第２ドレイン配線２１８Ｂは、第２壁部２０９Ｂおよび第３壁部２０９Ｃの角部の近傍に配置されている。第３ドレイン配線２１８Ｃは、第１壁部２０９Ａおよび第４壁部２０９Ｄの角部の近傍に配置されている。第４ドレイン配線２１８Ｄは、第２壁部２０９Ｂおよび第４壁部２０９Ｄの角部の近傍に配置されている。
　第１～第２ソース配線２１９Ａ～２１９Ｂは、この形態では、互いに間隔を空けて第１方向Ｘに延びる帯状にそれぞれ形成されている。第１ソース配線２１９Ａは、第１ドレイン配線２１８Ａおよび第２ドレイン配線２１８Ｂの間の領域に配置されている。第２ソース配線２１９Ｂは、第３ドレイン配線２１８Ｃおよび第４ドレイン配線２１８Ｄの間の領域に配置されている。
　第１～第４ゲート配線２２０Ａ～２２０Ｄは、この形態では、互いに間隔を空けて第１方向Ｘに延びる帯状にそれぞれ形成されている。第１～第４ゲート配線２２０Ａ～２２０Ｄは、第１～第４ドレイン配線２１８Ａ～２１８Ｄおよび第１～第２ソース配線２１９Ａ～２１９Ｂよりも細い。第１～第４ゲート配線２２０Ａ～２２０Ｄは、第１～第２壁部２０９Ａ～２０９Ｂおよび第１～第４ドレイン配線２１８Ａ～２１８Ｄの間の領域にそれぞれ配置されている。
　第１～第４センス配線２２１Ａ～２２１Ｄは、この形態では、互いに間隔を空けて第１方向Ｘに延びる帯状にそれぞれ形成されている。第１～第４センス配線２２１Ａ～２２１Ｄは、第１～第４ドレイン配線２１８Ａ～２１８Ｄおよび第１～第２ソース配線２１９Ａ～２１９Ｂよりも細い。第１～第４センス配線２２１Ａ～２２１Ｄは、第１～第２壁部２０９Ａ～２０９Ｂおよび第１～第４ゲート配線２２０Ａ～２２０Ｄの間の領域にそれぞれ配置されている。
　半導体モジュール２０１Ａは、基板２１４の第２面２１６に形成された金属層２２２を含む。金属層２２２は、金属膜または金属板からなる。基板２１４がＰＣＢからなる場合、金属層２２２は第２面２１６にプリントされた金属膜（電極膜）であってもよい。基板２１４が多層配線基板からなる場合、金属層２２２は多層配線基板の最下配線であってもよい。
　金属層２２２は、配線パターン２１７の総面積を超える面積で第２面２１６を被覆していることが好ましい。金属層２２２は、第２面２１６の７５％以上の領域を被覆していることが好ましい。金属層２２２は、第２面２１６のほぼ全域を被覆していてもよい。たとえば、金属層２２２は、第２面２１６の周縁部を露出させるように第２面２１６の内方部を被覆していてもよい。
　半導体モジュール２０１Ａは、配線パターン２１７に含まれる複数の配線を電気的に接続させる第１～第３接続部材２２３Ａ～２２３Ｃを含む。第１～第３接続部材２２３Ａ～２２３Ｃは、配線パターン２１７とは異なる部材からなる。第１～第３接続部材２２３Ａ～２２３Ｃは、この形態では、アーチ状に形成された金属板からそれぞれなる。
　第１～第３接続部材２２３Ａ～２２３Ｃは、この形態では、平面視においてＨ字形状に形成されているが、第１～第３接続部材２２３Ａ～２２３Ｃの平面形状は任意である。第１～第３接続部材２２３Ａ～２２３Ｃは、たとえば、平面視において四角形状等の多角形状に形成されていてもよい。
　第１接続部材２２３Ａは、第１方向Ｘに隣り合う第１ドレイン配線２１８Ａおよび第３ドレイン配線２１８Ｃの間の領域に配置され、第１ドレイン配線２１８Ａおよび第３ドレイン配線２１８Ｃを電気的に接続させている。
　第２接続部材２２３Ｂは、第１方向Ｘに隣り合う第２ドレイン配線２１８Ｂおよび第４ドレイン配線２１８Ｄの間の領域に配置され、第２ドレイン配線２１８Ｂおよび第４ドレイン配線２１８Ｄを電気的に接続させている。第３接続部材２２３Ｃは、第１方向Ｘに隣り合う第１ソース配線２１９Ａおよび第２ソース配線２１９Ｂの間の領域に配置され、第１ソース配線２１９Ａおよび第２ソース配線２１９Ｂを電気的に接続させている。
　半導体モジュール２０１Ａは、基板２１４および金属層２２２の間に介在され、基板２１４および金属層２２２を接続する接着剤２２４を含む。接着剤２２４は、この形態では、金属接着剤からなり、底板２０４および金属層２２２を熱的および機械的に接続している。
　接着剤２２４は、半田または金属ペーストを含んでいてもよい。半田は、鉛フリー半田であってもよい。金属ペーストは、Ａｕ、ＡｇおよびＣｕのうちの少なくとも１つを含んでいてもよい。Ａｇペーストは、Ａｇ焼結ペーストからなっていてもよい。Ａｇ焼結ペーストは、ナノサイズまたはマイクロサイズのＡｇ粒子が有機溶剤に添加されたペーストからなる（以下、同じ）。
　半導体モジュール２０１Ａは、第１～第４端子２２５Ａ～２２５Ｄ、第１～第４ゲート端子２２７Ａ～２２７Ｄおよび第１～第４センス端子２２８Ａ～２２８Ｄを含む。この形態では、第１～第２端子２２５Ａ～２２５Ｂがドレイン端子として形成され、第３～第４端子２２５Ｃ～２２５Ｄがソース端子として形成されている。第１～第４端子２２５Ａ～２２５Ｄは、第１～第４支持部２１２Ａ～２１２Ｄの上にそれぞれ配置されている。
　第１～第４端子２２５Ａ～２２５Ｄは、端子本体部２２９および少なくとも１つ（この形態では複数）のリード部２３０をそれぞれ含む。端子本体部２２９は、対応する第１～第４支持部２１２Ａ～２１２Ｄの窪み内に配置されている。端子本体部２２９は、対応するボルト孔２１３に位置整合するボルト孔２３１を有している。
　複数のリード部２３０は、対応する端子本体部２２９から枠部２０３（第３壁部２０９Ｃまたは第４壁部２０９Ｄ）を貫通して収容空間２０６内にそれぞれ引き出されている。第１～第２端子２２５Ａ～２２５Ｂのリード部２３０は、収容空間２０６内において対応する第１～第２ドレイン配線２１８Ａ～２１８Ｂに電気的および機械的に接続されている。第３～第４端子２２５Ｃ～２２５Ｄのリード部２３０は、収容空間２０６内において第２ソース配線２１９Ｂに電気的および機械的に接続されている。
　第１～第４ゲート端子２２７Ａ～２２７Ｄは、リード状（針状や棒状）に形成された金属からそれぞれなる。第１～第４ゲート端子２２７Ａ～２２７Ｄは、少なくとも一部が収容空間２０６から露出するように枠部２０３に沿ってそれぞれ立設されている。第１～第４ゲート端子２２７Ａ～２２７Ｄは、枠部２０３の壁面に沿って配置されていてもよいし、枠部２０３に形成された貫通孔や凹部内に配置されていてもよい。
　第１～第４ゲート端子２２７Ａ～２２７Ｄは、対応する第１～第４ゲート配線２２０Ａ～２２０Ｄに近接する位置にそれぞれ配置されている。第１～第４ゲート端子２２７Ａ～２２７Ｄは、枠部２０３に沿って鉛直に延びる部分、および、基板２１４の第１面２１５に対して平行に延びる部分をそれぞれ有していてもよい。
　第１～第４センス端子２２８Ａ～２２８Ｄは、リード状（針状や棒状）に形成された金属からそれぞれなる。第１～第４センス端子２２８Ａ～２２８Ｄは、少なくとも一部が収容空間２０６から露出するように枠部２０３に沿ってそれぞれ立設されている。第１～第４センス端子２２８Ａ～２２８Ｄは、枠部２０３の壁面に沿って配置されていてもよいし、枠部２０３に形成された貫通孔や凹部内に配置されていてもよい。
　第１～第４センス端子２２８Ａ～２２８Ｄは、対応する第１～第４センス配線２２１Ａ～２２１Ｄに近接する位置にそれぞれ配置されている。第１～第４センス端子２２８Ａ～２２８Ｄは、対応する第１～第４ゲート端子２２７Ａ～２２７Ｄに隣り合うようにそれぞれ配置されていてもよい。
　第１～第４センス端子２２８Ａ～２２８Ｄは、枠部２０３に沿って鉛直に延びる部分、および、基板２１４の第１面２１５に対して平行に延びる部分をそれぞれ有していてもよい。第１～第４センス端子２２８Ａ～２２８Ｄは、対応する第１～第４センス配線２２１Ａ～２２１Ｄに電気的に接続される。
　半導体モジュール２０１Ａは、収容空間２０６内に配置された少なくとも１つ（この形態では複数）の半導体装置１Ａを含む。半導体モジュール２０１Ａは、この形態では、少なくとも１つの（この形態では複数）の半導体装置１Ａをそれぞれ含む第１～第４グループ２３２Ａ～２３２Ｄを含む。
　第１～第４グループ２３２Ａ～２３２Ｄに含まれる半導体装置１Ａの個数は等しくてもよいし、異なっていてもよい。半導体モジュール２０１Ａは、達成すべき電気回路を構成できる限り、必ずしも第１～第４グループ２３２Ａ～２３２Ｄの全てを同時に含む必要はなく、第１～第４グループ２３２Ａ～２３２Ｄのうちの少なくとも１つを含んでいればよい。
　第１グループ２３２Ａを構成する複数の半導体装置１Ａは、ドレイン電極７７を第１ドレイン配線２１８Ａに対向させた姿勢で当該第１ドレイン配線２１８Ａの上に間隔を空けて配置されている。第２グループ２３２Ｂを構成する複数の半導体装置１Ａは、ドレイン電極７７を第２ドレイン配線２１８Ｂに対向させた姿勢で当該第２ドレイン配線２１８Ｂの上に間隔を空けて配置されている。
　第３グループ２３２Ｃを構成する複数の半導体装置１Ａは、ドレイン電極７７を第３ドレイン配線２１８Ｃに対向させた姿勢で当該第３ドレイン配線２１８Ｃの上に間隔を空けて配置されている。第４グループ２３２Ｄを構成する複数の半導体装置１Ａは、ドレイン電極７７を第４ドレイン配線２１８Ｄに対向させた姿勢で当該第４ドレイン配線２１８Ｄの上に間隔を空けて配置されている。このように、複数の半導体装置１Ａのドレイン電極７７は、第１～第４ドレイン配線２１８Ａ～２１８Ｄに電気的に接続されている。
　半導体モジュール２０１Ａは、複数の半導体装置１Ａおよび第１～第４ドレイン配線２１８Ａ～２１８Ｄの間にそれぞれ介在された複数の導電接着剤２３３を含む。複数の導電接着剤２３３は、複数の半導体装置１Ａおよび第１～第４ドレイン配線２１８Ａ～２１８Ｄを機械的および電気的に接続させている。導電接着剤２３３は、半田または金属ペーストを含んでいてもよい。半田は、鉛フリー半田であってもよい。金属ペーストは、Ａｕ、ＡｇおよびＣｕのうちの少なくとも１つを含んでいてもよい。Ａｇペーストは、Ａｇ焼結ペーストからなっていてもよい。
　半導体モジュール２０１Ａは、複数の導線２３４を含む。複数の導線２３４は、この形態では、金属ワイヤ（つまりボンディングワイヤ）からそれぞれなる。複数の導線２３４は、金ワイヤ、銅ワイヤおよびアルミニウムワイヤのうちの少なくとも１つを含んでいてもよい。むろん、導線２３４は、金属ワイヤに代えて金属クリップ等の金属板からなっていてもよい。
　複数の導線２３４は、複数の半導体装置１Ａのゲート端子電極５０を対応する第１～第４ゲート配線２２０Ａ～２２０Ｄにそれぞれ電気的に接続させる複数の導線２３４を含む。複数の導線２３４は、複数の半導体装置１Ａのソース端子電極６０を対応する第１～第２ソース配線２１９Ａ～２１９Ｂにそれぞれ電気的に接続させる複数の導線２３４を含む。複数の導線２３４は、複数の半導体装置１Ａのソース端子電極６０を対応する第１～第４センス配線２２１Ａ～２２１Ｄにそれぞれ電気的に接続させる複数の導線２３４を含む。
　複数の導線２３４は、第１～第４ゲート配線２２０Ａ～２２０Ｄを対応する第１～第４ゲート端子２２７Ａ～２２７Ｄにそれぞれ電気的に接続させる複数の導線２３４を含む。複数の導線２３４は、第１～第４センス配線２２１Ａ～２２１Ｄを対応する第１～第４センス端子２２８Ａ～２２８Ｄにそれぞれ電気的に接続させる複数の導線２３４を含む。
　半導体モジュール２０１Ａは、収容空間２０６内に充填された絶縁性のゲル状充填剤２３５を含む。ゲル状充填剤２３５は、パーティクル等から収容空間２０６内の構造物を保護する。また、ゲル状充填剤２３５は、収容空間２０６内の構造物に付与され得る応力を緩和する。
　ゲル状充填剤２３５は、５００ｍＰａ・ｓ以上２５００ｍＰａ・ｓ以下の粘度（２３℃時）を有していてもよい。ゲル状充填剤２３５の粘度（２３℃時）は、７００ｍＰａ・ｓ以上１２００ｍＰａ・ｓ以下であることが好ましい。ゲル状充填剤２３５は、０．８以上１．３以下の比重を有していてもよい。ゲル状充填剤２３５の比重は、０．９５以上１．０以下であることが好ましい。
　ゲル状充填剤２３５は、４０以上９０以下の針入度を有していてもよい。ゲル状充填剤２３５の針入度は、４５以上７０以下であることが好ましい。針入度は、「ＪＩＳ　Ｋ２２２０」で規定される１／４コーンによる測定値である。ゲル状充填剤２３５は、５００Ｐｐｍ／Ｋ以上２０００Ｐｐｍ／Ｋ以下の体積膨張率を有していてもよい。ゲル状充填剤２３５の体積膨張率は、１０００Ｐｐｍ／Ｋ以上１５００Ｐｐｍ／Ｋ以下であることが好ましい。
　ゲル状充填剤２３５は、０．０１Ｗ／ｍ・Ｋ以上０．５Ｗ／ｍ・Ｋ以下の熱伝導率を有していてもよい。ゲル状充填剤２３５の熱伝導率は、０．１Ｗ／ｍ・Ｋ以上０．２Ｗ／ｍ・Ｋであることが好ましい。ゲル状充填剤２３５は、１×１０１２Ω・ｍ以上１×１０１３Ω・ｍ以下の体積抵抗率を有していてもよい。ゲル状充填剤２３５の体積抵抗率は、５×１０１２Ω・ｍ以上であることが好ましい。
　ゲル状充填剤２３５は、１０ｋＶ／ｍｍ以上１００ｋＶ／ｍｍ以下の絶縁破壊強度を有していてもよい。ゲル状充填剤２３５の絶縁破壊強度は、２５ｋＶ／ｍｍ以上５０ｋＶ／ｍｍであることが好ましい。ゲル状充填剤２３５は、１Ｎ以上１０Ｎ以下の密着力を有していてもよい。ゲル状充填剤２３５の密着力は、２Ｎ以上５Ｎ以下であることが好ましい。
　ゲル状充填剤２３５は、５ｇｆ以上１５ｇｆ以下の表面突破り耐荷重を有していてもよい。ゲル状充填剤２３５の表面突破り耐荷重は、６ｇｆ以上１２ｇｆ以下であることが好ましい。ゲル状充填剤２３５は、５ｐｐｍ以下のイオン残渣量を有していてもよい。ゲル状充填剤２３５のイオン残渣量は、１ｐｐｍ以下であることが好ましい。ゲル状充填剤２３５は、１以上１０以下の比誘電率（５０Ｈｚ時）を有していてもよい。ゲル状充填剤２３５の比誘電率（５０Ｈｚ時）は、２以上７以下であることが好ましい。
　ゲル状充填剤２３５は、この形態では、シリコーンゲルを含み、半導体装置１Ａの封止絶縁体７１よりも高い保湿性を有している。ゲル状充填剤２３５は、この形態では、蓋板２０５から基板２１４側に間隔を空けた高さ位置まで充填されている。むろん、ゲル状充填剤２３５は、蓋板２０５に接触する高さ位置まで充填されていてもよい。
　また、ゲル状充填剤２３５および蓋板２０５の間にゲル状充填剤２３５の膨張を抑制するための押下板２３６（図９の二点鎖線部参照）が配置されていてもよい。この場合、押下板２３６は、蓋板２０５に当接するように設けられていてもよいし、蓋板２０５に当接しないように設けられていてもよい。
　ゲル状充填剤２３５は、収容空間２０６内において複数の半導体装置１Ａおよび複数の導線２３４を封止する高さ位置まで充填され、枠部２０３、基板２１４、配線パターン２１７、第１～第３接続部材２２３Ａ～２２３Ｃ、第１～第４端子２２５Ａ～２２５Ｄの一部（リード部２３０）、第１～第４ゲート端子２２７Ａ～２２７Ｄの一部、第１～第４センス配線２２１Ａ～２２１Ｄの一部、複数の半導体装置１Ａ、複数の導電接着剤２３３および複数の導線２３４を一括して封止している。
　各半導体装置１Ａ側の構造に関して、ゲル状充填剤２３５は、チップ２の第１～第４側面５Ａ～５Ｄを直接被覆する部分を含み、第１～第４側面５Ａ～５Ｄの研削痕を埋めている。つまり、ゲル状充填剤２３５は、第１半導体領域６（エピタキシャル層）および第２半導体領域７（半導体基板）を直接被覆している。
　第１半導体領域６（エピタキシャル層）が第２半導体領域７（半導体基板）よりも厚い場合、第１半導体領域６に対するゲル状充填剤２３５の接触面積は、第２半導体領域７に対するゲル状充填剤２３５の接触面積よりも大きい。第１半導体領域６（エピタキシャル層）が第２半導体領域７（半導体基板）よりも薄い場合、第１半導体領域６に対するゲル状充填剤２３５の接触面積は、第２半導体領域７に対するゲル状充填剤２３５の接触面積よりも小さい。
　ゲル状充填剤２３５は、ゲート端子電極５０のうち導線２３４から露出した部分を直接被覆する部分を含み、ゲート端子面５１の研削痕を埋めている。ゲル状充填剤２３５は、ソース端子電極６０のうち導線２３４から露出した部分を直接被覆する部分を含み、ソース端子面６１の研削痕を埋めている。ゲル状充填剤２３５は、絶縁主面７２および絶縁側壁７３を直接被覆する部分を含み、絶縁主面７２の研削痕および絶縁側壁７３の研削痕を埋めている。
　ゲル状充填剤２３５は、ゲート電極３０、ソース電極３２、アッパー絶縁膜３８、ゲート端子電極５０のゲート端子側壁５２およびソース端子電極６０のソース端子側壁６２に接触しない。複数の導線２３４に関して、ゲル状充填剤２３５は、複数の導線２３４の接合部を除く、複数の導線２３４の全域を直接被覆している。
　図１０を参照して、半導体モジュール２０１Ａの回路図は、第１～第４デバイス２４０Ａ～２４０Ｄ、ドレイン端子Ｄ、ソース端子Ｓ、複数のゲート端子Ｇおよび複数のセンス端子ＳＳを用いて示される。第１～第４デバイス２４０Ａ～２４０Ｄは、第１～第４グループ２３２Ａ～２３２Ｄ（複数の半導体装置１Ａ）によってそれぞれ構成されている。
　ドレイン端子Ｄは、第１～第２端子２２５Ａ～２２５Ｂによって構成され、第１～第４デバイス２４０Ａ～２４０Ｄのドレイン電極７７に電気的に接続されている。ソース端子Ｓは、第３～第４端子２２５Ｃ～２２５Ｄによって構成され、第１～第４デバイス２４０Ａ～２４０Ｄのソース端子電極６０に電気的に接続されている。
　複数のゲート端子Ｇは、第１～第４ゲート端子２２７Ａ～２２７Ｄによってそれぞれ構成され、ゲート信号を個別的に伝達するように第１～第４デバイス２４０Ａ～２４０Ｄのゲート端子電極５０にそれぞれ電気的に接続されている。複数のセンス端子ＳＳは、第１～第４センス端子２２８Ａ～２２８Ｄによってそれぞれ構成され、ソースセンス信号を個別的に検出するように第１～第４デバイス２４０Ａ～２４０Ｄのソース端子電極６０にそれぞれ電気的に接続されている。
　第１～第４デバイス２４０Ａ～２４０Ｄ（複数の半導体装置１Ａ）は、この形態では、同時にオン状態およびオフ状態に制御される。つまり、第１～第４デバイス２４０Ａ～２４０Ｄ（複数の半導体装置１Ａ）は、全体として１つのデバイスを構成している。半導体モジュール２０１Ａは、たとえば、インバータ装置（インバータ回路）等の電力変換装置（電力変換回路）のデバイスとして組み込まれてもよい。
　半導体モジュール２０１Ａは、たとえば、ハーフブリッジ回路、フルブリッジ回路、単相電力変換回路、多相電力変換回路（三相電力変換回路）等のハイサイドアーム（上アーム）やローサイドアーム（下アーム）を構成するスイッチングデバイスに組み込まれてもよい。
　配線パターン２１７のレイアウトは任意であり、図８に示されたレイアウトに制限されない。たとえば、第１～第４ドレイン配線２１８Ａ～２１８Ｄのうちの少なくとも２つは、一体的に形成されていてもよい。また、第１～第２ソース配線２１９Ａ～２１９Ｂは、一体的に形成されていてもよい。また、第１～第４ゲート配線２２０Ａ～２２０Ｄのうちの少なくとも２つは、一体的に形成されていてもよい。また、第１～第４センス配線２２１Ａ～２２１Ｄのうちの少なくとも２つは、一体的に形成されていてもよい。
　むろん、配線パターン２１７は、５つ以上のドレイン配線、３つ以上ソース配線、５つ以上ゲート配線および５つ以上のセンス配線を含んでいてもよい。また、第１～第３接続部材２２３Ａ～２２３Ｃは必ずしも必要ではなく、必要に応じて取り除かれてもよい。その他、第１～第４ゲート端子２２７Ａ～２２７Ｄは、第１～第４ゲート配線２２０Ａ～２２０Ｄに機械的および電気的に接続されるように構成されていてもよい。また、また、第１～第４センス端子２２８Ａ～２２８Ｄは、第１～第４センス配線２２１Ａ～２２１Ｄに機械的および電気的に接続されるように構成されていてもよい。
　以上、半導体モジュール２０１Ａは、筐体２０２、半導体装置１Ａおよび絶縁性のゲル状充填剤２３５を含む。筐体２０２は、収容空間２０６を有する。半導体装置１Ａは、チップ２、ゲート電極３０（ソース電極３２：主面電極）、ゲート端子電極５０（ソース端子電極６０）および封止絶縁体７１を含む。チップ２は、第１主面３を有している。ゲート電極３０（ソース電極３２）は、第１主面３の上に配置されている。
　ゲート端子電極５０（ソース端子電極６０）は、ゲート電極３０（ソース電極３２）の上に配置されている。封止絶縁体７１は、ゲート端子電極５０（ソース端子電極６０）の一部を露出させるように第１主面３の上でゲート端子電極５０（ソース端子電極６０）の周囲を被覆している。ゲル状充填剤２３５は、封止絶縁体７１に接触するように収容空間２０６に充填され、当該収容空間２０６内で半導体装置１Ａを封止している。
　この構造によれば、高い信頼性を有する半導体装置１Ａを備えた半導体モジュール２０１Ａを提供できる。また、この構造によれば、ゲル状充填剤２３５によって半導体装置１Ａを保護できる。また、封止絶縁体７１によれば、温度変化に起因するゲル状充填剤２３５の応力（引張応力および圧縮応力を含む）およびゲル状充填剤２３５の湿気から、封止絶縁体７１の封止対象物を保護できる。
　つまり、封止絶縁体７１によって、ゲル状充填剤２３５の応力に起因するダメージ（剥離を含む）およびゲル状充填剤２３５の湿気に起因する劣化（腐蝕を含む）から封止対象物を保護できる。これにより、形状不良や電気的特性の変動を抑制できる。よって、信頼性を向上できる半導体モジュール２０１Ａを提供できる。
　ゲル状充填剤２３５は、収容空間２０６において半導体装置１Ａの全体を覆う高さ位置まで充填されていることが好ましい。この場合、ゲル状充填剤２３５によって半導体装置１Ａを適切に保護できる。ゲル状充填剤２３５は、シリコーンゲルを含むことが好ましい。ゲル状充填剤２３５は、ゲート端子電極５０（ソース端子電極６０）および封止絶縁体７１に接触し、ゲート電極３０（ソース電極３２）に接触していないことが好ましい。この構造によれば、ゲル状充填剤２３５の応力や湿気からゲート電極３０（ソース電極３２）を保護できる。
　ゲート端子電極５０（ソース端子電極６０）は、ゲート電極３０（ソース電極３２）の周縁から間隔を空けてゲート電極３０（ソース電極３２）の上に配置されていることが好ましい。この場合、封止絶縁体７１は、ゲート電極３０（ソース電極３２）の周縁部およびゲート端子電極５０（ソース端子電極６０）を被覆していることが好ましい。この構造によれば、ゲート端子電極５０（ソース端子電極６０）および封止絶縁体７１によって、ゲル状充填剤２３５の応力や湿気からゲート電極３０（ソース電極３２）を保護できる。
　封止絶縁体７１は、ゲート端子面５１（ソース端子面６１）を露出させるようにゲート端子側壁５２（ソース端子側壁６２）を被覆していることが好ましい。この構造によれば、ゲル状充填剤２３５がゲート端子側壁５２（ソース端子側壁６２）および封止絶縁体７１の間の領域に進入することを抑制できる。この場合、ゲル状充填剤２３５は、ゲート端子面５１（ソース端子面６１）を直接被覆する部分を有していることが好ましい。さらにこの場合、ゲル状充填剤２３５は、ゲート端子側壁５２（ソース端子側壁６２）を被覆していないことが好ましい。
　封止絶縁体７１は、ゲート端子面５１（ソース端子面６１）と１つの平坦面を形成する絶縁主面７２を有していることが好ましい。この場合、ゲル状充填剤２３５は、絶縁主面７２を直接被覆する部分を有していることが好ましい。この構造によれば、ゲル状充填剤２３５がゲート端子側壁５２（ソース端子側壁６２）および封止絶縁体７１の間の領域に進入することを適切に抑制できる。
　ゲル状充填剤２３５は、チップ２の第１～第４側面５Ａ～５Ｄを直接被覆する部分を有していることが好ましい。ゲル状充填剤２３５は、封止絶縁体７１の絶縁側壁７３を直接被覆する部分を有していることが好ましい。この場合、封止絶縁体７１は、チップ２の第１～第４側面５Ａ～５Ｄと１つの平坦面を形成する絶縁側壁７３を有していることが好ましい。この構造によれば、ゲル状充填剤２３５が第１～第４側面５Ａ～５Ｄおよび絶縁側壁７３の間の領域から侵入することを抑制できる。
　半導体装置１Ａは、ゲート電極３０（ソース電極３２）を部分的に被覆するアッパー絶縁膜３８を含むことが好ましい。この場合、封止絶縁体７１は、アッパー絶縁膜３８を被覆していることが好ましい。この構造によれば、封止絶縁体７１によって、ゲル状充填剤２３５の応力や湿気からアッパー絶縁膜３８を保護できる。
　この場合、封止絶縁体７１は、アッパー絶縁膜３８を挟んでゲート電極３０（ソース電極３２）を被覆する部分を有していることが好ましい。この構造によれば、アッパー絶縁膜３８および封止絶縁体７１によって、ゲル状充填剤２３５の応力や湿気からゲート電極３０（ソース電極３２）を保護できる。
　ゲート端子電極５０（ソース端子電極６０）は、アッパー絶縁膜３８を直接被覆する部分を有していることが好ましい。この構造によれば、ゲート端子電極５０（ソース端子電極６０）によって、ゲル状充填剤２３５の応力や湿気からアッパー絶縁膜３８を保護できる。アッパー絶縁膜３８は、無機絶縁膜４２および有機絶縁膜４３のいずれか一方または双方を含むことが好ましい。
　アッパー絶縁膜３８は、ゲート電極３０（ソース電極３２）よりも厚いことが好ましい。アッパー絶縁膜３８は、チップ２よりも薄いことが好ましい。封止絶縁体７１は、ゲート電極３０（ソース電極３２）よりも厚いことが好ましい。この構造によれば、比較的厚い封止絶縁体７１によってゲート電極３０（ソース電極３２）を保護できると同時に、ゲート電極３０（ソース電極３２）からゲル状充填剤２３５を離間させることができる。
　封止絶縁体７１は、アッパー絶縁膜３８よりも厚いことが好ましい。この構造によれば、比較的厚い封止絶縁体７１によってゲート電極３０（ソース電極３２）およびアッパー絶縁膜３８を保護できると同時に、ゲート電極３０（ソース電極３２）およびアッパー絶縁膜３８をゲル状充填剤２３５から離間させることができる。封止絶縁体７１は、チップ２よりも厚いことが特に好ましい。この構造によれば、比較的厚い封止絶縁体７１によって封止対象物を保護できると同時に、封止対象物からゲル状充填剤２３５を適切に離間させることができる。
　ゲート端子電極５０（ソース端子電極６０）は、ゲート電極３０（ソース電極３２）よりも厚いことが好ましい。ゲート端子電極５０（ソース端子電極６０）は、アッパー絶縁膜３８よりも厚いことが好ましい。ゲート端子電極５０（ソース端子電極６０）は、チップ２よりも厚いことが特に好ましい。
　図１１は、図１に示す半導体装置１Ａが搭載された第２形態例に係る半導体モジュール２０１Ｂを示す平面図である。図１２は、図１１に示す半導体モジュール２０１Ｂを示す回路図である。半導体モジュール２０１Ｂは、半導体モジュール２０１Ａを変形させた形態を有し、当該半導体モジュール２０１Ａに係る効果と同様の効果を奏する。以下、半導体モジュール２０１Ｂにおいて半導体モジュール２０１Ａと異なる点が説明される。
　図１１を参照して、配線パターン２１７は、この形態では、第１～第２ドレイン配線２１８Ａ～２１８Ｂ、第１～第２ソース配線２１９Ａ～２１９Ｂ、第１～第２出力配線２４１Ａ～２４１Ｂ、第１～第４ゲート配線２２０Ａ～２２０Ｄおよび第１～第４センス配線２２１Ａ～２２１Ｄを含む。第１～第４ゲート配線２２０Ａ～２２０Ｄおよび第１～第４センス配線２２１Ａ～２２１Ｄのレイアウトは、半導体モジュール２０１Ａの場合と同様である。
　第１～第２ドレイン配線２１８Ａ～２１８Ｂは、この形態では、互いに間隔を空けて第１方向Ｘに延びる帯状にそれぞれ形成されている。第１ドレイン配線２１８Ａは、第１壁部２０９Ａおよび第３壁部２０９Ｃの角部の近傍に配置されている。第２ドレイン配線２１８Ｂは、第１壁部２０９Ａおよび第４壁部２０９Ｄの角部の近傍に配置されている。
　第１～第２ソース配線２１９Ａ～２１９Ｂは、この形態では、互いに間隔を空けて第１方向Ｘに延びる帯状にそれぞれ形成されている。第１ソース配線２１９Ａは、第２壁部２０９Ｂおよび第３壁部２０９Ｃの角部の近傍に配置されている。第２ドレイン配線２１８Ｂは、第２壁部２０９Ｂおよび第４壁部２０９Ｄの角部の近傍に配置されている。
　第１～第２出力配線２４１Ａ～２４１Ｂは、この形態では、互いに間隔を空けて第１方向Ｘに延びる帯状にそれぞれ形成されている。第１出力配線２４１Ａは、第１ドレイン配線２１８Ａおよび第１ソース配線２１９Ａの間の領域に配置されている。第２出力配線２４１Ｂは、第２ドレイン配線２１８Ｂおよび第２ソース配線２１９Ｂの間の領域に配置されている。
　第１接続部材２２３Ａは、この形態では、第１ドレイン配線２１８Ａおよび第２ドレイン配線２１８Ｂの間の領域に配置され、第１ドレイン配線２１８Ａおよび第２ドレイン配線２１８Ｂを電気的に接続させている。第２接続部材２２３Ｂは、この形態では、第１ソース配線２１９Ａおよび第２ソース配線２１９Ｂの間の領域に配置され、第１ソース配線２１９Ａおよび第２ソース配線２１９Ｂを電気的に接続させている。第３接続部材２２３Ｃは、第１出力配線２４１Ａおよび第２出力配線２４１Ｂの間の領域に配置され、第１出力配線２４１Ａおよび第２出力配線２４１Ｂを電気的に接続させている。
　第１端子２２５Ａは、この形態では、ドレイン端子として形成され、第１ドレイン配線２１８Ａに電気的および機械的に接続されている。第２端子２２５Ｂは、この形態では、ソース端子として形成され、第１ソース配線２１９Ａに電気的および機械的に接続されている。第３～第４端子２２５Ｃ～２２５Ｄは、この形態では、出力端子として形成され、第２出力配線２４１Ｂに電気的および機械的に接続されている。
　半導体モジュール２０１Ｂは、前述の半導体モジュール２０１Ａと同様、第１～第４グループ２３２Ａ～２３２Ｄを含む。第１～第４グループ２３２Ａ～２３２Ｄは少なくとも１つの半導体装置１Ａを含んでいればよく、第１～第４グループ２３２Ａ～２３２Ｄに含まれる半導体装置１Ａの個数は任意である。また、半導体モジュール２０１Ｂは、達成すべき電気回路を構成できる限り、必ずしも第１～第４グループ２３２Ａ～２３２Ｄの全てを同時に含む必要はなく、第１～第４グループ２３２Ａ～２３２Ｄのうちの少なくとも２つを含んでいればよい。
　第１グループ２３２Ａを構成する複数の半導体装置１Ａは、ドレイン電極７７を第１ドレイン配線２１８Ａに対向させた姿勢で当該第１ドレイン配線２１８Ａの上に間隔を空けて配置されている。第２グループ２３２Ｂを構成する複数の半導体装置１Ａは、ドレイン電極７７を第２ドレイン配線２１８Ｂに対向させた姿勢で当該第２ドレイン配線２１８Ｂの上に間隔を空けて配置されている。
　第３グループ２３２Ｃを構成する複数の半導体装置１Ａは、ドレイン電極７７を第１出力配線２４１Ａに対向させた姿勢で当該第１出力配線２４１Ａの上に間隔を空けて配置されている。第４グループ２３２Ｄを構成する複数の半導体装置１Ａは、ドレイン電極７７を第２出力配線２４１Ｂに対向させた姿勢で当該第２出力配線２４１Ｂの上に間隔を空けて配置されている。
　複数の導電接着剤２３３は、この形態では、複数の半導体装置１Ａおよび第１～第２ドレイン配線２１８Ａ～２１８Ｂの間、ならびに、複数の半導体装置１Ａおよび第１～第２出力配線２４１Ａ～２４１Ｂの間にそれぞれ介在されている。
　複数の導線２３４は、複数の半導体装置１Ａのゲート端子電極５０を対応する第１～第４ゲート配線２２０Ａ～２２０Ｄにそれぞれ接続させる複数の導線２３４を含む。複数の導線２３４は、複数の半導体装置１Ａのソース端子電極６０を対応する第１～第４センス配線２２１Ａ～２２１Ｄにそれぞれ接続させる複数の導線２３４を含む。
　複数の導線２３４は、第１～第２グループ２３２Ａ～２３２Ｂの複数の半導体装置１Ａのソース端子電極６０を対応する第１～第２出力配線２４１Ａ～２４１Ｂにそれぞれ接続させる複数の導線２３４を含む。複数の導線２３４は、第３～第４グループ２３２Ｃ～２３２Ｄの複数の半導体装置１Ａのソース端子電極６０を対応する第１～第２ソース配線２１９Ａ～２１９Ｂにそれぞれ接続させる複数の導線２３４を含む。
　図１２を参照して、半導体モジュール２０１Ｂの回路図は、第１～第４デバイス２４０Ａ～２４０Ｄ、ドレイン端子Ｄ、ソース端子Ｓ、出力端子Ｏ、複数のゲート端子Ｇおよび複数のセンス端子ＳＳを用いて示される。第１～第４デバイス２４０Ａ～２４０Ｄは、第１～第４グループ２３２Ａ～２３２Ｄ（複数の半導体装置１Ａ）によってそれぞれ構成されている。
　ドレイン端子は、第１端子２２５Ａによって構成され、第１～第２デバイス２４０Ａ～２４０Ｂのドレイン電極７７にそれぞれ電気的に接続されている。ソース端子は、第２端子２２５Ｂによって構成され、第３～第４デバイス２４０Ｃ～２４０Ｄのソース端子電極６０にそれぞれ電気的に接続されている。出力端子Ｏは、第３～第４端子２２５Ｃ～２２５Ｄによって構成され、第１～第２デバイス２４０Ａ～２４０Ｂのソース端子電極６０および第３～第４デバイス２４０Ｃ～２４０Ｄのドレイン電極７７に電気的に接続されている。
　複数のゲート端子Ｇは、第１～第４ゲート端子２２７Ａ～２２７Ｄによって構成され、ゲート信号を個別的に伝達するように第１～第４デバイス２４０Ａ～２４０Ｄのゲート端子電極５０にそれぞれ電気的に接続されている。複数のセンス端子ＳＳは、第１～第４センス端子２２８Ａ～２２８Ｄによって構成され、ソースセンス信号を個別的に検出するように第１～第４デバイス２４０Ａ～２４０Ｄのソース端子電極６０にそれぞれ電気的に接続されている。
　第１～第２デバイス２４０Ａ～２４０Ｂ（複数の半導体装置１Ａ）は、同時にオン状態およびオフ状態に制御される。つまり、第１～第２デバイス２４０Ａ～２４０Ｂ（複数の半導体装置１Ａ）は、全体として１つのデバイスを構成している。第３～第４デバイス２４０Ｃ～２４０Ｄ（複数の半導体装置１Ａ）は、第１～第２デバイス２４０Ａ～２４０Ｂとは異なるタイミングで同時にオン状態およびオフ状態に制御される。つまり、第３～第４デバイス２４０Ｃ～２４０Ｄは、全体として１つのデバイスを構成している。
　半導体モジュール２０１Ｂは、たとえば、インバータ装置（インバータ回路）等の電力変換装置（電力変換回路）のスイッチングデバイスとして組み込まれてもよい。半導体モジュール２０１Ｂは、たとえば、ハーフブリッジ回路、フルブリッジ回路、単相電力変換回路、多相電力変換回路（三相電力変換回路）等において、ハイサイドアーム（上アーム）およびローサイドアーム（下アーム）を含むアーム回路（たとえばＵ相アーム回路、Ｖ相アーム回路、Ｗ相アーム回路等）に組み込まれてもよい。
　また、配線パターン２１７のレイアウトは任意であり、図１１に示されたレイアウトに制限されない。たとえば、第１～第２ドレイン配線２１８Ａ～２１８Ｂは、一体的に形成されていてもよい。また、第１～第２ソース配線２１９Ａ～２１９Ｂは、一体的に形成されていてもよい。また、第１～第２出力配線２４１Ａ～２４１Ｂは、一体的に形成されていてもよい。
　また、第１～第４ゲート配線２２０Ａ～２２０Ｄのうちの少なくとも２つは、一体的に形成されていてもよい。また、第１～第４センス配線２２１Ａ～２２１Ｄのうちの少なくとも２つは、一体的に形成されていてもよい。むろん、配線パターン２１７は、３つ以上のドレイン配線、３つ以上ソース配線、３つ以上出力配線、５つ以上ゲート配線および５つ以上のセンス配線を含んでいてもよい。また、第１～第３接続部材２２３Ａ～２２３Ｃは必ずしも必要ではなく、必要に応じて取り除かれてもよい。
　図１３は、第２実施形態に係る半導体装置１Ｂを示す平面図である。図１３を参照して、半導体装置１Ｂは、半導体装置１Ａを変形させた形態を有している。半導体装置１Ｂは、具体的には、少なくとも１つ（この形態では複数）の引き出し端子部１００を有するソース端子電極６０を含む。複数の引き出し端子部１００は、具体的には、第２方向Ｙにゲート端子電極５０に対向するようにソース電極３２の複数の引き出し電極部３４Ａ、３４Ｂの上にそれぞれ引き出されている。つまり、複数の引き出し端子部１００は、平面視において第２方向Ｙの両サイドからゲート端子電極５０を挟み込んでいる。
　以上、半導体装置１Ｂによっても半導体装置１Ａに係る効果と同様の効果が奏される。むろん、前述の半導体モジュール２０１Ａ、２０１Ｂは、半導体装置１Ａに代えてまたはこれに加えて、半導体装置１Ｂを含んでいてもよい。半導体装置１Ｂを含む半導体モジュール２０１Ａ、２０１Ｂによっても、半導体モジュール２０１Ａ、２０１Ｂに係る効果と同様の効果が奏される。
　図１４は、第３実施形態に係る半導体装置１Ｃを示す平面図である。図１５は、図１４に示すXV-XV線に沿う断面図である。図１６は、図１４に示す半導体装置１Ｃの電気的構成を示す回路図である。図１４～図１６を参照して、半導体装置１Ｃは、半導体装置１Ａを変形させた形態を有している。
　半導体装置１Ｃは、具体的には、ソース電極３２の上に間隔を空けて配置された複数のソース端子電極６０を含む。半導体装置１Ｃは、この形態では、ソース電極３２の本体電極部３３の上に配置された少なくとも１つ（この形態では１つ）のソース端子電極６０、および、ソース電極３２の引き出し電極部３４Ａ、３４Ｂの上に配置された少なくとも１つ（この形態では複数）のソース端子電極６０を含む。
　本体電極部３３側のソース端子電極６０は、この形態では、ドレインソース電流ＩＤＳを導通させるメイン端子電極１０２として形成されている。複数の引き出し電極部３４Ａ、３４Ｂ側の複数のソース端子電極６０は、この形態では、ドレインソース電流ＩＤＳを監視するモニタ電流ＩＭを導通させるセンス端子電極１０３として形成されている。各センス端子電極１０３は、平面視においてメイン端子電極１０２の面積未満の面積を有している。
　一方のセンス端子電極１０３は、第１引き出し電極部３４Ａの上に配置され、平面視において第２方向Ｙにゲート端子電極５０に対向している。他方のセンス端子電極１０３は、第２引き出し電極部３４Ｂの上に配置され、平面視において第２方向Ｙにゲート端子電極５０に対向している。これにより、複数のセンス端子電極１０３は、平面視において第２方向Ｙの両サイドからゲート端子電極５０を挟み込んでいる。
　図１６を参照して、半導体装置１Ｃでは、ゲート端子電極５０にゲート駆動回路１０６が電気的に接続され、メイン端子電極１０２に少なくとも１つの第１抵抗Ｒ１が電気的に接続され、複数のセンス端子電極１０３に少なくとも１つの第２抵抗Ｒ２が接続される。第１抵抗Ｒ１は、半導体装置１Ｃで生成されたドレインソース電流ＩＤＳを導通させるように構成される。第２抵抗Ｒ２は、ドレインソース電流ＩＤＳ未満の値を有するモニタ電流ＩＭを導通させるように構成される。
　第１抵抗Ｒ１は、第１抵抗値を有する抵抗器または導電接合部材であってもよい。第２抵抗Ｒ２は、第１抵抗値よりも大きい第２抵抗値を有する抵抗器または導電接合部材であってもよい。導電接合部材は、導体板または導線２３４であってもよい。つまり、第１抵抗値を有する少なくとも１つの導線２３４がメイン端子電極１０２に接続されてもよい。
　また、第１抵抗値を超える第２抵抗値を有する少なくとも１つの導線２３４が少なくとも１つのセンス端子電極１０３に接続されてもよい。第２ボンディングワイヤは、第１ボンディングワイヤのライン太さ未満のライン太さを有していてもよい。この場合、センス端子電極１０３に対する第２ボンディングワイヤの接合面積は、メイン端子電極１０２に対する第１ボンディングワイヤの接合面積未満であってもよい。
　以上、半導体装置１Ｃによっても半導体装置１Ａに係る効果と同様の効果が奏される。むろん、前述の半導体モジュール２０１Ａ、２０１Ｂは、半導体装置１Ａに代えてまたはこれに加えて、半導体装置１Ｃを含んでいてもよい。この場合、ソース端子電極６０のうちのセンス端子電極１０３は、導線２３４を介して対応する第１～第４センス配線２２１Ａ～２２１Ｄに電気的に接続されてもよい。半導体装置１Ｃを含む半導体モジュール２０１Ａ、２０１Ｂによっても、半導体モジュール２０１Ａ、２０１Ｂに係る効果と同様の効果が奏される。
　この形態では、センス端子電極１０３が引き出し電極部３４Ａ、３４Ｂの上に配置された例が示されたが、センス端子電極１０３の配置箇所は任意である。したがって、センス端子電極１０３は、本体電極部３３の上に配置されてもよい。この形態では、センス端子電極１０３が半導体装置１Ａに適用された例が示された。むろん、センス端子電極１０３は、第２実施形態に適用されてもよい。
　図１７は、第４実施形態に係る半導体装置１Ｄを示す平面図である。図１８は、図１７に示すXVIII-XVIII線に沿う断面図である。図１７および図１８を参照して、半導体装置１Ｄは、半導体装置１Ａを変形させた形態を有している。半導体装置１Ｄは、具体的には、ソース電極３２に形成された間隙部１０７を含む。
　間隙部１０７は、ソース電極３２の本体電極部３３に形成されている。間隙部１０７は、断面視においてソース電極３２を貫通し、層間絶縁膜２７の一部を露出させている。間隙部１０７は、この形態では、ソース電極３２の壁部のうちゲート電極３０に第１方向Ｘに対向する部分からソース電極３２の内方部に向けて帯状に延びている。
　間隙部１０７は、この形態では、第１方向Ｘに延びる帯状に形成されている。間隙部１０７は、この形態では、平面視においてソース電極３２の中央部を第１方向Ｘに横切っている。間隙部１０７は、平面視においてソース電極３２の第４側面５Ｄ側の壁部から内方（ゲート電極３０側）に間隔を空けた位置に端部を有している。むろん、間隙部１０７は、ソース電極３２を第２方向Ｙに分断していてもよい。
　半導体装置１Ｄは、ゲート電極３０から間隙部１０７内に引き出されたゲート中間配線１０９を含む。ゲート中間配線１０９は、ゲート電極３０（複数のゲート配線３６Ａ、３６Ｂ）と同様、第１ゲート導体膜５５および第２ゲート導体膜５６を含む積層構造を有している。ゲート中間配線１０９は、平面視においてソース電極３２から間隔を空けて形成され、間隙部１０７に沿って帯状に延びている。
　ゲート中間配線１０９は、活性面８（第１主面３）の内方部において層間絶縁膜２７を貫通して複数のゲート構造１５に電気的に接続されている。ゲート中間配線１０９は、複数のゲート構造１５に直接接続されていてもよいし、導体膜を介して複数のゲート構造１５に電気的に接続されていてもよい。
　前述のアッパー絶縁膜３８は、この形態では、間隙部１０７を被覆する間隙被覆部１１０を含む。間隙被覆部１１０は、間隙部１０７内においてゲート中間配線１０９の全域を被覆している。間隙被覆部１１０は、ソース電極３２の周縁部を被覆するように間隙部１０７内からソース電極３２の上に引き出されていてもよい。
　半導体装置１Ｄは、この形態では、ソース電極３２の上に間隔を空けて配置された複数のソース端子電極６０を含む。複数のソース端子電極６０は、平面視において間隙部１０７から間隔を空けてソース電極３２の上にそれぞれ配置され、第２方向Ｙに互いに対向している。複数のソース端子電極６０は、この形態では、間隙被覆部１１０を露出させるように配置されている。
　複数のソース端子電極６０は、この形態では、平面視において四角形状（具体的には第１方向Ｘに延びる長方形状）にそれぞれ形成されている。複数のソース端子電極６０の平面形状は、任意であり、四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。複数のソース端子電極６０は、アッパー絶縁膜３８の間隙被覆部１１０の上に形成された第２突出部６３を含んでいてもよい。
　前述の封止絶縁体７１は、この形態では、複数のソース端子電極６０の間の領域において間隙部１０７を被覆している。封止絶縁体７１は、複数のソース端子電極６０の間の領域においてアッパー絶縁膜３８の間隙被覆部１１０を被覆している。つまり、封止絶縁体７１は、アッパー絶縁膜３８を挟んでゲート中間配線１０９を被覆している。
　この形態では、アッパー絶縁膜３８が間隙被覆部１１０を有している例が示された。しかし、間隙被覆部１１０の有無は任意であり、間隙被覆部１１０を有さないアッパー絶縁膜３８が形成されてもよい。この場合、複数のソース端子電極６０は、ゲート中間配線１０９を露出させるようにソース電極３２の上に配置される。封止絶縁体７１は、ゲート中間配線１０９を直接被覆し、ソース電極３２からゲート中間配線１０９を電気的に絶縁させる。封止絶縁体７１は、間隙部１０７内においてソース電極３２およびゲート中間配線１０９の間の領域から露出した層間絶縁膜２７の一部を直接被覆する。
　以上、半導体装置１Ｄによっても半導体装置１Ａに係る効果と同様の効果が奏される。むろん、前述の半導体モジュール２０１Ａ、２０１Ｂは、半導体装置１Ａに代えてまたはこれに加えて、半導体装置１Ｄを含んでいてもよい。半導体装置１Ｄを含む半導体モジュール２０１Ａ、２０１Ｂによっても、半導体モジュール２０１Ａ、２０１Ｂに係る効果と同様の効果が奏される。
　この形態では、間隙部１０７、ゲート中間配線１０９、間隙被覆部１１０等が半導体装置１Ａに適用された例が示された。むろん、間隙部１０７、ゲート中間配線１０９、間隙被覆部１１０等は、第２～第３実施形態に適用されてもよい。
　図１９は、第５実施形態に係る半導体装置１Ｅを示す平面図である。図１９を参照して、半導体装置１Ｅは、第４実施形態に係る半導体装置１Ｄの特徴（ゲート中間配線１０９を有する構造）を、第３実施形態に係る半導体装置１Ｃの特徴（センス端子電極１０３を有する構造）に組み合わせた形態を有している。このような形態を有する半導体装置１Ｅによっても半導体装置１Ａに係る効果と同様の効果が奏される。
　図２０は、第６実施形態に係る半導体装置１Ｆを示す平面図である。図２０を参照して、半導体装置１Ｆは、半導体装置１Ａを変形させた形態を有している。半導体装置１Ｆは、具体的には、チップ２の任意の角部に沿う領域に配置されたゲート電極３０を有している。
　つまり、ゲート電極３０は、第１主面３の中央部を第１方向Ｘに横切る第１直線Ｌ１（二点鎖線部参照）、および、第１主面３の中央部を第２方向Ｙに横切る第２直線Ｌ２（二点鎖線部参照）を設定したとき、第１直線Ｌ１および第２直線Ｌ２の双方からずれた位置に配置されている。ゲート電極３０は、この形態では、平面視において第２側面５Ｂおよび第３側面５Ｃを接続する角部に沿う領域に配置されている。
　前述のソース電極３２に係る複数の引き出し電極部３４Ａ、３４Ｂは、第１実施形態の場合と同様、平面視において第２方向Ｙの両サイドからゲート電極３０を挟み込んでいる。第１引き出し電極部３４Ａは、第１平面積で本体電極部３３から引き出されている。第２引き出し電極部３４Ｂは、第１平面積未満の第２平面積で本体電極部３３から引き出されている。むろん、ソース電極３２は、第２引き出し電極部３４Ｂを有さず、本体電極部３３および第１引き出し電極部３４Ａのみを含んでいてもよい。
　前述のゲート端子電極５０は、第１実施形態の場合と同様、ゲート電極３０の上に配置されている。ゲート端子電極５０は、この形態では、チップ２の任意の角部に沿う領域に配置されている。つまり、ゲート端子電極５０は、平面視において第１直線Ｌ１および第２直線Ｌ２の双方からずれた位置に配置されている。ゲート端子電極５０は、この形態では、平面視において第２側面５Ｂおよび第３側面５Ｃを接続する角部に沿う領域に配置されている。
　前述のソース端子電極６０は、この形態では、第１引き出し電極部３４Ａの上に引き出された引き出し端子部１００を有している。ソース端子電極６０は、この形態では、第２引き出し電極部３４Ｂの上に引き出された引き出し端子部１００を有していない。したがって、引き出し端子部１００は、第２方向Ｙの一方側からゲート端子電極５０に対向している。ソース端子電極６０は、引き出し端子部１００を有することにより、第１方向Ｘおよび第２方向Ｙの２方向からゲート端子電極５０に対向する部分を有している。
　以上、半導体装置１Ｆによっても半導体装置１Ａに係る効果と同様の効果が奏される。むろん、前述の半導体モジュール２０１Ａ、２０１Ｂは、半導体装置１Ａに代えてまたはこれに加えて、半導体装置１Ｆを含んでいてもよい。半導体装置１Ｆを含む半導体モジュール２０１Ａ、２０１Ｂによっても、半導体モジュール２０１Ａ、２０１Ｂに係る効果と同様の効果が奏される。ゲート電極３０およびゲート端子電極５０がチップ２の角部に沿う領域に配置された構造は、第２～第５実施形態に適用されてもよい。
　図２１は、第７実施形態に係る半導体装置１Ｇを示す平面図である。図２１を参照して、半導体装置１Ｇは、半導体装置１Ａを変形させた形態を有している。半導体装置１Ｇは、具体的には、平面視において第１主面３（活性面８）の中央部に配置されたゲート電極３０を有している。
　つまり、ゲート電極３０は、第１主面３の中央部を第１方向Ｘに横切る第１直線Ｌ１（二点鎖線部参照）、および、第１主面３の中央部を第２方向Ｙに横切る第２直線Ｌ２（二点鎖線部参照）を設定したとき、第１直線Ｌ１および第２直線Ｌ２の交差部Ｃｒを被覆するように配置されている。前述のソース電極３２は、この形態では、平面視においてゲート電極３０を取り囲む環状（具体的には四角環状）に形成されている。
　半導体装置１Ｇは、ソース電極３２に形成された複数の間隙部１０７Ａ、１０７Ｂを含む。複数の間隙部１０７Ａ、１０７Ｂは、第１間隙部１０７Ａおよび第２間隙部１０７Ｂを含む。第１間隙部１０７Ａは、ソース電極３２の一方側（第１側面５Ａ側）の領域において第１方向Ｘに延びる部分を第２方向Ｙに横切っている。第１間隙部１０７Ａは、平面視においてゲート電極３０に第２方向Ｙに対向している。
　第２間隙部１０７Ｂは、ソース電極３２の他方側（第２側面５Ｂ側）の領域において第１方向Ｘに延びる部分を第２方向Ｙに横切っている。第２間隙部１０７Ｂは、平面視においてゲート電極３０に第２方向Ｙに対向している。第２間隙部１０７Ｂは、この形態では、平面視においてゲート電極３０を挟んで第１間隙部１０７Ａに対向している。
　前述の第１ゲート配線３６Ａは、ゲート電極３０から第１間隙部１０７Ａ内に引き出されている。第１ゲート配線３６Ａは、具体的には、第１間隙部１０７Ａ内を第２方向Ｙに帯状に延びる部分、および、第１側面５Ａ（第１接続面１０Ａ）に沿って第１方向Ｘに帯状に延びる部分を有している。前述の第２ゲート配線３６Ｂは、ゲート電極３０から第２間隙部１０７Ｂ内に引き出されている。第２ゲート配線３６Ｂは、具体的には、第２間隙部１０７Ｂ内を第２方向Ｙに帯状に延びる部分、および、第２側面５Ｂ（第２接続面１０Ｂ）に沿って第１方向Ｘに帯状に延びる部分を有している。
　複数のゲート配線３６Ａ、３６Ｂは、第１実施形態の場合と同様、複数のゲート構造１５の両端部に交差（具体的には直交）している。複数のゲート配線３６Ａ、３６Ｂは、層間絶縁膜２７を貫通して複数のゲート構造１５に電気的に接続されている。複数のゲート配線３６Ａ、３６Ｂは、複数のゲート構造１５に直接接続されていてもよいし、導体膜を介して複数のゲート構造１５に電気的に接続されていてもよい。
　前述のソース配線３７は、この形態では、ソース電極３２の複数個所から引き出され、ゲート電極３０、ソース電極３２およびゲート配線３６Ａ、３６Ｂを取り囲んでいる。むろん、ソース配線３７は、第１実施形態のようにソース電極３２の単一箇所から引き出されていてもよい。
　前述のアッパー絶縁膜３８は、この形態では、複数の間隙部１０７Ａ、１０７Ｂをそれぞれ被覆する複数の間隙被覆部１１０Ａ、１１０Ｂを含む。複数の間隙被覆部１１０Ａ、１１０Ｂは、第１間隙被覆部１１０Ａおよび第２間隙被覆部１１０Ｂを含む。第１間隙被覆部１１０Ａは、第１間隙部１０７Ａ内において第１ゲート配線３６Ａの全域を被覆している。第２間隙被覆部１１０Ｂは、第２間隙部１０７Ｂ内において第２ゲート配線３６Ｂの全域を被覆している。複数の間隙被覆部１１０Ａ、１１０Ｂは、ソース電極３２の周縁部を被覆するように複数の間隙部１０７Ａ、１０７Ｂ内からソース電極３２の上にそれぞれ引き出されている。
　前述のゲート端子電極５０は、第１実施形態の場合と同様、ゲート電極３０の上に配置されている。ゲート端子電極５０は、この形態では、第１主面３（活性面８）の中央部に配置されている。つまり、ゲート端子電極５０は、第１主面３の中央部を第１方向Ｘに横切る第１直線Ｌ１（二点鎖線部参照）、および、第１主面３の中央部を第２方向Ｙに横切る第２直線Ｌ２（二点鎖線部参照）を設定したとき、第１直線Ｌ１および第２直線Ｌ２の交差部Ｃｒを被覆するように配置されている。
　半導体装置１Ｇは、この形態では、ソース電極３２の上に間隔を空けて配置された複数のソース端子電極６０を含む。複数のソース端子電極６０は、平面視において複数の間隙部１０７Ａ、１０７Ｂから間隔を空けてソース電極３２の上にそれぞれ配置され、第１方向Ｘに互いに対向している。複数のソース端子電極６０は、この形態では、複数の間隙部１０７Ａ、１０７Ｂを露出させるように配置されている。
　複数のソース端子電極６０は、この形態では、平面視においてソース電極３２に沿って延びる帯状（具体的にはゲート端子電極５０に沿って湾曲したＣ字形状）にそれぞれ形成されている。複数のソース端子電極６０の平面形状は、任意であり、四角形状、四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。複数のソース端子電極６０は、アッパー絶縁膜３８の間隙被覆部１１０Ａ、１１０Ｂの上に形成された第２突出部６３を含んでいてもよい。
　前述の封止絶縁体７１は、この形態では、複数のソース端子電極６０の間の領域において複数の間隙部１０７Ａ、１０７Ｂを被覆している。封止絶縁体７１は、この形態では、複数のソース端子電極６０の間の領域において複数の間隙被覆部１１０Ａ、１１０Ｂを被覆している。つまり、封止絶縁体７１は、複数の間隙被覆部１１０Ａ、１１０Ｂを挟んで複数のゲート配線３６Ａ、３６Ｂを被覆している。
　この形態では、アッパー絶縁膜３８が間隙被覆部１１０Ａ、１１０Ｂを有している例が示された。しかし、複数の間隙被覆部１１０Ａ、１１０Ｂの有無は任意であり、複数の間隙被覆部１１０Ａ、１１０Ｂを有さないアッパー絶縁膜３８が形成されてもよい。この場合、複数のソース端子電極６０は、ゲート配線３６Ａ、３６Ｂを露出させるようにソース電極３２の上に配置される。
　封止絶縁体７１は、ゲート配線３６Ａ、３６Ｂを直接被覆し、ソース電極３２からゲート配線３６Ａ、３６Ｂを電気的に絶縁させる。封止絶縁体７１は、複数の間隙部１０７Ａ、１０７Ｂ内においてソース電極３２およびゲート配線３６Ａ、３６Ｂの間の領域から露出した層間絶縁膜２７の一部を直接被覆する。
　以上、半導体装置１Ｇによっても半導体装置１Ａに係る効果と同様の効果が奏される。むろん、前述の半導体モジュール２０１Ａ、２０１Ｂは、半導体装置１Ａに代えてまたはこれに加えて、半導体装置１Ｇを含んでいてもよい。半導体装置１Ｇを含む半導体モジュール２０１Ａ、２０１Ｂによっても、半導体モジュール２０１Ａ、２０１Ｂに係る効果と同様の効果が奏される。ゲート電極３０およびゲート端子電極５０がチップ２の中央部に配置された構造は、第２～第６実施形態に適用されてもよい。
　図２２は、第８実施形態に係る半導体装置１Ｈを示す平面図である。図２３は、図２２に示すXXIII-XXIII線に沿う断面図である。半導体装置１Ｈは、前述のチップ２を含む。チップ２は、この形態では、メサ部１１を有さず、平坦な第１主面３を含む。半導体装置１Ｈは、チップ２に形成されたダイオードの一例としてのＳＢＤ（Schottky Barrier Diode）構造１２０を含む。
　半導体装置１Ｈは、第１主面３の内方部に形成されたｎ型のダイオード領域１２１を含む。ダイオード領域１２１は、この形態では、第１半導体領域６の一部を利用して形成されている。
　半導体装置１Ｈは、第１主面３においてダイオード領域１２１を他の領域から区画するｐ型のガード領域１２２を含む。ガード領域１２２は、第１主面３の周縁から内方に間隔を空けて第１半導体領域６の表層部に形成されている。ガード領域１２２は、この形態では、平面視においてダイオード領域１２１を取り囲む環状（この形態では四角環状）に形成されている。ガード領域１２２は、ダイオード領域１２１側の内縁部、および、第１主面３の周縁側の外縁部を有している。
　半導体装置１Ｈは、第１主面３を選択的に被覆する前述の主面絶縁膜２５を含む。主面絶縁膜２５は、ダイオード領域１２１およびガード領域１２２の内縁部を露出させるダイオード開口１２３を有している。主面絶縁膜２５は、第１主面３の周縁から内方に間隔を空けて形成され、第１主面３の周縁部から第１主面３（第１半導体領域６）を露出させている。むろん、主面絶縁膜２５は、第１主面３の周縁部を被覆していてもよい。この場合、主面絶縁膜２５の周縁部は、第１～第４側面５Ａ～５Ｄに連なっていてもよい。
　半導体装置１Ｈは、第１主面３の上に配置された第１極性電極１２４（主面電極）を含む。第１極性電極１２４は、この形態では、「アノード電極」である。第１極性電極１２４は、第１主面３の周縁から内方に間隔を空けて配置されている。第１極性電極１２４は、この形態では、平面視において第１主面３の周縁に沿う四角形状に形成されている。第１極性電極１２４は、主面絶縁膜２５の上からダイオード開口１２３に入り込み、第１主面３およびガード領域１２２の内縁部に電気的に接続されている。
　第１極性電極１２４は、ダイオード領域１２１（第１半導体領域６）とショットキー接合を形成している。これにより、ＳＢＤ構造１２０が形成されている。第１極性電極１２４の平面積は、第１主面３の５０％以上であることが好ましい。第１極性電極１２４の平面積は、第１主面３の７５％以上であることが特に好ましい。第１極性電極１２４は、０．５μｍ以上１５μｍ以下の厚さを有していてもよい。
　第１極性電極１２４は、Ｔｉ系金属膜およびＡｌ系金属膜を含む積層構造を有していてもよい。Ｔｉ系金属膜は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。Ｔｉ系金属膜は、Ｔｉ膜およびＴｉＮ膜を任意の順序で含む積層構造を有していてもよい。Ａｌ系金属膜は、Ｔｉ系金属膜よりも厚いことが好ましい。Ａｌ系金属膜は、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。
　半導体装置１Ｈは、主面絶縁膜２５および第１極性電極１２４を選択的に被覆する前述のアッパー絶縁膜３８を含む。アッパー絶縁膜３８は、第１実施形態の場合と同様、チップ２側からこの順に積層された無機絶縁膜４２および有機絶縁膜４３を含む積層構造を有している。アッパー絶縁膜３８は、この形態では、平面視において第１極性電極１２４の内方部を露出させるコンタクト開口１２５を有し、全周に亘って第１極性電極１２４の周縁部を被覆している。コンタクト開口１２５は、この形態では、平面視において四角形状に形成されている。
　アッパー絶縁膜３８は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成され、第１主面３の周縁との間でダイシングストリート４１を区画している。ダイシングストリート４１は、平面視において第１主面３の周縁に沿って延びる帯状に形成されている。ダイシングストリート４１は、この形態では、平面視において第１主面３の内方部を取り囲む環状（具体的には四角環状）に形成されている。
　ダイシングストリート４１は、この形態では、第１主面３（第１半導体領域６）を露出させている。むろん、主面絶縁膜２５が第１主面３の周縁部を被覆している場合、ダイシングストリート４１は、主面絶縁膜２５を露出させていてもよい。アッパー絶縁膜３８は、第１極性電極１２４の厚さを超える厚さを有していることが好ましい。アッパー絶縁膜３８の厚さは、チップ２の厚さ未満であってもよい。
　半導体装置１Ｈは、第１極性電極１２４の上に配置された端子電極１２６を含む。端子電極１２６は、第１極性電極１２４においてコンタクト開口１２５から露出した部分の上に柱状に立設されている。端子電極１２６は、平面視において第１極性電極１２４の面積未満の面積を有し、第１極性電極１２４の周縁から間隔を空けて第１極性電極１２４の内方部の上に配置されていてもよい。端子電極１２６は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する多角形状（この形態では四角形状）に形成されている。
　端子電極１２６は、端子面１２７および端子側壁１２８を有している。端子面１２７は、第１主面３に沿って平坦に延びている。端子面１２７は、研削痕を有する研削面からなっていてもよい。端子側壁１２８は、この形態では、アッパー絶縁膜３８（具体的には有機絶縁膜４３）の上に位置している。
　つまり、端子電極１２６は、無機絶縁膜４２および有機絶縁膜４３に接する部分を含む。端子側壁１２８は、法線方向Ｚに略鉛直に延びている。「略鉛直」は、湾曲（蛇行）しながら積層方向に延びている形態も含む。端子側壁１２８は、アッパー絶縁膜３８を挟んで第１極性電極１２４に対向する部分を含む。端子側壁１２８は、研削痕を有さない平滑面からなることが好ましい。
　端子電極１２６は、この形態では、端子側壁１２８の下端部において外方に向けて突出した突出部１２９を有している。突出部１２９は、端子側壁１２８の中間部よりもアッパー絶縁膜３８（有機絶縁膜４３）側の領域に形成されている。突出部１２９は、アッパー絶縁膜３８の外面に沿って延び、断面視において端子側壁１２８から先端部に向けて厚さが徐々に小さくなる先細り形状に形成されている。これにより、突出部１２９は、鋭角を成す尖鋭形状の先端部を有している。むろん、突出部１２９を有さない端子電極１２６が形成されてもよい。
　端子電極１２６は、第１極性電極１２４の厚さを超える厚さを有していることが好ましい。端子電極１２６の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。端子電極１２６の厚さは、この形態では、チップ２の厚さを超えている。むろん、端子電極１２６の厚さは、チップ２の厚さ未満であってもよい。
　端子電極１２６の厚さは、１０μｍ以上３００μｍ以下であってもよい。端子電極１２６の厚さは、３０μｍ以上であることが好ましい。端子電極１２６の厚さは、８０μｍ以上２００μｍ以下であることが特に好ましい。端子電極１２６は、第１主面３の５０％以上の平面積を有していることが好ましい。端子電極１２６の平面積は、第１主面３の７５％以上であることが特に好ましい。
　端子電極１２６は、この形態では、第１極性電極１２４側からこの順に積層された第１導体膜１３３および第２導体膜１３４を含む積層構造を有している。第１導体膜１３３は、Ｔｉ系金属膜を含んでいてもよい。第１導体膜１３３は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。
　第１導体膜１３３は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。第１導体膜１３３は、第１極性電極１２４の厚さ未満の厚さを有している。第１導体膜１３３は、コンタクト開口１２５内において第１極性電極１２４を膜状に被覆し、アッパー絶縁膜３８の上に膜状に引き出されている。第１導体膜１３３は、突出部１２９の一部を形成している。第１導体膜１３３は、必ずしも形成されている必要はなく、取り除かれてもよい。
　第２導体膜１３４は、端子電極１２６の本体を形成している。第２導体膜１３４は、Ｃｕ系金属膜を含んでいてもよい。Ｃｕ系金属膜は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）またはＣｕ合金膜であってもよい。第２導体膜１３４は、この形態では、純Ｃｕめっき膜を含む。第２導体膜１３４は、第１極性電極１２４の厚さを超える厚さを有していることが好ましい。第２導体膜１３４の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。第２導体膜１３４の厚さは、この形態では、チップ２の厚さを超えている。
　第２導体膜１３４は、コンタクト開口１２５内において第１導体膜１３３を挟んで第１極性電極１２４を被覆し、第１導体膜１３３を挟んでアッパー絶縁膜３８の上に膜状に引き出されている。第２導体膜１３４は、突出部１２９の一部を形成している。つまり、突出部１２９は、第１導体膜１３３および第２導体膜１３４を含む積層構造を有している。第２導体膜１３４は、突出部１２９内において第１導体膜１３３の厚さを超える厚さを有している。
　半導体装置１Ｈは、第１主面３を被覆する前述の封止絶縁体７１を含む。封止絶縁体７１は、この形態では、第１主面３の上において端子電極１２６の一部を露出させるように端子電極１２６の周囲を被覆している。封止絶縁体７１は、具体的には、端子面１２７を露出させ、端子側壁１２８を被覆している。封止絶縁体７１は、この形態では、突出部１２９を被覆し、突出部１２９を挟んでアッパー絶縁膜３８に対向している。封止絶縁体７１は、端子電極１２６の抜け落ちを抑制する。
　封止絶縁体７１は、アッパー絶縁膜３８を直接被覆する部分を有している。封止絶縁体７１は、アッパー絶縁膜３８を挟んで第１極性電極１２４を被覆している。封止絶縁体７１は、第１主面３の周縁部においてアッパー絶縁膜３８によって区画されたダイシングストリート４１を被覆している。封止絶縁体７１は、この形態では、ダイシングストリート４１において第１主面３（第１半導体領域６）を直接被覆している。むろん、ダイシングストリート４１から主面絶縁膜２５が露出している場合、封止絶縁体７１は、ダイシングストリート４１において主面絶縁膜２５を直接被覆していてもよい。
　封止絶縁体７１は、第１極性電極１２４の厚さを超える厚さを有していることが好ましい。封止絶縁体７１の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。封止絶縁体７１の厚さは、この形態では、チップ２の厚さを超えている。むろん、封止絶縁体７１の厚さは、チップ２の厚さ未満であってもよい。封止絶縁体７１の厚さは、１０μｍ以上３００μｍ以下であってもよい。封止絶縁体７１の厚さは、３０μｍ以上であることが好ましい。封止絶縁体７１の厚さは、８０μｍ以上２００μｍ以下であることが特に好ましい。
　封止絶縁体７１は、絶縁主面７２および絶縁側壁７３を有している。絶縁主面７２は、第１主面３に沿って平坦に延びている。絶縁主面７２は、端子面１２７と１つの平坦面を形成している。絶縁主面７２は、研削痕を有する研削面からなっていてもよい。この場合、絶縁主面７２は、端子面１２７と１つの研削面を形成していることが好ましい。
　絶縁側壁７３は、絶縁主面７２の周縁からチップ２に向かって延び、第１～第４側面５Ａ～５Ｄに連なっている。絶縁側壁７３は、絶縁主面７２に対してほぼ直角に形成されている。絶縁側壁７３が絶縁主面７２との間で成す角度は、８８°以上９２°以下であってもよい。絶縁側壁７３は、研削痕を有する研削面からなっていてもよい。絶縁側壁７３は、第１～第４側面５Ａ～５Ｄと１つの研削面を形成していてもよい。
　半導体装置１Ｈは、第２主面４を被覆する第２極性電極１３６（第２主面電極）を含む。第２極性電極１３６は、この形態では「カソード電極」である。第２極性電極１３６は、第２主面４に電気的に接続されている。第２極性電極１３６は、第２主面４から露出した第２半導体領域７とオーミック接触を形成している。第２極性電極１３６は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。
　第２極性電極１３６は、チップ２の周縁から内方に間隔を空けて第２主面４を被覆していてもよい。第２極性電極１３６は、端子電極１２６との間に５００Ｖ以上３０００Ｖ以下の電圧が印加されるように構成される。つまり、チップ２は、第１主面３および第２主面４の間に５００Ｖ以上３０００Ｖ以下の電圧が印加されるように形成されている。
　以上、半導体装置１Ｈは、チップ２、第１極性電極１２４（主面電極）、端子電極１２６および封止絶縁体７１を含む。チップ２は、第１主面３を有している。第１極性電極１２４は、第１主面３の上に配置されている。端子電極１２６は、第１極性電極１２４の上に配置されている。封止絶縁体７１は、端子電極１２６の一部を露出させるように第１主面３の上で端子電極１２６の周囲を被覆している。
　この構造によれば、封止絶縁体７１によって外力や湿気から封止対象物を保護できる。つまり、外力に起因するダメージや湿気に起因する劣化から封止対象物を保護できる。これにより、形状不良や電気的特性の変動を抑制できる。よって、信頼性を向上できる半導体装置１Ｈを提供できる。
　このように、半導体装置１Ｈによれば、半導体装置１Ａに係る効果と同様の効果が奏される。むろん、前述の半導体モジュール２０１Ａ、２０１Ｂは、半導体装置１Ａに代えて又はこれに加えて半導体装置１Ｈを含んでいてもよい。半導体装置１Ｈを含む半導体モジュール２０１Ａ、２０１Ｂによっても、半導体モジュール２０１Ａ、２０１Ｂに係る効果と同様の効果が奏される。
　半導体モジュール２０１Ａ、２０１Ｂが半導体装置１Ａに代えて半導体装置１Ｈを含む形態は、前述の半導体モジュール２０１Ａ、２０１Ｂの説明において「ドレイン」を「カソード」に置き換え、「ソース」を「アノード」に置き換えることによって得られる。この場合、第１～第２端子２２５Ａ～２２５Ｂはカソード端子となり、第３～第４端子２２５Ｃ～２２５Ｄはアノード端子となる。
　第１～第４ゲート端子２２７Ａ～２２７Ｄおよび第１～第４センス端子２２８Ａ～２２８Ｄは使用されない。半導体装置１Ｈは、第２極性電極１３６を対応するカソード配線に対向させた姿勢で当該カソード配線の上に配置される。半導体装置１Ｈの端子電極１２６は、導線２３４を介して対応するアノード配線に電気的に接続される。
　半導体モジュール２０１Ａ、２０１Ｂが半導体装置１Ａに加えて半導体装置１Ｈを含む場合、少なくとも１つの半導体装置１Ｈが還流ダイオードとして各半導体装置１Ａに並列接続さてもよい。この場合、半導体装置１Ｈは、第２極性電極１３６を対応する第１～第４ドレイン配線２１８Ａ～２１８Ｄに対向させた姿勢で当該第１～第４ドレイン配線２１８Ａ～２１８Ｄの上に配置される。各半導体装置１Ｈの端子電極１２６は、導線２３４を介して対応する第１～第２ソース配線２１９Ａ～２１９Ｂに電気的に接続される。
　以下、各実施形態に適用される変形例が示される。図２４は、各実施形態に適用されるチップ２の変形例を示す断面図である。図２４では、一例として、変形例に係るチップ２が半導体装置１Ａに適用された形態が示されている。しかし、変形例に係るチップ２は、第２～第８実施形態に適用されてもよい。
　図２４を参照して、半導体装置１Ａは、チップ２の内部において第２半導体領域７を有さず、第１半導体領域６のみを含んでいてもよい。この場合、第１半導体領域６は、チップ２の第１主面３、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。つまり、チップ２は、この形態では、半導体基板を有さず、エピタキシャル層からなる単層構造を有している。
　図２５は、各実施形態に適用される封止絶縁体７１の変形例を示す断面図である。図２５では、一例として、変形例に係る封止絶縁体７１が半導体装置１Ａに適用された形態が示されている。しかし、変形例に係る封止絶縁体７１は、第２～第１０実施形態に適用されてもよい。図２５を参照して、半導体装置１Ａは、アッパー絶縁膜３８の全域を被覆する封止絶縁体７１を含んでいてもよい。
　この場合、第１～第７実施形態では、アッパー絶縁膜３８に接しないゲート端子電極５０およびアッパー絶縁膜３８に接しないソース端子電極６０が形成される。この場合、封止絶縁体７１は、ゲート電極３０およびソース電極３２を直接被覆する部分を有していてもよい。一方、第８実施形態では、アッパー絶縁膜３８に接しない端子電極１２６が形成される。この場合、封止絶縁体７１は、第１極性電極１２４を直接被覆する部分を有していてもよい。
　前述の各実施形態はさらに他の形態で実施できる。たとえば、ゲル状充填剤２３５が筐体２０２の収容空間２０６内において半導体装置１Ａ～１Ｈの封止絶縁体７１に接触する構造である限り、半導体モジュール２０１Ａ、２０１Ｂの形態は任意であり、図８～図１２に示された形態に限定されない。半導体モジュール２０１Ａ、２０１Ｂを構成する種々の部材の形状、レイアウト、個数等は必要に応じて変更されてもよい。
　また、前述の半導体モジュール２０１Ａ、２０１Ｂは、前述の第１～第８実施形態に係る半導体装置１Ａ～１Ｈのうちの少なくとも２つを同時に含んでいてもよい。また、前述の第１～第８実施形態で開示された特徴は、それらの間で適宜組み合わされることができる。すなわち、前述の第１～第８実施形態で開示された特徴のうちの少なくとも２つの特徴を同時に含む形態が採用されてもよい。
　前述の各実施形態では、メサ部１１を有するチップ２が示された。しかし、メサ部１１を有さず、平坦に延びる第１主面３を有するチップ２が採用されてもよい。この場合、サイドウォール構造２６は取り除かれる。
　前述の各実施形態では、ソース配線３７を有する形態が示された。しかし、ソース配線３７を有さない形態が採用されてもよい。前述の各実施形態では、チップ２の内部においてチャネルを制御するトレンチゲート型のゲート構造１５が示された。しかし、第１主面３の上からチャネルを制御するプレーナゲート型のゲート構造１５が採用されてもよい。
　前述の各実施形態では、ＭＩＳＦＥＴ構造１２およびＳＢＤ構造１２０が異なるチップ２に形成された形態が示された。しかし、ＭＩＳＦＥＴ構造１２およびＳＢＤ構造１２０は、同一のチップ２において第１主面３の異なる領域に形成されていてもよい。この場合、ＳＢＤ構造１２０は、ＭＩＳＦＥＴ構造１２の還流ダイオードとして形成されていてもよい。
　前述の各実施形態では、「第１導電型」が「ｎ型」であり、「第２導電型」が「ｐ型」である形態が示された。しかし、前述の各実施形態において、「第１導電型」が「ｐ型」であり、「第２導電型」が「ｎ型」である形態が採用されてもよい。この場合の具体的な構成は、前述の説明および添付図面において、「ｎ型」を「ｐ型」に置き換えると同時に、「ｐ型」を「ｎ型」に置き換えることによって得られる。
　前述の各実施形態では、「ｎ型」の第２半導体領域７が示された。しかし、第２半導体領域７は、「ｐ型」であってもよい。この場合、ＭＩＳＦＥＴ構造１２に代えてＩＧＢＴ（Insulated Gate Bipolar Transistor）構造が形成される。この場合、前述の説明において、ＭＩＳＦＥＴ構造１２の「ソース」がＩＧＢＴ構造の「エミッタ」に置き換えられ、ＭＩＳＦＥＴ構造１２の「ドレイン」がＩＧＢＴ構造の「コレクタ」に置き換えられる。むろん、チップ２がエピタキシャル層からなる単層構造を有している場合、「ｐ型」の第２半導体領域７はイオン注入法によってチップ２（エピタキシャル層）の第２主面４の表層部に導入されたｐ型不純物を有していてもよい。
　前述の各実施形態では、第１方向Ｘおよび第２方向Ｙが第１～第４側面５Ａ～５Ｄの延在方向によって規定された。しかし、第１方向Ｘおよび第２方向Ｙは、互いに交差（具体的には直交）する関係を維持する限り、任意の方向であってもよい。たとえば、第１方向Ｘは第１～第４側面５Ａ～５Ｄに交差する方向であり、第２方向Ｙは第１～第４側面５Ａ～５Ｄに交差する方向であってもよい。
　以下、この明細書および図面から抽出される特徴例が示される。以下、括弧内の英数字等は前述の実施形態における対応構成要素等を表すが、各項目の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「半導体モジュール」は、必要に応じて「ワイドバンドギャップ半導体モジュール」または「ＳｉＣ半導体モジュール」に置き換えられてもよい。また、以下の項目に係る「半導体装置」は、必要に応じて「ワイドバンドギャップ半導体装置」、「ＳｉＣ半導体装置」、「半導体スイッチング装置」または「半導体整流装置」に置き換えられてもよい。
　［Ａ１］収容空間（２０６）を有する筐体（２０２）と、主面（３）を有するチップ（２）、前記主面（３）の上に配置された主面電極（３０、３２、１２４）、前記主面電極（３０、３２、１２４）の上に配置された端子電極（５０、６０、１２６）、および、前記端子電極（５０、６０、１２６）の一部を露出させるように前記主面（３）の上で前記端子電極（５０、６０、１２６）の周囲を被覆する封止絶縁体（７１）を含み、前記収容空間（２０６）内に配置された半導体装置（１Ａ～１Ｈ）と、前記封止絶縁体（７１）に接触するように前記収容空間（２０６）に充填され、前記収容空間（２０６）内で前記半導体装置（１Ａ～１Ｈ）を封止する絶縁性のゲル状充填剤（２３５）と、を含む、半導体モジュール（２０１Ａ、２０１Ｂ）。
　［Ａ２］前記ゲル状充填剤（２３５）は、前記収容空間（２０６）において前記半導体装置（１Ａ～１Ｈ）の全体を覆う高さ位置まで充填されている、Ａ１に記載の半導体モジュール（２０１Ａ、２０１Ｂ）。
　［Ａ３］前記封止絶縁体（７１）は、前記主面電極（３０、３２、１２４）よりも厚い、Ａ１またはＡ２に記載の半導体モジュール（２０１Ａ、２０１Ｂ）。
　［Ａ４］前記封止絶縁体（７１）は、前記チップ（２）よりも厚い、Ａ１～Ａ３のいずれか一つに記載の半導体モジュール（２０１Ａ、２０１Ｂ）。
　［Ａ５］前記封止絶縁体（７１）は、熱硬化性樹脂を含み、前記ゲル状充填剤（２３５）は、シリコーンゲルを含む、Ａ１～Ａ４のいずれか一つに記載の半導体モジュール（２０１Ａ、２０１Ｂ）。
　［Ａ６］前記ゲル状充填剤（２３５）は、前記端子電極（５０、６０、１２６）および前記封止絶縁体（７１）に接触し、前記主面電極（３０、３２、１２４）に接触していない、Ａ１～Ａ５のいずれか一つに記載の半導体モジュール（２０１Ａ、２０１Ｂ）。
　［Ａ７］前記端子電極（５０、６０、１２６）は、前記主面電極（３０、３２、１２４）の周縁から間隔を空けて前記主面電極（３０、３２、１２４）の上に配置され、前記封止絶縁体（７１）は、前記主面電極（３０、３２、１２４）の周縁部および前記端子電極（５０、６０、１２６）を被覆している、Ａ１～Ａ６のいずれか一つに記載の半導体モジュール（２０１Ａ、２０１Ｂ）。
　［Ａ８］前記端子電極（５０、６０、１２６）は、端子面（５１、６１、１２７）および端子側壁（５２、６２、１２８）を有し、前記封止絶縁体（７１）は、前記端子面（５１、６１、１２７）を露出させるように前記端子側壁（５２、６２、１２８）を被覆し、前記ゲル状充填剤（２３５）は、前記端子面（５１、６１、１２７）を直接被覆する部分を有している、Ａ１～Ａ７のいずれか一つに記載の半導体モジュール（２０１Ａ、２０１Ｂ）。
　［Ａ９］前記封止絶縁体（７１）は、前記端子面（５１、６１、１２７）と１つの平坦面を形成する絶縁主面（７２）を有し、前記ゲル状充填剤（２３５）は、前記絶縁主面（７２）を直接被覆する部分を有している、Ａ８に記載の半導体モジュール（２０１Ａ、２０１Ｂ）。
　［Ａ１０］前記チップ（２）は、側面（５Ａ～５Ｄ）を有し、前記ゲル状充填剤（２３５）は、前記側面（５Ａ～５Ｄ）を直接被覆する部分を有している、Ａ１～Ａ９のいずれか一つに記載の半導体モジュール（２０１Ａ、２０１Ｂ）。
　［Ａ１１］前記封止絶縁体（７１）は、前記側面（５Ａ～５Ｄ）と１つの平坦面を形成する絶縁側壁（７３）を有し、前記ゲル状充填剤（２３５）は、前記絶縁側壁（７３）を直接被覆する部分を有している、Ａ１０に記載の半導体モジュール（２０１Ａ、２０１Ｂ）。
　［Ａ１２］前記半導体装置（１Ａ～１Ｈ）は、前記主面電極（３０、３２、１２４）を部分的に被覆する絶縁膜（３８）を含み、前記封止絶縁体（７１）は、前記絶縁膜（３８）を被覆する部分を有している、Ａ１～Ａ１１のいずれか一つに記載の半導体モジュール（２０１Ａ、２０１Ｂ）。
　［Ａ１３］前記ゲル状充填剤（２３５）は、前記絶縁膜（３８）に接触していない、Ａ１２に記載の半導体モジュール（２０１Ａ、２０１Ｂ）。
　［Ａ１４］前記端子電極（５０、６０、１２６）は、前記絶縁膜（３８）を直接被覆する部分を有している、Ａ１２またはＡ１３に記載の半導体モジュール（２０１Ａ、２０１Ｂ）。
　［Ａ１５］前記絶縁膜（３８）は、無機絶縁膜（４２）および有機絶縁膜（４３）のいずれか一方または双方を含む、Ａ１２～Ａ１４のいずれか一つに記載の半導体モジュール（２０１Ａ、２０１Ｂ）。
　［Ａ１６］前記チップ（２）は、基板（７）およびエピタキシャル層（６）を含む積層構造を有し、前記エピタキシャル層（６）によって形成された前記主面（３）を含む、Ａ１～Ａ１５のいずれか一つに記載の半導体モジュール（２０１Ａ、２０１Ｂ）。
　［Ａ１７］前記エピタキシャル層（６）は、前記基板（７）よりも厚い、Ａ１６に記載の半導体モジュール（２０１Ａ、２０１Ｂ）。
　［Ａ１８］前記チップ（２）は、エピタキシャル層（６）からなる単層構造を有している、Ａ１～Ａ１５のいずれか一つに記載の半導体モジュール（２０１Ａ、２０１Ｂ）。
　［Ａ１９］前記チップ（２）は、ワイドバンドギャップ半導体の単結晶を含む、Ａ１～Ａ１８のいずれか一つに記載の半導体モジュール（２０１Ａ、２０１Ｂ）。
　［Ａ２０］前記収容空間（２０６）内に配置された配線（２０７）と、前記配線（２０７）および前記半導体装置（１Ａ～１Ｈ）に接続された導線（２３４）と、をさらに含み、前記ゲル状充填剤（２３５）は、前記配線（２０７）、前記半導体装置（１Ａ～１Ｈ）および前記導線（２３４）を封止している、Ａ１～Ａ１９のいずれか一つに記載の半導体モジュール（２０１Ａ、２０１Ｂ）。
　［Ｂ１］主面（３）を有するチップ（２）と、前記主面（３）の上に配置された主面電極（３０、３２、１２４）と、前記主面電極（３０、３２、１２４）の上に配置された端子電極（５０、６０、１２６）と、前記端子電極（５０、６０、１２６）の一部を露出させるように前記主面（３）の上で前記端子電極（５０、６０、１２６）の周囲を被覆する封止絶縁体（７１）と、を含む、半導体装置（１Ａ～１Ｈ）。
　［Ｂ２］前記封止絶縁体（７１）は、前記主面電極（３０、３２、１２４）よりも厚い、Ｂ１に記載の半導体装置（１Ａ～１Ｈ）。
　［Ｂ３］前記封止絶縁体（７１）は、前記チップ（２）よりも厚い、Ｂ１またはＢ２に記載の半導体装置（１Ａ～１Ｈ）。
　［Ｂ４］前記端子電極（５０、６０、１２６）は、前記主面電極（３０、３２、１２４）よりも厚い、Ｂ１～Ｂ３のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ｂ５］前記端子電極（５０、６０、１２６）は、前記チップ（２）よりも厚い、Ｂ１～Ｂ４のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ｂ６］前記チップ（２）は、側面（５Ａ～５Ｄ）を有し、前記封止絶縁体（７１）は、前記側面（５Ａ～５Ｄ）と１つの平坦面を形成する絶縁側壁（７３）を有している、Ｂ１～Ｂ５のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ｂ７］前記チップ（２）の前記側面（５Ａ～５Ｄ）は、研削痕を有する研削面からなり、前記封止絶縁体（７１）の前記絶縁側壁（７３）は、研削痕を有する研削面からなる、Ｂ１～Ｂ６のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ｂ８］前記端子電極（５０、６０、１２６）は、端子面（５１、６１、１２７）および端子側壁（５２、６２、１２８）を有し、前記封止絶縁体（７１）は、前記端子面（５１、６１、１２７）を露出させ、前記端子側壁（５２、６２、１２８）を被覆している、Ｂ１～Ｂ７のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ｂ９］前記封止絶縁体（７１）は、前記端子面（５１、６１、１２７）と１つの平坦面を形成する絶縁主面（７２）を有している、Ｂ８に記載の半導体装置（１Ａ～１Ｈ）。
　［Ｂ１０］前記端子面（５１、６１、１２７）は、研削痕を有する研削面からなり、前記絶縁主面（７２）は、研削痕を有する研削面からなる、Ｂ９に記載の半導体装置（１Ａ～１Ｈ）。
　［Ｂ１１］前記封止絶縁体（７１）は、熱硬化性樹脂を含む、Ｂ１～Ｂ１０のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ｂ１２］前記封止絶縁体（７１）は、前記熱硬化性樹脂に添加された複数のフィラーを含む、Ｂ１１に記載の半導体装置（１Ａ～１Ｈ）。
　［Ｂ１３］前記封止絶縁体（７１）は、前記熱硬化性樹脂に添加された複数の可撓化粒子を含む、Ｂ１１またはＢ１２に記載の半導体装置（１Ａ～１Ｈ）。
　［Ｂ１４］前記主面電極（３０、３２、１２４）を部分的に被覆する絶縁膜（３８）をさらに含み、前記封止絶縁体（７１）は、前記絶縁膜（３８）を被覆する部分を有している、Ｂ１～Ｂ１３のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ｂ１５］前記封止絶縁体（７１）は、前記絶縁膜（３８）を挟んで前記主面電極（３０、３２、１２４）に対向する部分を有している、Ｂ１４に記載の半導体装置（１Ａ～１Ｈ）。
　［Ｂ１６］前記主面電極（３０、３２、１２４）は、前記絶縁膜（３８）を直接被覆する部分を有している、Ｂ１４またはＢ１５に記載の半導体装置（１Ａ～１Ｈ）。
　［Ｂ１７］前記絶縁膜（３８）は、無機絶縁膜（４２）および有機絶縁膜（４３）のうちの少なくとも一方を含む、Ｂ１４～Ｂ１６のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ｂ１８］前記チップ（２）は、基板（７）およびエピタキシャル層（６）を含む積層構造を有している、Ｂ１～Ｂ１７のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ｂ１９］前記基板（７）は、前記エピタキシャル層（６）よりも薄い、Ｂ１４に記載の半導体装置（１Ａ～１Ｈ）。
　［Ｂ２０］前記チップ（２）は、エピタキシャル層（６）からなる単層構造を有している、Ｂ１～Ｂ１７のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ｂ２１］前記チップ（２）は、ワイドバンドギャップ半導体の単結晶を含む、Ｂ１～Ｂ２０のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ｂ２２］前記チップ（２）は、ＳｉＣ単結晶を含む、Ｂ１～Ｂ２１のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ｂ２３］収容空間（２０６）を有する筐体（２０２）と、前記収容空間（２０６）内に配置された［Ｂ１］～［Ｂ２２］のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）と、を含む、半導体モジュール（２０１Ａ、２０１Ｂ）。
　［Ｂ２４］前記収容空間（２０６）内で前記半導体装置（１Ａ～１Ｈ）を封止するゲル状充填剤（２３５）をさらに含む、Ｂ２３に記載の半導体モジュール（２０１Ａ、２０１Ｂ）。
　以上、実施形態について詳細に説明してきたが、これらは技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
１Ａ　　　半導体装置
１Ｂ　　　半導体装置
１Ｃ　　　半導体装置
１Ｄ　　　半導体装置
１Ｅ　　　半導体装置
１Ｆ　　　半導体装置
１Ｇ　　　半導体装置
１Ｈ　　　半導体装置
２　　　　チップ
３　　　　第１主面
５Ａ　　　第１側面
５Ｂ　　　第２側面
５Ｃ　　　第３側面
５Ｄ　　　第４側面
６　　　　第１半導体領域（エピタキシャル層）
７　　　　第２半導体領域（基板）
３０　　　ゲート電極（主面電極）
３２　　　ソース電極（主面電極）
３８　　　アッパー絶縁膜
４２　　　無機絶縁膜
４３　　　有機絶縁膜
５０　　　ゲート端子電極
５１　　　ゲート端子面
５２　　　ゲート端子側壁
６０　　　ソース端子電極
６１　　　ソース端子面
６２　　　ソース端子側壁
７１　　　封止絶縁体
７２　　　絶縁主面
７３　　　絶縁側壁
１２４　　第１極性電極（主面電極）
１２６　　端子電極
１２７　　端子面
１２８　　端子側壁
２０１Ａ　半導体モジュール
２０１Ｂ　半導体モジュール
２０２　　筐体
２０６　　収容空間
２０７　　配線パターン
２３４　　導線
２３５　　ゲル状充填剤
 

Claims (20)

  1. 　収容空間を有する筐体と、
    　主面を有するチップ、前記主面の上に配置された主面電極、前記主面電極の上に配置された端子電極、および、前記端子電極の一部を露出させるように前記主面の上で前記端子電極の周囲を被覆する封止絶縁体を含み、前記収容空間内に配置された半導体装置と、
    　前記封止絶縁体に接触するように前記収容空間に充填され、前記収容空間内で前記半導体装置を封止する絶縁性のゲル状充填剤と、を含む、半導体モジュール。
  2. 　前記ゲル状充填剤は、前記収容空間において前記半導体装置の全体を覆う高さ位置まで充填されている、請求項１に記載の半導体モジュール。
  3. 　前記封止絶縁体は、前記主面電極よりも厚い、請求項１または２に記載の半導体モジュール。
  4. 　前記封止絶縁体は、前記チップよりも厚い、請求項１～３のいずれか一項に記載の半導体モジュール。
  5. 　前記封止絶縁体は、熱硬化性樹脂を含み、
    　前記ゲル状充填剤は、シリコーンゲルを含む、請求項１～４のいずれか一項に記載の半導体モジュール。
  6. 　前記ゲル状充填剤は、前記端子電極および前記封止絶縁体に接触し、前記主面電極に接触していない、請求項１～５のいずれか一項に記載の半導体モジュール。
  7. 　前記端子電極は、前記主面電極の周縁から間隔を空けて前記主面電極の上に配置され、
    　前記封止絶縁体は、前記主面電極の周縁部および前記端子電極を被覆している、請求項１～６のいずれか一項に記載の半導体モジュール。
  8. 　前記端子電極は、端子面および端子側壁を有し、
    　前記封止絶縁体は、前記端子面を露出させるように前記端子側壁を被覆し、
    　前記ゲル状充填剤は、前記端子面を直接被覆する部分を有している、請求項１～７のいずれか一項に記載の半導体モジュール。
  9. 　前記封止絶縁体は、前記端子面と１つの平坦面を形成する絶縁主面を有し、
    　前記ゲル状充填剤は、前記絶縁主面を直接被覆する部分を有している、請求項８に記載の半導体モジュール。
  10. 　前記チップは、側面を有し、
    　前記ゲル状充填剤は、前記側面を直接被覆する部分を有している、請求項１～９のいずれか一項に記載の半導体モジュール。
  11. 　前記封止絶縁体は、前記側面と１つの平坦面を形成する絶縁側壁を有し、
    　前記ゲル状充填剤は、前記絶縁側壁を直接被覆する部分を有している、請求項１０に記載の半導体モジュール。
  12. 　前記半導体装置は、前記主面電極を部分的に被覆する絶縁膜を含み、
    　前記封止絶縁体は、前記絶縁膜を被覆する部分を有している、請求項１～１１のいずれか一項に記載の半導体モジュール。
  13. 　前記ゲル状充填剤は、前記絶縁膜に接触していない、請求項１２に記載の半導体モジュール。
  14. 　前記端子電極は、前記絶縁膜を直接被覆する部分を有している、請求項１２または１３に記載の半導体モジュール。
  15. 　前記絶縁膜は、無機絶縁膜および有機絶縁膜のいずれか一方または双方を含む、請求項１２～１４のいずれか一項に記載の半導体モジュール。
  16. 　前記チップは、基板およびエピタキシャル層を含む積層構造を有し、前記エピタキシャル層によって形成された前記主面を含む、請求項１～１５のいずれか一項に記載の半導体モジュール。
  17. 　前記エピタキシャル層は、前記基板よりも厚い、請求項１６に記載の半導体モジュール。
  18. 　前記チップは、エピタキシャル層からなる単層構造を有している、請求項１～１５のいずれか一項に記載の半導体モジュール。
  19. 　前記チップは、ワイドバンドギャップ半導体の単結晶を含む、請求項１～１８のいずれか一項に記載の半導体モジュール。
  20. 　前記収容空間内に配置された配線と、
    　前記配線および前記半導体装置に接続された導線と、をさらに含み、
    　前記ゲル状充填剤は、前記配線、前記半導体装置および前記導線を封止している、請求項１～１９のいずれか一項に記載の半導体モジュール。
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