WO2023080087A1 - 半導体装置 - Google Patents

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Abstract

半導体装置は、主面を有するチップと、前記主面の上に配置された主面電極と、前記主面電極の上に配置された端子電極と、前記端子電極の一部を露出させるように前記主面の上で前記端子電極の周囲を被覆する封止絶縁体と、前記端子電極を被覆する端子膜と、を含む。

Description

半導体装置
　この出願は、２０２１年１１月５日に日本国特許庁に提出された特願２０２１－１８１３１８号に基づく優先権を主張しており、この出願の全開示はここに引用により組み込まれる。本開示は、半導体装置に関する。
　特許文献１は、半導体基板、電極および保護層を含む半導体装置を開示している。電極は、半導体基板の上に配置されている。保護層は、無機保護層および有機保護層を含む積層構造を有し、電極を被覆している。
米国特許出願公開第２０１９／００８０９７６号明細書
　一実施形態は、信頼性を向上できる半導体装置を提供する。
　一実施形態は、主面を有するチップと、前記主面の上に配置された主面電極と、前記主面電極の上に配置された端子電極と、前記端子電極の一部を露出させるように前記主面の上で前記端子電極の周囲を被覆する封止絶縁体と、前記端子電極を被覆する端子膜と、を含む、半導体装置を提供する。
　上述のまたはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。
図１は、第１実施形態に係る半導体装置を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、チップの内方部の要部を示す拡大平面図である。 図４は、図３に示すIV-IV線に沿う断面図である。 図５は、チップの周縁部の要部を示す拡大断面図である。 図６は、ゲート電極およびソース電極のレイアウト例を示す平面図である。 図７は、アッパー絶縁膜のレイアウト例を示す平面図である。 図８Ａは、第１形態例に係る端子膜を示す部分断面図である。 図８Ｂは、第２形態例に係る端子膜を示す部分断面図である。 図８Ｃは、第３形態例に係る端子膜を示す部分断面図である。 図８Ｄは、第４形態例に係る端子膜を示す部分断面図である。 図８Ｅは、第５形態例に係る端子膜を示す部分断面図である。 図８Ｆは、第６形態例に係る端子膜を示す部分断面図である。 図８Ｇは、第７形態例に係る端子膜を示す部分断面図である。 図９は、製造時に使用されるウエハ構造を示す平面図である。 図１０は、図９に示すデバイス領域を示す断面図である。 図１１Ａは、図１に示す半導体装置の製法例を示す断面図である。 図１１Ｂは、図１１Ａの後の工程を示す断面図である。 図１１Ｃは、図１１Ｂの後の工程を示す断面図である。 図１１Ｄは、図１１Ｃの後の工程を示す断面図である。 図１１Ｅは、図１１Ｄの後の工程を示す断面図である。 図１１Ｆは、図１１Ｅの後の工程を示す断面図である。 図１１Ｇは、図１１Ｆの後の工程を示す断面図である。 図１１Ｈは、図１１Ｇの後の工程を示す断面図である。 図１１Ｉは、図１１Ｈの後の工程を示す断面図である。 図１１Ｊは、図１１Ｉの後の工程を示す断面図である。 図１２Ａは、端子膜の第１製法例を示す部分断面図である。 図１２Ｂは、図１２Ａの後の工程を示す部分断面図である。 図１２Ｃは、図１２Ｂの後の工程を示す部分断面図である。 図１３Ａは、端子膜の第２製法例を示す部分断面図である。 図１３Ｂは、図１３Ａの後の工程を示す部分断面図である。 図１３Ｃは、図１３Ｂの後の工程を示す部分断面図である。 図１４Ａは、端子膜の第３製法例を示す部分断面図である。 図１４Ｂは、図１４Ａの後の工程を示す部分断面図である。 図１４Ｃは、図１４Ｂの後の工程を示す部分断面図である。 図１５は、第２実施形態に係る半導体装置を示す平面図である。 図１６は、第３実施形態に係る半導体装置を示す平面図である。 図１７は、図１６に示すXVII-XVII線に沿う断面図である。 図１８は、図１６に示す半導体装置の電気的構成を示す回路図である。 図１９は、第４実施形態に係る半導体装置を示す平面図である。 図２０は、図１９に示すXX-XX線に沿う断面図である。 図２１は、第５実施形態に係る半導体装置を示す平面図である。 図２２は、第６実施形態に係る半導体装置を示す平面図である。 図２３は、第７実施形態に係る半導体装置を示す平面図である。 図２４は、第８実施形態に係る半導体装置を示す平面図である。 図２５は、第９実施形態に係る半導体装置を示す平面図である。 図２６は、図２５に示すXXVI-XXVI線に沿う断面図である。 図２７は、各実施形態に適用されるチップの変形例を示す断面図である。 図２８は、各実施形態に適用される封止絶縁体の変形例を示す断面図である。 図２９は、第１～第８実施形態に係る半導体装置が搭載されるパッケージを示す平面図である。 図３０は、第９実施形態に係る半導体装置が搭載されるパッケージを示す平面図である。 図３１は、第１～第８実施形態に係る半導体装置および第９実施形態に係る半導体装置が搭載されるパッケージを示す斜視図である。 図３２は、図３１に示すパッケージの分解斜視図である。 図３３は、図３１に示すXXXIII-XXXIII線に沿う断面図である。
　以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　図１は、第１実施形態に係る半導体装置１Ａを示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、チップ２の内方部の要部を示す拡大平面図である。図４は、図３に示すIV-IV線に沿う断面図である。図５は、チップ２の周縁部の要部を示す拡大断面図である。図６は、ゲート電極３０およびソース電極３２のレイアウト例を示す平面図である。図７は、アッパー絶縁膜３８のレイアウト例を示す平面図である。
　図１～図７を参照して、半導体装置１Ａは、この形態（this embodiment）では、ワイドバンドギャップ半導体の単結晶を含み、六面体形状（具体的には直方体形状）に形成されたチップ２を含む。つまり、半導体装置１Ａは、「ワイドバンドギャップ半導体装置」である。チップ２は、「半導体チップ」または「ワイドバンドギャップ半導体チップ」と称されてもよい。ワイドバンドギャップ半導体は、Ｓｉ（シリコン）のバンドギャップを超えるバンドギャップを有する半導体である。ＧａＮ（窒化ガリウム）、ＳｉＣ（炭化シリコン）およびＣ（ダイアモンド）が、ワイドバンドギャップ半導体として例示される。
　チップ２は、この形態では、ワイドバンドギャップ半導体の一例として六方晶のＳｉＣ単結晶を含む「ＳｉＣチップ」である。つまり、半導体装置１Ａは、「ＳｉＣ半導体装置」である。六方晶のＳｉＣ単結晶は、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶、６Ｈ－ＳｉＣ単結晶等を含む複数種のポリタイプを有している。この形態では、チップ２が４Ｈ－ＳｉＣ単結晶を含む例が示されるが、他のポリタイプの選択を除外するものではない。
　チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、チップ２の厚さ方向でもある。第１主面３および第２主面４は、ＳｉＣ単結晶のｃ面によって形成されていることが好ましい。
　この場合、第１主面３はＳｉＣ単結晶のシリコン面によって形成され、第２主面４はＳｉＣ単結晶のカーボン面によって形成されていることが好ましい。第１主面３および第２主面４は、ｃ面に対して所定のオフ方向に所定の角度で傾斜したオフ角を有していてもよい。オフ方向は、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）であることが好ましい。オフ角は、０°を超えて１０°以下であってもよい。オフ角は、５°以下であることが好ましい。第２主面４は、研削痕を有する研削面からなっていてもよいし、研削痕を有さない平滑面からなっていてもよい。
　第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。第１方向ＸがＳｉＣ単結晶のｍ軸方向（［１－１００］方向）であり、第２方向ＹがＳｉＣ単結晶のａ軸方向であってもよい。むろん、第１方向ＸがＳｉＣ単結晶のａ軸方向であり、第２方向ＹがＳｉＣ単結晶のｍ軸方向であってもよい。第１～第４側面５Ａ～５Ｄは、研削痕を有する研削面からなっていてもよいし、研削痕を有さない平滑面からなっていてもよい。
　チップ２は、法線方向Ｚに関して、５μｍ以上２５０μｍ以下の厚さを有していてもよい。チップ２の厚さは、１００μｍ以下であってもよい。チップ２の厚さは、５０μｍ以下であることが好ましい。チップ２の厚さは、４０μｍ以下であることが特に好ましい。第１～第４側面５Ａ～５Ｄは、平面視において０．５ｍｍ以上１０ｍｍ以下の長さを有していてもよい。
　第１～第４側面５Ａ～５Ｄの長さは、１ｍｍ以上であることが好ましい。第１～第４側面５Ａ～５Ｄの長さは、２ｍｍ以上であることが特に好ましい。つまり、チップ２は、１ｍｍ角以上（好ましくは２ｍｍ角以上）の平面積を有し、断面視において１００μｍ以下（好ましくは５０μｍ以下）の厚さを有していることが好ましい。第１～第４側面５Ａ～５Ｄの長さは、この形態では、４ｍｍ以上６ｍｍ以下の範囲に設定されている。
　半導体装置１Ａは、チップ２内において第１主面３側の領域（表層部）に形成されたｎ型（第１導電型）の第１半導体領域６を含む。第１半導体領域６は、第１主面３に沿って延びる層状に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。第１半導体領域６は、この形態では、エピタキシャル層（具体的にはＳｉＣエピタキシャル層）からなる。第１半導体領域６は、法線方向Ｚに関して、１μｍ以上５０μｍ以下の厚さを有していてもよい。第１半導体領域６の厚さは、３μｍ以上３０μｍ以下であることが好ましい。第１半導体領域６の厚さは、５μｍ以上２５μｍ以下であることが特に好ましい。
　半導体装置１Ａは、チップ２内において第２主面４側の領域（表層部）に形成されたｎ型の第２半導体領域７を含む。第２半導体領域７は、第２主面４に沿って延びる層状に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。第２半導体領域７は、第１半導体領域６よりも高いｎ型不純物濃度を有し、第１半導体領域６に電気的に接続されている。第２半導体領域７は、この形態では、半導体基板（具体的にはＳｉＣ半導体基板）からなる。つまり、チップ２は、半導体基板およびエピタキシャル層を含む積層構造を有している。
　第２半導体領域７は、法線方向Ｚに関して、１μｍ以上２００μｍ以下の厚さを有していてもよい。第２半導体領域７の厚さは、５μｍ以上５０μｍ以下であることが好ましい。第２半導体領域７の厚さは、５μｍ以上２０μｍ以下であることが特に好ましい。第１半導体領域６に生じる誤差を考慮すると、第２半導体領域７の厚さは、１０μｍ以上であることが好ましい。第２半導体領域７の厚さは、第１半導体領域６の厚さ未満であることが最も好ましい。比較的小さい厚さを有する第２半導体領域７によれば、第２半導体領域７に起因する抵抗値（たとえばオン抵抗）を削減できる。むろん、第２半導体領域７の厚さは、第１半導体領域６の厚さを超えていてもよい。
　半導体装置１Ａは、第１主面３に形成された活性面８（active surface）、外側面９（outer surface）および第１～第４接続面１０Ａ～１０Ｄ（connecting surface）を含む。活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄは、第１主面３においてメサ部１１（台地）を区画している。活性面８が「第１面部」と称され、外側面９が「第２面部」と称され、第１～第４接続面１０Ａ～１０Ｄが「接続面部」と称されてもよい。活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄ（つまりメサ部１１）は、チップ２（第１主面３）の構成要素と見なされてもよい。
　活性面８は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成されている。活性面８は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有している。活性面８は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。
　外側面９は、活性面８外に位置し、活性面８からチップ２の厚さ方向（第２主面４側）に窪んでいる。外側面９は、具体的には、第１半導体領域６を露出させるように第１半導体領域６の厚さ未満の深さで窪んでいる。外側面９は、平面視において活性面８に沿って帯状に延び、活性面８を取り囲む環状（具体的には四角環状）に形成されている。外側面９は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有し、活性面８に対してほぼ平行に形成されている。外側面９は、第１～第４側面５Ａ～５Ｄに連なっている。
　第１～第４接続面１０Ａ～１０Ｄは、法線方向Ｚに延び、活性面８および外側面９を接続している。第１接続面１０Ａは第１側面５Ａ側に位置し、第２接続面１０Ｂは第２側面５Ｂ側に位置し、第３接続面１０Ｃは第３側面５Ｃ側に位置し、第４接続面１０Ｄは第４側面５Ｄ側に位置している。第１接続面１０Ａおよび第２接続面１０Ｂは、第１方向Ｘに延び、第２方向Ｙに対向している。第３接続面１０Ｃおよび第４接続面１０Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　第１～第４接続面１０Ａ～１０Ｄは、四角柱状のメサ部１１が区画されるように活性面８および外側面９の間をほぼ垂直に延びていてもよい。第１～第４接続面１０Ａ～１０Ｄは、四角錘台状のメサ部１１が区画されるように活性面８から外側面９に向かって斜め下り傾斜していてもよい。このように、半導体装置１Ａは、第１主面３において第１半導体領域６に形成されたメサ部１１を含む。メサ部１１は、第１半導体領域６のみに形成され、第２半導体領域７には形成されていない。
　半導体装置１Ａは、活性面８（第１主面３）に形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）構造１２を含む。図２では、ＭＩＳＦＥＴ構造１２が破線によって簡略化して示されている。以下、図３および図４を参照して、ＭＩＳＦＥＴ構造１２の具体的な構造が説明される。
　ＭＩＳＦＥＴ構造１２は、活性面８の表層部に形成されたｐ型（第２導電型）のボディ領域１３を含む。ボディ領域１３は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。ボディ領域１３は、活性面８に沿って延びる層状に形成されている。ボディ領域１３は、第１～第４接続面１０Ａ～１０Ｄの一部から露出していてもよい。
　ＭＩＳＦＥＴ構造１２は、ボディ領域１３の表層部に形成されたｎ型のソース領域１４を含む。ソース領域１４は、第１半導体領域６よりも高いｎ型不純物濃度を有している。ソース領域１４は、ボディ領域１３の底部から活性面８側に間隔を空けて形成されている。ソース領域１４は、活性面８に沿って延びる層状に形成されている。ソース領域１４は、活性面８の全域から露出していてもよい。ソース領域１４は、第１～第４接続面１０Ａ～１０Ｄの一部から露出していてもよい。ソース領域１４は、第１半導体領域６との間でボディ領域１３内にチャネルを形成する。
　ＭＩＳＦＥＴ構造１２は、活性面８に形成された複数のゲート構造１５を含む。複数のゲート構造１５は、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。複数のゲート構造１５は、ボディ領域１３およびソース領域１４を貫通して第１半導体領域６に至っている。複数のゲート構造１５は、ボディ領域１３内におけるチャネルの反転および非反転を制御する。
　各ゲート構造１５は、この形態では、ゲートトレンチ１５ａ、ゲート絶縁膜１５ｂおよびゲート埋設電極１５ｃを含む。ゲートトレンチ１５ａは、活性面８に形成され、ゲート構造１５の壁面を区画している。ゲート絶縁膜１５ｂは、ゲートトレンチ１５ａの壁面を被覆している。ゲート埋設電極１５ｃは、ゲート絶縁膜１５ｂを挟んでゲートトレンチ１５ａに埋設され、ゲート絶縁膜１５ｂを挟んでチャネルに対向している。
　ＭＩＳＦＥＴ構造１２は、活性面８に形成された複数のソース構造１６を含む。複数のソース構造１６は、活性面８において隣り合う一対のゲート構造１５の間の領域にそれぞれ配置されている。複数のソース構造１６は、平面視において第２方向Ｙに延びる帯状にそれぞれ形成されている。複数のソース構造１６は、ボディ領域１３およびソース領域１４を貫通して第１半導体領域６に至っている。複数のソース構造１６は、ゲート構造１５の深さを超える深さを有している。複数のソース構造１６は、具体的には、外側面９の深さとほぼ等しい深さを有している。
　各ソース構造１６は、ソーストレンチ１６ａ、ソース絶縁膜１６ｂおよびソース埋設電極１６ｃを含む。ソーストレンチ１６ａは、活性面８に形成され、ソース構造１６の壁面を区画している。ソース絶縁膜１６ｂは、ソーストレンチ１６ａの壁面を被覆している。ソース埋設電極１６ｃは、ソース絶縁膜１６ｂを挟んでソーストレンチ１６ａに埋設されている。
　ＭＩＳＦＥＴ構造１２は、チップ２内において複数のソース構造１６に沿う領域にそれぞれ形成された複数のｐ型のコンタクト領域１７を含む。複数のコンタクト領域１７は、ボディ領域１３よりも高いｐ型不純物濃度を有している。各コンタクト領域１７は、各ソース構造１６の側壁および底壁を被覆し、ボディ領域１３に電気的に接続されている。
　ＭＩＳＦＥＴ構造１２は、チップ２内において複数のソース構造１６に沿う領域にそれぞれ形成された複数のｐ型のウェル領域１８を含む。各ウェル領域１８は、ボディ領域１３よりも高く、コンタクト領域１７よりも低いｐ型不純物濃度を有していてもよい。各ウェル領域１８は、対応するコンタクト領域１７を挟んで対応するソース構造１６を被覆している。各ウェル領域１８は、対応するソース構造１６の側壁および底壁を被覆し、ボディ領域１３およびコンタクト領域１７に電気的に接続されている。
　図５を参照して、半導体装置１Ａは、外側面９の表層部に形成されたｐ型のアウターコンタクト領域１９を含む。アウターコンタクト領域１９は、ボディ領域１３のｐ型不純物濃度を超えるｐ型不純物濃度を有している。アウターコンタクト領域１９は、平面視において活性面８の周縁および外側面９の周縁から間隔を空けて形成され、活性面８に沿って延びる帯状に形成されている。
　アウターコンタクト領域１９は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。アウターコンタクト領域１９は、第１半導体領域６の底部から外側面９に間隔を空けて形成されている。アウターコンタクト領域１９は、複数のゲート構造１５（ソース構造１６）の底壁に対して第１半導体領域６の底部側に位置している。
　半導体装置１Ａは、外側面９の表層部に形成されたｐ型のアウターウェル領域２０を含む。アウターウェル領域２０は、アウターコンタクト領域１９のｐ型不純物濃度未満のｐ型不純物濃度を有している。アウターウェル領域２０のｐ型不純物濃度は、ウェル領域１８のｐ型不純物濃度とほぼ等しいことが好ましい。アウターウェル領域２０は、平面視において活性面８の周縁およびアウターコンタクト領域１９の間の領域に形成され、活性面８に沿って延びる帯状に形成されている。
　アウターウェル領域２０は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。アウターウェル領域２０は、第１半導体領域６の底部から外側面９に間隔を空けて形成されている。アウターウェル領域２０は、アウターコンタクト領域１９よりも深く形成されていてもよい。アウターウェル領域２０は、複数のゲート構造１５（ソース構造１６）の底壁に対して第１半導体領域６の底部側に位置している。
　アウターウェル領域２０は、アウターコンタクト領域１９に電気的に接続されている。アウターウェル領域２０は、この形態では、アウターコンタクト領域１９側から第１～第４接続面１０Ａ～１０Ｄに向けて延び、第１～第４接続面１０Ａ～１０Ｄを被覆している。アウターウェル領域２０は、活性面８の表層部においてボディ領域１３に電気的に接続されている。
　半導体装置１Ａは、外側面９の表層部において外側面９の周縁およびアウターコンタクト領域１９の間の領域に形成された少なくとも１つ（好ましくは２個以上２０個以下）のｐ型のフィールド領域２１を含む。半導体装置１Ａは、この形態では、５個のフィールド領域２１を含む。複数のフィールド領域２１は、外側面９においてチップ２内の電界を緩和する。フィールド領域２１の個数、幅、深さ、ｐ型不純物濃度等は任意であり、緩和すべき電界に応じて種々の値を取り得る。
　複数のフィールド領域２１は、アウターコンタクト領域１９側から外側面９の周縁側に間隔を空けて配列されている。複数のフィールド領域２１は、平面視において活性面８に沿って延びる帯状に形成されている。複数のフィールド領域２１は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。これにより、複数のフィールド領域２１は、ＦＬＲ（Field Limiting Ring）領域としてそれぞれ形成されている。
　複数のフィールド領域２１は、第１半導体領域６の底部から外側面９に間隔を空けて形成されている。複数のフィールド領域２１は、複数のゲート構造１５（ソース構造１６）の底壁に対して第１半導体領域６の底部側に位置している。複数のフィールド領域２１は、アウターコンタクト領域１９よりも深く形成されていてもよい。最内のフィールド領域２１は、アウターコンタクト領域１９に接続されていてもよい。
　半導体装置１Ａは、第１主面３を被覆する主面絶縁膜２５を含む。主面絶縁膜２５は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。主面絶縁膜２５は、この形態では、酸化シリコン膜からなる単層構造を有している。主面絶縁膜２５は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　主面絶縁膜２５は、活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。主面絶縁膜２５は、ゲート絶縁膜１５ｂおよびソース絶縁膜１６ｂに連なり、ゲート埋設電極１５ｃおよびソース埋設電極１６ｃを露出させるように活性面８を被覆している。主面絶縁膜２５は、アウターコンタクト領域１９、アウターウェル領域２０および複数のフィールド領域２１を被覆するように外側面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。
　主面絶縁膜２５は、第１～第４側面５Ａ～５Ｄに連なっていてもよい。この場合、主面絶縁膜２５の外壁は、研削痕を有する研削面からなっていてもよい。主面絶縁膜２５の外壁は、第１～第４側面５Ａ～５Ｄと１つの研削面を形成していてもよい。むろん、主面絶縁膜２５の外壁は、外側面９の周縁から内方に間隔を空けて形成され、外側面９の周縁部から第１半導体領域６を露出させていてもよい。
　半導体装置１Ａは、外側面９において第１～第４接続面１０Ａ～１０Ｄのうちの少なくとも１つを被覆するように主面絶縁膜２５の上に形成されたサイドウォール構造２６を含む。サイドウォール構造２６は、この形態では、平面視において活性面８を取り囲む環状（四角環状）に形成されている。サイドウォール構造２６は、活性面８の上に乗り上げた部分を有していてもよい。サイドウォール構造２６は、無機絶縁体またはポリシリコンを含んでいてもよい。サイドウォール構造２６は、ソース構造１６に電気的に接続されたサイドウォール配線であってもよい。
　半導体装置１Ａは、主面絶縁膜２５の上に形成された層間絶縁膜２７を含む。層間絶縁膜２７は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。層間絶縁膜２７は、この形態では、酸化シリコン膜からなる単層構造を有している。
　層間絶縁膜２７は、主面絶縁膜２５を挟んで活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。層間絶縁膜２７は、具体的には、サイドウォール構造２６を介して活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。層間絶縁膜２７は、活性面８側においてＭＩＳＦＥＴ構造１２を被覆し、外側面９側においてアウターコンタクト領域１９、アウターウェル領域２０および複数のフィールド領域２１を被覆している。
　層間絶縁膜２７は、この形態では、第１～第４側面５Ａ～５Ｄに連なっている。層間絶縁膜２７の外壁は、研削痕を有する研削面からなっていてもよい。層間絶縁膜２７の外壁は、第１～第４側面５Ａ～５Ｄと１つの研削面を形成していてもよい。むろん、層間絶縁膜２７の外壁は、外側面９の周縁から内方に間隔を空けて形成され、外側面９の周縁部から第１半導体領域６を露出させていてもよい。
　半導体装置１Ａは、第１主面３（層間絶縁膜２７）の上に配置されたゲート電極３０を含む。ゲート電極３０は、「ゲート主面電極」と称されてもよい。ゲート電極３０は、第１主面３の周縁から間隔を空けて第１主面３の内方部に配置されている。ゲート電極３０は、この形態では、活性面８の上に配置されている。ゲート電極３０は、具体的には、活性面８の周縁部において第３接続面１０Ｃ（第３側面５Ｃ）の中央部に近接する領域に配置されている。ゲート電極３０は、この形態では、平面視において四角形状に形成されている。むろん、ゲート電極３０は、平面視において四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。
　ゲート電極３０は、第１主面３の２５％以下の平面積を有していることが好ましい。ゲート電極３０の平面積は、第１主面３の１０％以下であってもよい。ゲート電極３０は、０．５μｍ以上１５μｍ以下の厚さを有していてもよい。ゲート電極３０は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　ゲート電極３０は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。ゲート電極３０は、この形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この形態ではＡｌＳｉＣｕ合金膜）を含む積層構造を有している。
　半導体装置１Ａは、ゲート電極３０から間隔を空けて第１主面３（層間絶縁膜２７）の上に配置されたソース電極３２を含む。ソース電極３２は、「ソース主面電極」と称されてもよい。ソース電極３２は、第１主面３の周縁から間隔を空けて第１主面３の内方部に配置されている。ソース電極３２は、この形態では、活性面８の上に配置されている。ソース電極３２は、この形態では、本体電極部３３、および、少なくとも１つ（この形態では複数）の引き出し電極部３４Ａ、３４Ｂを有している。
　本体電極部３３は、平面視においてゲート電極３０から間隔を空けて第４側面５Ｄ（第４接続面１０Ｄ）側の領域に配置され、第１方向Ｘにゲート電極３０に対向している。本体電極部３３は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する多角形状（具体的には四角形状）に形成されている。
　複数の引き出し電極部３４Ａ、３４Ｂは、一方側（第１側面５Ａ側）の第１引き出し電極部３４Ａ、および、他方側（第２側面５Ｂ側）の第２引き出し電極部３４Ｂを含む。第１引き出し電極部３４Ａは、平面視において本体電極部３３からゲート電極３０に対して第２方向Ｙの一方側（第１側面５Ａ側）に位置する領域に引き出され、第２方向Ｙにゲート電極３０に対向している。
　第２引き出し電極部３４Ｂは、平面視において本体電極部３３からゲート電極３０に対して第２方向Ｙの他方側（第２側面５Ｂ側）に位置する領域に引き出され、第２方向Ｙにゲート電極３０に対向している。つまり、複数の引き出し電極部３４Ａ、３４Ｂは、平面視において第２方向Ｙの両サイドからゲート電極３０を挟み込んでいる。
　ソース電極３２（本体電極部３３および引き出し電極部３４Ａ、３４Ｂ）は、層間絶縁膜２７および主面絶縁膜２５を貫通し、複数のソース構造１６、ソース領域１４および複数のウェル領域１８に電気的に接続されている。むろん、ソース電極３２は、引き出し電極部３４Ａ、３４Ｂを有さず、本体電極部３３のみからなっていてもよい。
　ソース電極３２は、ゲート電極３０の平面積を超える平面積を有している。ソース電極３２の平面積は、第１主面３の５０％以上であることが好ましい。ソース電極３２の平面積は、第１主面３の７５％以上であることが特に好ましい。ソース電極３２は、０．５μｍ以上１５μｍ以下の厚さを有していてもよい。ソース電極３２は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　ソース電極３２は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含むことが好ましい。ソース電極３２は、この形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この形態ではＡｌＳｉＣｕ合金膜）を含む積層構造を有している。ソース電極３２は、ゲート電極３０と同一の導電材料を含むことが好ましい。
　半導体装置１Ａは、ゲート電極３０から第１主面３（層間絶縁膜２７）の上に引き出された少なくとも１つ（この形態では複数）のゲート配線３６Ａ、３６Ｂを含む。複数のゲート配線３６Ａ、３６Ｂは、ゲート電極３０と同一の導電材料を含むことが好ましい。複数のゲート配線３６Ａ、３６Ｂは、この形態では、活性面８を被覆し、外側面９を被覆していない。複数のゲート配線３６Ａ、３６Ｂは、平面視において活性面８の周縁およびソース電極３２の間の領域に引き出され、ソース電極３２に沿って帯状に延びている。
　複数のゲート配線３６Ａ、３６Ｂは、具体的には、第１ゲート配線３６Ａおよび第２ゲート配線３６Ｂを含む。第１ゲート配線３６Ａは、平面視においてゲート電極３０から第１側面５Ａ側の領域に引き出されている。第１ゲート配線３６Ａは、第３側面５Ｃに沿って第２方向Ｙに帯状に延びる部分、および、第１側面５Ａに沿って第１方向Ｘに帯状に延びる部分を有している。第２ゲート配線３６Ｂは、平面視においてゲート電極３０から第２側面５Ｂ側の領域に引き出されている。第２ゲート配線３６Ｂは、第３側面５Ｃに沿って第２方向Ｙに帯状に延びる部分、および、第２側面５Ｂに沿って第１方向Ｘに帯状に延びる部分を有している。
　複数のゲート配線３６Ａ、３６Ｂは、活性面８（第１主面３）の周縁部において複数のゲート構造１５の両端部に交差（具体的には直交）している。複数のゲート配線３６Ａ、３６Ｂは、層間絶縁膜２７を貫通して複数のゲート構造１５に電気的に接続されている。複数のゲート配線３６Ａ、３６Ｂは、複数のゲート構造１５に直接接続されていてもよいし、導体膜を介して複数のゲート構造１５に電気的に接続されていてもよい。
　半導体装置１Ａは、ソース電極３２から第１主面３（層間絶縁膜２７）の上に引き出されたソース配線３７を含む。ソース配線３７は、ソース電極３２と同一の導電材料を含むことが好ましい。ソース配線３７は、複数のゲート配線３６Ａ、３６Ｂよりも外側面９側の領域において活性面８の周縁に沿って延びる帯状に形成されている。ソース配線３７は、この形態では、平面視においてゲート電極３０、ソース電極３２および複数のゲート配線３６Ａ、３６Ｂを取り囲む環状（具体的には四角環状）に形成されている。
　ソース配線３７は、層間絶縁膜２７を挟んでサイドウォール構造２６を被覆し、活性面８側から外側面９側に引き出されている。ソース配線３７は、全周に亘ってサイドウォール構造２６の全域を被覆していることが好ましい。ソース配線３７は、外側面９側において層間絶縁膜２７および主面絶縁膜２５を貫通して、外側面９（具体的にはアウターコンタクト領域１９）に接続された部分を有している。ソース配線３７は、層間絶縁膜２７を貫通してサイドウォール構造２６に電気的に接続されていてもよい。
　半導体装置１Ａは、ゲート電極３０、ソース電極３２、複数のゲート配線３６Ａ、３６Ｂおよびソース配線３７を選択的に被覆するアッパー絶縁膜３８を含む。アッパー絶縁膜３８は、ゲート電極３０の内方部を露出させるゲート開口３９を有し、全周に亘ってゲート電極３０の周縁部を被覆している。ゲート開口３９は、この形態では、平面視において四角形状に形成されている。
　アッパー絶縁膜３８は、平面視においてソース電極３２の内方部を露出させるソース開口４０を有し、全周に亘ってソース電極３２の周縁部を被覆している。ソース開口４０は、この形態では、平面視においてソース電極３２に沿う多角形状に形成されている。アッパー絶縁膜３８は、複数のゲート配線３６Ａ、３６Ｂの全域およびソース配線３７の全域を被覆している。
　アッパー絶縁膜３８は、層間絶縁膜２７を挟んでサイドウォール構造２６を被覆し、活性面８側から外側面９側に引き出されている。アッパー絶縁膜３８は、外側面９の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成され、アウターコンタクト領域１９、アウターウェル領域２０および複数のフィールド領域２１を被覆している。アッパー絶縁膜３８は、外側面９の周縁との間でダイシングストリート４１を区画している。
　ダイシングストリート４１は、平面視において外側面９の周縁（第１～第４側面５Ａ～５Ｄ）に沿って延びる帯状に形成されている。ダイシングストリート４１は、この形態では、平面視において第１主面３の内方部（活性面８）を取り囲む環状（具体的には四角環状）に形成されている。ダイシングストリート４１は、この形態では、層間絶縁膜２７を露出させている。
　むろん、主面絶縁膜２５および層間絶縁膜２７が外側面９を露出させている場合、ダイシングストリート４１は、外側面９を露出させていてもよい。ダイシングストリート４１は、１μｍ以上２００μｍ以下の幅を有していてもよい。ダイシングストリート４１の幅は、ダイシングストリート４１の延在方向に直交する方向の幅である。ダイシングストリート４１の幅は、５μｍ以上５０μｍ以下であることが好ましい。
　アッパー絶縁膜３８は、ゲート電極３０の厚さおよびソース電極３２の厚さを超える厚さを有していることが好ましい。アッパー絶縁膜３８の厚さは、チップ２の厚さ未満であることが好ましい。アッパー絶縁膜３８の厚さは、３μｍ以上３５μｍ以下であってもよい。アッパー絶縁膜３８の厚さは、２５μｍ以下であることが好ましい。
　アッパー絶縁膜３８は、この形態では、チップ２側からこの順に積層された無機絶縁膜４２および有機絶縁膜４３を含む積層構造を有している。アッパー絶縁膜３８は、無機絶縁膜４２および有機絶縁膜４３のうちの少なくとも１つを含んでいればよく、必ずしも無機絶縁膜４２および有機絶縁膜４３を同時に含む必要はない。無機絶縁膜４２は、ゲート電極３０、ソース電極３２、複数のゲート配線３６Ａ、３６Ｂおよびソース配線３７を選択的に被覆し、ゲート開口３９の一部、ソース開口４０の一部およびダイシングストリート４１の一部を区画している。
　無機絶縁膜４２は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。無機絶縁膜４２は、層間絶縁膜２７とは異なる絶縁材料を含むことが好ましい。無機絶縁膜４２は、窒化シリコン膜を含むことが好ましい。無機絶縁膜４２は、層間絶縁膜２７の厚さ未満の厚さを有していることが好ましい。無機絶縁膜４２の厚さは、０．１μｍ以上５μｍ以下であってもよい。
　有機絶縁膜４３は、無機絶縁膜４２を選択的に被覆し、ゲート開口３９の一部、ソース開口４０の一部およびダイシングストリート４１の一部を区画している。有機絶縁膜４３は、具体的には、ゲート開口３９の壁面において無機絶縁膜４２を部分的に露出させている。また、有機絶縁膜４３は、ソース開口４０の壁面において無機絶縁膜４２を部分的に露出させている。また、有機絶縁膜４３は、ダイシングストリート４１の壁面において無機絶縁膜４２を部分的に露出させている。
　むろん、有機絶縁膜４３は、ゲート開口３９の壁面から無機絶縁膜４２が露出しないように無機絶縁膜４２を被覆していてもよい。有機絶縁膜４３は、ソース開口４０の壁面から無機絶縁膜４２が露出しないように無機絶縁膜４２を被覆していてもよい。有機絶縁膜４３は、ダイシングストリート４１の壁面から無機絶縁膜４２が露出しないように無機絶縁膜４２を被覆していてもよい。これらの場合、有機絶縁膜４３は、無機絶縁膜４２の全域を被覆していてもよい。
　有機絶縁膜４３は、熱硬化性樹脂以外の樹脂膜からなることが好ましい。有機絶縁膜４３は、透光性樹脂または透明樹脂からなっていてもよい。有機絶縁膜４３は、ネガティブタイプまたはポジティブタイプの感光性樹脂膜からなっていてもよい。有機絶縁膜４３は、ポリイミド膜、ポリアミド膜またはポリベンゾオキサゾール膜からなることが好ましい。有機絶縁膜４３は、この形態では、ポリベンゾオキサゾール膜を含む。
　有機絶縁膜４３は、無機絶縁膜４２の厚さを超える厚さを有していることが好ましい。有機絶縁膜４３の厚さは、層間絶縁膜２７の厚さを超えていることが好ましい。有機絶縁膜４３の厚さは、ゲート電極３０の厚さおよびソース電極３２の厚さを超えていることが特に好ましい。有機絶縁膜４３の厚さは、３μｍ以上３０μｍ以下であってもよい。有機絶縁膜４３の厚さは、２０μｍ以下であることが好ましい。
　半導体装置１Ａは、ゲート電極３０の上に配置されたゲート端子電極５０を含む。ゲート端子電極５０は、ゲート電極３０においてゲート開口３９から露出した部分の上に柱状に立設されている。ゲート端子電極５０は、平面視においてゲート電極３０の面積未満の面積を有し、ゲート電極３０の周縁から間隔を空けてゲート電極３０の内方部の上に配置されている。
　ゲート端子電極５０は、ゲート端子面５１およびゲート端子側壁５２を有している。ゲート端子面５１は、第１主面３に沿って平坦に延びている。ゲート端子面５１は、研削痕を有する研削面からなっていてもよい。ゲート端子側壁５２は、この形態では、アッパー絶縁膜３８（具体的には有機絶縁膜４３）の上に位置している。
　つまり、ゲート端子電極５０は、無機絶縁膜４２および有機絶縁膜４３に接する部分を含む。ゲート端子側壁５２は、法線方向Ｚに略鉛直に延びている。「略鉛直」は、湾曲（蛇行）しながら積層方向に延びている形態も含む。ゲート端子側壁５２は、アッパー絶縁膜３８を挟んでゲート電極３０に対向する部分を含む。ゲート端子側壁５２は、研削痕を有さない平滑面からなることが好ましい。
　ゲート端子電極５０は、この形態では、ゲート端子側壁５２の下端部において外方に向けて突出した第１突出部５３を有している。第１突出部５３は、ゲート端子側壁５２の中間部よりもアッパー絶縁膜３８（有機絶縁膜４３）側の領域に形成されている。第１突出部５３は、断面視においてアッパー絶縁膜３８の外面に沿って延び、ゲート端子側壁５２から先端部に向けて厚さが徐々に小さくなる先細り形状に形成されている。これにより、第１突出部５３は、鋭角を成す尖鋭形状の先端部を有している。むろん、第１突出部５３を有さないゲート端子電極５０が形成されてもよい。
　ゲート端子電極５０は、ゲート電極３０の厚さを超える厚さを有していることが好ましい。ゲート端子電極５０の厚さは、ゲート電極３０およびゲート端子面５１の間の距離によって定義される。ゲート端子電極５０の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。ゲート端子電極５０の厚さは、この形態では、チップ２の厚さを超えている。むろん、ゲート端子電極５０の厚さは、チップ２の厚さ未満であってもよい。ゲート端子電極５０の厚さは、１０μｍ以上３００μｍ以下であってもよい。ゲート端子電極５０の厚さは、３０μｍ以上であることが好ましい。ゲート端子電極５０の厚さは、８０μｍ以上２００μｍ以下であることが特に好ましい。
　ゲート端子電極５０の平面積は、第１主面３の平面積に応じて調整される。ゲート端子電極５０の平面積は、ゲート端子面５１の平面積によって定義される。ゲート端子電極５０の平面積は、第１主面３の２５％以下であることが好ましい。ゲート端子電極５０の平面積は、第１主面３の１０％以下であってもよい。
　第１主面３が１ｍｍ角以上の平面積を有する場合、ゲート端子電極５０の平面積は０．４ｍｍ角以上であってもよい。ゲート端子電極５０は、０．４ｍｍ×０．７ｍｍ以上の平面積を有する多角形状（たとえば長方形状）に形成されていてもよい。ゲート端子電極５０は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する多角形状（矩形状に切り欠かれた四隅を有する四角形状）に形成されている。むろん、ゲート端子電極５０は、平面視において四角形状、四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。
　ゲート端子電極５０は、この形態では、ゲート電極３０側からこの順に積層された第１ゲート導体膜５５および第２ゲート導体膜５６を含む積層構造を有している。第１ゲート導体膜５５は、Ｔｉ系金属膜を含んでいてもよい。第１ゲート導体膜５５は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。第１ゲート導体膜５５は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。
　第１ゲート導体膜５５は、ゲート電極３０の厚さ未満の厚さを有している。第１ゲート導体膜５５は、ゲート開口３９内においてゲート電極３０を膜状に被覆し、アッパー絶縁膜３８の上に膜状に引き出されている。第１ゲート導体膜５５は、第１突出部５３の一部を形成している。第１ゲート導体膜５５は、必ずしも形成されている必要はなく、取り除かれてもよい。
　第２ゲート導体膜５６は、ゲート端子電極５０の本体を形成している。第２ゲート導体膜５６は、Ｃｕ系金属膜を含んでいてもよい。Ｃｕ系金属膜は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）またはＣｕ合金膜であってもよい。第２ゲート導体膜５６は、この形態では、純Ｃｕめっき膜を含む。第２ゲート導体膜５６は、ゲート電極３０の厚さを超える厚さを有していることが好ましい。第２ゲート導体膜５６の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。第２ゲート導体膜５６の厚さは、この形態では、チップ２の厚さを超えている。
　第２ゲート導体膜５６は、ゲート開口３９内において第１ゲート導体膜５５を挟んでゲート電極３０を被覆し、第１ゲート導体膜５５を挟んでアッパー絶縁膜３８の上に膜状に引き出されている。第２ゲート導体膜５６は、第１突出部５３の一部を形成している。つまり、第１突出部５３は、第１ゲート導体膜５５および第２ゲート導体膜５６を含む積層構造を有している。第２ゲート導体膜５６は、第１突出部５３内において第１ゲート導体膜５５の厚さを超える厚さを有していることが好ましい。
　半導体装置１Ａは、ソース電極３２の上に配置されたソース端子電極６０を含む。ソース端子電極６０は、ソース電極３２においてソース開口４０から露出した部分の上に柱状に立設されている。ソース端子電極６０は、平面視においてソース電極３２の面積未満の面積を有し、ソース電極３２の周縁から間隔を空けてソース電極３２の内方部の上に配置されている。ソース端子電極６０は、この形態では、ソース電極３２の本体電極部３３の上に配置され、ソース電極３２の引き出し電極部３４Ａ、３４Ｂの上には配置されていない。これにより、ゲート端子電極５０およびソース端子電極６０の間の対向面積が削減されている。
　ソース端子電極６０は、ソース端子面６１およびソース端子側壁６２を有している。ソース端子面６１は、第１主面３に沿って平坦に延びている。ソース端子面６１は、研削痕を有する研削面からなっていてもよい。ソース端子側壁６２は、この形態では、アッパー絶縁膜３８（具体的には有機絶縁膜４３）の上に位置している。
　つまり、ソース端子電極６０は、無機絶縁膜４２および有機絶縁膜４３に接する部分を含む。ソース端子側壁６２は、法線方向Ｚに略鉛直に延びている。「略鉛直」は、湾曲（蛇行）しながら積層方向に延びている形態も含む。ソース端子側壁６２は、アッパー絶縁膜３８を挟んでソース電極３２に対向する部分を含む。ソース端子側壁６２は、研削痕を有さない平滑面からなることが好ましい。
　ソース端子電極６０は、この形態では、ソース端子側壁６２の下端部において外方に向けて突出した第２突出部６３を有している。第２突出部６３は、ソース端子側壁６２の中間部よりもアッパー絶縁膜３８（有機絶縁膜４３）側の領域に形成されている。第２突出部６３は、断面視においてアッパー絶縁膜３８の外面に沿って延び、ソース端子側壁６２から先端部に向けて厚さが徐々に小さくなる先細り形状に形成されている。これにより、第２突出部６３は、鋭角を成す尖鋭形状の先端部を有している。むろん、第２突出部６３を有さないソース端子電極６０が形成されてもよい。
　ソース端子電極６０は、ソース電極３２の厚さを超える厚さを有していることが好ましい。ソース端子電極６０の厚さは、ソース電極３２およびソース端子面６１の間の距離によって定義される。ソース端子電極６０の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。ソース端子電極６０の厚さは、この形態では、チップ２の厚さを超えている。
　むろん、ソース端子電極６０の厚さは、チップ２の厚さ未満であってもよい。ソース端子電極６０の厚さは、１０μｍ以上３００μｍ以下であってもよい。ソース端子電極６０の厚さは、３０μｍ以上であることが好ましい。ソース端子電極６０の厚さは、８０μｍ以上２００μｍ以下であることが特に好ましい。ソース端子電極６０の厚さは、ゲート端子電極５０の厚さとほぼ等しい。
　ソース端子電極６０の平面積は、第１主面３の平面積に応じて調整される。ソース端子電極６０の平面積は、ソース端子面６１の平面積によって定義される。ソース端子電極６０の平面積は、ゲート端子電極５０の平面積を超えていることが好ましい。ソース端子電極６０の平面積は、第１主面３の５０％以上であることが好ましい。ソース端子電極６０の平面積は、第１主面３の７５％以上であることが特に好ましい。
　第１主面３が１ｍｍ角以上の平面積を有している場合、ソース端子電極６０の平面積は０．８ｍｍ角以上であることが好ましい。この場合、ソース端子電極６０の平面積は、１ｍｍ角以上であることが特に好ましい。ソース端子電極６０は、１ｍｍ×１．４ｍｍ以上の平面積を有する多角形状に形成されていてもよい。ソース端子電極６０は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。むろん、ソース端子電極６０は、平面視において四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。
　ソース端子電極６０は、この形態では、ソース電極３２側からこの順に積層された第１ソース導体膜６７および第２ソース導体膜６８を含む積層構造を有している。第１ソース導体膜６７は、Ｔｉ系金属膜を含んでいてもよい。第１ソース導体膜６７は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。第１ソース導体膜６７は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。第１ソース導体膜６７は、第１ゲート導体膜５５と同一の導電材料からなることが好ましい。
　第１ソース導体膜６７は、ソース電極３２の厚さ未満の厚さを有している。第１ソース導体膜６７は、ソース開口４０内においてソース電極３２を膜状に被覆し、アッパー絶縁膜３８の上に膜状に引き出されている。第１ソース導体膜６７は、第２突出部６３の一部を形成している。第１ソース導体膜６７の厚さは、第１ゲート導体膜５５の厚さとほぼ等しい。第１ソース導体膜６７は、必ずしも形成されている必要はなく、取り除かれてもよい。
　第２ソース導体膜６８は、ソース端子電極６０の本体を形成している。第２ソース導体膜６８は、Ｃｕ系金属膜を含んでいてもよい。Ｃｕ系金属膜は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）またはＣｕ合金膜であってもよい。第２ソース導体膜６８は、この形態では、純Ｃｕめっき膜を含む。第２ソース導体膜６８は、第２ゲート導体膜５６と同一の導電材料からなることが好ましい。
　第２ソース導体膜６８は、ソース電極３２の厚さを超える厚さを有していることが好ましい。第２ソース導体膜６８の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。第２ソース導体膜６８の厚さは、この形態では、チップ２の厚さを超えている。第２ソース導体膜６８の厚さは、第２ゲート導体膜５６の厚さとほぼ等しい。
　第２ソース導体膜６８は、ソース開口４０内において第１ソース導体膜６７を挟んでソース電極３２を被覆し、第１ソース導体膜６７を挟んでアッパー絶縁膜３８の上に膜状に引き出されている。第２ソース導体膜６８は、第２突出部６３の一部を形成している。つまり、第２突出部６３は、第１ソース導体膜６７および第２ソース導体膜６８を含む積層構造を有している。第２ソース導体膜６８は、第２突出部６３内において第１ソース導体膜６７の厚さを超える厚さを有していることが好ましい。
　半導体装置１Ａは、第１主面３を被覆する封止絶縁体７１（a sealing insulator）を含む。封止絶縁体７１は、第１主面３の上においてゲート端子電極５０の一部およびソース端子電極６０の一部を露出させるようにゲート端子電極５０の周囲およびソース端子電極６０の周囲を被覆している。封止絶縁体７１は、具体的には、ゲート端子電極５０およびソース端子電極６０を露出させるように活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。
　封止絶縁体７１は、ゲート端子面５１およびソース端子面６１を露出させ、ゲート端子側壁５２およびソース端子側壁６２を被覆している。封止絶縁体７１は、この形態では、ゲート端子電極５０の第１突出部５３を被覆し、第１突出部５３を挟んでアッパー絶縁膜３８に対向している。封止絶縁体７１は、ゲート端子電極５０の抜け落ちを抑制する。また、封止絶縁体７１は、ソース端子電極６０の第２突出部６３を被覆し、第２突出部６３を挟んでアッパー絶縁膜３８に対向している。封止絶縁体７１は、ソース端子電極６０の抜け落ちを抑制する。
　封止絶縁体７１は、外側面９の周縁部においてダイシングストリート４１を被覆している。封止絶縁体７１は、この形態では、ダイシングストリート４１において層間絶縁膜２７を直接被覆している。むろん、ダイシングストリート４１からチップ２（外側面９）や主面絶縁膜２５が露出している場合、封止絶縁体７１は、ダイシングストリート４１においてチップ２や主面絶縁膜２５を直接被覆していてもよい。
　封止絶縁体７１は、絶縁主面７２および絶縁側壁７３を有している。絶縁主面７２は、第１主面３に沿って平坦に延びている。絶縁主面７２は、ゲート端子面５１およびソース端子面６１と１つの平坦面を形成している。絶縁主面７２は、研削痕を有する研削面からなっていてもよい。この場合、絶縁主面７２は、ゲート端子面５１およびソース端子面６１と１つの研削面を形成していることが好ましい。
　絶縁側壁７３は、絶縁主面７２の周縁からチップ２に向かって延び、第１～第４側面５Ａ～５Ｄと１つの平坦面を形成している。絶縁側壁７３は、絶縁主面７２に対してほぼ直角に形成されている。絶縁側壁７３が絶縁主面７２との間で成す角度は、８８°以上９２°以下であってもよい。絶縁側壁７３は、研削痕を有する研削面からなっていてもよい。絶縁側壁７３は、第１～第４側面５Ａ～５Ｄと１つの研削面を形成していてもよい。
　封止絶縁体７１は、ゲート電極３０の厚さおよびソース電極３２の厚さを超える厚さを有していることが好ましい。封止絶縁体７１の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。封止絶縁体７１の厚さは、この形態では、チップ２の厚さを超えている。むろん、封止絶縁体７１の厚さは、チップ２の厚さ未満であってもよい。封止絶縁体７１の厚さは、１０μｍ以上３００μｍ以下であってもよい。封止絶縁体７１の厚さは、３０μｍ以上であることが好ましい。封止絶縁体７１の厚さは、８０μｍ以上２００μｍ以下であることが特に好ましい。封止絶縁体７１の厚さは、ゲート端子電極５０の厚さおよびソース端子電極６０の厚さとほぼ等しい。
　封止絶縁体７１は、マトリクス樹脂、複数のフィラーおよび複数の可撓化粒子（可撓化剤）を含む。封止絶縁体７１は、マトリクス樹脂、複数のフィラーおよび複数の可撓化粒子によって機械的強度が調節されるように構成されている。封止絶縁体７１は、マトリクス樹脂を含んでいればよく、フィラーおよび可撓化粒子の有無は任意である。
　封止絶縁体７１は、カーボンブラック等のマトリクス樹脂を着色する色材を含んでいてもよい。マトリクス樹脂は、熱硬化性樹脂からなることが好ましい。マトリクス樹脂は、熱硬化性樹脂の一例としてのエポキシ樹脂、フェノール樹脂およびポリイミド樹脂のうちの少なくとも１つを含んでいてもよい。マトリクス樹脂は、この形態では、エポキシ樹脂を含む。
　複数のフィラーは、絶縁体からなる球体物および絶縁体からなる不定形物のうちのいずれか一方または双方によって構成され、マトリクス樹脂に添加されている。不定形物は、粒状、欠片状、破砕片状等の球体以外のランダム形状を有している。不定形物は、角張りを有していてもよい。複数のフィラーは、この形態では、フィラーアタックによるダメージを抑制する観点から、球体物によってそれぞれ構成されている。
　複数のフィラーは、セラミック、酸化物および窒化物のうちの少なくとも１つを含んでいてもよい。複数のフィラーは、この形態では、酸化シリコン粒子（シリカ粒子）からそれぞれなる。複数のフィラーは、１ｎｍ以上１００μｍ以下の粒径をそれぞれ有していてもよい。複数のフィラーの粒径は、５０μｍ以下であることが好ましい。
　封止絶縁体７１は、粒径（particle sizes）の異なる複数のフィラーを含むことが好ましい。複数のフィラーは、複数の小径フィラー、複数の中径フィラー、および、複数の大径フィラーを含んでいてもよい。複数のフィラーは、小径フィラー、中径フィラーおよび大径フィラーの順となる含有率（密度）でマトリクス樹脂に添加されていることが好ましい。
　小径フィラーは、ソース電極３２の厚さ（ゲート電極３０の厚さ）未満の厚さを有していてもよい。小径フィラーの粒径は、１ｎｍ以上１μｍ以下であってもよい。中径フィラーは、ソース電極３２の厚さを超えてアッパー絶縁膜３８の厚さ以下の厚さを有していてもよい。中径フィラーの粒径は、１μｍ以上２０μｍ以下であってもよい。
　大径フィラーは、アッパー絶縁膜３８の厚さを超える厚さを有していてもよい。複数のフィラーは、第１半導体領域６（エピタキシャル層）の厚さ、第２半導体領域７（基板）の厚さおよびチップ２の厚さのいずれかを超える少なくとも１つの大径フィラーを含んでいてもよい。大径フィラーの粒径は、２０μｍ以上１００μｍ以下であってもよい。大径フィラーの粒径は、５０μｍ以下であることが好ましい。
　複数のフィラーの平均粒径は、１μｍ以上１０μｍ以下であってもよい。複数のフィラーの平均粒径は、４μｍ以上８μｍ以下であることが好ましい。むろん、複数のフィラーは、小径フィラー、中径フィラーおよび大径フィラーの全てを同時に含む必要はなく、小径フィラーおよび中径フィラーのいずれか一方または双方によって構成されていてもよい。たとえば、この場合、複数のフィラー（中径フィラー）の最大粒径は、１０μｍ以下であってもよい。
　封止絶縁体７１は、絶縁主面７２の表層部および絶縁側壁７３の表層部において破断された粒形（particle shapes）を有する複数のフィラー欠片（a plurality of filler fragments）を含んでいてもよい。複数のフィラー欠片は、小径フィラーの一部、中径フィラーの一部および大径フィラーの一部のうちのいずれかによってそれぞれ形成されていてもよい。
　絶縁主面７２側に位置する複数のフィラー欠片は、絶縁主面７２に面するように絶縁主面７２に沿って形成された破断部を有している。絶縁側壁７３側に位置する複数のフィラー欠片は、絶縁側壁７３に面するように絶縁側壁７３に沿って形成された破断部を有している。複数のフィラー欠片の破断部は、絶縁主面７２および絶縁側壁７３から露出していてもよいし、マトリクス樹脂によって部分的にまたは全体的に被覆されてもよい。複数のフィラー欠片は、絶縁主面７２および絶縁側壁７３の表層部に位置するため、チップ２側の構造物に影響しない。
　複数の可撓化粒子は、マトリクス樹脂に添加されている。複数の可撓化粒子は、シリコン系可撓化粒子、アクリル系可撓化粒子およびブタジエン系可撓化粒子のうちの少なくとも１種を含んでいてもよい。封止絶縁体７１は、シリコン系可撓化粒子を含むことが好ましい。複数の可撓化粒子は、複数のフィラーの平均粒径未満の平均粒径を有していることが好ましい。複数の可撓化粒子の平均粒径は、１ｎｍ以上１μｍ以下であることが好ましい。複数の可撓化粒子の最大粒径は、１μｍ以下であることが好ましい。
　複数の可撓化粒子は、この形態では、単位断面積当たりに占める総断面積の割合が０．１％以上１０％以下となるようにマトリクス樹脂に添加されている。換言すると、複数の可撓化粒子は、０．１重量％以上１０重量％以下の範囲の含有率でマトリクス樹脂に添加されている。複数の可撓化粒子の平均粒径や含有率は、製造時および／または製造後に封止絶縁体７１に付与すべき弾性率に応じて適宜調節される。たとえば、サブミクロンオーダ（＝１μｍ以下）の平均粒径を有する複数の可撓化粒子によれば、封止絶縁体７１の低弾性率や低硬化収縮率に寄与させることができる。
　半導体装置１Ａは、封止絶縁体７１の上においてソース端子電極６０から間隔を空けてゲート端子電極５０を被覆するゲート端子膜７４を含む。ゲート端子膜７４は、ゲート端子電極５０に電気的に接続されている。ゲート端子膜７４は、平面視において絶縁主面７２の周縁（絶縁側壁７３）から間隔を空けて絶縁主面７２の内方部に配置されている。
　ゲート端子膜７４は、ゲート電極３０およびソース電極３２とは異なるレイヤに配置されるため、ゲート電極３０のレイアウトおよびソース電極３２のレイアウトに起因するデザインルールの制限を殆ど受けない。したがって、ゲート端子膜７４は、ゲート端子電極５０に電気的に接続される限り、任意の平面形状を有することができると同時に、任意の箇所に配置されることができる。
　ゲート端子膜７４は、この形態では、平面視において第３側面５Ｃの中央部に近接する領域に配置されている。ゲート端子膜７４は、平面視において少なくとも活性面８に重なるように配置されている。ゲート端子膜７４は、平面視において活性面８および外側面９に重なるように配置されていてもよい。ゲート端子膜７４は、平面視においてアッパー絶縁膜３８に重なる部分を有していてもよい。
　ゲート端子膜７４は、ゲート端子電極５０のゲート端子面５１を直接被覆する部分を有している。ゲート端子膜７４は、この形態では、ゲート端子面５１の上から絶縁主面７２の上に引き出されたオーバラップ部を有している。ゲート端子膜７４のオーバラップ部は、ゲート端子電極５０のゲート端子側壁５２から離間した位置に縁部を有していてもよい。ゲート端子膜７４のオーバラップ部は、ゲート端子側壁５２の上端を起点に円弧状に張り出していてもよい。
　ゲート端子膜７４は、ゲート端子電極５０の厚さ未満の厚さを有している。ゲート端子膜７４の厚さは、ゲート端子電極５０の１／４以下であることが好ましい。ゲート端子膜７４の厚さは、ゲート端子電極５０の１／１０以下であることが特に好ましい。ゲート端子膜７４の厚さは、アッパー絶縁膜３８の厚さ未満であることが好ましい。ゲート端子膜７４の厚さは、ゲート電極３０の厚さ未満であってもよい。ゲート端子膜７４の厚さは、膜種に応じて種々の値を採る。ゲート端子膜７４の厚さは、１０ｎｍ以上１５μｍ以下であってもよい。
　ゲート端子膜７４は、ゲート端子電極５０の平面積を超える平面積を有している。ゲート端子膜７４の平面積は、ゲート電極３０の平面積を超えていることが好ましい。第１主面３が１ｍｍ角以上の平面積を有する場合、ゲート端子膜７４の平面積は０．４ｍｍ角以上であってもよい。ゲート端子膜７４は、０．４ｍｍ×０．７ｍｍ以上の平面積を有する多角形状（たとえば長方形状）に形成されていてもよい。ゲート端子膜７４は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。むろん、ゲート端子膜７４は、平面視において四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。
　半導体装置１Ａは、封止絶縁体７１の上においてゲート端子電極５０（ゲート端子膜７４）から間隔を空けてソース端子電極６０を被覆するソース端子膜７５を含む。ソース端子膜７５は、ソース端子電極６０に電気的に接続されている。ソース端子膜７５は、平面視において絶縁主面７２の周縁（絶縁側壁７３）から間隔を空けて絶縁主面７２の内方部に配置されている。
　ソース端子膜７５は、ゲート電極３０およびソース電極３２とは異なるレイヤに配置されるため、ゲート電極３０のレイアウトおよびソース電極３２のレイアウトに起因するデザインルールの制限を殆ど受けない。したがって、ソース端子膜７５は、ソース端子電極６０に電気的に接続される限り、任意の平面形状を有することができると同時に、任意の箇所に配置されることができる。
　ソース端子膜７５は、平面視において少なくとも活性面８に重なるように配置されている。ソース端子膜７５は、平面視において活性面８および外側面９に重なるように配置されていてもよい。ソース端子膜７５は、平面視においてアッパー絶縁膜３８に重なる部分を有していてもよい。ソース端子膜７５は、この形態では、平面視においてソース電極３２の引き出し電極部３４Ａ、３４Ｂに重ならないようにソース電極３２の本体電極部３３に重なる位置に配置されている。
　これにより、ゲート端子膜７４およびソース端子膜７５の間の対向面積が削減されている。このような構造は、半田や金属ペースト等の導電接着剤がゲート端子膜７４およびソース端子膜７５に付着される場合において、ゲート端子膜７４およびソース端子膜７５の間の短絡リスクを低減する上で有効である。むろん、導体板や導線（たとえばボンディングワイヤ）等の導電接合部材がゲート端子膜７４およびソース端子膜７５に接続されてもよい。この場合、ゲート端子膜７４側の導電接合部材およびソース端子膜７５側の導電接合部材の間の短絡リスクを低減できる。
　ソース端子膜７５は、ソース端子電極６０のソース端子面６１を直接被覆する部分を有している。ソース端子膜７５は、この形態では、ソース端子面６１の上から絶縁主面７２の上に引き出されたオーバラップ部を有している。ソース端子膜７５のオーバラップ部は、ソース端子電極６０のソース端子側壁６２から離間した位置に縁部を有していてもよい。また、ソース端子膜７５のオーバラップ部は、ソース端子側壁６２の上端を起点に円弧状に張り出していてもよい。
　ソース端子膜７５は、ソース端子電極６０の厚さ未満の厚さを有している。ソース端子膜７５の厚さは、ソース端子電極６０の１／４以下であることが好ましい。ソース端子膜７５の厚さは、ソース端子電極６０の１／１０以下であることが特に好ましい。ソース端子膜７５の厚さは、アッパー絶縁膜３８の厚さ未満であることが好ましい。ソース端子膜７５の厚さは、ソース電極３２の厚さ未満であってもよい。ソース端子膜７５の厚さは、膜種に応じて種々の値を採る。ソース端子膜７５の厚さは、１０ｎｍ以上１５μｍ以下であってもよい。ソース端子膜７５の厚さは、ゲート端子膜７４の厚さとほぼ等しい。
　ソース端子膜７５の平面積は、ゲート端子膜７４の平面積を超えている。ソース端子膜７５は、ソース端子電極６０の平面積を超える平面積を有している。ソース端子膜７５は、ソース電極３２の平面積を超える平面積を有していることが好ましい。第１主面３が１ｍｍ角以上の平面積を有する場合、ソース端子膜７５の平面積は０．８ｍｍ角以上であってもよい。この場合、ソース端子膜７５の平面積は、１ｍｍ角以上であることが特に好ましい。
　ソース端子膜７５は、１ｍｍ×１．４ｍｍ以上の平面積を有する多角形状に形成されていてもよい。ソース端子膜７５は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。むろん、ソース端子膜７５は、平面視において四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。
　ゲート端子膜７４およびソース端子膜７５は、Ａｇ（銀）系金属膜、Ａｌ（アルミニウム）系金属膜、Ｃｕ（銅）系金属膜、Ｎｉ（ニッケル）系金属膜、Ｐｄ（パラジウム）系金属膜およびＡｕ（金）系金属膜のうちの少なくとも１つを含む単層構造または積層構造をそれぞれ有していてもよい。
　Ａｇ系金属膜は、純Ａｇ膜（純度が９９％以上のＡｇ膜）またはＡｇ合金膜であってもよい。Ａｌ系金属膜は、純Ａｌ膜（純度が９９％以上のＡｌ膜）またはＡｌ合金膜であってもよい。Ｃｕ系金属膜は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）またはＣｕ合金膜であってもよい。Ｎｉ系金属膜は、純Ｎｉ膜（純度が９９％以上のＮｉ膜）またはＮｉ合金膜であってもよい。Ｐｄ系金属膜は、純Ｐｄ膜（純度が９９％以上のＰｄ膜）またはＰｄ合金膜であってもよい。Ａｕ系金属膜は、純Ａｕ膜（純度が９９％以上のＡｕ膜）またはＡｕ合金膜であってもよい。
　Ａｇ系金属膜、Ａｌ系金属膜、Ｃｕ系金属膜およびＮｉ系金属膜は、０．１μｍ以上１５μｍ以下の厚さをそれぞれ有していてもよい。Ａｇ系金属膜、Ａｌ系金属膜、Ｃｕ系金属膜およびＮｉ系金属膜は、１０μｍ以下の厚さをそれぞれ有していることが好ましい。Ｐｄ系金属膜およびＡｕ系金属膜は、１ｎｍ以上１μｍ以下の厚さをそれぞれ有していてもよい。Ｐｄ系金属膜およびＡｕ系金属膜は、０．５μｍ以下の厚さをそれぞれ有していることが好ましい。Ａｕ系金属膜は、０．１μｍ以下の厚さを有していることが特に好ましい。
　以下、図８Ａ～図８Ｇを参照して、ゲート端子膜７４およびソース端子膜７５の構成例（膜種例）が示される。図８Ａ～図８Ｇは、第１～第７形態例に係るゲート端子膜７４およびソース端子膜７５を示す部分断面図である。ゲート端子膜７４はソース端子膜７５と同様の構成を有しているため、以下では、ソース端子膜７５（ゲート端子膜７４）と表記され、ソース端子膜７５の構成が説明される。
　図８Ａを参照して、第１形態例に係るソース端子膜７５（ゲート端子膜７４）は、Ａｇ系金属膜からなる単層構造を有している。Ａｇ系金属膜は、絶縁主面７２に接するオーバラップ部を有していてもよい。むろん、Ａｇ系金属膜は、絶縁主面７２に接しないようにソース端子電極６０（ゲート端子電極５０）の上のみに形成されていてもよい。
　図８Ｂを参照して、第２形態例に係るソース端子膜７５は、Ａｌ系金属膜からなる単層構造を有している。Ａｌ系金属膜は、絶縁主面７２に接するオーバラップ部を有していてもよい。むろん、Ａｌ系金属膜は、絶縁主面７２に接しないようにソース端子電極６０（ゲート端子電極５０）の上のみに形成されていてもよい。
　図８Ｃを参照して、第３形態例に係るソース端子膜７５は、Ｃｕ系金属膜からなる単層構造を有している。Ｃｕ系金属膜は、絶縁主面７２に接するオーバラップ部を有していてもよい。むろん、Ｃｕ系金属膜は、絶縁主面７２に接しないようにソース端子電極６０（ゲート端子電極５０）の上のみに形成されていてもよい。
　図８Ｄを参照して、第４形態例に係るソース端子膜７５（ゲート端子膜７４）は、ソース端子電極６０（ゲート端子電極５０）側からこの順に積層されたＡｌ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜を含む積層構造を有している。Ａｌ系金属膜は、ソース端子電極６０（ゲート端子電極５０）を膜状に被覆している。Ｎｉ系金属膜は、Ａｌ系金属膜を膜状に被覆している。Ｐｄ系金属膜は、Ｎｉ系金属膜を膜状に被覆している。Ａｕ系金属膜は、Ｐｄ系金属膜を膜状に被覆している。
　Ａｌ系金属膜は、絶縁主面７２に接する部分を有し、オーバラップ部の一部を形成していてもよい。むろん、Ａｌ系金属膜は、絶縁主面７２に接しないようにソース端子電極６０（ゲート端子電極５０）の上のみに形成されていてもよい。Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜の少なくとも１つは、絶縁主面７２に接する部分を有し、オーバラップ部の一部を形成していてもよい。むろん、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜の少なくとも１つは、絶縁主面７２に接しないようにＡｌ系金属膜の上のみに形成されていてもよい。第４形態例に係るソース端子膜７５（ゲート端子膜７４）は、Ａｌ系金属膜に代えてＡｇ系金属膜またはＣｕ系金属膜を含んでいてもよい。
　図８Ｅを参照して、第５形態例に係るソース端子膜７５（ゲート端子膜７４）は、封止絶縁体７１側からこの順に積層されたＡｌ系金属膜、Ｎｉ系金属膜およびＡｕ系金属膜を含む積層構造を有している。Ａｌ系金属膜は、ソース端子電極６０（ゲート端子電極５０）を膜状に被覆している。Ｎｉ系金属膜は、Ａｌ系金属膜を膜状に被覆している。Ａｕ系金属膜は、Ｎｉ系金属膜を膜状に被覆している。
　Ａｌ系金属膜は、絶縁主面７２に接する部分を有し、オーバラップ部の一部を形成していてもよい。むろん、Ａｌ系金属膜は、絶縁主面７２に接しないようにソース端子電極６０（ゲート端子電極５０）の上のみに形成されていてもよい。Ｎｉ系金属膜およびＡｕ系金属膜の少なくとも１つは、絶縁主面７２に接する部分を有し、オーバラップ部の一部を形成していてもよい。むろん、Ｎｉ系金属膜およびＡｕ系金属膜の少なくとも１つは、絶縁主面７２に接しないようにＡｌ系金属膜の上のみに形成されていてもよい。第５形態例に係るソース端子膜７５（ゲート端子膜７４）は、Ａｌ系金属膜に代えてＡｇ系金属膜またはＣｕ系金属膜を含んでいてもよい。
　図８Ｆを参照して、第６形態例に係るソース端子膜７５（ゲート端子膜７４）は、封止絶縁体７１側からこの順に積層されたＮｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜を含む積層構造を有している。Ｎｉ系金属膜は、ソース端子電極６０（ゲート端子電極５０）を膜状に被覆している。Ｐｄ系金属膜は、Ｎｉ系金属膜を膜状に被覆している。Ａｕ系金属膜は、Ｐｄ系金属膜を膜状に被覆している。
　Ｎｉ系金属膜は、絶縁主面７２に接する部分を有し、オーバラップ部の一部を形成していてもよい。むろん、Ｎｉ系金属膜は、絶縁主面７２に接しないようにソース端子電極６０（ゲート端子電極５０）の上のみに形成されていてもよい。Ｐｄ系金属膜およびＡｕ系金属膜の少なくとも１つは、絶縁主面７２に接する部分を有し、オーバラップ部の一部を形成していてもよい。むろん、Ｐｄ系金属膜およびＡｕ系金属膜の少なくとも１つは、絶縁主面７２に接しないようにＮｉ系金属膜の上のみに形成されていてもよい。
　図８Ｇを参照して、第７形態例に係るソース端子膜７５（ゲート端子膜７４）は、封止絶縁体７１側からこの順に積層されたＮｉ系金属膜およびＡｕ系金属膜を含む積層構造を有している。Ｎｉ系金属膜は、ソース端子電極６０（ゲート端子電極５０）を膜状に被覆している。Ａｕ系金属膜は、Ｎｉ系金属膜を膜状に被覆している。
　Ｎｉ系金属膜は、絶縁主面７２に接する部分を有し、オーバラップ部の一部を形成していてもよい。むろん、Ｎｉ系金属膜は、絶縁主面７２に接しないようにソース端子電極６０（ゲート端子電極５０）の上のみに形成されていてもよい。Ａｕ系金属膜は、絶縁主面７２に接する部分を有し、オーバラップ部の一部を形成していてもよい。むろん、Ａｕ系金属膜は、絶縁主面７２に接しないようにＮｉ系金属膜の上のみに形成されていてもよい。
　図８Ａ～図８Ｇに示されたソース端子膜７５（ゲート端子膜７４）の構成は一例であり、ソース端子膜７５（ゲート端子膜７４）の構成は図８Ａ～図８Ｇに示された構成に制限されない。ソース端子膜７５（ゲート端子膜７４）の膜種は、ソース端子電極６０（ゲート端子電極５０）に接続されるべき半田、金属ペースト、ボンディングワイヤ等の材質に応じて適宜調節される。
　たとえば、ソース端子膜７５（ゲート端子膜７４）にＡｇ焼結ペーストが接合される場合、ソース端子膜７５（ゲート端子膜７４）は少なくともＡｇ焼結ペーストに対して高い親和性を有するＡｇ系金属膜（図８Ａ参照）を含むことが好ましい。Ａｇ焼結ペーストは、たとえば、ナノサイズまたはマイクロサイズのＡｇ粒子が有機溶剤に添加されたペーストからなる。
　たとえば、ソース端子膜７５（ゲート端子膜７４）にボンディングワイヤ等の導線が接合される場合、ソース端子膜７５（ゲート端子膜７４）は、Ａｌ系金属膜、Ｃｕ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜のうちの少なくとも１つを含む単層構造または積層構造を有していることが好ましい（図８Ｂ～図８Ｇ参照）。
　たとえば、ボンディングワイヤがＡｌワイヤからなる場合、ソース端子膜７５（ゲート端子膜７４）は少なくともＡｌ系金属膜を含むことが好ましい。また、ボンディングワイヤがＣｕワイヤからなる場合、ソース端子膜７５（ゲート端子膜７４）は少なくともＣｕ系金属膜を含むことが好ましい。また、ボンディングワイヤがＡｕワイヤからなる場合、ソース端子膜７５（ゲート端子膜７４）は少なくともＡｕ系金属膜を含むことが好ましい。
　Ｎｉ系金属膜およびＡｕ系金属膜を含む積層構造（図８Ｄ～図８Ｇ参照）を有するソース端子膜７５（ゲート端子膜７４）は、種々の材質からなるボンディングワイヤに適用されることができる。また、Ｎｉ系金属膜およびＡｕ系金属膜を含む積層構造（図８Ｄ～図８Ｇ参照）を有するソース端子膜７５（ゲート端子膜７４）は、半田やＡｇ焼結ペーストに適用されることができる。したがって、ソース端子膜７５（ゲート端子膜７４）は、汎用性の高さの観点から、Ｎｉ系金属膜およびＡｕ系金属膜を含む積層構造（図８Ｄ～図８Ｇ参照）を有していることが好ましい。
　図２を再度参照して、半導体装置１Ａは、第２主面４を被覆するドレイン電極７７（第２主面電極）を含む。ドレイン電極７７は、第２主面４に電気的に接続されている。ドレイン電極７７は、第２主面４から露出した第２半導体領域７とオーミック接触を形成している。ドレイン電極７７は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。
　ドレイン電極７７は、チップ２の周縁から内方に間隔を空けて第２主面４を被覆していてもよい。ドレイン電極７７は、ソース端子膜７５との間に５００Ｖ以上３０００Ｖ以下のドレインソース電圧が印加されるように構成される。つまり、チップ２は、第１主面３および第２主面４の間に５００Ｖ以上３０００Ｖ以下の電圧が印加されるように形成されている。
　以上、半導体装置１Ａは、チップ２、ゲート電極３０（主面電極）、ゲート端子電極５０、封止絶縁体７１およびゲート端子膜７４を含む。チップ２は、第１主面３を有している。ゲート電極３０は、第１主面３の上に配置されている。ゲート端子電極５０は、ゲート電極３０の上に配置されている。封止絶縁体７１は、ゲート端子電極５０の一部を露出させるように第１主面３の上でゲート端子電極５０の周囲を被覆している。ゲート端子膜７４は、ゲート端子電極５０を被覆している。
　別視点において、半導体装置１Ａは、チップ２、ソース電極３２（主面電極）、ソース端子電極６０、封止絶縁体７１およびソース端子膜７５を含む。チップ２は、第１主面３を有している。ソース電極３２は、第１主面３の上に配置されている。ソース端子電極６０は、ソース電極３２の上に配置されている。封止絶縁体７１は、ソース端子電極６０の一部を露出させるように第１主面３の上でソース端子電極６０の周囲を被覆している。ソース端子膜７５は、ソース端子電極６０を被覆している。
　これらの構造によれば、ゲート端子膜７４（ソース端子膜７５）によってゲート端子電極５０（ソース端子電極６０）に対する半田、金属ペースト、ボンディングワイヤ等の接続強度を向上できる。また、ゲート端子膜７４（ソース端子膜７５）によれば、半田、金属ペースト、ボンディングワイヤ等の接続時の衝撃を緩和できる。また、これらの構造によれば、封止絶縁体７１によって外力や湿気（水分）から封止対象物を保護できる。つまり、外力に起因するダメージ（剥離を含む）や湿気に起因する劣化（腐蝕を含む）から封止対象物を保護できる。これにより、形状不良や電気的特性の変動を抑制できる。よって、信頼性を向上できる半導体装置１Ａを提供できる。
　半導体装置１Ａは、ゲート電極３０（ソース電極３２）を部分的に被覆するアッパー絶縁膜３８を含むことが好ましい。この構造によれば、アッパー絶縁膜３８によって外力や湿気から被覆対象物を保護できる。つまり、この構造によれば、アッパー絶縁膜３８および封止絶縁体７１の双方によって封止対象物を保護できる。
　このような構造において、封止絶縁体７１は、アッパー絶縁膜３８を直接被覆する部分を有していることが好ましい。封止絶縁体７１は、アッパー絶縁膜３８を挟んでゲート電極３０（ソース電極３２）を被覆する部分を有していることが好ましい。ゲート端子電極５０（ソース端子電極６０）は、アッパー絶縁膜３８を直接被覆する部分を有していることが好ましい。アッパー絶縁膜３８は、無機絶縁膜４２および有機絶縁膜４３のいずれか一方または双方を含むことが好ましい。有機絶縁膜４３は、感光性樹脂膜からなることが好ましい。
　アッパー絶縁膜３８は、ゲート電極３０（ソース電極３２）よりも厚いことが好ましい。アッパー絶縁膜３８は、チップ２よりも薄いことが好ましい。封止絶縁体７１は、ゲート電極３０（ソース電極３２）よりも厚いことが好ましい。封止絶縁体７１は、アッパー絶縁膜３８よりも厚いことが好ましい。封止絶縁体７１は、チップ２よりも厚いことが特に好ましい。
　封止絶縁体７１は、熱硬化性樹脂（マトリクス樹脂）を含むことが好ましい。封止絶縁体７１は、熱硬化性樹脂に添加された複数のフィラーを含むことが好ましい。この構造によれば、封止絶縁体７１の強度を複数のフィラーによって調節できる。封止絶縁体７１は、熱硬化性樹脂に添加された複数の可撓化粒子（可撓化剤）を含むことが好ましい。この構造によれば、複数の可撓化粒子によって封止絶縁体７１の弾性率を調節できる。
　封止絶縁体７１は、ゲート端子電極５０（ソース端子電極６０）のゲート端子面５１（ソース端子面６１）を露出させ、ゲート端子側壁５２（ソース端子側壁６２）を被覆していることが好ましい。つまり、封止絶縁体７１は、ゲート端子側壁５２（ソース端子側壁６２）側からゲート端子電極５０（ソース端子電極６０）を保護していることが好ましい。
　この場合、封止絶縁体７１は、ゲート端子面５１（ソース端子面６１）と１つの平坦面を形成する絶縁主面７２を有していることが好ましい。封止絶縁体７１は、チップ２の第１～第４側面５Ａ～５Ｄ（側面）と１つの平坦面を形成する絶縁側壁７３を有していることが好ましい。この構造によれば、封止絶縁体７１によって第１主面３側に位置する封止対象物を適切に保護できる。
　上記構成は、比較的大きい平面積および／または比較的小さい厚さを有するチップ２に対して、比較的大きい平面積および／または比較的大きい厚さを有するゲート端子電極５０（ソース端子電極６０）を適用する場合において有効である。比較的大きい平面積および／または比較的大きい厚さを有するゲート端子電極５０（ソース端子電極６０）は、チップ２側で生じた熱を吸収し、外部に放散させる上でも有効である。
　たとえば、ゲート端子電極５０（ソース端子電極６０）は、ゲート電極３０（ソース電極３２）よりも厚いことが好ましい。ゲート端子電極５０（ソース端子電極６０）は、アッパー絶縁膜３８よりも厚いことが好ましい。ゲート端子電極５０（ソース端子電極６０）は、チップ２よりも厚いことが特に好ましい。
　ゲート電極３０は、第１主面３の平面積に対して２５％以下の占有率となる平面積を有していてもよい。ソース電極３２は、第１主面３の平面積に対して５０％以上の占有率となる平面積を有していてもよい。ゲート端子電極５０は、第１主面３の平面積に対して２５％以下の占有率となる平面積を有していてもよい。ソース端子電極６０は、第１主面３の平面積に対して５０％以上の占有率となる平面積を有していてもよい。
　ゲート端子膜７４は、第１主面３の平面積に対して２５％以下の占有率となる平面積を有していてもよい。ソース端子膜７５は、第１主面３の平面積に対して５０％以上の占有率となる平面積を有していてもよい。ゲート端子電極５０（ソース端子電極６０）は、ゲート端子電極５０（ソース端子電極６０）よりも薄いことが好ましい。たとえば、ゲート端子膜７４（ソース端子膜７５）は、ゲート端子電極５０（ソース端子電極６０）の厚さの１／４以下であることが好ましい。
　たとえば、チップ２は、平面視において１ｍｍ角以上の面積を有する第１主面３を有していてもよい。チップ２は、断面視において１００μｍ以下の厚さを有していてもよい。チップ２は、断面視において５０μｍ以下の厚さを有していることが好ましい。チップ２は、半導体基板およびエピタキシャル層を含む積層構造を有していてもよい。この場合、エピタキシャル層は、半導体基板よりも厚いことが好ましい。
　上記構成において、チップ２は、ワイドバンドギャップ半導体の単結晶を含むことが好ましい。ワイドバンドギャップ半導体の単結晶は、電気的特性を向上させる上で有効である。また、ワイドバンドギャップ半導体の単結晶によれば、比較的高い硬度によってチップ２の変形を抑制しながら、チップ２の薄化およびチップ２の平面積の増加を達成できる。チップ２の薄化およびチップ２の平面積の拡張は、電気的特性を向上させる上でも有効である。
　封止絶縁体７１を有する構成は、チップ２の第２主面４を被覆するドレイン電極７７を含む構造においても有効である。ドレイン電極７７は、ソース電極３２との間でチップ２を介する電位差（たとえば５００Ｖ以上３０００Ｖ以下）を形成する。比較的薄いチップ２の場合、ソース電極３２およびドレイン電極７７の間の距離が短縮されるため、第１主面３の周縁およびソース電極３２の間の放電現象のリスクが高まる。この点、封止絶縁体７１を有する構造では、第１主面３の周縁およびソース電極３２の間の絶縁性を向上でき、放電現象を抑制できる。
　図９は、図１に示す半導体装置１Ａの製造時に使用されるウエハ構造８０を示す平面図である。図１０は、図９に示すデバイス領域８６を示す断面図である。図９および図１０を参照して、ウエハ構造８０は、円盤状に形成されたウエハ８１を含む。ウエハ８１は、チップ２のベースとなる。ウエハ８１は、一方側の第１ウエハ主面８２、他方側の第２ウエハ主面８３、ならびに、第１ウエハ主面８２および第２ウエハ主面８３を接続するウエハ側面８４を有している。
　ウエハ８１は、ウエハ側面８４においてＳｉＣ単結晶の結晶方位を示す目印８５を有している。目印８５は、この形態では、平面視において直線状に切り欠かれたオリエンテーションフラットを含む。オリエンテーションフラットは、この形態では、第２方向Ｙに延びている。オリエンテーションフラットは、必ずしも第２方向Ｙに延びている必要はなく、第１方向Ｘに延びていてもよい。
　むろん、目印８５は、第１方向Ｘに延びる第１オリエンテーションフラット、および、第２方向Ｙに延びる第１オリエンテーションフラットを含んでいてもよい。また、目印８５は、オリエンテーションフラットに代えて、ウエハ８１の中央部に向けて切り欠かれたオリエンテーションノッチを有していてもよい。オリエンテーションノッチは、平面視において三角形状や四角形状等の多角形状に切り欠かれた切欠部であってもよい。
　ウエハ８１は、平面視において５０ｍｍ以上３００ｍｍ以下（つまり２インチ以上１２インチ以下）の直径を有していてもよい。ウエハ構造８０の直径は、目印８５外においてウエハ構造８０の中心を通る弦の長さによって定義される。ウエハ構造８０は、１００μｍ以上１１００μｍ以下の厚さを有していてもよい。
　ウエハ構造８０は、ウエハ８１の内部において第１ウエハ主面８２側の領域に形成された第１半導体領域６、および、第２ウエハ主面８３側の領域に形成された第２半導体領域７を含む。第１半導体領域６はエピタキシャル層によって形成され、第２半導体領域７は半導体基板によって形成されている。つまり、第１半導体領域６は、エピタキシャル成長法によって、第２半導体領域７から半導体単結晶をエピタキシャル成長させることによって形成されている。第２半導体領域７は、第１半導体領域６の厚さを超える厚さを有していることが好ましい。
　ウエハ構造８０は、第１ウエハ主面８２に設けられた複数のデバイス領域８６および複数の切断予定ライン８７を含む。複数のデバイス領域８６は、半導体装置１Ａにそれぞれ対応する領域である。複数のデバイス領域８６は、平面視において四角形状にそれぞれ設定されている。複数のデバイス領域８６は、この形態では、平面視において第１方向Ｘおよび第２方向Ｙに沿って行列状に配列されている。
　複数の切断予定ライン８７は、チップ２の第１～第４側面５Ａ～５Ｄとなる箇所を定めるライン（帯状に延びる領域）である。複数の切断予定ライン８７は、複数のデバイス領域８６を区画するように第１方向Ｘおよび第２方向Ｙに沿って延びる格子状に設定されている。複数の切断予定ライン８７は、たとえば、ウエハ８１の内部および／または外部に設けられたアライメントマーク等によって定められていてもよい。
　ウエハ構造８０は、この形態では、複数のデバイス領域８６にそれぞれ形成されたメサ部１１、ＭＩＳＦＥＴ構造１２、アウターコンタクト領域１９、アウターウェル領域２０、フィールド領域２１、主面絶縁膜２５、サイドウォール構造２６、層間絶縁膜２７、ゲート電極３０、ソース電極３２、複数のゲート配線３６Ａ、３６Ｂ、ソース配線３７およびアッパー絶縁膜３８を含む。
　ウエハ構造８０は、複数のアッパー絶縁膜３８の間の領域に区画されたダイシングストリート４１を含む。つまり、ダイシングストリート４１は、切断予定ライン８７を露出させるように切断予定ライン８７を横切って複数のデバイス領域８６に跨っている。ダイシングストリート４１は、複数の切断予定ライン８７に沿って延びる格子状に形成されている。ダイシングストリート４１は、この形態では、層間絶縁膜２７を露出させている。むろん、第１ウエハ主面８２を露出させる層間絶縁膜２７が形成されている場合、ダイシングストリート４１は、第１ウエハ主面８２を露出させていてもよい。
　図１１Ａ～図１１Ｊは、図１に示す半導体装置１Ａの製造方法例を示す断面図である。図１１Ａ～図１１Ｊに示される各工程で形成される各構造の具体的な特徴の説明は、前述した通りであるので、省略または簡略化される。
　図１１Ａを参照して、ウエハ構造８０が用意される（図９および図１０参照）。次に、第１ゲート導体膜５５および第１ソース導体膜６７のベースとなる第１ベース導体膜８８がウエハ構造８０の上に形成される。第１ベース導体膜８８は、層間絶縁膜２７、ゲート電極３０、ソース電極３２、複数のゲート配線３６Ａ、３６Ｂ、ソース配線３７およびアッパー絶縁膜３８に沿って膜状に形成される。第１ベース導体膜８８は、Ｔｉ系金属膜を含む。第１ベース導体膜８８は、スパッタ法および／または蒸着法によって形成されてもよい。
　次に、第２ゲート導体膜５６および第２ソース導体膜６８のベースとなる第２ベース導体膜８９が第１ベース導体膜８８の上に形成される。第２ベース導体膜８９は、第１ベース導体膜８８を挟んで層間絶縁膜２７、ゲート電極３０、ソース電極３２、複数のゲート配線３６Ａ、３６Ｂ、ソース配線３７およびアッパー絶縁膜３８を膜状に被覆する。第２ベース導体膜８９は、Ｃｕ系金属膜を含む。第２ベース導体膜８９は、スパッタ法および／または蒸着法によって形成されてもよい。
　次に、図１１Ｂを参照して、所定パターンを有するレジストマスク９０が第２ベース導体膜８９の上に形成される。レジストマスク９０は、ゲート電極３０を露出させる第１開口９１、および、ソース電極３２を露出させる第２開口９２を含む。第１開口９１は、ゲート電極３０上の領域においてゲート端子電極５０を形成すべき領域を露出させている。第２開口９２は、ソース電極３２上の領域においてソース端子電極６０を形成すべき領域を露出させている。
　この工程は、第２ベース導体膜８９に対するレジストマスク９０の密着性を低下させる工程を含む。レジストマスク９０の密着性は、レジストマスク９０に対する露光条件や露光後のベーク条件（焼き締め温度や時間等）を調節することによって調整される。これにより、第１開口９１の下端部に第１突出部５３の成長起点が形成され、第２開口９２の下端部に第２突出部６３の成長起点が形成される。
　次に、図１１Ｃを参照して、第２ゲート導体膜５６および第２ソース導体膜６８のベースとなる第３ベース導体膜９５が第２ベース導体膜８９の上に形成される。第３ベース導体膜９５は、この形態では、めっき法（たとえば電解めっき法）によって導電体（この形態ではＣｕ系金属）を第１開口９１および第２開口９２内に堆積させることによって形成される。第３ベース導体膜９５は、第１開口９１および第２開口９２内において第２ベース導体膜８９と一体化する。これにより、ゲート電極３０を被覆するゲート端子電極５０が形成される。また、ソース電極３２を被覆するソース端子電極６０が形成される。
　この工程は、第１開口９１の下端部における第２ベース導体膜８９およびレジストマスク９０の間にめっき液を進入させる工程を含む。また、この工程は、第２開口９２の下端部における第２ベース導体膜８９およびレジストマスク９０の間にめっき液を進入させる工程を含む。これにより、第１開口９１の下端部において第３ベース導体膜９５の一部（ゲート端子電極５０）が突起状に成長され、第１突出部５３が形成される。また、第２開口９２の下端部において第３ベース導体膜９５の一部（ソース端子電極６０）が突起状に成長され、第２突出部６３が形成される。
　次に、図１１Ｄを参照して、レジストマスク９０が除去される。これにより、ゲート端子電極５０およびソース端子電極６０が外部に露出される。
　次に、図１１Ｅを参照して、第２ベース導体膜８９のうちゲート端子電極５０およびソース端子電極６０から露出した部分が除去される。第２ベース導体膜８９の不要な部分は、エッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。次に、第１ベース導体膜８８のうちゲート端子電極５０およびソース端子電極６０から露出した部分が除去される。第１ベース導体膜８８の不要な部分は、エッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。
　次に、図１１Ｆを参照して、ゲート端子電極５０およびソース端子電極６０を被覆するように封止剤９３が第１ウエハ主面８２の上に供給される。封止剤９３は、封止絶縁体７１のベースとなる。封止剤９３は、ゲート端子電極５０の周囲およびソース端子電極６０の周囲を被覆し、ゲート端子電極５０の全域およびソース端子電極６０の全域を被覆する。封止剤９３は、この形態では、熱硬化性樹脂、複数のフィラーおよび複数の可撓化粒子（可撓化剤）を含み、加熱によって硬化される。これにより、封止絶縁体７１が形成される。封止絶縁体７１は、ゲート端子電極５０の全域およびソース端子電極６０の全域を被覆する絶縁主面７２を有している。
　次に、図１１Ｇを参照して、封止絶縁体７１が部分的に除去される。封止絶縁体７１は、この形態では、研削法によって絶縁主面７２側から研削される。研削法は、機械研磨法あってもよいし、化学機械研磨法であってもよい。絶縁主面７２は、ゲート端子電極５０およびソース端子電極６０が露出するまで研削される。この工程は、ゲート端子電極５０およびソース端子電極６０の研削工程を含む。これにより、ゲート端子電極５０（ゲート端子面５１）およびソース端子電極６０（ソース端子面６１）との間で１つの研削面を形成する絶縁主面７２が形成される。
　封止絶縁体７１は、前述の図１１Ｆの工程において加熱条件の調整によって半硬化状態（完全に硬化していない状態）に形成されてもよい。この場合、封止絶縁体７１は、図１１Ｇの工程において研削された後、再度加熱され、全硬化状態（完全に硬化した状態）に形成される。この場合、封止絶縁体７１を容易に除去できる。
　次に、図１１Ｈを参照して、ゲート端子電極５０を被覆するゲート端子膜７４が封止絶縁体７１（絶縁主面７２）の上に形成され、ソース端子電極６０を被覆するソース端子膜７５が封止絶縁体７１（絶縁主面７２）の上に形成される。ゲート端子膜７４およびソース端子膜７５は、後述されるように、スパッタ法、蒸着法およびめっき法のうちの少なくとも１つの方法によって封止絶縁体７１（絶縁主面７２）の上にＡｇ系金属膜、Ａｌ系金属膜、Ｃｕ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜のうちの少なくとも１つを堆積させることによって形成される。
　次に、図１１Ｉを参照して、ウエハ８１が第２ウエハ主面８３側から部分的に除去され、ウエハ８１が所望の厚さになるまで薄化される。ウエハ８１の薄化工程は、エッチング法や研削法によって実施されてもよい。エッチング法は、ウエットエッチング法であってもよいし、ドライエッチング法であってもよい。研削法は、機械研磨法あってもよいし、化学機械研磨法であってもよい。
　この工程は、ウエハ８１を支持する支持部材として封止絶縁体７１を利用し、ウエハ８１を薄化させる工程を含む。これにより、ウエハ８１を適切にハンドリングできる。また、ウエハ８１の変形（薄化に伴う反り）を封止絶縁体７１によって抑制できるから、ウエハ８１を適切に薄化できる。
　一例として、ウエハ８１の厚さが封止絶縁体７１の厚さ未満である場合、ウエハ８１は更に薄化される。他の例として、ウエハ８１の厚さが封止絶縁体７１の厚さ以上である場合、ウエハ８１は封止絶縁体７１の厚さ未満の厚さになるまで薄化される。これらの場合、第２半導体領域７（半導体基板）の厚さが第１半導体領域６（エピタキシャル層）の厚さ未満になるまでウエハ８１が薄化されることが好ましい。
　むろん、第２半導体領域７（半導体基板）の厚さは、第１半導体領域６（エピタキシャル層）の厚さ以上であってもよい。また、第１半導体領域６が第２ウエハ主面８３から露出するまでウエハ８１が薄化されてもよい。つまり、第２半導体領域７の全部が除去されてもよい。
　次に、図１１Ｊを参照して、第２ウエハ主面８３を被覆するドレイン電極７７が形成される。ドレイン電極７７は、スパッタ法および／または蒸着法によって形成されてもよい。その後、切断予定ライン８７に沿ってウエハ構造８０および封止絶縁体７１が切断される。ウエハ構造８０および封止絶縁体７１は、ダイシングブレード（図示せず）によって切断されてもよい。以上を含む工程を経て、１枚のウエハ構造８０から複数の半導体装置１Ａが製造される。
　以下、図１１Ｈに係るゲート端子膜７４およびソース端子膜７５の製法例が示される。図１２Ａ～図１２Ｃは、ゲート端子膜７４およびソース端子膜７５の第１製法例を示す部分断面図である。第１製法例では、第２形態例に係るゲート端子膜７４およびソース端子膜７５（図８Ｂ参照）が、スパッタ法および／または蒸着法によって形成される例が示される。
　まず、図１２Ａを参照して、スパッタ法および／または蒸着法によって、封止絶縁体７１の絶縁主面７２の全域を被覆するＡｌ系金属膜が形成される。Ａｌ系金属膜は、ゲート端子電極５０およびソース端子電極６０を一括して被覆している。
　次に、図１２Ｂを参照して、所定パターンを有するレジストマスク９６がＡｌ系金属膜の上に形成される。レジストマスク９６は、Ａｌ系金属膜においてゲート端子膜７４を形成すべき領域およびソース端子膜７５を形成すべき領域を被覆し、それら以外の領域を露出させている。
　次に、図１２Ｃを参照して、Ａｌ系金属膜の不要な部分が、レジストマスク９６を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、ゲート端子膜７４およびソース端子膜７５が形成される。
　Ａｇ系金属膜、Ｃｕ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜は、いずれもスパッタ法および／または蒸着法によって形成され得る。したがって、第１～第７形態例に係るゲート端子膜７４およびソース端子膜７５（図８Ａ～図８Ｇ）は、図１２Ａ～図１２Ｃの工程を利用して形成され得る。すなわち、第１～第７形態例に係るソース端子膜７５（図８Ａ～図８Ｇ）は、Ａｌ系金属膜、Ａｇ系金属膜、Ｃｕ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜のうちの任意の金属膜をスパッタ法および／または蒸着法によって被覆対象物の上に堆積させることによって形成される。
　図１３Ａ～図１３Ｃは、ゲート端子膜７４およびソース端子膜７５の第２製法例を示す部分断面図である。第２製法例では、第１形態例に係るゲート端子膜７４およびソース端子膜７５（図８Ｂ参照）が、リフトオフ法を利用したスパッタ法および／または蒸着法によって形成される例が示される。
　まず、図１３Ａを参照して、所定パターンを有するレジストマスク９７が絶縁主面７２の上に形成される。レジストマスク９７は、絶縁主面７２においてゲート端子膜７４を形成すべき領域およびソース端子膜７５を形成すべき領域を露出させ、それら以外の領域を被覆している。
　次に、図１３Ｂを参照して、スパッタ法および／または蒸着法によって、絶縁主面７２およびレジストマスク９７を被覆するＡｌ系金属膜が形成される。Ａｌ系金属膜は、ゲート端子電極５０およびソース端子電極６０を一括して被覆している。次に、図１３Ｃを参照して、レジストマスク９７が除去される。この工程では、Ａｌ系金属膜のうちレジストマスク９７を被覆する部分も同時に除去される。これにより、ゲート端子膜７４およびソース端子膜７５が形成される。
　Ａｇ系金属膜、Ｃｕ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜は、いずれもスパッタ法および／または蒸着法によって形成され得る。したがって、第１～第７形態例に係るゲート端子膜７４およびソース端子膜７５（図８Ａ～図８Ｇ）は、図１３Ａ～図１３Ｃの工程を利用して形成され得る。すなわち、第１～第７形態例に係るゲート端子膜７４およびソース端子膜７５（図８Ａ～図８Ｇ）は、Ａｌ系金属膜、Ａｇ系金属膜、Ｃｕ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜のうちの任意の金属膜をスパッタ法および／または蒸着法によって被覆対象物の上に堆積させることによって形成される。
　図１４Ａ～図１４Ｃは、ゲート端子膜７４およびソース端子膜７５の第３製法例を示す部分断面図である。第３製法例では、第６形態例に係るゲート端子膜７４およびソース端子膜７５（図８Ｆ参照）が、めっき法によって形成される例が示される。まず、図１４Ａを参照して、Ｎｉ系金属膜が、めっき法によってソース端子電極６０（ゲート端子電極５０）の上に膜状に形成される。めっき法は、この工程では、無電解めっき法である。
　次に、図１４Ｂを参照して、Ｐｄ系金属膜が、めっき法によってＮｉ系金属膜の上に膜状に形成される。めっき法は、この工程では、無電解めっき法である。次に、図１４Ｃを参照して、Ａｕ系金属膜が、めっき法によってＰｄ系金属膜の上に膜状に形成される。めっき法は、この工程では、無電解めっき法である。
　これにより、ゲート端子膜７４およびソース端子膜７５が形成される。図１４Ｂの工程において、Ｐｄ系金属膜の形成工程を省略することよって、第５形態例に係るゲート端子膜７４およびソース端子膜７５（図８Ｇ参照）が形成される。
　Ａｇ系金属膜、Ａｌ系金属膜、Ｃｕ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜は、いずれもめっき法によって形成され得る。したがって、第１～第７形態例に係るゲート端子膜７４およびソース端子膜７５（図８Ａ～図８Ｇ）は、図１４Ａ～図１４Ｃの工程を利用して形成され得る。
　すなわち、第１～第７形態例に係るゲート端子膜７４およびソース端子膜７５（図８Ａ～図８Ｇ）は、Ａｇ系金属膜、Ａｌ系金属膜、Ｃｕ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜のうちの任意の金属膜をめっき法によって被覆対象物の上に堆積させることによって形成される。各種金属膜の形成工程では、積層対象物の性質に応じて電解めっき法または無電解めっき法が選択される。
　むろん、ゲート端子膜７４およびソース端子膜７５が複数の金属膜を含む積層構造を有している場合、複数の金属膜はスパッタ法、蒸着法およびめっき法のうちの少なくとも１つの方法によって形成されてもよい。たとえば、第１層目の金属膜がスパッタ法および／または蒸着法によって形成され（第１製法例または第２製法例参照）、第２層目以降の金属膜がめっき法によって形成されてもよい（第３製法例参照）。
　以上、半導体装置１Ａの製造方法は、ウエハ構造８０の用意工程、ゲート端子電極５０の形成工程、封止絶縁体７１の形成工程およびゲート端子膜７４の形成工程を含む。ウエハ構造８０の用意工程では、第１ウエハ主面８２を有するウエハ８１、および、第１ウエハ主面８２の上に配置されたゲート電極３０（主面電極）を含むウエハ構造８０が用意される。ゲート端子電極５０の形成工程では、ゲート端子電極５０がゲート電極３０の上に間隔を空けて形成される。封止絶縁体７１の形成工程では、ゲート端子電極５０の一部を露出させるようにゲート端子電極５０の周囲を被覆する封止絶縁体７１が形成される。ゲート端子膜７４の形成工程では、ゲート端子電極５０を被覆するゲート端子膜７４が形成される。
　別視点において、半導体装置１Ａの製造方法は、ウエハ構造８０の用意工程、ソース端子電極６０の形成工程、封止絶縁体７１の形成工程およびソース端子膜７５の形成工程を含む。ウエハ構造８０の用意工程では、第１ウエハ主面８２を有するウエハ８１、および、第１ウエハ主面８２の上に配置されたソース電極３２（主面電極）を含むウエハ構造８０が用意される。ソース端子電極６０の形成工程では、ソース端子電極６０がソース電極３２の上に形成される。封止絶縁体７１の形成工程では、ソース端子電極６０の一部を露出させるようにソース端子電極６０の周囲を被覆する封止絶縁体７１が形成される。ソース端子膜７５の形成工程では、ソース端子電極６０を被覆するソース端子膜７５が形成される。
　これらの製造方法によれば、ゲート端子膜７４（ソース端子膜７５）によってゲート端子電極５０（ソース端子電極６０）に対する半田、金属ペースト、ボンディングワイヤ等の接続強度が向上される。また、ゲート端子膜７４（ソース端子膜７５）によれば、半田、金属ペースト、ボンディングワイヤ等の接続時の衝撃を緩和できる。また、これらの製造方法によれば、封止絶縁体７１によって外力や湿気から封止対象物を保護できる。つまり、外力に起因するダメージや湿気に起因する劣化から封止対象物を保護できる。これにより、形状不良や電気的特性の変動を抑制できる。よって、信頼性を向上できる半導体装置１Ａを製造できる。
　半導体装置１Ａの製造方法は、封止絶縁体７１の形成工程後、ウエハ８１を薄化する工程をさらに含むことが好ましい。ウエハ８１の薄化工程は、ゲート端子電極５０（ソース端子電極６０）の厚さ未満になるまでウエハ８１を薄化する工程を含むことが好ましい。
　ウエハ構造８０の用意工程は、基板およびエピタキシャル層を含む積層構造を有するウエハ８１を含むウエハ構造８０を用意する工程を含むことが好ましい。この場合、ウエハ８１の薄化工程は、エピタキシャル層の厚さ未満になるまで基板を薄化する工程を含むことが好ましい。ウエハ構造８０の用意工程は、ワイドバンドギャップ半導体の単結晶を含むウエハ８１を含むウエハ構造８０を用意する工程を含むことが好ましい。
　ゲート端子電極５０（ソース端子電極６０）の形成工程は、ゲート電極３０（ソース電極３２）よりも厚いゲート端子電極５０（ソース端子電極６０）を形成する工程を含むことが好ましい。ゲート端子電極５０（ソース端子電極６０）の形成工程は、断面視においてゲート端子電極５０（ソース端子電極６０）を柱状に形成する工程を含むことが好ましい。
　ゲート端子膜７４（ソース端子膜７５）の形成工程は、ゲート端子電極５０（ソース端子電極６０）よりも薄いゲート端子膜７４（ソース端子膜７５）を形成する工程を含むことが好ましい。ゲート端子膜７４（ソース端子膜７５）の形成工程は、ゲート端子電極５０（ソース端子電極６０）の厚さの１／４以下の厚さを有するゲート端子膜７４（ソース端子膜７５）を形成する工程を含むことが好ましい。封止絶縁体７１の形成工程は、ゲート電極３０（ソース電極３２）よりも厚い封止絶縁体７１を形成する工程を含むことが好ましい。
　ゲート端子電極５０（ソース端子電極６０）の形成工程は、ゲート電極３０（ソース電極３２）を被覆する第２ベース導体膜８９を形成する工程、第２ベース導体膜８９のうちゲート電極３０（ソース電極３２）を被覆する部分を露出させる第１開口９１（第２開口９２）を有するレジストマスク９０を第２ベース導体膜８９の上に形成する工程、第２ベース導体膜８９のうち第１開口９１（第２開口９２）から露出した部分の上に第３ベース導体膜９５（導電体）を堆積させる工程を含むことが好ましい。
　半導体装置１Ａの製造方法は、第３ベース導体膜９５の堆積工程の後、レジストマスク９０を除去する工程をさらに含むことが好ましい。この場合、封止絶縁体７１の形成工程は、レジストマスク９０の除去工程後に実施されることが好ましい。
　封止絶縁体７１の形成工程は、ゲート端子電極５０（ソース端子電極６０）の全域を被覆する封止絶縁体７１を形成する工程、および、ゲート端子電極５０（ソース端子電極６０）が露出するまで封止絶縁体７１を部分的に除去する工程を含むことが好ましい。この場合、封止絶縁体７１の除去工程は、研削法によって封止絶縁体７１を部分的に除去する工程を含んでいてもよい。
　半導体装置１Ａの製造方法は、デバイス領域８６およびデバイス領域８６を区画する切断予定ライン８７が設定された第１ウエハ主面８２を有するウエハ８１、および、デバイス領域８６において第１ウエハ主面８２の上に配置されたソース電極３２を含むウエハ構造８０を用意する工程を含むことが好ましい。この場合、半導体装置１Ａの製造方法は、封止絶縁体７１の形成工程後、切断予定ライン８７に沿ってウエハ８１および封止絶縁体７１を切断する工程を含むことが好ましい。
　ゲート端子電極５０の形成工程は、デバイス領域８６の平面積に対して２５％以下の占有率となる平面積を有するゲート端子電極５０を形成する工程を含むことが好ましい。ゲート端子膜７４の形成工程は、デバイス領域８６の平面積に対して２５％以下の占有率となる平面積を有するゲート端子膜７４を形成する工程を含むことが好ましい。
　ソース端子電極６０の形成工程は、デバイス領域８６の平面積に対して５０％以上の占有率となる平面積を有するソース端子電極６０を形成する工程を含むことが好ましい。ソース端子膜７５の形成工程は、デバイス領域８６の平面積に対して５０％以上の占有率となる平面積を有するソース端子膜７５を形成する工程を含むことが好ましい。
　半導体装置１Ａの製造方法は、ゲート端子電極５０（ソース端子電極６０）の形成工程前にゲート電極３０（ソース電極３２）を部分的に被覆するアッパー絶縁膜３８を形成する工程を含むことが好ましい。この場合、封止絶縁体７１の形成工程は、アッパー絶縁膜３８を挟んでゲート電極３０（ソース電極３２）を被覆する部分を有する封止絶縁体７１を形成する工程を含むことが好ましい。
　ゲート端子電極５０（ソース端子電極６０）の形成工程は、アッパー絶縁膜３８を直接被覆する部分を有するゲート端子電極５０（ソース端子電極６０）を形成する工程を含むことが好ましい。アッパー絶縁膜３８の形成工程は、無機絶縁膜４２および有機絶縁膜４３のいずれか一方または双方を含むアッパー絶縁膜３８を形成する工程を含むことが好ましい。
　図１５は、第２実施形態に係る半導体装置１Ｂを示す平面図である。図１５を参照して、半導体装置１Ｂは、半導体装置１Ａを変形させた形態を有している。半導体装置１Ｂは、具体的には、少なくとも１つ（この形態では複数）の引き出し端子部１００を有するソース端子電極６０を含む。複数の引き出し端子部１００は、具体的には、第２方向Ｙにゲート端子電極５０に対向するようにソース電極３２の複数の引き出し電極部３４Ａ、３４Ｂの上にそれぞれ引き出されている。つまり、複数の引き出し端子部１００は、平面視において第２方向Ｙの両サイドからゲート端子電極５０を挟み込んでいる。
　前述のソース端子膜７５は、この形態では、少なくとも１つ（この形態では複数）の引き出し端子膜１０１を有している。複数の引き出し端子膜１０１は、具体的には、平面視において第２方向Ｙにゲート端子膜７４に対向するように複数の引き出し端子部１００の上にそれぞれ引き出されている。つまり、複数の引き出し端子膜１０１は、平面視において第２方向Ｙの両サイドからゲート端子膜７４を挟み込んでいる。
　以上、半導体装置１Ｂによっても半導体装置１Ａに係る効果と同様の効果が奏される。また、半導体装置１Ｂは、半導体装置１Ａの製造方法と同様の製造方法を経て製造される。したがって、半導体装置１Ｂの製造方法によっても半導体装置１Ａの製造方法に係る効果と同様の効果が奏される。
　図１６は、第３実施形態に係る半導体装置１Ｃを示す平面図である。図１７は、図１６に示すXVII-XVII線に沿う断面図である。図１８は、図１６に示す半導体装置１Ｃの電気的構成を示す回路図である。図１６～図１８を参照して、半導体装置１Ｄは、半導体装置１Ａを変形させた形態を有している。
　半導体装置１Ｃは、具体的には、ソース電極３２の上に間隔を空けて配置された複数のソース端子電極６０を含む。半導体装置１Ｃは、この形態では、ソース電極３２の本体電極部３３の上に配置された少なくとも１つ（この形態では１つ）のソース端子電極６０、および、ソース電極３２の引き出し電極部３４Ａ、３４Ｂの上に配置された少なくとも１つ（この形態では複数）のソース端子電極６０を含む。
　本体電極部３３側のソース端子電極６０は、この形態では、ドレインソース電流ＩＤＳを導通させるメイン端子電極１０２として形成されている。複数の引き出し電極部３４Ａ、３４Ｂ側の複数のソース端子電極６０は、この形態では、ドレインソース電流ＩＤＳを監視するモニタ電流ＩＭを導通させるセンス端子電極１０３として形成されている。各センス端子電極１０３は、平面視においてメイン端子電極１０２の面積未満の面積を有している。
　一方のセンス端子電極１０３は、第１引き出し電極部３４Ａの上に配置され、平面視において第２方向Ｙにゲート端子電極５０に対向している。他方のセンス端子電極１０３は、第２引き出し電極部３４Ｂの上に配置され、平面視において第２方向Ｙにゲート端子電極５０に対向している。これにより、複数のセンス端子電極１０３は、平面視において第２方向Ｙの両サイドからゲート端子電極５０を挟み込んでいる。
　半導体装置１Ｃは、この形態では、複数のソース端子電極６０をそれぞれ被覆する複数のソース端子膜７５を含む。つまり、複数のソース端子膜７５は、メイン端子電極１０２を被覆するメイン端子膜１０４、および、複数のセンス端子電極１０３を被覆する複数のセンス端子膜１０５を含む。複数のセンス端子膜１０５は、平面視において第２方向Ｙの両サイドからゲート端子膜７４を挟み込んでいる。
　図１８を参照して、半導体装置１Ｃでは、ゲート端子膜７４にゲート駆動回路１０６が電気的に接続され、メイン端子膜１０４に少なくとも１つの第１抵抗Ｒ１が電気的に接続され、複数のセンス端子膜１０５に少なくとも１つの第２抵抗Ｒ２が接続される。第１抵抗Ｒ１は、半導体装置１Ｄで生成されたドレインソース電流ＩＤＳを導通させるように構成される。第２抵抗Ｒ２は、ドレインソース電流ＩＤＳ未満の値を有するモニタ電流ＩＭを導通させるように構成される。
　第１抵抗Ｒ１は、第１抵抗値を有する抵抗器または導電接合部材であってもよい。第２抵抗Ｒ２は、第１抵抗値よりも大きい第２抵抗値を有する抵抗器または導電接合部材であってもよい。導電接合部材は、導体板または導線（たとえばボンディングワイヤ）であってもよい。つまり、第１抵抗値を有する少なくとも１つの第１ボンディングワイヤがメイン端子膜１０４に接続されてもよい。
　また、第１抵抗値を超える第２抵抗値を有する少なくとも１つの第２ボンディングワイヤが少なくとも１つのセンス端子膜１０５に接続されてもよい。第２ボンディングワイヤは、第１ボンディングワイヤのライン太さ未満のライン太さを有していてもよい。この場合、センス端子膜１０５に対する第２ボンディングワイヤの接合面積は、メイン端子膜１０４に対する第１ボンディングワイヤの接合面積未満であってもよい。
　以上、半導体装置１Ｃによっても半導体装置１Ａに係る効果と同様の効果が奏される。半導体装置１Ｃは、半導体装置１Ａの製造方法においてソース端子電極６０のレイアウトおよびソース端子膜７５のレイアウトを変更することによって製造される。したがって、半導体装置１Ｃの製造方法によっても半導体装置１Ａの製造方法に係る効果と同様の効果が奏される。
　この形態では、センス端子電極１０３（センス端子膜１０５）が引き出し電極部３４Ａ、３４Ｂの上に配置された例が示されたが、センス端子電極１０３（センス端子膜１０５）の配置箇所は任意である。したがって、センス端子電極１０３（センス端子膜１０５）は、本体電極部３３の上に配置されてもよい。この形態では、センス端子電極１０３（センス端子膜１０５）が半導体装置１Ａに適用された例が示された。むろん、センス端子電極１０３（センス端子膜１０５）は、第２実施形態に適用されてもよい。
　図１９は、第４実施形態に係る半導体装置１Ｄを示す平面図である。図２０は、図１９に示すXX-XX線に沿う断面図である。図１９および図２０を参照して、半導体装置１Ｄは、半導体装置１Ａを変形させた形態を有している。半導体装置１Ｄは、具体的には、ソース電極３２に形成された間隙部１０７を含む。
　間隙部１０７は、ソース電極３２の本体電極部３３に形成されている。間隙部１０７は、断面視においてソース電極３２を貫通し、層間絶縁膜２７の一部を露出させている。間隙部１０７は、この形態では、ソース電極３２の壁部のうちゲート電極３０に第１方向Ｘに対向する部分からソース電極３２の内方部に向けて帯状に延びている。
　間隙部１０７は、この形態では、第１方向Ｘに延びる帯状に形成されている。間隙部１０７は、この形態では、平面視においてソース電極３２の中央部を第１方向Ｘに横切っている。間隙部１０７は、平面視においてソース電極３２の第４側面５Ｄ側の壁部から内方（ゲート電極３０側）に間隔を空けた位置に端部を有している。むろん、間隙部１０７は、ソース電極３２を第２方向Ｙに分断していてもよい。
　半導体装置１Ｄは、ゲート電極３０から間隙部１０７内に引き出されたゲート中間配線１０９を含む。ゲート中間配線１０９は、ゲート電極３０（複数のゲート配線３６Ａ、３６Ｂ）と同様、第１ゲート導体膜５５および第２ゲート導体膜５６を含む積層構造を有している。ゲート中間配線１０９は、平面視においてソース電極３２から間隔を空けて形成され、間隙部１０７に沿って帯状に延びている。
　ゲート中間配線１０９は、活性面８（第１主面３）の内方部において層間絶縁膜２７を貫通して複数のゲート構造１５に電気的に接続されている。ゲート中間配線１０９は、複数のゲート構造１５に直接接続されていてもよいし、導体膜を介して複数のゲート構造１５に電気的に接続されていてもよい。
　前述のアッパー絶縁膜３８は、この形態では、間隙部１０７を被覆する間隙被覆部１１０を含む。間隙被覆部１１０は、間隙部１０７内においてゲート中間配線１０９の全域を被覆している。間隙被覆部１１０は、ソース電極３２の周縁部を被覆するように間隙部１０７内からソース電極３２の上に引き出されていてもよい。
　半導体装置１Ｄは、この形態では、ソース電極３２の上に間隔を空けて配置された複数のソース端子電極６０を含む。複数のソース端子電極６０は、平面視において間隙部１０７から間隔を空けてソース電極３２の上にそれぞれ配置され、第２方向Ｙに互いに対向している。複数のソース端子電極６０は、この形態では、間隙被覆部１１０を露出させるように配置されている。
　複数のソース端子電極６０は、この形態では、平面視において四角形状（具体的には第１方向Ｘに延びる長方形状）にそれぞれ形成されている。複数のソース端子電極６０の平面形状は、任意であり、四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。複数のソース端子電極６０は、アッパー絶縁膜３８の間隙被覆部１１０の上に形成された第２突出部６３を含んでいてもよい。
　前述の封止絶縁体７１は、この形態では、複数のソース端子電極６０の間の領域において間隙部１０７を被覆している。封止絶縁体７１は、複数のソース端子電極６０の間の領域においてアッパー絶縁膜３８の間隙被覆部１１０を被覆している。つまり、封止絶縁体７１は、アッパー絶縁膜３８を挟んでゲート中間配線１０９を被覆している。
　半導体装置１Ｄは、この形態では、複数のソース端子電極６０をそれぞれ被覆する複数のソース端子膜７５を含む。複数のソース端子膜７５は、この形態では、平面視において間隙部１０７、ゲート中間配線１０９および間隙被覆部１１０から間隔を空けてそれぞれ形成されている。むろん、複数のソース端子膜７５のいずれか一方または双方は、平面視において間隙部１０７、ゲート中間配線１０９および間隙被覆部１１０に重なる部分を有していてもよい。
　この形態では、複数のソース端子膜７５が形成された例が示された。しかし、半導体装置１Ｄは、複数のソース端子膜７５を一括して被覆する１つのソース端子膜７５を含んでいてもよい。また、この形態では、アッパー絶縁膜３８が間隙被覆部１１０を有している例が示された。しかし、間隙被覆部１１０の有無は任意であり、間隙被覆部１１０を有さないアッパー絶縁膜３８が形成されてもよい。
　この場合、ソース端子電極６０は、ゲート中間配線１０９を露出させるようにソース電極３２の上に配置される。封止絶縁体７１は、ゲート中間配線１０９を直接被覆し、ソース電極３２からゲート中間配線１０９を電気的に絶縁させる。封止絶縁体７１は、間隙部１０７内においてソース電極３２およびゲート中間配線１０９の間の領域から露出した層間絶縁膜２７の一部を直接被覆する。
　以上、半導体装置１Ｄによっても半導体装置１Ａに係る効果と同様の効果が奏される。半導体装置１Ｄの製造方法では、半導体装置１Ｄに対応した構造がデバイス領域８６にそれぞれ作り込まれたウエハ構造８０が用意され、半導体装置１Ａの製造方法と同様の工程が実施される。したがって、半導体装置１Ｄの製造方法によっても半導体装置１Ａの製造方法に係る効果と同様の効果が奏される。
　この形態では、間隙部１０７、ゲート中間配線１０９、間隙被覆部１１０等が半導体装置１Ａに適用された例が示された。むろん、間隙部１０７、ゲート中間配線１０９、間隙被覆部１１０等は、第２～第３実施形態に適用されてもよい。
　図２１は、第５実施形態に係る半導体装置１Ｅを示す平面図である。図２１を参照して、半導体装置１Ｅは、第４実施形態に係る半導体装置１Ｄの特徴（ゲート中間配線１０９を有する構造）を、第３実施形態に係る半導体装置１Ｃの特徴（センス端子電極１０３を有する構造）に組み合わせた形態を有している。このような形態を有する半導体装置１Ｅによっても半導体装置１Ａに係る効果と同様の効果が奏される。
　図２２は、第６実施形態に係る半導体装置１Ｆを示す平面図である。半導体装置１Ｆは、半導体装置１Ａを変形させた形態を有している。半導体装置１Ｆは、具体的には、平面視においてゲート電極３０およびソース電極３２に重なる位置に配置されたゲート端子膜７４を含む。
　ゲート端子膜７４は、この形態では、平面視においてゲート電極３０に重なる位置からソース電極３２の複数の引き出し電極部３４Ａ、３４Ｂに重なる位置まで引き出されている。ゲート端子膜７４は、必ずしも平面視において複数の引き出し電極部３４Ａ、３４Ｂの双方に重なっている必要はない。ゲート端子膜７４は、平面視において複数の引き出し電極部３４Ａ、３４Ｂのいずれか一方のみに重なるように配置されていてもよい。むろん、ゲート端子膜７４は、平面視においてソース電極３２の本体電極部３３に重なるように配置されていてもよい。
　以上、半導体装置１Ｆによっても半導体装置１Ａに係る効果と同様の効果が奏される。半導体装置１Ｆは、半導体装置１Ａの製造方法においてゲート端子膜７４のレイアウトを変更することによって製造される。したがって、半導体装置１Ｆの製造方法によっても半導体装置１Ａの製造方法に係る効果と同様の効果が奏される。平面視においてソース電極３２の一部に重なるようにゲート端子膜７４が配置された構造は、第２～第５実施形態に適用されてもよい。
　図２３は、第７実施形態に係る半導体装置１Ｇを示す平面図である。図２３を参照して、半導体装置１Ｇは、半導体装置１Ａを変形させた形態を有している。半導体装置１Ｇは、具体的には、チップ２の任意の角部に沿う領域に配置されたゲート電極３０を有している。
　つまり、ゲート電極３０は、第１主面３の中央部を第１方向Ｘに横切る第１直線Ｌ１（二点鎖線部参照）、および、第１主面３の中央部を第２方向Ｙに横切る第２直線Ｌ２（二点鎖線部参照）を設定したとき、第１直線Ｌ１および第２直線Ｌ２の双方からずれた位置に配置されている。ゲート電極３０は、この形態では、平面視において第２側面５Ｂおよび第３側面５Ｃを接続する角部に沿う領域に配置されている。
　前述のソース電極３２に係る複数の引き出し電極部３４Ａ、３４Ｂは、第１実施形態の場合と同様、平面視において第２方向Ｙの両サイドからゲート電極３０を挟み込んでいる。第１引き出し電極部３４Ａは、第１平面積で本体電極部３３から引き出されている。第２引き出し電極部３４Ｂは、第１平面積未満の第２平面積で本体電極部３３から引き出されている。むろん、ソース電極３２は、第２引き出し電極部３４Ｂを有さず、本体電極部３３および第１引き出し電極部３４Ａのみを含んでいてもよい。
　前述のゲート端子電極５０は、第１実施形態の場合と同様、ゲート電極３０の上に配置されている。ゲート端子電極５０は、この形態では、チップ２の任意の角部に沿う領域に配置されている。つまり、ゲート端子電極５０は、平面視において第１直線Ｌ１および第２直線Ｌ２の双方からずれた位置に配置されている。ゲート端子電極５０は、この形態では、平面視において第２側面５Ｂおよび第３側面５Ｃを接続する角部に沿う領域に配置されている。
　前述のソース端子電極６０は、この形態では、第１引き出し電極部３４Ａの上に引き出された引き出し端子部１００を有している。ソース端子電極６０は、この形態では、第２引き出し電極部３４Ｂの上に引き出された引き出し端子部１００を有していない。したがって、引き出し端子部１００は、第２方向Ｙの一方側からゲート端子電極５０に対向している。ソース端子電極６０は、引き出し端子部１００を有することにより、第１方向Ｘおよび第２方向Ｙの２方向からゲート端子電極５０に対向する部分を有している。
　前述のゲート端子膜７４は、第１実施形態の場合と同様、ゲート端子電極５０を被覆している。ゲート端子膜７４は、この形態では、チップ２の任意の角部に沿う領域に配置されている。つまり、ゲート端子膜７４は、平面視において第１直線Ｌ１および第２直線Ｌ２の双方からずれた位置に配置されている。ゲート端子膜７４は、この形態では、平面視において第２側面５Ｂおよび第３側面５Ｃを接続する角部に沿う領域に配置されている。
　前述のソース端子膜７５は、この形態では、平面視において第２方向Ｙにゲート端子膜７４に対向するように引き出し端子部１００（第１引き出し電極部３４Ａ）の上に引き出された引き出し端子膜１０１を有している。ソース端子電極６０は、この形態では、平面視において第２引き出し電極部３４Ｂの上には引き出されていない。したがって、引き出し端子膜１０１は、第２方向Ｙの一方側からゲート端子膜７４に対向している。ソース端子電極６０は、引き出し端子膜１０１を有することにより、第１方向Ｘおよび第２方向Ｙの２方向からゲート端子膜７４に対向する部分を有している。
　以上、半導体装置１Ｇによっても半導体装置１Ａに係る効果と同様の効果が奏される。半導体装置１Ｇの製造方法では、半導体装置１Ｇに対応した構造がデバイス領域８６にそれぞれ作り込まれたウエハ構造８０が用意され、半導体装置１Ａの製造方法と同様の工程が実施される。したがって、半導体装置１Ｇの製造方法によっても半導体装置１Ａの製造方法に係る効果と同様の効果が奏される。ゲート電極３０およびゲート端子電極５０がチップ２の角部に沿う領域に配置された構造は、第２～第６実施形態に適用されてもよい。
　図２４は、第８実施形態に係る半導体装置１Ｈを示す平面図である。図２４を参照して、半導体装置１Ｈは、半導体装置１Ａを変形させた形態を有している。半導体装置１Ｈは、具体的には、平面視において第１主面３（活性面８）の中央部に配置されたゲート電極３０を有している。
　つまり、ゲート電極３０は、第１主面３の中央部を第１方向Ｘに横切る第１直線Ｌ１（二点鎖線部参照）、および、第１主面３の中央部を第２方向Ｙに横切る第２直線Ｌ２（二点鎖線部参照）を設定したとき、第１直線Ｌ１および第２直線Ｌ２の交差部Ｃｒを被覆するように配置されている。前述のソース電極３２は、この形態では、平面視においてゲート電極３０を取り囲む環状（具体的には四角環状）に形成されている。
　半導体装置１Ｈは、ソース電極３２に形成された複数の間隙部１０７Ａ、１０７Ｂを含む。複数の間隙部１０７Ａ、１０７Ｂは、第１間隙部１０７Ａおよび第２間隙部１０７Ｂを含む。第１間隙部１０７Ａは、ソース電極３２の一方側（第１側面５Ａ側）の領域において第１方向Ｘに延びる部分を第２方向Ｙに横切っている。第１間隙部１０７Ａは、平面視においてゲート電極３０に第２方向Ｙに対向している。
　第２間隙部１０７Ｂは、ソース電極３２の他方側（第２側面５Ｂ側）の領域において第１方向Ｘに延びる部分を第２方向Ｙに横切っている。第２間隙部１０７Ｂは、平面視においてゲート電極３０に第２方向Ｙに対向している。第２間隙部１０７Ｂは、この形態では、平面視においてゲート電極３０を挟んで第１間隙部１０７Ａに対向している。
　前述の第１ゲート配線３６Ａは、ゲート電極３０から第１間隙部１０７Ａ内に引き出されている。第１ゲート配線３６Ａは、具体的には、第１間隙部１０７Ａ内を第２方向Ｙに帯状に延びる部分、および、第１側面５Ａ（第１接続面１０Ａ）に沿って第１方向Ｘに帯状に延びる部分を有している。前述の第２ゲート配線３６Ｂは、ゲート電極３０から第２間隙部１０７Ｂ内に引き出されている。第２ゲート配線３６Ｂは、具体的には、第２間隙部１０７Ｂ内を第２方向Ｙに帯状に延びる部分、および、第２側面５Ｂ（第２接続面１０Ｂ）に沿って第１方向Ｘに帯状に延びる部分を有している。
　複数のゲート配線３６Ａ、３６Ｂは、第１実施形態の場合と同様、複数のゲート構造１５の両端部に交差（具体的には直交）している。複数のゲート配線３６Ａ、３６Ｂは、層間絶縁膜２７を貫通して複数のゲート構造１５に電気的に接続されている。複数のゲート配線３６Ａ、３６Ｂは、複数のゲート構造１５に直接接続されていてもよいし、導体膜を介して複数のゲート構造１５に電気的に接続されていてもよい。
　前述のソース配線３７は、この形態では、ソース電極３２の複数個所から引き出され、ゲート電極３０、ソース電極３２およびゲート配線３６Ａ、３６Ｂを取り囲んでいる。むろん、ソース配線３７は、第１実施形態のようにソース電極３２の単一箇所から引き出されていてもよい。
　前述のアッパー絶縁膜３８は、この形態では、複数の間隙部１０７Ａ、１０７Ｂをそれぞれ被覆する複数の間隙被覆部１１０Ａ、１１０Ｂを含む。複数の間隙被覆部１１０Ａ、１１０Ｂは、第１間隙被覆部１１０Ａおよび第２間隙被覆部１１０Ｂを含む。第１間隙被覆部１１０Ａは、第１間隙部１０７Ａ内において第１ゲート配線３６Ａの全域を被覆している。第２間隙被覆部１１０Ｂは、第２間隙部１０７Ｂ内において第２ゲート配線３６Ｂの全域を被覆している。複数の間隙被覆部１１０Ａ、１１０Ｂは、ソース電極３２の周縁部を被覆するように複数の間隙部１０７Ａ、１０７Ｂ内からソース電極３２の上にそれぞれ引き出されている。
　前述のゲート端子電極５０は、第１実施形態の場合と同様、ゲート電極３０の上に配置されている。ゲート端子電極５０は、この形態では、第１主面３（活性面８）の中央部に配置されている。つまり、ゲート端子電極５０は、第１主面３の中央部を第１方向Ｘに横切る第１直線Ｌ１（二点鎖線部参照）、および、第１主面３の中央部を第２方向Ｙに横切る第２直線Ｌ２（二点鎖線部参照）を設定したとき、第１直線Ｌ１および第２直線Ｌ２の交差部Ｃｒを被覆するように配置されている。
　半導体装置１Ｈは、この形態では、ソース電極３２の上に間隔を空けて配置された複数のソース端子電極６０を含む。複数のソース端子電極６０は、平面視において複数の間隙部１０７Ａ、１０７Ｂから間隔を空けてソース電極３２の上にそれぞれ配置され、第１方向Ｘに互いに対向している。複数のソース端子電極６０は、この形態では、複数の間隙部１０７Ａ、１０７Ｂを露出させるように配置されている。
　複数のソース端子電極６０は、この形態では、平面視においてソース電極３２に沿って延びる帯状（具体的にはゲート端子電極５０に沿って湾曲したＣ字形状）にそれぞれ形成されている。複数のソース端子電極６０の平面形状は、任意であり、四角形状、四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。複数のソース端子電極６０は、アッパー絶縁膜３８の間隙被覆部１１０の上に形成された第２突出部６３を含んでいてもよい。
　前述のゲート端子膜７４は、第１実施形態の場合と同様、ゲート端子電極５０を被覆している。ゲート端子膜７４は、この形態では、第１主面３（活性面８）の中央部に配置されている。つまり、ゲート端子膜７４は、第１主面３の中央部を第１方向Ｘに横切る第１直線Ｌ１（二点鎖線部参照）、および、第１主面３の中央部を第２方向Ｙに横切る第２直線Ｌ２（二点鎖線部参照）を設定したとき、第１直線Ｌ１および第２直線Ｌ２の交差部Ｃｒを被覆するように配置されている。
　半導体装置１Ｈは、この形態では、複数のソース端子電極６０をそれぞれ被覆する複数のソース端子膜７５を含む。複数のソース端子膜７５は、この形態では、平面視において複数の間隙部１０７Ａ、１０７Ｂから間隔を空けて複数のソース端子電極６０の上にそれぞれ形成され、第１方向Ｘに互いに対向している。むろん、複数のソース端子膜７５のいずれか一方または双方は、平面視において複数の間隙部１０７Ａ、１０７Ｂ、複数のゲート配線３６Ａ、３６Ｂおよび複数の間隙被覆部１１０Ａ、１１０Ｂに重なる部分を有していてもよい。
　複数のソース端子膜７５は、この形態では、平面視において複数のソース端子膜７５に沿って延びる帯状（具体的にはゲート端子電極５０に沿って湾曲したＣ字形状）にそれぞれ形成されている。複数のソース端子膜７５の平面形状は、任意であり、四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。
　この形態では、複数のソース端子膜７５が形成された例が示された。しかし、半導体装置１Ｈは、複数のソース端子膜７５を一括して被覆する１つのソース端子膜７５を含んでいてもよい。この場合、ソース端子膜７５は、平面視においてゲート端子膜７４を取り囲む環状に形成されていてもよい。
　むろん、ソース端子膜７５は、複数のソース端子膜７５を一括して被覆するように平面視において有端帯状に形成されていてもよい。また、ソース端子膜７５は、平面視において複数のゲート配線３６Ａ、３６Ｂ、複数の間隙部１０７Ａ、１０７Ｂおよび複数の間隙被覆部１１０Ａ、１１０Ｂに重なっていてもよい。
　この形態では、アッパー絶縁膜３８が間隙被覆部１１０Ａ、１１０Ｂを有している例が示された。しかし、複数の間隙被覆部１１０Ａ、１１０Ｂの有無は任意であり、複数の間隙被覆部１１０Ａ、１１０Ｂを有さないアッパー絶縁膜３８が形成されてもよい。この場合、ソース端子電極６０は、ゲート配線３６Ａ、３６Ｂを露出させるようにソース電極３２の上に配置される。
　封止絶縁体７１は、ゲート配線３６Ａ、３６Ｂを直接被覆し、ソース電極３２からゲート配線３６Ａ、３６Ｂを電気的に絶縁させる。封止絶縁体７１は、複数の間隙部１０７Ａ、１０７Ｂ内においてソース電極３２およびゲート配線３６Ａ、３６Ｂの間の領域から露出した層間絶縁膜２７の一部を直接被覆する。
　以上、半導体装置１Ｈによっても半導体装置１Ａに係る効果と同様の効果が奏される。半導体装置１Ｈの製造方法では、半導体装置１Ｈに対応した構造がデバイス領域８６にそれぞれ作り込まれたウエハ構造８０が用意され、半導体装置１Ａの製造方法と同様の工程が実施される。したがって、半導体装置１Ｈの製造方法によっても半導体装置１Ａの製造方法に係る効果と同様の効果が奏される。ゲート電極３０およびゲート端子電極５０がチップ２の中央部に配置された構造は、第２～第７実施形態に適用されてもよい。
　図２５は、第９実施形態に係る半導体装置１Ｉを示す平面図である。図２６は、図２５に示すXXVI-XXVI線に沿う断面図である。半導体装置１Ｉは、前述のチップ２を含む。チップ２は、この形態では、メサ部１１を有さず、平坦な第１主面３を含む。半導体装置１Ｉは、チップ２に形成されたダイオードの一例としてのＳＢＤ（Schottky Barrier Diode）構造１２０を含む。
　半導体装置１Ｉは、第１主面３の内方部に形成されたｎ型のダイオード領域１２１を含む。ダイオード領域１２１は、この形態では、第１半導体領域６の一部を利用して形成されている。
　半導体装置１Ｉは、第１主面３においてダイオード領域１２１を他の領域から区画するｐ型のガード領域１２２を含む。ガード領域１２２は、第１主面３の周縁から内方に間隔を空けて第１半導体領域６の表層部に形成されている。ガード領域１２２は、この形態では、平面視においてダイオード領域１２１を取り囲む環状（この形態では四角環状）に形成されている。ガード領域１２２は、ダイオード領域１２１側の内縁部、および、第１主面３の周縁側の外縁部を有している。
　半導体装置１Ｉは、第１主面３を選択的に被覆する前述の主面絶縁膜２５を含む。主面絶縁膜２５は、ダイオード領域１２１およびガード領域１２２の内縁部を露出させるダイオード開口１２３を有している。主面絶縁膜２５は、第１主面３の周縁から内方に間隔を空けて形成され、第１主面３の周縁部から第１主面３（第１半導体領域６）を露出させている。むろん、主面絶縁膜２５は、第１主面３の周縁部を被覆していてもよい。この場合、主面絶縁膜２５の周縁部は、第１～第４側面５Ａ～５Ｄに連なっていてもよい。
　半導体装置１Ｉは、第１主面３の上に配置された第１極性電極１２４（主面電極）を含む。第１極性電極１２４は、この形態では、「アノード電極」である。第１極性電極１２４は、第１主面３の周縁から内方に間隔を空けて配置されている。第１極性電極１２４は、この形態では、平面視において第１主面３の周縁に沿う四角形状に形成されている。第１極性電極１２４は、主面絶縁膜２５の上からダイオード開口１２３に入り込み、第１主面３およびガード領域１２２の内縁部に電気的に接続されている。
　第１極性電極１２４は、ダイオード領域１２１（第１半導体領域６）とショットキー接合を形成している。これにより、ＳＢＤ構造１２０が形成されている。第１極性電極１２４の平面積は、第１主面３の５０％以上であることが好ましい。第１極性電極１２４の平面積は、第１主面３の７５％以上であることが特に好ましい。第１極性電極１２４は、０．５μｍ以上１５μｍ以下の厚さを有していてもよい。
　第１極性電極１２４は、Ｔｉ系金属膜およびＡｌ系金属膜を含む積層構造を有していてもよい。Ｔｉ系金属膜は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。Ｔｉ系金属膜は、Ｔｉ膜およびＴｉＮ膜を任意の順序で含む積層構造を有していてもよい。Ａｌ系金属膜は、Ｔｉ系金属膜よりも厚いことが好ましい。Ａｌ系金属膜は、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。
　半導体装置１Ｉは、主面絶縁膜２５および第１極性電極１２４を選択的に被覆する前述のアッパー絶縁膜３８を含む。アッパー絶縁膜３８は、第１実施形態の場合と同様、チップ２側からこの順に積層された無機絶縁膜４２および有機絶縁膜４３を含む積層構造を有している。アッパー絶縁膜３８は、この形態では、平面視において第１極性電極１２４の内方部を露出させるコンタクト開口１２５を有し、全周に亘って第１極性電極１２４の周縁部を被覆している。コンタクト開口１２５は、この形態では、平面視において四角形状に形成されている。
　アッパー絶縁膜３８は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成され、第１主面３の周縁との間でダイシングストリート４１を区画している。ダイシングストリート４１は、平面視において第１主面３の周縁に沿って延びる帯状に形成されている。ダイシングストリート４１は、この形態では、平面視において第１主面３の内方部を取り囲む環状（具体的には四角環状）に形成されている。
　ダイシングストリート４１は、この形態では、第１主面３（第１半導体領域６）を露出させている。むろん、主面絶縁膜２５が第１主面３の周縁部を被覆している場合、ダイシングストリート４１は、主面絶縁膜２５を露出させていてもよい。アッパー絶縁膜３８は、第１極性電極１２４の厚さを超える厚さを有していることが好ましい。アッパー絶縁膜３８の厚さは、チップ２の厚さ未満であってもよい。
　半導体装置１Ｉは、第１極性電極１２４の上に配置された端子電極１２６を含む。端子電極１２６は、第１極性電極１２４においてコンタクト開口１２５から露出した部分の上に柱状に立設されている。端子電極１２６は、平面視において第１極性電極１２４の面積未満の面積を有し、第１極性電極１２４の周縁から間隔を空けて第１極性電極１２４の内方部の上に配置されていてもよい。端子電極１２６は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する多角形状（この形態では四角形状）に形成されている。
　端子電極１２６は、端子面１２７および端子側壁１２８を有している。端子面１２７は、第１主面３に沿って平坦に延びている。端子面１２７は、研削痕を有する研削面からなっていてもよい。端子側壁１２８は、この形態では、アッパー絶縁膜３８（具体的には有機絶縁膜４３）の上に位置している。
　つまり、端子電極１２６は、無機絶縁膜４２および有機絶縁膜４３に接する部分を含む。端子側壁１２８は、法線方向Ｚに略鉛直に延びている。「略鉛直」は、湾曲（蛇行）しながら積層方向に延びている形態も含む。端子側壁１２８は、アッパー絶縁膜３８を挟んで第１極性電極１２４に対向する部分を含む。端子側壁１２８は、研削痕を有さない平滑面からなることが好ましい。
　端子電極１２６は、この形態では、端子側壁１２８の下端部において外方に向けて突出した突出部１２９を有している。突出部１２９は、端子側壁１２８の中間部よりもアッパー絶縁膜３８（有機絶縁膜４３）側の領域に形成されている。突出部１２９は、アッパー絶縁膜３８の外面に沿って延び、断面視において端子側壁１２８から先端部に向けて厚さが徐々に小さくなる先細り形状に形成されている。これにより、突出部１２９は、鋭角を成す尖鋭形状の先端部を有している。むろん、突出部１２９を有さない端子電極１２６が形成されてもよい。
　端子電極１２６は、第１極性電極１２４の厚さを超える厚さを有していることが好ましい。端子電極１２６の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。端子電極１２６の厚さは、この形態では、チップ２の厚さを超えている。むろん、端子電極１２６の厚さは、チップ２の厚さ未満であってもよい。
　端子電極１２６の厚さは、１０μｍ以上３００μｍ以下であってもよい。端子電極１２６の厚さは、３０μｍ以上であることが好ましい。端子電極１２６の厚さは、８０μｍ以上２００μｍ以下であることが特に好ましい。端子電極１２６は、第１主面３の５０％以上の平面積を有していることが好ましい。端子電極１２６の平面積は、第１主面３の７５％以上であることが特に好ましい。
　端子電極１２６は、この形態では、第１極性電極１２４側からこの順に積層された第１導体膜１３３および第２導体膜１３４を含む積層構造を有している。第１導体膜１３３は、Ｔｉ系金属膜を含んでいてもよい。第１導体膜１３３は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。
　第１導体膜１３３は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。第１導体膜１３３は、第１極性電極１２４の厚さ未満の厚さを有している。第１導体膜１３３は、コンタクト開口１２５内において第１極性電極１２４を膜状に被覆し、アッパー絶縁膜３８の上に膜状に引き出されている。第１導体膜１３３は、突出部１２９の一部を形成している。第１導体膜１３３は、必ずしも形成されている必要はなく、取り除かれてもよい。
　第２導体膜１３４は、端子電極１２６の本体を形成している。第２導体膜１３４は、Ｃｕ系金属膜を含んでいてもよい。Ｃｕ系金属膜は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）またはＣｕ合金膜であってもよい。第２導体膜１３４は、この形態では、純Ｃｕめっき膜を含む。第２導体膜１３４は、第１極性電極１２４の厚さを超える厚さを有していることが好ましい。第２導体膜１３４の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。第２導体膜１３４の厚さは、この形態では、チップ２の厚さを超えている。
　第２導体膜１３４は、コンタクト開口１２５内において第１導体膜１３３を挟んで第１極性電極１２４を被覆し、第１導体膜１３３を挟んでアッパー絶縁膜３８の上に膜状に引き出されている。第２導体膜１３４は、突出部１２９の一部を形成している。つまり、突出部１２９は、第１導体膜１３３および第２導体膜１３４を含む積層構造を有している。第２導体膜１３４は、突出部１２９内において第１導体膜１３３の厚さを超える厚さを有している。
　半導体装置１Ｉは、第１主面３を被覆する前述の封止絶縁体７１を含む。封止絶縁体７１は、この形態では、第１主面３の上において端子電極１２６の一部を露出させるように端子電極１２６の周囲を被覆している。封止絶縁体７１は、具体的には、端子面１２７を露出させ、端子側壁１２８を被覆している。封止絶縁体７１は、この形態では、突出部１２９を被覆し、突出部１２９を挟んでアッパー絶縁膜３８に対向している。封止絶縁体７１は、端子電極１２６の抜け落ちを抑制する。
　封止絶縁体７１は、アッパー絶縁膜３８を直接被覆する部分を有している。封止絶縁体７１は、アッパー絶縁膜３８を挟んで第１極性電極１２４を被覆している。封止絶縁体７１は、第１主面３の周縁部においてアッパー絶縁膜３８によって区画されたダイシングストリート４１を被覆している。封止絶縁体７１は、この形態では、ダイシングストリート４１において第１主面３（第１半導体領域６）を直接被覆している。むろん、ダイシングストリート４１から主面絶縁膜２５が露出している場合、封止絶縁体７１は、ダイシングストリート４１において主面絶縁膜２５を直接被覆していてもよい。
　封止絶縁体７１は、第１極性電極１２４の厚さを超える厚さを有していることが好ましい。封止絶縁体７１の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。封止絶縁体７１の厚さは、この形態では、チップ２の厚さを超えている。むろん、封止絶縁体７１の厚さは、チップ２の厚さ未満であってもよい。封止絶縁体７１の厚さは、１０μｍ以上３００μｍ以下であってもよい。封止絶縁体７１の厚さは、３０μｍ以上であることが好ましい。封止絶縁体７１の厚さは、８０μｍ以上２００μｍ以下であることが特に好ましい。封止絶縁体７１の厚さは、端子電極１２６の厚さとほぼ等しい。
　封止絶縁体７１は、絶縁主面７２および絶縁側壁７３を有している。絶縁主面７２は、第１主面３に沿って平坦に延びている。絶縁主面７２は、端子面１２７と１つの平坦面を形成している。絶縁主面７２は、研削痕を有する研削面からなっていてもよい。この場合、絶縁主面７２は、端子面１２７と１つの研削面を形成していることが好ましい。
　絶縁側壁７３は、絶縁主面７２の周縁からチップ２に向かって延び、第１～第４側面５Ａ～５Ｄに連なっている。絶縁側壁７３は、絶縁主面７２に対してほぼ直角に形成されている。絶縁側壁７３が絶縁主面７２との間で成す角度は、８８°以上９２°以下であってもよい。絶縁側壁７３は、研削痕を有する研削面からなっていてもよい。絶縁側壁７３は、第１～第４側面５Ａ～５Ｄと１つの研削面を形成していてもよい。
　半導体装置１Ｉは、封止絶縁体７１の上において端子電極１２６を被覆する端子膜１３５を含む。端子膜１３５は、端子電極１２６に電気的に接続されている。端子膜１３５は、平面視において絶縁主面７２の周縁（絶縁側壁７３）から間隔を空けて絶縁主面７２の内方部に配置されている。
　端子膜１３５は、第１極性電極１２４とは異なるレイヤに配置されるため、第１極性電極１２４のレイアウトに起因するデザインルールの制限を殆ど受けない。したがって、端子膜１３５は、端子電極１２６に電気的に接続される限り、任意の平面形状を有することができると同時に、任意の箇所に配置されることができる。
　端子膜１３５は、端子電極１２６の厚さ未満の厚さを有している。端子膜１３５の厚さは、端子電極１２６の１／４以下であることが好ましい。端子膜１３５の厚さは、端子電極１２６の１／１０以下であることが特に好ましい。端子膜１３５の厚さは、アッパー絶縁膜３８の厚さ未満であることが好ましい。端子膜１３５の厚さは、第１極性電極１２４の厚さ未満であってもよい。端子膜１３５の厚さは、膜種に応じて種々の値を採る。端子膜１３５の厚さは、１０ｎｍ以上１５μｍ以下であってもよい。
　端子膜１３５は、端子電極１２６の平面積を超える平面積を有している。端子膜１３５の平面積は、第１極性電極１２４の平面積を超えていることが好ましい。この場合、端子膜１３５は、平面視において第１極性電極１２４の全域を被覆していることが好ましい。さらにこの場合、端子膜１３５は、平面視において第１極性電極１２４およびアッパー絶縁膜３８に重なっていることが好ましい。
　第１主面３が１ｍｍ角以上の平面積を有する場合、端子膜１３５の平面積は０．８ｍｍ角以上であってもよい。この場合、端子膜１３５の平面積は、１ｍｍ角以上であることが特に好ましい。端子膜１３５は、１ｍｍ×１．４ｍｍ以上の平面積を有する多角形状に形成されていてもよい。端子膜１３５は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。むろん、端子膜１３５は、平面視において四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。
　端子膜１３５は、Ａｇ系金属膜、Ａｌ系金属膜、Ｃｕ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜のうちの少なくとも１つを含む単層構造または積層構造をそれぞれ有していてもよい。端子膜１３５は、図８Ａ～図８Ｇに示された第１～第７形態例に係る構成を有していてもよい。
　半導体装置１Ｉは、第２主面４を被覆する第２極性電極１３６（第２主面電極）を含む。第２極性電極１３６は、この形態では「カソード電極」である。第２極性電極１３６は、第２主面４に電気的に接続されている。第２極性電極１３６は、第２主面４から露出した第２半導体領域７とオーミック接触を形成している。第２極性電極１３６は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。
　第２極性電極１３６は、チップ２の周縁から内方に間隔を空けて第２主面４を被覆していてもよい。第２極性電極１３６は、端子膜１３５との間に５００Ｖ以上３０００Ｖ以下の電圧が印加されるように構成される。つまり、チップ２は、第１主面３および第２主面４の間に５００Ｖ以上３０００Ｖ以下の電圧が印加されるように形成されている。
　以上、半導体装置１Ｉは、チップ２、第１極性電極１２４（主面電極）、端子電極１２６、封止絶縁体７１および少なくとも１つ（この形態では１つ）の端子膜１３５を含む。チップ２は、第１主面３を有している。第１極性電極１２４は、第１主面３の上に配置されている。端子電極１２６は、第１極性電極１２４の上に配置されている。封止絶縁体７１は、端子電極１２６の一部を露出させるように端子電極１２６の周囲を被覆している。端子膜１３５は、端子電極１２６を被覆している。
　この構造によれば、端子膜１３５によって端子電極１２６に対する半田、金属ペースト、ボンディングワイヤ等の接続強度を向上できる。また、端子膜１３５によれば、半田、金属ペースト、ボンディングワイヤ等の接続時の衝撃を緩和できる。また、この構造によれば、封止絶縁体７１によって外力や湿気から封止対象物を保護できる。つまり、外力に起因するダメージや湿気に起因する劣化から封止対象物を保護できる。これにより、形状不良や電気的特性の変動を抑制できる。よって、信頼性を向上できる半導体装置１Ｉを提供できる。
　このように、半導体装置１Ｉによれば、半導体装置１Ａに係る効果と同様の効果が奏される。半導体装置１Ｉの製造方法では、半導体装置１Ｉに対応した構造がデバイス領域８６にそれぞれ作り込まれたウエハ構造８０が用意され、半導体装置１Ａの製造方法と同様の工程が実施される。したがって、半導体装置１Ｉの製造方法によっても半導体装置１Ａの製造方法に係る効果と同様の効果が奏される。
　以下、各実施形態に適用される変形例が示される。図２７は、各実施形態に適用されるチップ２の変形例を示す断面図である。図２７では、一例として、変形例に係るチップ２が半導体装置１Ａに適用された形態が示されている。しかし、変形例に係るチップ２は、第２～第９実施形態に適用されてもよい。
　図２７を参照して、半導体装置１Ａは、チップ２の内部において第２半導体領域７を有さず、第１半導体領域６のみを含んでいてもよい。この場合、第１半導体領域６は、チップ２の第１主面３、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。つまり、チップ２は、この形態では、半導体基板を有さず、エピタキシャル層からなる単層構造を有している。このようなチップ２は、前述の図１１Ｉの工程において、第２半導体領域７（半導体基板）を完全に除去することによって形成される。
　図２８は、各実施形態に適用される封止絶縁体７１の変形例を示す断面図である。図２８では、一例として、変形例に係る封止絶縁体７１が半導体装置１Ａに適用された形態が示されている。しかし、変形例に係る封止絶縁体７１は、第２～第９実施形態に適用されてもよい。図２８を参照して、半導体装置１Ａは、アッパー絶縁膜３８の全域を被覆する封止絶縁体７１を含んでいてもよい。
　この場合、第１～第８実施形態では、アッパー絶縁膜３８に接しないゲート端子電極５０およびアッパー絶縁膜３８に接しないソース端子電極６０が形成される。この場合、封止絶縁体７１は、ゲート電極３０およびソース電極３２を直接被覆する部分を有していてもよい。一方、第９実施形態では、アッパー絶縁膜３８に接しない端子電極１２６が形成される。この場合、封止絶縁体７１は、第１極性電極１２４を直接被覆する部分を有していてもよい。
　以下、第１～第９実施形態に係る半導体装置１Ａ～１Ｉが搭載されるパッケージの形態例が示される。図２９は、第１～第８実施形態に係る半導体装置１Ａ～１Ｈが搭載されるパッケージ２０１Ａを示す平面図である。パッケージ２０１Ａは、「半導体パッケージ」または「半導体モジュール」と称されてもよい。
　図２９を参照して、パッケージ２０１Ａは、直方体形状のパッケージ本体２０２を含む。パッケージ本体２０２は、モールド樹脂からなり、封止絶縁体７１と同様にマトリクス樹脂（たとえばエポキシ樹脂）、複数のフィラーおよび複数の可撓化粒子（可撓化剤）を含む。パッケージ本体２０２は、一方側の第１面２０３、他方側の第２面２０４、ならびに、第１面２０３および第２面２０４を接続する第１～第４側壁２０５Ａ～２０５Ｄを有している。
　第１面２０３および第２面２０４は、それらの法線方向Ｚから見た平面視において四角形状に形成されている。第１側壁２０５Ａおよび第２側壁２０５Ｂは、第１方向Ｘに延び、第１方向Ｘに直交する第２方向Ｙに対向している。第３側壁２０５Ｃおよび第４側壁２０５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　パッケージ２０１Ａは、パッケージ本体２０２内に配置された金属板２０６（導体板）を含む。金属板２０６は、「ダイパッド」と称されてもよい。金属板２０６は、平面視において四角形状（具体的には長方形状）に形成されている。金属板２０６は、第１側壁２０５Ａからパッケージ本体２０２の外部に引き出された引き出し板部２０７を含む。引き出し板部２０７は、円形の貫通孔２０８を有している。金属板２０６は、第２面２０４から露出していてもよい。
　パッケージ２０１Ａは、パッケージ本体２０２の内部から外部に引き出された複数（この形態では３個）のリード端子２０９を含む。複数のリード端子２０９は、第２側壁２０５Ｂ側に配置されている。複数のリード端子２０９は、第２側壁２０５Ｂの直交方向（つまり第２方向Ｙ）に延びる帯状にそれぞれ形成されている。複数のリード端子２０９のうちの両サイドのリード端子２０９は、金属板２０６から間隔を空けて配置され、中央のリード端子２０９は金属板２０６と一体的に形成されている。金属板２０６に接続されるリード端子２０９の配置は任意である。
　パッケージ２０１Ａは、パッケージ本体２０２内において金属板２０６の上に配置された半導体装置２１０を含む。半導体装置２１０は、第１～第８実施形態に係る半導体装置１Ａ～１Ｈのいずれか一つからなる。半導体装置２１０は、ドレイン電極７７を金属板２０６に対向させた姿勢で金属板２０６の上に配置され、金属板２０６に電気的に接続されている。
　パッケージ２０１Ａは、ドレイン電極７７および金属板２０６の間に介在され、半導体装置２１０を金属板２０６に接合させる導電接着剤２１１を含む。導電接着剤２１１は、半田または金属ペーストを含んでいてもよい。半田は、鉛フリー半田であってもよい。金属ペーストは、Ａｕ、ＡｇおよびＣｕのうちの少なくとも１つを含んでいてもよい。Ａｇペーストは、Ａｇ焼結ペーストからなっていてもよい。
　パッケージ２０１Ａは、パッケージ本体２０２内においてリード端子２０９および半導体装置２１０に電気的に接続された少なくとも１つ（この形態では複数）の導線２１２（導電接続部材）を含む。導線２１２は、この形態では、金属ワイヤ（つまりボンディングワイヤ）からなる。導線２１２は、Ａｕワイヤ、ＣｕワイヤおよびＡｌワイヤのうちの少なくとも１つを含んでいてもよい。むろん、導線２１２は、金属ワイヤに代えて金属クリップ等に金属板からなっていてもよい。
　少なくとも１つ（この形態では１つ）の導線２１２は、ゲート端子膜７４およびリード端子２０９に電気的に接続されている。少なくとも１つ（この形態では４つ）の導線２１２は、ソース端子膜７５およびリード端子２０９に電気的に接続されている。ソース端子膜７５がセンス端子膜１０５（図１６参照）を含む場合、センス端子膜１０５に対応したリード端子２０９、ならびに、センス端子膜１０５およびリード端子２０９に接続される導線２１２がさらに設けられる。
　図３０は、第９実施形態に係る半導体装置１Ｉが搭載されるパッケージ２０１Ｂを示す平面図である。パッケージ２０１Ｂは、「半導体パッケージ」または「半導体モジュール」と称されてもよい。図３０を参照して、パッケージ２０１Ｂは、パッケージ本体２０２、金属板２０６、複数（この形態では２つ）のリード端子２０９、半導体装置２１３、導電接着剤２１１および複数の導線２１２を含む。以下、パッケージ２０１Ａと異なる点が説明される。
　複数のリード端子２０９のうちの一方のリード端子２０９は、金属板２０６から間隔を空けて配置され、他方のリード端子２０９は金属板２０６と一体的に形成されている。半導体装置２１３は、パッケージ本体２０２内において金属板２０６の上に配置されている。半導体装置２１３は、第９実施形態に係る半導体装置１Ｉからなる。半導体装置２１３は、第２極性電極１３６を金属板２０６に対向させた姿勢で金属板２０６の上に配置され、金属板２０６に電気的に接続されている。
　導電接着剤２１１は、第２極性電極１３６および金属板２０６の間に介在され、半導体装置２１３を金属板２０６に接合させている。少なくとも１つ（この形態では４つ）の導線２１２は、端子膜１３５およびリード端子２０９に電気的に接続されている。
　図３１は、第１～第８実施形態に係る半導体装置１Ａ～１Ｈおよび第９実施形態に係る半導体装置１Ｉが搭載されるパッケージ２０１Ｃを示す斜視図である。図３２は、図３１に示すパッケージ２０１Ｃの分解斜視図である。図３３は、図３１に示すXXXIII-XXXIII線に沿う断面図である。パッケージ２０１Ｃは、「半導体パッケージ」または「半導体モジュール」と称されてもよい。
　図３１～図３３を参照して、パッケージ２０１Ｃは、直方体形状のパッケージ本体２２２を含む。パッケージ本体２２２は、モールド樹脂からなり、封止絶縁体７１と同様にマトリクス樹脂（たとえばエポキシ樹脂）、複数のフィラーおよび複数の可撓化粒子（可撓化剤）を含む。パッケージ本体２２２は、一方側の第１面２２３、他方側の第２面２２４、ならびに、第１面２２３および第２面２２４を接続する第１～第４側壁２２５Ａ～２２５Ｄを有している。
　第１面２２３および第２面２２４は、それらの法線方向Ｚから見た平面視において四角形状（この形態では長方形状）に形成されている。第１側壁２２５Ａおよび第２側壁２２５Ｂは、第１面２２３に沿う第１方向Ｘに延び、第２方向Ｙに対向している。第１側壁２２５Ａおよび第２側壁２２５Ｂは、パッケージ本体２２２の長辺を形成している。第３側壁２２５Ｃおよび第４側壁２２５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。第３側壁２２５Ｃおよび第４側壁２２５Ｄは、パッケージ本体２２２の短辺を形成している。
　パッケージ２０１Ｃは、パッケージ本体２２２の内外に配置された第１金属板２２６を含む。第１金属板２２６は、パッケージ本体２２２の第１面２２３側に配置され、第１パッド部２２７および第１リード端子２２８を含む。第１パッド部２２７は、パッケージ本体２２２内において第１方向Ｘに延びる長方形状に形成され、第１面２２３から露出している。
　第１リード端子２２８は、第１パッド部２２７から第１側壁２２５Ａに向けて第２方向Ｙに延びる帯状に引き出され、第１側壁２２５Ａを貫通してパッケージ本体２２２から露出している。第１リード端子２２８は、平面視において第４側壁２２５Ｄ側に配置されている。第１リード端子２２８は、第１面２２３および第２面２２４から間隔を空けて第１側壁２２５Ａから露出している。
　パッケージ２０１Ｃは、パッケージ本体２２２の内外に配置された第２金属板２３０を含む。第２金属板２３０は、第１金属板２２６から法線方向Ｚに間隔を空けてパッケージ本体２２２の第２面２２４側に配置され、第２パッド部２３１および第２リード端子２３２を含む。第２パッド部２３１は、パッケージ本体２２２内において第１方向Ｘに延びる長方形状に形成され、第２面２２４から露出している。
　第２リード端子２３２は、第２パッド部２３１から第１側壁２２５Ａに向けて第２方向Ｙに延びる帯状に引き出され、第１側壁２２５Ａを貫通してパッケージ本体２２２から露出している。第２リード端子２３２は、平面視において第３側壁２２５Ｃ側に配置されている。第２リード端子２３２は、第１面２２３および第２面２２４から間隔を空けて第１側壁２２５Ａから露出している。
　第２リード端子２３２は、法線方向Ｚに関して第１リード端子２２８とは異なる厚さ位置から引き出されている。第２リード端子２３２は、この形態では、第１リード端子２２８から第２面２２４側に間隔を空けて形成され、第１方向Ｘに第１リード端子２２８と対向していない。第２リード端子２３２は、第２方向Ｙに関して第１リード端子２２８とは異なる長さを有している。
　パッケージ２０１Ｃは、パッケージ本体２２２の内部から外部に引き出された複数（この形態では５つ）の第３リード端子２３４を含む。複数の第３リード端子２３４は、この形態では、第１パッド部２２７および第２パッド部２３１の間の厚さ範囲に配置されている。複数の第３リード端子２３４は、パッケージ本体２２２内から第２側壁２２５Ｂに向けて第２方向Ｙに延びる帯状に引き出され、第２側壁２２５Ｂを貫通してパッケージ本体２２２から露出している。
　複数の第３リード端子２３４の配置は任意である。複数の第３リード端子２３４は、この形態では、平面視において第２リード端子２３２と同一直線上に位置するように第３側壁２２５Ｃ側に配置されている。複数の第３リード端子２３４は、パッケージ本体２２２外に位置する部分において第１面２２３および／または第２面２２４に向けて窪んだ湾曲部を有していてもよい。
　パッケージ２０１Ｃは、パッケージ本体２２２内に配置された第１半導体装置２３５を含む。第１半導体装置２３５は、第１～第８実施形態に係る半導体装置１Ａ～１Ｈのいずれか一つからなる。第１半導体装置２３５は、第１パッド部２２７および第２パッド部２３１の間に配置されている。第１半導体装置２３５は、平面視において第３側壁２２５Ｃ側に配置されている。第１半導体装置２３５は、ドレイン電極７７を第２金属板２３０（第２パッド部２３１）に対向させた姿勢で第２金属板２３０の上に配置され、第２金属板２３０に電気的に接続されている。
　パッケージ２０１Ｃは、第１半導体装置２３５から間隔を空けてパッケージ本体２２２内に配置された第２半導体装置２３６を含む。第２半導体装置２３６は、第９実施形態に係る半導体装置１Ｉからなる。第２半導体装置２３６は、第１パッド部２２７および第２パッド部２３１の間に配置されている。第２半導体装置２３６は、平面視において第４側壁２２５Ｄ側に配置されている。第２半導体装置２３６は、第２極性電極１３６を第２金属板２３０（第２パッド部２３１）に対向させた姿勢で第２金属板２３０の上に配置され、第２金属板２３０に電気的に接続されている。
　パッケージ２０１Ｃは、パッケージ本体２２２内にそれぞれ配置された第１導体スペーサ２３７（第１導電接続部材）および第２導体スペーサ２３８（第２導電接続部材）を含む。第１導体スペーサ２３７は、第１半導体装置２３５および第１パッド部２２７の間に介在され、第１半導体装置２３５および第１パッド部２２７に電気的に接続されている。第２導体スペーサ２３８は、第２半導体装置２３６および第１パッド部２２７の間に介在され、第２半導体装置２３６および第１パッド部２２７に電気的に接続されている。
　第１導体スペーサ２３７および第２導体スペーサ２３８は、金属板（たとえばＣｕ系金属板）をそれぞれ含んでいてもよい。第２導体スペーサ２３８は、この形態では、第１導体スペーサ２３７とは別体からなるが、第１導体スペーサ２３７と一体的に形成されていてもよい。
　パッケージ２０１Ｃは、第１～第６導電接着剤２３９Ａ～２３９Ｆを含む。第１～第６導電接着剤２３９Ａ～２３９Ｆは、半田または金属ペーストを含んでいてもよい。半田は、鉛フリー半田であってもよい。金属ペーストは、Ａｕ、ＡｇおよびＣｕのうちの少なくとも１つを含んでいてもよい。Ａｇペーストは、Ａｇ焼結ペーストからなっていてもよい。
　第１導電接着剤２３９Ａは、ドレイン電極７７および第２パッド部２３１の間に介在され、第１半導体装置２３５を第２パッド部２３１に接続している。第２導電接着剤２３９Ｂは、第２極性電極１３６および第２パッド部２３１の間に介在され、第２半導体装置２３６を第２パッド部２３１に接続している。
　第３導電接着剤２３９Ｃは、ソース端子膜７５および第１導体スペーサ２３７の間に介在され、第１導体スペーサ２３７をソース端子膜７５に接続している。第４導電接着剤２３９Ｄは、端子膜１３５および第２導体スペーサ２３８の間に介在され、第２導体スペーサ２３８を端子膜１３５に接続している。
　第５導電接着剤２３９Ｅは、第１パッド部２２７および第１導体スペーサ２３７の間に介在され、第１導体スペーサ２３７を第１パッド部２２７に接続している。第６導電接着剤２３９Ｆは、第１パッド部２２７および第２導体スペーサ２３８の間に介在され、第２導体スペーサ２３８を第１パッド部２２７に接続している。
　パッケージ２０１Ｃは、パッケージ本体２２２内において第１半導体装置２３５のゲート端子膜７４および少なくとも１つ（この形態では複数）の第３リード端子２３４に電気的に接続された少なくとも１つ（この形態では複数）の導線２４０（導電接続部材）を含む。導線２４０は、この形態では、金属ワイヤ（つまりボンディングワイヤ）からなる。
　導線２４０は、金ワイヤ、銅ワイヤおよびアルミニウムワイヤのうちの少なくとも１つを含んでいてもよい。むろん、導線２４０は、金属ワイヤに代えて金属クリップ等に金属板からなっていてもよい。ソース端子膜７５がセンス端子膜１０５（図１６参照）を含む場合、センス端子膜１０５および第３リード端子２３４に接続される導線２４０がさらに設けられる。
　この形態では、ソース端子膜７５が、第１導体スペーサ２３７を介して第１パッド部２２７に接続された例が示された。しかし、ソース端子膜７５は、第１導体スペーサ２３７を介さずに第３導電接着剤２３９Ｃによって第１パッド部２２７に接続されてもよい。また、この形態では、端子膜１３５が、第２導体スペーサ２３８を介して第１パッド部２２７に接続された例が示された。しかし、端子膜１３５は、第２導体スペーサ２３８を介さずに第４導電接着剤２３９Ｄによって第１パッド部２２７に接続されてもよい。
　前述の各実施形態はさらに他の形態で実施できる。たとえば、前述の第１～第９実施形態で開示された特徴は、それらの間で適宜組み合わされることができる。すなわち、前述の第１～第９実施形態で開示された特徴のうちの少なくとも２つの特徴を同時に含む形態が採用されてもよい。
　前述の各実施形態では、メサ部１１を有するチップ２が示された。しかし、メサ部１１を有さず、平坦に延びる第１主面３を有するチップ２が採用されてもよい。この場合、サイドウォール構造２６は取り除かれる。
　前述の各実施形態では、ソース配線３７を有する形態が示された。しかし、ソース配線３７を有さない形態が採用されてもよい。前述の各実施形態では、チップ２の内部においてチャネルを制御するトレンチゲート型のゲート構造１５が示された。しかし、第１主面３の上からチャネルを制御するプレーナゲート型のゲート構造１５が採用されてもよい。
　前述の各実施形態では、ＭＩＳＦＥＴ構造１２およびＳＢＤ構造１２０が異なるチップ２に形成された形態が示された。しかし、ＭＩＳＦＥＴ構造１２およびＳＢＤ構造１２０は、同一のチップ２において第１主面３の異なる領域に形成されていてもよい。この場合、ＳＢＤ構造１２０は、ＭＩＳＦＥＴ構造１２の還流ダイオードとして形成されていてもよい。
　前述の各実施形態では、「第１導電型」が「ｎ型」であり、「第２導電型」が「ｐ型」である形態が示された。しかし、前述の各実施形態において、「第１導電型」が「ｐ型」であり、「第２導電型」が「ｎ型」である形態が採用されてもよい。この場合の具体的な構成は、前述の説明および添付図面において、「ｎ型」を「ｐ型」に置き換えると同時に、「ｐ型」を「ｎ型」に置き換えることによって得られる。
　前述の各実施形態では、「ｎ型」の第２半導体領域７が示された。しかし、第２半導体領域７は、「ｐ型」であってもよい。この場合、ＭＩＳＦＥＴ構造１２に代えてＩＧＢＴ（Insulated Gate Bipolar Transistor）構造が形成される。この場合、前述の説明において、ＭＩＳＦＥＴ構造１２の「ソース」がＩＧＢＴ構造の「エミッタ」に置き換えられ、ＭＩＳＦＥＴ構造１２の「ドレイン」がＩＧＢＴ構造の「コレクタ」に置き換えられる。むろん、チップ２がエピタキシャル層からなる単層構造を有している場合、「ｐ型」の第２半導体領域７はイオン注入法によってチップ２（エピタキシャル層）の第２主面４の表層部に導入されたｐ型不純物を有していてもよい。
　前述の各実施形態では、第１方向Ｘおよび第２方向Ｙが第１～第４側面５Ａ～５Ｄの延在方向によって規定された。しかし、第１方向Ｘおよび第２方向Ｙは、互いに交差（具体的には直交）する関係を維持する限り、任意の方向であってもよい。たとえば、第１方向Ｘは第１～第４側面５Ａ～５Ｄに交差する方向であり、第２方向Ｙは第１～第４側面５Ａ～５Ｄに交差する方向であってもよい。
　以下、この明細書および図面から抽出される特徴例が示される。以下、括弧内の英数字等は前述の実施形態における対応構成要素等を表すが、各項目の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、必要に応じて「ワイドバンドギャップ半導体装置」、「ＳｉＣ半導体装置」、「半導体スイッチング装置」または「半導体整流装置」に置き換えられてもよい。
　［Ａ１］主面（３）を有するチップ（２）と、前記主面（３）の上に配置された主面電極（３０、３２、１２４）と、前記主面電極（３０、３２、１２４）の上に配置された端子電極（５０、６０、１２６）と、前記端子電極（５０、６０、１２６）の一部を露出させるように前記主面（３）の上で前記端子電極（５０、６０、１２６）の周囲を被覆する封止絶縁体（７１）と、前記端子電極（５０、６０、１２６）を被覆する端子膜（７４、７５、１３５）と、を含む、半導体装置（１Ａ～１Ｉ）。
　［Ａ２］前記端子膜（７４、７５、１３５）は、前記端子電極（５０、６０、１２６）よりも薄い、Ａ１に記載の半導体装置（１Ａ～１Ｉ）。
　［Ａ３］前記端子電極（５０、６０、１２６）は、前記主面電極（３０、３２、１２４）よりも厚く、前記封止絶縁体（７１）は、前記主面電極（３０、３２、１２４）よりも厚い、Ａ１またはＡ２に記載の半導体装置（１Ａ～１Ｉ）。
　［Ａ４］前記端子電極（５０、６０、１２６）は、前記チップ（２）よりも厚く、前記封止絶縁体（７１）は、前記チップ（２）よりも厚い、Ａ１～Ａ３のいずれか一つに記載の半導体装置（１Ａ～１Ｉ）。
　［Ａ５］前記封止絶縁体（７１）は、熱硬化性樹脂を含む、Ａ１～Ａ４のいずれか一つに記載の半導体装置（１Ａ～１Ｉ）。
　［Ａ６］前記端子膜（７４、７５、１３５）は、Ａｇ系金属膜、Ａｌ系金属膜、Ｃｕ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜のうちの少なくとも１つを含む、Ａ１～Ａ５のいずれか一つに記載の半導体装置（１Ａ～１Ｉ）。
　［Ａ７］前記端子膜（７４、７５、１３５）は、前記端子電極（５０、６０、１２６）側からこの順に積層されたＮｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜を含む積層構造を有している、Ａ６に記載の半導体装置（１Ａ～１Ｉ）。
　［Ａ８］前記端子膜（７４、７５、１３５）は、前記端子電極（５０、６０、１２６）側からこの順に積層されたＮｉ系金属膜およびＡｕ系金属膜を含む積層構造を有している、Ａ６に記載の半導体装置（１Ａ～１Ｉ）。
　［Ａ９］前記端子電極（５０、６０、１２６）は、断面視において柱状に立設されている、Ａ１～Ａ８のいずれか一つに記載の半導体装置（１Ａ～１Ｉ）。
　［Ａ１０］前記端子電極（５０、６０、１２６）は、Ｃｕ系金属を含む、Ａ１～Ａ９のいずれか一つに記載の半導体装置（１Ａ～１Ｉ）。
　［Ａ１１］前記端子電極（５０、６０、１２６）は、端子面（５１、６１、１２７）および端子側壁（５２、６２、１２８）を有し、前記封止絶縁体（７１）は、前記端子面（５１、６１、１２７）を露出させ、前記端子側壁（５２、６２、１２８）を被覆し、前記端子膜（７４、７５、１３５）は、前記端子面（５１、６１、１２７）を被覆している、Ａ１～Ａ１０のいずれか一つに記載の半導体装置（１Ａ～１Ｉ）。
　［Ａ１２］前記封止絶縁体（７１）は、前記端子面（５１、６１、１２７）と１つの平坦面を形成する絶縁主面（７２）を有し、前記端子膜（７４、７５、１３５）は、前記絶縁主面（７２）を被覆する部分を有している、Ａ１１に記載の半導体装置（１Ａ～１Ｉ）。
　［Ａ１３］前記チップ（２）は、側面（５Ａ～５Ｄ）を有し、前記封止絶縁体（７１）は、前記側面（５Ａ～５Ｄ）と１つの平坦面を形成する絶縁側壁（７３）を有している、Ａ１～Ａ１２のいずれか一つに記載の半導体装置（１Ａ～１Ｉ）。
　［Ａ１４］前記主面電極（３０、３２、１２４）を部分的に被覆する絶縁膜（３８）をさらに含み、前記封止絶縁体（７１）は、前記絶縁膜（３８）を挟んで前記主面電極（３０、３２、１２４）を被覆する部分を有している、Ａ１～Ａ１３のいずれか一つに記載の半導体装置（１Ａ～１Ｉ）。
　［Ａ１５］前記端子電極（５０、６０、１２６）は、前記絶縁膜（３８）を直接被覆する部分を有している、Ａ１４に記載の半導体装置（１Ａ～１Ｉ）。
　［Ａ１６］前記絶縁膜（３８）は、無機絶縁膜（４２）および有機絶縁膜（４３）のいずれか一方または双方を含む、Ａ１４またはＡ１５に記載の半導体装置（１Ａ～１Ｉ）。
　［Ａ１７］前記チップ（２）は、基板（７）およびエピタキシャル層（６）を含む積層構造を有し、前記エピタキシャル層（６）によって形成された前記主面（３）を含む、Ａ１～Ａ１６のいずれか一つに記載の半導体装置（１Ａ～１Ｉ）。
　［Ａ１８］前記エピタキシャル層（６）は、前記基板（７）よりも厚い、Ａ１７に記載の半導体装置（１Ａ～１Ｉ）。
　［Ａ１９］前記チップ（２）は、エピタキシャル層（６）からなる単層構造を有している、Ａ１～Ａ１６のいずれか一つに記載の半導体装置（１Ａ～１Ｉ）。
　［Ａ２０］前記チップ（２）は、ワイドバンドギャップ半導体の単結晶を含む、Ａ１～Ａ１９のいずれか一つに記載の半導体装置（１Ａ～１Ｉ）。
　［Ｂ１］主面（８２）を有するウエハ（８１）、および、前記主面（８２）の上に配置された主面電極（３０、３２、１２４）を含むウエハ構造（８０）を用意する工程と、前記主面電極（３０、３２、１２４）の上に端子電極（５０、６０、１２６）を形成する工程と、前記端子電極（５０、６０、１２６）の一部を露出させるように前記主面（８２）の上で前記端子電極（５０、６０、１２６）の周囲を被覆する封止絶縁体（７１）を形成する工程と、前記端子電極（５０、６０、１２６）を被覆する端子膜（７４、７５、１３５）を形成する工程と、を含む、半導体装置（１Ａ～１Ｉ）の製造方法。
　［Ｂ２］前記端子膜（７４、７５、１３５）の形成工程は、前記端子電極（５０、６０、１２６）よりも薄い前記端子膜（７４、７５、１３５）を形成する工程を含む、Ｂ１に記載の半導体装置（１Ａ～１Ｉ）の製造方法。
　［Ｂ３］前記端子電極（５０、６０、１２６）の形成工程は、前記主面電極（３０、３２、１２４）よりも厚い前記端子電極（５０、６０、１２６）を形成する工程を含み、前記封止絶縁体（７１）の形成工程は、前記主面電極（３０、３２、１２４）よりも厚い前記封止絶縁体（７１）を形成する工程を含む、Ｂ１またはＢ２に記載の半導体装置（１Ａ～１Ｉ）の製造方法。
　［Ｂ４］前記封止絶縁体（７１）の形成工程後、前記ウエハ（８１）を薄化する工程をさらに含む、Ｂ１～Ｂ３のいずれか一つに記載の半導体装置（１Ａ～１Ｉ）の製造方法。
　［Ｂ５］前記ウエハ（８１）の薄化工程は、前記端子電極（５０、６０、１２６）の厚さ未満になるまで前記ウエハ（８１）を薄化する工程を含む、Ｂ４に記載の半導体装置（１Ａ～１Ｉ）の製造方法。
　［Ｂ６］前記封止絶縁体（７１）の形成工程は、熱硬化性樹脂を含む前記封止絶縁体（７１）を形成する工程を含む、Ｂ１～Ｂ５のいずれか一つに記載の半導体装置（１Ａ～１Ｉ）の製造方法。
　［Ｂ７］前記端子膜（７４、７５、１３５）の形成工程は、前記端子電極（５０、６０、１２６）の上にＡｇ系金属膜、Ａｌ系金属膜、Ｃｕ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜のうちの少なくとも１つを形成する工程を含む、Ｂ１～Ｂ６のいずれか一つに記載の半導体装置（１Ａ～１Ｉ）の製造方法。
　［Ｂ８］前記端子膜（７４、７５、１３５）の形成工程は、前記端子電極（５０、６０、１２６）側からＮｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜をこの順に形成する工程を含む、Ｂ７に記載の半導体装置（１Ａ～１Ｉ）の製造方法。
　［Ｂ９］前記端子膜（７４、７５、１３５）の形成工程は、前記端子電極（５０、６０、１２６）側からＮｉ系金属膜およびＡｕ系金属膜をこの順に形成する工程を含む、Ｂ７に記載の半導体装置（１Ａ～１Ｉ）の製造方法。
　［Ｂ１０］前記端子電極（５０、６０、１２６）の形成工程は、断面視において前記端子電極（５０、６０、１２６）を柱状に形成する工程を含む、Ｂ１～Ｂ９のいずれか一つに記載の半導体装置（１Ａ～１Ｉ）の製造方法。
　［Ｂ１１］前記端子電極（５０、６０、１２６）の形成工程は、前記主面電極（３０、３２、１２４）を被覆する導体膜（８９）を形成する工程と、前記導体膜（８９）のうち前記主面電極（３０、３２、１２４）を被覆する部分を露出させるマスク（９０）を前記導体膜（８９）の上に形成する工程と、前記導体膜（８９）のうち前記マスク（９０）から露出した部分の上に導電体（９５）を堆積させる工程と、を含む、Ｂ１～Ｂ１０のいずれか一つに記載の半導体装置（１Ａ～１Ｉ）の製造方法。
　［Ｂ１２］前記封止絶縁体（７１）の形成工程は、前記端子電極（５０、６０、１２６）の全域を被覆する前記封止絶縁体（７１）を形成する工程、および、前記端子電極（５０、６０、１２６）が露出するまで前記封止絶縁体（７１）を部分的に除去する工程を含む、Ｂ１～Ｂ１１のいずれか一つに記載の半導体装置（１Ａ～１Ｉ）の製造方法。
　［Ｂ１３］前記封止絶縁体（７１）の除去工程は、研削法によって前記封止絶縁体（７１）を部分的に除去する工程を含む、Ｂ１２に記載の半導体装置（１Ａ～１Ｉ）の製造方法。
　［Ｂ１４］デバイス領域（８６）および前記デバイス領域（８６）を区画する切断予定ライン（８７）が設定された前記主面（８２）を有する前記ウエハ（８１）、および、前記デバイス領域（８６）において前記主面（８２）の上に配置された前記主面電極（３０、３２、１２４）を含む前記ウエハ構造（８０）を用意する工程と、前記封止絶縁体（７１）の形成工程後、前記切断予定ライン（８７）に沿って前記ウエハ（８１）および前記封止絶縁体（７１）を切断する工程と、をさらに含む、Ｂ１～Ｂ１３のいずれか一つに記載の半導体装置（１Ａ～１Ｉ）の製造方法。
　［Ｂ１５］前記端子電極（５０、６０、１２６）の形成工程は、前記デバイス領域（８６）の平面積に対して５０％以上の占有率となる平面積を有する前記端子電極（５０、６０、１２６）を形成する工程を含み、前記端子膜（７４、７５、１３５）の形成工程は、前記デバイス領域（８６）の平面積に対して５０％以上の占有率となる平面積を有する前記端子膜（７４、７５、１３５）を形成する工程を含む、Ｂ１４に記載の半導体装置（１Ａ～１Ｉ）の製造方法。
　［Ｂ１６］前記ウエハ構造（８０）は、前記主面電極（３０、３２、１２４）を部分的に被覆する絶縁膜（３８）を含み、前記封止絶縁体（７１）の形成工程は、前記絶縁膜（３８）を挟んで前記主面電極（３０、３２、１２４）を被覆する部分を有する前記封止絶縁体（７１）を形成する工程を含む、Ｂ１～Ｂ１５のいずれか一つに記載の半導体装置（１Ａ～１Ｉ）の製造方法。
　［Ｂ１７］前記端子電極（５０、６０、１２６）の形成工程は、前記絶縁膜（３８）を直接被覆する前記端子電極（５０、６０、１２６）を形成する工程を含む、Ｂ１６に記載の半導体装置（１Ａ～１Ｉ）の製造方法。
　［Ｂ１８］前記絶縁膜（３８）は、無機絶縁膜（４２）および有機絶縁膜（４３）のいずれか一方または双方を含む、Ｂ１６またはＢ１７に記載の半導体装置（１Ａ～１Ｉ）の製造方法。
　［Ｂ１９］前記ウエハ（８１）は、基板（７）およびエピタキシャル層（６）を含む積層構造を有し、前記エピタキシャル層（６）によって形成された前記主面（８２）を有している、Ｂ１～Ｂ１７のいずれか一つに記載の半導体装置（１Ａ～１Ｉ）の製造方法。
　［Ｂ２０］前記ウエハ（８１）は、ワイドバンドギャップ半導体の単結晶を含む、Ｂ１～Ｂ１９のいずれか一つに記載の半導体装置（１Ａ～１Ｉ）の製造方法。
　以上、実施形態について詳細に説明してきたが、これらは技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
１Ａ　　半導体装置
１Ｂ　　半導体装置
１Ｃ　　半導体装置
１Ｄ　　半導体装置
１Ｅ　　半導体装置
１Ｆ　　半導体装置
１Ｇ　　半導体装置
１Ｈ　　半導体装置
１Ｉ　　半導体装置
２　　　チップ
３　　　第１主面
５Ａ　　第１側面
５Ｂ　　第２側面
５Ｃ　　第３側面
５Ｄ　　第４側面
６　　　第１半導体領域（エピタキシャル層）
７　　　第２半導体領域（基板）
３０　　ゲート電極（主面電極）
３２　　ソース電極（主面電極）
３８　　アッパー絶縁膜
４２　　無機絶縁膜
４３　　有機絶縁膜
５０　　ゲート端子電極
５１　　ゲート端子面
５２　　ゲート端子側壁
６０　　ソース端子電極
６１　　ソース端子面
６２　　ソース端子側壁
７１　　封止絶縁体
７２　　絶縁主面
７３　　絶縁側壁
７４　　ゲート端子膜
７５　　ソース端子膜
８０　　ウエハ構造
８１　　ウエハ
８２　　第１ウエハ主面
８６　　デバイス領域
８７　　切断予定ライン
８９　　第２ベース導体膜
９０　　レジストマスク
９２　　第２開口
９５　　第３ベース導体膜（導電体）
１２４　第１極性電極（主面電極）
１２６　端子電極
１２７　端子面
１２８　端子側壁
１３５　端子膜

Claims (20)

  1. 　主面を有するチップと、
    　前記主面の上に配置された主面電極と、
    　前記主面電極の上に配置された端子電極と、
    　前記端子電極の一部を露出させるように前記主面の上で前記端子電極の周囲を被覆する封止絶縁体と、
    　前記端子電極を被覆する端子膜と、を含む、半導体装置。
  2. 　前記端子膜は、前記端子電極よりも薄い、請求項１に記載の半導体装置。
  3. 　前記端子電極は、前記主面電極よりも厚く、
    　前記封止絶縁体は、前記主面電極よりも厚い、請求項１または２に記載の半導体装置。
  4. 　前記端子電極は、前記チップよりも厚く、
    　前記封止絶縁体は、前記チップよりも厚い、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記封止絶縁体は、熱硬化性樹脂を含む、請求項１～４のいずれか一項に記載の半導体装置。
  6. 　前記端子膜は、Ａｇ系金属膜、Ａｌ系金属膜、Ｃｕ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜のうちの少なくとも１つを含む、請求項１～５のいずれか一項に記載の半導体装置。
  7. 　前記端子膜は、前記端子電極側からこの順に積層されたＮｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜を含む積層構造を有している、請求項６に記載の半導体装置。
  8. 　前記端子膜は、前記端子電極側からこの順に積層されたＮｉ系金属膜およびＡｕ系金属膜を含む積層構造を有している、請求項６に記載の半導体装置。
  9. 　前記端子電極は、断面視において柱状に立設されている、請求項１～８のいずれか一項に記載の半導体装置。
  10. 　前記端子電極は、Ｃｕ系金属を含む、請求項１～９のいずれか一項に記載の半導体装置。
  11. 　前記端子電極は、端子面および端子側壁を有し、
    　前記封止絶縁体は、前記端子面を露出させ、前記端子側壁を被覆し、
    　前記端子膜は、前記端子面を被覆している、請求項１～１０のいずれか一項に記載の半導体装置。
  12. 　前記封止絶縁体は、前記端子面と１つの平坦面を形成する絶縁主面を有し、
    　前記端子膜は、前記絶縁主面を被覆する部分を有している、請求項１１に記載の半導体装置。
  13. 　前記チップは、側面を有し、
    　前記封止絶縁体は、前記側面と１つの平坦面を形成する絶縁側壁を有している、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 　前記主面電極を部分的に被覆する絶縁膜をさらに含み、
    　前記封止絶縁体は、前記絶縁膜を挟んで前記主面電極を被覆する部分を有している、請求項１～１３のいずれか一項に記載の半導体装置。
  15. 　前記端子電極は、前記絶縁膜を直接被覆する部分を有している、請求項１４に記載の半導体装置。
  16. 　前記絶縁膜は、無機絶縁膜および有機絶縁膜のいずれか一方または双方を含む、請求項１４または１５に記載の半導体装置。
  17. 　前記チップは、基板およびエピタキシャル層を含む積層構造を有し、前記エピタキシャル層によって形成された前記主面を含む、請求項１～１６のいずれか一項に記載の半導体装置。
  18. 　前記エピタキシャル層は、前記基板よりも厚い、請求項１７に記載の半導体装置。
  19. 　前記チップは、エピタキシャル層からなる単層構造を有している、請求項１～１６のいずれか一項に記載の半導体装置。
  20. 　前記チップは、ワイドバンドギャップ半導体の単結晶を含む、請求項１～１９のいずれか一項に記載の半導体装置。
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