WO2023080086A1 - 半導体装置 - Google Patents

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WO2023080086A1
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electrode
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佑紀 中野
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ローム株式会社
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    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Definitions

  • Patent Document 1 discloses a semiconductor device including a semiconductor substrate, electrodes and a protective layer.
  • the electrode is arranged on the semiconductor substrate.
  • the protective layer has a laminate structure including an inorganic protective layer and an organic protective layer, and covers the electrodes.
  • One embodiment provides a semiconductor device capable of improving reliability.
  • One embodiment includes a chip having a main surface, a main surface electrode covering the main surface, a plurality of pillar electrodes spaced apart on the main surface electrode, and one of the plurality of pillar electrodes. a sealing insulator covering a region between the plurality of pillar electrodes on the main surface electrode so as to expose a portion; and at least one covering the at least one pillar electrode on the sealing insulator. and a terminal film.
  • FIG. 1 is a plan view showing the semiconductor device according to the first embodiment.
  • FIG. FIG. 2 is a cross-sectional view taken along line II-II shown in FIG.
  • FIG. 3 is an enlarged plan view showing the main part of the inner part of the chip.
  • FIG. 4 is a cross-sectional view taken along line IV-IV shown in FIG.
  • FIG. 5 is an enlarged cross-sectional view showing the main part of the periphery of the chip.
  • FIG. 6 is a plan view showing a layout example of gate electrodes and source electrodes.
  • FIG. 7 is a plan view showing a layout example of the upper insulating film.
  • 8A is a partial cross-sectional view showing a terminal film according to the first embodiment.
  • FIG. 8B is a partial cross-sectional view showing a terminal film according to the second embodiment.
  • FIG. 8C is a partial cross-sectional view showing the terminal film according to the third embodiment.
  • FIG. 8D is a partial cross-sectional view showing the terminal film according to the fourth embodiment.
  • FIG. 8E is a partial cross-sectional view showing a terminal film according to the fifth embodiment.
  • FIG. 8F is a partial cross-sectional view showing a terminal film according to the sixth embodiment.
  • FIG. 8G is a partial cross-sectional view showing a terminal film according to the seventh embodiment.
  • FIG. 11A is a cross-sectional view showing an example of a method for manufacturing the semiconductor device shown in FIG. 1.
  • FIG. FIG. 11B is a cross-sectional view showing a step after FIG. 11A.
  • FIG. 11C is a cross-sectional view showing a step after FIG. 11B.
  • FIG. 11D is a cross-sectional view showing a step after FIG. 11C.
  • FIG. 11E is a cross-sectional view showing a step after FIG. 11D.
  • FIG. 11F is a cross-sectional view showing a step after FIG. 11E.
  • FIG. 11G is a cross-sectional view showing a step after FIG. 11F.
  • FIG. 11H is a cross-sectional view showing a step after FIG. 11G.
  • FIG. 11H is a cross-sectional view showing a step after FIG. 11G.
  • FIG. 11I is a cross-sectional view showing a step after FIG. 11H.
  • FIG. 11J is a cross-sectional view showing a step after FIG. 11I.
  • FIG. 12A is a partial cross-sectional view showing a first example of manufacturing method of the terminal film.
  • FIG. 12B is a partial cross-sectional view showing a step after FIG. 12A.
  • FIG. 12C is a partial cross-sectional view showing a step after FIG. 12B.
  • FIG. 13A is a partial cross-sectional view showing a second manufacturing method example of the terminal film.
  • FIG. 13B is a partial cross-sectional view showing a step after FIG. 13A.
  • FIG. 13C is a partial cross-sectional view showing a step after FIG. 13B.
  • FIG. 14A is a partial cross-sectional view showing a third manufacturing method example of the terminal film.
  • FIG. 14B is a partial cross-sectional view showing a step after FIG. 14A.
  • FIG. 15 is a plan view showing the semiconductor device according to the second embodiment.
  • FIG. 16 is a plan view showing the semiconductor device according to the third embodiment.
  • FIG. 17 is a plan view showing the semiconductor device according to the fourth embodiment.
  • 18 is a circuit diagram showing an electrical configuration of the semiconductor device shown in FIG. 17.
  • FIG. FIG. 19 is a plan view showing the semiconductor device according to the fifth embodiment.
  • 20 is a cross-sectional view taken along line XX-XX shown in FIG. 19.
  • FIG. FIG. 21 is a plan view showing the semiconductor device according to the sixth embodiment.
  • FIG. 22 is a plan view showing the semiconductor device according to the seventh embodiment.
  • FIG. 23 is a plan view showing the semiconductor device according to the eighth embodiment.
  • FIG. 24 is a plan view showing the semiconductor device according to the ninth embodiment.
  • FIG. 25 is a plan view showing the semiconductor device according to the tenth embodiment.
  • 26 is a cross-sectional view taken along line XXVI-XXVI shown in FIG. 25.
  • FIG. 27 is a plan view showing the semiconductor device according to the eleventh embodiment.
  • FIG. 28 is a cross-sectional view showing a modification of the chip applied to each embodiment.
  • FIG. 29 is a plan view showing a package in which the semiconductor devices according to the first to ninth embodiments are mounted.
  • FIG. 29 is a plan view showing a package in which the semiconductor devices according to the first to ninth embodiments are mounted.
  • FIG. 30 is a plan view showing a package in which semiconductor devices according to tenth to eleventh embodiments are mounted.
  • FIG. 31 is a perspective view showing a package in which the semiconductor devices according to the first to ninth embodiments and the semiconductor devices according to the tenth to eleventh embodiments are mounted.
  • 32 is an exploded perspective view of the package shown in FIG. 31.
  • FIG. 33 is a cross-sectional view taken along line XXXIII-XXXIII shown in FIG. 31.
  • FIG. 1 is a plan view showing a semiconductor device 1A according to the first embodiment.
  • FIG. 2 is a cross-sectional view taken along line II-II shown in FIG.
  • FIG. 3 is an enlarged plan view showing the main part of the inner part of the chip 2.
  • FIG. 4 is a cross-sectional view taken along line IV-IV shown in FIG.
  • FIG. 5 is an enlarged cross-sectional view showing the main part of the periphery of the chip 2.
  • FIG. 6 is a plan view showing a layout example of the gate electrode 30 and the source electrode 32.
  • FIG. 7 is a plan view showing a layout example of the upper insulating film 38.
  • FIG. 1 is a plan view showing a semiconductor device 1A according to the first embodiment.
  • FIG. 2 is a cross-sectional view taken along line II-II shown in FIG.
  • FIG. 3 is an enlarged plan view showing the main part of the inner part of the chip 2.
  • FIG. 4 is a cross-sectional view taken along
  • a semiconductor device 1A in this embodiment includes a chip 2 that includes a wide bandgap semiconductor single crystal and is formed in a hexahedral shape (specifically, a rectangular parallelepiped shape). include. That is, the semiconductor device 1A is a "wide bandgap semiconductor device". Chip 2 may also be referred to as a "semiconductor chip” or a "wide bandgap semiconductor chip”.
  • a wide bandgap semiconductor is a semiconductor having a bandgap that exceeds the bandgap of Si (silicon). GaN (gallium nitride), SiC (silicon carbide) and C (diamond) are exemplified as wide bandgap semiconductors.
  • the chip 2 is, in this embodiment, a "SiC chip" containing a hexagonal SiC single crystal as an example of a wide bandgap semiconductor. That is, the semiconductor device 1A is a "SiC semiconductor device". Hexagonal SiC single crystals have a plurality of polytypes including 2H (Hexagonal)-SiC single crystals, 4H-SiC single crystals, 6H-SiC single crystals and the like. In this form an example is shown in which the chip 2 comprises a 4H—SiC single crystal, but this does not exclude the choice of other polytypes.
  • the chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4. ing.
  • the first main surface 3 and the second main surface 4 are formed in a quadrangular shape when viewed from the normal direction Z (hereinafter simply referred to as "plan view").
  • the normal direction Z is also the thickness direction of the chip 2 .
  • the first main surface 3 and the second main surface 4 are preferably formed by the c-plane of SiC single crystal.
  • the first main surface 3 is formed by the silicon surface of the SiC single crystal
  • the second main surface 4 is formed by the carbon surface of the SiC single crystal.
  • the first main surface 3 and the second main surface 4 may have an off angle inclined at a predetermined angle in a predetermined off direction with respect to the c-plane.
  • the off-direction is preferably the a-axis direction ([11-20] direction) of the SiC single crystal.
  • the off angle may exceed 0° and be 10° or less.
  • the off angle is preferably 5° or less.
  • the second main surface 4 may be a ground surface having grinding marks, or may be a smooth surface having no grinding marks.
  • the first side surface 5A and the second side surface 5B extend in the first direction X along the first main surface 3 and face the second direction Y intersecting (specifically, perpendicular to) the first direction X.
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X.
  • the first direction X may be the m-axis direction ([1-100] direction) of the SiC single crystal
  • the second direction Y may be the a-axis direction of the SiC single crystal.
  • the first direction X may be the a-axis direction of the SiC single crystal
  • the second direction Y may be the m-axis direction of the SiC single crystal.
  • the first to fourth side surfaces 5A to 5D may be ground surfaces having grinding marks, or may be smooth surfaces having no grinding marks.
  • the chip 2 may have a thickness of 5 ⁇ m or more and 250 ⁇ m or less with respect to the normal direction Z.
  • the thickness of the chip 2 may be 100 ⁇ m or less.
  • the thickness of the chip 2 is preferably 50 ⁇ m or less. It is particularly preferable that the thickness of the chip 2 is 40 ⁇ m or less.
  • the first to fourth side surfaces 5A to 5D may have lengths of 0.5 mm or more and 10 mm or less in plan view.
  • the length of the first to fourth side surfaces 5A to 5D is preferably 1 mm or more. It is particularly preferable that the lengths of the first to fourth side surfaces 5A to 5D are 2 mm or more. That is, it is preferable that the chip 2 has a plane area of 1 mm square or more (preferably 2 mm square or more) and a thickness of 100 ⁇ m or less (preferably 50 ⁇ m or less) in a cross-sectional view. The lengths of the first to fourth side surfaces 5A to 5D are set in the range of 4 mm or more and 6 mm or less in this embodiment.
  • the semiconductor device 1A includes an n-type (first conductivity type) first semiconductor region 6 formed in a region (surface layer portion) on the first main surface 3 side within the chip 2 .
  • the first semiconductor region 6 is formed in a layer extending along the first main surface 3 and exposed from the first main surface 3 and the first to fourth side surfaces 5A to 5D.
  • the first semiconductor region 6 consists of an epitaxial layer (specifically, a SiC epitaxial layer) in this embodiment.
  • the first semiconductor region 6 may have a thickness in the normal direction Z of 1 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of the first semiconductor region 6 is preferably 3 ⁇ m or more and 30 ⁇ m or less. It is particularly preferable that the thickness of the first semiconductor region 6 is 5 ⁇ m or more and 25 ⁇ m or less.
  • the semiconductor device 1A includes an n-type second semiconductor region 7 formed in a region (surface layer portion) on the second main surface 4 side within the chip 2 .
  • the second semiconductor region 7 is formed in a layer extending along the second main surface 4 and exposed from the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the second semiconductor region 7 has a higher n-type impurity concentration than the first semiconductor region 6 and is electrically connected to the first semiconductor region 6 .
  • the second semiconductor region 7 is made of a semiconductor substrate (specifically, a SiC semiconductor substrate) in this embodiment. That is, the chip 2 has a laminated structure including a semiconductor substrate and an epitaxial layer.
  • the second semiconductor region 7 may have a thickness of 1 ⁇ m or more and 200 ⁇ m or less with respect to the normal direction Z.
  • the thickness of the second semiconductor region 7 is preferably 5 ⁇ m or more and 50 ⁇ m or less. It is particularly preferable that the thickness of the second semiconductor region 7 is 5 ⁇ m or more and 20 ⁇ m or less.
  • the thickness of the second semiconductor region 7 is preferably 10 ⁇ m or more. Most preferably, the thickness of the second semiconductor region 7 is less than the thickness of the first semiconductor region 6 .
  • the resistance value for example, on-resistance
  • the thickness of the second semiconductor region 7 may exceed the thickness of the first semiconductor region 6 .
  • the semiconductor device 1A includes an active surface 8 formed on the first main surface 3, an outer surface 9, and first to fourth connection surfaces 10A to 10D (connecting surfaces).
  • the active surface 8, the outer surface 9 and the first to fourth connection surfaces 10A to 10D define a mesa portion 11 (plateau) on the first main surface 3.
  • the active surface 8 may be called "first surface”
  • the outer surface 9 may be called “second surface”
  • the first to fourth connection surfaces 10A to 10D may be called “connection surfaces”.
  • the active surface 8, the outer surface 9 and the first to fourth connection surfaces 10A-10D (that is, the mesa portion 11) may be regarded as components of the chip 2 (first main surface 3).
  • the active surface 8 is formed spaced inwardly from the periphery of the first main surface 3 (first to fourth side surfaces 5A to 5D).
  • the active surface 8 has a flat surface extending in the first direction X and the second direction Y. As shown in FIG. In this form, the active surface 8 is formed in a square shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the outer surface 9 is located outside the active surface 8 and recessed from the active surface 8 in the thickness direction of the chip 2 (the second main surface 4 side). Specifically, the outer surface 9 is recessed to a depth less than the thickness of the first semiconductor region 6 so as to expose the first semiconductor region 6 .
  • the outer side surface 9 extends in a belt shape along the active surface 8 in a plan view and is formed in an annular shape (specifically, a quadrangular annular shape) surrounding the active surface 8 .
  • the outer side surface 9 has flat surfaces extending in the first direction X and the second direction Y and formed substantially parallel to the active surface 8 .
  • the outer side surface 9 is continuous with the first to fourth side surfaces 5A to 5D.
  • the first to fourth connection surfaces 10A to 10D extend in the normal direction Z and connect the active surface 8 and the outer surface 9.
  • the first connection surface 10A is positioned on the first side surface 5A side
  • the second connection surface 10B is positioned on the second side surface 5B side
  • the third connection surface 10C is positioned on the third side surface 5C side
  • the fourth connection surface 10D. is located on the side of the fourth side surface 5D.
  • the first connection surface 10A and the second connection surface 10B extend in the first direction X and face the second direction Y.
  • the third connection surface 10C and the fourth connection surface 10D extend in the second direction Y and face the first direction X.
  • the first to fourth connection surfaces 10A to 10D may extend substantially vertically between the active surface 8 and the outer surface 9 so as to define a quadrangular prism-shaped mesa portion 11.
  • the first to fourth connection surfaces 10A to 10D may be inclined downward from the active surface 8 toward the outer surface 9 so that the mesa portion 11 in the shape of a truncated square pyramid is defined.
  • semiconductor device 1A includes mesa portion 11 formed in first semiconductor region 6 on first main surface 3 .
  • the mesa portion 11 is formed only in the first semiconductor region 6 and not formed in the second semiconductor region 7 .
  • a semiconductor device 1A includes a MISFET (Metal Insulator Semiconductor Field Effect Transistor) structure 12 formed on an active surface 8 (first main surface 3).
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • FIG. 2 the MISFET structure 12 is shown simplified by dashed lines. A specific structure of the MISFET structure 12 will be described below with reference to FIGS. 3 and 4.
  • FIG. 2 the MISFET structure 12 is shown simplified by dashed lines.
  • the MISFET structure 12 includes a p-type (second conductivity type) body region 13 formed on the surface layer of the active surface 8 .
  • the body region 13 is formed spaced from the bottom of the first semiconductor region 6 toward the active surface 8 side.
  • Body region 13 is formed in a layered shape extending along active surface 8 .
  • the body region 13 may be partially exposed from the first to fourth connection surfaces 10A to 10D.
  • the MISFET structure 12 includes an n-type source region 14 formed on the surface layer of the body region 13 .
  • the source region 14 has an n-type impurity concentration higher than that of the first semiconductor region 6 .
  • the source region 14 is formed spaced from the bottom of the body region 13 toward the active surface 8 side.
  • the source region 14 is formed in layers extending along the active surface 8 .
  • Source region 14 may be exposed from the entire active surface 8 .
  • the source region 14 may be exposed from part of the first to fourth connection surfaces 10A to 10D.
  • Source region 14 forms a channel in body region 13 with first semiconductor region 6 .
  • the MISFET structure 12 includes multiple gate structures 15 formed on the active surface 8 .
  • the plurality of gate structures 15 are arranged in the first direction X at intervals in plan view, and are formed in strips extending in the second direction Y, respectively.
  • a plurality of gate structures 15 extend through the body region 13 and the source region 14 to reach the first semiconductor region 6 .
  • a plurality of gate structures 15 control channel inversion and non-inversion within the body region 13 .
  • Each gate structure 15, in this form, includes a gate trench 15a, a gate insulating film 15b and a gate buried electrode 15c.
  • a gate trench 15 a is formed in the active surface 8 and defines the walls of the gate structure 15 .
  • the gate insulating film 15b covers the walls of the gate trench 15a.
  • the gate buried electrode 15c is buried in the gate trench 15a with the gate insulating film 15b interposed therebetween and faces the channel with the gate insulating film 15b interposed therebetween.
  • the MISFET structure 12 includes multiple source structures 16 formed on the active surface 8 .
  • a plurality of source structures 16 are arranged in regions between a pair of adjacent gate structures 15 on the active surface 8 .
  • the plurality of source structures 16 are each formed in a strip shape extending in the second direction Y in plan view.
  • a plurality of source structures 16 extend through the body region 13 and the source region 14 to reach the first semiconductor region 6 .
  • a plurality of source structures 16 have a depth that exceeds the depth of gate structures 15 .
  • the plurality of source structures 16 specifically has a depth approximately equal to the depth of the outer surface 9 .
  • Each source structure 16 includes a source trench 16a, a source insulating film 16b and a source buried electrode 16c.
  • a source trench 16 a is formed in the active surface 8 and defines the walls of the source structure 16 .
  • the source insulating film 16b covers the walls of the source trench 16a.
  • the source buried electrode 16c is buried in the source trench 16a with the source insulating film 16b interposed therebetween.
  • the MISFET structure 12 includes a plurality of p-type contact regions 17 respectively formed in regions along the plurality of source structures 16 within the chip 2 .
  • a plurality of contact regions 17 have a higher p-type impurity concentration than body region 13 .
  • Each contact region 17 covers the sidewalls and bottom walls of each source structure 16 and is electrically connected to body region 13 .
  • the MISFET structure 12 includes a plurality of p-type well regions 18 respectively formed in regions along the plurality of source structures 16 within the chip 2 .
  • Each well region 18 may have a p-type impurity concentration higher than body region 13 and lower than contact region 17 .
  • Each well region 18 covers the corresponding source structure 16 with the corresponding contact region 17 interposed therebetween.
  • Each well region 18 covers the sidewalls and bottom walls of corresponding source structure 16 and is electrically connected to body region 13 and contact region 17 .
  • semiconductor device 1A includes p-type outer contact region 19 formed in the surface layer of outer side surface 9 .
  • Outer contact region 19 has a p-type impurity concentration higher than that of body region 13 .
  • the outer contact region 19 is formed in a band-like shape extending along the active surface 8 and spaced apart from the peripheral edge of the active surface 8 and the peripheral edge of the outer side surface 9 in plan view.
  • the outer contact region 19 is formed in a ring shape (specifically, a square ring shape) surrounding the active surface 8 in plan view.
  • the outer contact region 19 is formed spaced apart from the bottom of the first semiconductor region 6 to the outer side surface 9 .
  • the outer contact region 19 is located on the bottom side of the first semiconductor region 6 with respect to the bottom walls of the plurality of gate structures 15 (source structures 16).
  • the semiconductor device 1A includes a p-type outer well region 20 formed in the surface layer portion of the outer side surface 9 .
  • the outer well region 20 has a p-type impurity concentration lower than that of the outer contact region 19 .
  • the p-type impurity concentration of the outer well region 20 is preferably approximately equal to the p-type impurity concentration of the well region 18 .
  • the outer well region 20 is formed in a region between the peripheral edge of the active surface 8 and the outer contact region 19 in plan view, and is formed in a strip shape extending along the active surface 8 .
  • the outer well region 20 is formed in an annular shape (specifically, a quadrangular annular shape) surrounding the active surface 8 in plan view.
  • the outer well region 20 is formed spaced apart from the bottom of the first semiconductor region 6 to the outer side surface 9 .
  • the outer well region 20 may be formed deeper than the outer contact region 19 .
  • the outer well region 20 is located on the bottom side of the first semiconductor region 6 with respect to the bottom walls of the plurality of gate structures 15 (source structures 16).
  • the outer well region 20 is electrically connected to the outer contact region 19.
  • the outer well region 20 extends from the outer contact region 19 side toward the first to fourth connection surfaces 10A to 10D and covers the first to fourth connection surfaces 10A to 10D.
  • Outer well region 20 is electrically connected to body region 13 at the surface layer of active surface 8 .
  • the semiconductor device 1A has at least one (preferably two or more and twenty or less) p-type field regions 21 formed in a region between the peripheral edge of the outer side surface 9 and the outer contact region 19 in the surface layer portion of the outer side surface 9. including.
  • the semiconductor device 1A includes five field regions 21 in this form.
  • a plurality of field regions 21 relax the electric field within the chip 2 at the outer surface 9 .
  • the number, width, depth, p-type impurity concentration, etc. of the field regions 21 are arbitrary and can take various values according to the electric field to be relaxed.
  • the plurality of field regions 21 are arranged at intervals from the outer contact region 19 side to the peripheral edge side of the outer surface 9 .
  • the plurality of field regions 21 are formed in strips extending along the active surface 8 in plan view.
  • the plurality of field regions 21 are formed in a ring shape (specifically, a square ring shape) surrounding the active surface 8 in plan view.
  • the plurality of field regions 21 are each formed as an FLR (Field Limiting Ring) region.
  • a plurality of field regions 21 are formed at intervals from the bottom of the first semiconductor region 6 to the outer surface 9 .
  • the plurality of field regions 21 are located on the bottom side of the first semiconductor region 6 with respect to the bottom walls of the plurality of gate structures 15 (source structures 16).
  • a plurality of field regions 21 may be formed deeper than the outer contact region 19 .
  • the innermost field region 21 may be connected to the outer contact region 19 .
  • the semiconductor device 1A includes a main surface insulating film 25 covering the first main surface 3.
  • Main surface insulating film 25 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the main surface insulating film 25 has a single layer structure made of a silicon oxide film in this embodiment.
  • Main surface insulating film 25 particularly preferably includes a silicon oxide film made of oxide of chip 2 .
  • the main surface insulating film 25 covers the active surface 8, the outer surface 9 and the first to fourth connection surfaces 10A to 10D.
  • the main surface insulating film 25 continues to the gate insulating film 15b and the source insulating film 16b, and covers the active surface 8 so as to expose the gate buried electrode 15c and the source buried electrode 16c.
  • the main surface insulating film 25 covers the outer surface 9 and the first to fourth connection surfaces 10A to 10D so as to cover the outer contact region 19, the outer well region 20 and the plurality of field regions 21. As shown in FIG.
  • the main surface insulating film 25 may be continuous with the first to fourth side surfaces 5A to 5D.
  • the outer wall of the main surface insulating film 25 may be a ground surface having grinding marks.
  • the outer wall of the main surface insulating film 25 may form one ground surface together with the first to fourth side surfaces 5A to 5D.
  • the outer wall of the main surface insulating film 25 may be formed with a space inwardly from the peripheral edge of the outer surface 9 to expose the first semiconductor region 6 from the peripheral edge of the outer surface 9 .
  • the semiconductor device 1A includes a sidewall structure 26 formed on the main surface insulating film 25 so as to cover at least one of the first to fourth connection surfaces 10A to 10D on the outer surface 9.
  • the sidewall structure 26 is formed in an annular shape (square annular shape) surrounding the active surface 8 in plan view.
  • the sidewall structure 26 may have a portion overlying the active surface 8 .
  • Sidewall structure 26 may comprise an inorganic insulator or polysilicon.
  • Sidewall structure 26 may be a sidewall interconnect electrically connected to source structure 16 .
  • the semiconductor device 1A includes an interlayer insulating film 27 formed on the main surface insulating film 25 .
  • Interlayer insulating film 27 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the interlayer insulating film 27 has a single-layer structure made of a silicon oxide film in this embodiment.
  • the interlayer insulating film 27 covers the active surface 8, the outer side surface 9 and the first to fourth connection surfaces 10A to 10D with the main surface insulating film 25 interposed therebetween. Specifically, the interlayer insulating film 27 covers the active surface 8, the outer side surface 9 and the first to fourth connection surfaces 10A to 10D with the sidewall structure 26 interposed therebetween. The interlayer insulating film 27 covers the MISFET structure 12 on the active surface 8 side, and covers the outer contact region 19, the outer well region 20 and the plurality of field regions 21 on the outer side surface 9 side.
  • the interlayer insulating film 27 continues to the first to fourth side surfaces 5A to 5D in this form.
  • the outer wall of the interlayer insulating film 27 may be a ground surface having grinding marks.
  • the outer wall of the interlayer insulating film 27 may form one ground surface together with the first to fourth side surfaces 5A to 5D.
  • the outer wall of the interlayer insulating film 27 may be formed spaced inwardly from the peripheral edge of the outer side surface 9 to expose the first semiconductor region 6 from the peripheral edge portion of the outer side surface 9 .
  • the semiconductor device 1A includes a gate electrode 30 arranged on the first main surface 3 (interlayer insulating film 27).
  • Gate electrode 30 may be referred to as a “gate main surface electrode”.
  • the gate electrode 30 is arranged in the inner part of the first main surface 3 with a space from the peripheral edge of the first main surface 3 .
  • a gate electrode 30 is arranged above the active surface 8 in this embodiment.
  • the gate electrode 30 is arranged in a region in the periphery of the active surface 8 and close to the central portion of the third connection surface 10C (the third side surface 5C).
  • the gate electrode 30 is formed in a square shape in plan view.
  • the gate electrode 30 may be formed in a polygonal shape other than a square shape, a circular shape, or an elliptical shape in plan view.
  • the gate electrode 30 preferably has a plane area of 25% or less of the first main surface 3.
  • the planar area of gate electrode 30 may be 10% or less of first main surface 3 .
  • the gate electrode 30 may have a thickness of 0.5 ⁇ m or more and 15 ⁇ m or less.
  • the gate electrode 30 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film and a conductive polysilicon film.
  • the gate electrode 30 is made of at least one of a pure Cu film (a Cu film with a purity of 99% or higher), a pure Al film (an Al film with a purity of 99% or higher), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film. may contain one.
  • the gate electrode 30 has a laminated structure including a Ti film and an Al alloy film (AlSiCu alloy film in this embodiment) laminated in this order from the chip 2 side.
  • the semiconductor device 1A includes a source electrode 32 spaced from the gate electrode 30 and arranged on the first main surface 3 (interlayer insulating film 27).
  • the source electrode 32 may be referred to as a "source main surface electrode”.
  • the source electrode 32 is arranged in the inner part of the first main surface 3 with a space from the periphery of the first main surface 3 .
  • a source electrode 32 is arranged on the active surface 8 in this embodiment.
  • the source electrode 32 has a body electrode portion 33 and at least one (in this embodiment, a plurality of) extraction electrode portions 34A and 34B.
  • the body electrode portion 33 is arranged in a region on the side of the fourth side surface 5D (fourth connection surface 10D) with a gap from the gate electrode 30 in plan view, and faces the gate electrode 30 in the first direction X.
  • the body electrode portion 33 is formed in a polygonal shape (specifically, a rectangular shape) having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the multiple lead electrode portions 34A and 34B include a first lead electrode portion 34A on one side (first side surface 5A side) and a second lead electrode portion 34B on the other side (second side surface 5B side).
  • the first extraction electrode portion 34A is extracted from the body electrode portion 33 to a region located on one side (first side surface 5A side) in the second direction Y with respect to the gate electrode 30 in plan view, and extends in the second direction Y to the gate electrode portion 34A. It faces the electrode 30 .
  • the second extraction electrode portion 34B is extracted from the body electrode portion 33 to a region located on the other side (the second side surface 5B side) in the second direction Y with respect to the gate electrode 30 in plan view, and extends in the second direction Y to the gate electrode portion 34B. It faces the electrode 30 . That is, the plurality of extraction electrode portions 34A and 34B sandwich the gate electrode 30 from both sides in the second direction Y in plan view.
  • the source electrode 32 (body electrode portion 33 and lead-out electrode portions 34A and 34B) penetrates the interlayer insulating film 27 and the main surface insulating film 25 and electrically connects the plurality of source structures 16, the source regions 14 and the plurality of well regions 18. It is connected to the.
  • the source electrode 32 may be composed of only the body electrode portion 33 without the lead electrode portions 34A and 34B.
  • the source electrode 32 has a planar area exceeding that of the gate electrode 30 .
  • the plane area of the source electrode 32 is preferably 50% or more of the first main surface 3 . It is particularly preferable that the plane area of the source electrode 32 is 75% or more of the first main surface 3 .
  • the source electrode 32 may have a thickness of 0.5 ⁇ m or more and 15 ⁇ m or less.
  • the source electrode 32 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film and a conductive polysilicon film.
  • the source electrode 32 is composed of at least one of a pure Cu film (a Cu film with a purity of 99% or higher), a pure Al film (an Al film with a purity of 99% or higher), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film. It is preferred to include one.
  • the source electrode 32 has a laminated structure including a Ti film and an Al alloy film (AlSiCu alloy film in this embodiment) laminated in this order from the chip 2 side.
  • Source electrode 32 preferably comprises the same conductive material as gate electrode 30 .
  • the semiconductor device 1A includes at least one (a plurality in this embodiment) gate wirings 36A and 36B drawn from the gate electrode 30 onto the first main surface 3 (interlayer insulating film 27).
  • the plurality of gate wirings 36A, 36B preferably contain the same conductive material as the gate electrode 30 .
  • a plurality of gate lines 36A, 36B cover the active surface 8 and do not cover the outer surface 9 in this configuration.
  • a plurality of gate wirings 36A and 36B are led out to a region between the peripheral edge of the active surface 8 and the source electrode 32 in plan view, and extend along the source electrode 32 in a strip shape.
  • the plurality of gate wirings 36A, 36B specifically includes a first gate wiring 36A and a second gate wiring 36B.
  • the first gate wiring 36A is drawn from the gate electrode 30 to a region on the first side surface 5A side in plan view.
  • the first gate line 36A has a strip-like portion extending in the second direction Y along the third side surface 5C and a strip-like portion extending in the first direction X along the first side surface 5A.
  • the second gate wiring 36B is drawn from the gate electrode 30 to a region on the second side surface 5B side in plan view.
  • the second gate line 36B has a strip-like portion extending in the second direction Y along the third side surface 5C and a strip-like portion extending in the first direction X along the second side surface 5B.
  • the plurality of gate wirings 36A and 36B intersect (specifically, perpendicularly) both ends of the plurality of gate structures 15 at the periphery of the active surface 8 (first main surface 3).
  • the multiple gate wirings 36A and 36B are electrically connected to the multiple gate structures 15 through the interlayer insulating film 27 .
  • the plurality of gate wirings 36A and 36B may be directly connected to the plurality of gate structures 15, or may be electrically connected to the plurality of gate structures 15 via a conductor film.
  • the semiconductor device 1A includes a source wiring 37 drawn from the source electrode 32 onto the first main surface 3 (interlayer insulating film 27).
  • Source line 37 preferably contains the same conductive material as source electrode 32 .
  • the source wiring 37 is formed in a strip shape extending along the periphery of the active surface 8 in a region closer to the outer surface 9 than the plurality of gate wirings 36A and 36B.
  • the source wiring 37 is formed in a ring shape (specifically, a square ring shape) surrounding the gate electrode 30, the source electrode 32 and the plurality of gate wirings 36A and 36B in plan view.
  • the source wiring 37 covers the sidewall structure 26 with the interlayer insulating film 27 interposed therebetween, and is drawn out from the active surface 8 side to the outer surface 9 side.
  • the source wiring 37 preferably covers the entire sidewall structure 26 over the entire circumference.
  • Source line 37 has a portion that penetrates interlayer insulating film 27 and main surface insulating film 25 on the side of outer surface 9 and is connected to outer surface 9 (specifically, outer contact region 19).
  • the source wiring 37 may be electrically connected to the sidewall structure 26 through the interlayer insulating film 27 .
  • the semiconductor device 1A includes an upper insulating film 38 that selectively covers the gate electrode 30, the source electrode 32, the plurality of gate wirings 36A and 36B, and the source wiring 37.
  • the upper insulating film 38 has a gate opening 39 that exposes the inner portion of the gate electrode 30 and covers the peripheral portion of the gate electrode 30 over the entire circumference.
  • the gate opening 39 is formed in a square shape in plan view.
  • the upper insulating film 38 has a source opening 40 that exposes the inner part of the source electrode 32 in plan view, and covers the peripheral edge of the source electrode 32 over the entire circumference.
  • the source opening 40 is formed in a polygonal shape along the source electrode 32 in plan view.
  • the upper insulating film 38 covers the entire area of the plurality of gate wirings 36A and 36B and the entire area of the source wiring 37 .
  • the upper insulating film 38 covers the sidewall structure 26 with the interlayer insulating film 27 interposed therebetween, and extends from the active surface 8 side to the outer surface 9 side.
  • the upper insulating film 38 is formed spaced inwardly from the periphery of the outer side surface 9 (first to fourth side surfaces 5A to 5D) and covers the outer contact region 19, the outer well region 20 and the plurality of field regions 21. are doing.
  • the upper insulating film 38 partitions the dicing streets 41 with the periphery of the outer side surface 9 .
  • the dicing street 41 is formed in a strip shape extending along the peripheral edges (first to fourth side surfaces 5A to 5D) of the outer side surface 9 in plan view.
  • the dicing street 41 is formed in an annular shape (specifically, a quadrangular annular shape) surrounding the inner portion (active surface 8) of the first main surface 3 in plan view.
  • the dicing street 41 exposes the interlayer insulating film 27 in this form.
  • the dicing streets 41 may expose the outer surface 9 .
  • the dicing street 41 may have a width of 1 ⁇ m or more and 200 ⁇ m or less.
  • the width of the dicing street 41 is the width in the direction perpendicular to the extending direction of the dicing street 41 .
  • the width of the dicing street 41 is preferably 5 ⁇ m or more and 50 ⁇ m or less.
  • the upper insulating film 38 preferably has a thickness exceeding the thickness of the gate electrode 30 and the thickness of the source electrode 32 .
  • the thickness of the upper insulating film 38 is preferably less than the thickness of the chip 2 .
  • the thickness of the upper insulating film 38 may be 3 ⁇ m or more and 35 ⁇ m or less.
  • the thickness of the upper insulating film 38 is preferably 25 ⁇ m or less.
  • the upper insulating film 38 has a laminated structure including an inorganic insulating film 42 and an organic insulating film 43 laminated in this order from the chip 2 side.
  • the upper insulating film 38 may include at least one of the inorganic insulating film 42 and the organic insulating film 43, and does not necessarily include the inorganic insulating film 42 and the organic insulating film 43 at the same time.
  • the inorganic insulating film 42 selectively covers the gate electrode 30, the source electrode 32, the plurality of gate wirings 36A and 36B, and the source wiring 37, and partially covers the gate opening 39, the source opening 40, and the dicing street 41. Some are partitioned.
  • the inorganic insulating film 42 may include at least one of a silicon oxide film, a silicon nitride film and a silicon oxynitride film.
  • the inorganic insulating film 42 preferably contains an insulating material different from that of the interlayer insulating film 27 .
  • the inorganic insulating film 42 preferably contains a silicon nitride film.
  • the inorganic insulating film 42 preferably has a thickness less than the thickness of the interlayer insulating film 27 .
  • the inorganic insulating film 42 may have a thickness of 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the organic insulating film 43 selectively covers the inorganic insulating film 42 and partitions part of the gate opening 39 , part of the source opening 40 and part of the dicing street 41 . Specifically, the organic insulating film 43 partially exposes the inorganic insulating film 42 on the wall surface of the gate opening 39 . Also, the organic insulating film 43 partially exposes the inorganic insulating film 42 on the wall surface of the source opening 40 . Further, the organic insulating film 43 partially exposes the inorganic insulating film 42 on the wall surface of the dicing street 41 .
  • the organic insulating film 43 may cover the inorganic insulating film 42 so that the inorganic insulating film 42 is not exposed from the wall surface of the gate opening 39 .
  • the organic insulating film 43 may cover the inorganic insulating film 42 so that the inorganic insulating film 42 is not exposed from the wall surface of the source opening 40 .
  • the organic insulating film 43 may cover the inorganic insulating film 42 so that the inorganic insulating film 42 is not exposed from the wall surfaces of the dicing streets 41 . In these cases, the organic insulating film 43 may cover the entire inorganic insulating film 42 .
  • the organic insulating film 43 is preferably made of a resin film other than thermosetting resin.
  • the organic insulating film 43 may be made of translucent resin or transparent resin.
  • the organic insulating film 43 may be made of a negative type or positive type photosensitive resin film.
  • the organic insulating film 43 is preferably made of a polyimide film, a polyamide film, or a polybenzoxazole film.
  • the organic insulating film 43 includes a polybenzoxazole film in this form.
  • the organic insulating film 43 preferably has a thickness exceeding the thickness of the inorganic insulating film 42 .
  • the thickness of the organic insulating film 43 preferably exceeds the thickness of the interlayer insulating film 27 . It is particularly preferable that the thickness of the organic insulating film 43 exceeds the thickness of the gate electrode 30 and the thickness of the source electrode 32 .
  • the thickness of the organic insulating film 43 may be 3 ⁇ m or more and 30 ⁇ m or less.
  • the thickness of the organic insulating film 43 is preferably 20 ⁇ m or less.
  • the semiconductor device 1A includes at least one (one in this embodiment) gate pillar electrode 50 arranged on the gate electrode 30 .
  • the number of gate pillar electrodes 50 is arbitrary, and is adjusted according to the plane area of gate electrode 30 and the plane area of gate pillar electrode 50 to be formed.
  • the gate pillar electrode 50 is erected on the gate electrode 30 in a vertically elongated columnar shape with a gap from the periphery of the gate electrode 30 in a cross-sectional view.
  • the gate pillar electrode 50 is arranged on the inner portion of the gate electrode 30 with a gap from the upper insulating film 38 (the wall surface of the gate opening 39). That is, the gate pillar electrode 50 is arranged within a region surrounded by the gate opening 39 in plan view. In this form, the gate pillar electrode 50 is formed in a circular shape in plan view. Of course, the gate pillar electrode 50 may be formed in a rectangular shape, a polygonal shape other than a rectangular shape, an elliptical shape, or a line shape in plan view.
  • the gate pillar electrode 50 has a gate electrode surface 51 and gate electrode sidewalls 52 .
  • Gate electrode surface 51 extends flat along first main surface 3 .
  • the gate electrode surface 51 may be a ground surface having grinding marks.
  • Gate electrode sidewalls 52 are located above gate electrode 30 .
  • the gate electrode sidewall 52 extends substantially vertically in the normal direction Z. As shown in FIG. "Substantially vertical" also includes a form extending in the stacking direction while curving (meandering).
  • the gate electrode sidewalls 52 are preferably smooth surfaces without grinding marks.
  • the gate pillar electrode 50 has a first projecting portion 53 projecting outward from the lower end portion of the gate electrode sidewall 52 .
  • the first projecting portion 53 is formed in a region closer to the gate electrode 30 than the intermediate portion of the gate electrode sidewall 52 .
  • the first projecting portion 53 extends along the outer surface of the gate electrode 30 in a cross-sectional view, and is formed in a tapered shape in which the thickness gradually decreases from the gate electrode side wall 52 toward the tip portion.
  • the first projecting portion 53 has a sharp tip that forms an acute angle.
  • the gate pillar electrode 50 without the first projecting portion 53 may be formed.
  • the gate pillar electrode 50 preferably has a thickness exceeding the thickness of the gate electrode 30 .
  • the thickness of gate pillar electrode 50 is defined by the distance between gate electrode 30 and gate electrode surface 51 . It is particularly preferable that the thickness of the gate pillar electrode 50 exceeds the thickness of the upper insulating film 38 .
  • the thickness of the gate pillar electrode 50 exceeds the thickness of the chip 2 in this form. Of course, the thickness of the gate pillar electrode 50 may be less than the thickness of the chip 2 .
  • the thickness of the gate pillar electrode 50 may be 10 ⁇ m or more and 300 ⁇ m or less.
  • the thickness of the gate pillar electrode 50 is preferably 30 ⁇ m or more. It is particularly preferable that the thickness of the gate pillar electrode 50 is 80 ⁇ m or more and 200 ⁇ m or less.
  • the width (maximum value) of the gate pillar electrode 50 may be 1 ⁇ m or more and 200 ⁇ m or less.
  • the width (maximum value) of the gate pillar electrode 50 is 1 ⁇ m to 25 ⁇ m, 25 ⁇ m to 50 ⁇ m, 50 ⁇ m to 75 ⁇ m, 75 ⁇ m to 100 ⁇ m, 100 ⁇ m to 125 ⁇ m, 125 ⁇ m to 150 ⁇ m, 150 ⁇ m to 175 ⁇ m, and 175 ⁇ m. It may be a value belonging to any range from 200 ⁇ m to 200 ⁇ m. Of course, the width (maximum value) of the gate pillar electrode 50 is not limited to these ranges, and may be set to a value exceeding 200 ⁇ m.
  • the gate pillar electrode 50 has a plane area smaller than that of the gate electrode 30 .
  • the planar area of the gate pillar electrode 50 is adjusted according to the planar area of the gate electrode 30 .
  • the planar area of the gate pillar electrode 50 may be 25% or less of the first main surface 3 .
  • the planar area of the gate pillar electrode 50 is preferably 10% or less of the first main surface 3 .
  • the gate pillar electrode 50 has a laminated structure including a first gate conductor film 55 and a second gate conductor film 56 laminated in this order from the gate electrode 30 side.
  • the first gate conductor film 55 may contain a Ti-based metal film.
  • the first gate conductor film 55 may have a single layer structure made of a Ti film or a TiN film.
  • the first gate conductor film 55 may have a laminated structure including a Ti film and a TiN film laminated in any order.
  • the first gate conductor film 55 has a thickness less than the thickness of the gate electrode 30 .
  • the first gate conductor film 55 covers the gate electrode 30 in the form of a film within the gate opening 39 .
  • the first gate conductor film 55 forms part of the first projecting portion 53 .
  • the first gate conductor film 55 is not necessarily formed and may be removed.
  • the second gate conductor film 56 forms the main body of the gate pillar electrode 50 .
  • the second gate conductor film 56 may contain a Cu-based metal film.
  • the Cu-based metal film may be a pure Cu film (a Cu film with a purity of 99% or more) or a Cu alloy film.
  • the second gate conductor film 56 includes a pure Cu plating film in this embodiment.
  • the second gate conductor film 56 preferably has a thickness exceeding the thickness of the gate electrode 30 . It is particularly preferable that the thickness of the second gate conductor film 56 exceeds the thickness of the upper insulating film 38 . The thickness of the second gate conductor film 56 exceeds the thickness of the chip 2 in this embodiment.
  • the second gate conductor film 56 covers the gate electrode 30 in a film form with the first gate conductor film 55 interposed in the gate opening 39 .
  • the second gate conductor film 56 forms part of the first projecting portion 53 . That is, the first projecting portion 53 has a laminated structure including the first gate conductor film 55 and the second gate conductor film 56 .
  • the second gate conductor film 56 preferably has a thickness exceeding the thickness of the first gate conductor film 55 within the first projecting portion 53 .
  • the semiconductor device 1A includes a plurality of source pillar electrodes 60 arranged on the source electrode 32 .
  • the number of source pillar electrodes 60 is arbitrary, and is adjusted according to the planar area of the source electrode 32 and the planar area of the source pillar electrodes 60 to be formed.
  • the source pillar electrodes 60 are erected in a vertically long columnar shape above the source electrode 32 with a gap from the periphery of the source electrode 32 in a cross-sectional view.
  • the plurality of source pillar electrodes 60 are arranged on the inner portion of the source electrode 32 with a gap from the upper insulating film 38 (wall surface of the source opening 40). In other words, the plurality of source pillar electrodes 60 are arranged within regions surrounded by the source openings 40 in plan view. The plurality of source pillar electrodes 60 are arranged on the body electrode portion 33 of the source electrode 32 in this embodiment, and are not arranged on the extraction electrode portions 34A and 34B of the source electrode 32 .
  • the plurality of source pillar electrodes 60 are each formed in a circular shape in plan view.
  • the plurality of source pillar electrodes 60 may be formed in a rectangular shape, a polygonal shape other than a rectangular shape, an elliptical shape, or a line shape in plan view.
  • the plurality of source pillar electrodes 60 do not need to have the same planar shape, and may have different planar shapes.
  • the plurality of source pillar electrodes 60 are arranged in a matrix at intervals in the first direction X and the second direction Y in plan view.
  • the layout of the plurality of source pillar electrodes 60 is arbitrary.
  • the plurality of source pillar electrodes 60 may be arranged in a zigzag pattern at intervals in the first direction X and the second direction Y in plan view.
  • the plurality of source pillar electrodes included in each group 60 may be displaced in the first direction X with respect to the plurality of source pillar electrodes 60 included in groups adjacent to each other in the second direction Y.
  • FIG. Of course, in this structure, a layout in which the arrangement relationships in the first direction X and the second direction Y are interchanged may be adopted.
  • the plurality of source pillar electrodes 60 when the plurality of source pillar electrodes 60 are formed in a line shape extending in the first direction X or the second direction Y when viewed planarly, the plurality of source pillar electrodes 60 extend in the first direction X or the second direction Y when viewed planarly. They may be arranged in stripes extending in Y direction. Of course, the plurality of source pillar electrodes 60 may be arranged in an irregular layout.
  • the plurality of source pillar electrodes 60 each have a source electrode surface 61 and source electrode sidewalls 62 .
  • Source electrode surface 61 extends flat along first main surface 3 .
  • the source electrode surface 61 may be a ground surface having grinding marks.
  • Source electrode sidewalls 62 are located above source electrode 32 .
  • the source electrode sidewall 62 extends substantially vertically in the normal direction Z. As shown in FIG. "Substantially vertical" also includes a form extending in the stacking direction while curving (meandering).
  • the source electrode side wall 62 preferably has a smooth surface without grinding marks.
  • the plurality of source pillar electrodes 60 each have a second protruding portion 63 that protrudes outward from the lower end portion of the source electrode side wall 62 .
  • the second protruding portion 63 is formed in a region closer to the source electrode 32 than the intermediate portion of the source electrode side wall 62 .
  • the second protruding portion 63 extends along the source electrode 32 in a cross-sectional view, and is formed in a tapered shape in which the thickness gradually decreases from the source electrode side wall 62 toward the tip portion.
  • the second projecting portion 63 has a sharp tip that forms an acute angle.
  • the source pillar electrode 60 without the second projecting portion 63 may be formed.
  • each of the plurality of source pillar electrodes 60 has a thickness exceeding the thickness of the source electrode 32 .
  • the thickness of each source pillar electrode 60 is defined by the distance between source electrode 32 and source electrode surface 61 . It is particularly preferable that the thickness of each source pillar electrode 60 exceeds the thickness of the upper insulating film 38 .
  • the thickness of each source pillar electrode 60 exceeds the thickness of the chip 2 in this embodiment. Of course, the thickness of the source pillar electrode 60 may be less than the thickness of the chip 2 .
  • each source pillar electrode 60 may be 10 ⁇ m or more and 300 ⁇ m or less.
  • the thickness of each source pillar electrode 60 is preferably 30 ⁇ m or more. It is particularly preferable that the thickness of each source pillar electrode 60 is 80 ⁇ m or more and 200 ⁇ m or less.
  • the thickness of each source pillar electrode 60 is approximately equal to the thickness of the gate pillar electrode 50 .
  • the width (maximum value) of each source pillar electrode 60 is 1 ⁇ m or more and 25 ⁇ m or less, 25 ⁇ m or more and 50 ⁇ m or less, 50 ⁇ m or more and 75 ⁇ m or less, 75 ⁇ m or more and 100 ⁇ m or less, 100 ⁇ m or more and 125 ⁇ m or less, 125 ⁇ m or more and 150 ⁇ m or less, 150 ⁇ m or more and 175 ⁇ m or less, and It may be a value belonging to any range of 175 ⁇ m or more and 200 ⁇ m or less.
  • the width (maximum value) of each source pillar electrode 60 is not limited to these ranges, and may be set to a value exceeding 200 ⁇ m.
  • the plurality of source pillar electrodes 60 have a total plane area less than the plane area of the source electrode 32 .
  • the total planar area of the multiple source pillar electrodes 60 is adjusted according to the planar area of the source electrode 32 .
  • the total plane area of the plurality of source pillar electrodes 60 preferably exceeds the plane area of the gate pillar electrode 50 .
  • the planar area of each source pillar electrode 60 may be substantially equal to the planar area of the gate pillar electrode 50, may exceed the planar area of the gate pillar electrode 50, or may be less than the planar area of the gate pillar electrode 50.
  • the total planar area of the plurality of source pillar electrodes 60 is preferably 50% or less of the first main surface 3 . It is particularly preferable that the total planar area of the plurality of source pillar electrodes 60 is 30% or less of the first main surface 3 .
  • the total planar area of the plurality of source pillar electrodes 60 is preferably 10% or more of the first main surface 3 .
  • the multiple source pillar electrodes 60 each have a laminated structure including a first source conductor film 67 and a second source conductor film 68 laminated in this order from the source electrode 32 side.
  • the first source conductor film 67 may contain a Ti-based metal film.
  • the first source conductor film 67 may have a single layer structure made of a Ti film or a TiN film.
  • the first source conductor film 67 may have a laminated structure including a Ti film and a TiN film laminated in any order.
  • the first source conductor film 67 is preferably made of the same conductive material as the first gate conductor film 55 .
  • the first source conductor film 67 has a thickness less than the thickness of the source electrode 32 .
  • the first source conductor film 67 covers the source electrode 32 in the form of a film within the source opening 40 .
  • the first source conductor film 67 forms part of the second projecting portion 63 .
  • the thickness of the first source conductor film 67 is approximately equal to the thickness of the first gate conductor film 55 .
  • the first source conductor film 67 does not necessarily have to be formed and may be removed.
  • the second source conductor film 68 forms the bodies of the plurality of source pillar electrodes 60 .
  • the second source conductor film 68 may contain a Cu-based metal film.
  • the Cu-based metal film may be a pure Cu film (a Cu film with a purity of 99% or more) or a Cu alloy film.
  • the second source conductor film 68 includes a pure Cu plating film in this embodiment.
  • the second source conductor film 68 is preferably made of the same conductive material as the second gate conductor film 56 .
  • the second source conductor film 68 preferably has a thickness exceeding the thickness of the source electrode 32 . It is particularly preferable that the thickness of the second source conductor film 68 exceeds the thickness of the upper insulating film 38 . The thickness of the second source conductor film 68 exceeds the thickness of the chip 2 in this form. The thickness of the second source conductor film 68 is approximately equal to the thickness of the second gate conductor film 56 .
  • the second source conductor film 68 covers the first source conductor film 67 in the form of a film within the source opening 40 .
  • the second source conductor film 68 forms part of the second projecting portion 63 . That is, the second projecting portion 63 has a laminated structure including the first source conductor film 67 and the second source conductor film 68 .
  • the second source conductor film 68 preferably has a thickness exceeding the thickness of the first source conductor film 67 within the second protruding portion 63 .
  • the semiconductor device 1A includes a sealing insulator 71 that covers the first main surface 3.
  • a sealing insulator 71 surrounds the gate pillar electrode 50 and the plurality of source pillar electrodes 60 so as to expose a portion of the gate pillar electrode 50 and a portion of the plurality of source pillar electrodes 60 on the first major surface 3 . is coated around the The sealing insulator 71 specifically covers the active surface 8, the outer surface 9 and the first to fourth connection surfaces 10A to 10D.
  • the sealing insulator 71 covers the gate pillar electrode 50 above the gate electrode 30 .
  • Encapsulation insulator 71 exposes gate electrode surface 51 and covers gate electrode sidewalls 52 .
  • the sealing insulator 71 has a portion that directly covers the portion of the gate electrode 30 exposed from the upper insulating film 38 and the gate pillar electrode 50 .
  • the sealing insulator 71 covers the first projecting portion 53 of the gate pillar electrode 50 and faces the gate electrode 30 with the first projecting portion 53 interposed therebetween. The sealing insulator 71 prevents the gate pillar electrode 50 from coming off.
  • a sealing insulator 71 covers the region between the plurality of source pillar electrodes 60 on the source electrode 32 .
  • the encapsulation insulator 71 exposes the plurality of source electrode surfaces 61 and covers the plurality of source electrode sidewalls 62 .
  • the sealing insulator 71 has a portion that directly covers the portion of the source electrode 32 exposed from the upper insulating film 38 and the plurality of source pillar electrodes 60 .
  • the sealing insulator 71 covers the second protrusions 63 of the plurality of source pillar electrodes 60 and faces the source electrode 32 with the second protrusions 63 interposed therebetween.
  • the sealing insulator 71 suppresses falling off of the plurality of source pillar electrodes 60 .
  • the sealing insulator 71 has a portion that directly covers the upper insulating film 38 .
  • the sealing insulator 71 covers the gate electrode 30 with the upper insulating film 38 interposed therebetween, and covers the source electrode 32 with the upper insulating film 38 interposed therebetween.
  • the sealing insulator 71 covers the dicing street 41 at the periphery of the outer surface 9 .
  • the sealing insulator 71 directly covers the interlayer insulating film 27 at the dicing street 41 in this embodiment.
  • the sealing insulator 71 directly covers the chip 2 and the main surface insulating film 25 on the dicing street 41. may
  • the sealing insulator 71 has an insulating main surface 72 and insulating side walls 73 .
  • the insulating main surface 72 extends flat along the first main surface 3 .
  • Insulating main surface 72 forms one flat surface with gate electrode surface 51 and a plurality of source electrode surfaces 61 .
  • the insulating main surface 72 may be a ground surface having grinding marks. In this case, the insulating main surface 72 preferably forms one ground surface together with the gate electrode surface 51 and the plurality of source electrode surfaces 61 .
  • the insulating side wall 73 extends from the periphery of the insulating main surface 72 toward the chip 2 and forms one flat surface together with the first to fourth side surfaces 5A to 5D.
  • the insulating side wall 73 is formed substantially perpendicular to the insulating main surface 72 .
  • the angle formed between insulating side wall 73 and insulating main surface 72 may be 88° or more and 92° or less.
  • the insulating side wall 73 may consist of a ground surface with grinding marks.
  • the insulating sidewall 73 may form one grinding surface with the first to fourth side surfaces 5A to 5D.
  • the encapsulating insulator 71 preferably has a thickness exceeding the thickness of the gate electrode 30 and the thickness of the source electrode 32 . It is particularly preferable that the thickness of the sealing insulator 71 exceeds the thickness of the upper insulating film 38 . The thickness of the encapsulation insulator 71 exceeds the thickness of the chip 2 in this embodiment. Of course, the thickness of the encapsulating insulator 71 may be less than the thickness of the chip 2 . The thickness of the sealing insulator 71 may be 10 ⁇ m or more and 300 ⁇ m or less. The thickness of the sealing insulator 71 is preferably 30 ⁇ m or more.
  • the thickness of the sealing insulator 71 is 80 ⁇ m or more and 200 ⁇ m or less.
  • the thickness of the encapsulation insulator 71 is approximately equal to the thickness of the gate pillar electrode 50 and the thickness of the plurality of source pillar electrodes 60 .
  • the sealing insulator 71 contains a matrix resin, multiple fillers, and multiple flexible particles (flexible agents).
  • the sealing insulator 71 is configured such that its mechanical strength is adjusted by the matrix resin, multiple fillers, and multiple flexible particles.
  • the sealing insulator 71 only needs to contain a matrix resin, and the presence or absence of fillers and flexible particles is optional.
  • the sealing insulator 71 may contain a coloring material such as carbon black for coloring the matrix resin.
  • the matrix resin is preferably made of a thermosetting resin.
  • the matrix resin may contain at least one of epoxy resin, phenolic resin, and polyimide resin, which are examples of thermosetting resins.
  • the matrix resin, in this form, contains an epoxy resin.
  • the plurality of fillers are composed of one or both of spherical objects made of insulators and amorphous objects made of insulators, and are added to the matrix resin.
  • Amorphous objects have random shapes other than spheres, such as grains, fragments, and crushed pieces.
  • the amorphous object may have corners.
  • the plurality of fillers are each composed of a spherical object from the viewpoint of suppressing damage due to filler attack.
  • the plurality of fillers may contain at least one of ceramics, oxides and nitrides.
  • the plurality of fillers in this form, are each composed of silicon oxide particles (silica particles).
  • a plurality of fillers may each have a particle size of 1 nm or more and 100 ⁇ m or less.
  • the particle size of the plurality of fillers is preferably 50 ⁇ m or less.
  • the sealing insulator 71 preferably contains a plurality of fillers with different particle sizes.
  • the plurality of fillers may include a plurality of small-diameter fillers, a plurality of medium-diameter fillers, and a plurality of large-diameter fillers.
  • the plurality of fillers are preferably added to the matrix resin at a content rate (density) in the order of small-diameter filler, medium-diameter filler, and large-diameter filler.
  • the small-diameter filler may have a thickness less than the thickness of the source electrode 32 (the thickness of the gate electrode 30).
  • the particle size of the small-diameter filler may be 1 nm or more and 1 ⁇ m or less.
  • the medium-diameter filler may have a thickness exceeding the thickness of the source electrode 32 and equal to or less than the thickness of the upper insulating film 38 .
  • the particle diameter of the medium-diameter filler may be 1 ⁇ m or more and 20 ⁇ m or less.
  • the large-diameter filler may have a thickness exceeding the thickness of the upper insulating film 38 .
  • the plurality of fillers includes at least one large diameter filler that exceeds any one of the thickness of the first semiconductor region 6 (epitaxial layer), the thickness of the second semiconductor region 7 (substrate) and the thickness of the chip 2. good too.
  • the particle size of the large-diameter filler may be 20 ⁇ m or more and 100 ⁇ m or less.
  • the particle size of the large-diameter filler is preferably 50 ⁇ m or less.
  • the average particle size of the plurality of fillers may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the average particle size of the plurality of fillers is preferably 4 ⁇ m or more and 8 ⁇ m or less.
  • the plurality of fillers need not contain all of the small-diameter fillers, medium-diameter fillers and large-diameter fillers at the same time, and may be composed of either one or both of the small-diameter fillers and the medium-diameter fillers.
  • the maximum particle size of the plurality of fillers (medium-sized fillers) may be 10 ⁇ m or less.
  • the encapsulation insulator 71 may include a plurality of filler fragments having broken particle shapes at the surface of the insulating main surface 72 and the surface of the insulating sidewalls 73 .
  • the plurality of filler pieces may each be formed of a portion of the small-diameter filler, a portion of the medium-diameter filler, and a portion of the large-diameter filler.
  • the plurality of filler pieces located on the insulating main surface 72 side have broken portions formed along the insulating main surface 72 so as to face the insulating main surface 72 .
  • a plurality of filler pieces located on the side of the insulating sidewall 73 have broken portions formed along the insulating sidewall 73 so as to face the insulating sidewall 73 .
  • the broken portions of the plurality of filler pieces may be exposed from the insulating main surface 72 and the insulating sidewalls 73, or may be partially or wholly covered with the matrix resin. Since the plurality of filler pieces are located on the surface layers of the insulating main surface 72 and the insulating side walls 73, they do not affect the structures on the chip 2 side.
  • a plurality of flexible particles are added to the matrix resin.
  • the plurality of flexible particles may include at least one of silicon-based flexible particles, acrylic-based flexible particles, and butadiene-based flexible particles.
  • the encapsulating insulator 71 preferably contains silicon-based flexing particles.
  • the plurality of flexing particles have an average particle size less than the average particle size of the plurality of fillers.
  • the average particle size of the plurality of flexible particles is preferably 1 nm or more and 1 ⁇ m or less.
  • the maximum particle size of the plurality of flexible particles is preferably 1 ⁇ m or less.
  • the plurality of flexible particles are added to the matrix resin so that the ratio of the total cross-sectional area per unit cross-sectional area is 0.1% or more and 10% or less.
  • the plurality of flexible particles are added to the matrix resin at a content in the range of 0.1% by weight to 10% by weight.
  • the average particle size and content of the plurality of flexible particles are appropriately adjusted according to the elastic modulus to be imparted to the sealing insulator 71 during and/or after manufacturing.
  • the semiconductor device 1A includes a gate terminal film 74 covering the gate pillar electrode 50 on the sealing insulator 71 and spaced apart from the plurality of source pillar electrodes 60 .
  • the gate terminal film 74 is electrically connected to the gate pillar electrode 50 .
  • the gate terminal film 74 is arranged in the inner portion of the insulating main surface 72 with a space from the peripheral edge (insulating side wall 73 ) of the insulating main surface 72 in plan view.
  • the gate terminal film 74 Since the gate terminal film 74 is arranged in a layer different from that of the gate electrode 30 and the source electrode 32, it is hardly subject to design rule restrictions due to the layout of the gate electrode 30 and the layout of the source electrode 32. Therefore, as long as the gate terminal film 74 is electrically connected to the gate pillar electrode 50, the gate terminal film 74 can have any planar shape and can be arranged at any location.
  • the gate terminal film 74 is arranged in a region close to the central portion of the third side surface 5C in plan view.
  • the gate terminal film 74 is arranged so as to overlap at least the active surface 8 in plan view.
  • the gate terminal film 74 may be arranged so as to overlap the active surface 8 and the outer side surface 9 in plan view.
  • the gate terminal film 74 has a thickness less than the thickness of the gate pillar electrode 50 .
  • the thickness of the gate terminal film 74 is preferably 1/4 or less that of the gate pillar electrode 50 . It is particularly preferable that the thickness of the gate terminal film 74 is 1/10 or less that of the gate pillar electrode 50 .
  • the thickness of the gate terminal film 74 is preferably less than the thickness of the upper insulating film 38 .
  • the thickness of the gate terminal film 74 may be less than the thickness of the gate electrode 30 .
  • the thickness of the gate terminal film 74 takes various values depending on the type of film.
  • the thickness of the gate terminal film 74 may be 10 nm or more and 15 ⁇ m or less.
  • the gate terminal film 74 has a planar area exceeding the planar area of the gate pillar electrode 50 .
  • the plane area of the gate terminal film 74 preferably exceeds the plane area of the gate electrode 30 .
  • the plane area of the gate terminal film 74 may be 0.4 mm square or more.
  • Gate terminal film 74 may be formed in a polygonal shape (for example, rectangular shape) having a plane area of 0.4 mm ⁇ 0.7 mm or more. In this form, the gate terminal film 74 is formed in a rectangular shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the gate terminal film 74 may be formed in a polygonal shape other than a square shape, a circular shape, or an elliptical shape in plan view.
  • the semiconductor device 1A covers at least one (in this embodiment, multiple) source pillar electrode 60 with a gap from the gate pillar electrode 50 (gate terminal film 74) on the sealing insulator 71 (this one) source terminal film 75 .
  • the source terminal film 75 is electrically connected to the multiple source pillar electrodes 60 .
  • the source terminal film 75 is arranged in the inner part of the insulating main surface 72 with a space from the peripheral edge (insulating side wall 73 ) of the insulating main surface 72 in plan view.
  • the source terminal film 75 Since the source terminal film 75 is arranged in a layer different from that of the gate electrode 30 and the source electrode 32, it is hardly subject to design rule restrictions due to the layout of the gate electrode 30 and the layout of the source electrode 32. Therefore, as long as the source terminal film 75 is electrically connected to the plurality of source pillar electrodes 60, the source terminal film 75 can have any planar shape and can be placed at any location.
  • the source terminal film 75 is arranged so as to overlap at least the active surface 8 in plan view.
  • the source terminal film 75 may be arranged so as to overlap the active surface 8 and the outer side surface 9 in plan view.
  • the source terminal film 75 is arranged at a position overlapping the main electrode portion 33 of the source electrode 32 so as not to overlap the lead electrode portions 34A and 34B of the source electrode 32 in plan view.
  • the facing area between the gate terminal film 74 and the source terminal film 75 is reduced.
  • Such a structure reduces the risk of a short circuit between the gate terminal film 74 and the source terminal film 75 when a conductive adhesive such as solder or metal paste adheres to the gate terminal film 74 and the source terminal film 75. is valid.
  • a conductive bonding member such as a conductive plate or a conductive wire (eg, bonding wire) may be connected to the gate terminal film 74 and the source terminal film 75 . In this case, the risk of short-circuiting between the conductive bonding member on the gate terminal film 74 side and the conductive bonding member on the source terminal film 75 side can be reduced.
  • the source terminal film 75 has a thickness less than the thickness of the plurality of source pillar electrodes 60 .
  • the thickness of the source terminal film 75 is preferably 1/4 or less that of the source pillar electrode 60 . It is particularly preferable that the thickness of the source terminal film 75 is 1/10 or less that of the source pillar electrode 60 .
  • the thickness of the source terminal film 75 is preferably less than the thickness of the upper insulating film 38 .
  • the thickness of the source terminal film 75 may be less than the thickness of the source electrode 32 .
  • the thickness of the source terminal film 75 takes various values depending on the type of film.
  • the thickness of the source terminal film 75 may be 10 nm or more and 15 ⁇ m or less.
  • the thickness of the source terminal film 75 is approximately equal to the thickness of the gate terminal film 74 .
  • the source terminal film 75 has a planar area exceeding the total planar area of the plurality of source pillar electrodes 60 .
  • the plane area of the source terminal film 75 exceeds the plane area of the gate terminal film 74 .
  • the planar area of the source terminal film 75 preferably exceeds the planar area of the source electrode 32 .
  • the plane area of the source terminal film 75 may be 0.8 mm square or more.
  • the plane area of the source terminal film 75 is 1 mm square or more.
  • the source terminal film 75 may be formed in a polygonal shape having a plane area of 1 mm ⁇ 1.4 mm or more.
  • the source terminal film 75 is formed in a rectangular shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the source terminal film 75 may be formed in a polygonal shape other than a square shape, a circular shape, or an elliptical shape in plan view.
  • the gate terminal film 74 and the source terminal film 75 are Ag (silver)-based metal films, Al (aluminum)-based metal films, Cu (copper)-based metal films, Ni (nickel)-based metal films, and Pd (palladium)-based metal films. and Au (gold)-based metal films, respectively.
  • the Ag-based metal film may be a pure Ag film (Ag film with a purity of 99% or more) or an Ag alloy film.
  • the Al-based metal film may be a pure Al film (an Al film with a purity of 99% or more) or an Al alloy film.
  • the Cu-based metal film may be a pure Cu film (a Cu film with a purity of 99% or more) or a Cu alloy film.
  • the Ni-based metal film may be a pure Ni film (a Ni film with a purity of 99% or more) or a Ni alloy film.
  • the Pd-based metal film may be a pure Pd film (a Pd film with a purity of 99% or more) or a Pd alloy film.
  • the Au-based metal film may be a pure Au film (an Au film with a purity of 99% or higher) or an Au alloy film.
  • the Ag-based metal film, Al-based metal film, Cu-based metal film, and Ni-based metal film may each have a thickness of 0.1 ⁇ m or more and 15 ⁇ m or less. It is preferable that each of the Ag-based metal film, the Al-based metal film, the Cu-based metal film and the Ni-based metal film has a thickness of 10 ⁇ m or less.
  • the Pd-based metal film and the Au-based metal film may each have a thickness of 1 nm or more and 1 ⁇ m or less. It is preferable that the Pd-based metal film and the Au-based metal film each have a thickness of 0.5 ⁇ m or less. It is particularly preferable that the Au-based metal film has a thickness of 0.1 ⁇ m or less.
  • FIGS. 8A to 8G are partial cross-sectional views showing gate terminal films 74 and source terminal films 75 according to first to seventh embodiments. Since the gate terminal film 74 has a configuration similar to that of the source terminal film 75, it is hereinafter referred to as a source terminal film 75 (gate terminal film 74), and the configuration of the source terminal film 75 will be described.
  • the source terminal film 75 (gate terminal film 74) according to the first embodiment has a single-layer structure made of an Ag-based metal film.
  • source terminal film 75 according to the second embodiment has a single-layer structure made of an Al-based metal film.
  • source terminal film 75 according to the third embodiment has a single-layer structure made of a Cu-based metal film.
  • the source terminal film 75 (gate terminal film 74) according to the fourth embodiment includes an Al-based metal film, a Ni-based metal film, and a Pd-based metal film laminated in this order from the sealing insulator 71 side. It has a laminated structure including a film and an Au-based metal film.
  • the Al-based metal film covers the insulating main surface 72 in a film form.
  • the Ni-based metal film coats the Al-based metal film in the form of a film.
  • the Pd-based metal film coats the Ni-based metal film in the form of a film.
  • the Au-based metal film coats the Pd-based metal film in the form of a film.
  • At least one of the Ni-based metal film, the Pd-based metal film, and the Au-based metal film may have a portion in contact with the insulating main surface 72 .
  • at least one of the Ni-based metal film, the Pd-based metal film, and the Au-based metal film may be formed only on the Al-based metal film so as not to contact the insulating main surface 72 .
  • the source terminal film 75 (gate terminal film 74) according to the fourth embodiment may include an Ag-based metal film or a Cu-based metal film instead of the Al-based metal film.
  • the source terminal film 75 (gate terminal film 74) according to the fifth embodiment includes an Al-based metal film, a Ni-based metal film and an Au-based metal film laminated in this order from the sealing insulator 71 side. It has a laminated structure including a film.
  • the Al-based metal film covers the insulating main surface 72 in a film form.
  • the Ni-based metal film coats the Al-based metal film in the form of a film.
  • the Au-based metal film coats the Ni-based metal film in the form of a film.
  • At least one of the Ni-based metal film and the Au-based metal film may have a portion in contact with the insulating main surface 72 .
  • at least one of the Ni-based metal film and the Au-based metal film may be formed only on the Al-based metal film so as not to contact the insulating main surface 72 .
  • the source terminal film 75 (gate terminal film 74) according to the fifth embodiment may include an Ag-based metal film or a Cu-based metal film instead of the Al-based metal film.
  • the source terminal film 75 (gate terminal film 74) according to the sixth embodiment includes a Ni-based metal film, a Pd-based metal film and an Au-based metal film laminated in this order from the sealing insulator 71 side. It has a laminated structure including a film.
  • the Ni-based metal film covers the insulating main surface 72 in a film form.
  • the Pd-based metal film coats the Ni-based metal film in the form of a film.
  • the Au-based metal film coats the Pd-based metal film in the form of a film.
  • At least one of the Pd-based metal film and the Au-based metal film may have a portion in contact with the insulating main surface 72 .
  • at least one of the Ni-based metal film and the Au-based metal film may be formed only on the Ni-based metal film so as not to contact the insulating main surface 72 .
  • source terminal film 75 (gate terminal film 74) according to the seventh embodiment has a laminated structure including a Ni-based metal film and an Au-based metal film laminated in this order from the sealing insulator 71 side. have.
  • the Ni-based metal film covers the insulating main surface 72 in a film form.
  • the Au-based metal film coats the Ni-based metal film in the form of a film.
  • the Au-based metal film may have a portion in contact with the insulating main surface 72 .
  • the Au-based metal film may be formed only on the Ni-based metal film so as not to contact the insulating main surface 72 .
  • the configuration of the source terminal film 75 (gate terminal film 74) shown in FIGS. 8A to 8G is an example, and the configuration of the source terminal film 75 (gate terminal film 74) is the configuration shown in FIGS. 8A to 8G. Not restricted.
  • the film type of the source terminal film 75 (gate terminal film 74) is appropriately adjusted according to the material such as solder, metal paste, and bonding wire.
  • the source terminal film 75 when Ag sintered paste is bonded to the source terminal film 75 (gate terminal film 74), the source terminal film 75 (gate terminal film 74) is at least Ag-based metal having a high affinity for the Ag sintered paste. It preferably includes a membrane (see Figure 8A).
  • the Ag sintering paste is, for example, a paste in which nano-sized or micro-sized Ag particles are added to an organic solvent.
  • the source terminal film 75 may be an Al-based metal film, a Cu-based metal film, or a Ni-based metal film.
  • a Pd-based metal film, and an Au-based metal film preferably have a single-layer structure or a laminated structure (see FIGS. 8B to 8G).
  • the source terminal film 75 when the bonding wire is made of Al wire, the source terminal film 75 (gate terminal film 74) preferably contains at least an Al-based metal film. Moreover, when the bonding wires are made of Cu wires, the source terminal film 75 (gate terminal film 74) preferably contains at least a Cu-based metal film. Moreover, when the bonding wires are made of Au wires, the source terminal film 75 (gate terminal film 74) preferably contains at least an Au-based metal film.
  • the source terminal film 75 (gate terminal film 74) having a laminated structure (see FIGS. 8D to 8G) including Ni-based metal films and Au-based metal films can be applied to bonding wires made of various materials. Also, the source terminal film 75 (gate terminal film 74) having a laminated structure (see FIGS. 8D to 8G) including a Ni-based metal film and an Au-based metal film can be applied to solder or Ag sintered paste. . Therefore, from the viewpoint of high versatility, the source terminal film 75 (gate terminal film 74) should have a laminated structure including a Ni-based metal film and an Au-based metal film (see FIGS. 8D to 8G). is preferred.
  • the semiconductor device 1A includes a drain electrode 77 (second main surface electrode) covering the second main surface 4. As shown in FIG. Drain electrode 77 is electrically connected to second main surface 4 . Drain electrode 77 forms ohmic contact with second semiconductor region 7 exposed from second main surface 4 . The drain electrode 77 may cover the entire second main surface 4 so as to be continuous with the periphery of the chip 2 (first to fourth side surfaces 5A to 5D).
  • the drain electrode 77 may cover the second main surface 4 with a space inward from the periphery of the chip 2 .
  • the drain electrode 77 is configured such that a drain-source voltage of 500 V or more and 3000 V or less is applied between the drain electrode 77 and the source terminal film 75 . That is, the chip 2 is formed so that a voltage of 500 V or more and 3000 V or less is applied between the first principal surface 3 and the second principal surface 4 .
  • the semiconductor device 1A includes the chip 2, the source electrode 32 (main surface electrode), the plurality of source pillar electrodes 60, the sealing insulator 71, and at least one (one in this embodiment) source terminal film 75.
  • Chip 2 has a first main surface 3 .
  • the source electrode 32 is arranged on the first main surface 3 .
  • a plurality of source pillar electrodes 60 are spaced above the source electrode 32 .
  • a sealing insulator 71 covers the region between the plurality of source pillar electrodes 60 over the source electrode 32 so as to expose a portion of the plurality of source pillar electrodes 60 .
  • a source terminal film 75 covers the plurality of source pillar electrodes 60 on the sealing insulator 71 .
  • the volume of electrodes interposed between the source electrode 32 and the source terminal film 75 can be reduced by the plurality of source pillar electrodes 60 . That is, it is not necessary to dispose a pillar electrode having a plane area equivalent to that of the source terminal film 75 on the source electrode 32 . Thereby, the stress caused by the electrode interposed between the source electrode 32 and the source terminal film 75 can be reduced. Therefore, it is possible to suppress shape defects and variations in electrical characteristics caused by the stress.
  • the sealing insulator 71 can protect the object to be sealed from external force and moisture.
  • the object to be sealed can be protected from damage caused by external force and deterioration caused by moisture. This can suppress shape defects and variations in electrical characteristics. Therefore, it is possible to provide the semiconductor device 1A with improved reliability.
  • the semiconductor device 1A preferably includes an upper insulating film 38 that partially covers the source electrode 32 .
  • the upper insulating film 38 can protect the source electrode 32 from external forces and moisture.
  • the source electrode 32 can be protected by both the upper insulating film 38 and the sealing insulator 71 .
  • the sealing insulator 71 preferably has a portion that directly covers the upper insulating film 38 .
  • the sealing insulator 71 preferably has a portion covering the source electrode 32 with the upper insulating film 38 interposed therebetween.
  • the upper insulating film 38 preferably includes one or both of the inorganic insulating film 42 and the organic insulating film 43 .
  • the organic insulating film 43 is preferably made of a photosensitive resin film.
  • the upper insulating film 38 is preferably thicker than the source electrode 32 .
  • Upper insulating film 38 is preferably thinner than chip 2 .
  • Encapsulation insulator 71 is preferably thicker than source electrode 32 .
  • the sealing insulator 71 is preferably thicker than the upper insulating film 38 . It is particularly preferred that the encapsulating insulator 71 is thicker than the chip 2 .
  • the above configuration applies multiple source pillar electrodes 60 with a relatively large total planar area and/or a relatively large thickness to a chip 2 with a relatively large planar area and/or a relatively small thickness. valid in the case A plurality of source pillar electrodes 60 having a relatively large total planar area and/or a relatively large thickness are also effective in absorbing heat generated on the chip 2 side and dissipating it to the outside.
  • the plurality of source pillar electrodes 60 are preferably thicker than the source electrodes 32 .
  • the plurality of source pillar electrodes 60 are preferably thicker than the upper insulating film 38 . It is particularly preferable that the plurality of source pillar electrodes 60 be thicker than the chip 2 .
  • the plurality of source pillar electrodes 60 may have a total planar area occupying 10% or more and 50% or less of the first main surface 3 in plan view.
  • the total plane area of the plurality of source pillar electrodes 60 may be 30% or less.
  • the source electrode 32 may have a planar area occupying 50% or more of the planar area of the first main surface 3 .
  • the source terminal film 75 may have a plane area occupying 50% or more of the plane area of the first main surface 3 .
  • the source terminal film 75 is preferably thinner than the plurality of source pillar electrodes 60 .
  • the thickness of the source terminal film 75 is preferably 1/4 or less of the thickness of the plurality of source pillar electrodes 60 .
  • the source terminal film 75 is preferably thinner than the upper insulating film 38 .
  • the source terminal film 75 is preferably thinner than the source electrode 32 .
  • the relatively thin source terminal film 75 can suppress the stress caused by the source terminal film 75 .
  • the chip 2 may have a first main surface 3 having an area of 1 mm square or more in plan view.
  • the chip 2 may have a thickness of 100 ⁇ m or less when viewed in cross section.
  • the chip 2 preferably has a thickness of 50 ⁇ m or less when viewed in cross section.
  • Chip 2 may have a laminated structure including a semiconductor substrate and an epitaxial layer. In this case, the epitaxial layer is preferably thicker than the semiconductor substrate.
  • the chip 2 preferably contains a wide bandgap semiconductor single crystal.
  • Single crystals of wide bandgap semiconductors are effective in improving electrical characteristics.
  • the structure having the sealing insulator 71 is also effective in the structure including the drain electrode 77 covering the second main surface 4 of the chip 2 .
  • Drain electrode 77 forms a potential difference (for example, 500 V or more and 3000 V or less) across chip 2 with source electrode 32 .
  • the distance between the source electrode 32 and the drain electrode 77 is reduced, increasing the risk of discharge phenomena between the rim of the first main surface 3 and the source electrode 32.
  • the structure having the sealing insulator 71 can improve the insulation between the peripheral edge of the first main surface 3 and the source electrode 32 and suppress the discharge phenomenon.
  • FIG. 9 is a plan view showing a wafer structure 80 used when manufacturing the semiconductor device 1A shown in FIG.
  • FIG. 10 is a cross-sectional view showing device region 86 shown in FIG. 9 and 10
  • wafer structure 80 includes wafer 81 formed in a disk shape.
  • Wafer 81 serves as the base of chip 2 .
  • the wafer 81 has a first wafer main surface 82 on one side, a second wafer main surface 83 on the other side, and a wafer side surface 84 connecting the first wafer main surface 82 and the second wafer main surface 83 . .
  • the wafer 81 has marks 85 indicating the crystal orientation of the SiC single crystal on the wafer side surface 84 .
  • the mark 85 includes an orientation flat cut linearly in plan view.
  • the orientation flat extends in the second direction Y in this configuration.
  • the orientation flat need not necessarily extend in the second direction Y, but may extend in the first direction X.
  • the mark 85 may include a first orientation flat extending in the first direction X and a first orientation flat extending in the second direction Y.
  • the mark 85 may have an orientation notch cut toward the central portion of the wafer 81 instead of the orientation flat.
  • the orientation notch may be a cut-out portion cut in a polygonal shape such as a triangular shape or a square shape in a plan view.
  • the wafer 81 may have a diameter of 50 mm or more and 300 mm or less (that is, 2 inches or more and 12 inches or less) in plan view.
  • the diameter of wafer structure 80 is defined by the length of a chord passing through the center of wafer structure 80 outside of mark 85 .
  • Wafer structure 80 may have a thickness between 100 ⁇ m and 1100 ⁇ m.
  • the wafer structure 80 includes a first semiconductor region 6 formed in a region on the first wafer main surface 82 side inside a wafer 81 and a second semiconductor region 7 formed in a region on the second wafer main surface 83 side.
  • the first semiconductor region 6 is formed by an epitaxial layer and the second semiconductor region 7 is formed by a semiconductor substrate. That is, the first semiconductor region 6 is formed by epitaxially growing a semiconductor single crystal from the second semiconductor region 7 by an epitaxial growth method.
  • the second semiconductor region 7 preferably has a thickness exceeding the thickness of the first semiconductor region 6 .
  • the wafer structure 80 includes a plurality of device regions 86 and a plurality of scheduled cutting lines 87 provided on the first wafer main surface 82 .
  • a plurality of device regions 86 are regions respectively corresponding to the semiconductor devices 1A.
  • the plurality of device regions 86 are each set to have a rectangular shape in plan view. In this form, the plurality of device regions 86 are arranged in a matrix along the first direction X and the second direction Y in plan view.
  • the plurality of planned cutting lines 87 are lines (regions extending in a belt shape) that define locations to be the first to fourth side surfaces 5A to 5D of the chip 2 .
  • the plurality of planned cutting lines 87 are set in a grid pattern extending along the first direction X and the second direction Y so as to partition the plurality of device regions 86 .
  • the plurality of planned cutting lines 87 may be defined by, for example, alignment marks or the like provided inside and/or outside the wafer 81 .
  • the wafer structure 80 includes a mesa portion 11 formed in a plurality of device regions 86, a MISFET structure 12, an outer contact region 19, an outer well region 20, a field region 21, a main surface insulating film 25, and sidewall structures. 26, an interlayer insulating film 27, a gate electrode 30, a source electrode 32, a plurality of gate wirings 36A, 36B, a source wiring 37 and an upper insulating film 38.
  • a wafer structure 80 includes dicing streets 41 defined in regions between a plurality of upper insulating films 38 .
  • the dicing street 41 crosses the planned cutting line 87 and straddles a plurality of device regions 86 so as to expose the planned cutting line 87 .
  • the dicing streets 41 are formed in a lattice shape extending along a plurality of planned cutting lines 87 .
  • the dicing street 41 exposes the interlayer insulating film 27 in this form. Of course, if the interlayer insulating film 27 that exposes the first wafer main surface 82 is formed, the dicing streets 41 may expose the first wafer main surface 82 .
  • FIGS. 11A to 11J are cross-sectional views showing an example of a method for manufacturing the semiconductor device 1A shown in FIG. Descriptions of specific features of each structure formed in each process shown in FIGS. 11A to 11J are omitted or simplified because they are as described above.
  • a wafer structure 80 is prepared (see FIGS. 9 and 10).
  • a first base conductor film 88 serving as a base for the first gate conductor film 55 and the first source conductor film 67 is formed over the wafer structure 80 .
  • the first base conductor film 88 is formed in a film shape along the interlayer insulating film 27 , the gate electrode 30 , the source electrode 32 , the plurality of gate wirings 36A and 36B, the source wiring 37 and the upper insulating film 38 .
  • the first base conductor film 88 includes a Ti-based metal film.
  • the first base conductor film 88 may be formed by sputtering and/or vapor deposition.
  • a second base conductor film 89 serving as the base of the second gate conductor film 56 and the second source conductor film 68 is formed on the first base conductor film 88 .
  • the second base conductor film 89 consists of the interlayer insulating film 27, the gate electrode 30, the source electrode 32, the plurality of gate wirings 36A and 36B, the source wiring 37, and the upper insulating film 38 with the first base conductor film 88 interposed therebetween. cover.
  • the second base conductor film 89 contains a Cu-based metal film.
  • the second base conductor film 89 may be formed by sputtering and/or vapor deposition.
  • a resist mask 90 having a predetermined pattern is formed on the second base conductor film 89. Then, referring to FIG.
  • the resist mask 90 includes at least one (one in this embodiment) first opening 91 exposing the gate electrode 30 and a plurality of second openings 92 exposing the source electrode 32 .
  • the first opening 91 exposes the area where the gate pillar electrode 50 is to be formed in the area above the gate electrode 30 .
  • the plurality of second openings 92 expose regions where the plurality of source pillar electrodes 60 are to be formed in the region above the source electrode 32 .
  • This step includes a step of reducing the adhesion of the resist mask 90 to the second base conductor film 89 .
  • the adhesion of the resist mask 90 is adjusted by adjusting exposure conditions for the resist mask 90 and post-exposure baking conditions (baking temperature, time, etc.).
  • the growth starting points of the first protrusions 53 are formed at the lower ends of the first openings 91
  • the growth starting points of the second protrusions 63 are formed at the lower ends of the plurality of second openings 92 .
  • a third base conductor film 95 serving as the base of the second gate conductor film 56 and the second source conductor film 68 is formed on the second base conductor film 89 .
  • the third base conductor film 95 is formed by depositing a conductor (Cu-based metal in this embodiment) in the first opening 91 and the plurality of second openings 92 by plating (eg, electroplating). be done.
  • the third base conductor film 95 is integrated with the second base conductor film 89 inside the first opening 91 and the plurality of second openings 92 .
  • the gate pillar electrode 50 covering the gate electrode 30 is formed.
  • a plurality of source pillar electrodes 60 covering the source electrodes 32 are formed.
  • the volume of the conductor (gate pillar electrode 50) to be deposited on the gate electrode 30 is adjusted by the opening area of the first opening 91, and the volume of the conductor (source pillar electrode 60) to be deposited on the source electrode 32 is adjusted. is adjusted by the total opening area of the plurality of second openings 92 . This reduces the volume of conductor that must be deposited over the gate electrode 30 and source electrode 32 .
  • This step includes a step of allowing the plating solution to enter between the second base conductor film 89 and the resist mask 90 at the lower end of the first opening 91 .
  • This step also includes a step of allowing the plating solution to enter between the second base conductor film 89 and the resist mask 90 at the lower ends of the plurality of second openings 92 .
  • a portion of the third base conductor film 95 (the gate pillar electrode 50 ) is grown in the shape of a protrusion at the lower end of the first opening 91 to form the first protrusion 53 .
  • a part of the third base conductor film 95 (the plurality of source pillar electrodes 60 ) is grown in the shape of protrusions at the lower ends of the plurality of second openings 92 to form the second protrusions 63 .
  • resist mask 90 is removed. Thereby, the gate pillar electrode 50 and the plurality of source pillar electrodes 60 are exposed to the outside.
  • portions of the second base conductor film 89 exposed from the gate pillar electrode 50 and the plurality of source pillar electrodes 60 are removed.
  • An unnecessary portion of the second base conductor film 89 may be removed by an etching method.
  • the etching method may be a wet etching method and/or a dry etching method.
  • portions of the first base conductor film 88 exposed from the gate pillar electrode 50 and the plurality of source pillar electrodes 60 are removed.
  • An unnecessary portion of the first base conductor film 88 may be removed by an etching method.
  • the etching method may be a wet etching method and/or a dry etching method.
  • a sealant 93 is supplied onto the first wafer main surface 82 so as to cover the gate pillar electrode 50 and the plurality of source pillar electrodes 60 .
  • the encapsulant 93 forms the base of the encapsulation insulator 71 .
  • the sealant 93 covers the periphery of the gate pillar electrode 50 and the plurality of source pillar electrodes 60 and covers the entire area of the gate pillar electrode 50 and the entire area of the plurality of source pillar electrodes 60 .
  • the sealant 93 directly covers the portion of the gate electrode 30 exposed from the upper insulating film 38 and the gate pillar electrode 50 .
  • the sealant 93 directly covers the portions of the source electrode 32 exposed from the upper insulating film 38 and the plurality of source pillar electrodes 60 .
  • the encapsulant 93 in this form, contains a thermosetting resin, a plurality of fillers and a plurality of flexible particles (flexifying agents), and is cured by heating. Thereby, a sealing insulator 71 is formed.
  • the sealing insulator 71 has an insulating main surface 72 that covers the entire gate pillar electrode 50 and the plurality of source pillar electrodes 60 .
  • the sealing insulator 71 is partially removed.
  • the sealing insulator 71 is ground from the insulating main surface 72 side by a grinding method.
  • the grinding method may be a mechanical polishing method or a chemical mechanical polishing method.
  • the insulating main surface 72 is ground until the gate pillar electrode 50 and the plurality of source pillar electrodes 60 are exposed.
  • This step includes grinding the gate pillar electrode 50 and the plurality of source pillar electrodes 60 .
  • insulating main surface 72 forming one ground surface between gate pillar electrode 50 (gate electrode surface 51) and a plurality of source pillar electrodes 60 (source electrode surface 61) is formed.
  • the sealing insulator 71 may be formed in a semi-cured state (incompletely cured state) by adjusting the heating conditions in the process of FIG. 11F described above. In this case, the sealing insulator 71 is ground again in the step of FIG. 11G and then heated again to be fully cured (completely cured). In this case, the sealing insulator 71 can be easily removed.
  • a gate terminal film 74 covering the gate pillar electrode 50 is formed on the sealing insulator 71 (insulating main surface 72), and a source terminal film 75 covering the source pillar electrode 60 is formed. is formed on the encapsulation insulator 71 (insulating main surface 72).
  • the gate terminal film 74 and the source terminal film 75 are formed by depositing Ag-based metal on the sealing insulator 71 (insulating main surface 72) by at least one of sputtering, vapor deposition, and plating. It is formed by depositing at least one of a film, an Al-based metal film, a Cu-based metal film, a Ni-based metal film, a Pd-based metal film, and an Au-based metal film.
  • the wafer 81 is partially removed from the second wafer main surface 83 side and thinned to a desired thickness.
  • the thinning process of the wafer 81 may be performed by an etching method or a grinding method.
  • the etching method may be a wet etching method or a dry etching method.
  • the grinding method may be a mechanical polishing method or a chemical mechanical polishing method.
  • This process includes thinning the wafer 81 using the sealing insulator 71 as a support member for supporting the wafer 81 .
  • the wafer 81 can be handled appropriately.
  • the deformation of the wafer 81 warping due to thinning
  • the sealing insulator 71 can suppress the deformation of the wafer 81 (warping due to thinning) to be suppressed by the sealing insulator 71, the wafer 81 can be thinned appropriately.
  • wafer 81 is further thinned. As another example, if the thickness of wafer 81 is greater than or equal to the thickness of encapsulation insulator 71 , wafer 81 is thinned to a thickness less than the thickness of encapsulation insulator 71 . In these cases, the wafer 81 is preferably thinned until the thickness of the second semiconductor region 7 (semiconductor substrate) is less than the thickness of the first semiconductor region 6 (epitaxial layer).
  • the thickness of the second semiconductor region 7 may be greater than or equal to the thickness of the first semiconductor region 6 (epitaxial layer).
  • the wafer 81 may be thinned until the first semiconductor region 6 is exposed from the second wafer main surface 83 . That is, the entire second semiconductor region 7 may be removed.
  • a drain electrode 77 covering the second wafer main surface 83 is formed.
  • the drain electrode 77 may be formed by sputtering and/or vapor deposition.
  • the wafer structure 80 and encapsulation insulator 71 are then cut along the planned cutting lines 87 .
  • Wafer structure 80 and encapsulation insulator 71 may be cut by a dicing blade (not shown).
  • a plurality of semiconductor devices 1A are manufactured from one wafer structure 80 through the steps including the above.
  • FIG. 12A to 12C are partial cross-sectional views showing a first manufacturing method example of the gate terminal film 74 and the source terminal film 75.
  • FIG. The first manufacturing method example shows an example in which the gate terminal film 74 and the source terminal film 75 (see FIG. 8B) according to the second embodiment are formed by a sputtering method and/or a vapor deposition method.
  • an Al-based metal film covering the entire insulating main surface 72 of the sealing insulator 71 is formed by sputtering and/or vapor deposition.
  • the Al-based metal film collectively covers the gate pillar electrode 50 and the plurality of source pillar electrodes 60 .
  • a resist mask 96 having a predetermined pattern is formed on the Al-based metal film.
  • the resist mask 96 covers the region where the gate terminal film 74 and the source terminal film 75 are to be formed in the Al-based metal film, and exposes the other region.
  • the etching method may be a wet etching method and/or a dry etching method. Thereby, a gate terminal film 74 and a source terminal film 75 are formed on the insulating main surface 72 .
  • the Ag-based metal film, Cu-based metal film, Ni-based metal film, Pd-based metal film, and Au-based metal film can all be formed by sputtering and/or vapor deposition. Therefore, the gate terminal film 74 and the source terminal film 75 (FIGS. 8A to 8G) according to the first to seventh embodiments can be formed using the steps of FIGS. 12A to 12C. That is, the source terminal film 75 (FIGS. 8A to 8G) according to the first to seventh embodiments includes an Al-based metal film, an Ag-based metal film, a Cu-based metal film, a Ni-based metal film, a Pd-based metal film, and an Au-based metal film. It is formed by depositing any metal film among the metal films on the object to be coated by sputtering and/or vapor deposition.
  • FIG. 13A to 13C are partial cross-sectional views showing a second manufacturing method example of the gate terminal film 74 and the source terminal film 75.
  • FIG. The second manufacturing method example shows an example in which the gate terminal film 74 and the source terminal film 75 (see FIG. 8B) according to the second embodiment are formed by a sputtering method and/or a vapor deposition method using a lift-off method.
  • a resist mask 97 having a predetermined pattern is formed on the main insulating surface 72. Then, as shown in FIG. The resist mask 97 exposes the region where the gate terminal film 74 and the source terminal film 75 are to be formed on the insulating main surface 72 and covers the other region.
  • an Al-based metal film covering the insulating main surface 72 and the resist mask 97 is formed by sputtering and/or vapor deposition.
  • the Al-based metal film collectively covers the gate pillar electrode 50 and the plurality of source pillar electrodes 60 .
  • the resist mask 97 is removed.
  • the portion of the Al-based metal film that covers the resist mask 97 is also removed at the same time. Thereby, a gate terminal film 74 and a source terminal film 75 are formed on the insulating main surface 72 .
  • the Ag-based metal film, Cu-based metal film, Ni-based metal film, Pd-based metal film, and Au-based metal film can all be formed by sputtering and/or vapor deposition. Therefore, the gate terminal film 74 and the source terminal film 75 (FIGS. 8A to 8G) according to the first to seventh embodiments can be formed using the steps of FIGS. 13A to 13C. That is, the gate terminal film 74 and the source terminal film 75 (FIGS. 8A to 8G) according to the first to seventh embodiments are Al-based metal films, Ag-based metal films, Cu-based metal films, Ni-based metal films, Pd-based metal films, and Pd-based metal films. It is formed by depositing an arbitrary metal film out of a metal film based on metals and an metal film based on Au on an object to be coated by a sputtering method and/or a vapor deposition method.
  • a Ni-based metal film, a Pd-based metal film, and an Au-based metal film are laminated in this order on the Al-based metal film by a plating method.
  • an electrolytic plating method or an electroless plating method is selected according to the properties of the object to be laminated.
  • the Ni-based metal film, the Pd-based metal film, and the Au-based metal film are all formed by electroless plating in this form. Thereby, a gate terminal film 74 and a source terminal film 75 are formed on the insulating main surface 72 .
  • the metal films formed in the process (sputtering method and/or vapor deposition method) of FIG. may have a single-layer structure or a laminated structure containing at least one of Further, the metal film formed in the step (plating method) of FIG. It may have a single layer structure or a laminated structure including at least one.
  • the method of manufacturing the semiconductor device 1A includes the steps of preparing the wafer structure 80, forming the source pillar electrode 60, forming the sealing insulator 71, and forming the source terminal film 75.
  • the wafer structure 80 includes a wafer 81 having a first wafer main surface 82 (main surface) and a source electrode 32 (main surface electrode) disposed on the first wafer main surface 82. is prepared.
  • a plurality of source pillar electrodes 60 are formed on the source electrode 32 with a space therebetween.
  • the sealing insulator 71 covering the region between the plurality of source pillar electrodes 60 is formed on the source electrode 32 so as to partially expose the plurality of source pillar electrodes 60 . be done.
  • the source terminal film 75 covering the plurality of source pillar electrodes 60 is formed on the sealing insulator 71 .
  • the volume of electrodes interposed between the source electrode 32 and the source terminal film 75 can be reduced by the plurality of source pillar electrodes 60 . That is, it is not necessary to dispose a pillar electrode having a plane area equivalent to that of the source terminal film 75 on the source electrode 32 . Thereby, the stress caused by the electrode interposed between the source electrode 32 and the source terminal film 75 can be reduced. Therefore, it is possible to suppress shape defects and variations in electrical characteristics caused by the stress.
  • the sealing insulator 71 can protect the object to be sealed from external force and moisture.
  • the object to be sealed can be protected from damage caused by external force and deterioration caused by moisture. This can suppress shape defects and variations in electrical characteristics. Therefore, the semiconductor device 1A with improved reliability can be manufactured.
  • the method of manufacturing the semiconductor device 1A preferably further includes a step of thinning the wafer 81 after the step of forming the sealing insulator 71 .
  • the thinning step of the wafer 81 preferably includes thinning the wafer 81 to less than the thickness of the plurality of source pillar electrodes 60 .
  • the step of preparing wafer structure 80 preferably includes a step of preparing wafer structure 80 including wafer 81 having a laminated structure including a substrate and an epitaxial layer.
  • the step of thinning the wafer 81 preferably includes thinning the substrate to less than the thickness of the epitaxial layer.
  • the step of preparing wafer structure 80 preferably includes the step of preparing wafer structure 80 including wafer 81 including a single crystal of wide bandgap semiconductor.
  • the step of forming the source pillar electrodes 60 preferably includes a step of forming a plurality of source pillar electrodes 60 in a vertically elongated columnar shape in a cross-sectional view.
  • the step of forming the source pillar electrodes 60 preferably includes a step of forming a plurality of source pillar electrodes 60 thicker than the source electrodes 32 .
  • the step of forming the source terminal film 75 preferably includes a step of forming the source terminal film 75 thinner than the plurality of source pillar electrodes 60 .
  • the step of forming the source terminal film 75 preferably includes a step of forming the source terminal film 75 having a thickness of 1/4 or less of the thickness of the plurality of source pillar electrodes 60 .
  • the step of forming the encapsulation insulator 71 preferably includes forming the encapsulation insulator 71 thicker than the source electrode 32 .
  • the step of forming the source pillar electrode 60 includes a step of forming a second base conductor film 89 covering the source electrode 32 , a plurality of second openings 92 exposing a portion of the second base conductor film 89 covering the source electrode 32 . is formed on the second base conductor film 89, and a third base conductor film 95 (conductor) is formed on the portions of the second base conductor film 89 exposed through the plurality of second openings 92. It is preferred to include the step of depositing a
  • the method of manufacturing the semiconductor device 1A preferably further includes a step of removing the resist mask 90 after the step of depositing the third base conductor film 95 .
  • the step of forming the sealing insulator 71 is preferably performed after the step of removing the resist mask 90 .
  • the step of forming the sealing insulator 71 includes a step of forming the sealing insulator 71 covering the entire area of the plurality of source pillar electrodes 60, and a step of forming the sealing insulator 71 partially until the plurality of source pillar electrodes 60 are exposed. It is preferable to include the step of removing the In this case, the step of removing the sealing insulator 71 may include a step of partially removing the sealing insulator 71 by a grinding method.
  • a method for manufacturing a semiconductor device 1A comprises: a wafer 81 having a first wafer main surface 82 on which a device region 86 and a line to cut 87 defining the device region 86 are set; Preferably, the step of providing a wafer structure 80 including a source electrode 32 disposed thereon is included. In this case, the method of manufacturing the semiconductor device 1A preferably includes a step of cutting the wafer 81 and the sealing insulator 71 along the cutting lines 87 after the step of forming the sealing insulator 71 .
  • the step of forming the source pillar electrodes 60 preferably includes a step of forming a plurality of source pillar electrodes 60 each having a total plane area occupying 30% or less of the plane area of the device region 86 .
  • the step of forming the source terminal film 75 preferably includes a step of forming the source terminal film 75 having a total plane area occupying 50% or more of the plane area of the device region 86 .
  • the method of manufacturing the semiconductor device 1A preferably includes the step of forming the upper insulating film 38 that partially covers the source electrode 32 before the step of forming the source pillar electrode 60 .
  • the step of forming the source pillar electrodes 60 preferably includes a step of forming a plurality of source pillar electrodes 60 on the source electrode 32 with a gap from the upper insulating film 38 .
  • the step of forming the sealing insulator 71 preferably includes a step of forming the sealing insulator 71 having a portion covering the source electrode 32 with the upper insulating film 38 interposed therebetween.
  • the process of forming the upper insulating film 38 preferably includes a process of forming the upper insulating film 38 including either one or both of the inorganic insulating film 42 and the organic insulating film 43 .
  • the step of forming encapsulating insulator 71 preferably includes forming encapsulating insulator 71 containing a thermosetting resin and a plurality of fillers.
  • FIG. 15 is a plan view showing a semiconductor device 1B according to the second embodiment.
  • semiconductor device 1B has a modified form of semiconductor device 1A.
  • the semiconductor device 1B specifically includes a plurality of source terminal films 75 .
  • a plurality of source terminal films 75 are arranged at intervals on the insulating main surface 72 so as to cover at least one (in this embodiment, a plurality of) corresponding source pillar electrodes 60 .
  • the plurality of source terminal films 75 are electrically connected to the corresponding source pillar electrodes 60 respectively.
  • the plurality of source terminal films 75 are arranged in rows and columns at intervals in the first direction X and the second direction Y in plan view.
  • the arrangement and planar shape of the plurality of source terminal films 75 are arbitrary.
  • the plurality of source terminal films 75 may have plane areas different from each other.
  • the plurality of source terminal films 75 may have planar shapes different from each other.
  • each source terminal film 75 is preferably 0.8 mm square or more. In this case, it is particularly preferable that the plane area of each source terminal film 75 is 1 mm square or more.
  • Each source terminal film 75 may be formed in a polygonal shape having a plane area of 1 mm ⁇ 1.4 mm or more.
  • Each source terminal film 75 is formed in a quadrangular shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • each source terminal film 75 may be formed in a polygonal shape other than a square shape, a circular shape, or an elliptical shape in plan view.
  • the semiconductor device 1B has the same effect as the semiconductor device 1A.
  • the semiconductor device 1B is manufactured by changing the layout of the source terminal film 75 in the manufacturing method of the semiconductor device 1A. Therefore, the method for manufacturing the semiconductor device 1B also produces the same effect as the method for manufacturing the semiconductor device 1A.
  • FIG. 16 is a plan view showing a semiconductor device 1C according to the third embodiment.
  • semiconductor device 1C has a configuration obtained by modifying semiconductor device 1A.
  • the semiconductor device 1C in addition to the body electrode portion 33 of the source electrode 32, at least one or both of the plurality of lead electrode portions 34A and 34B (in this embodiment, both of them) are arranged on the source electrode portion 33A.
  • a pillar electrode 60 is included.
  • the number of source pillar electrodes 60 arranged on the extraction electrode portions 34A and 34B is arbitrary, and one or a plurality of source pillar electrodes 60 may be arranged on the extraction electrode portions 34A and 34B, respectively.
  • the aforementioned source terminal film 75 has at least one lead-out terminal portion 100 (a plurality of lead terminals in this embodiment) in this embodiment.
  • the plurality of lead terminal portions 100 are led out to regions overlapping with the plurality of lead electrode portions 34A and 34B so as to face the gate terminal film 74 in the second direction Y in plan view. That is, the plurality of lead terminal portions 100 sandwich the gate pillar electrode 50 from both sides in the second direction Y in plan view.
  • Each of the plurality of lead terminal portions 100 covers at least one (one in this embodiment) source pillar electrode 60 .
  • the semiconductor device 1C has the same effect as the semiconductor device 1A. Also, the semiconductor device 1C is manufactured through a manufacturing method similar to the manufacturing method of the semiconductor device 1A. Therefore, the method for manufacturing the semiconductor device 1C also produces the same effect as the method for manufacturing the semiconductor device 1A.
  • This form shows an example in which the lead terminal portion 100 is applied to the semiconductor device 1A. Of course, the lead terminal portion 100 may be applied to the second embodiment.
  • FIG. 17 is a plan view showing a semiconductor device 1D according to the fourth embodiment.
  • FIG. 18 is a circuit diagram showing an electrical configuration of semiconductor device 1D shown in FIG. Referring to FIGS. 17 and 18, semiconductor device 1D has a modified form of semiconductor device 1A. Specifically, in the semiconductor device 1D, in addition to the body electrode portion 33 of the source electrode 32, at least one or both (both in this embodiment) of the plurality of lead electrode portions 34A and 34B are arranged. of source pillar electrodes 60 . The number of source pillar electrodes 60 arranged on the extraction electrode portions 34A and 34B is arbitrary, and one or a plurality of source pillar electrodes 60 may be arranged on the extraction electrode portions 34A and 34B, respectively.
  • the semiconductor device 1D includes a plurality of source terminal films 75 spaced apart on the source electrode 32 in this embodiment. Specifically, the semiconductor device 1D includes at least one (one in this embodiment) source terminal film 75 arranged at a position overlapping the body electrode portion 33 of the source electrode 32 in plan view, and the source terminal film 75 of the source electrode 32 . At least one (in this embodiment, a plurality of) source terminal films 75 are included so as to overlap with the lead electrode portions 34A and 34B.
  • the source terminal film 75 on the side of the main body electrode portion 33 is formed as a main terminal film 102 that conducts the drain-source current IDS in this embodiment.
  • the main terminal film 102 covers the plurality of source pillar electrodes 60 so as to be electrically connected to the plurality of source pillar electrodes 60 .
  • the plurality of source terminal films 75 on the side of the plurality of lead-out electrode portions 34A and 34B are formed as sense terminal films 103 for conducting a monitor current IM for monitoring the drain-source current IDS in this embodiment.
  • Each sense terminal film 103 has an area smaller than that of the main terminal film 102 in plan view.
  • Each sense terminal film 103 covers at least one (one in this embodiment) source pillar electrode 60 .
  • One sense terminal film 103 is arranged on the first extraction electrode portion 34A and faces the gate pillar electrode 50 in the second direction Y in plan view.
  • the other sense terminal film 103 is arranged on the second extraction electrode portion 34B and faces the gate pillar electrode 50 in the second direction Y in plan view.
  • the plurality of sense terminal films 103 sandwich the gate pillar electrode 50 from both sides in the second direction Y in plan view.
  • gate drive circuit 106 is electrically connected to gate terminal film 74, at least one first resistor R1 is electrically connected to main terminal film 102, and a plurality of sense resistors are connected. At least one second resistor R2 is connected to the terminal film 103 .
  • the first resistor R1 is configured to conduct the drain-source current IDS generated in the semiconductor device 1D.
  • the second resistor R2 is configured to conduct a monitor current IM having a value less than the drain-source current IDS.
  • the first resistor R1 may be a resistor or a conductive joint member having a first resistance value.
  • the second resistor R2 may be a resistor or a conductive joint member having a second resistance value greater than the first resistance value.
  • the conductive joining member may be a conductive plate or a conductive wire (eg, bonding wire). That is, at least one first bonding wire having a first resistance value may be connected to the main terminal film 102 .
  • At least one second bonding wire having a second resistance value exceeding the first resistance value may be connected to at least one sense terminal film 103 .
  • the second bonding wire may have a line thickness less than the line thickness of the first bonding wire.
  • the bonding area of the second bonding wire to the sense terminal film 103 may be less than the bonding area of the first bonding wire to the main terminal film 102 .
  • the semiconductor device 1D has the same effect as the semiconductor device 1A.
  • the semiconductor device 1D is manufactured by changing the layout of the source terminal film 75 in the manufacturing method of the semiconductor device 1A. Therefore, the method for manufacturing the semiconductor device 1D also has the same effect as the method for manufacturing the semiconductor device 1A.
  • the sense terminal film 103 is arranged on the lead electrode portions 34A and 34B, but the arrangement position of the sense terminal film 103 is arbitrary. Therefore, the sense terminal film 103 may be arranged on the body electrode portion 33 .
  • This form shows an example in which the sense terminal film 103 is applied to the semiconductor device 1A.
  • the sense terminal film 103 may be applied to the second and third embodiments.
  • FIG. 19 is a plan view showing a semiconductor device 1E according to the fifth embodiment. 20 is a cross-sectional view taken along line XX-XX shown in FIG. 19. FIG. Referring to FIGS. 19 and 20, semiconductor device 1E has a modified form of semiconductor device 1A.
  • the semiconductor device 1 ⁇ /b>E specifically includes a gap portion 107 formed in the source electrode 32 .
  • the gap portion 107 is formed in the body electrode portion 33 of the source electrode 32 .
  • the gap 107 penetrates the source electrode 32 and exposes a portion of the interlayer insulating film 27 in a cross-sectional view.
  • the gap portion 107 extends in a strip shape from a portion of the wall portion of the source electrode 32 facing the gate electrode 30 in the first direction X toward the inner portion of the source electrode 32 .
  • the gap part 107 is formed in a belt shape extending in the first direction X in this embodiment.
  • the gap portion 107 crosses the central portion of the source electrode 32 in the first direction X in plan view.
  • the gap portion 107 has an end portion at a position spaced inward (gate electrode 30 side) from the wall portion of the source electrode 32 on the fourth side surface 5D side in plan view.
  • the gap 107 may divide the source electrode 32 in the second direction Y.
  • the semiconductor device 1E includes a gate intermediate wiring 109 pulled out from the gate electrode 30 into the gap portion 107 .
  • the gate intermediate wiring 109 has a laminated structure including the first gate conductor film 55 and the second gate conductor film 56, like the gate electrode 30 (the plurality of gate wirings 36A and 36B).
  • the gate intermediate wiring 109 is formed spaced apart from the source electrode 32 in a plan view and extends along the gap 107 in a strip shape.
  • the gate intermediate wiring 109 is electrically connected to the plurality of gate structures 15 through the interlayer insulating film 27 in the inner portion of the active surface 8 (first main surface 3).
  • the gate intermediate wiring 109 may be directly connected to the plurality of gate structures 15, or may be electrically connected to the plurality of gate structures 15 via a conductor film.
  • the above-described upper insulating film 38 includes a gap covering portion 110 covering the gap portion 107 in this embodiment.
  • the gap covering portion 110 covers the entire area of the gate intermediate wiring 109 in the gap portion 107 .
  • Gap covering portion 110 may be pulled out from inside gap portion 107 onto source electrode 32 so as to cover the peripheral portion of source electrode 32 .
  • the plurality of source pillar electrodes 60 are arranged above the source electrode 32 with a gap from the gap covering portion 110 in plan view.
  • the encapsulating insulator 71 covers the gaps 107 in the regions between the plurality of source pillar electrodes 60 in this embodiment.
  • the sealing insulator 71 specifically covers the gap covering portion 110 of the upper insulating film 38 in the region between the plurality of source pillar electrodes 60 . That is, the sealing insulator 71 covers the gate intermediate wiring 109 with the upper insulating film 38 interposed therebetween.
  • the source terminal film 75 has the same form as in the first embodiment.
  • the source terminal film 75 is arranged on the main insulating surface 72 so as to overlap the source electrode 32, the gap portion 107, the gate intermediate wiring 109 and the gap covering portion 110 in plan view.
  • the planar shape of the source terminal film 75 is arbitrary and is not limited to a specific shape.
  • the upper insulating film 38 has the gap covering portion 110 .
  • the presence or absence of the gap covering portion 110 is arbitrary, and the upper insulating film 38 without the gap covering portion 110 may be formed.
  • a plurality of source pillar electrodes 60 are arranged on the source electrode 32 so as to expose the gate intermediate wiring 109 .
  • the encapsulation insulator 71 directly covers the gate intermediate wire 109 and electrically isolates the gate intermediate wire 109 from the source electrode 32 .
  • Sealing insulator 71 directly covers part of interlayer insulating film 27 exposed from the region between source electrode 32 and gate intermediate wiring 109 in gap 107 .
  • the semiconductor device 1E has the same effect as the semiconductor device 1A.
  • a wafer structure 80 in which a structure corresponding to the semiconductor device 1E is formed in each device region 86 is prepared, and steps similar to those of the manufacturing method of the semiconductor device 1A are performed. Therefore, the method for manufacturing the semiconductor device 1E also produces the same effect as the method for manufacturing the semiconductor device 1A.
  • the gap portion 107, the gate intermediate wiring 109, the gap covering portion 110, etc. are applied to the semiconductor device 1A.
  • the gap portion 107, the gate intermediate wiring 109, the gap covering portion 110, etc. may be applied to the second to fourth embodiments.
  • FIG. 21 is a plan view showing a semiconductor device 1F according to the sixth embodiment.
  • a semiconductor device 1F has the feature of the semiconductor device 1E according to the fifth embodiment (the structure having the gate intermediate wiring 109), and the feature of the semiconductor device 1D according to the fourth embodiment (the sense terminal film 103). It has a form combined with a structure having The semiconductor device 1F having such a form also provides the same effects as those of the semiconductor device 1A.
  • FIG. 22 is a plan view showing a semiconductor device 1G according to the seventh embodiment.
  • a semiconductor device 1G has a modified form of semiconductor device 1A.
  • the semiconductor device 1 ⁇ /b>G specifically has a gate electrode 30 arranged in a region along an arbitrary corner of the chip 2 .
  • the gate electrode 30 has a first straight line L1 (see two-dot chain line) that crosses the central portion of the first main surface 3 in the first direction X, and a straight line L1 that crosses the central portion of the first main surface 3 in the second direction Y.
  • the crossing second straight line L2 (see the two-dot chain line portion) is set, it is arranged at a position shifted from both the first straight line L1 and the second straight line L2.
  • gate electrode 30 is arranged in a region along a corner connecting second side surface 5B and third side surface 5C in plan view.
  • the plurality of extraction electrode portions 34A and 34B related to the source electrode 32 described above sandwich the gate electrode 30 from both sides in the second direction Y in plan view, as in the first embodiment.
  • the first extraction electrode portion 34A is extracted from the body electrode portion 33 with a first plane area.
  • the second extraction electrode portion 34B is extracted from the body electrode portion 33 with a second plane area smaller than the first plane area.
  • the source electrode 32 may include only the body electrode portion 33 and the first lead electrode portion 34A without the second lead electrode portion 34B.
  • the gate pillar electrode 50 described above is arranged on the gate electrode 30 as in the case of the first embodiment.
  • the gate pillar electrodes 50 are arranged in regions along arbitrary corners of the chip 2 in this embodiment. That is, the gate pillar electrode 50 is arranged at a position shifted from both the first straight line L1 and the second straight line L2 in plan view. In this embodiment, the gate pillar electrode 50 is arranged in a region along the corner connecting the second side surface 5B and the third side surface 5C in plan view.
  • the plurality of source pillar electrodes 60 described above are arranged on the main electrode portion 33 and the first extraction electrode portion 34A of the source electrode 32, and are arranged on the second extraction electrode portion 34B of the source electrode 32. It has not been.
  • the gate terminal film 74 described above covers the gate pillar electrode 50 as in the case of the first embodiment.
  • the gate terminal film 74 is arranged in a region along an arbitrary corner of the chip 2 in this embodiment. That is, the gate terminal film 74 is arranged at a position shifted from both the first straight line L1 and the second straight line L2 in plan view. In this form, the gate terminal film 74 is arranged in a region along the corner connecting the second side surface 5B and the third side surface 5C in plan view.
  • the aforementioned source terminal film 75 covers the plurality of source pillar electrodes 60 as in the case of the first embodiment.
  • the source terminal film 75 has a lead-out terminal portion 100 led out to a region overlapping the first lead-out electrode portion 34A so as to face the gate terminal film 74 in the second direction Y in plan view.
  • the source terminal film 75 is not drawn above the second lead-out electrode portion 34B in this form.
  • the lead terminal portion 100 faces the gate terminal film 74 from one side in the second direction Y.
  • the lead terminal portion 100 covers at least one (in this embodiment, a plurality of) source pillar electrodes 60 .
  • the plurality of source pillar electrodes 60 have portions facing the gate terminal film 74 from two directions, the first direction X and the second direction Y, by having the lead terminal portion 100 .
  • the semiconductor device 1G has the same effect as the semiconductor device 1A.
  • a wafer structure 80 in which structures corresponding to the semiconductor device 1G are formed in the device regions 86 is prepared, and the same steps as in the method for manufacturing the semiconductor device 1A are performed. Therefore, the method for manufacturing the semiconductor device 1G also produces the same effect as the method for manufacturing the semiconductor device 1A.
  • the structure in which the gate electrode 30 and the gate pillar electrode 50 are arranged along the corners of the chip 2 may be applied to the second to sixth embodiments.
  • FIG. 23 is a plan view showing a semiconductor device 1H according to the eighth embodiment.
  • semiconductor device 1H has a configuration obtained by modifying semiconductor device 1A. Specifically, the semiconductor device 1H has a gate electrode 30 arranged in the central portion of the first main surface 3 (active surface 8) in plan view.
  • the gate electrode 30 has a first straight line L1 (see two-dot chain line) that crosses the central portion of the first main surface 3 in the first direction X, and a straight line L1 that crosses the central portion of the first main surface 3 in the second direction Y.
  • the crossing second straight line L2 (see two-dot chain line) is set, it is arranged so as to cover the intersection Cr of the first straight line L1 and the second straight line L2.
  • the source electrode 32 described above is formed in a ring shape (specifically, a square ring shape) surrounding the gate electrode 30 in plan view.
  • the semiconductor device 1H includes a plurality of gaps 107A and 107B formed in the source electrode 32.
  • the plurality of gaps 107A, 107B includes a first gap 107A and a second gap 107B.
  • the first gap portion 107A crosses in the second direction Y a portion extending in the first direction X in the region on one side (first side surface 5A side) of the source electrode 32 .
  • the first gap portion 107A faces the gate electrode 30 in the second direction Y in plan view.
  • the second gap portion 107B crosses in the second direction Y the portion extending in the first direction X in the region on the other side (second side surface 5B side) of the source electrode 32 .
  • the second gap portion 107B faces the gate electrode 30 in the second direction Y in plan view.
  • the second gap 107B faces the first gap 107A across the gate electrode 30 in plan view.
  • the aforementioned first gate wiring 36A is drawn from the gate electrode 30 into the first gap 107A.
  • the first gate line 36A has a portion extending in the second direction Y in a band shape in the first gap portion 107A, and a portion extending in the first direction X along the first side surface 5A (first connection surface 10A). It has a strip-like portion.
  • the aforementioned second gate wiring 36B is led out from the gate electrode 30 into the second gap portion 107B.
  • the second gate wiring 36B has a portion extending in the second direction Y in a strip shape in the second gap 107B and a portion extending in the first direction X along the second side surface 5B (second connection surface 10B). It has a strip-like portion.
  • the plurality of gate wirings 36A and 36B intersect (specifically, orthogonally) the both ends of the plurality of gate structures 15, as in the first embodiment.
  • the multiple gate wirings 36A and 36B are electrically connected to the multiple gate structures 15 through the interlayer insulating film 27 .
  • the plurality of gate wirings 36A and 36B may be directly connected to the plurality of gate structures 15, or may be electrically connected to the plurality of gate structures 15 via a conductor film.
  • the source wiring 37 described above, in this embodiment, is drawn out from the source electrode 32 at multiple locations and surrounds the gate electrode 30, the source electrode 32, and the gate wirings 36A and 36B.
  • the source wiring 37 may be led out from a single portion of the source electrode 32 as in the first embodiment.
  • the aforementioned upper insulating film 38 includes a plurality of gap covering portions 110A and 110B covering the plurality of gap portions 107A and 107B respectively in this embodiment.
  • the plurality of gap covering portions 110A, 110B includes a first gap covering portion 110A and a second gap covering portion 110B.
  • the first gap covering portion 110A covers the entire first gate wiring 36A within the first gap portion 107A.
  • the second gap covering portion 110B covers the entire area of the second gate wiring 36B within the second gap portion 107B.
  • the plurality of gap covering portions 110A and 110B are pulled out from the plurality of gap portions 107A and 107B onto the source electrode 32 so as to cover the peripheral portion of the source electrode 32 .
  • the gate pillar electrode 50 described above is arranged on the gate electrode 30 as in the case of the first embodiment.
  • the gate pillar electrode 50 is arranged in the central portion of the first main surface 3 (active surface 8) in this embodiment. That is, the gate pillar electrode 50 has a first straight line L1 (see two-dot chain line) that crosses the central portion of the first main surface 3 in the first direction X, and a central portion of the first main surface 3 that extends in the second direction Y.
  • a second straight line L2 (see the two-dot chain line) is set to cross the two straight lines L1 and L2, it is arranged so as to cover the intersection Cr of the first straight line L1 and the second straight line L2.
  • the plurality of source pillar electrodes 60 described above are arranged above the source electrode 32 at intervals from the plurality of gap covering portions 110A and 110B in plan view.
  • the aforementioned sealing insulator 71 covers the plurality of gaps 107A and 107B in the region between the plurality of source pillar electrodes 60 in this embodiment.
  • the sealing insulator 71 covers a plurality of gap covering portions 110A, 110B in this form. That is, the sealing insulator 71 covers the plurality of gate wirings 36A and 36B with the plurality of gap covering portions 110A and 110B interposed therebetween.
  • the gate terminal film 74 described above covers the gate pillar electrode 50 as in the case of the first embodiment.
  • the gate terminal film 74 is arranged in the central portion of the first main surface 3 (active surface 8) in this embodiment. That is, the gate terminal film 74 has a first straight line L1 (see two-dot chain line) that crosses the central portion of the first main surface 3 in the first direction X, and a central portion of the first main surface 3 that extends in the second direction Y.
  • a second straight line L2 (see the two-dot chain line) is set to cross the two straight lines L1 and L2, it is arranged so as to cover the intersection Cr of the first straight line L1 and the second straight line L2.
  • the source terminal film 75 described above is formed in a strip shape extending along the gate terminal film 74 in plan view.
  • the source terminal film 75 is formed in a ring shape surrounding the gate terminal film 74 in plan view.
  • the source terminal film 75 overlaps the source electrode 32, the plurality of gate wirings 36A, 36B, the plurality of gaps 107A, 107B, and the plurality of gap coverings 110A, 110B in plan view.
  • the layout (number and planar shape) of the source terminal films 75 is arbitrary, and the source terminal films 75 do not necessarily have to be formed in a ring shape in plan view. For example, a plurality of source terminal films 75 extending in strips along the gate terminal film 74 may be arranged.
  • This embodiment shows an example in which the upper insulating film 38 has the gap covering portions 110A and 110B.
  • the presence or absence of the plurality of gap covering portions 110A and 110B is optional, and the upper insulating film 38 may be formed without the plurality of gap covering portions 110A and 110B.
  • a plurality of source pillar electrodes 60 are arranged on the source electrode 32 so as to expose the gate wirings 36A and 36B.
  • the encapsulating insulator 71 directly covers the gate wirings 36A, 36B and electrically insulates the gate wirings 36A, 36B from the source electrode 32 .
  • Sealing insulator 71 directly covers portions of interlayer insulating film 27 exposed from regions between source electrode 32 and gate wirings 36A and 36B within a plurality of gaps 107A and 107B.
  • the semiconductor device 1H has the same effect as the semiconductor device 1A.
  • a wafer structure 80 in which structures corresponding to the semiconductor device 1H are formed in the device regions 86 is prepared, and the same steps as in the method for manufacturing the semiconductor device 1A are performed. Therefore, the method for manufacturing the semiconductor device 1H also produces the same effect as the method for manufacturing the semiconductor device 1A.
  • the structure in which the gate electrode 30 and the gate pillar electrode 50 are arranged in the central portion of the chip 2 may be applied to the second to seventh embodiments.
  • FIG. 24 is a plan view showing a semiconductor device 1I according to the ninth embodiment.
  • the semiconductor device 1I has a modified form of the semiconductor device 1A.
  • the semiconductor device 1I specifically includes a gate terminal film 74 arranged at a position overlapping the gate electrode 30 and the source electrode 32 in plan view.
  • the gate terminal film 74 extends from a position overlapping the gate electrode 30 in plan view to a position overlapping the plurality of extraction electrode portions 34A and 34B of the source electrode 32. As shown in FIG. The gate terminal film 74 does not necessarily have to overlap both of the lead electrode portions 34A and 34B in plan view. The gate terminal film 74 may be arranged so as to overlap only one of the plurality of lead electrode portions 34A and 34B in plan view. Of course, the gate terminal film 74 may be arranged so as to overlap the main electrode portion 33 of the source electrode 32 in plan view.
  • the semiconductor device 1I has the same effect as the semiconductor device 1A.
  • the semiconductor device 1I is manufactured by changing the layout of the gate terminal film 74 in the manufacturing method of the semiconductor device 1A. Therefore, the method for manufacturing the semiconductor device 1I also produces the same effect as the method for manufacturing the semiconductor device 1A.
  • the structure in which the gate terminal film 74 is arranged so as to partially overlap the source electrode 32 in plan view may be applied to the second to eighth embodiments.
  • FIG. 25 is a plan view showing a semiconductor device 1J according to the tenth embodiment. 26 is a cross-sectional view taken along line XXVI-XXVI shown in FIG. 25.
  • FIG. The semiconductor device 1J includes the chip 2 described above. The chip 2 does not have a mesa portion 11 in this form and includes a flat first principal surface 3 .
  • the semiconductor device 1J includes an SBD (Schottky Barrier Diode) structure 120 as an example of a diode formed on the chip 2 .
  • SBD Schottky Barrier Diode
  • the semiconductor device 1J includes an n-type diode region 121 formed in the inner part of the first main surface 3.
  • the diode region 121 is formed using part of the first semiconductor region 6 in this embodiment.
  • the semiconductor device 1J includes a p-type guard region 122 that partitions the diode region 121 from other regions on the first main surface 3 .
  • the guard region 122 is formed in the surface layer portion of the first semiconductor region 6 with an inward space from the peripheral edge of the first main surface 3 .
  • the guard region 122 is formed in a ring shape (in this form, a square ring shape) surrounding the diode region 121 in plan view.
  • Guard region 122 has an inner edge portion on the diode region 121 side and an outer edge portion on the peripheral edge side of first main surface 3 .
  • the semiconductor device 1J includes the main surface insulating film 25 that selectively covers the first main surface 3 .
  • Main surface insulating film 25 has diode opening 123 exposing the inner edge of diode region 121 and guard region 122 .
  • the main surface insulating film 25 is formed spaced inward from the peripheral edge of the first main surface 3 , exposing the first main surface 3 (first semiconductor region 6 ) from the peripheral edge of the first main surface 3 .
  • the main surface insulating film 25 may cover the peripheral portion of the first main surface 3 . In this case, the peripheral portion of the main surface insulating film 25 may continue to the first to fourth side surfaces 5A to 5D.
  • the semiconductor device 1J includes a first polarity electrode 124 (main surface electrode) arranged on the first main surface 3 .
  • the first polarity electrode 124 is the "anode electrode” in this form.
  • the first polar electrode 124 is spaced inwardly from the periphery of the first major surface 3 .
  • the first polar electrode 124 is formed in a square shape along the periphery of the first main surface 3 in plan view.
  • the first polar electrode 124 enters the diode opening 123 from above the main surface insulating film 25 and is electrically connected to the first main surface 3 and the inner edge of the guard region 122 .
  • the first polar electrode 124 forms a Schottky junction with the diode region 121 (first semiconductor region 6). Thus, an SBD structure 120 is formed.
  • the plane area of the first polar electrode 124 is preferably 50% or more of the first major surface 3 . It is particularly preferable that the plane area of the first polar electrode 124 is 75% or more of the first major surface 3 .
  • the first polar electrode 124 may have a thickness of 0.5 ⁇ m to 15 ⁇ m.
  • the first polar electrode 124 may have a laminated structure including a Ti-based metal film and an Al-based metal film.
  • the Ti-based metal film may have a single layer structure consisting of a Ti film or a TiN film.
  • the Ti-based metal film may have a laminated structure including a Ti film and a TiN film in any order.
  • the Al-based metal film is preferably thicker than the Ti-based metal film.
  • the Al-based metal film may include at least one of a pure Al film (an Al film with a purity of 99% or higher), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the semiconductor device 1J includes the aforementioned upper insulating film 38 that selectively covers the main surface insulating film 25 and the first polarity electrode 124 .
  • the upper insulating film 38 has a laminated structure including an inorganic insulating film 42 and an organic insulating film 43 laminated in this order from the chip 2 side, as in the case of the first embodiment.
  • the upper insulating film 38 has a contact opening 125 that exposes the inner portion of the first polarity electrode 124 in plan view, and covers the peripheral edge portion of the first polarity electrode 124 over the entire circumference. .
  • the contact opening 125 is formed in a square shape in plan view.
  • the upper insulating film 38 is formed spaced inwardly from the peripheral edge of the first main surface 3 (first to fourth side surfaces 5A to 5D), and forms a dicing street 41 between the peripheral edge of the first main surface 3 and the upper insulating film 38 . are partitioned.
  • the dicing street 41 is formed in a strip shape extending along the periphery of the first main surface 3 in plan view.
  • the dicing street 41 is formed in a ring shape (specifically, a square ring shape) surrounding the inner portion of the first main surface 3 in plan view.
  • the dicing street 41 exposes the first main surface 3 (first semiconductor region 6) in this form.
  • the dicing streets 41 may expose the main surface insulating film 25 .
  • the upper insulating film 38 preferably has a thickness exceeding the thickness of the first polarity electrode 124 .
  • the thickness of the upper insulating film 38 may be less than the thickness of the chip 2 .
  • the semiconductor device 1J includes a plurality of pillar electrodes 126 arranged on the first polar electrodes 124 .
  • the number of pillar electrodes 126 is arbitrary and is adjusted according to the plane area of the first polarity electrode 124 and the plane area of the pillar electrodes 126 to be formed.
  • the pillar electrodes 126 are erected on the first polar electrodes 124 in the shape of vertically elongated columns, spaced apart from the periphery of the first polar electrodes 124 in a cross-sectional view.
  • the plurality of pillar electrodes 126 are arranged on the inner portion of the first polarity electrode 124 with a gap from the upper insulating film 38 (the wall surface of the contact opening 125). In other words, the plurality of pillar electrodes 126 are arranged within regions surrounded by the contact openings 125 in plan view.
  • the plurality of pillar electrodes 126 are each formed in a circular shape in plan view.
  • the plurality of pillar electrodes 126 may be formed in a quadrangular shape, a polygonal shape other than a quadrangular shape, an elliptical shape, or a line shape in plan view.
  • the plurality of pillar electrodes 126 do not need to have the same planar shape, and may have different planar shapes.
  • the plurality of pillar electrodes 126 are arranged in a matrix at intervals in the first direction X and the second direction Y in plan view.
  • the layout of the plurality of pillar electrodes 126 is arbitrary.
  • the plurality of pillar electrodes 126 may be arranged in a zigzag pattern at intervals in the first direction X and the second direction Y in plan view.
  • the plurality of pillar electrodes 126 included in each group are The plurality of pillar electrodes 126 included in groups adjacent to each other in the second direction Y may be shifted in the first direction X and arranged.
  • a layout in which the arrangement relationships in the first direction X and the second direction Y are interchanged may be adopted.
  • the plurality of pillar electrodes 126 when the plurality of pillar electrodes 126 are formed in a line shape extending in the first direction X or the second direction Y in plan view, the plurality of pillar electrodes 126 extend in the first direction X or the second direction Y in plan view. They may be arranged in an elongated stripe. Of course, the multiple pillar electrodes 126 may be arranged in an irregular layout.
  • the plurality of pillar electrodes 126 each have an electrode surface 127 and electrode sidewalls 128 .
  • the electrode surface 127 extends flat along the first principal surface 3 .
  • the electrode surface 127 may consist of a ground surface with grinding marks.
  • An electrode sidewall 128 overlies the first polarity electrode 124 .
  • the electrode sidewall 128 extends substantially vertically in the normal direction Z. As shown in FIG. "Substantially vertical" also includes a form extending in the stacking direction while curving (meandering).
  • the electrode side wall 128 preferably has a smooth surface without grinding marks.
  • the plurality of pillar electrodes 126 each have protrusions 129 that protrude outward from the lower ends of the electrode sidewalls 128 .
  • the projecting portion 129 is formed in a region closer to the first polarity electrode 124 than the intermediate portion of the electrode side wall 128 .
  • the projecting portion 129 extends along the first polarity electrode 124 in a cross-sectional view, and is formed in a tapered shape in which the thickness gradually decreases from the electrode side wall 128 toward the tip portion.
  • the protruding portion 129 has a sharp tip that forms an acute angle.
  • the pillar electrode 126 without the protrusion 129 may be formed.
  • each of the plurality of pillar electrodes 126 has a thickness exceeding the thickness of the first polarity electrode 124 .
  • the thickness of each pillar electrode 126 is defined by the distance between first polar electrode 124 and electrode surface 127 . It is particularly preferable that the thickness of each pillar electrode 126 exceeds the thickness of the upper insulating film 38 . The thickness of each pillar electrode 126 exceeds the thickness of the chip 2 in this configuration. Of course, the thickness of each pillar electrode 126 may be less than the thickness of the chip 2 .
  • the thickness of each pillar electrode 126 may be 10 ⁇ m or more and 300 ⁇ m or less.
  • the thickness of each pillar electrode 126 is preferably 30 ⁇ m or more. It is particularly preferable that the thickness of each pillar electrode 126 is 80 ⁇ m or more and 200 ⁇ m or less.
  • the width (maximum value) of each pillar electrode 126 is 1 ⁇ m to 25 ⁇ m, 25 ⁇ m to 50 ⁇ m, 50 ⁇ m to 75 ⁇ m, 75 ⁇ m to 100 ⁇ m, 100 ⁇ m to 125 ⁇ m, 125 ⁇ m to 150 ⁇ m, 150 ⁇ m to 175 ⁇ m, and 175 ⁇ m. It may be a value belonging to any range from 200 ⁇ m to 200 ⁇ m. Of course, the width (maximum value) of each pillar electrode 126 is not limited to these ranges, and may be set to a value exceeding 200 ⁇ m.
  • the plurality of pillar electrodes 126 have a total plane area less than the plane area of the first polar electrode 124 .
  • the total planar area of the plurality of pillar electrodes 126 is adjusted according to the planar area of the first polarity electrode 124 .
  • the total planar area of the multiple pillar electrodes 126 is preferably 50% or less of the first main surface 3 . It is particularly preferable that the total planar area of the plurality of pillar electrodes 126 is 30% or less of the first principal surface 3 .
  • the total planar area of the plurality of pillar electrodes 126 is preferably 10% or more of the first main surface 3 .
  • the plurality of pillar electrodes 126 have a laminated structure including a first conductor film 133 and a second conductor film 134 laminated in this order from the first polarity electrode 124 side.
  • the first conductor film 133 may contain a Ti-based metal film.
  • the first conductor film 133 may have a single layer structure made of a Ti film or a TiN film.
  • the first conductor film 133 may have a laminated structure including a Ti film and a TiN film laminated in any order.
  • the first conductor film 133 has a thickness less than the thickness of the first polarity electrode 124 .
  • the first conductor film 133 covers the first polarity electrode 124 in the contact opening 125 like a film.
  • the first conductor film 133 forms part of the projecting portion 129 .
  • the first conductor film 133 does not necessarily have to be formed, and may be removed.
  • the second conductor film 134 forms the bodies of the plurality of pillar electrodes 126 .
  • the second conductor film 134 may contain a Cu-based metal film.
  • the Cu-based metal film may be a pure Cu film (a Cu film with a purity of 99% or more) or a Cu alloy film.
  • the second conductor film 134 includes a pure Cu plating film in this embodiment.
  • the second conductor film 134 preferably has a thickness exceeding the thickness of the first polar electrode 124 . It is particularly preferable that the thickness of the second conductor film 134 exceeds the thickness of the upper insulating film 38 . The thickness of the second conductor film 134 exceeds the thickness of the chip 2 in this embodiment.
  • the second conductor film 134 covers the first polarity electrode 124 in the form of a film within the contact opening 125 with the first conductor film 133 interposed therebetween.
  • the second conductor film 134 forms part of the projecting portion 129 . That is, the projecting portion 129 has a laminated structure including the first conductor film 133 and the second conductor film 134 .
  • the second conductor film 134 has a thickness exceeding the thickness of the first conductor film 133 within the projecting portion 129 .
  • the semiconductor device 1J includes the aforementioned sealing insulator 71 covering the first main surface 3 .
  • the sealing insulator 71 covers the periphery of the plurality of pillar electrodes 126 so as to partially expose the plurality of pillar electrodes 126 on the first main surface 3 .
  • a sealing insulator 71 covers the area between the plurality of pillar electrodes 126 over the first polarity electrode 124 .
  • a sealing insulator 71 exposes a plurality of electrode surfaces 127 and covers a plurality of electrode sidewalls 128 .
  • the sealing insulator 71 has a portion that directly covers the portion of the first polarity electrode 124 that is exposed from the upper insulating film 38 and the plurality of pillar electrodes 126 .
  • the sealing insulator 71 covers the protrusions 129 of the plurality of pillar electrodes 126 and faces the first polarity electrode 124 with the protrusions 129 interposed therebetween.
  • the sealing insulator 71 suppresses falling off of the plurality of pillar electrodes 126 .
  • the sealing insulator 71 has a portion that directly covers the upper insulating film 38 .
  • the sealing insulator 71 covers the first polarity electrode 124 with the upper insulating film 38 interposed therebetween.
  • the encapsulating insulator 71 covers the dicing streets 41 defined by the upper insulating film 38 at the periphery of the first main surface 3 .
  • the encapsulating insulator 71 directly covers the first major surface 3 (first semiconductor region 6 ) at the dicing street 41 in this embodiment.
  • the sealing insulator 71 may directly cover the main surface insulating film 25 at the dicing streets 41 .
  • the sealing insulator 71 has an insulating main surface 72 and insulating side walls 73 .
  • the insulating main surface 72 extends flat along the first main surface 3 .
  • the insulating main surface 72 forms one flat surface with the plurality of electrode surfaces 127 .
  • the insulating main surface 72 may be a ground surface having grinding marks. In this case, the insulating main surface 72 preferably forms one grinding surface with the plurality of electrode surfaces 127 .
  • the insulating side wall 73 extends from the periphery of the insulating main surface 72 toward the chip 2 and forms one flat surface together with the first to fourth side surfaces 5A to 5D.
  • the insulating side wall 73 is formed substantially perpendicular to the insulating main surface 72 .
  • the angle formed between insulating side wall 73 and insulating main surface 72 may be 88° or more and 92° or less.
  • the insulating side wall 73 may consist of a ground surface with grinding marks.
  • the insulating sidewall 73 may form one grinding surface with the first to fourth side surfaces 5A to 5D.
  • the sealing insulator 71 preferably has a thickness exceeding the thickness of the first polar electrode 124 . It is particularly preferable that the thickness of the sealing insulator 71 exceeds the thickness of the upper insulating film 38 . The thickness of the encapsulation insulator 71 exceeds the thickness of the chip 2 in this embodiment. Of course, the thickness of the encapsulating insulator 71 may be less than the thickness of the chip 2 . The thickness of the sealing insulator 71 may be 10 ⁇ m or more and 300 ⁇ m or less. The thickness of the sealing insulator 71 is preferably 30 ⁇ m or more. It is particularly preferable that the thickness of the sealing insulator 71 is 80 ⁇ m or more and 200 ⁇ m or less. The thickness of the encapsulation insulator 71 is approximately equal to the thickness of the plurality of pillar electrodes 126 .
  • the semiconductor device 1J includes at least one (one in this embodiment) terminal film 135 covering the plurality of pillar electrodes 126 on the sealing insulator 71 .
  • the terminal film 135 is electrically connected to the multiple pillar electrodes 126 .
  • the terminal film 135 is arranged in the inner portion of the insulating main surface 72 with a gap from the peripheral edge (insulating side wall 73 ) of the insulating main surface 72 in plan view.
  • the terminal film 135 Since the terminal film 135 is arranged in a layer different from that of the first polarity electrode 124 , it is hardly subject to design rule restrictions due to the layout of the first polarity electrode 124 . Therefore, as long as the terminal film 135 is electrically connected to the plurality of pillar electrodes 126, the terminal film 135 can have any planar shape and can be arranged at any location.
  • the terminal film 135 has a thickness less than the thickness of the plurality of pillar electrodes 126 .
  • the thickness of the terminal film 135 is preferably 1/4 or less that of the pillar electrode 126 . It is particularly preferable that the thickness of the terminal film 135 is 1/10 or less that of the pillar electrode 126 .
  • the thickness of the terminal film 135 is preferably less than the thickness of the upper insulating film 38 .
  • the thickness of the terminal film 135 may be less than the thickness of the first polarity electrode 124 .
  • the thickness of the terminal film 135 takes various values depending on the type of film.
  • the thickness of the terminal film 135 may be 10 nm or more and 15 ⁇ m or less.
  • the terminal film 135 has a planar area exceeding the total planar area of the plurality of pillar electrodes 126 . It is preferable that the plane area of the terminal film 135 exceeds the plane area of the first polarity electrode 124 . In this case, the terminal film 135 preferably covers the entire first polarity electrode 124 in plan view. Furthermore, in this case, the terminal film 135 preferably overlaps the first polarity electrode 124 and the upper insulating film 38 in plan view.
  • the plane area of the terminal film 135 may be 0.8 mm square or more. In this case, it is particularly preferable that the plane area of the terminal film 135 is 1 mm square or more.
  • the terminal film 135 may be formed in a polygonal shape having a plane area of 1 mm ⁇ 1.4 mm or more. In this form, the terminal film 135 is formed in a square shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view. Of course, the terminal film 135 may be formed in a polygonal shape other than a square shape, a circular shape, or an elliptical shape in plan view.
  • the terminal film 135 has a single-layer structure or a laminated structure including at least one of an Ag-based metal film, an Al-based metal film, a Cu-based metal film, a Ni-based metal film, a Pd-based metal film, and an Au-based metal film. may have.
  • the terminal film 135 may have a configuration according to the first to seventh embodiment examples shown in FIGS. 8A to 8G.
  • the semiconductor device 1J includes a second polarity electrode 136 (second main surface electrode) covering the second main surface 4.
  • the second polar electrode 136 is the "cathode electrode” in this form.
  • the second polar electrode 136 is electrically connected to the second major surface 4 .
  • the second polar electrode 136 forms an ohmic contact with the second semiconductor region 7 exposed from the second major surface 4 .
  • the second polar electrode 136 may cover the entire second main surface 4 so as to be connected to the periphery of the chip 2 (first to fourth side surfaces 5A to 5D).
  • the second polar electrode 136 may cover the second main surface 4 with a space inward from the periphery of the chip 2 .
  • the second polarity electrode 136 is configured to apply a voltage of 500 V or more and 3000 V or less to the terminal film 135 . That is, the chip 2 is formed so that a voltage of 500 V or more and 3000 V or less is applied between the first principal surface 3 and the second principal surface 4 .
  • the semiconductor device 1J includes the chip 2, the first polarity electrode 124 (main surface electrode), the plurality of pillar electrodes 126, the sealing insulator 71, and at least one terminal film 135 (one in this embodiment).
  • Chip 2 has a first main surface 3 .
  • the first polar electrode 124 is arranged on the first major surface 3 .
  • a plurality of pillar electrodes 126 are spaced above the first polarity electrode 124 .
  • a sealing insulator 71 covers the area between the plurality of pillar electrodes 126 over the first polarity electrode 124 so as to expose a portion of the plurality of pillar electrodes 126 .
  • the terminal film 135 covers the plurality of pillar electrodes 126 on the sealing insulator 71 .
  • the volume of electrodes interposed between the first polarity electrode 124 and the terminal film 135 can be reduced by the plurality of pillar electrodes 126 . That is, it is not necessary to dispose a pillar electrode having a plane area equivalent to that of the terminal film 135 on the first polarity electrode 124 . Thereby, the stress caused by the electrode interposed between the first polarity electrode 124 and the terminal film 135 can be reduced. Therefore, it is possible to suppress shape defects and variations in electrical characteristics caused by the stress.
  • the sealing insulator 71 can protect the object to be sealed from external force and moisture.
  • the object to be sealed can be protected from damage caused by external force and deterioration caused by moisture. This can suppress shape defects and variations in electrical characteristics. Therefore, it is possible to provide a semiconductor device 1J with improved reliability.
  • the same effects as those of the semiconductor device 1A can be obtained.
  • a wafer structure 80 in which a structure corresponding to the semiconductor device 1J is formed in each device region 86 is prepared, and the same steps as in the manufacturing method of the semiconductor device 1A are performed. Therefore, the method for manufacturing the semiconductor device 1J also produces the same effect as the method for manufacturing the semiconductor device 1A.
  • FIG. 27 is a plan view showing a semiconductor device 1K according to the eleventh embodiment.
  • semiconductor device 1K has a form in which the technical idea of semiconductor device 1B (see FIG. 15) according to the second embodiment is combined with semiconductor device 1J. That is, the semiconductor device 1K includes multiple terminal films 135 .
  • a plurality of terminal films 135 are spaced apart on the insulating main surface 72 so as to cover at least one (in this embodiment, a plurality of) corresponding pillar electrodes 126 .
  • a plurality of terminal films 135 are electrically connected to corresponding pillar electrodes 126 respectively.
  • the plurality of terminal films 135 are arranged in a matrix with intervals in the first direction X and the second direction Y in plan view.
  • the arrangement and planar shape of the plurality of terminal films 135 are arbitrary.
  • each terminal film 135 is preferably 0.8 mm square or more. In this case, it is particularly preferable that the plane area of each terminal film 135 is 1 mm square or more.
  • Each terminal film 135 may be formed in a polygonal shape having a plane area of 1 mm ⁇ 1.4 mm or more.
  • Each terminal film 135 is formed in a square shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • each terminal film 135 may be formed in a polygonal shape other than a square shape, a circular shape, or an elliptical shape in plan view.
  • the semiconductor device 1K has the same effect as the semiconductor device 1J.
  • the semiconductor device 1K is manufactured by changing the layout of the terminal film 135 in the manufacturing method of the semiconductor device 1J. Therefore, the method for manufacturing the semiconductor device 1K also produces the same effect as the method for manufacturing the semiconductor device 1J.
  • FIG. 28 is a cross-sectional view showing a modification of the chip 2 applied to each embodiment.
  • FIG. 28 shows, as an example, a mode in which a chip 2 according to a modification is applied to a semiconductor device 1A.
  • the chip 2 according to the modification may be applied to the second to eleventh embodiments.
  • semiconductor device 1A may include only first semiconductor region 6 without second semiconductor region 7 inside chip 2 .
  • the first semiconductor region 6 is exposed from the first main surface 3, the second main surface 4 and the first to fourth side surfaces 5A to 5D of the chip 2.
  • FIG. in other words, the chip 2 in this form does not have a semiconductor substrate and has a single-layer structure consisting of an epitaxial layer.
  • Such a chip 2 is formed by completely removing the second semiconductor region 7 (semiconductor substrate) in the process of FIG. 11I described above.
  • FIG. 29 is a plan view showing a package 201A on which semiconductor devices 1A to 1I according to the first to ninth embodiments are mounted.
  • Package 201A may also be referred to as a "semiconductor package” or “semiconductor module.”
  • package 201A includes a rectangular parallelepiped package main body 202 .
  • the package body 202 is made of mold resin, and contains a matrix resin (for example, epoxy resin), a plurality of fillers, and a plurality of flexible particles (flexifying agent), similar to the sealing insulator 71 .
  • the package body 202 has a first surface 203 on one side, a second surface 204 on the other side, and first to fourth side walls 205A to 205D connecting the first surface 203 and the second surface 204. As shown in FIG.
  • the first surface 203 and the second surface 204 are formed in a quadrangular shape when viewed from the normal direction Z thereof.
  • the first side wall 205A and the second side wall 205B extend in the first direction X and face the second direction Y orthogonal to the first direction X.
  • the third sidewall 205C and the fourth sidewall 205D extend in the second direction Y and face the first direction X. As shown in FIG.
  • the package 201A includes a metal plate 206 (conductor plate) arranged inside the package body 202 .
  • Metal plate 206 may be referred to as a "die pad.”
  • the metal plate 206 is formed in a square shape (specifically, a rectangular shape) in plan view.
  • the metal plate 206 includes a drawer plate portion 207 drawn out of the package body 202 from the first side wall 205A.
  • the drawer plate portion 207 has a circular through hole 208 .
  • Metal plate 206 may be exposed from second surface 204 .
  • the package 201A includes a plurality of (three in this embodiment) lead terminals 209 drawn out from the inside of the package body 202 to the outside.
  • a plurality of lead terminals 209 are arranged on the second side wall 205B side.
  • the plurality of lead terminals 209 are each formed in a strip shape extending in the direction perpendicular to the second side wall 205B (that is, the second direction Y).
  • the lead terminals 209 on both sides of the plurality of lead terminals 209 are spaced apart from the metal plate 206 , and the central lead terminal 209 is integrally formed with the metal plate 206 .
  • Arrangement of the lead terminal 209 connected to the metal plate 206 is arbitrary.
  • the package 201A includes a semiconductor device 210 arranged on a metal plate 206 within the package body 202 .
  • the semiconductor device 210 is composed of any one of the semiconductor devices 1A to 1I according to the first to ninth embodiments.
  • the semiconductor device 210 is arranged on the metal plate 206 with the drain electrode 77 facing the metal plate 206 and is electrically connected to the metal plate 206 .
  • the package 201A includes a conductive adhesive 211 interposed between the drain electrode 77 and the metal plate 206 to bond the semiconductor device 210 to the metal plate 206.
  • Conductive adhesive 211 may include solder or metal paste.
  • the solder may be lead-free solder.
  • the metal paste may contain at least one of Au, Ag and Cu.
  • the Ag paste may consist of Ag sintered paste.
  • the package 201A includes at least one (a plurality of in this embodiment) conducting wires 212 (conductive connection members) electrically connected to the lead terminals 209 and the semiconductor device 210 within the package body 202 .
  • Conductor 212 consists of a metal wire (that is, a bonding wire) in this form.
  • Conductor 212 may include at least one of Au wire, Cu wire and Al wire.
  • the conducting wire 212 may be made of a metal plate such as a metal clip instead of the metal wire.
  • At least one (one in this embodiment) conducting wire 212 is electrically connected to the gate terminal film 74 and the lead terminal 209 . At least one (four in this embodiment) conducting wire 212 is electrically connected to the source terminal film 75 and the lead terminal 209 .
  • source terminal film 75 includes sense terminal film 103 (see FIG. 17)
  • lead terminal 209 corresponding to sense terminal film 103 and conductive wire 212 connected to sense terminal film 103 and lead terminal 209 are further provided.
  • FIG. 30 is a plan view showing a package 201B on which semiconductor devices 1J to 1K according to tenth to eleventh embodiments are mounted.
  • Package 201B may also be referred to as a "semiconductor package” or “semiconductor module.”
  • package 201B includes package body 202, metal plate 206, a plurality (two in this embodiment) of lead terminals 209, semiconductor device 213, conductive adhesive 211 and a plurality of conductors 212.
  • FIG. Differences from the package 201A will be described below.
  • One lead terminal 209 of the plurality of lead terminals 209 is spaced apart from the metal plate 206 , and the other lead terminal 209 is integrally formed with the metal plate 206 .
  • the semiconductor device 213 is arranged on the metal plate 206 inside the package body 202 .
  • the semiconductor device 213 is composed of any one of the semiconductor devices 1J to 1K according to the tenth to eleventh embodiments.
  • the semiconductor device 213 is placed on the metal plate 206 with the second polarity electrode 136 facing the metal plate 206 and electrically connected to the metal plate 206 .
  • a conductive adhesive 211 is interposed between the second polar electrode 136 and the metal plate 206 to bond the semiconductor device 213 to the metal plate 206 .
  • At least one (four in this embodiment) conducting wire 212 is electrically connected to the terminal film 135 and the lead terminal 209 .
  • FIG. 31 is a perspective view showing a package 201C on which the semiconductor devices 1A to 1I according to the first to ninth embodiments and the semiconductor devices 1J to 1K according to the tenth to eleventh embodiments are mounted.
  • 32 is an exploded perspective view of the package 201C shown in FIG. 31.
  • FIG. 33 is a cross-sectional view taken along line XXXIII-XXXIII shown in FIG. 31.
  • FIG. Package 201C may also be referred to as a "semiconductor package” or “semiconductor module.”
  • the package 201C includes a rectangular parallelepiped package main body 222.
  • the package body 222 is made of mold resin, and contains a matrix resin (for example, epoxy resin), a plurality of fillers, and a plurality of flexible particles (flexifying agent), similar to the sealing insulator 71 .
  • the package body 222 has a first surface 223 on one side, a second surface 224 on the other side, and first to fourth side walls 225A to 225D connecting the first surface 223 and the second surface 224. As shown in FIG.
  • the first surface 223 and the second surface 224 are formed in a quadrangular shape (rectangular shape in this embodiment) when viewed from the normal direction Z thereof.
  • the first side wall 225A and the second side wall 225B extend in the first direction X along the first surface 223 and face the second direction Y. As shown in FIG.
  • the first side wall 225A and the second side wall 225B form the long sides of the package body 222 .
  • the third sidewall 225C and the fourth sidewall 225D extend in the second direction Y and face the first direction X. As shown in FIG.
  • the third side wall 225C and the fourth side wall 225D form short sides of the package body 222 .
  • the package 201C includes first metal plates 226 arranged inside and outside the package body 222 .
  • the first metal plate 226 is arranged on the side of the first surface 223 of the package body 222 and includes first pad portions 227 and first lead terminals 228 .
  • the first pad portion 227 is formed in a rectangular shape extending in the first direction X inside the package body 222 and exposed from the first surface 223 .
  • the first lead terminal 228 is pulled out from the first pad portion 227 toward the first side wall 225A in a strip shape extending in the second direction Y, penetrates the first side wall 225A and is exposed from the package body 222 .
  • the first lead terminal 228 is arranged on the side of the fourth side wall 225D in plan view.
  • the first lead terminal 228 is spaced apart from the first surface 223 and the second surface 224 and exposed from the first side wall 225A.
  • the package 201C includes second metal plates 230 arranged inside and outside the package body 222 .
  • the second metal plate 230 is arranged on the second surface 224 side of the package body 222 with a gap in the normal direction Z from the first metal plate 226 , and includes a second pad section 231 and a second lead terminal 232 .
  • the second pad portion 231 is formed in a rectangular shape extending in the first direction X inside the package body 222 and is exposed from the second surface 224 .
  • the second lead terminal 232 is pulled out from the second pad portion 231 toward the first side wall 225A in a strip shape extending in the second direction Y, penetrates the first side wall 225A and is exposed from the package main body 222 .
  • the second lead terminal 232 is arranged on the side of the third side wall 225C in plan view.
  • the second lead terminal 232 is spaced apart from the first surface 223 and the second surface 224 and exposed from the first side wall 225A.
  • the second lead terminal 232 is pulled out from a thickness position different from that of the first lead terminal 228 with respect to the normal direction Z.
  • the second lead terminal 232 is spaced from the first lead terminal 228 toward the second surface 224 and does not face the first lead terminal 228 in the first direction X.
  • the second lead terminal 232 has a different length in the second direction Y than the first lead terminal 228 .
  • the package 201C includes a plurality of (five in this embodiment) third lead terminals 234 drawn out from the inside of the package body 222 to the outside.
  • the plurality of third lead terminals 234 are arranged in a thickness range between the first pad portion 227 and the second pad portion 231 in this embodiment.
  • the plurality of third lead terminals 234 are pulled out from inside the package main body 222 toward the second side wall 225B in a strip shape extending in the second direction Y, and are exposed from the package main body 222 through the second side wall 225B.
  • the arrangement of the plurality of third lead terminals 234 is arbitrary.
  • the plurality of third lead terminals 234 are arranged on the side of the third side wall 225C so as to be positioned on the same straight line as the second lead terminals 232 in plan view.
  • the plurality of third lead terminals 234 may have curved portions recessed toward the first surface 223 and/or the second surface 224 at portions located outside the package body 222 .
  • the package 201C includes a first semiconductor device 235 arranged within the package body 222 .
  • the first semiconductor device 235 is composed of any one of the semiconductor devices 1A to 1I according to the first to ninth embodiments.
  • the first semiconductor device 235 is arranged between the first pad portion 227 and the second pad portion 231 .
  • the first semiconductor device 235 is arranged on the side of the third side wall 225C in plan view.
  • the first semiconductor device 235 is arranged on the second metal plate 230 with the drain electrode 77 facing the second metal plate 230 (the second pad portion 231 ), and is electrically connected to the second metal plate 230 . It is
  • the package 201C includes a second semiconductor device 236 spaced from the first semiconductor device 235 and arranged within the package body 222 .
  • the second semiconductor device 236 is composed of any one of the semiconductor devices 1J to 1K according to the tenth to eleventh embodiments.
  • the second semiconductor device 236 is arranged between the first pad portion 227 and the second pad portion 231 .
  • the second semiconductor device 236 is arranged on the side of the fourth side wall 225D in plan view.
  • the second semiconductor device 236 is arranged on the second metal plate 230 with the second polar electrode 136 facing the second metal plate 230 (the second pad portion 231). It is connected to the.
  • the package 201C includes a first conductor spacer 237 (first conductive connection member) and a second conductor spacer 238 (second conductive connection member) respectively arranged within the package body 222 .
  • the first conductor spacer 237 is interposed between the first semiconductor device 235 and the first pad portion 227 and electrically connected to the first semiconductor device 235 and the first pad portion 227 .
  • the second conductor spacer 238 is interposed between the second semiconductor device 236 and the first pad section 227 and electrically connected to the second semiconductor device 236 and the first pad section 227 .
  • the first conductor spacer 237 and the second conductor spacer 238 may each contain a metal plate (for example, a Cu-based metal plate).
  • the second conductor spacer 238 is separate from the first conductor spacer 237 in this embodiment, but may be formed integrally with the first conductor spacer 237 .
  • the package 201C includes first to sixth conductive adhesives 239A-239F.
  • the first through sixth conductive adhesives 239A-239F may include solder or metal paste.
  • the solder may be lead-free solder.
  • the metal paste may contain at least one of Au, Ag and Cu.
  • the Ag paste may consist of Ag sintered paste.
  • the first conductive adhesive 239 A is interposed between the drain electrode 77 and the second pad portion 231 to connect the first semiconductor device 235 to the second pad portion 231 .
  • a second conductive adhesive 239 B is interposed between the second polarity electrode 136 and the second pad portion 231 to connect the second semiconductor device 236 to the second pad portion 231 .
  • the third conductive adhesive 239C is interposed between the source terminal film 75 and the first conductor spacer 237 to connect the first conductor spacer 237 to the source terminal film 75.
  • a fourth conductive adhesive 239 D is interposed between the terminal film 135 and the second conductor spacer 238 to connect the second conductor spacer 238 to the terminal film 135 .
  • the fifth conductive adhesive 239E is interposed between the first pad portion 227 and the first conductor spacer 237 to connect the first conductor spacer 237 to the first pad portion 227.
  • a sixth conductive adhesive 239 ⁇ /b>F is interposed between the first pad portion 227 and the second conductor spacer 238 to connect the second conductor spacer 238 to the first pad portion 227 .
  • the package 201C includes at least one (in this embodiment, a plurality of) electrically connected to the gate terminal film 74 of the first semiconductor device 235 and at least one (in this embodiment, a plurality of) third lead terminals 234 in the package body 222. ) conductors 240 (conductive connecting members). Conductor 240 consists of a metal wire (that is, a bonding wire) in this form.
  • the conductor 240 may include at least one of gold wire, copper wire and aluminum wire.
  • the conducting wire 240 may be made of a metal plate such as a metal clip instead of the metal wire.
  • the source terminal film 75 is connected to the first pad portion 227 via the first conductor spacer 237 .
  • the source terminal film 75 may be connected to the first pad portion 227 by the third conductive adhesive 239C without the first conductor spacer 237 interposed.
  • the terminal film 135 is connected to the first pad portion 227 via the second conductor spacer 238 .
  • the terminal film 135 may be connected to the first pad portion 227 by the fourth conductive adhesive 239D without the second conductor spacer 238 interposed.
  • each of the above-described embodiments can be implemented in other forms.
  • a form in which at least one gate pillar electrode 50 is arranged on the gate electrode 30 was shown.
  • multiple gate pillar electrodes 50 may be arranged on the gate electrode 30 .
  • various forms applied to the plurality of source pillar electrodes 60 and source terminal films 75 may also be applied to the plurality of gate pillar electrodes 50 and gate terminal films 74 .
  • the gate pillar electrode 50 may have an overlapping portion over the upper insulating film 38 .
  • at least one source pillar electrode 60 among the plurality of source pillar electrodes 60 may have an overlapping portion that runs over the upper insulating film 38 .
  • at least one pillar electrode 126 among the plurality of pillar electrodes 126 may have an overlapping portion that runs over the upper insulating film 38 .
  • the chip 2 having the mesa portion 11 was shown. However, a chip 2 that does not have the mesa portion 11 and has the flatly extending first main surface 3 may be employed. In this case the sidewall structure 26 is removed.
  • the form having the source wiring 37 was shown. However, a form without the source wiring 37 may be adopted.
  • the trench gate type gate structure 15 controlling the channel inside the chip 2 was shown. However, a planar gate type gate structure 15 that controls the channel from above the first main surface 3 may be employed.
  • the MISFET structure 12 and the SBD structure 120 were formed on different chips 2 .
  • the MISFET structure 12 and the SBD structure 120 may be formed in different regions of the first main surface 3 in the same chip 2 .
  • SBD structure 120 may be formed as a freewheeling diode of MISFET structure 12 .
  • the "first conductivity type” is “n-type” and the “second conductivity type” is “p-type”.
  • a form in which the "first conductivity type” is the “p-type” and the “second conductivity type” is the “n-type” may be adopted.
  • a specific configuration in this case can be obtained by replacing “n-type” with “p-type” and "p-type” with “n-type” in the above description and accompanying drawings.
  • the "n-type” second semiconductor region 7 was shown.
  • the second semiconductor region 7 may be "p-type".
  • an IGBT (Insulated Gate Bipolar Transistor) structure is formed instead of the MISFET structure 12.
  • the "source” of the MISFET structure 12 is replaced with the “emitter” of the IGBT structure and the "drain” of the MISFET structure 12 is replaced with the "collector" of the IGBT structure in the preceding description.
  • the "p-type" second semiconductor region 7 is formed on the surface layer of the second main surface 4 of the chip 2 (epitaxial layer) by ion implantation. It may have p-type impurities introduced.
  • the first direction X and the second direction Y are defined by the extending directions of the first to fourth side surfaces 5A to 5D.
  • the first direction X and the second direction Y may be arbitrary directions as long as they maintain a relationship of crossing each other (specifically, orthogonally).
  • the first direction X may be a direction intersecting the first to fourth side surfaces 5A-5D
  • the second direction Y may be a direction intersecting the first to fourth side surfaces 5A-5D.
  • semiconductor device in the following items may be replaced with "wide bandgap semiconductor device”, “SiC semiconductor device”, “semiconductor switching device”, or “semiconductor rectifier” as necessary.
  • Chip (2) having main surface (3), main surface electrodes (30, 32, 124) covering said main surface (3), and above said main surface electrodes (30, 32, 124) a plurality of pillar electrodes (50, 60, 126) spaced apart at intervals, and said main surface electrodes (30, 32, 124) and covering areas between said plurality of pillar electrodes (50, 60, 126); and at least one said pillar electrode on said sealing insulator (71). and at least one terminal film (74, 75, 135) covering (50, 60, 126).
  • each of the plurality of pillar electrodes (50, 60, 126) is erected in a vertically elongated columnar shape when viewed in cross section.
  • the plurality of pillar electrodes (50, 60, 126) are thicker than the main surface electrodes (30, 32, 124), and the sealing insulator (71) is thicker than the main surface electrodes (30, 32). , 124).
  • the plurality of pillar electrodes (50, 60, 126) are thicker than the chip (2), and the sealing insulator (71) is thicker than the chip (2), any one of A1 to A5 1.
  • the plurality of pillar electrodes (50, 60, 126) have a total plane area occupying 30% or less of the plane area of the main surface (3), and the terminal film (74, The semiconductor device (1A ⁇ 1K).
  • the terminal films (74, 75, 135) are at least one of Ag-based metal film, Al-based metal film, Cu-based metal film, Ni-based metal film, Pd-based metal film and Au-based metal film.
  • the plurality of pillar electrodes (50, 60, 126) each have an electrode surface (51, 61, 127) and an electrode sidewall (52, 62, 128), and the sealing insulator (71) is , covering the plurality of pillar electrodes (50, 60, 126) so as to expose the electrode surfaces (51, 61, 127) and cover the electrode sidewalls (52, 62, 128), A1 to A semiconductor device (1A-1K) according to any one of A9.
  • the sealing insulator (71) has an insulating main surface (72) forming one flat surface with the electrode surfaces (51, 61, 127) of the plurality of pillar electrodes (50, 60, 126).
  • the semiconductor device (1A-1K) of A10 comprising:
  • the chip (2) has side surfaces (5A-5D), and the encapsulation insulator (71) has an insulating sidewall (73) forming one flat surface with the side surfaces (5A-5D).
  • the semiconductor device (1A-1K) according to any one of A1-A11, comprising:
  • [A13] further includes an insulating film (38) partially covering the main surface electrodes (30, 32, 124), and the plurality of pillar electrodes (50, 60, 126) are separated from the insulating film (38)
  • the semiconductor device (1A-1K) according to any one of A1-A12, arranged above said main surface electrodes (30, 32, 124) with a space therebetween.
  • the chip (2) has a laminated structure including a substrate (7) and an epitaxial layer (6), and includes the main surface (3) formed by the epitaxial layer (6), A1 to A16 A semiconductor device (1A to 1K) according to any one of
  • [B1] providing a wafer structure (80) comprising a wafer (81) having a major surface (82) and major surface electrodes (30, 32, 124) disposed on said major surface (82); forming a plurality of pillar electrodes (50, 60, 126) on the main surface electrodes (30, 32, 124) at intervals; and forming the plurality of pillar electrodes (50, 60, 126) forming a sealing insulator (71) covering the regions between the plurality of pillar electrodes (50, 60, 126) over the main surface electrodes (30, 32, 124) such that a portion thereof is exposed; forming at least one terminal film (74, 75, 135) covering the plurality of pillar electrodes (50, 60, 126) over the encapsulation insulator (71); A method for manufacturing a semiconductor device (1A to 1K).
  • thinning the wafer (81) includes thinning the wafer (81) to less than the thickness of the plurality of pillar electrodes (50, 60, 126).
  • the step of forming the pillar electrodes (50, 60, 126) includes the step of forming a plurality of the pillar electrodes (50, 60, 126) in a vertically elongated columnar shape in cross-sectional view, any one of B1 to B3.
  • the step of forming the terminal films (74, 75, 135) includes forming the terminal films (74, 75, 135) thinner than the plurality of the pillar electrodes (50, 60, 126), A method for manufacturing a semiconductor device (1A to 1K) according to any one of B1 to B4.
  • the step of forming the terminal films (74, 75, 135) includes: , 135).
  • the step of forming the pillar electrodes (50, 60, 126) includes forming a plurality of the pillar electrodes (50, 60, 126) thicker than the main surface electrodes (30, 32, 124).
  • the step of forming the encapsulating insulator (71) includes forming the encapsulating insulator (71) thicker than the main surface electrodes (30, 32, 124).
  • the step of forming the pillar electrodes (50, 60, 126) comprises: forming a conductor film (89) covering the main surface electrodes (30, 32, 124); a step of forming on the conductor film (89) a mask (90) having a plurality of openings (92) for exposing portions covering the principal surface electrodes (30, 32, 124);
  • [B9] further comprising the step of removing the mask (90) after the step of depositing the conductor (95), wherein the step of forming the encapsulation insulator (71) is performed after the step of removing the mask (90);
  • the step of forming the terminal films (74, 75, 135) includes: Ag-based metal film, Al-based metal film, Cu-based metal film, Ni-based metal film, Pd-based metal film A method for manufacturing a semiconductor device (1A to 1K) according to any one of B1 to B9, including a step of forming the terminal film (74, 75, 135) including at least one.
  • the step of forming the sealing insulator (71) includes forming the sealing insulator (71) covering the entire area of the plurality of pillar electrodes (50, 60, 126); The semiconductor device (1A-1K) of any one of B1-B10, comprising partially removing the encapsulation insulator (71) until the pillar electrodes (50, 60, 126) are exposed. manufacturing method.
  • Step of removing the sealing insulator (71) includes a step of partially removing the sealing insulator (71) by a grinding method.
  • the step of forming the pillar electrodes (50, 60, 126), the plurality of pillar electrodes (50 , 60, 126), and the step of forming the terminal films (74, 75, 135) has a total planar area occupying 50% or more of the planar area of the device region (86).
  • [B15] further comprising the step of forming an insulating film (38) partially covering the main surface electrodes (30, 32, 124) before the step of forming the pillar electrodes (50, 60, 126); forming a plurality of said pillar electrodes (50, 60, 126) on said main surface electrodes (30, 32, 124) spaced apart from said insulating film (38);
  • the step of forming the sealing insulator (71) includes: A method for manufacturing a semiconductor device (1A to 1K) according to B15, comprising the step of forming
  • the step of forming the insulating film (38) includes the step of forming the insulating film (38) including one or both of an inorganic insulating film (42) and an organic insulating film (43), B15 or A method for manufacturing a semiconductor device (1A to 1K) according to B16.
  • the semiconductor device according to any one of B1 to B17, wherein the step of forming the encapsulating insulator (71) includes forming the encapsulating insulator (71) containing a thermosetting resin. (1A-1K) manufacturing method.
  • the wafer (81) has a laminated structure including a substrate (7) and an epitaxial layer (6), and has the main surface (82) formed by the epitaxial layer (6).

Abstract

半導体装置は、主面を有するチップと、前記主面を被覆する主面電極と、前記主面電極の上に間隔を空けて配置された複数のピラー電極と、複数の前記ピラー電極の一部を露出させるように前記主面電極の上において複数の前記ピラー電極の間の領域を被覆する封止絶縁体と、前記封止絶縁体の上において少なくとも１つの前記ピラー電極を被覆する少なくとも１つの端子膜と、を含む。

Description

半導体装置
　この出願は、２０２１年１１月５日に日本国特許庁に提出された特願２０２１－１８１３１７号に基づく優先権を主張しており、この出願の全開示はここに引用により組み込まれる。本開示は、半導体装置に関する。
　特許文献１は、半導体基板、電極および保護層を含む半導体装置を開示している。電極は、半導体基板の上に配置されている。保護層は、無機保護層および有機保護層を含む積層構造を有し、電極を被覆している。
米国特許出願公開第２０１９／００８０９７６号明細書
　一実施形態は、信頼性を向上できる半導体装置を提供する。
　一実施形態は、主面を有するチップと、前記主面を被覆する主面電極と、前記主面電極の上に間隔を空けて配置された複数のピラー電極と、複数の前記ピラー電極の一部を露出させるように前記主面電極の上において複数の前記ピラー電極の間の領域を被覆する封止絶縁体と、前記封止絶縁体の上において少なくとも１つの前記ピラー電極を被覆する少なくとも１つの端子膜と、を含む、半導体装置を提供する。
　上述のまたはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。
図１は、第１実施形態に係る半導体装置を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、チップの内方部の要部を示す拡大平面図である。 図４は、図３に示すIV-IV線に沿う断面図である。 図５は、チップの周縁部の要部を示す拡大断面図である。 図６は、ゲート電極およびソース電極のレイアウト例を示す平面図である。 図７は、アッパー絶縁膜のレイアウト例を示す平面図である。 図８Ａは、第１形態例に係る端子膜を示す部分断面図である。 図８Ｂは、第２形態例に係る端子膜を示す部分断面図である。 図８Ｃは、第３形態例に係る端子膜を示す部分断面図である。 図８Ｄは、第４形態例に係る端子膜を示す部分断面図である。 図８Ｅは、第５形態例に係る端子膜を示す部分断面図である。 図８Ｆは、第６形態例に係る端子膜を示す部分断面図である。 図８Ｇは、第７形態例に係る端子膜を示す部分断面図である。 図９は、製造時に使用されるウエハ構造を示す平面図である。 図１０は、図９に示すデバイス領域を示す断面図である。 図１１Ａは、図１に示す半導体装置の製法例を示す断面図である。 図１１Ｂは、図１１Ａの後の工程を示す断面図である。 図１１Ｃは、図１１Ｂの後の工程を示す断面図である。 図１１Ｄは、図１１Ｃの後の工程を示す断面図である。 図１１Ｅは、図１１Ｄの後の工程を示す断面図である。 図１１Ｆは、図１１Ｅの後の工程を示す断面図である。 図１１Ｇは、図１１Ｆの後の工程を示す断面図である。 図１１Ｈは、図１１Ｇの後の工程を示す断面図である。 図１１Ｉは、図１１Ｈの後の工程を示す断面図である。 図１１Ｊは、図１１Ｉの後の工程を示す断面図である。 図１２Ａは、端子膜の第１製法例を示す部分断面図である。 図１２Ｂは、図１２Ａの後の工程を示す部分断面図である。 図１２Ｃは、図１２Ｂの後の工程を示す部分断面図である。 図１３Ａは、端子膜の第２製法例を示す部分断面図である。 図１３Ｂは、図１３Ａの後の工程を示す部分断面図である。 図１３Ｃは、図１３Ｂの後の工程を示す部分断面図である。 図１４Ａは、端子膜の第３製法例を示す部分断面図である。 図１４Ｂは、図１４Ａの後の工程を示す部分断面図である。 図１５は、第２実施形態に係る半導体装置を示す平面図である。 図１６は、第３実施形態に係る半導体装置を示す平面図である。 図１７は、第４実施形態に係る半導体装置を示す平面図である。 図１８は、図１７に示す半導体装置の電気的構成を示す回路図である。 図１９は、第５実施形態に係る半導体装置を示す平面図である。 図２０は、図１９に示すXX-XX線に沿う断面図である。 図２１は、第６実施形態に係る半導体装置を示す平面図である。 図２２は、第７実施形態に係る半導体装置を示す平面図である。 図２３は、第８実施形態に係る半導体装置を示す平面図である。 図２４は、第９実施形態に係る半導体装置を示す平面図である。 図２５は、第１０実施形態に係る半導体装置を示す平面図である。 図２６は、図２５に示すXXVI-XXVI線に沿う断面図である。 図２７は、第１１実施形態に係る半導体装置を示す平面図である。 図２８は、各実施形態に適用されるチップの変形例を示す断面図である。 図２９は、第１～第９実施形態に係る半導体装置が搭載されるパッケージを示す平面図である。 図３０は、第１０～第１１実施形態に係る半導体装置が搭載されるパッケージを示す平面図である。 図３１は、第１～第９実施形態に係る半導体装置および第１０～第１１実施形態に係る半導体装置が搭載されるパッケージを示す斜視図である。 図３２は、図３１に示すパッケージの分解斜視図である。 図３３は、図３１に示すXXXIII-XXXIII線に沿う断面図である。
　以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　図１は、第１実施形態に係る半導体装置１Ａを示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、チップ２の内方部の要部を示す拡大平面図である。図４は、図３に示すIV-IV線に沿う断面図である。図５は、チップ２の周縁部の要部を示す拡大断面図である。図６は、ゲート電極３０およびソース電極３２のレイアウト例を示す平面図である。図７は、アッパー絶縁膜３８のレイアウト例を示す平面図である。
　図１～図７を参照して、半導体装置１Ａは、この形態（this embodiment）では、ワイドバンドギャップ半導体の単結晶を含み、六面体形状（具体的には直方体形状）に形成されたチップ２を含む。つまり、半導体装置１Ａは、「ワイドバンドギャップ半導体装置」である。チップ２は、「半導体チップ」または「ワイドバンドギャップ半導体チップ」と称されてもよい。ワイドバンドギャップ半導体は、Ｓｉ（シリコン）のバンドギャップを超えるバンドギャップを有する半導体である。ＧａＮ（窒化ガリウム）、ＳｉＣ（炭化シリコン）およびＣ（ダイアモンド）が、ワイドバンドギャップ半導体として例示される。
　チップ２は、この形態では、ワイドバンドギャップ半導体の一例として六方晶のＳｉＣ単結晶を含む「ＳｉＣチップ」である。つまり、半導体装置１Ａは、「ＳｉＣ半導体装置」である。六方晶のＳｉＣ単結晶は、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶、６Ｈ－ＳｉＣ単結晶等を含む複数種のポリタイプを有している。この形態では、チップ２が４Ｈ－ＳｉＣ単結晶を含む例が示されるが、他のポリタイプの選択を除外するものではない。
　チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、チップ２の厚さ方向でもある。第１主面３および第２主面４は、ＳｉＣ単結晶のｃ面によって形成されていることが好ましい。
　この場合、第１主面３はＳｉＣ単結晶のシリコン面によって形成され、第２主面４はＳｉＣ単結晶のカーボン面によって形成されていることが好ましい。第１主面３および第２主面４は、ｃ面に対して所定のオフ方向に所定の角度で傾斜したオフ角を有していてもよい。オフ方向は、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）であることが好ましい。オフ角は、０°を超えて１０°以下であってもよい。オフ角は、５°以下であることが好ましい。第２主面４は、研削痕を有する研削面からなっていてもよいし、研削痕を有さない平滑面からなっていてもよい。
　第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。第１方向ＸがＳｉＣ単結晶のｍ軸方向（［１－１００］方向）であり、第２方向ＹがＳｉＣ単結晶のａ軸方向であってもよい。むろん、第１方向ＸがＳｉＣ単結晶のａ軸方向であり、第２方向ＹがＳｉＣ単結晶のｍ軸方向であってもよい。第１～第４側面５Ａ～５Ｄは、研削痕を有する研削面からなっていてもよいし、研削痕を有さない平滑面からなっていてもよい。
　チップ２は、法線方向Ｚに関して、５μｍ以上２５０μｍ以下の厚さを有していてもよい。チップ２の厚さは、１００μｍ以下であってもよい。チップ２の厚さは、５０μｍ以下であることが好ましい。チップ２の厚さは、４０μｍ以下であることが特に好ましい。第１～第４側面５Ａ～５Ｄは、平面視において０．５ｍｍ以上１０ｍｍ以下の長さを有していてもよい。
　第１～第４側面５Ａ～５Ｄの長さは、１ｍｍ以上であることが好ましい。第１～第４側面５Ａ～５Ｄの長さは、２ｍｍ以上であることが特に好ましい。つまり、チップ２は、１ｍｍ角以上（好ましくは２ｍｍ角以上）の平面積を有し、断面視において１００μｍ以下（好ましくは５０μｍ以下）の厚さを有していることが好ましい。第１～第４側面５Ａ～５Ｄの長さは、この形態では、４ｍｍ以上６ｍｍ以下の範囲に設定されている。
　半導体装置１Ａは、チップ２内において第１主面３側の領域（表層部）に形成されたｎ型（第１導電型）の第１半導体領域６を含む。第１半導体領域６は、第１主面３に沿って延びる層状に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。第１半導体領域６は、この形態では、エピタキシャル層（具体的にはＳｉＣエピタキシャル層）からなる。第１半導体領域６は、法線方向Ｚに関して、１μｍ以上５０μｍ以下の厚さを有していてもよい。第１半導体領域６の厚さは、３μｍ以上３０μｍ以下であることが好ましい。第１半導体領域６の厚さは、５μｍ以上２５μｍ以下であることが特に好ましい。
　半導体装置１Ａは、チップ２内において第２主面４側の領域（表層部）に形成されたｎ型の第２半導体領域７を含む。第２半導体領域７は、第２主面４に沿って延びる層状に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。第２半導体領域７は、第１半導体領域６よりも高いｎ型不純物濃度を有し、第１半導体領域６に電気的に接続されている。第２半導体領域７は、この形態では、半導体基板（具体的にはＳｉＣ半導体基板）からなる。つまり、チップ２は、半導体基板およびエピタキシャル層を含む積層構造を有している。
　第２半導体領域７は、法線方向Ｚに関して、１μｍ以上２００μｍ以下の厚さを有していてもよい。第２半導体領域７の厚さは、５μｍ以上５０μｍ以下であることが好ましい。第２半導体領域７の厚さは、５μｍ以上２０μｍ以下であることが特に好ましい。第１半導体領域６に生じる誤差を考慮すると、第２半導体領域７の厚さは、１０μｍ以上であることが好ましい。第２半導体領域７の厚さは、第１半導体領域６の厚さ未満であることが最も好ましい。比較的小さい厚さを有する第２半導体領域７によれば、第２半導体領域７に起因する抵抗値（たとえばオン抵抗）を削減できる。むろん、第２半導体領域７の厚さは、第１半導体領域６の厚さを超えていてもよい。
　半導体装置１Ａは、第１主面３に形成された活性面８（active surface）、外側面９（outer surface）および第１～第４接続面１０Ａ～１０Ｄ（connecting surface）を含む。活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄは、第１主面３においてメサ部１１（台地）を区画している。活性面８が「第１面部」と称され、外側面９が「第２面部」と称され、第１～第４接続面１０Ａ～１０Ｄが「接続面部」と称されてもよい。活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄ（つまりメサ部１１）は、チップ２（第１主面３）の構成要素と見なされてもよい。
　活性面８は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成されている。活性面８は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有している。活性面８は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。
　外側面９は、活性面８外に位置し、活性面８からチップ２の厚さ方向（第２主面４側）に窪んでいる。外側面９は、具体的には、第１半導体領域６を露出させるように第１半導体領域６の厚さ未満の深さで窪んでいる。外側面９は、平面視において活性面８に沿って帯状に延び、活性面８を取り囲む環状（具体的には四角環状）に形成されている。外側面９は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有し、活性面８に対してほぼ平行に形成されている。外側面９は、第１～第４側面５Ａ～５Ｄに連なっている。
　第１～第４接続面１０Ａ～１０Ｄは、法線方向Ｚに延び、活性面８および外側面９を接続している。第１接続面１０Ａは第１側面５Ａ側に位置し、第２接続面１０Ｂは第２側面５Ｂ側に位置し、第３接続面１０Ｃは第３側面５Ｃ側に位置し、第４接続面１０Ｄは第４側面５Ｄ側に位置している。第１接続面１０Ａおよび第２接続面１０Ｂは、第１方向Ｘに延び、第２方向Ｙに対向している。第３接続面１０Ｃおよび第４接続面１０Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　第１～第４接続面１０Ａ～１０Ｄは、四角柱状のメサ部１１が区画されるように活性面８および外側面９の間をほぼ垂直に延びていてもよい。第１～第４接続面１０Ａ～１０Ｄは、四角錘台状のメサ部１１が区画されるように活性面８から外側面９に向かって斜め下り傾斜していてもよい。このように、半導体装置１Ａは、第１主面３において第１半導体領域６に形成されたメサ部１１を含む。メサ部１１は、第１半導体領域６のみに形成され、第２半導体領域７には形成されていない。
　半導体装置１Ａは、活性面８（第１主面３）に形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）構造１２を含む。図２では、ＭＩＳＦＥＴ構造１２が破線によって簡略化して示されている。以下、図３および図４を参照して、ＭＩＳＦＥＴ構造１２の具体的な構造が説明される。
　ＭＩＳＦＥＴ構造１２は、活性面８の表層部に形成されたｐ型（第２導電型）のボディ領域１３を含む。ボディ領域１３は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。ボディ領域１３は、活性面８に沿って延びる層状に形成されている。ボディ領域１３は、第１～第４接続面１０Ａ～１０Ｄの一部から露出していてもよい。
　ＭＩＳＦＥＴ構造１２は、ボディ領域１３の表層部に形成されたｎ型のソース領域１４を含む。ソース領域１４は、第１半導体領域６よりも高いｎ型不純物濃度を有している。ソース領域１４は、ボディ領域１３の底部から活性面８側に間隔を空けて形成されている。ソース領域１４は、活性面８に沿って延びる層状に形成されている。ソース領域１４は、活性面８の全域から露出していてもよい。ソース領域１４は、第１～第４接続面１０Ａ～１０Ｄの一部から露出していてもよい。ソース領域１４は、第１半導体領域６との間でボディ領域１３内にチャネルを形成する。
　ＭＩＳＦＥＴ構造１２は、活性面８に形成された複数のゲート構造１５を含む。複数のゲート構造１５は、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。複数のゲート構造１５は、ボディ領域１３およびソース領域１４を貫通して第１半導体領域６に至っている。複数のゲート構造１５は、ボディ領域１３内におけるチャネルの反転および非反転を制御する。
　各ゲート構造１５は、この形態では、ゲートトレンチ１５ａ、ゲート絶縁膜１５ｂおよびゲート埋設電極１５ｃを含む。ゲートトレンチ１５ａは、活性面８に形成され、ゲート構造１５の壁面を区画している。ゲート絶縁膜１５ｂは、ゲートトレンチ１５ａの壁面を被覆している。ゲート埋設電極１５ｃは、ゲート絶縁膜１５ｂを挟んでゲートトレンチ１５ａに埋設され、ゲート絶縁膜１５ｂを挟んでチャネルに対向している。
　ＭＩＳＦＥＴ構造１２は、活性面８に形成された複数のソース構造１６を含む。複数のソース構造１６は、活性面８において隣り合う一対のゲート構造１５の間の領域にそれぞれ配置されている。複数のソース構造１６は、平面視において第２方向Ｙに延びる帯状にそれぞれ形成されている。複数のソース構造１６は、ボディ領域１３およびソース領域１４を貫通して第１半導体領域６に至っている。複数のソース構造１６は、ゲート構造１５の深さを超える深さを有している。複数のソース構造１６は、具体的には、外側面９の深さとほぼ等しい深さを有している。
　各ソース構造１６は、ソーストレンチ１６ａ、ソース絶縁膜１６ｂおよびソース埋設電極１６ｃを含む。ソーストレンチ１６ａは、活性面８に形成され、ソース構造１６の壁面を区画している。ソース絶縁膜１６ｂは、ソーストレンチ１６ａの壁面を被覆している。ソース埋設電極１６ｃは、ソース絶縁膜１６ｂを挟んでソーストレンチ１６ａに埋設されている。
　ＭＩＳＦＥＴ構造１２は、チップ２内において複数のソース構造１６に沿う領域にそれぞれ形成された複数のｐ型のコンタクト領域１７を含む。複数のコンタクト領域１７は、ボディ領域１３よりも高いｐ型不純物濃度を有している。各コンタクト領域１７は、各ソース構造１６の側壁および底壁を被覆し、ボディ領域１３に電気的に接続されている。
　ＭＩＳＦＥＴ構造１２は、チップ２内において複数のソース構造１６に沿う領域にそれぞれ形成された複数のｐ型のウェル領域１８を含む。各ウェル領域１８は、ボディ領域１３よりも高く、コンタクト領域１７よりも低いｐ型不純物濃度を有していてもよい。各ウェル領域１８は、対応するコンタクト領域１７を挟んで対応するソース構造１６を被覆している。各ウェル領域１８は、対応するソース構造１６の側壁および底壁を被覆し、ボディ領域１３およびコンタクト領域１７に電気的に接続されている。
　図５を参照して、半導体装置１Ａは、外側面９の表層部に形成されたｐ型のアウターコンタクト領域１９を含む。アウターコンタクト領域１９は、ボディ領域１３のｐ型不純物濃度を超えるｐ型不純物濃度を有している。アウターコンタクト領域１９は、平面視において活性面８の周縁および外側面９の周縁から間隔を空けて形成され、活性面８に沿って延びる帯状に形成されている。
　アウターコンタクト領域１９は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。アウターコンタクト領域１９は、第１半導体領域６の底部から外側面９に間隔を空けて形成されている。アウターコンタクト領域１９は、複数のゲート構造１５（ソース構造１６）の底壁に対して第１半導体領域６の底部側に位置している。
　半導体装置１Ａは、外側面９の表層部に形成されたｐ型のアウターウェル領域２０を含む。アウターウェル領域２０は、アウターコンタクト領域１９のｐ型不純物濃度未満のｐ型不純物濃度を有している。アウターウェル領域２０のｐ型不純物濃度は、ウェル領域１８のｐ型不純物濃度とほぼ等しいことが好ましい。アウターウェル領域２０は、平面視において活性面８の周縁およびアウターコンタクト領域１９の間の領域に形成され、活性面８に沿って延びる帯状に形成されている。
　アウターウェル領域２０は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。アウターウェル領域２０は、第１半導体領域６の底部から外側面９に間隔を空けて形成されている。アウターウェル領域２０は、アウターコンタクト領域１９よりも深く形成されていてもよい。アウターウェル領域２０は、複数のゲート構造１５（ソース構造１６）の底壁に対して第１半導体領域６の底部側に位置している。
　アウターウェル領域２０は、アウターコンタクト領域１９に電気的に接続されている。アウターウェル領域２０は、この形態では、アウターコンタクト領域１９側から第１～第４接続面１０Ａ～１０Ｄに向けて延び、第１～第４接続面１０Ａ～１０Ｄを被覆している。アウターウェル領域２０は、活性面８の表層部においてボディ領域１３に電気的に接続されている。
　半導体装置１Ａは、外側面９の表層部において外側面９の周縁およびアウターコンタクト領域１９の間の領域に形成された少なくとも１つ（好ましくは２個以上２０個以下）のｐ型のフィールド領域２１を含む。半導体装置１Ａは、この形態では、５個のフィールド領域２１を含む。複数のフィールド領域２１は、外側面９においてチップ２内の電界を緩和する。フィールド領域２１の個数、幅、深さ、ｐ型不純物濃度等は任意であり、緩和すべき電界に応じて種々の値を取り得る。
　複数のフィールド領域２１は、アウターコンタクト領域１９側から外側面９の周縁側に間隔を空けて配列されている。複数のフィールド領域２１は、平面視において活性面８に沿って延びる帯状に形成されている。複数のフィールド領域２１は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。これにより、複数のフィールド領域２１は、ＦＬＲ（Field Limiting Ring）領域としてそれぞれ形成されている。
　複数のフィールド領域２１は、第１半導体領域６の底部から外側面９に間隔を空けて形成されている。複数のフィールド領域２１は、複数のゲート構造１５（ソース構造１６）の底壁に対して第１半導体領域６の底部側に位置している。複数のフィールド領域２１は、アウターコンタクト領域１９よりも深く形成されていてもよい。最内のフィールド領域２１は、アウターコンタクト領域１９に接続されていてもよい。
　半導体装置１Ａは、第１主面３を被覆する主面絶縁膜２５を含む。主面絶縁膜２５は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。主面絶縁膜２５は、この形態では、酸化シリコン膜からなる単層構造を有している。主面絶縁膜２５は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　主面絶縁膜２５は、活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。主面絶縁膜２５は、ゲート絶縁膜１５ｂおよびソース絶縁膜１６ｂに連なり、ゲート埋設電極１５ｃおよびソース埋設電極１６ｃを露出させるように活性面８を被覆している。主面絶縁膜２５は、アウターコンタクト領域１９、アウターウェル領域２０および複数のフィールド領域２１を被覆するように外側面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。
　主面絶縁膜２５は、第１～第４側面５Ａ～５Ｄに連なっていてもよい。この場合、主面絶縁膜２５の外壁は、研削痕を有する研削面からなっていてもよい。主面絶縁膜２５の外壁は、第１～第４側面５Ａ～５Ｄと１つの研削面を形成していてもよい。むろん、主面絶縁膜２５の外壁は、外側面９の周縁から内方に間隔を空けて形成され、外側面９の周縁部から第１半導体領域６を露出させていてもよい。
　半導体装置１Ａは、外側面９において第１～第４接続面１０Ａ～１０Ｄのうちの少なくとも１つを被覆するように主面絶縁膜２５の上に形成されたサイドウォール構造２６を含む。サイドウォール構造２６は、この形態では、平面視において活性面８を取り囲む環状（四角環状）に形成されている。サイドウォール構造２６は、活性面８の上に乗り上げた部分を有していてもよい。サイドウォール構造２６は、無機絶縁体またはポリシリコンを含んでいてもよい。サイドウォール構造２６は、ソース構造１６に電気的に接続されたサイドウォール配線であってもよい。
　半導体装置１Ａは、主面絶縁膜２５の上に形成された層間絶縁膜２７を含む。層間絶縁膜２７は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。層間絶縁膜２７は、この形態では、酸化シリコン膜からなる単層構造を有している。
　層間絶縁膜２７は、主面絶縁膜２５を挟んで活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。層間絶縁膜２７は、具体的には、サイドウォール構造２６を介して活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。層間絶縁膜２７は、活性面８側においてＭＩＳＦＥＴ構造１２を被覆し、外側面９側においてアウターコンタクト領域１９、アウターウェル領域２０および複数のフィールド領域２１を被覆している。
　層間絶縁膜２７は、この形態では、第１～第４側面５Ａ～５Ｄに連なっている。層間絶縁膜２７の外壁は、研削痕を有する研削面からなっていてもよい。層間絶縁膜２７の外壁は、第１～第４側面５Ａ～５Ｄと１つの研削面を形成していてもよい。むろん、層間絶縁膜２７の外壁は、外側面９の周縁から内方に間隔を空けて形成され、外側面９の周縁部から第１半導体領域６を露出させていてもよい。
　半導体装置１Ａは、第１主面３（層間絶縁膜２７）の上に配置されたゲート電極３０を含む。ゲート電極３０は、「ゲート主面電極」と称されてもよい。ゲート電極３０は、第１主面３の周縁から間隔を空けて第１主面３の内方部に配置されている。ゲート電極３０は、この形態では、活性面８の上に配置されている。ゲート電極３０は、具体的には、活性面８の周縁部において第３接続面１０Ｃ（第３側面５Ｃ）の中央部に近接する領域に配置されている。ゲート電極３０は、この形態では、平面視において四角形状に形成されている。むろん、ゲート電極３０は、平面視において四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。
　ゲート電極３０は、第１主面３の２５％以下の平面積を有していることが好ましい。ゲート電極３０の平面積は、第１主面３の１０％以下であってもよい。ゲート電極３０は、０．５μｍ以上１５μｍ以下の厚さを有していてもよい。ゲート電極３０は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　ゲート電極３０は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。ゲート電極３０は、この形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この形態ではＡｌＳｉＣｕ合金膜）を含む積層構造を有している。
　半導体装置１Ａは、ゲート電極３０から間隔を空けて第１主面３（層間絶縁膜２７）の上に配置されたソース電極３２を含む。ソース電極３２は、「ソース主面電極」と称されてもよい。ソース電極３２は、第１主面３の周縁から間隔を空けて第１主面３の内方部に配置されている。ソース電極３２は、この形態では、活性面８の上に配置されている。ソース電極３２は、この形態では、本体電極部３３、および、少なくとも１つ（この形態では複数）の引き出し電極部３４Ａ、３４Ｂを有している。
　本体電極部３３は、平面視においてゲート電極３０から間隔を空けて第４側面５Ｄ（第４接続面１０Ｄ）側の領域に配置され、第１方向Ｘにゲート電極３０に対向している。本体電極部３３は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する多角形状（具体的には四角形状）に形成されている。
　複数の引き出し電極部３４Ａ、３４Ｂは、一方側（第１側面５Ａ側）の第１引き出し電極部３４Ａ、および、他方側（第２側面５Ｂ側）の第２引き出し電極部３４Ｂを含む。第１引き出し電極部３４Ａは、平面視において本体電極部３３からゲート電極３０に対して第２方向Ｙの一方側（第１側面５Ａ側）に位置する領域に引き出され、第２方向Ｙにゲート電極３０に対向している。
　第２引き出し電極部３４Ｂは、平面視において本体電極部３３からゲート電極３０に対して第２方向Ｙの他方側（第２側面５Ｂ側）に位置する領域に引き出され、第２方向Ｙにゲート電極３０に対向している。つまり、複数の引き出し電極部３４Ａ、３４Ｂは、平面視において第２方向Ｙの両サイドからゲート電極３０を挟み込んでいる。
　ソース電極３２（本体電極部３３および引き出し電極部３４Ａ、３４Ｂ）は、層間絶縁膜２７および主面絶縁膜２５を貫通し、複数のソース構造１６、ソース領域１４および複数のウェル領域１８に電気的に接続されている。むろん、ソース電極３２は、引き出し電極部３４Ａ、３４Ｂを有さず、本体電極部３３のみからなっていてもよい。
　ソース電極３２は、ゲート電極３０の平面積を超える平面積を有している。ソース電極３２の平面積は、第１主面３の５０％以上であることが好ましい。ソース電極３２の平面積は、第１主面３の７５％以上であることが特に好ましい。ソース電極３２は、０．５μｍ以上１５μｍ以下の厚さを有していてもよい。ソース電極３２は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　ソース電極３２は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含むことが好ましい。ソース電極３２は、この形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この形態ではＡｌＳｉＣｕ合金膜）を含む積層構造を有している。ソース電極３２は、ゲート電極３０と同一の導電材料を含むことが好ましい。
　半導体装置１Ａは、ゲート電極３０から第１主面３（層間絶縁膜２７）の上に引き出された少なくとも１つ（この形態では複数）のゲート配線３６Ａ、３６Ｂを含む。複数のゲート配線３６Ａ、３６Ｂは、ゲート電極３０と同一の導電材料を含むことが好ましい。複数のゲート配線３６Ａ、３６Ｂは、この形態では、活性面８を被覆し、外側面９を被覆していない。複数のゲート配線３６Ａ、３６Ｂは、平面視において活性面８の周縁およびソース電極３２の間の領域に引き出され、ソース電極３２に沿って帯状に延びている。
　複数のゲート配線３６Ａ、３６Ｂは、具体的には、第１ゲート配線３６Ａおよび第２ゲート配線３６Ｂを含む。第１ゲート配線３６Ａは、平面視においてゲート電極３０から第１側面５Ａ側の領域に引き出されている。第１ゲート配線３６Ａは、第３側面５Ｃに沿って第２方向Ｙに帯状に延びる部分、および、第１側面５Ａに沿って第１方向Ｘに帯状に延びる部分を有している。第２ゲート配線３６Ｂは、平面視においてゲート電極３０から第２側面５Ｂ側の領域に引き出されている。第２ゲート配線３６Ｂは、第３側面５Ｃに沿って第２方向Ｙに帯状に延びる部分、および、第２側面５Ｂに沿って第１方向Ｘに帯状に延びる部分を有している。
　複数のゲート配線３６Ａ、３６Ｂは、活性面８（第１主面３）の周縁部において複数のゲート構造１５の両端部に交差（具体的には直交）している。複数のゲート配線３６Ａ、３６Ｂは、層間絶縁膜２７を貫通して複数のゲート構造１５に電気的に接続されている。複数のゲート配線３６Ａ、３６Ｂは、複数のゲート構造１５に直接接続されていてもよいし、導体膜を介して複数のゲート構造１５に電気的に接続されていてもよい。
　半導体装置１Ａは、ソース電極３２から第１主面３（層間絶縁膜２７）の上に引き出されたソース配線３７を含む。ソース配線３７は、ソース電極３２と同一の導電材料を含むことが好ましい。ソース配線３７は、複数のゲート配線３６Ａ、３６Ｂよりも外側面９側の領域において活性面８の周縁に沿って延びる帯状に形成されている。ソース配線３７は、この形態では、平面視においてゲート電極３０、ソース電極３２および複数のゲート配線３６Ａ、３６Ｂを取り囲む環状（具体的には四角環状）に形成されている。
　ソース配線３７は、層間絶縁膜２７を挟んでサイドウォール構造２６を被覆し、活性面８側から外側面９側に引き出されている。ソース配線３７は、全周に亘ってサイドウォール構造２６の全域を被覆していることが好ましい。ソース配線３７は、外側面９側において層間絶縁膜２７および主面絶縁膜２５を貫通して、外側面９（具体的にはアウターコンタクト領域１９）に接続された部分を有している。ソース配線３７は、層間絶縁膜２７を貫通してサイドウォール構造２６に電気的に接続されていてもよい。
　半導体装置１Ａは、ゲート電極３０、ソース電極３２、複数のゲート配線３６Ａ、３６Ｂおよびソース配線３７を選択的に被覆するアッパー絶縁膜３８を含む。アッパー絶縁膜３８は、ゲート電極３０の内方部を露出させるゲート開口３９を有し、全周に亘ってゲート電極３０の周縁部を被覆している。ゲート開口３９は、この形態では、平面視において四角形状に形成されている。
　アッパー絶縁膜３８は、平面視においてソース電極３２の内方部を露出させるソース開口４０を有し、全周に亘ってソース電極３２の周縁部を被覆している。ソース開口４０は、この形態では、平面視においてソース電極３２に沿う多角形状に形成されている。アッパー絶縁膜３８は、複数のゲート配線３６Ａ、３６Ｂの全域およびソース配線３７の全域を被覆している。
　アッパー絶縁膜３８は、層間絶縁膜２７を挟んでサイドウォール構造２６を被覆し、活性面８側から外側面９側に引き出されている。アッパー絶縁膜３８は、外側面９の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成され、アウターコンタクト領域１９、アウターウェル領域２０および複数のフィールド領域２１を被覆している。アッパー絶縁膜３８は、外側面９の周縁との間でダイシングストリート４１を区画している。
　ダイシングストリート４１は、平面視において外側面９の周縁（第１～第４側面５Ａ～５Ｄ）に沿って延びる帯状に形成されている。ダイシングストリート４１は、この形態では、平面視において第１主面３の内方部（活性面８）を取り囲む環状（具体的には四角環状）に形成されている。ダイシングストリート４１は、この形態では、層間絶縁膜２７を露出させている。
　むろん、主面絶縁膜２５および層間絶縁膜２７が外側面９を露出させている場合、ダイシングストリート４１は、外側面９を露出させていてもよい。ダイシングストリート４１は、１μｍ以上２００μｍ以下の幅を有していてもよい。ダイシングストリート４１の幅は、ダイシングストリート４１の延在方向に直交する方向の幅である。ダイシングストリート４１の幅は、５μｍ以上５０μｍ以下であることが好ましい。
　アッパー絶縁膜３８は、ゲート電極３０の厚さおよびソース電極３２の厚さを超える厚さを有していることが好ましい。アッパー絶縁膜３８の厚さは、チップ２の厚さ未満であることが好ましい。アッパー絶縁膜３８の厚さは、３μｍ以上３５μｍ以下であってもよい。アッパー絶縁膜３８の厚さは、２５μｍ以下であることが好ましい。
　アッパー絶縁膜３８は、この形態では、チップ２側からこの順に積層された無機絶縁膜４２および有機絶縁膜４３を含む積層構造を有している。アッパー絶縁膜３８は、無機絶縁膜４２および有機絶縁膜４３のうちの少なくとも１つを含んでいればよく、必ずしも無機絶縁膜４２および有機絶縁膜４３を同時に含む必要はない。無機絶縁膜４２は、ゲート電極３０、ソース電極３２、複数のゲート配線３６Ａ、３６Ｂおよびソース配線３７を選択的に被覆し、ゲート開口３９の一部、ソース開口４０の一部およびダイシングストリート４１の一部を区画している。
　無機絶縁膜４２は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。無機絶縁膜４２は、層間絶縁膜２７とは異なる絶縁材料を含むことが好ましい。無機絶縁膜４２は、窒化シリコン膜を含むことが好ましい。無機絶縁膜４２は、層間絶縁膜２７の厚さ未満の厚さを有していることが好ましい。無機絶縁膜４２の厚さは、０．１μｍ以上５μｍ以下であってもよい。
　有機絶縁膜４３は、無機絶縁膜４２を選択的に被覆し、ゲート開口３９の一部、ソース開口４０の一部およびダイシングストリート４１の一部を区画している。有機絶縁膜４３は、具体的には、ゲート開口３９の壁面において無機絶縁膜４２を部分的に露出させている。また、有機絶縁膜４３は、ソース開口４０の壁面において無機絶縁膜４２を部分的に露出させている。また、有機絶縁膜４３は、ダイシングストリート４１の壁面において無機絶縁膜４２を部分的に露出させている。
　むろん、有機絶縁膜４３は、ゲート開口３９の壁面から無機絶縁膜４２が露出しないように無機絶縁膜４２を被覆していてもよい。有機絶縁膜４３は、ソース開口４０の壁面から無機絶縁膜４２が露出しないように無機絶縁膜４２を被覆していてもよい。有機絶縁膜４３は、ダイシングストリート４１の壁面から無機絶縁膜４２が露出しないように無機絶縁膜４２を被覆していてもよい。これらの場合、有機絶縁膜４３は、無機絶縁膜４２の全域を被覆していてもよい。
　有機絶縁膜４３は、熱硬化性樹脂以外の樹脂膜からなることが好ましい。有機絶縁膜４３は、透光性樹脂または透明樹脂からなっていてもよい。有機絶縁膜４３は、ネガティブタイプまたはポジティブタイプの感光性樹脂膜からなっていてもよい。有機絶縁膜４３は、ポリイミド膜、ポリアミド膜またはポリベンゾオキサゾール膜からなることが好ましい。有機絶縁膜４３は、この形態では、ポリベンゾオキサゾール膜を含む。
　有機絶縁膜４３は、無機絶縁膜４２の厚さを超える厚さを有していることが好ましい。有機絶縁膜４３の厚さは、層間絶縁膜２７の厚さを超えていることが好ましい。有機絶縁膜４３の厚さは、ゲート電極３０の厚さおよびソース電極３２の厚さを超えていることが特に好ましい。有機絶縁膜４３の厚さは、３μｍ以上３０μｍ以下であってもよい。有機絶縁膜４３の厚さは、２０μｍ以下であることが好ましい。
　半導体装置１Ａは、ゲート電極３０の上に配置された少なくとも１つ（この形態では１つ）のゲートピラー電極５０を含む。ゲートピラー電極５０の個数は任意であり、ゲート電極３０の平面積および形成すべきゲートピラー電極５０の平面積に応じて調節される。ゲートピラー電極５０は、断面視においてゲート電極３０の周縁から間隔を空けてゲート電極３０の上に縦長柱状に立設されている。
　ゲートピラー電極５０は、この形態では、アッパー絶縁膜３８（ゲート開口３９の壁面）から間隔を空けてゲート電極３０の内方部の上に配置されている。つまり、ゲートピラー電極５０は、平面視においてゲート開口３９によって取り囲まれた領域内に配置されている。ゲートピラー電極５０は、この形態では、平面視において円形状に形成されている。むろん、ゲートピラー電極５０は、平面視において四角形状、四角形状以外の多角形状、楕円形状またはライン状に形成されていてもよい。
　ゲートピラー電極５０は、ゲート電極面５１およびゲート電極側壁５２を有している。ゲート電極面５１は、第１主面３に沿って平坦に延びている。ゲート電極面５１は、研削痕を有する研削面からなっていてもよい。ゲート電極側壁５２は、ゲート電極３０の上に位置している。ゲート電極側壁５２は、法線方向Ｚに略鉛直に延びている。「略鉛直」は、湾曲（蛇行）しながら積層方向に延びている形態も含む。ゲート電極側壁５２は、研削痕を有さない平滑面からなることが好ましい。
　ゲートピラー電極５０は、この形態では、ゲート電極側壁５２の下端部において外方に向けて突出した第１突出部５３を有している。第１突出部５３は、ゲート電極側壁５２の中間部よりもゲート電極３０側の領域に形成されている。第１突出部５３は、断面視においてゲート電極３０の外面に沿って延び、ゲート電極側壁５２から先端部に向けて厚さが徐々に小さくなる先細り形状に形成されている。これにより、第１突出部５３は、鋭角を成す尖鋭形状の先端部を有している。むろん、第１突出部５３を有さないゲートピラー電極５０が形成されてもよい。
　ゲートピラー電極５０は、ゲート電極３０の厚さを超える厚さを有していることが好ましい。ゲートピラー電極５０の厚さは、ゲート電極３０およびゲート電極面５１の間の距離によって定義される。ゲートピラー電極５０の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。ゲートピラー電極５０の厚さは、この形態では、チップ２の厚さを超えている。むろん、ゲートピラー電極５０の厚さは、チップ２の厚さ未満であってもよい。
　ゲートピラー電極５０の厚さは、１０μｍ以上３００μｍ以下であってもよい。ゲートピラー電極５０の厚さは、３０μｍ以上であることが好ましい。ゲートピラー電極５０の厚さは、８０μｍ以上２００μｍ以下であることが特に好ましい。ゲートピラー電極５０の幅（最大値）は、１μｍ以上２００μｍ以下であってもよい。
　ゲートピラー電極５０の幅（最大値）は、１μｍ以上２５μｍ以下、２５μｍ以上５０μｍ以下、５０μｍ以上７５μｍ以下、７５μｍ以上１００μｍ以下、１００μｍ以上１２５μｍ以下、１２５μｍ以上１５０μｍ以下、１５０μｍ以上１７５μｍ以下、および、１７５μｍ以上２００μｍ以下のいずれかの範囲に属する値であってもよい。むろん、ゲートピラー電極５０の幅（最大値）は、これらの範囲に限定されず、２００μｍを超える値に設定されてもよい。
　ゲートピラー電極５０は、ゲート電極３０の平面積未満の平面積を有している。ゲートピラー電極５０の平面積は、ゲート電極３０の平面積に応じて調整される。ゲートピラー電極５０の平面積は、第１主面３の２５％以下であってもよい。ゲートピラー電極５０の平面積は、第１主面３の１０％以下であることが好ましい。
　ゲートピラー電極５０は、この形態では、ゲート電極３０側からこの順に積層された第１ゲート導体膜５５および第２ゲート導体膜５６を含む積層構造を有している。第１ゲート導体膜５５は、Ｔｉ系金属膜を含んでいてもよい。第１ゲート導体膜５５は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。第１ゲート導体膜５５は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。
　第１ゲート導体膜５５は、ゲート電極３０の厚さ未満の厚さを有している。第１ゲート導体膜５５は、ゲート開口３９内においてゲート電極３０を膜状に被覆している。第１ゲート導体膜５５は、第１突出部５３の一部を形成している。第１ゲート導体膜５５は、必ずしも形成されている必要はなく、取り除かれてもよい。
　第２ゲート導体膜５６は、ゲートピラー電極５０の本体を形成している。第２ゲート導体膜５６は、Ｃｕ系金属膜を含んでいてもよい。Ｃｕ系金属膜は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）またはＣｕ合金膜であってもよい。第２ゲート導体膜５６は、この形態では、純Ｃｕめっき膜を含む。第２ゲート導体膜５６は、ゲート電極３０の厚さを超える厚さを有していることが好ましい。第２ゲート導体膜５６の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。第２ゲート導体膜５６の厚さは、この形態では、チップ２の厚さを超えている。
　第２ゲート導体膜５６は、ゲート開口３９内において第１ゲート導体膜５５を挟んでゲート電極３０を膜状に被覆している。第２ゲート導体膜５６は、第１突出部５３の一部を形成している。つまり、第１突出部５３は、第１ゲート導体膜５５および第２ゲート導体膜５６を含む積層構造を有している。第２ゲート導体膜５６は、第１突出部５３内において第１ゲート導体膜５５の厚さを超える厚さを有していることが好ましい。
　半導体装置１Ａは、ソース電極３２の上に配置された複数のソースピラー電極６０を含む。ソースピラー電極６０の個数は任意であり、ソース電極３２の平面積および形成すべきソースピラー電極６０の平面積に応じて調節される。ソースピラー電極６０は、断面視においてソース電極３２の周縁から間隔を空けてソース電極３２の上にそれぞれ縦長柱状に立設されている。
　複数のソースピラー電極６０は、この形態では、アッパー絶縁膜３８（ソース開口４０の壁面）から間隔を空けてソース電極３２の内方部の上にそれぞれ配置されている。つまり、複数のソースピラー電極６０は、平面視においてソース開口４０によって取り囲まれた領域内にそれぞれ配置されている。複数のソースピラー電極６０は、この形態では、ソース電極３２の本体電極部３３の上に配置され、ソース電極３２の引き出し電極部３４Ａ、３４Ｂの上には配置されていない。
　複数のソースピラー電極６０は、この形態では、平面視において円形状にそれぞれ形成されている。むろん、複数のソースピラー電極６０は、平面視において四角形状、四角形状以外の多角形状、楕円形状またはライン状にそれぞれ形成されていてもよい。また、複数のソースピラー電極６０は、互いに同一の平面形状を有している必要はなく、互いに異なる平面形状を有していてもよい。
　複数のソースピラー電極６０は、この形態では、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されている。複数のソースピラー電極６０のレイアウトは任意である。複数のソースピラー電極６０は、たとえば、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて千鳥状に配列されていてもよい。
　すなわち、第１方向Ｘに一列に配列された複数のソースピラー電極６０をそれぞれ含む複数のグループが第２方向Ｙに間隔を空けて配列されている場合、各グループに含まれる複数のソースピラー電極６０は第２方向Ｙに隣り合うグループに含まれる複数のソースピラー電極６０に対して第１方向Ｘにずれて配置されていてもよい。むろん、この構造において、第１方向Ｘおよび第２方向Ｙの配列関係を入れ換えたレイアウトが採用されてもよい。
　また、複数のソースピラー電極６０が平面視において第１方向Ｘまたは第２方向Ｙに延びるライン状に形成されている場合、複数のソースピラー電極６０は平面視において第１方向Ｘまたは第２方向Ｙに延びるストライプ状に配置されていてもよい。むろん、複数のソースピラー電極６０は、不規則なレイアウトで配置されていてもよい。
　複数のソースピラー電極６０は、ソース電極面６１およびソース電極側壁６２をそれぞれ有している。ソース電極面６１は、第１主面３に沿って平坦に延びている。ソース電極面６１は、研削痕を有する研削面からなっていてもよい。ソース電極側壁６２は、ソース電極３２の上に位置している。ソース電極側壁６２は、法線方向Ｚに略鉛直に延びている。「略鉛直」は、湾曲（蛇行）しながら積層方向に延びている形態も含む。ソース電極側壁６２は、研削痕を有さない平滑面からなることが好ましい。
　複数のソースピラー電極６０は、この形態では、ソース電極側壁６２の下端部において外方に向けて突出した第２突出部６３をそれぞれ有している。第２突出部６３は、ソース電極側壁６２の中間部よりもソース電極３２側の領域に形成されている。第２突出部６３は、断面視においてソース電極３２に沿って延び、ソース電極側壁６２から先端部に向けて厚さが徐々に小さくなる先細り形状に形成されている。これにより、第２突出部６３は、鋭角を成す尖鋭形状の先端部を有している。むろん、第２突出部６３を有さないソースピラー電極６０が形成されてもよい。
　複数のソースピラー電極６０は、ソース電極３２の厚さを超える厚さをそれぞれ有していることが好ましい。各ソースピラー電極６０の厚さは、ソース電極３２およびソース電極面６１の間の距離によって定義される。各ソースピラー電極６０の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。各ソースピラー電極６０の厚さは、この形態では、チップ２の厚さを超えている。むろん、ソースピラー電極６０の厚さは、チップ２の厚さ未満であってもよい。
　各ソースピラー電極６０の厚さは、１０μｍ以上３００μｍ以下であってもよい。各ソースピラー電極６０の厚さは、３０μｍ以上であることが好ましい。各ソースピラー電極６０の厚さは、８０μｍ以上２００μｍ以下であることが特に好ましい。各ソースピラー電極６０の厚さは、ゲートピラー電極５０の厚さとほぼ等しい。
　各ソースピラー電極６０の幅（最大値）は、１μｍ以上２５μｍ以下、２５μｍ以上５０μｍ以下、５０μｍ以上７５μｍ以下、７５μｍ以上１００μｍ以下、１００μｍ以上１２５μｍ以下、１２５μｍ以上１５０μｍ以下、１５０μｍ以上１７５μｍ以下、および、１７５μｍ以上２００μｍ以下のいずれかの範囲に属する値であってもよい。むろん、各ソースピラー電極６０の幅（最大値）は、これらの範囲に限定されず、２００μｍを超える値に設定されてもよい。
　複数のソースピラー電極６０は、ソース電極３２の平面積未満の総平面積を有している。複数のソースピラー電極６０の総平面積は、ソース電極３２の平面積に応じて調整される。複数のソースピラー電極６０の総平面積は、ゲートピラー電極５０の平面積を超えていることが好ましい。
　各ソースピラー電極６０の平面積は、ゲートピラー電極５０の平面積とほぼ等しくてもよいし、ゲートピラー電極５０の平面積を超えていてもよいし、ゲートピラー電極５０の平面積未満であってもよい。複数のソースピラー電極６０の総平面積は、第１主面３の５０％以下であることが好ましい。複数のソースピラー電極６０の総平面積は、第１主面３の３０％以下であることが特に好ましい。複数のソースピラー電極６０の総平面積は、第１主面３の１０％以上であることが好ましい。
　複数のソースピラー電極６０は、この形態では、ソース電極３２側からこの順に積層された第１ソース導体膜６７および第２ソース導体膜６８を含む積層構造をそれぞれ有している。第１ソース導体膜６７は、Ｔｉ系金属膜を含んでいてもよい。第１ソース導体膜６７は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。第１ソース導体膜６７は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。第１ソース導体膜６７は、第１ゲート導体膜５５と同一の導電材料からなることが好ましい。
　第１ソース導体膜６７は、ソース電極３２の厚さ未満の厚さを有している。第１ソース導体膜６７は、ソース開口４０内においてソース電極３２を膜状に被覆している。第１ソース導体膜６７は、第２突出部６３の一部を形成している。第１ソース導体膜６７の厚さは、第１ゲート導体膜５５の厚さとほぼ等しい。第１ソース導体膜６７は、必ずしも形成されている必要はなく、取り除かれてもよい。
　第２ソース導体膜６８は、複数のソースピラー電極６０の本体を形成している。第２ソース導体膜６８は、Ｃｕ系金属膜を含んでいてもよい。Ｃｕ系金属膜は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）またはＣｕ合金膜であってもよい。第２ソース導体膜６８は、この形態では、純Ｃｕめっき膜を含む。第２ソース導体膜６８は、第２ゲート導体膜５６と同一の導電材料からなることが好ましい。
　第２ソース導体膜６８は、ソース電極３２の厚さを超える厚さを有していることが好ましい。第２ソース導体膜６８の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。第２ソース導体膜６８の厚さは、この形態では、チップ２の厚さを超えている。第２ソース導体膜６８の厚さは、第２ゲート導体膜５６の厚さとほぼ等しい。
　第２ソース導体膜６８は、ソース開口４０内において第１ソース導体膜６７を膜状に被覆している。第２ソース導体膜６８は、第２突出部６３の一部を形成している。つまり、第２突出部６３は、第１ソース導体膜６７および第２ソース導体膜６８を含む積層構造を有している。第２ソース導体膜６８は、第２突出部６３内において第１ソース導体膜６７の厚さを超える厚さを有していることが好ましい。
　半導体装置１Ａは、第１主面３を被覆する封止絶縁体７１（a sealing insulator）を含む。封止絶縁体７１は、第１主面３の上においてゲートピラー電極５０の一部および複数のソースピラー電極６０の一部を露出させるようにゲートピラー電極５０の周囲および複数のソースピラー電極６０の周囲を被覆している。封止絶縁体７１は、具体的には、活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。
　封止絶縁体７１は、ゲート電極３０の上においてゲートピラー電極５０を被覆している。封止絶縁体７１は、ゲート電極面５１を露出させ、ゲート電極側壁５２を被覆している。封止絶縁体７１は、ゲート電極３０のうちアッパー絶縁膜３８およびゲートピラー電極５０から露出した部分を直接被覆する部分を有している。封止絶縁体７１は、この形態では、ゲートピラー電極５０の第１突出部５３を被覆し、第１突出部５３を挟んでゲート電極３０に対向している。封止絶縁体７１は、ゲートピラー電極５０の抜け落ちを抑制する。
　封止絶縁体７１は、ソース電極３２の上において複数のソースピラー電極６０の間の領域を被覆している。封止絶縁体７１は、複数のソース電極面６１を露出させ、複数のソース電極側壁６２を被覆している。封止絶縁体７１は、ソース電極３２のうちアッパー絶縁膜３８および複数のソースピラー電極６０から露出した部分を直接被覆する部分を有している。封止絶縁体７１は、この形態では、複数のソースピラー電極６０の第２突出部６３を被覆し、第２突出部６３を挟んでソース電極３２に対向している。封止絶縁体７１は、複数のソースピラー電極６０の抜け落ちを抑制する。
　封止絶縁体７１は、アッパー絶縁膜３８を直接被覆する部分を有している。封止絶縁体７１は、アッパー絶縁膜３８を挟んでゲート電極３０を被覆し、アッパー絶縁膜３８を挟んでソース電極３２を被覆している。封止絶縁体７１は、外側面９の周縁部においてダイシングストリート４１を被覆している。封止絶縁体７１は、この形態では、ダイシングストリート４１において層間絶縁膜２７を直接被覆している。むろん、ダイシングストリート４１からチップ２（外側面９）や主面絶縁膜２５が露出している場合、封止絶縁体７１は、ダイシングストリート４１においてチップ２や主面絶縁膜２５を直接被覆していてもよい。
　封止絶縁体７１は、絶縁主面７２および絶縁側壁７３を有している。絶縁主面７２は、第１主面３に沿って平坦に延びている。絶縁主面７２は、ゲート電極面５１および複数のソース電極面６１と１つの平坦面を形成している。絶縁主面７２は、研削痕を有する研削面からなっていてもよい。この場合、絶縁主面７２は、ゲート電極面５１および複数のソース電極面６１と１つの研削面を形成していることが好ましい。
　絶縁側壁７３は、絶縁主面７２の周縁からチップ２に向かって延び、第１～第４側面５Ａ～５Ｄと１つの平坦面を形成している。絶縁側壁７３は、絶縁主面７２に対してほぼ直角に形成されている。絶縁側壁７３が絶縁主面７２との間で成す角度は、８８°以上９２°以下であってもよい。絶縁側壁７３は、研削痕を有する研削面からなっていてもよい。絶縁側壁７３は、第１～第４側面５Ａ～５Ｄと１つの研削面を形成していてもよい。
　封止絶縁体７１は、ゲート電極３０の厚さおよびソース電極３２の厚さを超える厚さを有していることが好ましい。封止絶縁体７１の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。封止絶縁体７１の厚さは、この形態では、チップ２の厚さを超えている。むろん、封止絶縁体７１の厚さは、チップ２の厚さ未満であってもよい。封止絶縁体７１の厚さは、１０μｍ以上３００μｍ以下であってもよい。封止絶縁体７１の厚さは、３０μｍ以上であることが好ましい。封止絶縁体７１の厚さは、８０μｍ以上２００μｍ以下であることが特に好ましい。封止絶縁体７１の厚さは、ゲートピラー電極５０の厚さおよび複数のソースピラー電極６０の厚さとほぼ等しい。
　封止絶縁体７１は、マトリクス樹脂、複数のフィラーおよび複数の可撓化粒子（可撓化剤）を含む。封止絶縁体７１は、マトリクス樹脂、複数のフィラーおよび複数の可撓化粒子によって機械的強度が調節されるように構成されている。封止絶縁体７１は、マトリクス樹脂を含んでいればよく、フィラーおよび可撓化粒子の有無は任意である。
　封止絶縁体７１は、カーボンブラック等のマトリクス樹脂を着色する色材を含んでいてもよい。マトリクス樹脂は、熱硬化性樹脂からなることが好ましい。マトリクス樹脂は、熱硬化性樹脂の一例としてのエポキシ樹脂、フェノール樹脂およびポリイミド樹脂のうちの少なくとも１つを含んでいてもよい。マトリクス樹脂は、この形態では、エポキシ樹脂を含む。
　複数のフィラーは、絶縁体からなる球体物および絶縁体からなる不定形物のうちのいずれか一方または双方によって構成され、マトリクス樹脂に添加されている。不定形物は、粒状、欠片状、破砕片状等の球体以外のランダム形状を有している。不定形物は、角張りを有していてもよい。複数のフィラーは、この形態では、フィラーアタックによるダメージを抑制する観点から、球体物によってそれぞれ構成されている。
　複数のフィラーは、セラミック、酸化物および窒化物のうちの少なくとも１つを含んでいてもよい。複数のフィラーは、この形態では、酸化シリコン粒子（シリカ粒子）からそれぞれなる。複数のフィラーは、１ｎｍ以上１００μｍ以下の粒径をそれぞれ有していてもよい。複数のフィラーの粒径は、５０μｍ以下であることが好ましい。
　封止絶縁体７１は、粒径（particle sizes）の異なる複数のフィラーを含むことが好ましい。複数のフィラーは、複数の小径フィラー、複数の中径フィラー、および、複数の大径フィラーを含んでいてもよい。複数のフィラーは、小径フィラー、中径フィラーおよび大径フィラーの順となる含有率（密度）でマトリクス樹脂に添加されていることが好ましい。
　小径フィラーは、ソース電極３２の厚さ（ゲート電極３０の厚さ）未満の厚さを有していてもよい。小径フィラーの粒径は、１ｎｍ以上１μｍ以下であってもよい。中径フィラーは、ソース電極３２の厚さを超えてアッパー絶縁膜３８の厚さ以下の厚さを有していてもよい。中径フィラーの粒径は、１μｍ以上２０μｍ以下であってもよい。
　大径フィラーは、アッパー絶縁膜３８の厚さを超える厚さを有していてもよい。複数のフィラーは、第１半導体領域６（エピタキシャル層）の厚さ、第２半導体領域７（基板）の厚さおよびチップ２の厚さのいずれかを超える少なくとも１つの大径フィラーを含んでいてもよい。大径フィラーの粒径は、２０μｍ以上１００μｍ以下であってもよい。大径フィラーの粒径は、５０μｍ以下であることが好ましい。
　複数のフィラーの平均粒径は、１μｍ以上１０μｍ以下であってもよい。複数のフィラーの平均粒径は、４μｍ以上８μｍ以下であることが好ましい。むろん、複数のフィラーは、小径フィラー、中径フィラーおよび大径フィラーの全てを同時に含む必要はなく、小径フィラーおよび中径フィラーのいずれか一方または双方によって構成されていてもよい。たとえば、この場合、複数のフィラー（中径フィラー）の最大粒径は、１０μｍ以下であってもよい。
　封止絶縁体７１は、絶縁主面７２の表層部および絶縁側壁７３の表層部において破断された粒形（particle shapes）を有する複数のフィラー欠片（a plurality of filler fragments）を含んでいてもよい。複数のフィラー欠片は、小径フィラーの一部、中径フィラーの一部および大径フィラーの一部のうちのいずれかによってそれぞれ形成されていてもよい。
　絶縁主面７２側に位置する複数のフィラー欠片は、絶縁主面７２に面するように絶縁主面７２に沿って形成された破断部を有している。絶縁側壁７３側に位置する複数のフィラー欠片は、絶縁側壁７３に面するように絶縁側壁７３に沿って形成された破断部を有している。複数のフィラー欠片の破断部は、絶縁主面７２および絶縁側壁７３から露出していてもよいし、マトリクス樹脂によって部分的にまたは全体的に被覆されてもよい。複数のフィラー欠片は、絶縁主面７２および絶縁側壁７３の表層部に位置するため、チップ２側の構造物に影響しない。
　複数の可撓化粒子は、マトリクス樹脂に添加されている。複数の可撓化粒子は、シリコン系可撓化粒子、アクリル系可撓化粒子およびブタジエン系可撓化粒子のうちの少なくとも１種を含んでいてもよい。封止絶縁体７１は、シリコン系可撓化粒子を含むことが好ましい。複数の可撓化粒子は、複数のフィラーの平均粒径未満の平均粒径を有していることが好ましい。複数の可撓化粒子の平均粒径は、１ｎｍ以上１μｍ以下であることが好ましい。複数の可撓化粒子の最大粒径は、１μｍ以下であることが好ましい。
　複数の可撓化粒子は、この形態では、単位断面積当たりに占める総断面積の割合が０．１％以上１０％以下となるようにマトリクス樹脂に添加されている。換言すると、複数の可撓化粒子は、０．１重量％以上１０重量％以下の範囲の含有率でマトリクス樹脂に添加されている。複数の可撓化粒子の平均粒径や含有率は、製造時および／または製造後に封止絶縁体７１に付与すべき弾性率に応じて適宜調節される。たとえば、サブミクロンオーダ（＝１μｍ以下）の平均粒径を有する複数の可撓化粒子によれば、封止絶縁体７１の低弾性率や低硬化収縮率に寄与させることができる。
　半導体装置１Ａは、封止絶縁体７１の上において複数のソースピラー電極６０から間隔を空けてゲートピラー電極５０を被覆するゲート端子膜７４を含む。ゲート端子膜７４は、ゲートピラー電極５０に電気的に接続されている。ゲート端子膜７４は、平面視において絶縁主面７２の周縁（絶縁側壁７３）から間隔を空けて絶縁主面７２の内方部に配置されている。
　ゲート端子膜７４は、ゲート電極３０およびソース電極３２とは異なるレイヤに配置されるため、ゲート電極３０のレイアウトおよびソース電極３２のレイアウトに起因するデザインルールの制限を殆ど受けない。したがって、ゲート端子膜７４は、ゲートピラー電極５０に電気的に接続される限り、任意の平面形状を有することができると同時に、任意の箇所に配置されることができる。
　ゲート端子膜７４は、この形態では、平面視において第３側面５Ｃの中央部に近接する領域に配置されている。ゲート端子膜７４は、平面視において少なくとも活性面８に重なるように配置されている。ゲート端子膜７４は、平面視において活性面８および外側面９に重なるように配置されていてもよい。
　ゲート端子膜７４は、ゲートピラー電極５０の厚さ未満の厚さを有している。ゲート端子膜７４の厚さは、ゲートピラー電極５０の１／４以下であることが好ましい。ゲート端子膜７４の厚さは、ゲートピラー電極５０の１／１０以下であることが特に好ましい。ゲート端子膜７４の厚さは、アッパー絶縁膜３８の厚さ未満であることが好ましい。ゲート端子膜７４の厚さは、ゲート電極３０の厚さ未満であってもよい。ゲート端子膜７４の厚さは、膜種に応じて種々の値を採る。ゲート端子膜７４の厚さは、１０ｎｍ以上１５μｍ以下であってもよい。
　ゲート端子膜７４は、ゲートピラー電極５０の平面積を超える平面積を有している。ゲート端子膜７４の平面積は、ゲート電極３０の平面積を超えていることが好ましい。第１主面３が１ｍｍ角以上の平面積を有する場合、ゲート端子膜７４の平面積は０．４ｍｍ角以上であってもよい。ゲート端子膜７４は、０．４ｍｍ×０．７ｍｍ以上の平面積を有する多角形状（たとえば長方形状）に形成されていてもよい。ゲート端子膜７４は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。むろん、ゲート端子膜７４は、平面視において四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。
　半導体装置１Ａは、封止絶縁体７１の上においてゲートピラー電極５０（ゲート端子膜７４）から間隔を空けて少なくとも１つ（この形態では複数）のソースピラー電極６０を被覆する少なくとも１つ（この形態では１つ）のソース端子膜７５を含む。ソース端子膜７５は、複数のソースピラー電極６０に電気的に接続されている。ソース端子膜７５は、平面視において絶縁主面７２の周縁（絶縁側壁７３）から間隔を空けて絶縁主面７２の内方部に配置されている。
　ソース端子膜７５は、ゲート電極３０およびソース電極３２とは異なるレイヤに配置されるため、ゲート電極３０のレイアウトおよびソース電極３２のレイアウトに起因するデザインルールの制限を殆ど受けない。したがって、ソース端子膜７５は、複数のソースピラー電極６０に電気的に接続される限り、任意の平面形状を有することができると同時に、任意の箇所に配置されることができる。
　ソース端子膜７５は、平面視において少なくとも活性面８に重なるように配置されている。ソース端子膜７５は、平面視において活性面８および外側面９に重なるように配置されていてもよい。ソース端子膜７５は、この形態では、平面視においてソース電極３２の引き出し電極部３４Ａ、３４Ｂに重ならないようにソース電極３２の本体電極部３３に重なる位置に配置されている。
　これにより、ゲート端子膜７４およびソース端子膜７５の間の対向面積が削減されている。このような構造は、半田や金属ペースト等の導電接着剤がゲート端子膜７４およびソース端子膜７５に付着される場合において、ゲート端子膜７４およびソース端子膜７５の間の短絡リスクを低減する上で有効である。むろん、導体板や導線（たとえばボンディングワイヤ）等の導電接合部材がゲート端子膜７４およびソース端子膜７５に接続されてもよい。この場合、ゲート端子膜７４側の導電接合部材およびソース端子膜７５側の導電接合部材の間の短絡リスクを低減できる。
　ソース端子膜７５は、複数のソースピラー電極６０の厚さ未満の厚さを有している。ソース端子膜７５の厚さは、ソースピラー電極６０の１／４以下であることが好ましい。ソース端子膜７５の厚さは、ソースピラー電極６０の１／１０以下であることが特に好ましい。ソース端子膜７５の厚さは、アッパー絶縁膜３８の厚さ未満であることが好ましい。ソース端子膜７５の厚さは、ソース電極３２の厚さ未満であってもよい。ソース端子膜７５の厚さは、膜種に応じて種々の値を採る。ソース端子膜７５の厚さは、１０ｎｍ以上１５μｍ以下であってもよい。ソース端子膜７５の厚さは、ゲート端子膜７４の厚さとほぼ等しい。
　ソース端子膜７５は、複数のソースピラー電極６０の総平面積を超える平面積を有している。ソース端子膜７５の平面積は、ゲート端子膜７４の平面積を超えている。ソース端子膜７５の平面積は、ソース電極３２の平面積を超えていることが好ましい。第１主面３が１ｍｍ角以上の平面積を有する場合、ソース端子膜７５の平面積は０．８ｍｍ角以上であってもよい。
　この場合、ソース端子膜７５の平面積は、１ｍｍ角以上であることが特に好ましい。ソース端子膜７５は、１ｍｍ×１．４ｍｍ以上の平面積を有する多角形状に形成されていてもよい。ソース端子膜７５は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。むろん、ソース端子膜７５は、平面視において四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。
　ゲート端子膜７４およびソース端子膜７５は、Ａｇ（銀）系金属膜、Ａｌ（アルミニウム）系金属膜、Ｃｕ（銅）系金属膜、Ｎｉ（ニッケル）系金属膜、Ｐｄ（パラジウム）系金属膜およびＡｕ（金）系金属膜のうちの少なくとも１つを含む単層構造または積層構造をそれぞれ有していてもよい。
　Ａｇ系金属膜は、純Ａｇ膜（純度が９９％以上のＡｇ膜）またはＡｇ合金膜であってもよい。Ａｌ系金属膜は、純Ａｌ膜（純度が９９％以上のＡｌ膜）またはＡｌ合金膜であってもよい。Ｃｕ系金属膜は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）またはＣｕ合金膜であってもよい。Ｎｉ系金属膜は、純Ｎｉ膜（純度が９９％以上のＮｉ膜）またはＮｉ合金膜であってもよい。Ｐｄ系金属膜は、純Ｐｄ膜（純度が９９％以上のＰｄ膜）またはＰｄ合金膜であってもよい。Ａｕ系金属膜は、純Ａｕ膜（純度が９９％以上のＡｕ膜）またはＡｕ合金膜であってもよい。
　Ａｇ系金属膜、Ａｌ系金属膜、Ｃｕ系金属膜およびＮｉ系金属膜は、０．１μｍ以上１５μｍ以下の厚さをそれぞれ有していてもよい。Ａｇ系金属膜、Ａｌ系金属膜、Ｃｕ系金属膜およびＮｉ系金属膜は、１０μｍ以下の厚さをそれぞれ有していることが好ましい。Ｐｄ系金属膜およびＡｕ系金属膜は、１ｎｍ以上１μｍ以下の厚さをそれぞれ有していてもよい。Ｐｄ系金属膜およびＡｕ系金属膜は、０．５μｍ以下の厚さをそれぞれ有していることが好ましい。Ａｕ系金属膜は、０．１μｍ以下の厚さを有していることが特に好ましい。
　以下、図８Ａ～図８Ｇを参照して、ゲート端子膜７４およびソース端子膜７５の構成例（膜種例）が示される。図８Ａ～図８Ｇは、第１～第７形態例に係るゲート端子膜７４およびソース端子膜７５を示す部分断面図である。ゲート端子膜７４はソース端子膜７５と同様の構成を有しているため、以下では、ソース端子膜７５（ゲート端子膜７４）と表記され、ソース端子膜７５の構成が説明される。
　図８Ａを参照して、第１形態例に係るソース端子膜７５（ゲート端子膜７４）は、Ａｇ系金属膜からなる単層構造を有している。図８Ｂを参照して、第２形態例に係るソース端子膜７５は、Ａｌ系金属膜からなる単層構造を有している。図８Ｃを参照して、第３形態例に係るソース端子膜７５は、Ｃｕ系金属膜からなる単層構造を有している。
　図８Ｄを参照して、第４形態例に係るソース端子膜７５（ゲート端子膜７４）は、封止絶縁体７１側からこの順に積層されたＡｌ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜を含む積層構造を有している。Ａｌ系金属膜は、絶縁主面７２を膜状に被覆している。Ｎｉ系金属膜は、Ａｌ系金属膜を膜状に被覆している。Ｐｄ系金属膜は、Ｎｉ系金属膜を膜状に被覆している。Ａｕ系金属膜は、Ｐｄ系金属膜を膜状に被覆している。
　Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜の少なくとも１つは、絶縁主面７２に接する部分を有していてもよい。むろん、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜の少なくとも１つは、絶縁主面７２に接しないようにＡｌ系金属膜の上のみに形成されていてもよい。第４形態例に係るソース端子膜７５（ゲート端子膜７４）は、Ａｌ系金属膜に代えてＡｇ系金属膜またはＣｕ系金属膜を含んでいてもよい。
　図８Ｅを参照して、第５形態例に係るソース端子膜７５（ゲート端子膜７４）は、封止絶縁体７１側からこの順に積層されたＡｌ系金属膜、Ｎｉ系金属膜およびＡｕ系金属膜を含む積層構造を有している。Ａｌ系金属膜は、絶縁主面７２を膜状に被覆している。Ｎｉ系金属膜は、Ａｌ系金属膜を膜状に被覆している。Ａｕ系金属膜は、Ｎｉ系金属膜を膜状に被覆している。
　Ｎｉ系金属膜およびＡｕ系金属膜の少なくとも１つは、絶縁主面７２に接する部分を有していてもよい。むろん、Ｎｉ系金属膜およびＡｕ系金属膜の少なくとも１つは、絶縁主面７２に接しないようにＡｌ系金属膜の上のみに形成されていてもよい。第５形態例に係るソース端子膜７５（ゲート端子膜７４）は、Ａｌ系金属膜に代えてＡｇ系金属膜またはＣｕ系金属膜を含んでいてもよい。
　図８Ｆを参照して、第６形態例に係るソース端子膜７５（ゲート端子膜７４）は、封止絶縁体７１側からこの順に積層されたＮｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜を含む積層構造を有している。Ｎｉ系金属膜は、絶縁主面７２を膜状に被覆している。Ｐｄ系金属膜は、Ｎｉ系金属膜を膜状に被覆している。Ａｕ系金属膜は、Ｐｄ系金属膜を膜状に被覆している。Ｐｄ系金属膜およびＡｕ系金属膜の少なくとも１つは、絶縁主面７２に接する部分を有していてもよい。むろん、Ｎｉ系金属膜およびＡｕ系金属膜の少なくとも１つは、絶縁主面７２に接しないようにＮｉ系金属膜の上のみに形成されていてもよい。
　図８Ｇを参照して、第７形態例に係るソース端子膜７５（ゲート端子膜７４）は、封止絶縁体７１側からこの順に積層されたＮｉ系金属膜およびＡｕ系金属膜を含む積層構造を有している。Ｎｉ系金属膜は、絶縁主面７２を膜状に被覆している。Ａｕ系金属膜は、Ｎｉ系金属膜を膜状に被覆している。Ａｕ系金属膜は、絶縁主面７２に接する部分を有していてもよい。むろん、Ａｕ系金属膜は、絶縁主面７２に接しないようにＮｉ系金属膜の上のみに形成されていてもよい。
　図８Ａ～図８Ｇに示されたソース端子膜７５（ゲート端子膜７４）の構成は一例であり、ソース端子膜７５（ゲート端子膜７４）の構成は図８Ａ～図８Ｇに示された構成に制限されない。ソース端子膜７５（ゲート端子膜７４）の膜種は、半田、金属ペースト、ボンディングワイヤ等の材質に応じて適宜調節される。
　たとえば、ソース端子膜７５（ゲート端子膜７４）にＡｇ焼結ペーストが接合される場合、ソース端子膜７５（ゲート端子膜７４）は少なくともＡｇ焼結ペーストに対して高い親和性を有するＡｇ系金属膜（図８Ａ参照）を含むことが好ましい。Ａｇ焼結ペーストは、たとえば、ナノサイズまたはマイクロサイズのＡｇ粒子が有機溶剤に添加されたペーストからなる。
　たとえば、ソース端子膜７５（ゲート端子膜７４）にボンディングワイヤ等の導線が接合される場合、ソース端子膜７５（ゲート端子膜７４）は、Ａｌ系金属膜、Ｃｕ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜のうちの少なくとも１つを含む単層構造または積層構造を有していることが好ましい（図８Ｂ～図８Ｇ参照）。
　たとえば、ボンディングワイヤがＡｌワイヤからなる場合、ソース端子膜７５（ゲート端子膜７４）は少なくともＡｌ系金属膜を含むことが好ましい。また、ボンディングワイヤがＣｕワイヤからなる場合、ソース端子膜７５（ゲート端子膜７４）は少なくともＣｕ系金属膜を含むことが好ましい。また、ボンディングワイヤがＡｕワイヤからなる場合、ソース端子膜７５（ゲート端子膜７４）は少なくともＡｕ系金属膜を含むことが好ましい。
　Ｎｉ系金属膜およびＡｕ系金属膜を含む積層構造（図８Ｄ～図８Ｇ参照）を有するソース端子膜７５（ゲート端子膜７４）は、種々の材質からなるボンディングワイヤに適用されることができる。また、Ｎｉ系金属膜およびＡｕ系金属膜を含む積層構造（図８Ｄ～図８Ｇ参照）を有するソース端子膜７５（ゲート端子膜７４）は、半田やＡｇ焼結ペーストに適用されることができる。したがって、ソース端子膜７５（ゲート端子膜７４）は、汎用性の高さの観点から、Ｎｉ系金属膜およびＡｕ系金属膜を含む積層構造（図８Ｄ～図８Ｇ参照）を有していることが好ましい。
　図２を再度参照して、半導体装置１Ａは、第２主面４を被覆するドレイン電極７７（第２主面電極）を含む。ドレイン電極７７は、第２主面４に電気的に接続されている。ドレイン電極７７は、第２主面４から露出した第２半導体領域７とオーミック接触を形成している。ドレイン電極７７は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。
　ドレイン電極７７は、チップ２の周縁から内方に間隔を空けて第２主面４を被覆していてもよい。ドレイン電極７７は、ソース端子膜７５との間に５００Ｖ以上３０００Ｖ以下のドレインソース電圧が印加されるように構成される。つまり、チップ２は、第１主面３および第２主面４の間に５００Ｖ以上３０００Ｖ以下の電圧が印加されるように形成されている。
　以上、半導体装置１Ａは、チップ２、ソース電極３２（主面電極）、複数のソースピラー電極６０、封止絶縁体７１および少なくとも１つ（この形態では１つ）のソース端子膜７５を含む。チップ２は、第１主面３を有している。ソース電極３２は、第１主面３の上に配置されている。複数のソースピラー電極６０は、ソース電極３２の上に間隔を空けて配置されている。封止絶縁体７１は、複数のソースピラー電極６０の一部を露出させるようにソース電極３２の上で複数のソースピラー電極６０の間の領域を被覆している。ソース端子膜７５は、封止絶縁体７１の上において複数のソースピラー電極６０を被覆している。
　この構造によれば、複数のソースピラー電極６０によって、ソース電極３２およびソース端子膜７５の間に介在される電極の体積を削減できる。すなわち、ソース電極３２の上にソース端子膜７５と同等の平面積を有するピラー電極を配置せずに済む。これにより、ソース電極３２およびソース端子膜７５の間に介在される電極に起因する応力を低減できる。よって、前記応力に起因する形状不良や電気的特性の変動を抑制できる。
　また、この構造によれば、封止絶縁体７１によって外力や湿気から封止対象物を保護できる。つまり、外力に起因するダメージや湿気に起因する劣化から封止対象物を保護できる。これにより、形状不良や電気的特性の変動を抑制できる。よって、信頼性を向上できる半導体装置１Ａを提供できる。
　半導体装置１Ａは、ソース電極３２を部分的に被覆するアッパー絶縁膜３８を含むことが好ましい。この構造によれば、アッパー絶縁膜３８によって外力や湿気からソース電極３２を保護できる。つまり、この構造によれば、アッパー絶縁膜３８および封止絶縁体７１の双方によってソース電極３２を保護できる。
　また、封止絶縁体７１は、アッパー絶縁膜３８を直接被覆する部分を有していることが好ましい。封止絶縁体７１は、アッパー絶縁膜３８を挟んでソース電極３２を被覆する部分を有していることが好ましい。アッパー絶縁膜３８は、無機絶縁膜４２および有機絶縁膜４３のいずれか一方または双方を含むことが好ましい。有機絶縁膜４３は、感光性樹脂膜からなることが好ましい。
　アッパー絶縁膜３８は、ソース電極３２よりも厚いことが好ましい。アッパー絶縁膜３８は、チップ２よりも薄いことが好ましい。封止絶縁体７１は、ソース電極３２よりも厚いことが好ましい。封止絶縁体７１は、アッパー絶縁膜３８よりも厚いことが好ましい。封止絶縁体７１は、チップ２よりも厚いことが特に好ましい。
　上記構成は、比較的大きい平面積および／または比較的小さい厚さを有するチップ２に対して、比較的大きい総平面積および／または比較的大きい厚さを有する複数のソースピラー電極６０を適用する場合において有効である。比較的大きい総平面積および／または比較的大きい厚さを有する複数のソースピラー電極６０は、チップ２側で生じた熱を吸収し、外部に放散させる上でも有効である。
　たとえば、複数のソースピラー電極６０は、ソース電極３２よりも厚いことが好ましい。複数のソースピラー電極６０は、アッパー絶縁膜３８よりも厚いことが好ましい。複数のソースピラー電極６０は、チップ２よりも厚いことが特に好ましい。たとえば、複数のソースピラー電極６０は、平面視において第１主面３の１０％以上５０％以下の占有率となる総平面積を有していてもよい。
　この場合、複数のソースピラー電極６０の総平面積は、３０％以下であってもよい。一方、ソース電極３２は、第１主面３の平面積に対して５０％以上の占有率となる平面積を有していてもよい。他方、ソース端子膜７５は、第１主面３の平面積に対して５０％以上の占有率となる平面積を有していてもよい。
　ソース端子膜７５は、複数のソースピラー電極６０よりも薄いことが好ましい。ソース端子膜７５は、複数のソースピラー電極６０の厚さの１／４以下であることが好ましい。ソース端子膜７５は、アッパー絶縁膜３８よりも薄いことが好ましい。ソース端子膜７５は、ソース電極３２よりも薄いことが好ましい。比較的薄いソース端子膜７５によれば、ソース端子膜７５に起因する応力を抑制できる。
　たとえば、チップ２は、平面視において１ｍｍ角以上の面積を有する第１主面３を有していてもよい。チップ２は、断面視において１００μｍ以下の厚さを有していてもよい。チップ２は、断面視において５０μｍ以下の厚さを有していることが好ましい。チップ２は、半導体基板およびエピタキシャル層を含む積層構造を有していてもよい。この場合、エピタキシャル層は、半導体基板よりも厚いことが好ましい。
　上記構成において、チップ２は、ワイドバンドギャップ半導体の単結晶を含むことが好ましい。ワイドバンドギャップ半導体の単結晶は、電気的特性を向上させる上で有効である。また、ワイドバンドギャップ半導体の単結晶によれば、比較的高い硬度によってチップ２の変形を抑制しながら、チップ２の薄化およびチップ２の平面積の増加を達成できる。チップ２の薄化およびチップ２の平面積の拡張は、電気的特性を向上させる上でも有効である。
　封止絶縁体７１を有する構成は、チップ２の第２主面４を被覆するドレイン電極７７を含む構造においても有効である。ドレイン電極７７は、ソース電極３２との間でチップ２を介する電位差（たとえば５００Ｖ以上３０００Ｖ以下）を形成する。比較的薄いチップ２の場合、ソース電極３２およびドレイン電極７７の間の距離が短縮されるため、第１主面３の周縁およびソース電極３２の間の放電現象のリスクが高まる。この点、封止絶縁体７１を有する構造では、第１主面３の周縁およびソース電極３２の間の絶縁性を向上でき、放電現象を抑制できる。
　図９は、図１に示す半導体装置１Ａの製造時に使用されるウエハ構造８０を示す平面図である。図１０は、図９に示すデバイス領域８６を示す断面図である。図９および図１０を参照して、ウエハ構造８０は、円盤状に形成されたウエハ８１を含む。ウエハ８１は、チップ２のベースとなる。ウエハ８１は、一方側の第１ウエハ主面８２、他方側の第２ウエハ主面８３、ならびに、第１ウエハ主面８２および第２ウエハ主面８３を接続するウエハ側面８４を有している。
　ウエハ８１は、ウエハ側面８４においてＳｉＣ単結晶の結晶方位を示す目印８５を有している。目印８５は、この形態では、平面視において直線状に切り欠かれたオリエンテーションフラットを含む。オリエンテーションフラットは、この形態では、第２方向Ｙに延びている。オリエンテーションフラットは、必ずしも第２方向Ｙに延びている必要はなく、第１方向Ｘに延びていてもよい。
　むろん、目印８５は、第１方向Ｘに延びる第１オリエンテーションフラット、および、第２方向Ｙに延びる第１オリエンテーションフラットを含んでいてもよい。また、目印８５は、オリエンテーションフラットに代えて、ウエハ８１の中央部に向けて切り欠かれたオリエンテーションノッチを有していてもよい。オリエンテーションノッチは、平面視において三角形状や四角形状等の多角形状に切り欠かれた切欠部であってもよい。
　ウエハ８１は、平面視において５０ｍｍ以上３００ｍｍ以下（つまり２インチ以上１２インチ以下）の直径を有していてもよい。ウエハ構造８０の直径は、目印８５外においてウエハ構造８０の中心を通る弦の長さによって定義される。ウエハ構造８０は、１００μｍ以上１１００μｍ以下の厚さを有していてもよい。
　ウエハ構造８０は、ウエハ８１の内部において第１ウエハ主面８２側の領域に形成された第１半導体領域６、および、第２ウエハ主面８３側の領域に形成された第２半導体領域７を含む。第１半導体領域６はエピタキシャル層によって形成され、第２半導体領域７は半導体基板によって形成されている。つまり、第１半導体領域６は、エピタキシャル成長法によって、第２半導体領域７から半導体単結晶をエピタキシャル成長させることによって形成されている。第２半導体領域７は、第１半導体領域６の厚さを超える厚さを有していることが好ましい。
　ウエハ構造８０は、第１ウエハ主面８２に設けられた複数のデバイス領域８６および複数の切断予定ライン８７を含む。複数のデバイス領域８６は、半導体装置１Ａにそれぞれ対応する領域である。複数のデバイス領域８６は、平面視において四角形状にそれぞれ設定されている。複数のデバイス領域８６は、この形態では、平面視において第１方向Ｘおよび第２方向Ｙに沿って行列状に配列されている。
　複数の切断予定ライン８７は、チップ２の第１～第４側面５Ａ～５Ｄとなる箇所を定めるライン（帯状に延びる領域）である。複数の切断予定ライン８７は、複数のデバイス領域８６を区画するように第１方向Ｘおよび第２方向Ｙに沿って延びる格子状に設定されている。複数の切断予定ライン８７は、たとえば、ウエハ８１の内部および／または外部に設けられたアライメントマーク等によって定められていてもよい。
　ウエハ構造８０は、この形態では、複数のデバイス領域８６にそれぞれ形成されたメサ部１１、ＭＩＳＦＥＴ構造１２、アウターコンタクト領域１９、アウターウェル領域２０、フィールド領域２１、主面絶縁膜２５、サイドウォール構造２６、層間絶縁膜２７、ゲート電極３０、ソース電極３２、複数のゲート配線３６Ａ、３６Ｂ、ソース配線３７およびアッパー絶縁膜３８を含む。
　ウエハ構造８０は、複数のアッパー絶縁膜３８の間の領域に区画されたダイシングストリート４１を含む。つまり、ダイシングストリート４１は、切断予定ライン８７を露出させるように切断予定ライン８７を横切って複数のデバイス領域８６に跨っている。ダイシングストリート４１は、複数の切断予定ライン８７に沿って延びる格子状に形成されている。ダイシングストリート４１は、この形態では、層間絶縁膜２７を露出させている。むろん、第１ウエハ主面８２を露出させる層間絶縁膜２７が形成されている場合、ダイシングストリート４１は、第１ウエハ主面８２を露出させていてもよい。
　図１１Ａ～図１１Ｊは、図１に示す半導体装置１Ａの製造方法例を示す断面図である。図１１Ａ～図１１Ｊに示される各工程で形成される各構造の具体的な特徴の説明は、前述した通りであるので、省略または簡略化される。
　図１１Ａを参照して、ウエハ構造８０が用意される（図９および図１０参照）。次に、第１ゲート導体膜５５および第１ソース導体膜６７のベースとなる第１ベース導体膜８８がウエハ構造８０の上に形成される。第１ベース導体膜８８は、層間絶縁膜２７、ゲート電極３０、ソース電極３２、複数のゲート配線３６Ａ、３６Ｂ、ソース配線３７およびアッパー絶縁膜３８に沿って膜状に形成される。第１ベース導体膜８８は、Ｔｉ系金属膜を含む。第１ベース導体膜８８は、スパッタ法および／または蒸着法によって形成されてもよい。
　次に、第２ゲート導体膜５６および第２ソース導体膜６８のベースとなる第２ベース導体膜８９が第１ベース導体膜８８の上に形成される。第２ベース導体膜８９は、第１ベース導体膜８８を挟んで層間絶縁膜２７、ゲート電極３０、ソース電極３２、複数のゲート配線３６Ａ、３６Ｂ、ソース配線３７およびアッパー絶縁膜３８を膜状に被覆する。第２ベース導体膜８９は、Ｃｕ系金属膜を含む。第２ベース導体膜８９は、スパッタ法および／または蒸着法によって形成されてもよい。
　次に、図１１Ｂを参照して、所定パターンを有するレジストマスク９０が第２ベース導体膜８９の上に形成される。レジストマスク９０は、ゲート電極３０を露出させる少なくとも１つ（この形態では１つ）の第１開口９１、および、ソース電極３２を露出させる複数の第２開口９２を含む。第１開口９１は、ゲート電極３０上の領域においてゲートピラー電極５０を形成すべき領域を露出させている。複数の第２開口９２は、ソース電極３２上の領域において複数のソースピラー電極６０を形成すべき領域を露出させている。
　この工程は、第２ベース導体膜８９に対するレジストマスク９０の密着性を低下させる工程を含む。レジストマスク９０の密着性は、レジストマスク９０に対する露光条件や露光後のベーク条件（焼き締め温度や時間等）を調節することによって調整される。これにより、第１開口９１の下端部に第１突出部５３の成長起点が形成され、複数の第２開口９２の下端部に第２突出部６３の成長起点が形成される。
　次に、図１１Ｃを参照して、第２ゲート導体膜５６および第２ソース導体膜６８のベースとなる第３ベース導体膜９５が第２ベース導体膜８９の上に形成される。第３ベース導体膜９５は、この形態では、めっき法（たとえば電解めっき法）によって導電体（この形態ではＣｕ系金属）を第１開口９１および複数の第２開口９２内に堆積させることによって形成される。第３ベース導体膜９５は、第１開口９１および複数の第２開口９２内において第２ベース導体膜８９と一体化する。
　これにより、ゲート電極３０を被覆するゲートピラー電極５０が形成される。また、ソース電極３２を被覆する複数のソースピラー電極６０が形成される。ゲート電極３０の上に堆積されるべき導電体（ゲートピラー電極５０）の体積は第１開口９１の開口面積によって調節され、ソース電極３２の上に堆積されるべき導電体（ソースピラー電極６０）の体積は複数の第２開口９２の総開口面積によって調節される。これにより、ゲート電極３０およびソース電極３２の上に堆積されるべき導電体の体積が削減される。
　この工程は、第１開口９１の下端部における第２ベース導体膜８９およびレジストマスク９０の間にめっき液を進入させる工程を含む。また、この工程は、複数の第２開口９２の下端部における第２ベース導体膜８９およびレジストマスク９０の間にめっき液を進入させる工程を含む。これにより、第１開口９１の下端部において第３ベース導体膜９５の一部（ゲートピラー電極５０）が突起状に成長され、第１突出部５３が形成される。また、複数の第２開口９２の下端部において第３ベース導体膜９５の一部（複数のソースピラー電極６０）が突起状に成長され、第２突出部６３が形成される。
　次に、図１１Ｄを参照して、レジストマスク９０が除去される。これにより、ゲートピラー電極５０および複数のソースピラー電極６０が外部に露出される。
　次に、図１１Ｅを参照して、第２ベース導体膜８９のうちゲートピラー電極５０および複数のソースピラー電極６０から露出した部分が除去される。第２ベース導体膜８９の不要な部分は、エッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。次に、第１ベース導体膜８８のうちゲートピラー電極５０および複数のソースピラー電極６０から露出した部分が除去される。第１ベース導体膜８８の不要な部分は、エッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。
　次に、図１１Ｆを参照して、ゲートピラー電極５０および複数のソースピラー電極６０を被覆するように封止剤９３が第１ウエハ主面８２の上に供給される。封止剤９３は、封止絶縁体７１のベースとなる。封止剤９３は、ゲートピラー電極５０の周囲および複数のソースピラー電極６０の周囲を被覆し、ゲートピラー電極５０の全域および複数のソースピラー電極６０の全域を被覆する。
　封止剤９３は、ゲート電極３０のうちアッパー絶縁膜３８およびゲートピラー電極５０から露出した部分を直接被覆する。封止剤９３は、ソース電極３２のうちアッパー絶縁膜３８および複数のソースピラー電極６０から露出した部分を直接被覆する。封止剤９３は、この形態では、熱硬化性樹脂、複数のフィラーおよび複数の可撓化粒子（可撓化剤）を含み、加熱によって硬化される。これにより、封止絶縁体７１が形成される。封止絶縁体７１は、ゲートピラー電極５０の全域および複数のソースピラー電極６０の全域を被覆する絶縁主面７２を有している。
　次に、図１１Ｇを参照して、封止絶縁体７１が部分的に除去される。封止絶縁体７１は、この形態では、研削法によって絶縁主面７２側から研削される。研削法は、機械研磨法あってもよいし、化学機械研磨法であってもよい。絶縁主面７２は、ゲートピラー電極５０および複数のソースピラー電極６０が露出するまで研削される。この工程は、ゲートピラー電極５０および複数のソースピラー電極６０の研削工程を含む。これにより、ゲートピラー電極５０（ゲート電極面５１）および複数のソースピラー電極６０（ソース電極面６１）との間で１つの研削面を形成する絶縁主面７２が形成される。
　封止絶縁体７１は、前述の図１１Ｆの工程において加熱条件の調整によって半硬化状態（完全に硬化していない状態）に形成されてもよい。この場合、封止絶縁体７１は、図１１Ｇの工程において研削された後、再度加熱され、全硬化状態（完全に硬化した状態）に形成される。この場合、封止絶縁体７１を容易に除去できる。
　次に、図１１Ｈを参照して、ゲートピラー電極５０を被覆するゲート端子膜７４が封止絶縁体７１（絶縁主面７２）の上に形成され、ソースピラー電極６０を被覆するソース端子膜７５が封止絶縁体７１（絶縁主面７２）の上に形成される。ゲート端子膜７４およびソース端子膜７５は、後述されるように、スパッタ法、蒸着法およびめっき法のうちの少なくとも１つの方法によって封止絶縁体７１（絶縁主面７２）の上にＡｇ系金属膜、Ａｌ系金属膜、Ｃｕ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜のうちの少なくとも１つを堆積させることによって形成される。
　次に、図１１Ｉを参照して、ウエハ８１が第２ウエハ主面８３側から部分的に除去され、ウエハ８１が所望の厚さになるまで薄化される。ウエハ８１の薄化工程は、エッチング法や研削法によって実施されてもよい。エッチング法は、ウエットエッチング法であってもよいし、ドライエッチング法であってもよい。研削法は、機械研磨法あってもよいし、化学機械研磨法であってもよい。
　この工程は、ウエハ８１を支持する支持部材として封止絶縁体７１を利用し、ウエハ８１を薄化させる工程を含む。これにより、ウエハ８１を適切にハンドリングできる。また、ウエハ８１の変形（薄化に伴う反り）を封止絶縁体７１によって抑制できるから、ウエハ８１を適切に薄化できる。
　一例として、ウエハ８１の厚さが封止絶縁体７１の厚さ未満である場合、ウエハ８１は更に薄化される。他の例として、ウエハ８１の厚さが封止絶縁体７１の厚さ以上である場合、ウエハ８１は封止絶縁体７１の厚さ未満の厚さになるまで薄化される。これらの場合、第２半導体領域７（半導体基板）の厚さが第１半導体領域６（エピタキシャル層）の厚さ未満になるまでウエハ８１が薄化されることが好ましい。
　むろん、第２半導体領域７（半導体基板）の厚さは、第１半導体領域６（エピタキシャル層）の厚さ以上であってもよい。また、第１半導体領域６が第２ウエハ主面８３から露出するまでウエハ８１が薄化されてもよい。つまり、第２半導体領域７の全部が除去されてもよい。
　次に、図１１Ｊを参照して、第２ウエハ主面８３を被覆するドレイン電極７７が形成される。ドレイン電極７７は、スパッタ法および／または蒸着法によって形成されてもよい。その後、切断予定ライン８７に沿ってウエハ構造８０および封止絶縁体７１が切断される。ウエハ構造８０および封止絶縁体７１は、ダイシングブレード（図示せず）によって切断されてもよい。以上を含む工程を経て、１枚のウエハ構造８０から複数の半導体装置１Ａが製造される。
　以下、図１１Ｈに係るゲート端子膜７４およびソース端子膜７５の製法例が示される。図１２Ａ～図１２Ｃは、ゲート端子膜７４およびソース端子膜７５の第１製法例を示す部分断面図である。第１製法例では、第２形態例に係るゲート端子膜７４およびソース端子膜７５（図８Ｂ参照）が、スパッタ法および／または蒸着法によって形成される例が示される。
　まず、図１２Ａを参照して、スパッタ法および／または蒸着法によって、封止絶縁体７１の絶縁主面７２の全域を被覆するＡｌ系金属膜が形成される。Ａｌ系金属膜は、ゲートピラー電極５０および複数のソースピラー電極６０を一括して被覆している。
　次に、図１２Ｂを参照して、所定パターンを有するレジストマスク９６がＡｌ系金属膜の上に形成される。レジストマスク９６は、Ａｌ系金属膜においてゲート端子膜７４を形成すべき領域およびソース端子膜７５を形成すべき領域を被覆し、それら以外の領域を露出させている。
　次に、図１２Ｃを参照して、Ａｌ系金属膜の不要な部分が、レジストマスク９６を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、ゲート端子膜７４およびソース端子膜７５が、絶縁主面７２の上に形成される。
　Ａｇ系金属膜、Ｃｕ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜は、いずれもスパッタ法および／または蒸着法によって形成され得る。したがって、第１～第７形態例に係るゲート端子膜７４およびソース端子膜７５（図８Ａ～図８Ｇ）は、図１２Ａ～図１２Ｃの工程を利用して形成され得る。すなわち、第１～第７形態例に係るソース端子膜７５（図８Ａ～図８Ｇ）は、Ａｌ系金属膜、Ａｇ系金属膜、Ｃｕ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜のうちの任意の金属膜をスパッタ法および／または蒸着法によって被覆対象物の上に堆積させることによって形成される。
　図１３Ａ～図１３Ｃは、ゲート端子膜７４およびソース端子膜７５の第２製法例を示す部分断面図である。第２製法例では、第２形態例に係るゲート端子膜７４およびソース端子膜７５（図８Ｂ参照）が、リフトオフ法を利用したスパッタ法および／または蒸着法によって形成される例が示される。
　まず、図１３Ａを参照して、所定パターンを有するレジストマスク９７が絶縁主面７２の上に形成される。レジストマスク９７は、絶縁主面７２においてゲート端子膜７４を形成すべき領域およびソース端子膜７５を形成すべき領域を露出させ、それら以外の領域を被覆している。
　次に、図１３Ｂを参照して、スパッタ法および／または蒸着法によって、絶縁主面７２およびレジストマスク９７を被覆するＡｌ系金属膜が形成される。Ａｌ系金属膜は、ゲートピラー電極５０および複数のソースピラー電極６０を一括して被覆している。
　次に、図１３Ｃを参照して、レジストマスク９７が除去される。この工程では、Ａｌ系金属膜のうちレジストマスク９７を被覆する部分も同時に除去される。これにより、ゲート端子膜７４およびソース端子膜７５が、絶縁主面７２の上に形成される。
　Ａｇ系金属膜、Ｃｕ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜は、いずれもスパッタ法および／または蒸着法によって形成され得る。したがって、第１～第７形態例に係るゲート端子膜７４およびソース端子膜７５（図８Ａ～図８Ｇ）は、図１３Ａ～図１３Ｃの工程を利用して形成され得る。すなわち、第１～第７形態例に係るゲート端子膜７４およびソース端子膜７５（図８Ａ～図８Ｇ）は、Ａｌ系金属膜、Ａｇ系金属膜、Ｃｕ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜のうちの任意の金属膜をスパッタ法および／または蒸着法によって被覆対象物の上に堆積させることによって形成される。
　図１４Ａ～図１４Ｂは、ゲート端子膜７４およびソース端子膜７５の第３製法例を示す部分断面図である。第３製法例では、第４形態例に係るゲート端子膜７４およびソース端子膜７５（図８Ｄ参照）が形成される例が示される。まず、図１４Ａを参照して、Ａｌ系金属膜が、図１２Ａ～図１２Ｃの工程、または、図１３Ａ～図１３Ｃの工程を経て形成される。
　次に、図１４Ｂを参照して、めっき法によって、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜がＡｌ系金属膜の上にこの順に積層される。この工程では、積層対象物の性質に応じて電解めっき法または無電解めっき法が選択される。Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜は、この形態では、いずれも無電解めっき法によって形成される。これにより、ゲート端子膜７４およびソース端子膜７５が、絶縁主面７２の上に形成される。
　図１４Ａの工程（スパッタ法および／または蒸着法）で形成される金属膜は、Ａｌ系金属膜、Ａｇ系金属膜、Ｃｕ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜のうちの少なくとも１つを含む単層構造または積層構造を有していてもよい。また、図１４Ｂの工程（めっき法）で形成される金属膜は、Ａｌ系金属膜、Ａｇ系金属膜、Ｃｕ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜のうちの少なくとも１つを含む単層構造または積層構造を有していてもよい。
　以上、半導体装置１Ａの製造方法は、ウエハ構造８０の用意工程、ソースピラー電極６０の形成工程、封止絶縁体７１の形成工程およびソース端子膜７５の形成工程を含む。ウエハ構造８０の用意工程では、第１ウエハ主面８２（主面）を有するウエハ８１、および、第１ウエハ主面８２の上に配置されたソース電極３２（主面電極）を含むウエハ構造８０が用意される。
　ソースピラー電極６０の形成工程では、複数のソースピラー電極６０がソース電極３２の上に間隔を空けて形成される。封止絶縁体７１の形成工程では、複数のソースピラー電極６０の一部を露出させるようにソース電極３２の上において複数のソースピラー電極６０の間の領域を被覆する封止絶縁体７１が形成される。ソース端子膜７５の形成工程では、封止絶縁体７１の上において複数のソースピラー電極６０を被覆するソース端子膜７５が形成される。
　この製造方法によれば、複数のソースピラー電極６０によって、ソース電極３２およびソース端子膜７５の間に介在される電極の体積を削減できる。すなわち、ソース電極３２の上にソース端子膜７５と同等の平面積を有するピラー電極を配置せずに済む。これにより、ソース電極３２およびソース端子膜７５の間に介在される電極に起因する応力を低減できる。よって、前記応力に起因する形状不良や電気的特性の変動を抑制できる。
　また、この製造方法によれば、封止絶縁体７１によって外力や湿気から封止対象物を保護できる。つまり、外力に起因するダメージや湿気に起因する劣化から封止対象物を保護できる。これにより、形状不良や電気的特性の変動を抑制できる。よって、信頼性を向上できる半導体装置１Ａを製造できる。
　半導体装置１Ａの製造方法は、封止絶縁体７１の形成工程後、ウエハ８１を薄化する工程をさらに含むことが好ましい。ウエハ８１の薄化工程は、複数のソースピラー電極６０の厚さ未満になるまでウエハ８１を薄化する工程を含むことが好ましい。
　ウエハ構造８０の用意工程は、基板およびエピタキシャル層を含む積層構造を有するウエハ８１を含むウエハ構造８０を用意する工程を含むことが好ましい。この場合、ウエハ８１の薄化工程は、エピタキシャル層の厚さ未満になるまで基板を薄化する工程を含むことが好ましい。ウエハ構造８０の用意工程は、ワイドバンドギャップ半導体の単結晶を含むウエハ８１を含むウエハ構造８０を用意する工程を含むことが好ましい。
　ソースピラー電極６０の形成工程は、断面視において複数のソースピラー電極６０を縦長柱状に形成する工程を含むことが好ましい。ソースピラー電極６０の形成工程は、ソース電極３２よりも厚い複数のソースピラー電極６０を形成する工程を含むことが好ましい。
　ソース端子膜７５の形成工程は、複数のソースピラー電極６０よりも薄いソース端子膜７５を形成する工程を含むことが好ましい。ソース端子膜７５の形成工程は、複数のソースピラー電極６０の厚さの１／４以下の厚さを有するソース端子膜７５を形成する工程を含むことが好ましい。封止絶縁体７１の形成工程は、ソース電極３２よりも厚い封止絶縁体７１を形成する工程を含むことが好ましい。
　ソースピラー電極６０の形成工程は、ソース電極３２を被覆する第２ベース導体膜８９を形成する工程、第２ベース導体膜８９のうちソース電極３２を被覆する部分を露出させる複数の第２開口９２を有するレジストマスク９０を第２ベース導体膜８９の上に形成する工程、第２ベース導体膜８９のうち複数の第２開口９２から露出した部分の上に第３ベース導体膜９５（導電体）を堆積させる工程を含むことが好ましい。
　半導体装置１Ａの製造方法は、第３ベース導体膜９５の堆積工程の後、レジストマスク９０を除去する工程をさらに含むことが好ましい。この場合、封止絶縁体７１の形成工程は、レジストマスク９０の除去工程後に実施されることが好ましい。
　封止絶縁体７１の形成工程は、複数のソースピラー電極６０の全域を被覆する封止絶縁体７１を形成する工程、および、複数のソースピラー電極６０が露出するまで封止絶縁体７１を部分的に除去する工程を含むことが好ましい。この場合、封止絶縁体７１の除去工程は、研削法によって封止絶縁体７１を部分的に除去する工程を含んでいてもよい。
　半導体装置１Ａの製造方法は、デバイス領域８６およびデバイス領域８６を区画する切断予定ライン８７が設定された第１ウエハ主面８２を有するウエハ８１、および、デバイス領域８６において第１ウエハ主面８２の上に配置されたソース電極３２を含むウエハ構造８０を用意する工程を含むことが好ましい。この場合、半導体装置１Ａの製造方法は、封止絶縁体７１の形成工程後、切断予定ライン８７に沿ってウエハ８１および封止絶縁体７１を切断する工程を含むことが好ましい。
　ソースピラー電極６０の形成工程は、デバイス領域８６の平面積に対して３０％以下の占有率となる総平面積を有する複数のソースピラー電極６０を形成する工程を含むことが好ましい。ソース端子膜７５の形成工程は、デバイス領域８６の平面積に対して５０％以上の占有率となる総平面積を有するソース端子膜７５を形成する工程を含むことが好ましい。
　半導体装置１Ａの製造方法は、ソースピラー電極６０の形成工程前にソース電極３２を部分的に被覆するアッパー絶縁膜３８を形成する工程を含むことが好ましい。この場合、ソースピラー電極６０の形成工程は、アッパー絶縁膜３８から間隔を空けてソース電極３２の上に複数のソースピラー電極６０を形成する工程を含むことが好ましい。封止絶縁体７１の形成工程は、アッパー絶縁膜３８を挟んでソース電極３２を被覆する部分を有する封止絶縁体７１を形成する工程を含むことが好ましい。
　アッパー絶縁膜３８の形成工程は、無機絶縁膜４２および有機絶縁膜４３のいずれか一方または双方を含むアッパー絶縁膜３８を形成する工程を含むことが好ましい。封止絶縁体７１の形成工程は、熱硬化性樹脂および複数のフィラーを含む封止絶縁体７１を形成する工程を含むことが好ましい。
　図１５は、第２実施形態に係る半導体装置１Ｂを示す平面図である。図１５を参照して、半導体装置１Ｂは、半導体装置１Ａを変形させた形態を有している。半導体装置１Ｂは、具体的には、複数のソース端子膜７５を含む。複数のソース端子膜７５は、対応する少なくとも１つ（この形態では複数）のソースピラー電極６０をそれぞれ被覆するように絶縁主面７２の上に間隔を空けて配置されている。
　複数のソース端子膜７５は、対応するソースピラー電極６０にそれぞれ電気的に接続されている。複数のソース端子膜７５は、この形態では、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されている。複数のソース端子膜７５の配置および平面形状は任意である。たとえば、複数のソース端子膜７５は、互いに異なる平面積を有していてもよい。また、複数のソース端子膜７５は、互いに異なる平面形状を有していてもよい。
　第１主面３が１ｍｍ角以上の平面積を有している場合、各ソース端子膜７５の平面積は０．８ｍｍ角以上であることが好ましい。この場合、各ソース端子膜７５の平面積は、１ｍｍ角以上であることが特に好ましい。各ソース端子膜７５は、１ｍｍ×１．４ｍｍ以上の平面積を有する多角形状に形成されていてもよい。各ソース端子膜７５は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。むろん、各ソース端子膜７５は、平面視において四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。
　以上、半導体装置１Ｂによっても半導体装置１Ａに係る効果と同様の効果が奏される。半導体装置１Ｂは、半導体装置１Ａの製造方法においてソース端子膜７５のレイアウトを変更することによって製造される。したがって、半導体装置１Ｂの製造方法によっても半導体装置１Ａの製造方法に係る効果と同様の効果が奏される。
　図１６は、第３実施形態に係る半導体装置１Ｃを示す平面図である。図１６を参照して、半導体装置１Ｃは、半導体装置１Ａを変形させた形態を有している。半導体装置１Ｃは、具体的には、ソース電極３２の本体電極部３３に加えて、複数の引き出し電極部３４Ａ、３４Ｂのうちの少なくとも一方または双方（この形態では双方）の上に配置されたソースピラー電極６０を含む。引き出し電極部３４Ａ、３４Ｂの上に配置されるソースピラー電極６０の個数は任意であり、１つまたは複数のソースピラー電極６０が引き出し電極部３４Ａ、３４Ｂの上にそれぞれ配置されていてもよい。
　前述のソース端子膜７５は、この形態では、少なくとも１つ（この形態では複数）の引き出し端子部１００を有している。複数の引き出し端子部１００は、具体的には、平面視において第２方向Ｙにゲート端子膜７４に対向するように複数の引き出し電極部３４Ａ、３４Ｂに重なる領域までそれぞれ引き出されている。つまり、複数の引き出し端子部１００は、平面視において第２方向Ｙの両サイドからゲートピラー電極５０を挟み込んでいる。複数の引き出し端子部１００は、少なくとも１つ（この形態では１つ）のソースピラー電極６０をそれぞれ被覆している。
　以上、半導体装置１Ｃによっても半導体装置１Ａに係る効果と同様の効果が奏される。また、半導体装置１Ｃは、半導体装置１Ａの製造方法と同様の製造方法を経て製造される。したがって、半導体装置１Ｃの製造方法によっても半導体装置１Ａの製造方法に係る効果と同様の効果が奏される。この形態では、引き出し端子部１００が半導体装置１Ａに適用された例が示された。むろん、引き出し端子部１００は、第２実施形態に適用されてもよい。
　図１７は、第４実施形態に係る半導体装置１Ｄを示す平面図である。図１８は、図１６に示す半導体装置１Ｄの電気的構成を示す回路図である。図１７および図１８を参照して、半導体装置１Ｄは、半導体装置１Ａを変形させた形態を有している。半導体装置１Ｄは、具体的には、ソース電極３２の本体電極部３３に加えて、複数の引き出し電極部３４Ａ、３４Ｂのうちの少なくとも一方または双方（この形態では双方）の上に配置された複数のソースピラー電極６０を含む。引き出し電極部３４Ａ、３４Ｂの上に配置されるソースピラー電極６０の個数は任意であり、１つまたは複数のソースピラー電極６０が引き出し電極部３４Ａ、３４Ｂの上にそれぞれ配置されていてもよい。
　半導体装置１Ｄは、この形態では、ソース電極３２の上に間隔を空けて配置された複数のソース端子膜７５を含む。半導体装置１Ｄは、具体的には、平面視においてソース電極３２の本体電極部３３に重なる位置に配置された少なくとも１つ（この形態では１つ）のソース端子膜７５、および、ソース電極３２の引き出し電極部３４Ａ、３４Ｂに重なる位置に配置された少なくとも１つ（この形態では複数）のソース端子膜７５を含む。
　本体電極部３３側のソース端子膜７５は、この形態では、ドレインソース電流ＩＤＳを導通させるメイン端子膜１０２として形成されている。メイン端子膜１０２は、複数のソースピラー電極６０に電気的に接続されるように複数のソースピラー電極６０を被覆している。
　複数の引き出し電極部３４Ａ、３４Ｂ側の複数のソース端子膜７５は、この形態では、ドレインソース電流ＩＤＳを監視するモニタ電流ＩＭを導通させるセンス端子膜１０３として形成されている。各センス端子膜１０３は、平面視においてメイン端子膜１０２の面積未満の面積を有している。各センス端子膜１０３は、少なくとも１つ（この形態では１つ）のソースピラー電極６０を被覆している。
　一方のセンス端子膜１０３は、第１引き出し電極部３４Ａの上に配置され、平面視において第２方向Ｙにゲートピラー電極５０に対向している。他方のセンス端子膜１０３は、第２引き出し電極部３４Ｂの上に配置され、平面視において第２方向Ｙにゲートピラー電極５０に対向している。これにより、複数のセンス端子膜１０３は、平面視において第２方向Ｙの両サイドからゲートピラー電極５０を挟み込んでいる。
　図１８を参照して、半導体装置１Ｄでは、ゲート端子膜７４にゲート駆動回路１０６が電気的に接続され、メイン端子膜１０２に少なくとも１つの第１抵抗Ｒ１が電気的に接続され、複数のセンス端子膜１０３に少なくとも１つの第２抵抗Ｒ２が接続される。第１抵抗Ｒ１は、半導体装置１Ｄで生成されたドレインソース電流ＩＤＳを導通させるように構成される。第２抵抗Ｒ２は、ドレインソース電流ＩＤＳ未満の値を有するモニタ電流ＩＭを導通させるように構成される。
　第１抵抗Ｒ１は、第１抵抗値を有する抵抗器または導電接合部材であってもよい。第２抵抗Ｒ２は、第１抵抗値よりも大きい第２抵抗値を有する抵抗器または導電接合部材であってもよい。導電接合部材は、導体板または導線（たとえばボンディングワイヤ）であってもよい。つまり、第１抵抗値を有する少なくとも１つの第１ボンディングワイヤがメイン端子膜１０２に接続されてもよい。
　また、第１抵抗値を超える第２抵抗値を有する少なくとも１つの第２ボンディングワイヤが少なくとも１つのセンス端子膜１０３に接続されてもよい。第２ボンディングワイヤは、第１ボンディングワイヤのライン太さ未満のライン太さを有していてもよい。この場合、センス端子膜１０３に対する第２ボンディングワイヤの接合面積は、メイン端子膜１０２に対する第１ボンディングワイヤの接合面積未満であってもよい。
　以上、半導体装置１Ｄによっても半導体装置１Ａに係る効果と同様の効果が奏される。半導体装置１Ｄは、半導体装置１Ａの製造方法においてソース端子膜７５のレイアウトを変更することによって製造される。したがって、半導体装置１Ｄの製造方法によっても半導体装置１Ａの製造方法に係る効果と同様の効果が奏される。
　この形態では、センス端子膜１０３が引き出し電極部３４Ａ、３４Ｂの上に配置された例が示されたが、センス端子膜１０３の配置箇所は任意である。したがって、センス端子膜１０３は、本体電極部３３の上に配置されてもよい。この形態では、センス端子膜１０３が半導体装置１Ａに適用された例が示された。むろん、センス端子膜１０３は、第２～第３実施形態に適用されてもよい。
　図１９は、第５実施形態に係る半導体装置１Ｅを示す平面図である。図２０は、図１９に示すXX-XX線に沿う断面図である。図１９および図２０を参照して、半導体装置１Ｅは、半導体装置１Ａを変形させた形態を有している。半導体装置１Ｅは、具体的には、ソース電極３２に形成された間隙部１０７を含む。
　間隙部１０７は、ソース電極３２の本体電極部３３に形成されている。間隙部１０７は、断面視においてソース電極３２を貫通し、層間絶縁膜２７の一部を露出させている。間隙部１０７は、この形態では、ソース電極３２の壁部のうちゲート電極３０に第１方向Ｘに対向する部分からソース電極３２の内方部に向けて帯状に延びている。
　間隙部１０７は、この形態では、第１方向Ｘに延びる帯状に形成されている。間隙部１０７は、この形態では、平面視においてソース電極３２の中央部を第１方向Ｘに横切っている。間隙部１０７は、平面視においてソース電極３２の第４側面５Ｄ側の壁部から内方（ゲート電極３０側）に間隔を空けた位置に端部を有している。むろん、間隙部１０７は、ソース電極３２を第２方向Ｙに分断していてもよい。
　半導体装置１Ｅは、ゲート電極３０から間隙部１０７内に引き出されたゲート中間配線１０９を含む。ゲート中間配線１０９は、ゲート電極３０（複数のゲート配線３６Ａ、３６Ｂ）と同様、第１ゲート導体膜５５および第２ゲート導体膜５６を含む積層構造を有している。ゲート中間配線１０９は、平面視においてソース電極３２から間隔を空けて形成され、間隙部１０７に沿って帯状に延びている。
　ゲート中間配線１０９は、活性面８（第１主面３）の内方部において層間絶縁膜２７を貫通して複数のゲート構造１５に電気的に接続されている。ゲート中間配線１０９は、複数のゲート構造１５に直接接続されていてもよいし、導体膜を介して複数のゲート構造１５に電気的に接続されていてもよい。
　前述のアッパー絶縁膜３８は、この形態では、間隙部１０７を被覆する間隙被覆部１１０を含む。間隙被覆部１１０は、間隙部１０７内においてゲート中間配線１０９の全域を被覆している。間隙被覆部１１０は、ソース電極３２の周縁部を被覆するように間隙部１０７内からソース電極３２の上に引き出されていてもよい。
　複数のソースピラー電極６０は、この形態では、平面視において間隙被覆部１１０から間隔を空けてソース電極３２の上にそれぞれ配置されている。封止絶縁体７１は、この形態では、複数のソースピラー電極６０の間の領域において間隙部１０７を被覆している。封止絶縁体７１は、具体的には、複数のソースピラー電極６０の間の領域においてアッパー絶縁膜３８の間隙被覆部１１０を被覆している。つまり、封止絶縁体７１は、アッパー絶縁膜３８を挟んでゲート中間配線１０９を被覆している。
　ソース端子膜７５は、第１実施形態の場合と同様の形態を有している。ソース端子膜７５は、この形態では、平面視においてソース電極３２、間隙部１０７、ゲート中間配線１０９および間隙被覆部１１０に重なるように絶縁主面７２の上に配置されている。ソース端子膜７５の平面形状は、任意であり、特定の形態に制限されない。
　この形態では、アッパー絶縁膜３８が間隙被覆部１１０を有している例が示された。しかし、間隙被覆部１１０の有無は任意であり、間隙被覆部１１０を有さないアッパー絶縁膜３８が形成されてもよい。この場合、複数のソースピラー電極６０は、ゲート中間配線１０９を露出させるようにソース電極３２の上に配置される。封止絶縁体７１は、ゲート中間配線１０９を直接被覆し、ソース電極３２からゲート中間配線１０９を電気的に絶縁させる。封止絶縁体７１は、間隙部１０７内においてソース電極３２およびゲート中間配線１０９の間の領域から露出した層間絶縁膜２７の一部を直接被覆する。
　以上、半導体装置１Ｅによっても半導体装置１Ａに係る効果と同様の効果が奏される。半導体装置１Ｅの製造方法では、半導体装置１Ｅに対応した構造がデバイス領域８６にそれぞれ作り込まれたウエハ構造８０が用意され、半導体装置１Ａの製造方法と同様の工程が実施される。したがって、半導体装置１Ｅの製造方法によっても半導体装置１Ａの製造方法に係る効果と同様の効果が奏される。
　この形態では、間隙部１０７、ゲート中間配線１０９、間隙被覆部１１０等が半導体装置１Ａに適用された例が示された。むろん、間隙部１０７、ゲート中間配線１０９、間隙被覆部１１０等は、第２～第４実施形態に適用されてもよい。
　図２１は、第６実施形態に係る半導体装置１Ｆを示す平面図である。図２１を参照して、半導体装置１Ｆは、第５実施形態に係る半導体装置１Ｅの特徴（ゲート中間配線１０９を有する構造）を、第４実施形態に係る半導体装置１Ｄの特徴（センス端子膜１０３を有する構造）に組み合わせた形態を有している。このような形態を有する半導体装置１Ｆによっても半導体装置１Ａに係る効果と同様の効果が奏される。
　図２２は、第７実施形態に係る半導体装置１Ｇを示す平面図である。図２２を参照して、半導体装置１Ｇは、半導体装置１Ａを変形させた形態を有している。半導体装置１Ｇは、具体的には、チップ２の任意の角部に沿う領域に配置されたゲート電極３０を有している。
　つまり、ゲート電極３０は、第１主面３の中央部を第１方向Ｘに横切る第１直線Ｌ１（二点鎖線部参照）、および、第１主面３の中央部を第２方向Ｙに横切る第２直線Ｌ２（二点鎖線部参照）を設定したとき、第１直線Ｌ１および第２直線Ｌ２の双方からずれた位置に配置されている。ゲート電極３０は、この形態では、平面視において第２側面５Ｂおよび第３側面５Ｃを接続する角部に沿う領域に配置されている。
　前述のソース電極３２に係る複数の引き出し電極部３４Ａ、３４Ｂは、第１実施形態の場合と同様、平面視において第２方向Ｙの両サイドからゲート電極３０を挟み込んでいる。第１引き出し電極部３４Ａは、第１平面積で本体電極部３３から引き出されている。第２引き出し電極部３４Ｂは、第１平面積未満の第２平面積で本体電極部３３から引き出されている。むろん、ソース電極３２は、第２引き出し電極部３４Ｂを有さず、本体電極部３３および第１引き出し電極部３４Ａのみを含んでいてもよい。
　前述のゲートピラー電極５０は、第１実施形態の場合と同様、ゲート電極３０の上に配置されている。ゲートピラー電極５０は、この形態では、チップ２の任意の角部に沿う領域に配置されている。つまり、ゲートピラー電極５０は、平面視において第１直線Ｌ１および第２直線Ｌ２の双方からずれた位置に配置されている。ゲートピラー電極５０は、この形態では、平面視において第２側面５Ｂおよび第３側面５Ｃを接続する角部に沿う領域に配置されている。
　前述の複数のソースピラー電極６０は、この形態では、ソース電極３２の本体電極部３３および第１引き出し電極部３４Ａの上に配置され、ソース電極３２の第２引き出し電極部３４Ｂの上には配置されていない。
　前述のゲート端子膜７４は、第１実施形態の場合と同様、ゲートピラー電極５０を被覆している。ゲート端子膜７４は、この形態では、チップ２の任意の角部に沿う領域に配置されている。つまり、ゲート端子膜７４は、平面視において第１直線Ｌ１および第２直線Ｌ２の双方からずれた位置に配置されている。ゲート端子膜７４は、この形態では、平面視において第２側面５Ｂおよび第３側面５Ｃを接続する角部に沿う領域に配置されている。
　前述のソース端子膜７５は、第１実施形態の場合と同様、複数のソースピラー電極６０を被覆している。ソース端子膜７５は、この形態では、平面視において第２方向Ｙにゲート端子膜７４に対向するように第１引き出し電極部３４Ａに重なる領域まで引き出された引き出し端子部１００を有している。ソース端子膜７５は、この形態では、第２引き出し電極部３４Ｂの上には引き出されていない。
　したがって、引き出し端子部１００は、第２方向Ｙの一方側からゲート端子膜７４に対向している。引き出し端子部１００は、少なくとも１つ（この形態では複数）のソースピラー電極６０を被覆している。複数のソースピラー電極６０は、引き出し端子部１００を有することにより、第１方向Ｘおよび第２方向Ｙの２方向からゲート端子膜７４に対向する部分を有している。
　以上、半導体装置１Ｇによっても半導体装置１Ａに係る効果と同様の効果が奏される。半導体装置１Ｇの製造方法では、半導体装置１Ｇに対応した構造がデバイス領域８６にそれぞれ作り込まれたウエハ構造８０が用意され、半導体装置１Ａの製造方法と同様の工程が実施される。したがって、半導体装置１Ｇの製造方法によっても半導体装置１Ａの製造方法に係る効果と同様の効果が奏される。ゲート電極３０およびゲートピラー電極５０がチップ２の角部に沿う領域に配置された構造は、第２～第６実施形態に適用されてもよい。
　図２３は、第８実施形態に係る半導体装置１Ｈを示す平面図である。図２３を参照して、半導体装置１Ｈは、半導体装置１Ａを変形させた形態を有している。半導体装置１Ｈは、具体的には、平面視において第１主面３（活性面８）の中央部に配置されたゲート電極３０を有している。
　つまり、ゲート電極３０は、第１主面３の中央部を第１方向Ｘに横切る第１直線Ｌ１（二点鎖線部参照）、および、第１主面３の中央部を第２方向Ｙに横切る第２直線Ｌ２（二点鎖線部参照）を設定したとき、第１直線Ｌ１および第２直線Ｌ２の交差部Ｃｒを被覆するように配置されている。前述のソース電極３２は、この形態では、平面視においてゲート電極３０を取り囲む環状（具体的には四角環状）に形成されている。
　半導体装置１Ｈは、ソース電極３２に形成された複数の間隙部１０７Ａ、１０７Ｂを含む。複数の間隙部１０７Ａ、１０７Ｂは、第１間隙部１０７Ａおよび第２間隙部１０７Ｂを含む。第１間隙部１０７Ａは、ソース電極３２の一方側（第１側面５Ａ側）の領域において第１方向Ｘに延びる部分を第２方向Ｙに横切っている。第１間隙部１０７Ａは、平面視においてゲート電極３０に第２方向Ｙに対向している。
　第２間隙部１０７Ｂは、ソース電極３２の他方側（第２側面５Ｂ側）の領域において第１方向Ｘに延びる部分を第２方向Ｙに横切っている。第２間隙部１０７Ｂは、平面視においてゲート電極３０に第２方向Ｙに対向している。第２間隙部１０７Ｂは、この形態では、平面視においてゲート電極３０を挟んで第１間隙部１０７Ａに対向している。
　前述の第１ゲート配線３６Ａは、ゲート電極３０から第１間隙部１０７Ａ内に引き出されている。第１ゲート配線３６Ａは、具体的には、第１間隙部１０７Ａ内を第２方向Ｙに帯状に延びる部分、および、第１側面５Ａ（第１接続面１０Ａ）に沿って第１方向Ｘに帯状に延びる部分を有している。前述の第２ゲート配線３６Ｂは、ゲート電極３０から第２間隙部１０７Ｂ内に引き出されている。第２ゲート配線３６Ｂは、具体的には、第２間隙部１０７Ｂ内を第２方向Ｙに帯状に延びる部分、および、第２側面５Ｂ（第２接続面１０Ｂ）に沿って第１方向Ｘに帯状に延びる部分を有している。
　複数のゲート配線３６Ａ、３６Ｂは、第１実施形態の場合と同様、複数のゲート構造１５の両端部に交差（具体的には直交）している。複数のゲート配線３６Ａ、３６Ｂは、層間絶縁膜２７を貫通して複数のゲート構造１５に電気的に接続されている。複数のゲート配線３６Ａ、３６Ｂは、複数のゲート構造１５に直接接続されていてもよいし、導体膜を介して複数のゲート構造１５に電気的に接続されていてもよい。
　前述のソース配線３７は、この形態では、ソース電極３２の複数個所から引き出され、ゲート電極３０、ソース電極３２およびゲート配線３６Ａ、３６Ｂを取り囲んでいる。むろん、ソース配線３７は、第１実施形態のようにソース電極３２の単一箇所から引き出されていてもよい。
　前述のアッパー絶縁膜３８は、この形態では、複数の間隙部１０７Ａ、１０７Ｂをそれぞれ被覆する複数の間隙被覆部１１０Ａ、１１０Ｂを含む。複数の間隙被覆部１１０Ａ、１１０Ｂは、第１間隙被覆部１１０Ａおよび第２間隙被覆部１１０Ｂを含む。第１間隙被覆部１１０Ａは、第１間隙部１０７Ａ内において第１ゲート配線３６Ａの全域を被覆している。第２間隙被覆部１１０Ｂは、第２間隙部１０７Ｂ内において第２ゲート配線３６Ｂの全域を被覆している。複数の間隙被覆部１１０Ａ、１１０Ｂは、ソース電極３２の周縁部を被覆するように複数の間隙部１０７Ａ、１０７Ｂ内からソース電極３２の上にそれぞれ引き出されている。
　前述のゲートピラー電極５０は、第１実施形態の場合と同様、ゲート電極３０の上に配置されている。ゲートピラー電極５０は、この形態では、第１主面３（活性面８）の中央部に配置されている。つまり、ゲートピラー電極５０は、第１主面３の中央部を第１方向Ｘに横切る第１直線Ｌ１（二点鎖線部参照）、および、第１主面３の中央部を第２方向Ｙに横切る第２直線Ｌ２（二点鎖線部参照）を設定したとき、第１直線Ｌ１および第２直線Ｌ２の交差部Ｃｒを被覆するように配置されている。
　前述の複数のソースピラー電極６０は、この形態では、平面視において複数の間隙被覆部１１０Ａ、１１０Ｂから間隔を空けてソース電極３２の上にそれぞれ配置されている。前述の封止絶縁体７１は、この形態では、複数のソースピラー電極６０の間の領域において複数の間隙部１０７Ａ、１０７Ｂを被覆している。封止絶縁体７１は、この形態では、複数の間隙被覆部１１０Ａ、１１０Ｂを被覆している。つまり、封止絶縁体７１は、複数の間隙被覆部１１０Ａ、１１０Ｂを挟んで複数のゲート配線３６Ａ、３６Ｂを被覆している。
　前述のゲート端子膜７４は、第１実施形態の場合と同様、ゲートピラー電極５０を被覆している。ゲート端子膜７４は、この形態では、第１主面３（活性面８）の中央部に配置されている。つまり、ゲート端子膜７４は、第１主面３の中央部を第１方向Ｘに横切る第１直線Ｌ１（二点鎖線部参照）、および、第１主面３の中央部を第２方向Ｙに横切る第２直線Ｌ２（二点鎖線部参照）を設定したとき、第１直線Ｌ１および第２直線Ｌ２の交差部Ｃｒを被覆するように配置されている。
　前述のソース端子膜７５は、この形態では、平面視においてゲート端子膜７４に沿って延びる帯状に形成されている。ソース端子膜７５は、この形態では、平面視においてゲート端子膜７４を取り囲む環状に形成されている。ソース端子膜７５は、この形態では、平面視においてソース電極３２、複数のゲート配線３６Ａ、３６Ｂ、複数の間隙部１０７Ａ、１０７Ｂおよび複数の間隙被覆部１１０Ａ、１１０Ｂに重なっている。ソース端子膜７５のレイアウト（個数や平面形状）は任意であり、ソース端子膜７５は必ずしも平面視において環状に形成されている必要はない。たとえば、ゲート端子膜７４に沿って帯状に延びる複数のソース端子膜７５が配置されていてもよい。
　この形態では、アッパー絶縁膜３８が間隙被覆部１１０Ａ、１１０Ｂを有している例が示された。しかし、複数の間隙被覆部１１０Ａ、１１０Ｂの有無は任意であり、複数の間隙被覆部１１０Ａ、１１０Ｂを有さないアッパー絶縁膜３８が形成されてもよい。この場合、複数のソースピラー電極６０は、ゲート配線３６Ａ、３６Ｂを露出させるようにソース電極３２の上に配置される。
　封止絶縁体７１は、ゲート配線３６Ａ、３６Ｂを直接被覆し、ソース電極３２からゲート配線３６Ａ、３６Ｂを電気的に絶縁させる。封止絶縁体７１は、複数の間隙部１０７Ａ、１０７Ｂ内においてソース電極３２およびゲート配線３６Ａ、３６Ｂの間の領域から露出した層間絶縁膜２７の一部を直接被覆する。
　以上、半導体装置１Ｈによっても半導体装置１Ａに係る効果と同様の効果が奏される。半導体装置１Ｈの製造方法では、半導体装置１Ｈに対応した構造がデバイス領域８６にそれぞれ作り込まれたウエハ構造８０が用意され、半導体装置１Ａの製造方法と同様の工程が実施される。したがって、半導体装置１Ｈの製造方法によっても半導体装置１Ａの製造方法に係る効果と同様の効果が奏される。ゲート電極３０およびゲートピラー電極５０がチップ２の中央部に配置された構造は、第２～第７実施形態に適用されてもよい。
　図２４は、第９実施形態に係る半導体装置１Ｉを示す平面図である。半導体装置１Ｉは、半導体装置１Ａを変形させた形態を有している。半導体装置１Ｉは、具体的には、平面視においてゲート電極３０およびソース電極３２に重なる位置に配置されたゲート端子膜７４を含む。
　ゲート端子膜７４は、この形態では、平面視においてゲート電極３０に重なる位置からソース電極３２の複数の引き出し電極部３４Ａ、３４Ｂに重なる位置まで引き出されている。ゲート端子膜７４は、必ずしも平面視において複数の引き出し電極部３４Ａ、３４Ｂの双方に重なっている必要はない。ゲート端子膜７４は、平面視において複数の引き出し電極部３４Ａ、３４Ｂのいずれか一方のみに重なるように配置されていてもよい。むろん、ゲート端子膜７４は、平面視においてソース電極３２の本体電極部３３に重なるように配置されていてもよい。
　以上、半導体装置１Ｉによっても半導体装置１Ａに係る効果と同様の効果が奏される。半導体装置１Ｉは、半導体装置１Ａの製造方法においてゲート端子膜７４のレイアウトを変更することによって製造される。したがって、半導体装置１Ｉの製造方法によっても半導体装置１Ａの製造方法に係る効果と同様の効果が奏される。平面視においてソース電極３２の一部に重なるようにゲート端子膜７４が配置された構造は、第２～第８実施形態に適用されてもよい。
　図２５は、第１０実施形態に係る半導体装置１Ｊを示す平面図である。図２６は、図２５に示すXXVI-XXVI線に沿う断面図である。半導体装置１Ｊは、前述のチップ２を含む。チップ２は、この形態では、メサ部１１を有さず、平坦な第１主面３を含む。半導体装置１Ｊは、チップ２に形成されたダイオードの一例としてのＳＢＤ（Schottky Barrier Diode）構造１２０を含む。
　半導体装置１Ｊは、第１主面３の内方部に形成されたｎ型のダイオード領域１２１を含む。ダイオード領域１２１は、この形態では、第１半導体領域６の一部を利用して形成されている。
　半導体装置１Ｊは、第１主面３においてダイオード領域１２１を他の領域から区画するｐ型のガード領域１２２を含む。ガード領域１２２は、第１主面３の周縁から内方に間隔を空けて第１半導体領域６の表層部に形成されている。ガード領域１２２は、この形態では、平面視においてダイオード領域１２１を取り囲む環状（この形態では四角環状）に形成されている。ガード領域１２２は、ダイオード領域１２１側の内縁部、および、第１主面３の周縁側の外縁部を有している。
　半導体装置１Ｊは、第１主面３を選択的に被覆する前述の主面絶縁膜２５を含む。主面絶縁膜２５は、ダイオード領域１２１およびガード領域１２２の内縁部を露出させるダイオード開口１２３を有している。主面絶縁膜２５は、第１主面３の周縁から内方に間隔を空けて形成され、第１主面３の周縁部から第１主面３（第１半導体領域６）を露出させている。むろん、主面絶縁膜２５は、第１主面３の周縁部を被覆していてもよい。この場合、主面絶縁膜２５の周縁部は、第１～第４側面５Ａ～５Ｄに連なっていてもよい。
　半導体装置１Ｊは、第１主面３の上に配置された第１極性電極１２４（主面電極）を含む。第１極性電極１２４は、この形態では、「アノード電極」である。第１極性電極１２４は、第１主面３の周縁から内方に間隔を空けて配置されている。第１極性電極１２４は、この形態では、平面視において第１主面３の周縁に沿う四角形状に形成されている。第１極性電極１２４は、主面絶縁膜２５の上からダイオード開口１２３に入り込み、第１主面３およびガード領域１２２の内縁部に電気的に接続されている。
　第１極性電極１２４は、ダイオード領域１２１（第１半導体領域６）とショットキー接合を形成している。これにより、ＳＢＤ構造１２０が形成されている。第１極性電極１２４の平面積は、第１主面３の５０％以上であることが好ましい。第１極性電極１２４の平面積は、第１主面３の７５％以上であることが特に好ましい。第１極性電極１２４は、０．５μｍ以上１５μｍ以下の厚さを有していてもよい。
　第１極性電極１２４は、Ｔｉ系金属膜およびＡｌ系金属膜を含む積層構造を有していてもよい。Ｔｉ系金属膜は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。Ｔｉ系金属膜は、Ｔｉ膜およびＴｉＮ膜を任意の順序で含む積層構造を有していてもよい。Ａｌ系金属膜は、Ｔｉ系金属膜よりも厚いことが好ましい。Ａｌ系金属膜は、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。
　半導体装置１Ｊは、主面絶縁膜２５および第１極性電極１２４を選択的に被覆する前述のアッパー絶縁膜３８を含む。アッパー絶縁膜３８は、第１実施形態の場合と同様、チップ２側からこの順に積層された無機絶縁膜４２および有機絶縁膜４３を含む積層構造を有している。アッパー絶縁膜３８は、この形態では、平面視において第１極性電極１２４の内方部を露出させるコンタクト開口１２５を有し、全周に亘って第１極性電極１２４の周縁部を被覆している。コンタクト開口１２５は、この形態では、平面視において四角形状に形成されている。
　アッパー絶縁膜３８は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成され、第１主面３の周縁との間でダイシングストリート４１を区画している。ダイシングストリート４１は、平面視において第１主面３の周縁に沿って延びる帯状に形成されている。ダイシングストリート４１は、この形態では、平面視において第１主面３の内方部を取り囲む環状（具体的には四角環状）に形成されている。
　ダイシングストリート４１は、この形態では、第１主面３（第１半導体領域６）を露出させている。むろん、主面絶縁膜２５が第１主面３の周縁部を被覆している場合、ダイシングストリート４１は、主面絶縁膜２５を露出させていてもよい。アッパー絶縁膜３８は、第１極性電極１２４の厚さを超える厚さを有していることが好ましい。アッパー絶縁膜３８の厚さは、チップ２の厚さ未満であってもよい。
　半導体装置１Ｊは、第１極性電極１２４の上に配置された複数のピラー電極１２６を含む。ピラー電極１２６の個数は任意であり、第１極性電極１２４の平面積および形成すべきピラー電極１２６の平面積に応じて調節される。ピラー電極１２６は、断面視において第１極性電極１２４の周縁から間隔を空けて第１極性電極１２４の上にそれぞれ縦長柱状に立設されている。
　複数のピラー電極１２６は、この形態では、アッパー絶縁膜３８（コンタクト開口１２５の壁面）から間隔を空けて第１極性電極１２４の内方部の上にそれぞれ配置されている。つまり、複数のピラー電極１２６は、平面視においてコンタクト開口１２５によって取り囲まれた領域内にそれぞれ配置されている。
　複数のピラー電極１２６は、この形態では、平面視において円形状にそれぞれ形成されている。むろん、複数のピラー電極１２６は、平面視において四角形状、四角形状以外の多角形状、楕円形状またはライン状にそれぞれ形成されていてもよい。また、複数のピラー電極１２６は、互いに同一の平面形状を有している必要はなく、互いに異なる平面形状を有していてもよい。
　複数のピラー電極１２６は、この形態では、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されている。複数のピラー電極１２６のレイアウトは任意である。複数のピラー電極１２６は、たとえば、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて千鳥状に配列されていてもよい。
　すなわち、第１方向Ｘに一列に配列された複数のピラー電極１２６をそれぞれ含む複数のグループが第２方向Ｙに間隔を空けて配列されている場合、各グループに含まれる複数のピラー電極１２６は第２方向Ｙに隣り合うグループに含まれる複数のピラー電極１２６に対して第１方向Ｘにずれて配置されていてもよい。むろん、この構造において、第１方向Ｘおよび第２方向Ｙの配列関係を入れ換えたレイアウトが採用されてもよい。
　また、複数のピラー電極１２６が平面視において第１方向Ｘまたは第２方向Ｙに延びるライン状に形成されている場合、複数のピラー電極１２６は平面視において第１方向Ｘまたは第２方向Ｙに延びるストライプ状に配置されていてもよい。むろん、複数のピラー電極１２６は、不規則なレイアウトで配置されていてもよい。
　複数のピラー電極１２６は、電極面１２７および電極側壁１２８をそれぞれ有している。電極面１２７は、第１主面３に沿って平坦に延びている。電極面１２７は、研削痕を有する研削面からなっていてもよい。電極側壁１２８は、第１極性電極１２４の上に位置している。電極側壁１２８は、法線方向Ｚに略鉛直に延びている。「略鉛直」は、湾曲（蛇行）しながら積層方向に延びている形態も含む。電極側壁１２８は、研削痕を有さない平滑面からなることが好ましい。
　複数のピラー電極１２６は、この形態では、電極側壁１２８の下端部において外方に向けて突出した突出部１２９をそれぞれ有している。突出部１２９は、電極側壁１２８の中間部よりも第１極性電極１２４側の領域に形成されている。突出部１２９は、断面視において第１極性電極１２４に沿って延び、電極側壁１２８から先端部に向けて厚さが徐々に小さくなる先細り形状に形成されている。これにより、突出部１２９は、鋭角を成す尖鋭形状の先端部を有している。むろん、突出部１２９を有さないピラー電極１２６が形成されてもよい。
　複数のピラー電極１２６は、第１極性電極１２４の厚さを超える厚さをそれぞれ有していることが好ましい。各ピラー電極１２６の厚さは、第１極性電極１２４および電極面１２７の間の距離によって定義される。各ピラー電極１２６の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。各ピラー電極１２６の厚さは、この形態では、チップ２の厚さを超えている。むろん、各ピラー電極１２６の厚さは、チップ２の厚さ未満であってもよい。
　各ピラー電極１２６の厚さは、１０μｍ以上３００μｍ以下であってもよい。各ピラー電極１２６の厚さは、３０μｍ以上であることが好ましい。各ピラー電極１２６の厚さは、８０μｍ以上２００μｍ以下であることが特に好ましい。各ピラー電極１２６の幅（最大値）は、１μｍ以上２５μｍ以下、２５μｍ以上５０μｍ以下、５０μｍ以上７５μｍ以下、７５μｍ以上１００μｍ以下、１００μｍ以上１２５μｍ以下、１２５μｍ以上１５０μｍ以下、１５０μｍ以上１７５μｍ以下、および、１７５μｍ以上２００μｍ以下のいずれかの範囲に属する値であってもよい。むろん、各ピラー電極１２６の幅（最大値）は、これらの範囲に限定されず、２００μｍを超える値に設定されてもよい。
　複数のピラー電極１２６は、第１極性電極１２４の平面積未満の総平面積を有している。複数のピラー電極１２６の総平面積は、第１極性電極１２４の平面積に応じて調整される。複数のピラー電極１２６の総平面積は、第１主面３の５０％以下であることが好ましい。複数のピラー電極１２６の総平面積は、第１主面３の３０％以下であることが特に好ましい。複数のピラー電極１２６の総平面積は、第１主面３の１０％以上であることが好ましい。
　複数のピラー電極１２６は、この形態では、第１極性電極１２４側からこの順に積層された第１導体膜１３３および第２導体膜１３４を含む積層構造を有している。第１導体膜１３３は、Ｔｉ系金属膜を含んでいてもよい。第１導体膜１３３は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。
　第１導体膜１３３は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。第１導体膜１３３は、第１極性電極１２４の厚さ未満の厚さを有している。第１導体膜１３３は、コンタクト開口１２５内において第１極性電極１２４を膜状に被覆している。第１導体膜１３３は、突出部１２９の一部を形成している。第１導体膜１３３は、必ずしも形成されている必要はなく、取り除かれてもよい。
　第２導体膜１３４は、複数のピラー電極１２６の本体を形成している。第２導体膜１３４は、Ｃｕ系金属膜を含んでいてもよい。Ｃｕ系金属膜は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）またはＣｕ合金膜であってもよい。第２導体膜１３４は、この形態では、純Ｃｕめっき膜を含む。第２導体膜１３４は、第１極性電極１２４の厚さを超える厚さを有していることが好ましい。第２導体膜１３４の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。第２導体膜１３４の厚さは、この形態では、チップ２の厚さを超えている。
　第２導体膜１３４は、コンタクト開口１２５内において第１導体膜１３３を挟んで第１極性電極１２４を膜状に被覆している。第２導体膜１３４は、突出部１２９の一部を形成している。つまり、突出部１２９は、第１導体膜１３３および第２導体膜１３４を含む積層構造を有している。第２導体膜１３４は、突出部１２９内において第１導体膜１３３の厚さを超える厚さを有している。
　半導体装置１Ｊは、第１主面３を被覆する前述の封止絶縁体７１を含む。封止絶縁体７１は、第１主面３の上において複数のピラー電極１２６の一部を露出させるように複数のピラー電極１２６の周囲を被覆している。封止絶縁体７１は、第１極性電極１２４の上において複数のピラー電極１２６の間の領域を被覆している。封止絶縁体７１は、複数の電極面１２７を露出させ、複数の電極側壁１２８を被覆している。
　封止絶縁体７１は、第１極性電極１２４のうちアッパー絶縁膜３８および複数のピラー電極１２６から露出した部分を直接被覆する部分を有している。封止絶縁体７１は、この形態では、複数のピラー電極１２６の突出部１２９を被覆し、突出部１２９を挟んで第１極性電極１２４に対向している。封止絶縁体７１は、複数のピラー電極１２６の抜け落ちを抑制する。
　封止絶縁体７１は、アッパー絶縁膜３８を直接被覆する部分を有している。封止絶縁体７１は、アッパー絶縁膜３８を挟んで第１極性電極１２４を被覆している。封止絶縁体７１は、第１主面３の周縁部においてアッパー絶縁膜３８によって区画されたダイシングストリート４１を被覆している。封止絶縁体７１は、この形態では、ダイシングストリート４１において第１主面３（第１半導体領域６）を直接被覆している。むろん、ダイシングストリート４１から主面絶縁膜２５が露出している場合、封止絶縁体７１は、ダイシングストリート４１において主面絶縁膜２５を直接被覆していてもよい。
　封止絶縁体７１は、絶縁主面７２および絶縁側壁７３を有している。絶縁主面７２は、第１主面３に沿って平坦に延びている。絶縁主面７２は、複数の電極面１２７と１つの平坦面を形成している。絶縁主面７２は、研削痕を有する研削面からなっていてもよい。この場合、絶縁主面７２は、複数の電極面１２７と１つの研削面を形成していることが好ましい。
　絶縁側壁７３は、絶縁主面７２の周縁からチップ２に向かって延び、第１～第４側面５Ａ～５Ｄと１つの平坦面を形成している。絶縁側壁７３は、絶縁主面７２に対してほぼ直角に形成されている。絶縁側壁７３が絶縁主面７２との間で成す角度は、８８°以上９２°以下であってもよい。絶縁側壁７３は、研削痕を有する研削面からなっていてもよい。絶縁側壁７３は、第１～第４側面５Ａ～５Ｄと１つの研削面を形成していてもよい。
　封止絶縁体７１は、第１極性電極１２４の厚さを超える厚さを有していることが好ましい。封止絶縁体７１の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。封止絶縁体７１の厚さは、この形態では、チップ２の厚さを超えている。むろん、封止絶縁体７１の厚さは、チップ２の厚さ未満であってもよい。封止絶縁体７１の厚さは、１０μｍ以上３００μｍ以下であってもよい。封止絶縁体７１の厚さは、３０μｍ以上であることが好ましい。封止絶縁体７１の厚さは、８０μｍ以上２００μｍ以下であることが特に好ましい。封止絶縁体７１の厚さは、複数のピラー電極１２６の厚さとほぼ等しい。
　半導体装置１Ｊは、封止絶縁体７１の上において複数のピラー電極１２６を被覆する少なくとも１つ（この形態では１つ）の端子膜１３５を含む。端子膜１３５は、複数のピラー電極１２６に電気的に接続されている。端子膜１３５は、平面視において絶縁主面７２の周縁（絶縁側壁７３）から間隔を空けて絶縁主面７２の内方部に配置されている。
　端子膜１３５は、第１極性電極１２４とは異なるレイヤに配置されるため、第１極性電極１２４のレイアウトに起因するデザインルールの制限を殆ど受けない。したがって、端子膜１３５は、複数のピラー電極１２６に電気的に接続される限り、任意の平面形状を有することができると同時に、任意の箇所に配置されることができる。
　端子膜１３５は、複数のピラー電極１２６の厚さ未満の厚さを有している。端子膜１３５の厚さは、ピラー電極１２６の１／４以下であることが好ましい。端子膜１３５の厚さは、ピラー電極１２６の１／１０以下であることが特に好ましい。端子膜１３５の厚さは、アッパー絶縁膜３８の厚さ未満であることが好ましい。端子膜１３５の厚さは、第１極性電極１２４の厚さ未満であってもよい。端子膜１３５の厚さは、膜種に応じて種々の値を採る。端子膜１３５の厚さは、１０ｎｍ以上１５μｍ以下であってもよい。
　端子膜１３５は、複数のピラー電極１２６の総平面積を超える平面積を有している。端子膜１３５の平面積は、第１極性電極１２４の平面積を超えていることが好ましい。この場合、端子膜１３５は、平面視において第１極性電極１２４の全域を被覆していることが好ましい。さらにこの場合、端子膜１３５は、平面視において第１極性電極１２４およびアッパー絶縁膜３８に重なっていることが好ましい。
　第１主面３が１ｍｍ角以上の平面積を有する場合、端子膜１３５の平面積は０．８ｍｍ角以上であってもよい。この場合、端子膜１３５の平面積は、１ｍｍ角以上であることが特に好ましい。端子膜１３５は、１ｍｍ×１．４ｍｍ以上の平面積を有する多角形状に形成されていてもよい。端子膜１３５は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。むろん、端子膜１３５は、平面視において四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。
　端子膜１３５は、Ａｇ系金属膜、Ａｌ系金属膜、Ｃｕ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜のうちの少なくとも１つを含む単層構造または積層構造をそれぞれ有していてもよい。端子膜１３５は、図８Ａ～図８Ｇに示された第１～第７形態例に係る構成を有していてもよい。
　半導体装置１Ｊは、第２主面４を被覆する第２極性電極１３６（第２主面電極）を含む。第２極性電極１３６は、この形態では「カソード電極」である。第２極性電極１３６は、第２主面４に電気的に接続されている。第２極性電極１３６は、第２主面４から露出した第２半導体領域７とオーミック接触を形成している。第２極性電極１３６は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。
　第２極性電極１３６は、チップ２の周縁から内方に間隔を空けて第２主面４を被覆していてもよい。第２極性電極１３６は、端子膜１３５との間に５００Ｖ以上３０００Ｖ以下の電圧が印加されるように構成される。つまり、チップ２は、第１主面３および第２主面４の間に５００Ｖ以上３０００Ｖ以下の電圧が印加されるように形成されている。
　以上、半導体装置１Ｊは、チップ２、第１極性電極１２４（主面電極）、複数のピラー電極１２６、封止絶縁体７１および少なくとも１つ（この形態では１つ）の端子膜１３５を含む。チップ２は、第１主面３を有している。第１極性電極１２４は、第１主面３の上に配置されている。複数のピラー電極１２６は、第１極性電極１２４の上に間隔を空けて配置されている。封止絶縁体７１は、複数のピラー電極１２６の一部を露出させるように第１極性電極１２４の上で複数のピラー電極１２６の間の領域を被覆している。端子膜１３５は、封止絶縁体７１の上において複数のピラー電極１２６を被覆している。
　この構造によれば、複数のピラー電極１２６によって、第１極性電極１２４および端子膜１３５の間に介在される電極の体積を削減できる。すなわち、第１極性電極１２４の上に端子膜１３５と同等の平面積を有するピラー電極を配置せずに済む。これにより、第１極性電極１２４および端子膜１３５の間に介在される電極に起因する応力を低減できる。よって、前記応力に起因する形状不良や電気的特性の変動を抑制できる。
　また、この構造によれば、封止絶縁体７１によって外力や湿気から封止対象物を保護できる。つまり、外力に起因するダメージや湿気に起因する劣化から封止対象物を保護できる。これにより、形状不良や電気的特性の変動を抑制できる。よって、信頼性を向上できる半導体装置１Ｊを提供できる。
　このように、半導体装置１Ｊによれば、半導体装置１Ａに係る効果と同様の効果が奏される。半導体装置１Ｊの製造方法では、半導体装置１Ｊに対応した構造がデバイス領域８６にそれぞれ作り込まれたウエハ構造８０が用意され、半導体装置１Ａの製造方法と同様の工程が実施される。したがって、半導体装置１Ｊの製造方法によっても半導体装置１Ａの製造方法に係る効果と同様の効果が奏される。
　図２７は、第１１実施形態に係る半導体装置１Ｋを示す平面図である。図２７を参照して、半導体装置１Ｋは、第２実施形態に係る半導体装置１Ｂ（図１５参照）の技術的思想を半導体装置１Ｊに組み合わせた形態を有している。すなわち、半導体装置１Ｋは、複数の端子膜１３５を含む。複数の端子膜１３５は、対応する少なくとも１つ（この形態では複数）のピラー電極１２６を被覆するように絶縁主面７２の上に間隔を空けて配置されている。
　複数の端子膜１３５は、対応するピラー電極１２６にそれぞれ電気的に接続されている。複数の端子膜１３５は、この形態では、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されている。複数の端子膜１３５の配置および平面形状は任意である。
　第１主面３が１ｍｍ角以上の平面積を有している場合、各端子膜１３５の平面積は０．８ｍｍ角以上であることが好ましい。この場合、各端子膜１３５の平面積は、１ｍｍ角以上であることが特に好ましい。各端子膜１３５は、１ｍｍ×１．４ｍｍ以上の平面積を有する多角形状に形成されていてもよい。各端子膜１３５は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。むろん、各端子膜１３５は、平面視において四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。
　以上、半導体装置１Ｋによっても半導体装置１Ｊに係る効果と同様の効果が奏される。半導体装置１Ｋは、半導体装置１Ｊの製造方法において端子膜１３５のレイアウトを変更することによって製造される。したがって、半導体装置１Ｋの製造方法によっても半導体装置１Ｊの製造方法に係る効果と同様の効果が奏される。
　以下、各実施形態に適用される変形例が示される。図２８は、各実施形態に適用されるチップ２の変形例を示す断面図である。図２８では、一例として、変形例に係るチップ２が半導体装置１Ａに適用された形態が示されている。しかし、変形例に係るチップ２は、第２～第１１実施形態に適用されてもよい。
　図２８を参照して、半導体装置１Ａは、チップ２の内部において第２半導体領域７を有さず、第１半導体領域６のみを含んでいてもよい。この場合、第１半導体領域６は、チップ２の第１主面３、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。つまり、チップ２は、この形態では、半導体基板を有さず、エピタキシャル層からなる単層構造を有している。このようなチップ２は、前述の図１１Ｉの工程において、第２半導体領域７（半導体基板）を完全に除去することによって形成される。
　以下、第１～第１１実施形態に係る半導体装置１Ａ～１Ｋが搭載されるパッケージの形態例が示される。図２９は、第１～第９実施形態に係る半導体装置１Ａ～１Ｉが搭載されるパッケージ２０１Ａを示す平面図である。パッケージ２０１Ａは、「半導体パッケージ」または「半導体モジュール」と称されてもよい。
　図２９を参照して、パッケージ２０１Ａは、直方体形状のパッケージ本体２０２を含む。パッケージ本体２０２は、モールド樹脂からなり、封止絶縁体７１と同様にマトリクス樹脂（たとえばエポキシ樹脂）、複数のフィラーおよび複数の可撓化粒子（可撓化剤）を含む。パッケージ本体２０２は、一方側の第１面２０３、他方側の第２面２０４、ならびに、第１面２０３および第２面２０４を接続する第１～第４側壁２０５Ａ～２０５Ｄを有している。
　第１面２０３および第２面２０４は、それらの法線方向Ｚから見た平面視において四角形状に形成されている。第１側壁２０５Ａおよび第２側壁２０５Ｂは、第１方向Ｘに延び、第１方向Ｘに直交する第２方向Ｙに対向している。第３側壁２０５Ｃおよび第４側壁２０５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　パッケージ２０１Ａは、パッケージ本体２０２内に配置された金属板２０６（導体板）を含む。金属板２０６は、「ダイパッド」と称されてもよい。金属板２０６は、平面視において四角形状（具体的には長方形状）に形成されている。金属板２０６は、第１側壁２０５Ａからパッケージ本体２０２の外部に引き出された引き出し板部２０７を含む。引き出し板部２０７は、円形の貫通孔２０８を有している。金属板２０６は、第２面２０４から露出していてもよい。
　パッケージ２０１Ａは、パッケージ本体２０２の内部から外部に引き出された複数（この形態では３個）のリード端子２０９を含む。複数のリード端子２０９は、第２側壁２０５Ｂ側に配置されている。複数のリード端子２０９は、第２側壁２０５Ｂの直交方向（つまり第２方向Ｙ）に延びる帯状にそれぞれ形成されている。複数のリード端子２０９のうちの両サイドのリード端子２０９は、金属板２０６から間隔を空けて配置され、中央のリード端子２０９は金属板２０６と一体的に形成されている。金属板２０６に接続されるリード端子２０９の配置は任意である。
　パッケージ２０１Ａは、パッケージ本体２０２内において金属板２０６の上に配置された半導体装置２１０を含む。半導体装置２１０は、第１～第９実施形態に係る半導体装置１Ａ～１Ｉのいずれか一つからなる。半導体装置２１０は、ドレイン電極７７を金属板２０６に対向させた姿勢で金属板２０６の上に配置され、金属板２０６に電気的に接続されている。
　パッケージ２０１Ａは、ドレイン電極７７および金属板２０６の間に介在され、半導体装置２１０を金属板２０６に接合させる導電接着剤２１１を含む。導電接着剤２１１は、半田または金属ペーストを含んでいてもよい。半田は、鉛フリー半田であってもよい。金属ペーストは、Ａｕ、ＡｇおよびＣｕのうちの少なくとも１つを含んでいてもよい。Ａｇペーストは、Ａｇ焼結ペーストからなっていてもよい。
　パッケージ２０１Ａは、パッケージ本体２０２内においてリード端子２０９および半導体装置２１０に電気的に接続された少なくとも１つ（この形態では複数）の導線２１２（導電接続部材）を含む。導線２１２は、この形態では、金属ワイヤ（つまりボンディングワイヤ）からなる。導線２１２は、Ａｕワイヤ、ＣｕワイヤおよびＡｌワイヤのうちの少なくとも１つを含んでいてもよい。むろん、導線２１２は、金属ワイヤに代えて金属クリップ等の金属板からなっていてもよい。
　少なくとも１つ（この形態では１つ）の導線２１２は、ゲート端子膜７４およびリード端子２０９に電気的に接続されている。少なくとも１つ（この形態では４つ）の導線２１２は、ソース端子膜７５およびリード端子２０９に電気的に接続されている。ソース端子膜７５がセンス端子膜１０３（図１７参照）を含む場合、センス端子膜１０３に対応したリード端子２０９、ならびに、センス端子膜１０３およびリード端子２０９に接続される導線２１２がさらに設けられる。
　図３０は、第１０～第１１実施形態に係る半導体装置１Ｊ～１Ｋが搭載されるパッケージ２０１Ｂを示す平面図である。パッケージ２０１Ｂは、「半導体パッケージ」または「半導体モジュール」と称されてもよい。図３０を参照して、パッケージ２０１Ｂは、パッケージ本体２０２、金属板２０６、複数（この形態では２つ）のリード端子２０９、半導体装置２１３、導電接着剤２１１および複数の導線２１２を含む。以下、パッケージ２０１Ａと異なる点が説明される。
　複数のリード端子２０９のうちの一方のリード端子２０９は、金属板２０６から間隔を空けて配置され、他方のリード端子２０９は金属板２０６と一体的に形成されている。半導体装置２１３は、パッケージ本体２０２内において金属板２０６の上に配置されている。半導体装置２１３は、第１０～第１１実施形態に係る半導体装置１Ｊ～１Ｋのいずれか一つからなる。半導体装置２１３は、第２極性電極１３６を金属板２０６に対向させた姿勢で金属板２０６の上に配置され、金属板２０６に電気的に接続されている。
　導電接着剤２１１は、第２極性電極１３６および金属板２０６の間に介在され、半導体装置２１３を金属板２０６に接合させている。少なくとも１つ（この形態では４つ）の導線２１２は、端子膜１３５およびリード端子２０９に電気的に接続されている。
　図３１は、第１～第９実施形態に係る半導体装置１Ａ～１Ｉおよび第１０～第１１実施形態に係る半導体装置１Ｊ～１Ｋが搭載されるパッケージ２０１Ｃを示す斜視図である。図３２は、図３１に示すパッケージ２０１Ｃの分解斜視図である。図３３は、図３１に示すXXXIII-XXXIII線に沿う断面図である。パッケージ２０１Ｃは、「半導体パッケージ」または「半導体モジュール」と称されてもよい。
　図３１～図３３を参照して、パッケージ２０１Ｃは、直方体形状のパッケージ本体２２２を含む。パッケージ本体２２２は、モールド樹脂からなり、封止絶縁体７１と同様にマトリクス樹脂（たとえばエポキシ樹脂）、複数のフィラーおよび複数の可撓化粒子（可撓化剤）を含む。パッケージ本体２２２は、一方側の第１面２２３、他方側の第２面２２４、ならびに、第１面２２３および第２面２２４を接続する第１～第４側壁２２５Ａ～２２５Ｄを有している。
　第１面２２３および第２面２２４は、それらの法線方向Ｚから見た平面視において四角形状（この形態では長方形状）に形成されている。第１側壁２２５Ａおよび第２側壁２２５Ｂは、第１面２２３に沿う第１方向Ｘに延び、第２方向Ｙに対向している。第１側壁２２５Ａおよび第２側壁２２５Ｂは、パッケージ本体２２２の長辺を形成している。第３側壁２２５Ｃおよび第４側壁２２５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。第３側壁２２５Ｃおよび第４側壁２２５Ｄは、パッケージ本体２２２の短辺を形成している。
　パッケージ２０１Ｃは、パッケージ本体２２２の内外に配置された第１金属板２２６を含む。第１金属板２２６は、パッケージ本体２２２の第１面２２３側に配置され、第１パッド部２２７および第１リード端子２２８を含む。第１パッド部２２７は、パッケージ本体２２２内において第１方向Ｘに延びる長方形状に形成され、第１面２２３から露出している。
　第１リード端子２２８は、第１パッド部２２７から第１側壁２２５Ａに向けて第２方向Ｙに延びる帯状に引き出され、第１側壁２２５Ａを貫通してパッケージ本体２２２から露出している。第１リード端子２２８は、平面視において第４側壁２２５Ｄ側に配置されている。第１リード端子２２８は、第１面２２３および第２面２２４から間隔を空けて第１側壁２２５Ａから露出している。
　パッケージ２０１Ｃは、パッケージ本体２２２の内外に配置された第２金属板２３０を含む。第２金属板２３０は、第１金属板２２６から法線方向Ｚに間隔を空けてパッケージ本体２２２の第２面２２４側に配置され、第２パッド部２３１および第２リード端子２３２を含む。第２パッド部２３１は、パッケージ本体２２２内において第１方向Ｘに延びる長方形状に形成され、第２面２２４から露出している。
　第２リード端子２３２は、第２パッド部２３１から第１側壁２２５Ａに向けて第２方向Ｙに延びる帯状に引き出され、第１側壁２２５Ａを貫通してパッケージ本体２２２から露出している。第２リード端子２３２は、平面視において第３側壁２２５Ｃ側に配置されている。第２リード端子２３２は、第１面２２３および第２面２２４から間隔を空けて第１側壁２２５Ａから露出している。
　第２リード端子２３２は、法線方向Ｚに関して第１リード端子２２８とは異なる厚さ位置から引き出されている。第２リード端子２３２は、この形態では、第１リード端子２２８から第２面２２４側に間隔を空けて形成され、第１方向Ｘに第１リード端子２２８と対向していない。第２リード端子２３２は、第２方向Ｙに関して第１リード端子２２８とは異なる長さを有している。
　パッケージ２０１Ｃは、パッケージ本体２２２の内部から外部に引き出された複数（この形態では５つ）の第３リード端子２３４を含む。複数の第３リード端子２３４は、この形態では、第１パッド部２２７および第２パッド部２３１の間の厚さ範囲に配置されている。複数の第３リード端子２３４は、パッケージ本体２２２内から第２側壁２２５Ｂに向けて第２方向Ｙに延びる帯状に引き出され、第２側壁２２５Ｂを貫通してパッケージ本体２２２から露出している。
　複数の第３リード端子２３４の配置は任意である。複数の第３リード端子２３４は、この形態では、平面視において第２リード端子２３２と同一直線上に位置するように第３側壁２２５Ｃ側に配置されている。複数の第３リード端子２３４は、パッケージ本体２２２外に位置する部分において第１面２２３および／または第２面２２４に向けて窪んだ湾曲部を有していてもよい。
　パッケージ２０１Ｃは、パッケージ本体２２２内に配置された第１半導体装置２３５を含む。第１半導体装置２３５は、第１～第９実施形態に係る半導体装置１Ａ～１Ｉのいずれか一つからなる。第１半導体装置２３５は、第１パッド部２２７および第２パッド部２３１の間に配置されている。第１半導体装置２３５は、平面視において第３側壁２２５Ｃ側に配置されている。第１半導体装置２３５は、ドレイン電極７７を第２金属板２３０（第２パッド部２３１）に対向させた姿勢で第２金属板２３０の上に配置され、第２金属板２３０に電気的に接続されている。
　パッケージ２０１Ｃは、第１半導体装置２３５から間隔を空けてパッケージ本体２２２内に配置された第２半導体装置２３６を含む。第２半導体装置２３６は、第１０～第１１実施形態に係る半導体装置１Ｊ～１Ｋのいずれか一つからなる。第２半導体装置２３６は、第１パッド部２２７および第２パッド部２３１の間に配置されている。第２半導体装置２３６は、平面視において第４側壁２２５Ｄ側に配置されている。第２半導体装置２３６は、第２極性電極１３６を第２金属板２３０（第２パッド部２３１）に対向させた姿勢で第２金属板２３０の上に配置され、第２金属板２３０に電気的に接続されている。
　パッケージ２０１Ｃは、パッケージ本体２２２内にそれぞれ配置された第１導体スペーサ２３７（第１導電接続部材）および第２導体スペーサ２３８（第２導電接続部材）を含む。第１導体スペーサ２３７は、第１半導体装置２３５および第１パッド部２２７の間に介在され、第１半導体装置２３５および第１パッド部２２７に電気的に接続されている。第２導体スペーサ２３８は、第２半導体装置２３６および第１パッド部２２７の間に介在され、第２半導体装置２３６および第１パッド部２２７に電気的に接続されている。
　第１導体スペーサ２３７および第２導体スペーサ２３８は、金属板（たとえばＣｕ系金属板）をそれぞれ含んでいてもよい。第２導体スペーサ２３８は、この形態では、第１導体スペーサ２３７とは別体からなるが、第１導体スペーサ２３７と一体的に形成されていてもよい。
　パッケージ２０１Ｃは、第１～第６導電接着剤２３９Ａ～２３９Ｆを含む。第１～第６導電接着剤２３９Ａ～２３９Ｆは、半田または金属ペーストを含んでいてもよい。半田は、鉛フリー半田であってもよい。金属ペーストは、Ａｕ、ＡｇおよびＣｕのうちの少なくとも１つを含んでいてもよい。Ａｇペーストは、Ａｇ焼結ペーストからなっていてもよい。
　第１導電接着剤２３９Ａは、ドレイン電極７７および第２パッド部２３１の間に介在され、第１半導体装置２３５を第２パッド部２３１に接続している。第２導電接着剤２３９Ｂは、第２極性電極１３６および第２パッド部２３１の間に介在され、第２半導体装置２３６を第２パッド部２３１に接続している。
　第３導電接着剤２３９Ｃは、ソース端子膜７５および第１導体スペーサ２３７の間に介在され、第１導体スペーサ２３７をソース端子膜７５に接続している。第４導電接着剤２３９Ｄは、端子膜１３５および第２導体スペーサ２３８の間に介在され、第２導体スペーサ２３８を端子膜１３５に接続している。
　第５導電接着剤２３９Ｅは、第１パッド部２２７および第１導体スペーサ２３７の間に介在され、第１導体スペーサ２３７を第１パッド部２２７に接続している。第６導電接着剤２３９Ｆは、第１パッド部２２７および第２導体スペーサ２３８の間に介在され、第２導体スペーサ２３８を第１パッド部２２７に接続している。
　パッケージ２０１Ｃは、パッケージ本体２２２内において第１半導体装置２３５のゲート端子膜７４および少なくとも１つ（この形態では複数）の第３リード端子２３４に電気的に接続された少なくとも１つ（この形態では複数）の導線２４０（導電接続部材）を含む。導線２４０は、この形態では、金属ワイヤ（つまりボンディングワイヤ）からなる。
　導線２４０は、金ワイヤ、銅ワイヤおよびアルミニウムワイヤのうちの少なくとも１つを含んでいてもよい。むろん、導線２４０は、金属ワイヤに代えて金属クリップ等の金属板からなっていてもよい。ソース端子膜７５がセンス端子膜１０３（図１７参照）を含む場合、センス端子膜１０３および第３リード端子２３４に接続される導線２４０がさらに設けられる。
　この形態では、ソース端子膜７５が、第１導体スペーサ２３７を介して第１パッド部２２７に接続された例が示された。しかし、ソース端子膜７５は、第１導体スペーサ２３７を介さずに第３導電接着剤２３９Ｃによって第１パッド部２２７に接続されてもよい。また、この形態では、端子膜１３５が、第２導体スペーサ２３８を介して第１パッド部２２７に接続された例が示された。しかし、端子膜１３５は、第２導体スペーサ２３８を介さずに第４導電接着剤２３９Ｄによって第１パッド部２２７に接続されてもよい。
　前述の各実施形態はさらに他の形態で実施できる。前述の各実施形態では、ゲート電極３０の上に少なくとも１つのゲートピラー電極５０が配置された形態が示された。しかし、複数のゲートピラー電極５０がゲート電極３０の上に配置されていてもよい。また、複数のソースピラー電極６０およびソース端子膜７５に適用される各種形態は、複数のゲートピラー電極５０およびゲート端子膜７４にも適用されてもよい。
　前述の各実施形態では、各種ピラー電極がアッパー絶縁膜３８から間隔を空けて配置された例が示された。しかし、ゲートピラー電極５０は、アッパー絶縁膜３８の上に乗り上げたオーバラップ部を有していてもよい。また、複数のソースピラー電極６０のうちの少なくとも１つのソースピラー電極６０は、アッパー絶縁膜３８の上に乗り上げたオーバラップ部を有していてもよい。また、複数のピラー電極１２６のうちの少なくとも１つのピラー電極１２６は、アッパー絶縁膜３８の上に乗り上げたオーバラップ部を有していてもよい。
　前述の各実施形態では、メサ部１１を有するチップ２が示された。しかし、メサ部１１を有さず、平坦に延びる第１主面３を有するチップ２が採用されてもよい。この場合、サイドウォール構造２６は取り除かれる。
　前述の各実施形態では、ソース配線３７を有する形態が示された。しかし、ソース配線３７を有さない形態が採用されてもよい。前述の各実施形態では、チップ２の内部においてチャネルを制御するトレンチゲート型のゲート構造１５が示された。しかし、第１主面３の上からチャネルを制御するプレーナゲート型のゲート構造１５が採用されてもよい。
　前述の各実施形態では、ＭＩＳＦＥＴ構造１２およびＳＢＤ構造１２０が異なるチップ２に形成された形態が示された。しかし、ＭＩＳＦＥＴ構造１２およびＳＢＤ構造１２０は、同一のチップ２において第１主面３の異なる領域に形成されていてもよい。この場合、ＳＢＤ構造１２０は、ＭＩＳＦＥＴ構造１２の還流ダイオードとして形成されていてもよい。
　前述の各実施形態では、「第１導電型」が「ｎ型」であり、「第２導電型」が「ｐ型」である形態が示された。しかし、前述の各実施形態において、「第１導電型」が「ｐ型」であり、「第２導電型」が「ｎ型」である形態が採用されてもよい。この場合の具体的な構成は、前述の説明および添付図面において、「ｎ型」を「ｐ型」に置き換えると同時に、「ｐ型」を「ｎ型」に置き換えることによって得られる。
　前述の各実施形態では、「ｎ型」の第２半導体領域７が示された。しかし、第２半導体領域７は、「ｐ型」であってもよい。この場合、ＭＩＳＦＥＴ構造１２に代えてＩＧＢＴ（Insulated Gate Bipolar Transistor）構造が形成される。この場合、前述の説明において、ＭＩＳＦＥＴ構造１２の「ソース」がＩＧＢＴ構造の「エミッタ」に置き換えられ、ＭＩＳＦＥＴ構造１２の「ドレイン」がＩＧＢＴ構造の「コレクタ」に置き換えられる。むろん、チップ２がエピタキシャル層からなる単層構造を有している場合、「ｐ型」の第２半導体領域７はイオン注入法によってチップ２（エピタキシャル層）の第２主面４の表層部に導入されたｐ型不純物を有していてもよい。
　前述の各実施形態では、第１方向Ｘおよび第２方向Ｙが第１～第４側面５Ａ～５Ｄの延在方向によって規定された。しかし、第１方向Ｘおよび第２方向Ｙは、互いに交差（具体的には直交）する関係を維持する限り、任意の方向であってもよい。たとえば、第１方向Ｘは第１～第４側面５Ａ～５Ｄに交差する方向であり、第２方向Ｙは第１～第４側面５Ａ～５Ｄに交差する方向であってもよい。
　以下、この明細書および図面から抽出される特徴例が示される。以下、括弧内の英数字等は前述の実施形態における対応構成要素等を表すが、各項目の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、必要に応じて「ワイドバンドギャップ半導体装置」、「ＳｉＣ半導体装置」、「半導体スイッチング装置」または「半導体整流装置」に置き換えられてもよい。
　［Ａ１］主面（３）を有するチップ（２）と、前記主面（３）を被覆する主面電極（３０、３２、１２４）と、前記主面電極（３０、３２、１２４）の上に間隔を空けて配置された複数のピラー電極（５０、６０、１２６）と、複数の前記ピラー電極（５０、６０、１２６）の一部を露出させるように前記主面電極（３０、３２、１２４）の上において複数の前記ピラー電極（５０、６０、１２６）の間の領域を被覆する封止絶縁体（７１）と、前記封止絶縁体（７１）の上において少なくとも１つの前記ピラー電極（５０、６０、１２６）を被覆する少なくとも１つの端子膜（７４、７５、１３５）と、を含む、半導体装置（１Ａ～１Ｋ）。
　［Ａ２］複数の前記ピラー電極（５０、６０、１２６）は、断面視において縦長柱状にそれぞれ立設されている、Ａ１に記載の半導体装置（１Ａ～１Ｋ）。
　［Ａ３］前記端子膜（７４、７５、１３５）は、複数の前記ピラー電極（５０、６０、１２６）よりも薄い、Ａ１またはＡ２に記載の半導体装置（１Ａ～１Ｋ）。
　［Ａ４］前記端子膜（７４、７５、１３５）は、複数の前記ピラー電極（５０、６０、１２６）の厚さの１／４以下の厚さを有している、Ａ１～Ａ３のいずれか一つに記載の半導体装置（１Ａ～１Ｋ）。
　［Ａ５］複数の前記ピラー電極（５０、６０、１２６）は、前記主面電極（３０、３２、１２４）よりも厚く、前記封止絶縁体（７１）は、前記主面電極（３０、３２、１２４）よりも厚い、Ａ１～Ａ４のいずれか一つに記載の半導体装置（１Ａ～１Ｋ）。
　［Ａ６］複数の前記ピラー電極（５０、６０、１２６）は、前記チップ（２）よりも厚く、前記封止絶縁体（７１）は、前記チップ（２）よりも厚い、Ａ１～Ａ５のいずれか一つに記載の半導体装置（１Ａ～１Ｋ）。
　［Ａ７］複数の前記ピラー電極（５０、６０、１２６）は、前記主面（３）の平面積に対して３０％以下の占有率となる総平面積を有し、前記端子膜（７４、７５、１３５）は、前記主面（３）の平面積に対して５０％以上の占有率となる総平面積を有している、Ａ１～Ａ６のいずれか一つに記載の半導体装置（１Ａ～１Ｋ）。
　［Ａ８］複数の前記ピラー電極（５０、６０、１２６）は、Ｃｕ系金属をそれぞれ含む、Ａ１～Ａ７のいずれか一つに記載の半導体装置（１Ａ～１Ｋ）。
　［Ａ９］前記端子膜（７４、７５、１３５）は、Ａｇ系金属膜、Ａｌ系金属膜、Ｃｕ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜のうちの少なくとも１つを含む、Ａ１～Ａ８のいずれか一つに記載の半導体装置（１Ａ～１Ｋ）。
　［Ａ１０］複数の前記ピラー電極（５０、６０、１２６）は、電極面（５１、６１、１２７）および電極側壁（５２、６２、１２８）をそれぞれ有し、前記封止絶縁体（７１）は、前記電極面（５１、６１、１２７）を露出させ、前記電極側壁（５２、６２、１２８）を被覆するように複数の前記ピラー電極（５０、６０、１２６）を被覆している、Ａ１～Ａ９のいずれか一つに記載の半導体装置（１Ａ～１Ｋ）。
　［Ａ１１］前記封止絶縁体（７１）は、複数の前記ピラー電極（５０、６０、１２６）の前記電極面（５１、６１、１２７）と１つの平坦面を形成する絶縁主面（７２）を有している、Ａ１０に記載の半導体装置（１Ａ～１Ｋ）。
　［Ａ１２］前記チップ（２）は、側面（５Ａ～５Ｄ）を有し、前記封止絶縁体（７１）は、前記側面（５Ａ～５Ｄ）と１つの平坦面を形成する絶縁側壁（７３）を有している、Ａ１～Ａ１１のいずれか一つに記載の半導体装置（１Ａ～１Ｋ）。
　［Ａ１３］前記主面電極（３０、３２、１２４）を部分的に被覆する絶縁膜（３８）をさらに含み、複数の前記ピラー電極（５０、６０、１２６）は、前記絶縁膜（３８）から間隔を空けて前記主面電極（３０、３２、１２４）の上に配置されている、Ａ１～Ａ１２のいずれか一つに記載の半導体装置（１Ａ～１Ｋ）。
　［Ａ１４］前記封止絶縁体（７１）は、前記絶縁膜（３８）を挟んで前記主面電極（３０、３２、１２４）を被覆する部分を有している、Ａ１３に記載の半導体装置（１Ａ～１Ｋ）。
　［Ａ１５］前記絶縁膜（３８）は、無機絶縁膜（４２）および有機絶縁膜（４３）のいずれか一方または双方を含む、Ａ１３またはＡ１４に記載の半導体装置（１Ａ～１Ｋ）。
　［Ａ１６］前記封止絶縁体（７１）は、熱硬化性樹脂を含む、Ａ１～Ａ１５のいずれか一つに記載の半導体装置（１Ａ～１Ｋ）。
　［Ａ１７］前記チップ（２）は、基板（７）およびエピタキシャル層（６）を含む積層構造を有し、前記エピタキシャル層（６）によって形成された前記主面（３）を含む、Ａ１～Ａ１６のいずれか一つに記載の半導体装置（１Ａ～１Ｋ）。
　［Ａ１８］前記エピタキシャル層（６）は、前記基板（７）よりも厚い、Ａ１７に記載の半導体装置（１Ａ～１Ｋ）。
　［Ａ１９］前記チップ（２）は、エピタキシャル層（６）からなる単層構造を有している、Ａ１～Ａ１６のいずれか一つに記載の半導体装置（１Ａ～１Ｋ）。
　［Ａ２０］前記チップ（２）は、ワイドバンドギャップ半導体の単結晶を含む、Ａ１～Ａ１９のいずれか一つに記載の半導体装置（１Ａ～１Ｋ）。
　［Ｂ１］主面（８２）を有するウエハ（８１）、および、前記主面（８２）の上に配置された主面電極（３０、３２、１２４）を含むウエハ構造（８０）を用意する工程と、複数のピラー電極（５０、６０、１２６）を前記主面電極（３０、３２、１２４）の上に間隔を空けて形成する工程と、複数の前記ピラー電極（５０、６０、１２６）の一部を露出させるように前記主面電極（３０、３２、１２４）の上において複数の前記ピラー電極（５０、６０、１２６）の間の領域を被覆する封止絶縁体（７１）を形成する工程と、前記封止絶縁体（７１）の上において複数の前記ピラー電極（５０、６０、１２６）を被覆する少なくとも１つの端子膜（７４、７５、１３５）を形成する工程と、を含む、半導体装置（１Ａ～１Ｋ）の製造方法。
　［Ｂ２］前記封止絶縁体（７１）の形成工程後、前記ウエハ（８１）を薄化する工程をさらに含む、Ｂ１に記載の半導体装置（１Ａ～１Ｋ）の製造方法。
　［Ｂ３］前記ウエハ（８１）の薄化工程は、複数の前記ピラー電極（５０、６０、１２６）の厚さ未満になるまで前記ウエハ（８１）を薄化する工程を含む、Ｂ２に記載の半導体装置（１Ａ～１Ｋ）の製造方法。
　［Ｂ４］前記ピラー電極（５０、６０、１２６）の形成工程は、断面視において複数の前記ピラー電極（５０、６０、１２６）を縦長柱状に形成する工程を含む、Ｂ１～Ｂ３のいずれか一つに記載の半導体装置（１Ａ～１Ｋ）の製造方法。
　［Ｂ５］前記端子膜（７４、７５、１３５）の形成工程は、複数の前記ピラー電極（５０、６０、１２６）よりも薄い前記端子膜（７４、７５、１３５）を形成する工程を含む、Ｂ１～Ｂ４のいずれか一つに記載の半導体装置（１Ａ～１Ｋ）の製造方法。
　［Ｂ６］前記端子膜（７４、７５、１３５）の形成工程は、複数の前記ピラー電極（５０、６０、１２６）の厚さの１／４以下の厚さを有する前記端子膜（７４、７５、１３５）を形成する工程を含む、Ｂ１～Ｂ５のいずれか一つに記載の半導体装置（１Ａ～１Ｋ）の製造方法。
　［Ｂ７］前記ピラー電極（５０、６０、１２６）の形成工程は、前記主面電極（３０、３２、１２４）よりも厚い複数の前記ピラー電極（５０、６０、１２６）を形成する工程を含み、前記封止絶縁体（７１）の形成工程は、前記主面電極（３０、３２、１２４）よりも厚い前記封止絶縁体（７１）を形成する工程を含む、Ｂ１～Ｂ６のいずれか一つに記載の半導体装置（１Ａ～１Ｋ）の製造方法。
　［Ｂ８］前記ピラー電極（５０、６０、１２６）の形成工程は、前記主面電極（３０、３２、１２４）を被覆する導体膜（８９）を形成する工程と、前記導体膜（８９）のうち前記主面電極（３０、３２、１２４）を被覆する部分を露出させる複数の開口（９２）を有するマスク（９０）を前記導体膜（８９）の上に形成する工程と、前記導体膜（８９）のうち複数の前記開口（９２）から露出した部分の上に導電体（９５）を堆積させる工程と、を含む、Ｂ１～Ｂ７のいずれか一つに記載の半導体装置（１Ａ～１Ｋ）の製造方法。
　［Ｂ９］前記導電体（９５）の堆積工程の後、前記マスク（９０）を除去する工程をさらに含み、前記封止絶縁体（７１）の形成工程は、前記マスク（９０）の除去工程後に実施される、Ｂ８に記載の半導体装置（１Ａ～１Ｋ）の製造方法。
　［Ｂ１０］前記端子膜（７４、７５、１３５）の形成工程は、Ａｇ系金属膜、Ａｌ系金属膜、Ｃｕ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜のうちの少なくとも１つを含む前記端子膜（７４、７５、１３５）を形成する工程を含む、Ｂ１～Ｂ９のいずれか一つに記載の半導体装置（１Ａ～１Ｋ）の製造方法。
　［Ｂ１１］前記封止絶縁体（７１）の形成工程は、複数の前記ピラー電極（５０、６０、１２６）の全域を被覆する前記封止絶縁体（７１）を形成する工程、および、複数の前記ピラー電極（５０、６０、１２６）が露出するまで前記封止絶縁体（７１）を部分的に除去する工程を含む、Ｂ１～Ｂ１０のいずれか一つに記載の半導体装置（１Ａ～１Ｋ）の製造方法。
　［Ｂ１２］前記封止絶縁体（７１）の除去工程は、研削法によって前記封止絶縁体（７１）を部分的に除去する工程を含む、Ｂ１１に記載の半導体装置（１Ａ～１Ｋ）の製造方法。
　［Ｂ１３］デバイス領域（８６）および前記デバイス領域（８６）を区画する切断予定ライン（８７）が設定された前記主面（８２）を有する前記ウエハ（８１）、および、前記デバイス領域（８６）において前記主面（８２）の上に配置された前記主面電極（３０、３２、１２４）を含む前記ウエハ構造（８０）を用意する工程と、前記封止絶縁体（７１）の形成工程後、前記切断予定ライン（８７）に沿って前記ウエハ（８１）および前記封止絶縁体（７１）を切断する工程と、をさらに含む、Ｂ１～Ｂ１２のいずれか一つに記載の半導体装置（１Ａ～１Ｋ）の製造方法。
　［Ｂ１４］前記ピラー電極（５０、６０、１２６）の形成工程は、前記デバイス領域（８６）の平面積に対して３０％以下の占有率となる総平面積を有する複数の前記ピラー電極（５０、６０、１２６）を形成する工程を含み、前記端子膜（７４、７５、１３５）の形成工程は、前記デバイス領域（８６）の平面積に対して５０％以上の占有率となる総平面積を有する前記端子膜（７４、７５、１３５）を形成する工程を含む、Ｂ１３に記載の半導体装置（１Ａ～１Ｋ）の製造方法。
　［Ｂ１５］前記ピラー電極（５０、６０、１２６）の形成工程前に前記主面電極（３０、３２、１２４）を部分的に被覆する絶縁膜（３８）を形成する工程をさらに含み、前記ピラー電極（５０、６０、１２６）の形成工程は、前記絶縁膜（３８）から間隔を空けて前記主面電極（３０、３２、１２４）の上に複数の前記ピラー電極（５０、６０、１２６）を形成する工程を含む、Ｂ１～Ｂ１４のいずれか一つに記載の半導体装置（１Ａ～１Ｋ）の製造方法。
　［Ｂ１６］前記封止絶縁体（７１）の形成工程は、前記絶縁膜（３８）を挟んで前記主面電極（３０、３２、１２４）を被覆する部分を有する前記封止絶縁体（７１）を形成する工程を含む、Ｂ１５に記載の半導体装置（１Ａ～１Ｋ）の製造方法。
　［Ｂ１７］前記絶縁膜（３８）の形成工程は、無機絶縁膜（４２）および有機絶縁膜（４３）のいずれか一方または双方を含む前記絶縁膜（３８）を形成する工程を含む、Ｂ１５またはＢ１６に記載の半導体装置（１Ａ～１Ｋ）の製造方法。
　［Ｂ１８］前記封止絶縁体（７１）の形成工程は、熱硬化性樹脂を含む前記封止絶縁体（７１）を形成する工程を含む、Ｂ１～Ｂ１７のいずれか一つに記載の半導体装置（１Ａ～１Ｋ）の製造方法。
　［Ｂ１９］前記ウエハ（８１）は、基板（７）およびエピタキシャル層（６）を含む積層構造を有し、前記エピタキシャル層（６）によって形成された前記主面（８２）を有している、Ｂ１～Ｂ１８のいずれか一つに記載の半導体装置（１Ａ～１Ｋ）の製造方法。
　［Ｂ２０］前記ウエハ（８１）は、ワイドバンドギャップ半導体の単結晶を含む前記ウエハ（８１）を含む、Ｂ１～Ｂ１９のいずれか一つに記載の半導体装置（１Ａ～１Ｋ）の製造方法。
　以上、実施形態について詳細に説明してきたが、これらは技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
１Ａ　　半導体装置
１Ｂ　　半導体装置
１Ｃ　　半導体装置
１Ｄ　　半導体装置
１Ｅ　　半導体装置
１Ｆ　　半導体装置
１Ｇ　　半導体装置
１Ｈ　　半導体装置
１Ｉ　　半導体装置
１Ｊ　　半導体装置
１Ｋ　　半導体装置
２　　　チップ
３　　　第１主面
５Ａ　　第１側面
５Ｂ　　第２側面
５Ｃ　　第３側面
５Ｄ　　第４側面
６　　　第１半導体領域（エピタキシャル層）
７　　　第２半導体領域（基板）
３０　　ゲート電極（主面電極）
３２　　ソース電極（主面電極）
３８　　アッパー絶縁膜
４２　　無機絶縁膜
４３　　有機絶縁膜
５０　　ゲートピラー電極
５１　　ゲート電極面
５２　　ゲート電極側壁
６０　　ソースピラー電極
６１　　ソース電極面
６２　　ソース電極側壁
７１　　封止絶縁体
７２　　絶縁主面
７３　　絶縁側壁
７４　　ゲート端子膜
７５　　ソース端子膜
８０　　ウエハ構造
８１　　ウエハ
８２　　第１ウエハ主面
８６　　デバイス領域
８７　　切断予定ライン
８９　　第２ベース導体膜
９０　　レジストマスク
９２　　第２開口
９５　　第３ベース導体膜（導電体）
１２４　第１極性電極（主面電極）
１２６　ピラー電極
１２７　電極面
１２８　電極側壁
１３５　端子膜

Claims (20)

  1. 　主面を有するチップと、
    　前記主面を被覆する主面電極と、
    　前記主面電極の上に間隔を空けて配置された複数のピラー電極と、
    　複数の前記ピラー電極の一部を露出させるように前記主面電極の上において複数の前記ピラー電極の間の領域を被覆する封止絶縁体と、
    　前記封止絶縁体の上において少なくとも１つの前記ピラー電極を被覆する少なくとも１つの端子膜と、を含む、半導体装置。
  2. 　複数の前記ピラー電極は、断面視において縦長柱状にそれぞれ立設されている、請求項１に記載の半導体装置。
  3. 　前記端子膜は、複数の前記ピラー電極よりも薄い、請求項１または２に記載の半導体装置。
  4. 　前記端子膜は、複数の前記ピラー電極の厚さの１／４以下の厚さを有している、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　複数の前記ピラー電極は、前記主面電極よりも厚く、
    　前記封止絶縁体は、前記主面電極よりも厚い、請求項１～４のいずれか一項に記載の半導体装置。
  6. 　複数の前記ピラー電極は、前記チップよりも厚く、
    　前記封止絶縁体は、前記チップよりも厚い、請求項１～５のいずれか一項に記載の半導体装置。
  7. 　複数の前記ピラー電極は、前記主面の平面積に対して３０％以下の占有率となる総平面積を有し、
    　前記端子膜は、前記主面の平面積に対して５０％以上の占有率となる総平面積を有している、請求項１～６のいずれか一項に記載の半導体装置。
  8. 　複数の前記ピラー電極は、Ｃｕ系金属をそれぞれ含む、請求項１～７のいずれか一項に記載の半導体装置。
  9. 　前記端子膜は、Ａｇ系金属膜、Ａｌ系金属膜、Ｃｕ系金属膜、Ｎｉ系金属膜、Ｐｄ系金属膜およびＡｕ系金属膜のうちの少なくとも１つを含む、請求項１～８のいずれか一項に記載の半導体装置。
  10. 　複数の前記ピラー電極は、電極面および電極側壁をそれぞれ有し、
    　前記封止絶縁体は、前記電極面を露出させ、前記電極側壁を被覆するように複数の前記ピラー電極を被覆している、請求項１～９のいずれか一項に記載の半導体装置。
  11. 　前記封止絶縁体は、複数の前記ピラー電極の前記電極面と１つの平坦面を形成する絶縁主面を有している、請求項１０に記載の半導体装置。
  12. 　前記チップは、側面を有し、
    　前記封止絶縁体は、前記側面と１つの平坦面を形成する絶縁側壁を有している、請求項１～１１のいずれか一項に記載の半導体装置。
  13. 　前記主面電極を部分的に被覆する絶縁膜をさらに含み、
    　複数の前記ピラー電極は、前記絶縁膜から間隔を空けて前記主面電極の上に配置されている、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 　前記封止絶縁体は、前記絶縁膜を挟んで前記主面電極を被覆する部分を有している、請求項１３に記載の半導体装置。
  15. 　前記絶縁膜は、無機絶縁膜および有機絶縁膜のいずれか一方または双方を含む、請求項１３または１４に記載の半導体装置。
  16. 　前記封止絶縁体は、熱硬化性樹脂を含む、請求項１～１５のいずれか一項に記載の半導体装置。
  17. 　前記チップは、基板およびエピタキシャル層を含む積層構造を有し、前記エピタキシャル層によって形成された前記主面を含む、請求項１～１６のいずれか一項に記載の半導体装置。
  18. 　前記エピタキシャル層は、前記基板よりも厚い、請求項１７に記載の半導体装置。
  19. 　前記チップは、エピタキシャル層からなる単層構造を有している、請求項１～１６のいずれか一項に記載の半導体装置。
  20. 　前記チップは、ワイドバンドギャップ半導体の単結晶を含む、請求項１～１９のいずれか一項に記載の半導体装置。
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