WO2003107422A1 - 半導体デバイス及びその製造方法 - Google Patents

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WO2003107422A1
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semiconductor
semiconductor elements
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semiconductor device
segments
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北畠　真
楠本　修
内田　正雄
高橋　邦方
山下　賢哉
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松下電器産業株式会社
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Abstract

　半導体モジュールは、ＳｉＣ基板上に、個別に動作することが可能なセグメント１（半導体素子）を備えている。セグメント１は、ＳｉＣ基板の主面側に設けられたソース電極パッド２及びゲート電極パッド３と、ＳｉＣ基板の裏面側に設けられたドレイン電極パッドとを備えている。相隣接するセグメント１同士間を電気的に分離するためのトレンチ，ショットキーダイオード等の素子分離領域を備えている。検査で良品であることが確認されたセグメント１の電極パッド２，３のみが電極端子４１，４３に接続されている。

Description

明糸田書 半導体デパイス及びその製造方法
技術分野
本発明は、 炭化珪素 （S i C) , G a N, ダイヤモンド等のワイ ドバン ドギヤ ップ半導体により構成される半導体素子を多数備えた半導体デバイスに関する。
背景技術
従来より、 半導体パワーデバイスは、 大電流を制御し低損失を実現する必要か ら、 広い面積を必要としていた。 例えば、 4ィンチ以上の大きさを有する S i ゥ ェハ全体に、 多数の半導体素子である縦型 M I S F E Tを集積してなる単一のパ ヮーデバイスが市販されている （例えば、 文献： 電気学会高性能高機能パワーデ バイス ' パワー I C調査専門委員会編、 「パワーデバイス ' パワー I Cハンドブ ック」 、 コロナ社、 1 9 9 6年 7月 30 日、 p . 4参照） 。 多数の縦型 M I S F ETを集積して 1つのパワーデバイスを構成しているのは、 電流が流れる領域を 分散させて、 発熱部の集中を回避するためである。
一方、 炭化珪素 （S i C) , G a N, A 1 N等の III 族窒化物、 ダイヤモンド などのワイ ドバンドギャップ半導体を用いて構成されるワイ ドパンドギャップ半 導体デバイスは、 材料物性的に高速動作 · 高耐圧 ·低損失が期待されることから 、 実用化のための研究 · 開発が進んできている。
なお、 「S i C」 で表わされる炭化珪素は、 「Si:C」 で表される Cを微量 （ 数％以下） 含んだシリ コンとは、 物理的， 化学的性質が異なる材料である。 解決課題
しかしながら、 上述のようなワイ ドバンドギャップ半導体材料は、 欠陥の少な いウェハを得るのが困難であるという不具合がある。
例えば炭化珪素 （S i C) を用いる場合、 炭化珪素ウェハ上にヱピタキシャル 成長させた薄膜をチャネル層として利用して縦型 M I S F E Tを形成するが、 従 来から用いられている S i Cウェハは、 結晶欠陥でもあるマイク口パイプと呼ば れる貫通欠陥を多く有している。 ェピタキシャル成長された薄膜中に、 マイクロ パイプから引き継がれる欠陥が M I S F E Tやダイォードなどの半導体素子の重 要な部分に存在していると、 絶縁破壊の原因となり、 絶縁耐圧などの仕様を満た すことができない。 従来から用いられている S i Cウェハのマイクロパイプ密度 は、 数十個 Z c m 2 以上存在しているため、 1 0 m m 2 以上の面積を有するパヮ —デバイスを作成した場合、 1つのパワーデバイスに必ず数個以上のマイクロパ イブを確率的に含むこととなる。 したがって、 1 0 m m 2 以上の面積を有する S i Cデバイス、 特に比較的大きな電流を扱うパワーデバイスを S i Cウェハ上に 作成したときには、 マイク口パイプが存在している領域で絶縁破壊を起こすため 、 そのような S i Cデバイスの歩留まりが殆どゼロになるという不具合があった また、 S i C以外の G a N , A 1 N等の III 族窒化物や、 ダイヤモンドなどの ワイ ドバンドギャップ半導体のウェハも、 様々な結晶欠陥を高密度で含んでおり 、 上記 S i Cウェハの場合と同様に、 結晶欠陥による歩留まり低下の不具合があ つた。 発明の開示
本発明の目的は、 ワイ ドバンドギャップ半導体を用いつつ、 高い歩留まりを確 保し、 低コス トで製造することが可能な半導体デバイス及びその製造方法を提供 することにある。
本発明の半導体デバイスは、 ワイ ドバン ドギャップ半導体層を用い、 互いに独 立して動作することが可能な複数の半導体素子のうち， 特定半導体素子の各電極 パッ ドと電極端子とを互いに電気的に接続して、 特定半導体素子が互いに並列に 動作するものである。
これにより、 欠陥が多いワイ ドパンドギャップ半導体を用いつつ、 全体として 1つの機能を発揮する半導体デバイスを高い歩留まりで得ることができる。 特に、 複数の半導体素子を、 共通の基板上に形成しておいて、 特定半導体素子 以外の半導体素子は、 動作させないでおく ことにより、 検査で良品となったもの だけを使用することにより、 欠陥によって不良と判定されたものを除いて半導体 デバイスを構成することができるので、 高い歩留まりを実現することができる。 特定半導体素子の個数を一定値に定めておく ことが好ましい。
複数の半導体素子同士の間を電気的に分離するためのショ ッ トキ一ダイォード として機能する素子分離領域を備えることにより、 半導体素子が M I S F E Tで ある場合には、 インパータを構成することができる。
本発明の半導体デバイスの製造方法は、 ワイ ドバンドギャップ半導体からなる 活性領域を有し、 互いに独立して動作することが可能な複数の半導体素子を形成 しておいて、 検査によって動作が良好であることが確認された特定半導体素子の 各電極パッ ドをそれぞれ電極端子に接続しておいて、 特定半導体素子を 1つのパ ッケージに組み込む方法である。
この方法により、 欠陥率の高いワイ ドバンドギャップ半導体を用いつつ、 パヮ —デバイスなどとして機能する半導体デバイスを現実的な歩留まりで製造するこ とが可能である。 図面の簡単な説明
図 1は、 第 1 の実施形態に係る半導体モジュールの要部を示す上面図である。 図 2は、 第 1の実施形態の半導体モジュールにおける相隣接するセグメントの 一部の構造を示す断面図である。
図 3は、 第 1の実施形態の半導体モジュールにおけるセグメントの一部におけ るゲート電極， ソース電極， 不純物拡散層などの平面形状を示す平面図である。 図 4 ( a ) 〜 （ c ) は、 第 1の実施形態の半導体モジュールの製造工程を示す 平面図である。
図 5 ( a ) , ( b ) は、 それぞれ順に、 第 2の実施形態に係る半導体モジユー ルの要部を示す上面図、 及び半導体モジュール中のショ ッ トキ一ダイォードの断 面図である。
図 6は、 第 3の実施形態に係る半導体モジュールの要部を示す上面図である。 図 7は、 第 4の実施形態の半導体モジュールにおける相隣接するセグメントの 一部の構造を示す断面図である。 最良の実施形態
図 1は、 第 1の実施形態に係る半導体モジュール （半導体デバイス） の要部を 示す上面図である。 図 1に示すように、 本実施形態の半導体モジュールは、 S i C基板上にサイズが 1 . 5 m m X 1 . 5 m m ( 2 . 2 5 m m 2 ) のセグメント 1 (半導体素子） を多数 （本実施形態では 9個） 設けて形成されたチップ 5を備え ている。 各セグメント 1は、 S i C基板の主面側に設けられたソース電極パッ ド 2及びゲート電極パッ ド 3と、 S i C基板の裏面側に設けられたドレイン電極パ ッ ド （図示せず） とを備えている。
各セグメント 1は、 電流容量 2 ( A ) を有しており、 動作時に 1セグメント当 たりに流れる電流は、 直流換算で 2 ( A ) である。 後述する図 2に示すように、 相隣接するセグメント 1同士間の素子分離は、 S i C基板 2 0の主面側において セグメント 1同士の境界領域をエッチングしてトレンチ T reを形成し、 各セグメ ントをメサ構造にすることにより行われている。 相隣接するセグメント 1同士間 の間隔 dを 1 0 μ m以上にすることにより、 耐圧 6 0 0 Vが確保され、 個別に動 作することが可能なセグメント 1を共通の S i C基板 2 0上に複数個設けること ができた。
図 2は、 相隣接するセグメントの一部の構造を示す断面図である。 図 3は、 セ グメン トの一部におけるゲート電極， 'ソース電極， 不純物拡散層などの平面形状 を示す平面図である。
図 2に示すように、 本実施形態の半導体モジュールは、 高濃度の n型不純物を 含む主面が （ 0 0 0 1) オフ面である S i C基板 2 0 ( 6 H - S i C基板） と、 S i C基板 2 0の上に形成されたェピタキシャル層 （活性領域） 内に設けられた 低濃度の n型不純物を含む n— S i C層 2 3 (ドリ フ ト領域） と、 ェピタキシャ ル層の上に設けられたゲート絶縁膜 2 6及ぴその上のゲート電極 2 7 と、 ェピタ キシャル層の上にゲ一ト電極 2 7を囲むように設けられたソース電極 2 8 と、 S i C基板 2 0の下面に設けられたドレイン電極 2 9と、 ェピタキシャル層のうち ソース電極 2 8の下方に位置する領域からゲート電極 2 7の端部下方に位置する 領域に P型不純物をドープして形成された P— S i C層 2 4と、 ェピタキシャル 層のうちソース電極 2 7の端部下方からグート電極 2 7の端部下方に亘る領域に 高濃度の n型不純物をドープして形成されたソース領域 2 5と、 ェピタキシャル 層の表面部のうちゲート電極 2 7の下方に位置する領域に低濃度の ϊΐ型不純物を 導入して形成されたチャネル領域 2 1 とを備えている。
図 3に示すように、 ゲート電極 2 7は、 縦方向及ぴ横方向に一定間隔に設けら れた開口を有しつつ連続的につながる単一の部材である。 一方、 ソース電極 2 8 は、 ゲート電極 2 7の開口中に孤立して設けられた多数の部材である。 そして、 ソース領域 2 5はソース電極 2 8の周囲を平面的に囲んで、 ゲート電極 2 7の下 方領域とオーバーラップしている。 つまり、 各ソース領域 2 5からゲート電極 2 7の一部に亘る領域にセル M I S F E Tが形成される。 1つのセル M I S F E T の大きさは、 数十 μ m 2 オーダーである。
また、 ェピタキシャル層の上には、 B P S G膜からなる第 1層間絶縁膜 3 3と 、 ソース配線 3 0及ぴゲート配線 3 1 とが設けられている。 ソ一ス配線 3 0は、 第 1層間絶縁膜 3 3を貫通するプラグ 3 0 aを介して各ソース電極 2 8 と接続さ れ、 グート配線 3 1は、 第 1層間絶縁膜 3 3を貫通するプラグ 3 1 aを介してゲ ート電極 2 7と接続されている。 さらに、 第 1層間絶縁膜 3 3の上には、 B P S G膜からなる第 2層間絶縁膜 3 4が設けられている。 そして、 ソース電極パッ ド 2とグート電極パッ ド 3とは第 2層間絶縁膜 3 4の上に形成されており、 ソース 電極パッ ド 2は、 第 2層間絶縁膜 3 4を貫通するプラグ 2 aを介してソース配線 3 0に接続され、 ゲート電極パッ ド 3は、 第 2層間絶縁膜 3 4を貫通するプラグ 3 aを介してゲート配線 3 1に接続されている。 プラグ 2 aは図 1に示すソース 電極パッ ド 2の下方に位置する領域にのみ形成されているが、 本実施形態では、 全てのソース電極 2 8に接続されるソース配線 3 0が、 プラグ 2 aを介してソー ス電極パッ ド 2に接続されている。 また、 プラグ 3 aは図 1に示すゲート電極パ ッ ド 3の下方にのみ形成されているが、 ゲート電極 2 7は、 全体が連続した 1つ の部材であるので、 ゲート電極パッ ド 3は全てのゲート配線 3 1に接続されてい る必要はない。 また、 S i C基板 2 0の裏面上には、 S i C基板 2 0にォ一ミツ ク接触する ドレイン電極パッ ド （ドレイン電極） 2 9が設けられている。 そして 、 チップ 5の上面において、 第 2層間絶縁膜 3 4のうちソース電極パッ ド 2又は ゲート電極パッ ド 3によって覆われていない領域と、 ソ一ス電極パッ ド 2及ぴゲ 一ト電極パッ ド 3の端部とは、 シリコン窒化膜からなるパッシベーション膜 3 6 によって覆われている。
さらに、 第 2層間絶縁膜 34, 第 2層間絶縁膜 3 3, ェピタキシャル層を順次 貫通して、 S i C基板 2 0のある深さまで達する トレンチ Treが設けられており 、 この トレンチ Treによって、 半導体モジュールが 9個のセグメント 1に区画さ れている。
この半導体モジュールの各セグメント 1をオンする時には、 ゲート電極 2 7に 5 V程度の電圧を印加して、 ソース電極 2 8を接地し、 ドレイン電極パッ ド 2 9 に 6 0 0 V程度の電圧を印加する。 そして、 ソース電極 2 8から供給されるキヤ リア （本実施形態においては、 電子） がソース領域 2 5からチャネル領域 2 1を 通って、 n— S i C層 2 3 , S i C基板 2 0に流れ、 ドレイン電極パッ ド 2 9に 達する。
本実施形態の半導体デバイス (半導体モジュール） においては、 1つのセグメ ント 1全体が共通のゲ一トバイアスとソース · ドレイン電極間の電圧とによって 動作して、 単一の DM〇 Sデバイスとして機能する。 そして、 本実施形態の各セ グメント 1は、 S i C基板の主面側から裏面側にキヤリァが走行する縦型半導体 素子であり、 いわゆる AC CUF ET (Accumulation Mode F ET) として機能 する。
そして、 本実施形態の特徴は、 半導体モジュール中の複数のセグメント （半導 体素子） について、 正常に動作するか否かの検査を行ない、 正常に動作しないセ グメン トは使用せず、 かつ、 使用するセグメント （特定半導体素子） の個数を一 定値にする点にある。 ただし、 正常に動作するセグメントをすベて特定半導体素 子として用いて半導体デバイスを構成してもよい。 図 1に示す例では、 特定半導 体素子であるセグメントを 7つに限定し、 正常に動作しないセグメント 1 ' と、 正常に動作しても余剰となるセグメント 1 " とは使用しない。 したがって、 図 1 に示すように、 各セグメント 1， 1 ' , 1 " について共通のドレイン電極パッ ド 2 9は、 ドレイン電極端子 4 2にダイボンドによって接続されているが、 7つの 正常に動作するセグメント 1についてのみワイヤボンドを行ない、 セグメント 1 ' , 1 " にはワイヤポンドを行わない。 つまり、 セグメント 1の各ソース電極パ ッ ド 2のみが、 0. 3 πιπι φのワイヤ 6 (アルミニウム製） によってソース電極 端子 4 1に接続され、 セグメント 1の各ゲート電極パッ ド 3のみが、 0. 2 5 m πι φのワイヤ 7 (アルミニウム製） によってゲート電極端子 4 3に接続されてい る。 そして、 各部材は、 図中破線に示す封止樹脂内に封止されて、 1つのパッケ ージに組み込まれている。
ただし、 特定半導体素子以外の半導体素子 (本実施形態におけるセグメント 1 ， ， 1 " ) の電極パッ ド 2 , 3 , 2 9のうち少なく とも 1つの電極パッ ドが電極 端子 4 1 , 4 2 , 4 3 と接続されていなければ、 半導体素子 （セグメント） は動 作しないので、 本発明の効果を発揮することができる。
図 4 ( a ) 〜 （c ) は、 本実施形態の半導体モジュールの製造工程を示す平面 図である。
まず、 図 4 ( a ) に示す工程で、 2ィンチ径の S i Cウェハ中の多数のモジュ ール用領域 Modに、 図 2及び図 3に示すような構造を有するセル M I S F E Tを 形成する。 図 4 ( a ) には示されていないが、 この時点で、 モジュール用領域 M odは、 トレンチ Treによって多数のセグメント 1 (本実施形態では、 9個のセグ メント） に区画されている。
次に、 図 4 (b ) に示す工程で、 ダイシングによって、 S i Cウェハから 3 X 3 = 9個のセグメント 1を含むモジュール用領域 Modをチップ 5として切り出す 。 そして、 各チップ 5について、 各セグメント 1の動作を確認する。 その結果、 9個のセグメント 1中に、 動作しないセグメントが 1個含まれることが確認され た。 この動作不良は基板に含まれるマイク口パイプによるものと考えられる。 次に、 図 4 ( c ) に示す工程で、 チップ 5の ドレイン電極パッ ド 2 9をドレイ ン電極端子 4 2上にダイボンディングを行い、 正常に動作しないセグメント 1 ' と、 正常に動作するが余剩となるセグメント 1 " とにはワイヤボンドを行わず、 結線されないまま残し、 残りの 7個のセグメント 1についてのみ結線し、 パワー デバイスとしてパッケージングした。 このとき、 各々のセグメント 1に対して、 0. 3 πιπι ψのワイヤ 6 (アルミニウム製） を一本ずつ直接ソース電極パッ ド 2 とソース電極端子 4 1間にボンディングする。 また、 0. 2 5 mm φのワイヤ 7 (アルミニウム製） を用い、 同じ列に配置された複数のセグメント 1のゲ一ト電 極パッ ド 3を直列につなぎ、 ゲート電極パッ ド 3とゲート電極端子 4 3間をボン デイングする。
その後、 ソース電極端子 4 1 , ドレイン電極端子 4 2及ぴゲート電極端子 4 3 の各端部を露出させた状態で、 汎用の封止樹脂 （図 4 ( c ) に示す破線参照） 内 に各部材を封止することにより、 樹脂封止パッケージと しての半導体デバイス （ 半導体モジュール) が完成する。
本実施形態の半導体モジュールは、 電流定格 1 5 (A) を有し、 耐圧 6 0 0 V のパワーデバイスとして機能し、 複数の M I S F ET (セグメント） が並列動作 するようにして電流を流しているが、 特定の M I S F E Tに電流が集中すること がなく、 安定な動作が確認された。 また、 共通の S i C基板上に形成された複数 の M I S F ETのうち、 特性検査を行うことにより正常に動作したもののみを選 択してワイヤボンディングを行っているので、 ワイ ドパンドギヤップ半導体を用 いて、 高い歩留まりを確保しつつ、 低コス トで製造することができる， 半導体モ ジュールを得ることができる。
また、 ボンディングされた複数のセグメントのうちの一つが破壊した場合、 3 0 (A) を超える過電流が一時的に流れると、 0. 3πιιη φのワイヤ 6がヒユー ズ部材として機能して溶断するので、 過電流が流れ続けることはなかった。 した がって、 本実施形態の半導体モジュールがフ ールセーフの信頼性を有すること が確認できた。
本実施形態によると、 1つの樹脂封止パッケージとして設けられた半導体モジ ユール （半導体デバイス） において、 複数のセグメント 1 , 1 ' ， 1 " (半導体 素子） のうち、 正常に動作しないセグメン ト 1 ' は、 ワイヤボンディングをせず に使用しないようにしているので、 マイク口パイプなどの結晶欠陥がなく良好な 電気的特性を有する複数のセグメント 1 (特定半導体素子） だけを並列動作させ て、 半導体モジュールを iつのパワーデバイスとして機能させることができる。 したがって、 ワイ ドパンドギャップ半導体を用いて、 大電流を制御し低損失を実 現する半導体モジュールを、 高い歩留まりを確保しつつ、 低コス トで製造するこ とができる。 例えば、 ウェハのマイク口パイプ密度が 1 0個/ c m 2 であると、 面積が 1 0 0 m m 2 程度の半導体デバイス （半導体モジュール） 中には確率的に 1 0個のマ イク口パイプが含まれることとなり、 高い歩留まりは期待できない。 ところが同 じマイク口パイプ密度であっても、 半導体モジュールを複数の小面積のセグメン トに区画して、 個別に動作が可能な面積 1 m m 2 のセグメント 1 0 0個からなる 半導体モジュールを設けると、 1 0 0個中の 1 0個がマイク口パイプを含むのみ で、 残りの 9 0個は正常に動作することになる。 したがって、 半導体モジュール の歩留まりを高く維持することができる。
さらに、 実際に使用するセグメン ト （特定半導体素子） の個数を 9 0個よりも 少ない一定の個数 （たとえば 8 5個） に決めておくことにより、 つまり、 経験的 にわかつている欠陥の平均密度から予想されるセグメントの平均的な不良数より も少ない個数のセグメントを使用することで、 さらに歩留まりの向上を図ること ができる。 その場合には、 良品でありながら使用しないセグメントが全体として の歩留まりを低下させることにもなるが、 それも考慮した上で、 経験的に最も歩 留まりが高くなる個数のセグメン トを使用するようにすればよい。
本実施形態においては、 エッチングによって形成されたトレンチ T re (素子分 離領域） によって、 各セグメントがメサ構造を有していることで、 互いに電気的 干渉が阻止されて個別に動作が可能に構成されている場合を示したが、 それに限 定されず、 イオン打ち込みにより形成された p型領域から構成されたガードリ ン グ等によって、 各セグメント 1同士の電気的干渉を阻止する構造にしてもよい。 また、 本実施形態においては、 各セグメント 1は、 共通の S i C基板 2 0に形 成されており、 物理的には分離されていないが、 図 4 ( b ) に示す工程で、 S i Cウェハをセグメント 1ごとに分離しておいて、 検査の結果、 正常なセグメント 1のみを選別しておいて、 図 4 ( c ) に示す工程で共通のドレイン電極端子上に ダイボンドするようにしてもよレ、。
また、 セグメントごとに検査する代わりに、 個別のセル M I S F E Tごとに正 常に動作するか否かを検査して、 正常に動作しないセル M I S F E Tや余剰のソ ース配線をレーザ等によって切断する （ヒューズ配線） ような構成も可能である 。 たとえば、 図 2に示す第 2層間絶縁膜 3 4を形成する前に、 ゲート配線 2 8 , ソース配線 3 0及ぴドレイン電極パッ ド 2 9から検査用電圧を印加して、 各セル M I S F E Tの動作を検査しておいて、 正常に動作しないセル M I S F E T, 余 剰のセル M I S F ETのソース配線 3 0をレーザによって切断することが可能で ある。 この場合には、 チップ 5を複数のセグメントに区画する必要はないので、 トレンチ Treを形成する必要もない。 したがって、 ト レンチ Treが不要なので、 本実施形態に比べて、 チップ 5全体を小型化することが可能である。 その場合、 ソース配線がソース電極パッ ドに接続されるセル M I S F E Tが特定の半導体素 子である。
なお、 本発明の半導体モジュールの各セグメントが、 本実施形態のような AC CUF E Tとして機能する M I S F E Tである必要はない。 たとえば、 国際出願 P CT/ J P 0 1 /0 7 8 1 0号の図 9 ( a ) , (b) や図 1 0に示される構造 を有する M I S F ETであってもよいし、 ェピタキシャル層に形成したト レンチ にゲート絶縁膜ゃゲート電極を埋め込んだ構造を有する M I S F ETであっても よい。 一第 2の実施形態一
図 5 (a ) ， （b) は、 それぞれ順に、 第 2の実施形態に係る半導体モジュ一 ル （半導体デバイス） の要部を示す上面図、 及び半導体モジュール中のショ ッ ト キーダイォードの断面図である。
図 5 ( a ) , (b ) に示すように、 本実施形態の半導体モジュールは、 S i C 基板上にサイズが 2 mmX 2 mm ( 4 mm2 ) の M I S F ETとして機能する 3 つのセグメント 1 と、 サイズが 2 mm X 2 mm (4 mm2 ) のショッ トキ一ダイ ォ一ドとして機能する 3つのセグメント 8 とを備えている。 本実施形態において は、 3つのセグメ ン ト 1 (M I S F ET) と、 3つのショ ッ トキーダイオード （ セグメン ト 8 ) とが、 全て特定半導体素子である。 M I S F E Tとして機能する セグメント 1は、 S i C基板の主面側に設けられたソース電極パッ ド 2及ぴゲ一 ト電極パッ ド 3と、 S i C基板の裏面側に設けられたドレイン電極パッ ド （図示 せず) とを備えている。 また、 ショ ッ トキーダイォードとして機能するセグメン ト 8は、 図 5 (b ) に示すように、 S i C基板 2 0上に設けられた低濃度の n型 不純物を含むェピタキシャル層と、 ェピタキシャル層の上面にショッ トキ一接触 するショ ッ トキ一電極パッ ド 3 7と、 S i C基板 2 0の裏面にォ一ミ ック接触す るォーミック電極パッ ド 3 8 とを備えている。 M I S F ETとして機能するセグ メント 1の構造は、 図 2 , 図 3に示す通りである。 M I S F E Tとして機能する 1つのセグメント 1は電流容量 1 0 (A) を有しており、 1セグメントあたり動 作時に流れる電流は、 直流換算で 1 0 (A) であった。 また、 ショッ トキーダイ ォ一ドとして機能する 1つのセグメント 8は、 電流容量 1 0 (A) を有しており 、 1セグメントあたり動作時に流れる電流は、 直流換算で 1 0 (A) であった。 そして、 本実施形態においては、 1つのウェハには M I S F E Tとして機能す るセグメント 1のみを多数形成し、 別のウェハにはショ ッ トキーダイォードとし て機能するセグメント 8のみを多数形成する。 そして、 ウェハの状態で各セグメ ント 1 , 8の特性検査を行った後、 ダイシングを行うことによ り、 各々のチップ が 1つのセグメント 1又は 8を含むように切り出し、 正常に動作するセグメント 1を含むチップ 3個と、 正常に動作するセグメント 8を含むチップ 3個とを、 図 5に示すように、 ドレイン電極端子 4 2上にダイボンディングにより搭載する。 そして、 各セグメント 1において、 0. 3mm φのワイヤ 6 (アルミニウム製） が一本ずつ直接ソース電極パッ ド 2とソース電極端子 4 1 との間にボンディング されている。 同様に、 各セグメント 8において、 0. 3πιπι φのワイヤ 6 (アル ミニゥム製） がー本ずつ直接ショ ッ トキ一電極パッ ド 3 7とソース電極端子 4 1 との間にボンディングされている。 また、 0. 2 5πιπι φのワイヤ 7 (アルミ二 ゥム製） により、 同じ列に配置された複数のセグメント 1のゲート電極パッ ド 3 が直列に接続され、 さらに、 端部のセグメント 1のゲート電極パッド 3とゲート 電極端子 4 3 との間がワイヤ 7によって接続されている。 さらに、 ソース電極端 子 4 1 , ドレイン電極端子 4 2及びゲ一ト電極端子 4 3の各端部を露出させた状 態で、 汎用の封止樹脂 （図 5 (a ) に示す破線参照） 内に各部材を封止すること により、 樹脂封止パッケージとしての半導体モジュールが設けられている。
本実施形態の半導体モジュール （パワーモジュール） は、 電流定格 3 0 (A) を有し、 耐圧 6 0 0 Vのパワーモジュールとして機能している。 そして、 複数の M I S F E T (セグメント 1 ) 及びシヨ ッ トキーダイォ—ド (セグメント 8 ) が 並列動作するように電流が流されるが、 特定の M I S F E T又はシヨ ッ トキーダ ィオードに電流が集中することがなく、 安定な動作が確認されている。 また、 複 数の M I S F E T及びショ ッ トキ一ダイォードのうち、 特性検査を行うことによ り正常に動作したチップのみを選択してダイボンディングを行っているので、 S i C基板を用い、 高い歩留まりを確保しつつ、 低コス トで製造することができる 半導体モジュールを得ることができた。
また、 ボンディングされた複数の M I S F E T (セグメント 1 ) 及びシヨ ッ ト キーダイオード （セグメント 8 ) のうちの 3が破壊した場合、 3 0 ( A ) を超 える過電流が一時的に流れると、 0 . 3 m m φのワイヤ 6がヒューズ部材として 機能して溶断するので、 過電流が流れ続けることはなかった。 したがって、 本実 施形態の半導体モジュールがフェールセーフの信頼性を有することが確認できた 本実施形態においては、 M I S F E Tを含むチップ 3個とショ ッ トキ一ダイォ 一ドを含むチップ 3個により構成される半導体モジュールを示したが、 素子数に 限定はなく、 電流定格に合わせて適宜設定すればよい。
また、 第 1の実施形態及び第 2の実施形態において、 複数のセグメント 1又は 8と、 各電極端子 4 1 , 4 2 , 4 3 とが、 一定値を越える電流が流れた場合に溶 断する材料からなる接続部材 (ワイヤなど) によって接続されていることが好ま しい。 この場合、 複数のセグメント 1又は 8のうちの一つが絶縁破壊等によりシ ョート状態になった場合でも、 一定値を越える電流により、 ショート状態のセグ メントと電極端子とを接続する接続部材が溶断して電流が遮断されるので、 この 接続部材がヒユーズとして機能し、 ショート状態のセグメントはオープン状態と なって流れる電流がゼロとなる。 したがって、 半導体モジュールに流れる過電流 が押さえられるため、 半導体モジュールにより制御されている機器本体に過電流 が流れることを防止することができる。 よって、 過電流により機器本体に悪影響 を及ぼすことがなく、 フェイルセーフの要件を満たし、 信頼性に優れた半導体モ ジュールを提供することができる。 これは、 例えば、 数十 （A ) 以上の大電流を 制御する必要がある、 電気自動車 （H E V ) のモータを駆動するインバータに用 いる半導体モジュール等において有効である。 一定値を越える電流が流れた場合に溶断する材料としては、 金属、 導電性高分 子膜等が挙げられるが、 この中では、 金属であることが特に好ましい。 用いるこ とができる金属としては、 Mg， A 1 , A u , A g， C u, P b , S n等が挙げ られる。
ここで、 1つの半導体デバイスにおいて、 各セグメント 1， 8が切断されずに 共通の S i C基板 2 0上に、 互いに電気的に干渉しないように素子分離された状 態でつながつていてもよい。 このよ うにすると、 第 1の実施形態と同様に、 各セ グメント 1， 8のうち使用されないセグメントが存在することになるが、 各セグ メン ト 1 , 8を 1つの ドレイン電極端子 4 2にダイボンドする工程が簡略化され るという利点がある。 一第 3の実施形態一
図 6は、 第 3の実施形態に係る半導体モジュール （半導体デバイス） の要部を 示す上面図である。
図 6に示すように、 本実施形態の半導体モジュールは、 S i C基板上にサイズ が 2 m m X 2 m m (4mm2 ) の M I S F ETと して機能する 3つのセグメ ン ト 1 と、 サイズが 2 mm X 2 mm ( 4 mm2 ) のショ ッ トキ一ダイォードとして機 能する 3つのセグメント 8とを備えている。 M I S F ETとして機能するセグメ ント 1は、 S i C基板の主面側に設けられたソース電極パッ ド 2及ぴゲート電極 パッ ド 3 と、 S i C基板の裏面側に設けられたドレイン電極パッ ド （図示せず） とを備えている。 また、 ショッ トキーダイオードとして機能するセグメント 8は 、 ェピタキシャル層の上面にシヨ ッ トキー接触するシヨ ッ トキー電極パッ ド 3 7 と、 S i C基板の裏面にォーミ ック接触するォーミ ック電極パッ ド 3 8 とを備え ている。 M I S F ETとして機能するセグメント 1の構造は、 図 2 , 図 3に示す 通りである。 ショ ッ トキーダイオードとして機能するセグメント 8の構造は、 第 2の実施形態における図 5 (b ) に示す通りである。 M I S F ETとして機能す る 1つのセグメント 1 と、 ショ ッ トキーダイオードとして機能する 1つのセグメ ン ト 8 との各電流容量や 1セグメン トあたり動作時に流れる電流は、 第 2の実施 形態と同じである。 本実施形態の半導体モジュールが第 2の実施形態と異なる点は、 ワイヤボンデ ィングでなくボールボンディングを用いた点である。 M I S F E Tとして機能す る各セグメント 1のソース電極パッ ド 2とソース電極端子 4 1上に、 0. 3 mm φのボール 9 (アルミニウム製） が設置され、 これらのボール 9に金属板 1 0を 押しつけ超音波接着することによりボンディングが行われている。 同様に、 ショ ッ トキ一ダイォードとして機能する各セグメント 8のショッ トキー電極パッ ド 3 7とソース電極端子 4 1上に、 0. 3πιπι ψのボール 9 (アルミニウム製） が設 置され、 これらのボール 9に金属板 1 0を押しつけ超音波接着することによりボ ンデイングが行われている。 また、 各セグメント 1のゲート電極パッド 3 とゲー ト電極端子 4 3上に、 0. 2 5 mm φのボール 1 1 (アルミニウム製） が設置さ れ、 これらのボール 1 1に金属板 1 2を押しつけ超音波接着することによりボン ディングが行われている。 その後、 各部材が封止樹脂 （図 6に示す破線参照） 内 に封止されて、 1つのパッケージに組み込まれている。
本実施形態の半導体モジュールは、 電流定格 3 0 (A) を有し、 耐圧 6 0 0 V のパワーモジュールとして機能し、 複数の M I S F E T及ぴショ ッ トキ一ダイォ ードが並列動作するようにして電流が流される。 このとき、 特定の M I S F E T
(セグメン ト 1 ) 及ぴショ ッ トキーダイオー ド （セグメ ン ト 8) に電流が集中す ることがなく、 安定な動作を行なうことが確認された。
また、 第 2の実施形態と同様に、 各々ウェハに形成された複数の M I S F E T
(セグメント 1 ) 及ぴショ ッ トキーダイオード （セグメント 2) のうち、 特性検 査を行うことにより正常に動作したものを含むチップのみを選択してダイボンデ ィングを行っているので、 S i C基板を用い、 高い歩留まりを確保しつつ、 低コ ス トで製造することができる半導体モジュールを得ることができた。
また、 ボンディングされた複数の M I S F ET (セグメント 1 ) 及ぴシヨ ッ ト キ一ダイオード （セグメント 2) のうちの一つが破壊した場合、 3 0 (A) を超 える過電流が一時的に流れると、 0. 3 mm φのボール 9がヒューズ部材として 機能して溶断するので、 過電流が流れ続けることはなかった。 したがって、 本実 施形態の半導体モジュールがフェールセーフの信頼性を有することが確認できた 一定値を越える電流が流れた場合に溶断する材料としては、 金属、 導電性高分 子膜等が挙げられるが、 この中では、 金属であることが特に好ましい。 用いるこ とができる金属としては、 M g , A 1 , A u， A g , C u , P b , S 11等が挙げ られる。
なお、 本実施形態においては、 M I S F E Tとして機能する 3つのセグメント 1 と、 ショ ッ トキ一ダイォードとして機能する 3つのセグメント 8とによって半 導体モジュールを構成したが、 半導体モジュール （半導体デバイス） 中のセグメ ント数に限定はなく、 電流定格に合わせて適宜設定することができる。 一第 4の実施形態一
図 7は、 第 4の実施形態の半導体モジュール （半導体デバイス） における相隣 接するセグメントの一部の構造を示す断面図である。 本実施形態における平面構 造は、 基本的には図 1 と同じである。
図 2に示すように、 本実施形態の半導体モジュールは、 図 2に示す第 1の実施 形態に係る半導体モジュールと同様の構造を有するセグメント 1を有している。 本実施形態の半導体モジュールの特徴は、 第 1の実施形態と異なり、 素子分離 領域が トレンチではなく、 ショ ッ トキ一ダイォードによって構成されている点で ある。 すなわち、 本実施形態においては、 相隣接するセグメント 1同士の間の素 子分離は、 エッチングによりメサ構造を形成することに代えて、 相隣接するセグ メント 1同士の間にシヨ ッ トキーダイォード 4 5として機能する領域を形成する ことにより行われている。
具体的には、 S i C基板 2 0の主面側において、 セグメント 1 (M I S F E T ) から間隔 1 0 μ mを隔てて、 1 0 0 μ m幅の N i膜を各セグメント 1の境界部 に沿つて蒸着することにより、 ェピタキシャル層とショ ッ トキー接触するショ ッ トキ一電極 4 0が設けられている。 つまり、 このショ ッ トキー電極 4 0は、 各セ グメント 1 (M I S F E T ) を囲むように配置されており、 ショ ッ トキ一ダイォ ード 4 5により、 相隣接するセグメント 1同士が電気的に分離されている。 また 、 ェピタキシャル層内におけるショ ッ トキ一電極 4 0の両端部下方に位置する領 域には、 p型不純物を含む絶縁用拡散層 4 2が設けられている。 ここで、 本実施形態においても、 第 1の実施形態と同様に、 各セグメント 1は 、 数 mから数十 μ m角程度の大きさのセル M I S F E Tを数百個以上並列に配 置することにより構成されている。 数百個以上のセル M I S F ETのソース電極 2 8は、 ソース配線 3 0, 各プラグ 30 a , 2 a及ぴソース配線 30を介してソ ース電極パッ ド 2に接続され、 数百個以上のセル M I S F E Tのゲート電極 2 7 は各プラグ 3 1 a , 3 a及ぴゲート配線 3 1を介してゲート電極パッ ド 3に接続 されている。
そして、 第 1層間絶縁膜 3 3の上には、 ゲート配線 4 1が設けられており、 ゲ 一ト配線 4 1はプラグ 4 1 aを介してショ ッ トキ一電極 4 0に接続されるととも に、 プラグ 2 aを介してソース電極パッ ド 2に接続されている。 つまり、 ショ ッ トキ一電極 40は、 セグメント 1 (M I S F ET) の内部のソース電極 2 8 と電 気的に接続されている。
本実施形態の半導体モジュールは、 基本的には、 第 1の実施形態と同様の効果 を有する。 しかも、 M I S F ETとして機能するセグメント 1の内部において、 ショ ッ トキ一電極 40 とソース電極 28 とが電気的に接続されているので、 セグ メント 1 (M I S F E T) とショ ッ トキ一ダイオード 4 5とが半導体モジュール 中で並列に接続されていることになり、 ィンパータモジュールとして小型化 ·低 コス ト化を実現することができる。 特に、 ショ ッ トキー電極 4 0のエッジ部下方 に絶縁用拡散層 4 2が形成されていると、 絶縁耐圧がより高く設定でき、 さらに 好ましい。
そして、 以下の理由により、 共通の基板 （S i C基板 2 0) に設けられた複数 のセグメント 1 (M I S F ET) を備え、 複数のセグメント 1のうち一部のセグ メント 1 ' , 1 " (特定半導体素子以外の半導体素子） が電極端子 4 1 , 4 3と 電気的に接続されていない場合 （図 1参照） 、 各セグメント 1 , 1 ' , 1 " 同士 の間を電気的に分離している素子分離領域として、 ショ ッ トキ一ダイォードとし て機能する領域が設けられていることが好ましい。
このようにすると、 ショ ッ トキ一ダイォードとして機能する領域に逆バイアス を印加することにより空乏層が広がるので、 この領域は複数のセグメント 1 (M I S F ET) 同士の間の素子分離ガードリングとして機能する。 さらに、 高速動 作が可能なショ ッ トキ一ダイォード 4 5が、 M I S F E T (セグメント 1 ) と並 列にオンチップで実装された半導体モジュールを実現することができる。 したが つて、 素子分離領域として M I S F E T (セグメン ト 1 ) の耐圧を確保する機能 を有するだけであった領域が、 素子分離領域としての機能は損なわずに、 さらに 高速に動作するショ ッ トキーダイォードとしても機能することが可能となる。 これにより、 本実施形態の半導体モジュールによると、 第 1の実施形態におけ るエッチングによつて形成されたメサ構造に比べて、 簡易なプロセスを用いた単 純な構造により素子分離領域を形成することができる。
また、 従来、 例えばインバータ等に用いられる S i半導体モジュールは、 I G B Tや M I S F E T等のパワースィツチング素子とダイォ一ドとが並列に接続さ れたュニッ ト 6個により構成されており、 それぞれのタイミングを合わせてスィ ツチングすることにより、 モータを効率的に回転させていた。 この場合、 ダイォ 一ドは高速動作が必要であるため、 ファース トリカバリダイォードと呼ばれる高 速ダイオードが用いられていた。 その場合、 パワースイッチング素子に必要な半 導体層の特性と、 ファース トリ力パリダイォードに必要な半導体層の特性とは、 ライフタイム等の点で大きく異なるために、 パワースィツチング素子とダイォー ドとをワンチップ化した小型のモジュールを実現することは困難であることから 、 異なるチップを実装することによりモジュールを構成していた。
それに対して、 本実施形態の半導体モジュールによると、 スィツチング素子と して機能する複数の M I S F E T (セグメント 1 ) と高速ダイオードとして機能 するショ ッ トキ一ダイォー 4 5とがオンチップに一体化され、 小型化 · 低コス ト化を実現することができる。
本実施形態の半導体モジュールにおいては、 セグメン トの電極パッ ドと電極端 子との結線にワイヤボンディングを用いた場合について説明したが、 第 3の実施 形態のごとく、 金属ボールと金属口ッ ドによるボールボンディングを用いてもよ レ、。
ここで、 上記各実施形態におけるセグメ ン ト個数の適正な数などについて、 以 下に説明する。
互いに電気的に干渉しないように素子分離され、 電気的に個別に動作すること が可能なセグメント （半導体素子） の面積を Cmm2 とし、 基板に含まれる欠陥 密度を n個 / c m2 とすると、 歩留まり、 すなわちセグメント （半導体素子） 中 に欠陥が含まれていない割合は、 下記式 （ 1 )
( 1 0 0 /C - n ) / ( l O OZC) = 1 — n ' C/ 1 0 0 ( 1 ) で表される。
つまり、 l c m2 あたり ( 1 0 0 /C) 個のセグメント (半導体素子） が形成 されるが、 その内の n個が確率的に欠陥を含むこととなり、 不良となる。 今後の ワイ ドバンドギャップ半導体からなるウェハの基板品質の向上を考慮して、 欠陥 密度 1個ノ c m2 程度が実現した場合、 5 0 %以上の歩留まりを確保するために 、 上記式 （ 1 ) より、 各々のセグメントの面積を 5 0 mm2 以下にすることが好 ましい。 同様に、 欠陥密度が 5個ノ c m2 程度である場合には、 半導体素子の面 積が 1 0 mm2 以下であることが好ましく、 欠陥密度が 1 0個 Z c m2 程度であ る場合には、 半導体素子の面積が 5 mm2 以下であることが好ましい。
また、 セグメン トの面積が 0. 1 mm2 より小さくなると、 電極パッ ドと電極 端子とを電気的に接続するためのワイヤボンドなどの結線を施すことが困難にな るので、 セグメントの面積は 0. 1 mm2 以上であることが好ましい。 さらに、 セグメントの面積が 0. 4 mm2 以上であると、 0. 3 mm ψ以上の太さのワイ ャをボンディングすることが可能となり、 より大電流を流すことができるため好 ましい。
さらに、 1つの半導体モジュール中のセグメントの数は、 素子分離領域である トレンチの面積ゃショ ッ トキ一ダイォードの面積をも考慮して、 できるだけ最適 なセグメント数に定めることができる。
また、 半導体モジュール中の各セグメ ント （半導体素子） において正常動作時 に流れる電流が、 直流換算で 1 0 0 (Α) 以下であることが好ましい。 このよう にすると、 各セグメン トの電極パッ ドと電極端子とを電気的に接続する接続部材 と して、 1 mm φのボンディングワイヤやボール等を用いることにより、 ボンデ ィングワイヤやボール等が溶融することなく、 半導体モジュールを安定に動作さ せることができる。
また、 セグメントの絶縁破壊により 1 0 0 (A) を越える電流が流れた場合に は、 接続部材が溶断することにより、 すでに説明したようなヒューズとして機能 する。 さらに、 各セグメントにおいて、 正常動作時に流れる電流が、 直流換算で 3 0 (A) 以下であると、 0. 3 mm ψのボンディングワイヤやボール等を使用 することができるので、 半導体モジュールを小型化できるという点で好ましい。 セグメントに流れる電流がパルス状である場合は、 正常動作時に流れる電流が、 直流換算で 1 0 0 (A) 以下に保たれていることが好ましく、 それ以上の電流が 1秒以上連続して流れないことが好ましい。
なお、 本明細書において、 「ワイ ドパンドギャップ半導体」 とは、 伝導帯の下 端と価電子帯の上端とのエネルギー差、 すなわちバンドギャップが 2. O e V以 上である半導体のことを意味し、 そのようなワイ ドバンドギヤップ半導体として は、 S i C, G a Nや A 1 N等の III 族窒化物、 ダイャモン ド等が挙げられる。 なかでも、 電気的特性や製品化への進展度合いなどを総合的に考慮すると、 現在 のところ、 ワイ ドバンドギヤップ半導体が S i Cであることが好ましい。
本発明の半導体モジュールにおいて、 セグメント （半導体素子） としては、 公 知のものを特に制限なく用いることができ、 例えば、 ショ ッ トキーダイオード、 p nダイオード， M I S FET, ME S F ET, J— F ET, サイリスタ等が挙 げられる。
また、 パッケージとしては公知のものを特に制限なく用いることができ、 例え ば、 樹脂封止パッケージ， セラミ ックパッケージ， 金属パッケージ， ガラスパッ ケージ等が挙げられる。
従来の、 主に S i により構成されている半導体素子を用いた半導体モジュール においては、 S i ウェハがほぼ無欠陥であるため、 大面積を有する素子により大 電流の半導体素子を形成するのが通常であった。 また、 S i — I GBTのよ うな 低損失のパワー素子においては、 P Zn接合を電気伝導するため素子抵抗 R o n の温度係数が負であり、 並列使用した場合に電流集中が起こり特定の素子を破壊 してしまう。 そのため、 従来の半導体モジュールにおいては、 本発明の半導体モ ジュールのような、 小面積の複数の半導体素子を並列動作させることにより大電 流を流すことができるようにすることは考えられなかった。
それに対し、 本発明の半導体デバイス （半導体モジュール） によると、 例えば 、 M I S F ET, J F ETなどのュニポーラ素子においても、 高耐圧かつ十分に 小さいオン抵抗を実現することができ、 特別な制御を加えなく とも、 縦型半導体 素子 （セグメント） の並列接続が可能となる。 産業上の利用分野
本発明の半導体デバイスは、 炭化珪素 （S i C) , G a N, ダイヤモン ド等の ワイ ドパンドギャップ半導体により構成される半導体素子、 たとえば、 電子機器 に搭載される MO S F E T, AC CUF E T, J F ETなどのデバイス、 特に、 パヮ一デバイスに利用される。

Claims

言青求 の範囲
1 . ワイ ドバンドギャップ半導体からなる活性領域と、 動作用電圧が印加され る少なく とも 2つの電極パッ ドとを有し、 互いに独立して動作することが可能な 複数の半導体素子と、
複数の電極端子と、
上貢己複数の半導体素子のうちの少なく とも一部である特定の複数の半導体素子 の各電極パッ ドと、 上記複数の電極端子とを互いに電気的に接続するための複数 の接続部材と備え、
上記特定の複数の半導体素子は互いに並列に動作する， 半導体デバイス。
2 . 請求項 1の半導体デバイスにおいて、
上記複数の接続部材は、 一定値を越える電流が流れた場合に溶断する材料によ つて構成されている。
3 . 請求項 2の半導体デバイスにおいて、
上記複数の接続部材は、 金属によつて構成されている。
4 . 請求項 1〜 3のうちいずれか 1つの半導体デバイスにおいて、
上記複数の半導体素子は、 共通の基板上に形成されており、
上記複数の半導体素子のうち上記特定の半導体素子以外の半導体素子の少なく とも 1つの電極パッ ドは、 上記複数の電極端子のいずれにも電気的に接続されて いない。
5 . 請求項 4の半導体デバイスにおいて、
上記複数の半導体素子のうち上記特定の半導体素子以外の半導体素子は、 検查 によって動作不良が確認されたものを含む。
6 . 請求項 5の半導体デバイスにおいて、
上記複数の半導体素子のうち上記特定の半導体素子以外の半導体素子は、 検査 によって動作の良好性が確認されたもの 含み、 上記特定の半導体素子の個数は 、 一定値に定められている。
7 . 請求項 4の半導体デバイスにおいて、
上記複数の半導体素子同士の間を電気的に分離するためのショ ッ トキ一ダイォ ードとして機能する素子分離領域を備えている。
8. 請求項 1〜 7のうちいずれか 1つの半導体デバイスにおいて、 上記各半導体素子の面積は、 0. 1 mm2 〜 5 0 mm2 の範囲にある。
9. 請求項 1〜 8のうちいずれか 1つの半導体デバイスにおいて、
上記半導体素子は、 M I S F E T又はシヨ ッ トキーダイォードのうちの少なく とも一方の素子である。
1 0. 請求項 1〜 9のうちいずれか 1つの半導体デバイスにおいて、
上記ワイ ドパンドギャップ半導体が炭化珪素である。
1 1. ワイ ドバンドギャップ半導体からなる活性領域と、 動作用電圧が印加さ れる少なく とも 2つの電極パッ ドとを有し、 互いに独立して動作することが可能 な複数の半導体素子を形成する工程 （a ) と、
上記複数の半導体素子の動作の良否を判定する工程 （b ) と、
上記工程 （b ) において、 動作が良好であることが確認された特定の複数の半 導体素子の各電極パッ ドをそれぞれ電極端子に接続する工程 （ c ) と、
上記工程 （ c ) の後、 少なく とも上記複数の特定の半導体素子を 1つのパッケ ージに組み込む工程 （ d ) と
を含む半導体デパイスの製造方法。
1 2. 請求項 1 1 の半導体デバイスの製造方法において、
上記工程 （a ) では、 上記複数の半導体素子を共通の基板に形成し、 上記工程 （ c ) では、 上記複数の半導体素子のうち上記特定の半導体素子以外 の半導体素子の少なく とも 1つの電極パッ ドを、 上記複数の電極端子のいずれに も電気的に接続せず、
上記工程 （d ) では、 上記複数の半導体素子のすべてを 1つのパッケージに組 み込む。
1 3. 請求項 1 1の半導体デバイスの製造方法において、
上記工程 （a ) では、 上記複数の半導体素子を物理的に分離して形成し、 上記工程 （ d ) では、 上記複数の半導体素子のうち動作が良好であることが確 認されたものだけを 1つのパッケージ内に組み込む。
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