JP2001053275A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲートの絶縁不良領域を電気的に分離する上
で必要となる構造物の占有面積を小さくし、製造工程に
おける工程増加を少なくする。 【解決手段】 ＩＧＢＴのチップ２１の素子形成領域
は、セルが配列形成された１９個のブロック２２に分割
され、各ブロック２２には分割ゲート電極３０ａが形成
される。この分割ゲート電極３０ａは、ＣｒＳｉ膜から
なる薄膜抵抗体３３を介してゲート配線３５に接続され
る。ゲートの絶縁不良箇所が存在すると、ゲート絶縁性
評価テストにおいて、その不良箇所があるブロック２２
の分割ゲート電極３０ａに薄膜抵抗体３３を介してリー
ク電流が流れるので、そのリーク電流によって薄膜抵抗
体３３が溶断し不良ブロック２２だけが電気的に切り離
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＧＢＴやＭＯＳ
トランジスタなど絶縁ゲート電極を有する半導体装置お
よびその製造方法に関する。

【０００２】

【従来の技術】図６は、例えばＩＧＢＴが形成されたチ
ップをその一方の主表面であるエミッタ電極側から見た
模式的平面図を示している。この図６に示すチップ１に
おいて破線で囲まれた領域２内には、ＩＧＢＴの単位構
造となるセル（図２参照）が縦または縦横に多数規則正
しく繰り返し配列された状態に形成されている。領域２
の表面側には、チャンネル領域の上部に形成されたゲー
ト酸化膜を介してゲート電極（図示せず）が形成されて
いる。このゲート電極は、例えばポリシリコンの膜をス
トライプ状またはメッシュ状にパターニングして形成さ
れており、例えば領域２の角部において当該ゲート電極
の上に形成されたアルミニウム膜からなるゲート電極パ
ッド３と接触がとられている。

【０００３】一方、このゲート電極の上には絶縁膜を介
した状態でエミッタ電極が形成され、そのエミッタ電極
の一部がエミッタ電極パッド４とされている。このエミ
ッタ電極は、例えばメッシュ状に形成されたゲート電極
の窓部において各ユニットセルのエミッタ領域と接触が
とられている。また、エミッタ領域が形成される主表面
の外周部分にはコレクタ・エミッタ間の耐圧を確保する
ためにガードリング５が形成されており、チップ１の他
方の主表面にはコレクタ電極が形成されている（図２参
照）。

【０００４】上記チップ１は、図示しないリードフレー
ムに半田付けによりマウントされ、ゲート電極パッド３
とエミッタ電極パッド４とはそれぞれボンディングワイ
ヤによってリードフレームの所定リードに接続される。
その後、検査工程、モールド樹脂工程などを経てＩＧＢ
Ｔが製造される。

【０００５】

【発明が解決しようとする課題】ところで、大電力（高
耐圧、大電流）のＩＧＢＴモジュールなどにおいては、
ＩＧＢＴチップの大型化が難しいので比較的サイズの小
さい複数のＩＧＢＴチップを並列接続した構成としてい
る。しかし、チップを並列接続すると、チップ相互間の
特性の違いによって電流が一部のチップに偏って流れる
不均一動作となる場合があり、より大きな電流容量を確
保する上ではチップサイズの大型化が望ましい。また、
ボンディングパッドおよびガードリングの全チップ面積
に占める割合を低減しチップコストを下げる上において
も、チップサイズの大型化が望まれている。

【０００６】ＩＧＢＴチップの大型化が難しい理由は、
チップ面積の増大にともなって素子の歩留まりが指数関
数的に低下するためである。例えば６００Ａ系のＩＧＢ
Ｔモジュールを１つのチップのみで形成した場合、その
チップサイズは２０ｍｍ角にも達し、歩留まりが著しく
低下してしまう。

【０００７】これは、チップ面積が大きいと、製造工程
中におけるゴミの付着、加工のばらつきなどによって、
当該チップ上にゲート酸化膜の絶縁性が保てない絶縁不
良箇所が存在する割合が増加するためである。ＩＧＢＴ
またはＭＯＳトランジスタなど絶縁ゲート型の半導体素
子は、ゲート電極に印加する電圧を可変することでコレ
クタ・エミッタ間に流れる電流またはドレイン・ソース
間に流れる電流を制御するので、チップ上にゲート電極
の絶縁不良箇所が１か所でも存在すると、もはや電流を
制御できなくなり当該ＩＧＢＴまたはＭＯＳトランジス
タは使用不可能となる。

【０００８】そこで、チップを大型化しても歩留まりを
低下させない方法として、チップ内を複数の領域に分割
し、ゲート電極の絶縁不良箇所が存在する領域のみを正
常な領域から電気的に切り離すことが考えられている。
その一手段が、特開平８−１９１１４５号公報に開示さ
れている。以下、この開示された手段について、分割さ
れた１つの領域の平面図を示す図７を用いて説明する。

【０００９】ＩＧＢＴのチップは、ゲート電極を複数に
分割して形成することで複数の領域６に分割され、分割
された各領域６のゲート電極（図示せず）にはそれぞれ
ゲートパッド７が形成される。このゲートパッド７、エ
ミッタ電極８などの上面全体はポリイミドで覆われてお
り、このポリイミドには前記ゲートパッド７に達する接
触孔９、エミッタ電極８とゲート電極とを接触させるた
めの接触孔１０が開口されている。そして、分割された
領域６ごとにゲート・エミッタ間の耐圧を測定し、絶縁
不良がある領域６についてはポリイミドによって接触孔
９を塞ぎ、絶縁良好な領域についてはポリイミドによっ
て接触孔１０を塞ぐ。その後、アルミニウム蒸着を行っ
てパターニングすることで、絶縁不良がある領域６につ
いてはゲート電極とエミッタ電極８とが接触孔１０内で
短絡電極１１により接続され、絶縁良好な領域６につい
てのみゲート電極とゲート配線１２とが接続されるよう
になる。

【００１０】しかし、この手段では、分割された各領域
６（４ｍｍ角）毎にゲートパッド７（０．３ｍｍ角）や
検査用の電極パッド１３（０．２ｍｍ角）が必要とな
り、チップ内の面積効率を低下させる。また、ポリイミ
ド滴下工程、絶縁不良領域のゲート電極とエミッタ電極
８とを接続するアルミニウム成膜およびパターニング工
程などが必要となる。さらに、ウエハについて絶縁性を
測定した後にウエハ製造工程に戻すことによるウエハ製
造装置の汚染という問題も生じる。

【００１１】本発明は上記事情を鑑みてなされたもの
で、その目的は、チップ内で絶縁ゲート電極の絶縁不良
領域を電気的に切り離して歩留まりを向上させる手段に
おいて、そのために必要となる構造物の占有面積が小さ
く、且つ製造工程における工程増加が少ない半導体装置
およびその製造方法を提供することにある。

【００１２】

【課題を解決するための手段】上記した目的を達成する
ために請求項１に記載した手段を採用できる。この手段
によれば、ゲート電極を所定領域単位に分割された複数
の分割ゲート電極により構成し、これら分割ゲート電極
をそれぞれ溶断可能な接続部を介して共通のゲート電極
パッドに接続したので、ゲート電極の絶縁が確保されて
いない部分を含む領域をその分割ゲート電極の接続部を
溶断することで電気的に分離できる。これにより、絶縁
が確保されている領域の分割ゲート電極だけが共通のゲ
ート電極パッドに接続されることになり、チップ全体と
して主電極とゲート電極との絶縁性が確保され、歩留ま
りを向上させることができる。

【００１３】この半導体装置では、例えば主電極とゲー
ト電極との絶縁性を評価する際に、絶縁不良のゲート電
極から主電極へと流れるリーク電流が、その絶縁不良が
存在する領域の分割ゲート電極の接続部を通して流れ
る。これにより、絶縁不良が存在する領域を特定する工
程を経ることなく、当該不良領域のみが選択的に切り離
される。また、溶断可能な接続部は微細に形成可能であ
るため、接続部を設けたことによるチップ面積の増加は
ほとんどない。

【００１４】請求項２に記載した手段によれば、接続部
を薄膜抵抗体から構成したので、ウエハ製造工程終了後
の絶縁評価工程などにおいてこの接続部に電流を流すこ
とにより発熱させて溶断することができる。

【００１５】請求項３に記載した手段によれば、薄膜抵
抗体をクロムシリコンから構成したので、薄膜抵抗体
（接続部）を溶断するのに必要な溶断エネルギーを格段
に低減でき、当該接続部の周囲構造におけるクラックの
発生や特性劣化を抑えることができる。

【００１６】請求項４に記載した手段によれば、接続部
の並列合成抵抗値を外付けのゲート抵抗に対して同程度
もしくは小さい値となる１０Ω以下としたので、接続部
を設けてもゲート電圧の変化遅延を防止でき、ターンオ
ン時間やターンオフ時間の増加を抑えることができる。
また、ゲート抵抗を小さくすることで、スイッチング損
失を増加させることはない。

【００１７】請求項５に記載した手段によれば、絶縁評
価電圧を印加して主電極とゲート電極との間の絶縁性を
評価する工程において、ゲート酸化膜に絶縁不良箇所が
存在する分割ゲート電極にのみその接続部を通してリー
ク電流が流れるので、当該接続部はそのリーク電流によ
る発熱によって選択的に溶断する。これにより、ゲート
電極の絶縁性が確保されていない領域の検出とその領域
に対応した接続部の溶断とを、実質的な工数増加なしに
行うことができる。

【００１８】請求項６に記載した手段によれば、素子形
成工程において形成された半導体装置の出力特性を測定
する検査工程において、その測定された出力特性に基づ
いて溶断分離された所定領域の数を判定するので、実質
的な工数の増加なく溶断分離された数が所定数以上のも
の（分離面積が所定面積以上のもの）を不良品として除
くことができる。

【００１９】

【発明の実施の形態】以下、本発明をｎチャネル型のＩ
ＧＢＴに適用した一実施形態について図１ないし図５を
参照しながら説明する。図１は、ＩＧＢＴのチップをそ
の半導体基板の一方の主表面であるエミッタ電極側から
見た模式的な平面図で、特には、エミッタ電極を除いた
状態に相当するゲート電極形成面を示したものである。

【００２０】この図１において、半導体装置としてのチ
ップ２１の素子形成領域は、破線で示されるように例え
ば互いに同じ面積を有する矩形状の１９個の所定領域２
２（以下、ブロック２２と称す）に分割されている。そ
して、半導体基板において、これら各ブロック２２に対
応する領域には多数のセル（図２参照）がストライプ状
に規則正しい配列をなして形成されている。また、チッ
プ２１の周辺部にはコレクタ・エミッタ間の耐圧を確保
するためにガードリング２３が形成されている。

【００２１】図２は、上記セルの縦断面構造を模式的に
示したもので、コレクタとなる低抵抗ｐ型シリコン基板
２４の上に高抵抗ｎ型エピタキシャル成長層２５を形成
することによりシリコン基板２６が形成され、この高抵
抗ｎ型エピタキシャル成長層２５の表面の所定領域に
は、ｐ型ウェル領域２７および低抵抗ｎ型エミッタ領域
２８が形成されている。そのｐ型ウェル領域２７のチャ
ンネルを形成する領域の表面は、ゲート酸化膜２９およ
びポリシリコンからなるゲート電極３０が順次積層形成
されている。そして、低抵抗ｎ型エミッタ領域２８およ
びｐ型ウェル領域２７の一部とオーミックコンタクトを
とるようにエミッタ電極３１（本発明でいう主電極に相
当）が形成され、低抵抗ｐ型シリコン基板２４の下面に
はコレクタ電極３２（本発明でいう主電極に相当）が形
成されている。

【００２２】これら多数のセルのゲート電極３０は、図
１に示す二点鎖線で囲まれた領域内において互いにスト
ライプ状に繋がった分割ゲート電極３０ａ（具体的構造
については図示せず）を形成しており、その分割ゲート
電極３０ａの窓部において、エミッタ電極３１と低抵抗
ｎ型エミッタ領域２８との接触がとられている。

【００２３】また、これら１９個の各分割ゲート電極３
０ａの一辺部に近接して、例えばクロムシリコン（Ｃｒ
Ｓｉ）からなる薄膜抵抗体３３（本発明でいう溶断可能
な接続部に相当）が形成されている。さらに、チップ２
１内には、各ブロック２２の間を通りチップ２１の角部
に形成されたゲート電極パッド３４に接続されるアルミ
ニウムのゲート配線３５が形成されており、前記各薄膜
抵抗体３３の一先端部はこのゲート配線３５に終端して
いる。

【００２４】図３および図４は、それぞれ薄膜抵抗体３
３の形成領域の縦断面構造および平面構造を模式的に示
したものである（各部の寸法比は実際と異なる）。図３
において、シリコン基板２６の上には絶縁膜例えばシリ
コン酸化膜３６が形成され、その上にはＰＶＤ（Physic
al Vapor Deposition ）法例えばスパッタリングによっ
て堆積されたクロムシリコン（ＣｒＳｉ）膜からなる薄
膜抵抗体３３が形成されている。そして、図４に示すよ
うに、この薄膜抵抗体３３の中央部に溶断部分となる幅
狭部３３ａが形成されており、その幅狭部３３ａは厚さ
１０〜２０ｎｍ、幅２５μｍ、長さ４μｍ、抵抗値８０
Ω程度となるように設定されている。

【００２５】この薄膜抵抗体３３の寸法および抵抗値
は、ブロック数が増えた場合（例えば４０個の場合）で
あってもそのまま適用できる。ただし、薄膜抵抗体３３
の抵抗値をあまり大きく設定すると、動作時においてス
イッチング速度が低下するので、全ての薄膜抵抗体３３
の並列合成抵抗値（本実施形態では４．２Ω）は、ＩＧ
ＢＴの外付けゲート抵抗の抵抗値（一例として５Ω）と
ほぼ同程度以下（高々１０Ω以下）とすることが望まし
い。

【００２６】薄膜抵抗体３３の両端部分には、スパッタ
リングによってバリアメタル層となるチタンタングステ
ン（ＴｉＷ）膜３７が形成されており、さらにその上に
配線パターンとしてのアルミニウム膜３８および保護膜
としてのシリコン酸化膜３９が形成されている。この薄
膜抵抗体３３の一端部側に形成された配線パターンは、
図１に示すようにゲート配線３５に接続されており、他
端部側に形成された配線パターンは、ポリシリコンから
なる分割ゲート電極３０ａとの接触がとられている。

【００２７】なお、この場合のチタンタングステン膜
は、アルミニウムのドライエッチング処理におけるエッ
チングストッパとして作用する他、バリアメタルとして
クロムシリコンとアルミニウムとの相互作用を防止する
機能を有している。

【００２８】以上述べた構造を有するＩＧＢＴのチップ
２１は、等価的に図５に示すような電気的接続形態とな
っている。すなわち、各ブロック２２は、ＩＧＢＴのシ
ンボルで表されたセル（図２参照）が複数（図５では２
個のみ表示）並列接続された状態とされている。そし
て、各ブロック２２を構成する全てのセルのエミッタお
よびコレクタは、それぞれ共通に設けられたエミッタ電
極３１およびコレクタ電極３２において接続されてお
り、これらエミッタ電極３１およびコレクタ電極３２の
一部はそれぞれエミッタ電極パッド３１ａおよびコレク
タ電極パッド３２ａとされている。

【００２９】一方、１つのブロック２２内における全て
のセルのゲートは、分割ゲート電極３０ａにおいて接続
されており、その分割ゲート電極３０ａは薄膜抵抗体３
３を介してゲート電極パッド３４に接続されている。

【００３０】次に、上記構成を有するＩＧＢＴの製造方
法について説明する。なお、ここでは本発明の要旨と関
わる部分を主として説明する。まず、素子形成工程にお
いてシリコン基板２６上に上記分割ゲート構造を有する
ＩＧＢＴを一般的な製造プロセスを経て形成し、続い
て、形成したＩＧＢＴをウエハの状態で多項目にわたっ
てテストするウエハテストを実施する。このウエハテス
トのうちゲート・エミッタ間のリーク電流を測定するゲ
ート絶縁性評価テスト（本発明でいう評価・溶断工程に
相当）では、図５に示すようにゲート電極パッド３４と
エミッタ電極パッド３１ａとの間にウエハテスタの電源
４０とモニタ用の電流計４１とを接続し、所定の試験電
圧を印加する。

【００３１】この場合、ゲート酸化膜２９の不良などに
よってゲート・エミッタ間に絶縁不良箇所が存在する
と、その絶縁不良箇所を含むブロック２２（以下、不良
ブロック２２と称す）を介してリーク電流が流れる。こ
のリーク電流は、電源４０の正側端子からゲート電極パ
ッド３４、不良ブロック２２の薄膜抵抗体３３、不良ブ
ロック２２の分割ゲート電極３０ａ、絶縁不良箇所、エ
ミッタ電極パッド３１ａを介して電源４０の負側端子に
至る経路で流れる。このリーク電流によって薄膜抵抗体
３３が発熱し溶断する。この場合、薄膜抵抗体３３を溶
断するためには３０〜５０ｍＡの電流（溶断電流）を必
要とする。この溶断電流は、正常なＩＧＢＴが動作する
時に流れるゲート電流に対し十分に大きい値となってい
るため、通常動作時に薄膜抵抗体３３が溶断することは
ない。

【００３２】このように、ウエハテストの一つであるゲ
ート絶縁性評価テストでは、ゲート・エミッタ間のリー
ク電流を測定すると同時に、不良ブロック２２の分割ゲ
ート電極３０ａとゲート電極パッド３４との間の薄膜抵
抗体３３を溶断し当該不良ブロック２２を電気的に分離
する。その結果、ゲート絶縁性評価テストを終了したＩ
ＧＢＴは、電気的に、ゲートに絶縁不良がない正常なブ
ロック２２のみから構成されるようになる。

【００３３】ところで、本実施形態の場合、チップ２１
を１９個のブロック２２に分割しているので、上記不良
ブロック２２の切り離しは、素子形成領域の１／１９の
領域を単位として行われる。従って、不良ブロック数が
多くなると、所定の電流能力を確保することができない
場合が生じる。また、不良ブロック数が多いとオン電圧
が上昇するので、当該ＩＧＢＴ素子を並列接続して用い
る場合などに、素子間のオン電圧にばらつきが発生し、
一部素子への電流集中が発生して素子の破壊耐量が低下
してしまう。

【００３４】そこで、チップカットされた後に行われる
検査工程において測定されるオン電圧（本発明でいう出
力特性に相当）に基づいて、そのオン電圧が所定電圧値
よりも高い素子を不良品として排除するようになってい
る。つまり、オン電圧を測定することで電気的に分離さ
れた不良ブロック数を容易に判定することが可能とな
る。

【００３５】以上説明したように、本実施形態のＩＧＢ
Ｔに用いられるチップ２１は、ゲート電極３０が互いに
絶縁された複数の分割ゲート電極３０ａに分割して形成
されており、各分割ゲート電極３０ａとゲート電極パッ
ド３４との間には溶断可能な薄膜抵抗体３３が形成され
ているので、ゲートの絶縁不良箇所が存在する不良ブロ
ック２２についてその薄膜抵抗体３３を溶断すること
で、当該不良ブロック２２を正常なブロック群から電気
的に切り離すことができる。これにより、一部にゲート
の絶縁不良が存在するチップ２１であっても良品チップ
とすることができるので、歩留まりが大幅に向上する。

【００３６】また、上記薄膜抵抗体３３の溶断は、ゲー
ト絶縁性評価テストにおいて不良ブロック２２に流れる
リーク電流により選択的に行われるので、ブロック２２
毎にその分割ゲート電極３０ａとエミッタ電極３１との
間の絶縁性を検査して不良ブロック２２を特定する必要
がなく、従来用いられていたウエハテストをそのまま用
いることにより実質的に不良ブロック２２の特定および
切り離しを行うことができる。

【００３７】この場合、絶縁不良として切り離された不
良ブロック２２の数は、チップカットされた後の検査工
程で測定されるオン電圧に基づいて判定することができ
るので、新たな検査工程を追加することなく、不良ブロ
ック２２が所定数以上存在したチップ２１を不良チップ
として排除することができる。

【００３８】また、上記薄膜抵抗体３３は、クロムシリ
コン層から構成されているので、素子形成工程において
比較的簡単に高い抵抗値のものを作り込むことができ
る。そのため、薄膜抵抗体３３を溶断するのに必要な溶
断エネルギーを格段に低減でき、その周囲構造における
クラックの発生や特性劣化を抑えることができる。その
一方で、全ての薄膜抵抗体３３の並列合成抵抗値を外付
けの一般に用いられるゲート抵抗の抵抗値に対して同程
度以下となるように設定したので、薄膜抵抗体３３を設
けたことによるターンオン時間やターンオフ時間の増加
を抑えることができる。また、ゲート抵抗を小さくする
ことで、スイッチング損失を増加させることはない。

【００３９】さらに、この薄膜抵抗体３３は、上述した
ように極めて小さい面積で形成できる（模式的な図１で
は薄膜抵抗体３３が相対的に大きく描かれている）の
で、分割ゲート構造において不良ブロック２２を分離す
る構造としたことによるチップ面積の増大がほとんどな
い。

【００４０】なお、本発明は、上記実施形態に限定され
るものではなく、次のように変形または拡張が可能であ
る。分割ゲート構造を有し接続部を形成した上記構成の
半導体装置としては、ＩＧＢＴに限らず、ＭＯＳＦＥ
Ｔ、ＭＯＳ型の電界効果素子にも適用可能である。ま
た、チップの縦方向に電流を流す縦型素子に限らず、ド
レインあるいはコレクタを上面すなわちソースあるいは
エミッタと同一面側に設けたものや、ＬＤＭＯＳ、横型
ＩＧＢＴなどにも適用できる。

【００４１】さらに、ｎチャネル型のみならずｐチャネ
ル型であっても良い。また、シリコン半導体素子に限定
されず、炭化珪素などの化合物半導体を用いた素子であ
っても適用できる。ＭＯＳＦＥＴの場合、電気的に分離
された不良ブロック数の判定は、オン抵抗を測定するこ
とで行うことができる。

【００４２】上記実施形態では、各ブロック２２を互い
に同じ面積の矩形状の領域として形成したが、必ずしも
同じ面積とする必要はない。また、形状についても矩形
状のマトリクス配置に限られず、他に適宜変更しても良
い。

【００４３】薄膜抵抗体３３の溶断は、チップカットの
後で行っても良い。薄膜抵抗体３３としては、ＣｒＳｉ
膜以外にＮｉＣｒ膜やポリシリコン膜などを用いること
ができる。また、バリアメタルとしては、ＴｉＷ膜以外
に、ＴｉＮ膜、Ｗ膜、Ｔｉ膜などを用いることができ
る。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すＩＧＢＴチップの模
式的平面図

【図２】ＩＧＢＴのセル構造を示す模式的縦断面図

【図３】薄膜抵抗体の形成領域の模式的縦断面図

【図４】薄膜抵抗体の平面図

【図５】ＩＧＢＴチップ内部の電気的接続形態を等価的
に示した図

【図６】従来構成を示すＩＧＢＴチップの模式的平面図

【図７】他の従来構成を示す分割ゲート領域の模式的平
面図

【符号の説明】

２１はチップ（半導体装置）、２２はブロック（所定領
域）、３０はゲート電極、３０ａは分割ゲート電極、３
１はエミッタ電極（主電極）、３２はコレクタ電極（主
電極）、３３は薄膜抵抗体（接続部）、３４はゲート電
極パッドである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 幹昌 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 4M106 AA01 AA02 AA13 AB02 AB03 AD13 BA14 CA04 CA14 DH04 5F048 AA01 AA09 AC00 AC10 BB02 BB05 BE03 BF00 BF02 BF07 BF11 BF15 BH05 CA03

Claims (6)

【特許請求の範囲】
1. 【請求項１】 主電極とこの主電極から絶縁されたゲー
   ト電極とを有する半導体装置において、 前記ゲート電極は所定領域単位に分割された複数の分割
   ゲート電極により構成され、 これら分割ゲート電極はそれぞれ溶断可能な接続部を介
   して共通のゲート電極パッドに接続されていることを特
   徴とする半導体装置。
2. 【請求項２】 前記接続部は、薄膜抵抗体から構成され
   ていることを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 前記薄膜抵抗体は、クロムシリコンから
   構成されていることを特徴とする請求項２記載の半導体
   装置。
4. 【請求項４】 前記全ての分割ゲート電極の接続部につ
   いて、それら接続部の並列合成抵抗値が１０Ω以下であ
   ることを特徴とする請求項１ないし３の何れかに記載の
   半導体装置。
5. 【請求項５】 主電極とこの主電極から絶縁されたゲー
   ト電極とを有する半導体装置の製造方法において、 前記ゲート電極を所定領域単位に分割された複数の分割
   ゲート電極により形成するとともに、これら分割ゲート
   電極と共通のゲート電極パッドとの間にそれぞれ溶断可
   能な接続部を形成する素子形成工程と、 絶縁評価電圧を印加して前記主電極と前記ゲート電極と
   の間の絶縁性を評価するとともに、前記絶縁評価電圧に
   より絶縁不良が存在する分割ゲート電極にその接続部を
   介して選択的に溶断電流を流して当該接続部を溶断する
   評価・溶断工程とを備えたことを特徴とする半導体装置
   の製造方法。
6. 【請求項６】 出力特性を測定する検査工程を備え、 その検査工程において測定された出力特性に基づいて前
   記評価・溶断工程において溶断分離された前記所定領域
   の数を判定することを特徴とする請求項５記載の半導体
   装置の製造方法。