JP2019114727A - パワーモジュールおよび電力変換装置 - Google Patents

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Abstract

【課題】パワーモジュールや電力変換装置の信頼性を高め、寿命を延ばす。【解決手段】パワーモジュール１００は、ダイオードおよびトランジスタをそれぞれに内蔵し、かつ電気的に並列接続された２つのスイッチング素子１０８と、２つのスイッチング素子１０８が搭載された絶縁基板１０２と、を有する。さらに、２つのスイッチング素子１０８のそれぞれが有するＭＯＳＦＥＴのゲート電極のそれぞれは、ゲート抵抗１０９に電気的に接続されている。また、２つのスイッチング素子１０８のうち、ボディダイオードの順方向に所定の電圧を印加した際の電流値が小さい方のスイッチング素子１０８に電気的に接続されているゲート抵抗１０９は、電流値が大きい方のスイッチング素子１０８に電気的に接続されているゲート抵抗１０９より大きい。【選択図】図１

Description

本発明は、それぞれにダイオードが内蔵された複数の半導体チップを有するパワーモジュールおよび電力変換装置に関する。
例えば、電力用の半導体チップは、インバータやコンバータなどの電力変換装置もしくは電力制御装置などのパワーモジュールに多く使用されている。そして、パワーモジュールは、電力の大容量化などに伴って半導体チップからの発熱量も増加する中、高温環境下においても高い信頼性を備えていることが求められている。
上述の電力変換装置や電力制御装置などでは、複数の半導体チップが並列接続されている場合、複数の半導体チップ間における電流バランスも高信頼性を実現する上で重要な要素となっている。
なお、電圧駆動型の電力用半導体装置について、例えば、特開平１１−２３５０１５号公報（特許文献１）には、素子ごとの電流バランスが良好になるように最も電流がバランス良く分散される時のゲート電流値を記憶しておき、この記憶データに基づいて各ゲート電流の制御回路を制御することが開示されている。
特開平１１−２３５０１５号公報
近年、高温動作が可能なＳｉＣなどの半導体の開発が推し進められている。ＳｉＣは、ＰＮ接合の通電時に発生するエネルギーで積層欠陥が成長する場合がある。このような場合には、ドリフト層の抵抗が高くなり、デバイス特性が劣化する。そして、複数の半導体チップが電気的に並列接続されているパワーモジュールなどでは、複数の半導体チップのうちの何れかの半導体チップの特性が劣化すると、他の半導体チップに電流が集中し、発熱が大きくなって半導体チップの破壊に至る可能性がある。
本発明の目的は、パワーモジュールおよび電力変換装置の信頼性を高め、かつ寿命を延ばすことができる技術を提供することにある。
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
一実施の形態のパワーモジュールは、相互に電気的に接続されたダイオードおよびトランジスタがそれぞれに内蔵され、かつ電気的に並列接続された複数の半導体チップと、上記複数の半導体チップが搭載された基板と、を有し、上記複数の半導体チップのそれぞれが有する上記トランジスタのゲート電極のそれぞれは、ゲート抵抗に電気的に接続されている。さらに、上記複数の半導体チップのうちの何れか２つの半導体チップにおいて、上記ダイオードの順方向に所定の電圧を印加した際の電流値が小さい方の半導体チップに電気的に接続されているゲート抵抗は、上記ダイオードの順方向に前記所定の電圧を印加した際の電流値が大きい方の半導体チップに電気的に接続されているゲート抵抗より大きい。
また、一実施の形態のパワーモジュールは、相互に電気的に接続されたダイオードおよびトランジスタがそれぞれに内蔵され、かつ電気的に並列接続された第１および第２の半導体チップと、上記第１および第２の半導体チップが搭載された基板と、を有し、上記第１および第２の半導体チップのそれぞれが有する上記トランジスタのゲート電極のそれぞれは、ゲート抵抗に電気的に接続されている。さらに、上記第１および第２の半導体チップのうち、上記ダイオードの順方向に所定の電圧を印加した際の電流値が小さい方の半導体チップに電気的に接続されているゲート抵抗は、上記ダイオードの順方向に上記所定の電圧を印加した際の電流値が大きい方の半導体チップに電気的に接続されているゲート抵抗より大きい。
また、一実施の形態の電力変換装置は、第１の配線と、上記第１の配線より電位が低い第２の配線と、を有している。さらに、上記第１の配線と上記第２の配線との間に配置され、かつ上記第１および第２の配線と電気的に接続されたハイサイド用トランジスタ部と、上記第１の配線と上記第２の配線との間に配置されるとともに上記第１および第２の配線と電気的に接続され、かつ上記ハイサイド用トランジスタ部と直列に電気的に接続されたローサイド用トランジスタ部と、を有している。また、上記ハイサイド用トランジスタ部および上記ローサイド用トランジスタ部のそれぞれにおいて、複数のトランジスタが電気的に並列接続されているとともに、上記複数のトランジスタのそれぞれは、ダイオードと電気的に接続され、さらに、上記複数のトランジスタのそれぞれのゲート電極は、ゲート抵抗に電気的に接続されている。また、上記ハイサイド用トランジスタ部および上記ローサイド用トランジスタ部のそれぞれにおいて、上記ダイオードの順方向に所定の電圧を印加した際の電流値が小さい方のトランジスタに電気的に接続されているゲート抵抗は、上記ダイオードの順方向に前記所定の電圧を印加した際の電流値が大きい方のトランジスタに電気的に接続されているゲート抵抗より大きい。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
パワーモジュールおよび電力変換装置の信頼性を高めるとともに、寿命を延ばすことができる。
本発明の実施の形態１のパワーモジュールの構造の一例を示す平面図である。 図１に示すパワーモジュールの回路図である。 図１に示すパワーモジュールに搭載される半導体チップの主要部の構造の一例を示す断面図である。 図１に示すパワーモジュールに搭載される半導体チップの主要部の構造の変形例を示す断面図である。 本発明の実施の形態１のパワーモジュールの製造手順の一例を示すプロセスフロー図である。 図５に示す製造手順におけるＰＬ解析の結果（ウエハ全体）の一例を示す模式図である。 図５に示す製造手順におけるＰＬ解析の結果（チップ領域）の一例を示す模式図である。 本発明の実施の形態１のパワーモジュールである電力変換装置の回路図である。 本発明の実施の形態２のパワーモジュールの構造の一例を示す平面図である。 図９に示すパワーモジュールの回路図である。 本発明の実施の形態３のパワーモジュールの構造の一例を示す平面図である。 図１１に示すパワーモジュールの回路図である。
（実施の形態１）
図１は本発明の実施の形態１のパワーモジュールの構造の一例を示す平面図、図２は図１に示すパワーモジュールの回路図である。
まず、図１および図２を用いて、本実施の形態１のパワーモジュール１００の構造について説明する。
図１に示す本実施の形態１のパワーモジュール１００は、基板上に複数の半導体チップ（以降、単にチップとも言う）が搭載されたものであり、上記複数の半導体チップのそれぞれがスイッチング素子の場合を説明する。ここでは、一例として２つの半導体チップが基板上に搭載されたパワーモジュール１００の場合を説明する。そして、パワーモジュール１００では、上記２つの半導体チップが電気的に並列接続されている。
また、パワーモジュール１００は、金属製の放熱ベース１０１を有しており、放熱ベース１０１上に絶縁基板（基板）１０２が配置されている。そして、絶縁基板１０２は、その表面に絶縁層１０３を介して種々の配線パターン（図１においてハッチングを付した箇所）を備えている。すなわち、絶縁基板１０２の表面に形成された絶縁層１０３上に種々の配線パターンが相互に絶縁された状態（分離された状態）で設けられている。
図１に示すパワーモジュール１００の場合、絶縁層１０３上に、例えば、ゲート配線パターン１０４、ソースセンス配線パターン１０５、ドレイン配線パターン１０６およびソース配線パターン１０７などの導体パターンが、相互に分離された状態で形成されている。
そして、ドレイン配線パターン１０６上に第１のスイッチング素子（第１の半導体チップ）１０８ａと第２のスイッチング素子（第２の半導体チップ）１０８ｂが、それぞれ導電性の接合材（例えば、はんだなど）を介して搭載されている。これら第１のスイッチング素子１０８ａおよび第２のスイッチング素子１０８ｂは、電流容量を確保するために、図２に示すように電気的に並列接続されてドレイン配線パターン１０６上に実装されている。
また、本実施の形態１では、第１のスイッチング素子１０８ａおよび第２のスイッチング素子１０８ｂが、それぞれ炭化ケイ素（ＳｉＣ）からなる場合を説明する。
なお、第１のスイッチング素子１０８ａは、その表面側にソースパッド１０８ｅとゲートパッド１０８ｇを有しており、同じく第２のスイッチング素子１０８ｂも、その表面側にソースパッド１０８ｆとゲートパッド１０８ｈを有している。
そして、第１のスイッチング素子１０８ａのソースパッド１０８ｅと、絶縁基板１０２のソース配線パターン１０７とが、導電性ワイヤである複数のソースワイヤ１１２によって電気的に接続されている。さらに、第１のスイッチング素子１０８ａのソースパッド１０８ｅと、絶縁基板１０２のソースセンス配線パターン１０５とが、導電性ワイヤであるソースセンスワイヤ１１１によって電気的に接続されている。
また、第１のスイッチング素子１０８ａのゲートパッド１０８ｇと絶縁基板１０２のゲート配線パターン１０４とが、導電性ワイヤであるゲートワイヤ１１０によって電気的に接続されている。その際、本実施の形態１のパワーモジュール１００では、ゲート配線パターン１０４上にチップ抵抗である第１のゲート抵抗１０９ａが搭載されており、ゲートワイヤ１１０とゲート配線パターン１０４とが、第１のゲート抵抗１０９ａを介して電気的に接続されている。すなわち、ゲートワイヤ１１０は、第１のゲート抵抗１０９ａが有するゲート抵抗パッド１０９ｅに電気的に接続されている。
一方、第２のスイッチング素子１０８ｂのソースパッド１０８ｆと、絶縁基板１０２のソース配線パターン１０７とが、複数のソースワイヤ１１２によって電気的に接続されている。さらに、第２のスイッチング素子１０８ｂのソースパッド１０８ｆと、絶縁基板１０２のソースセンス配線パターン１０５とが、ソースセンスワイヤ１１１によって電気的に接続されている。
また、第２のスイッチング素子１０８ｂのゲートパッド１０８ｈと絶縁基板１０２のゲート配線パターン１０４とが、ゲートワイヤ１１０によって電気的に接続されている。その際、第１のスイッチング素子１０８ａと同様にパワーモジュール１００では、ゲート配線パターン１０４上にチップ抵抗である第２のゲート抵抗１０９ｂが搭載されており、ゲートワイヤ１１０とゲート配線パターン１０４とが、第２のゲート抵抗１０９ｂを介して電気的に接続されている。すなわち、第２のスイッチング素子１０８ｂ側のゲートワイヤ１１０は、第２のゲート抵抗１０９ｂが有するゲート抵抗パッド１０９ｆに電気的に接続されている。
本実施の形態１のパワーモジュール１００では、図２に示すように、各半導体チップは、パワー系のＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor、以降、パワーＭＯＳとも言う) ３０２であり、各スイッチング素子には、ダイオードであるボディダイオードが内蔵されている。すなわち、各スイッチング素子は、パワーＭＯＳとボディダイオードとからなる。なお、ボディダイオードは、内蔵ダイオードとも言う。
具体的には、第１の半導体チップは、第１のＭＯＳＦＥＴ（パワーＭＯＳ）３０２ａであり、第１のスイッチング素子１０８ａとして適用されている。そして、第１のスイッチング素子１０８ａには、第１のボディダイオード３０１ａが内蔵されており、さらに、第１のスイッチング素子１０８ａは、この第１のスイッチング素子１０８ａの外部で第１のゲート抵抗１０９ａと電気的に接続されている。なお、本実施の形態１では、第１のゲート抵抗１０９ａは、図１に示す絶縁基板１０２のゲート配線パターン１０４上に搭載されたチップ抵抗である。
一方、図２に示すように、第２の半導体チップは、第２のＭＯＳＦＥＴ（パワーＭＯＳ）３０２ｂであり、第２のスイッチング素子１０８ｂとして適用されている。そして、第２のスイッチング素子１０８ｂには、第２のボディダイオード３０１ｂが内蔵されており、さらに、第２のスイッチング素子１０８ｂは、この第２のスイッチング素子１０８ｂの外部で第２のゲート抵抗１０９ｂと電気的に接続されている。なお、第１のゲート抵抗１０９ａと同様に、第２のゲート抵抗１０９ｂは、図１に示す絶縁基板１０２のゲート配線パターン１０４上に搭載されたチップ抵抗である。
ここで、図２に示すように、第１のスイッチング素子１０８ａおよび第２のスイッチング素子１０８ｂのそれぞれにおいて、第１のボディダイオード３０１ａおよび第２のボディダイオード３０１ｂは、それぞれ回路の順方向Ｌに対して逆方向に電気的に接続されている。
また、第１のスイッチング素子１０８ａおよび第２のスイッチング素子１０８ｂそれぞれのドレイン電極は、パワーモジュール１００のドレイン端子２０１に電気的に接続されている。
さらに、第１のスイッチング素子１０８ａおよび第２のスイッチング素子１０８ｂそれぞれのソース電極は、パワーモジュール１００のソース端子２０２に電気的に接続されている。
また、第１のスイッチング素子１０８ａのゲート電極１０８ｋは、第１のゲート抵抗１０９ａを介してパワーモジュール１００のゲート端子２０３に電気的に接続されており、一方、第２のスイッチング素子１０８ｂのゲート電極１０８ｋも、第２のゲート抵抗１０９ｂを介してパワーモジュール１００のゲート端子２０３に電気的に接続されている。
ここで、本実施の形態１のパワーモジュール１００では、ボディダイオード（内蔵ダイオード）利用時のチップ毎の電流のバラツキを抑制するため、パワーモジュール１００の製造におけるチップ選別の段階で、順方向Ｌの電圧の特性が近い半導体チップ同士を選んでいる。
ただし、特性が完全に一致するチップ同士を選ぶことは困難である。そこで、本実施の形態１のパワーモジュール１００では、ボディダイオードの順方向Ｌに所定の電圧を印加した際の電流値が小さい方のスイッチング素子に電気的に接続されているゲート抵抗が、上記ダイオードの順方向Ｌに上記所定の電圧を印加した際の電流値が大きい方のスイッチング素子に電気的に接続されているゲート抵抗より大きくなるようにする。すなわち、ボディダイオードの順方向Ｌに所定の電圧を印加した際の電流値が小さい方のスイッチング素子に接続されているゲート抵抗が、上記ダイオードの順方向Ｌに上記所定の電圧を印加した際の電流値が大きい方のスイッチング素子に接続されているゲート抵抗より大きくなるようにする。つまり、チップ選別の段階では、順方向Ｌの電圧の特性が近い半導体チップ同士を選んで搭載し、パワーモジュール１００の組立てにおいて、絶縁基板１０２上に相互に異なる抵抗値のゲート抵抗となるチップ抵抗を搭載する。これにより、ボディダイオードの順方向Ｌに所定の電圧を印加した際の電流値が小さい方のスイッチング素子に電気的に接続されているゲート抵抗が、上記ダイオードの順方向Ｌに上記所定の電圧を印加した際の電流値が大きい方のスイッチング素子に電気的に接続されているゲート抵抗より大きくなるようにする。
例えば、第１のスイッチング素子１０８ａの方がボディダイオード３０１の順方向Ｌに所定の電圧を印加した際の電流値が小さい場合、還流時は第２のスイッチング素子１０８ｂの電流配分が多くなる。
そして、電流配分が多くなった第２のスイッチング素子１０８ｂの方が温度が高くなる。ボディダイオード３０１は温度が高いほど電流が流れやすくなる特性を有しているため、素子ごとに流れる電流のバランスが悪化する。
そこで、本実施の形態１のパワーモジュール１００では、第１のスイッチング素子１０８ａの方がボディダイオード３０１の順方向Ｌに所定の電圧を印加した際の電流値が第２のスイッチング素子１０８ｂより小さい場合、第１のスイッチング素子１０８ａには第２のスイッチング素子１０８ｂよりも大きなゲート抵抗（チップ抵抗）を接続してスイッチング損失が大きくなるようにする。これにより、第１のスイッチング素子１０８ａの電流配分を増やすことができ、半導体チップ間の発熱量・温度差を抑制することができる。
なお、ボディダイオード（内蔵ダイオード）の順方向Ｌに所定の電圧を印加した際の電流値の大小は、それぞれのボディダイオードの固有の特性の比較に基づくものである。
一例として、同じ温度・湿度の条件下において、第１のスイッチング素子１０８ａが第２のスイッチング素子１０８ｂよりもボディダイオードの順方向Ｌに所定の電圧を印加した際の電流値が小さい時、第１のゲート抵抗１０９ａには第２のゲート抵抗１０９ｂよりも大きな抵抗値のもの（例えば、チップ抵抗など）を使用する。
以上のように、本実施の形態１のパワーモジュール１００では、並列接続された複数のスイッチング素子（半導体チップ）のうち、ボディダイオードの順方向Ｌに所定の電圧を印加した際の電流値が小さい方のスイッチング素子に接続されるゲート抵抗を大きくすることで、電流値が小さい方のスイッチング素子のスイッチング損失を大きくすることができる。これにより、電流値が小さい方のスイッチング素子の温度が高くなるため、順方向Ｌの電圧を下げることができる。
その結果、他のスイッチング素子（半導体チップ）への電流の集中を抑制することができ、素子ごとの電流のバランス（電流配分）を良くすることができる。
したがって、発熱などによる半導体チップの破壊を低減することができ、パワーモジュール１００の信頼性を高めることができるとともに、パワーモジュール１００の寿命を延ばすことができる。
なお、ゲート抵抗としてチップ抵抗を用いることにより、パワーモジュール１００の組み立てにおいて、チップ選別後やチップ搭載後であっても、抵抗値が異なる複数のチップ抵抗を用いることにより、パワーモジュール１００を容易に組み立てることができる。
次に、パワーＭＯＳをスイッチング素子に適用した例として、図５および図６に示すＭＯＳＦＥＴ（パワーＭＯＳ）について説明する。図５は図１に示すパワーモジュールに搭載される半導体チップの主要部の構造の一例を示す断面図、図６は図１に示すパワーモジュールに搭載される半導体チップの主要部の構造の変形例を示す断面図である。
図３に示すＭＯＳＦＥＴは、ＤＭＯＳＦＥＴ（Double-diffusionMetal Oxide Semiconductor Field Effect Transistor) である。ＤＭＯＳＦＥＴは、底部にＮ+基板層４０６を備えており、その上層にＮ-層４０５が形成されている。さらに、Ｎ-層４０５の上部にＰボディ層４０４が形成されている。また、Ｐボディ層４０４の上部には、Ｐ+層４０３およびＮ+層４０２がＰボディ層４０４に内包されるように形成されている。
さらに、Ｎ+層４０２、Ｐ+層４０３とを含む主面上には、Ｎ+層４０２とＰ+層４０３に電気的に接続されるようにソース電極４０１が形成されている。また、上記主面上には、ゲート絶縁膜４０９を介してゲート電極４０８が形成されている。ゲート電極４０８は、少なくともＰボディ層４０４と平面視で重なるように配置されている。一方、裏面には、ドレイン電極４０７が形成されている。
また、図４に示すＭＯＳＦＥＴは、トレンチ型ＭＯＳＦＥＴである。トレンチ型ＭＯＳＦＥＴは、ＤＭＯＳＦＥＴと同様に、底部にＮ+基板層４０６を備えており、その上層にＮ-層４０５が形成されている。さらに、Ｎ-層４０５の上部にＰボディ層４０４が形成されている。また、Ｐボディ層４０４の上部には、Ｐ+層４０３およびＮ+層４０２が形成されている。そして、Ｎ+層４０２、Ｐ+層４０３とを含む主面上には、Ｎ+層４０２とＰ+層４０３に電気的に接続されるようにソース電極４０１が形成されている。
さらに、Ｎ+層４０２、Ｐ+層４０３とを含む上記主面からＮ-層４０５に到達し、かつＮ+層４０２およびＰボディ層４０４を通過するように溝４１０が形成されており、この溝４１０にゲート絶縁膜４０９を介してゲート電極４０８が形成されている。一方、裏面には、ＤＭＯＳＦＥＴと同様に、ドレイン電極４０７が形成されている。
そして、図３に示すＤＭＯＳＦＥＴおよび図４に示すトレンチ型ＭＯＳＦＥＴのそれぞれは、ソース電極４０１をアノード、ドレイン電極４０７をカソードとするダイオードを内蔵している。なお、Ｎ-層４０５は、エピタキシャル層４１１でもある。つまり、上記ＤＭＯＳＦＥＴおよび上記トレンチ型ＭＯＳＦＥＴのそれぞれは、エピタキシャル層４１１を備えるパワーＭＯＳでもある。
したがって、パワーモジュールが、図３に示すＤＭＯＳＦＥＴや図４に示すトレンチ型ＭＯＳＦＥＴであり、かつエピタキシャル層４１１を備えるパワーＭＯＳを内蔵したＳｉＣからなる半導体チップを搭載している場合、ＰＮ接合の通電時に発生するエネルギーにより、エピタキシャル層４１１において積層欠陥が成長することがある。
次に、本実施の形態１のパワーモジュールの製造方法について説明する。図５は本発明の実施の形態１のパワーモジュールの製造手順の一例を示すプロセスフロー図、図６は図５に示す製造手順におけるＰＬ解析の結果（ウエハ全体）の一例を示す模式図、図７は図５に示す製造手順におけるＰＬ解析の結果（チップ領域）の一例を示す模式図である。
図５に示すフローを用いてパワーモジュール１００の製造方法について説明すると、まず、図５に示すステップＳ１のＰＬ（Photo Luminescence）解析を実施する。ＰＬ解析は、対象物に光を照射して結晶欠陥などを見極めるものである。ＰＬ解析では、最初に図６に示す半導体ウエハ５００におけるウエハ全体のＰＬマッピングを作成する。なお、図６において、点線はダイシングの目印となるスクライブライン５０１であり、点線で囲まれた区間が１つのチップ領域５０２となる。各チップ領域５０２内の図７に示すＢＰＤ（Basal Plane Dislocation)である基底面転位５０３の個数をカウントする。その結果、一定以上の個数の基底面転位５０３が発見された半導体チップは不良とする。
その後、半導体ウエハ５００はスクライブライン５０１に沿って切断され、良品チップのみが次の工程に進む。なお、半導体ウエハ５００上での基底面転位５０３の平面座標位置が分かるため、スクライブライン５０１の座標位置を組み合わせることによって各チップ領域５０２内の基底面転位５０３の有無が分かる。
なお、図７は、１つのチップ領域５０２のＰＬ解析の結果を一例として示しており、基底面転位５０３（ＢＰＤ）は線のような形で観測される。
また、ＰＬ解析ではＮ-型のエピタキシャル層内の基底面転位５０３を観測する。Ｎ-型のエピタキシャル層内に基底面転位５０３がある場合、内蔵ダイオードの還流時にＰＮ接合に通電される際の再結合エネルギーによって基底面転位５０３が積層欠陥に成長する。積層欠陥は電気抵抗として働き、図３や図４に示すＮ-層４０５（エピタキシャル層４１１）のドリフト抵抗が増加するため、基底面転位５０３が含まれるスイッチング素子チップを用いた場合、スイッチング素子および内蔵ダイオードの特性劣化が発生する。特性劣化の度合いは半導体チップ中の基底面転位５０３の個数や位置によって決まるため、チップ毎に異なる。
このため、積層欠陥の成長による特性劣化はチップ間の電流バラツキの原因となる。ＰＬ解析によって積層欠陥の成長の原因である基底面転位５０３を観測し、例えば基底面転位５０３が含まれない半導体チップのみを使用することによって、パワーモジュール１００の動作中の特性劣化、およびそれに伴う電流バラツキを防ぐことができる。
図５に示すフローでは、ＰＬ解析後にステップＳ２に示すデバイス製造であるＭＯＳＦＥＴ製造となっているが、ＰＬ解析はＭＯＳＦＥＴの製造工程中においても電極形成前であれば行うことができる。
ＰＬ解析後、ステップＳ２に示すデバイス製造を実施する。デバイス製造では、図３や図４に示すＭＯＳＦＥＴを製造する。
デバイス製造後、ステップＳ３に示す良品検査を実施する。この良品検査は、全自動による検査のため、上記ＰＬ解析の結果に関わらず全ての半導体チップ（チップ領域５０２）に対して半導体ウエハ５００の状態で実施する。良品検査の内容は、ＭＯＳＦＥＴのサブスレッショルド特性、伝達特性、出力特性、リーク電流、耐圧、ボディダイオードの順方向電圧およびゲート絶縁膜信頼性などである。
良品検査後、ステップＳ４に示すダイシングを実施する。ダイシングでは、図６に示すスクライブライン５０１に沿って切断を行い、各半導体チップに個片化する。
ダイシング後、ステップＳ５に示すＰＬ、電気特性良品選別を実施する。ＰＬ、電気特性良品選別では、リーク電流などの不良が発見された半導体チップや、ＰＬ解析で基底面転位５０３が多かった半導体チップは、次工程である通電試験には送らず、この工程で振るい落とす。
ＰＬ、電気特性良品選別後、ステップＳ６に示す通電試験を実施する。通電試験では、上記ＰＬ、電気特性良品選別において良品と判定された半導体チップに対して通電を実施する。
通電試験後、ステップＳ７に示す通電試験良品選別を実施する。通電試験良品選別では、通電試験において一定以上の劣化量となった半導体チップを振るい落とす。すなわち、通電試験で、通電前と通電後の特性を比べる。例えば、劣化前と劣化後の比率が何％以上になったらＮＧと予め定めておき、劣化前と劣化後の比率によりＮＧと判定された半導体チップを振るい落とす。
通電試験良品選別後、ステップＳ８に示す電気特性検査（チップ）を実施する。この電気特性検査では、再度半導体チップの電気特性検査を実施する。すなわち、通電試験で合格であっても許容内の特性変化は起こり得るため、もう一度電気特性を測定するものである。
電気特性検査（チップ）を実施した後、ステップＳ９に示すチップ選別を実施する。このチップ選別では、図２に示す順方向Ｌに所定の電圧を印加した際の電流値が小さい方の半導体チップは、組立て後に結果的にゲート抵抗が大きくなるように選別を実施する。例えば、まず、ステップＳ８の電気特性検査（チップ）の結果を参照し、ボディダイオードなどの特性の近い半導体チップ同士を選ぶ。すなわち、パワーモジュール１００に搭載する１組の半導体チップを決める（搭載する半導体チップの組み合わせを決める）。
チップ選別後、ステップＳ１０に示すモジュール組立てを実施する。すなわち、図１に示すパワーモジュール１００の組立てを行う。本実施の形態１のパワーモジュール１００では、この組立て工程において、例えば、絶縁基板１０２のゲート配線パターン１０４上にチップ抵抗である第１のゲート抵抗１０９ａおよび第２のゲート抵抗１０９ｂを実装し、それぞれの半導体チップに電気的に接続されるゲート抵抗の大きさを調整する。
これにより、パワーモジュール１００において、並列接続された第１のスイッチング素子１０８ａ（第１の半導体チップ）と第２のスイッチング素子１０８ｂ（第２の半導体チップ）のうち、ボディダイオードの順方向Ｌに所定の電圧を印加した際の電流値が小さい方のスイッチング素子（半導体チップ）に接続されるゲート抵抗が大きくなるようにする。
パワーモジュール１００の組立てでは、絶縁基板１０２のドレイン配線パターン１０６上に第１のスイッチング素子１０８ａと第２のスイッチング素子１０８ｂを搭載するとともに、ゲート配線パターン１０４上にチップ抵抗である第１のゲート抵抗１０９ａおよび第２のゲート抵抗１０９ｂを搭載する。
各チップ搭載後、第１のスイッチング素子１０８ａおよび第２のスイッチング素子１０８ｂと、絶縁基板１０２の所定の配線パターンとをそれぞれ所定のワイヤで電気的に接続する。さらに、第１のスイッチング素子１０８ａと第１のゲート抵抗１０９ａとを、および第２のスイッチング素子１０８ｂと第２のゲート抵抗１０９ｂとを所定のワイヤで電気的に接続する。
ワイヤボンド終了後、所望の樹脂封止などを行って図１に示すパワーモジュール１００の組立て完了となる。
次に、本実施の形態１のパワーモジュールの一例である電力変換装置について説明する。図８は実施の形態１のパワーモジュールである電力変換装置の回路図である。
図８に示す電力変換装置１１０１はインバータであり、複数のスイッチング素子群Ｓ１〜Ｓ６を有している。これらスイッチング素子群Ｓ１〜Ｓ６は、それぞれが複数のスイッチング素子（トランジスタ）１０８およびゲート抵抗１０９によって構成されたＭＯＳＦＥＴ群であり、各スイッチング素子１０８はＳｉＣからなる半導体チップに内蔵されている。なお、スイッチング素子群Ｓ３〜Ｓ６については、図を分かり易くするために１つのスイッチング素子を代表して記載している。
また、直列接続された２つのスイッチング素子群（例えばＳ１とＳ２）が同時にオンすることはない。つまり、スイッチング素子群Ｓ１がターンオフすると、デッドタイムと呼ばれる一定の時間が経過した後にスイッチング素子群Ｓ２がターンオンする。そして、デッドタイム期間中は、負荷電流の向きに応じてスイッチング素子群Ｓ１あるいはスイッチング素子群Ｓ２のボディダイオード（内蔵ダイオード）３０１に電流が流れる。このことは、スイッチング素子群Ｓ３とＳ４、スイッチング素子群Ｓ５とＳ６についても同様である。
ここで、電力変換装置１１０１の構成を詳細に説明すると、ハイサイド（高電位側）の配線（第１の配線）１１０２と、配線１１０２より電位が低いローサイド（低電位側）の配線（第２の配線）１１０３と、を有している。さらに、配線１１０２と配線１１０３との間に配置され、かつ配線１１０２および配線１１０３に電気的に接続されたハイサイド用トランジスタ部であるスイッチング素子群Ｓ１、Ｓ３、Ｓ５を有している。また、配線１１０２と配線１１０３との間に配置されるとともに配線１１０２および配線１１０３に電気的に接続され、かつスイッチング素子群Ｓ１、Ｓ３、Ｓ５のそれぞれと直列に電気的に接続されたローサイド用トランジスタ部であるスイッチング素子群Ｓ２、Ｓ４、Ｓ６を有している。
具体的には、配線１１０２と配線１１０３との間において、配線１１０２に電気的に接続されたスイッチング素子群Ｓ１と、配線１１０３に電気的に接続されたスイッチング素子群Ｓ２と、が直列に電気的に接続されている。また、配線１１０２に電気的に接続されたスイッチング素子群Ｓ３と、配線１１０３に電気的に接続されたスイッチング素子群Ｓ４と、が直列に電気的に接続されている。さらに、配線１１０２に電気的に接続されたスイッチング素子群Ｓ５と、配線１１０３に電気的に接続されたスイッチング素子群Ｓ６と、が直列に電気的に接続されている。
なお、配線１１０２と配線１１０３との間において、電源電圧ＶＣＣとコンデンサＣがそれぞれ電気的に接続されている。さらに、スイッチング素子群Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５およびＳ６のそれぞれは、負荷（ＬＯＡＤ）１１０４に電気的に接続されている。負荷１１０４は、例えば、三相交流モータである。
また、スイッチング素子群Ｓ１の複数のゲート抵抗１０９のそれぞれは、ゲート駆動回路ＧＤ１に電気的に接続されている。同様に、スイッチング素子群Ｓ２の複数のゲート抵抗１０９のそれぞれは、ゲート駆動回路ＧＤ２に電気的に接続され、スイッチング素子群Ｓ３の複数のゲート抵抗１０９のそれぞれは、ゲート駆動回路ＧＤ３に電気的に接続されている。さらに、スイッチング素子群Ｓ４の複数のゲート抵抗１０９のそれぞれは、ゲート駆動回路ＧＤ４に電気的に接続され、スイッチング素子群Ｓ５の複数のゲート抵抗１０９のそれぞれは、ゲート駆動回路ＧＤ５に電気的に接続され、スイッチング素子群Ｓ６の複数のゲート抵抗１０９のそれぞれは、ゲート駆動回路ＧＤ６に電気的に接続されている。
なお、ハイサイド用トランジスタ部であるスイッチング素子群Ｓ１、Ｓ３、Ｓ５およびローサイド用トランジスタ部であるスイッチング素子群Ｓ２、Ｓ４、Ｓ６のそれぞれにおいては、複数のスイッチング素子（トランジスタ）１０８が電気的に並列接続されている。また、複数のスイッチング素子１０８のそれぞれは、ボディダイオード（内蔵ダイオード）３０１と電気的に接続されている。さらに、複数のスイッチング素子１０８のそれぞれのゲート電極１０８ｋは、ゲート抵抗１０９に電気的に接続されている。
そして、電力変換装置１１０１では、スイッチング素子群Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６のそれぞれにおいて、ボディダイオード３０１の順方向Ｌに所定の電圧を印加した際の電流値が小さい方のスイッチング素子１０８に電気的に接続されているゲート抵抗１０９は、ボディダイオード３０１の順方向Ｌに所定の電圧を印加した際の電流値が大きい方のスイッチング素子１０８に電気的に接続されているゲート抵抗１０９より大きくなっている。
これにより、本実施の形態１の電力変換装置１１０１においても、各スイッチング素子群において電流値が小さい方のスイッチング素子１０８のスイッチング損失を大きくすることができる。これにより、電流値が小さい方のスイッチング素子１０８の温度が高くなるため、電流配分を増加させることができる。その結果、他のスイッチング素子１０８への電流の集中を抑制することができ、素子ごとの電流のバランス（電流配分）を良くすることができる。これにより、電力変換装置１１０１の信頼性を高めることができるとともに、電力変換装置１１０１の寿命を延ばすことができる。
（実施の形態２）
図９は本発明の実施の形態２のパワーモジュールの構造の一例を示す平面図、図１０は図９に示すパワーモジュールの回路図である。
図９に示す本実施の形態２のパワーモジュール６００は、３つ以上の複数のスイッチング素子が並列に電気的に接続されているものであり、本実施の形態２では、パワーモジュール６００に３つのスイッチング素子が搭載されている場合を説明する。３つのスイッチング素子は、図１０に示すように、第１のスイッチング素子（第１の半導体チップ）１０８ａ、第２のスイッチング素子（第２の半導体チップ）１０８ｂおよび第３のスイッチング素子（第３の半導体チップ）１０８ｃであり、これら３つのスイッチング素子１０８が、電流容量を確保するために並列に電気的に接続されている。
すなわち、パワーモジュール６００においても、第３の半導体チップは、第３のＭＯＳＦＥＴ（パワーＭＯＳ）３０２ｃであり、第３のスイッチング素子１０８ｃとして適用されている。そして、第３のスイッチング素子１０８ｃには、第３のボディダイオード（ダイオード）３０１ｃが内蔵されている。
また、パワーモジュール６００においても、第１のスイッチング素子１０８ａ、第２のスイッチング素子１０８ｂおよび第３のスイッチング素子１０８ｃは、それぞれ炭化ケイ素（ＳｉＣ）からなる。
なお、パワーモジュール６００における絶縁基板１０２の構造、および第１のスイッチング素子１０８ａと第２のスイッチング素子１０８ｂの実装構造や各スイッチング素子の絶縁基板１０２の各配線パターン（図９においてハッチングを付した箇所）とのワイヤ接続の構造は、実施の形態１のパワーモジュール１００と同様であるため、その説明は省略する。
ここで、第３のスイッチング素子１０８ｃは、その表面側にソースパッド１０８ｉとゲートパッド１０８ｊを有している。そして、第３のスイッチング素子１０８ｃのソースパッド１０８ｉと、絶縁基板１０２のソース配線パターン１０７とが、導電性ワイヤである複数のソースワイヤ１１２によって電気的に接続されている。さらに、第３のスイッチング素子１０８ｃのソースパッド１０８ｉと、絶縁基板１０２のソースセンス配線パターン１０５とが、導電性ワイヤであるソースセンスワイヤ１１１によって電気的に接続されている。
また、第３のスイッチング素子１０８ｃのゲートパッド１０８ｊと絶縁基板１０２のゲート配線パターン１０４とが、導電性ワイヤであるゲートワイヤ１１０によって電気的に接続されている。その際、パワーモジュール６００においても、ゲート配線パターン１０４上にチップ抵抗である第３のゲート抵抗１０９ｃが搭載されており、ゲートワイヤ１１０とゲート配線パターン１０４とが、第３のゲート抵抗１０９ｃを介して電気的に接続されている。すなわち、ゲートワイヤ１１０は、第３のゲート抵抗１０９ｃが有するゲート抵抗パッド１０９ｇに電気的に接続されている。
また、図１０に示すように、第３のスイッチング素子１０８ｃには、第３のボディダイオード（ダイオード）３０１ｃが内蔵されており、さらに、第３のスイッチング素子１０８ｃは、この第３のスイッチング素子１０８ｃの外部で第３のゲート抵抗１０９ｃと電気的に接続されている。本実施の形態２においても、第３のゲート抵抗１０９ｃは、図１１に示す絶縁基板１０２のゲート配線パターン１０４上に搭載されたチップ抵抗である。
また、図１０に示すように、第３のスイッチング素子１０８ｃに内蔵されている第３のボディダイオード３０１ｃは、回路の順方向Ｌに対して逆方向に電気的に接続されている。
なお、パワーモジュール６００においても、第１のスイッチング素子１０８ａ、第２のスイッチング素子１０８ｂおよび第３のスイッチング素子１０８ｃのそれぞれのドレイン電極は、パワーモジュール６００のドレイン端子２０１に電気的に接続されている。
また、第１のスイッチング素子１０８ａ、第２のスイッチング素子１０８ｂおよび第３のスイッチング素子１０８ｃのそれぞれのソース電極は、パワーモジュール６００のソース端子２０２に電気的に接続されている。
また、第３のスイッチング素子１０８ｃのゲート電極１０８ｋは、第１のスイッチング素子１０８ａのゲート電極１０８ｋや第２のスイッチング素子１０８ｂのゲート電極１０８ｋと同様に、第３のゲート抵抗１０９ｃを介してパワーモジュール６００のゲート端子２０３に電気的に接続されている。
本実施の形態２においても、並列接続されている３つのスイッチング素子のうちの２つを比べた場合に、ボディダイオード３０１の順方向Ｌに所定の電圧を印加した際の電流値が小さい方の半導体チップに接続されているゲート抵抗が、順方向Ｌに所定の電圧を印加した際の電流値が大きい方の半導体チップに接続されているゲート抵抗よりも抵抗値が大きくなるようにする。
例えば、パワーモジュール６００において、第１のスイッチング素子１０８ａに内蔵されている第１のボディダイオード３０１ａの順方向Ｌに所定の電圧を印加した際の電流値が、第２のスイッチング素子１０８ｂに内蔵されている第２のボディダイオード３０１ｂの順方向Ｌに所定の電圧を印加した際の電流値よりも小さい場合、第１のゲート抵抗１０９ａには第２のゲート抵抗１０９ｂよりも大きな抵抗値のチップ抵抗を使用する。
また、第２のスイッチング素子１０８ｂに内蔵されている第２のボディダイオード３０１ｂの順方向Ｌに所定の電圧を印加した際の電流値が、第３のスイッチング素子１０８ｃに内蔵されている第３のボディダイオード３０１ｃの順方向Ｌに所定の電圧を印加した際の電流値よりも小さい場合、第２のゲート抵抗１０９ｂには第３のゲート抵抗１０９ｃよりも大きな抵抗値のチップ抵抗を使用する。
これにより、本実施の形態２のパワーモジュール６００においても、３つの半導体チップのうちの何れか２つの半導体チップにおいて、電流値が小さい方の半導体チップのスイッチング損失を大きくすることができる。これにより、電流値が小さい方の半導体チップの温度が高くなるため、電流配分を増加させることができる。その結果、他の半導体チップへの電流の集中を抑制することができ、チップごとの電流のバランス（電流配分）を良くすることができる。これにより、パワーモジュール６００の信頼性を高めることができるとともに、パワーモジュール６００の寿命を延ばすことができる。
（実施の形態３）
図１１は本発明の実施の形態３のパワーモジュールの構造の一例を示す平面図、図１２は図１１に示すパワーモジュールの回路図である。
本実施の形態３では、図１１に示すパワーモジュール７００に搭載されるスイッチング素子である半導体チップにゲート抵抗が内蔵されている場合を説明する。さらに、パワーモジュール７００に２つの半導体チップ（スイッチング素子）が搭載されている場合を説明する。
したがって、上述の実施の形態１のパワーモジュール１００においてゲート抵抗として絶縁基板１０２のゲート配線パターン１０４上に設けられていたチップ抵抗は、本実施の形態３のパワーモジュール７００では設けられていない。
すなわち、図１２に示すように、第１のスイッチング素子１０８ａに、第１のボディダイオード３０１ａと第１のゲート抵抗１０９ａがそれぞれ内蔵されている。また、第２のスイッチング素子１０８ｂに、第２のボディダイオード３０１ｂと第２のゲート抵抗１０９ｂがそれぞれ内蔵されている。
パワーモジュール７００においても、実施の形態１と同様に、ボディダイオード３０１の順方向Ｌに所定の電圧を印加した際の電流値が小さい方の半導体チップに接続されているゲート抵抗は、ボディダイオード３０１の順方向Ｌに所定の電圧を印加した際の電流値が大きい方の半導体チップに接続されているゲート抵抗よりも抵抗値が大きくなるようにする。
例えば、第１のスイッチング素子１０８ａの方がボディダイオード３０１の順方向Ｌに所定の電圧を印加した際の電流値が小さい場合、第１のスイッチング素子１０８ａは、第２のスイッチング素子１０８ｂよりも内蔵するゲート抵抗の抵抗値が大きくなるように半導体チップを選定する。すなわち、チップ選別の段階で第１のスイッチング素子１０８ａの半導体チップの方が、第２のスイッチング素子１０８ｂの半導体チップよりも内蔵するゲート抵抗１０９の抵抗値が大きくなるようにそれぞれの半導体チップを選定する。
詳細には、図５に示すステップＳ９のチップ選別工程で、第１のスイッチング素子１０８ａの半導体チップの方が、第２のスイッチング素子１０８ｂの半導体チップよりも内蔵するゲート抵抗１０９の抵抗値が大きくなるような組み合わせの２つの半導体チップを選別する。そして、この選別された２つの半導体チップをパワーモジュール７００の組立てで絶縁基板１０２上に搭載する。
すなわち、選別された第１の半導体チップと第２の半導体チップにおいて、第１の半導体チップである第１のスイッチング素子１０８ａは、内蔵された第１のボディダイオード３０１ａの順方向Ｌに所定の電圧を印加した際の電流値が第２のスイッチング素子１０８ｂより小さく、かつ、内蔵された第１のゲート抵抗１０９ａの抵抗値が大きい。
以上のように選別された第１の半導体チップと第２の半導体チップを搭載することにより、パワーモジュール７００においても、電流値が小さい方の半導体チップのスイッチング損失を大きくすることができる。これにより、電流値が小さい方の半導体チップの温度が高くなるため、順方向Ｌの電圧を下げることができる。その結果、他の半導体チップへの電流の集中を抑制することができ、チップごとの電流のバランス（電流配分）を良くすることができる。これにより、パワーモジュール７００の信頼性を高めることができるとともに、パワーモジュール７００の寿命を延ばすことができる。
また、第１の半導体チップおよび第２の半導体チップのうち、抵抗値が大きい方のゲート抵抗１０９が内蔵されている半導体チップが有するＭＯＳＦＥＴ（スイッチング素子）の抵抗は、抵抗値が小さい方のゲート抵抗１０９が内蔵されている半導体チップが有するＭＯＳＦＥＴ（スイッチング素子）の抵抗より大きくしてもよい。
このように第１の半導体チップと第２の半導体チップとで、ＭＯＳＦＥＴの抵抗の大きさを調整することにより、順方向Ｌに所定の電圧を印加した際の電流値が小さい方の半導体チップの温度が高くなるため、順方向Ｌの電圧を下げることができる。
これにより、他の半導体チップへの電流の集中を抑制することができ、チップごとの電流のバランス（電流配分）を良くすることができる。その結果、パワーモジュール７００の信頼性をさらに高めることができるとともに、パワーモジュール７００の寿命をさらに延ばすことができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記した実施の形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施の形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。
また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加、削除、置換をすることが可能である。なお、図面に記載した各部材や相対的なサイズは、本発明を分かりやすく説明するため簡素化・理想化しており、実装上はより複雑な形状となる。
例えば、上記実施の形態１、２では、ボディダイオードの順方向Ｌに所定の電圧を印加した際の電流値が小さい方の半導体チップに接続されているゲート抵抗が、電流値が大きい方の半導体チップに接続されているゲート抵抗よりも抵抗値が大きくなるようにする手段として、相互に異なる抵抗値のチップ抵抗を用いる場合を説明した。しかしながら、チップ抵抗以外の他の手段によってゲート抵抗の大きさの大小関係を形成してもよい。
例えば、複数の半導体チップにおいて、半導体チップのゲートパッドと絶縁基板のゲート配線パターンとを電気的に接続する導電性ワイヤの太さ（直径）、形状、材質もしくは本数などを変えてゲート抵抗の大きさの大小関係を形成することも可能である。
また、各半導体チップは、ＳｉＣからなるものに限定されずにＳｉ（シリコン）からなるものであってもよい。
また、上記実施の形態では、半導体チップの一例として、ＭＯＳＦＥＴを備えたものを取り上げて説明したが、半導体チップは、ＭＯＳＦＥＴ以外のトランジスタを備えていてもよい。
１００ パワーモジュール
１０１ 放熱ベース
１０２ 絶縁基板（基板）
１０３ 絶縁層
１０４ ゲート配線パターン
１０５ ソースセンス配線パターン
１０６ ドレイン配線パターン
１０７ ソース配線パターン
１０８ スイッチング素子（トランジスタ、半導体チップ）
１０８ａ 第１のスイッチング素子（第１の半導体チップ）
１０８ｂ 第２のスイッチング素子（第２の半導体チップ）
１０８ｃ 第３のスイッチング素子（第３の半導体チップ）
１０８ｅ、１０８ｆ、１０８ｉ ソースパッド
１０８ｇ、１０８ｈ、１０８ｊ ゲートパッド
１０８ｋ ゲート電極
１０９ ゲート抵抗
１０９ａ 第１のゲート抵抗（チップ抵抗）
１０９ｂ 第２のゲート抵抗（チップ抵抗）
１０９ｃ 第３のゲート抵抗（チップ抵抗）
１０９ｅ、１０９ｆ、１０９ｇ ゲート抵抗パッド
１１０ ゲートワイヤ
１１１ ソースセンスワイヤ
１１２ ソースワイヤ
２０１ ドレイン端子
２０２ ソース端子
２０３ ゲート端子
３０１ ボディダイオード
３０１ａ 第１のボディダイオード（ダイオード）
３０１ｂ 第２のボディダイオード（ダイオード）
３０１ｃ 第３のボディダイオード（ダイオード）
３０２ ＭＯＳＦＥＴ
３０２ａ 第１のＭＯＳＦＥＴ
３０２ｂ 第２のＭＯＳＦＥＴ
３０２ｃ 第３のＭＯＳＦＥＴ
４０１ ソース電極
４０２ Ｎ+層
４０３ Ｐ+層
４０４ Ｐボディ層
４０５ Ｎ-層
４０６ Ｎ+基板層
４０７ ドレイン電極
４０８ ゲート電極
４０９ ゲート絶縁膜
４１０ 溝
４１１ エピタキシャル層
５００ 半導体ウエハ
５０１ スクライブライン
５０２ チップ領域
５０３ 基底面転位
６００、７００ パワーモジュール
１１０１ 電力変換装置
１１０２ 配線（第１の配線）
１１０３ 配線（第２の配線）
１１０４ 負荷

Claims (13)

  1. 相互に電気的に接続されたダイオードおよびトランジスタがそれぞれに内蔵され、かつ電気的に並列接続された複数の半導体チップと、
    前記複数の半導体チップが搭載された基板と、
    を有し、
    前記複数の半導体チップのそれぞれが有する前記トランジスタのゲート電極のそれぞれは、ゲート抵抗に電気的に接続されており、
    前記複数の半導体チップのうちの何れか２つの半導体チップにおいて、前記ダイオードの順方向に所定の電圧を印加した際の電流値が小さい方の半導体チップに電気的に接続されているゲート抵抗は、前記ダイオードの順方向に前記所定の電圧を印加した際の電流値が大きい方の半導体チップに電気的に接続されているゲート抵抗より大きい、パワーモジュール。
  2. 請求項１に記載のパワーモジュールにおいて、
    前記ゲート抵抗は、チップ抵抗である、パワーモジュール。
  3. 請求項１に記載のパワーモジュールにおいて、
    前記複数の半導体チップのそれぞれは、エピタキシャル層を備えたＭＯＳＦＥＴを有している、パワーモジュール。
  4. 請求項１に記載のパワーモジュールにおいて、
    前記複数の半導体チップのそれぞれに前記ゲート抵抗が内蔵されている、パワーモジュール。
  5. 請求項４に記載のパワーモジュールにおいて、
    前記複数の半導体チップのそれぞれは、エピタキシャル層を備えたＭＯＳＦＥＴを有しており、
    前記複数の半導体チップのうち、抵抗値が大きい方の前記ゲート抵抗が内蔵されている半導体チップが有する前記ＭＯＳＦＥＴの抵抗は、抵抗値が小さい方の前記ゲート抵抗が内蔵されている半導体チップが有する前記ＭＯＳＦＥＴの抵抗より大きい、パワーモジュール。
  6. 請求項１に記載のパワーモジュールにおいて、
    前記複数の半導体チップのそれぞれは、炭化ケイ素からなる、パワーモジュール。
  7. 相互に電気的に接続されたダイオードおよびトランジスタがそれぞれに内蔵され、かつ電気的に並列接続された第１および第２の半導体チップと、
    前記第１および第２の半導体チップが搭載された基板と、
    を有し、
    前記第１および第２の半導体チップのそれぞれが有する前記トランジスタのゲート電極のそれぞれは、ゲート抵抗に電気的に接続されており、
    前記第１および第２の半導体チップのうち、前記ダイオードの順方向に所定の電圧を印加した際の電流値が小さい方の半導体チップに電気的に接続されているゲート抵抗は、前記ダイオードの順方向に前記所定の電圧を印加した際の電流値が大きい方の半導体チップに電気的に接続されているゲート抵抗より大きい、パワーモジュール。
  8. 請求項７に記載のパワーモジュールにおいて、
    前記ゲート抵抗は、チップ抵抗である、パワーモジュール。
  9. 請求項７に記載のパワーモジュールにおいて、
    前記第１および第２の半導体チップのそれぞれは、エピタキシャル層を備えたＭＯＳＦＥＴを有している、パワーモジュール。
  10. 請求項１に記載のパワーモジュールにおいて、
    前記第１および第２の半導体チップのそれぞれに前記ゲート抵抗が内蔵されている、パワーモジュール。
  11. 請求項１０に記載のパワーモジュールにおいて、
    前記第１および第２の半導体チップのそれぞれは、エピタキシャル層を備えたＭＯＳＦＥＴを有しており、
    前記第１および第２の半導体チップのうち、抵抗値が大きい方の前記ゲート抵抗が内蔵されている半導体チップが有する前記ＭＯＳＦＥＴの抵抗は、抵抗値が小さい方の前記ゲート抵抗が内蔵されている半導体チップが有する前記ＭＯＳＦＥＴの抵抗より大きい、パワーモジュール。
  12. 請求項７に記載のパワーモジュールにおいて、
    前記第１および第２の半導体チップのそれぞれは、炭化ケイ素からなる、パワーモジュール。
  13. 第１の配線と、
    前記第１の配線より電位が低い第２の配線と、
    前記第１の配線と前記第２の配線との間に配置され、かつ前記第１および第２の配線と電気的に接続されたハイサイド用トランジスタ部と、
    前記第１の配線と前記第２の配線との間に配置されるとともに前記第１および第２の配線と電気的に接続され、かつ前記ハイサイド用トランジスタ部と直列に電気的に接続されたローサイド用トランジスタ部と、
    を有し、
    前記ハイサイド用トランジスタ部および前記ローサイド用トランジスタ部のそれぞれに、複数のトランジスタが電気的に並列接続されているとともに、前記複数のトランジスタのそれぞれは、ダイオードと電気的に接続され、さらに、前記複数のトランジスタのそれぞれのゲート電極は、ゲート抵抗に電気的に接続されており、
    前記ハイサイド用トランジスタ部および前記ローサイド用トランジスタ部のそれぞれにおいて、前記ダイオードの順方向に所定の電圧を印加した際の電流値が小さい方のトランジスタに電気的に接続されているゲート抵抗は、前記ダイオードの順方向に前記所定の電圧を印加した際の電流値が大きい方のトランジスタに電気的に接続されているゲート抵抗より大きい、電力変換装置。
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