WO2017203623A1 - パワーモジュール、パワーモジュールの製造方法、及び電力変換装置の製造方法 - Google Patents

パワーモジュール、パワーモジュールの製造方法、及び電力変換装置の製造方法 Download PDF

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広行 吉元
島　明生
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株式会社日立製作所
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
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    • H01—ELECTRIC ELEMENTS
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Definitions

  • the present invention relates to a power module, a method for manufacturing a power module, and a method for manufacturing a power converter.
  • Silicon carbide (SiC) has a larger band gap than silicon and a dielectric breakdown electric field strength that is about 10 times higher than that of silicon. Therefore, silicon carbide (SiC) has been applied to various semiconductor devices such as power semiconductors. Applications include Schottky barrier diodes (SBD: Schottky Barrier Diodes) for unipolar devices, power MOSFETs (Metal Oxide Semiconductors Field Effect Transistors), PN diodes for bipolar devices (PND: PN diode), insulated gate bipolar transistors (IGBT: Insulated Gate (Bipolar Transistor) and Gate Turn Off Thyristor (GTO: Gate Turn Off Off Thyristor).
  • SBD Schottky Barrier Diodes
  • MOSFETs Metal Oxide Semiconductors Field Effect Transistors
  • PND PN diode
  • IGBT Insulated Gate
  • GTO Gate Turn Off Off Thyristor
  • SiC devices can realize a low-loss power module by replacing Si elements with unipolar elements or bipolar elements for different withstand voltages. For example, from 600 V to less than 4.5 kV withstand voltage, replacing Si elements with SiC-MOSFETs or SiC-SBDs can reduce power device loss. In addition, with a breakdown voltage exceeding 6.5 kV, a power module with less loss than a Si device can be realized by using SiC-PND for the rectifier and SiC-IGBT or SiC-GTO for the switching device. Furthermore, withstand voltages that are difficult to achieve with Si elements, such as over 10 kV, can be realized with these SiC elements. Such power modules using SiC elements are expected to be widely applied to automobiles, railways, and power transmission / distribution equipment. Currently, SiC-SBDs and SiC-MOSFETs are used in actual systems such as railways. ing.
  • SiC elements have excellent characteristics, there are various problems that Si elements do not have. Among these, large ones are caused by crystal defects, especially crystal defects called basal plane dislocations (BPD: Basal Plane Dislocation) have two types of electrodes in the device, such as bipolar devices, p layer, n layer,
  • BPD Basal Plane Dislocation
  • the SiC element in which the PN junction formed in the electrode portion is turned on during operation causes a problem of changing the element characteristics. This problem will be explained using a SiC-MOSFET as an example.
  • Figure 1 shows a schematic cross-sectional view of the SiC-MOSFET.
  • the SiC-MOSFET has an n-type drain electrode 6 on the back surface of the substrate, and has n-type and p-type electrodes on the source side of the substrate surface. is doing.
  • the p-type source electrode 3 forms a PN junction through the lower n-type drift layer 1 and the p-type body layer 4, and this junction is built in when a positive voltage is applied to the source electrode 9.
  • the diode is turned on, and a current flows in the direction from the source 9 to the drain 6. At this time, as shown in FIG.
  • FIG. 2 shows this change.
  • a SiC-MOSFET applies a positive voltage to the drain electrode 6 to cause a current to flow from the drain to the source, but if an operating state in which a reverse current flows in which the built-in diode is turned on is added, the BPD The expansion of the resistance increases the resistance, and the drain voltage for flowing the necessary current increases.
  • FIG. 3 shows the relationship between the energization time when the PN junction is in the on state and ⁇ V F when ⁇ V F is the increase. As shown in the figure, ⁇ V F increases when energization is started (a), but the amount of increase gradually decreases, and ⁇ V F stops increasing at the point (b) when the expansion of the defect stops.
  • Patent Document 1 shows that even if semiconductor chips are obtained from the same semiconductor wafer, the electrical characteristics differ from one semiconductor chip to another due to manufacturing variations, and a plurality of semiconductor chips whose characteristics are approximated are motorized. A technique for assembling a circuit board of a control device is disclosed.
  • Patent Document 1 measures the forward voltage of each chip (the voltage between the anode and the cathode of the built-in diode of the MOSFET chip) and mounts a combination of chips having similar values on a circuit board, thereby providing a bridge circuit.
  • the forward voltage difference between the semiconductor chips facing each other can be reduced, but the difference in the on-voltage between the semiconductor chips due to the occurrence of BPD can be reduced, and the chip in which the BPD is somewhat contained.
  • the present invention provides a method of constructing a power module by mounting these elements even if they are some power semiconductor elements including BPDs that are generated in the process of manufacturing the power semiconductor elements and cause the on-voltage fluctuation.
  • the purpose is to do.
  • Another object of the present invention is to provide a power module arrangement method that reduces the difference in electrical characteristics that occurs in a power conversion device in consideration of the difference in characteristics that occur in a power module manufactured by the method.
  • the power module of the present invention is a power module configured by mounting a plurality of SiC switching elements on a substrate so that the number of BPDs included in each SiC switching element is the same. And the corresponding SiC switching element is mounted on the substrate.
  • the number of BPDs included in each SiC rectifier element is the same.
  • the corresponding SiC rectifying elements are mounted on the substrate.
  • the method of manufacturing the power module of the present invention includes a step of measuring the distribution of BPD in the SiC epitaxial layer on the SiC substrate, and a step of forming a power semiconductor element on the SiC epitaxial layer.
  • a step of conducting current screening for each non-defective chip, and the BPD In accordance with the number of BPDs included in each chip obtained in the step of measuring the distribution of the above, a step of selecting a mounting chip by combining chips containing the same number of BPDs or chips not including one BPD; and And a step of mounting the selected mounting chip on the same insulating substrate.
  • the manufacturing method of the power converter device of this invention is used for the several power module mounting position which can mutually replace on the circuit diagram of a power converter device using the said power module.
  • the parasitic resistance, parasitic capacitance, and parasitic inductance due to wiring at each mounting position are obtained, the difference in parasitic resistance between the plurality of mounting positions, and the delay time of the current waveform due to the parasitic capacitance between the plurality of mounting positions.
  • at least one of the difference in delay time of the current waveform due to the parasitic inductance between the plurality of mounting positions when a power module is mounted at the plurality of mounting positions, between the circuits at the plurality of mounting positions.
  • the SiC elements in which BPD is generated are classified according to the number of BPDs and mounted on the power module, so that the module operation becomes unstable due to variations in the characteristics of each element in the module. can avoid.
  • the yield per wafer can be substantially improved and the manufacturing cost of the element can be reduced.
  • SiC-IGBT It is a principal part schematic sectional drawing of SiC-IGBT. It is a principal part schematic sectional drawing of SiC-GTO. It is explanatory drawing which shows the pair of the switching element and rectifier of a SiC element. It is a principal part schematic sectional drawing of SiC-PND. It is the schematic of the power module mounted in a three-phase inverter (power converter device). It is explanatory drawing which shows the multiple parallel connection of a power module. It is explanatory drawing which shows multiple series connection of a power module.
  • the SiC power module in the first embodiment is composed of a SiC-MOSFET element.
  • the SiC-MOSFET includes an n ⁇ drift layer 1, an n + source electrode 2, a p + source electrode 3, a p type body layer 4, an n + type support substrate 5, and a drain electrode 6. And the gate electrode 7, the interlayer insulating film 8, and the source electrode 9 as components.
  • the n ⁇ drift layer 1 is an n-type epitaxial growth layer containing N: nitrogen, P: phosphorus, and the like.
  • the impurity concentration is, for example, 5 ⁇ 10 13 cm ⁇ 3 or more and less than 5 ⁇ 10 16 cm ⁇ 3 .
  • the film thickness is not less than 5 ⁇ m and less than 300 ⁇ m.
  • the n + source electrode 2 is a layer that supplies electrons from the source electrode 9 during operation, and is formed by, for example, injecting an n-type impurity such as N or P at a high concentration such as 1 ⁇ 10 19 cm ⁇ 3 or more. This is an area of type SiC.
  • the p + source electrode 3 is a p-type SiC region formed by implanting p-type impurities such as Al: aluminum and B: boron at a high concentration of 1 ⁇ 10 19 cm ⁇ 3 or more.
  • the p-type body layer 4 is made of p-type SiC formed by injecting p-type impurities such as Al: aluminum and B: boron to a concentration of 1 ⁇ 10 17 cm ⁇ 3 or more and less than 5 ⁇ 10 19 cm ⁇ 3, for example. It is an area.
  • the n + -type support substrate 5 is an n-type single crystal SiC layer containing N, P, or the like formed by, for example, a sublimation method.
  • the impurity concentration is, for example, 1 ⁇ 10 16 cm ⁇ 3 or more and less than 2 ⁇ 10 19 cm ⁇ 3 .
  • the p + source electrode 3 forms a PN junction with the n-drift layer 1 with the p-type body layer 4 sandwiched therebetween, and a built-in diode in the element is formed by applying a positive voltage from the source electrode.
  • the current is turned on, and the current flows not only from the normal drain electrode 6 to the source electrode 9 but also from the source electrode 9 to the drain electrode 6.
  • the n ⁇ drift layer 1 includes an element containing BPD and an element not containing it. These are classified by the number of BPDs in the n-drift layer 1 in the element as shown in FIG. 5, for example, and elements having the same number of BPDs are mounted on the same power module.
  • the number of BPDs in an element can be measured by, for example, measuring a wafer in advance by a photoluminescence (PL) method or the like during the production of the element.
  • PL photoluminescence
  • the elements 21 to be mounted on the power module 20 are mounted on a single power module by aligning a plurality of zero BPD elements.
  • a plurality of BPDs in an element are arranged and mounted on a single power module.
  • a plurality of BPDs in an element are arranged in a plurality or elements having more BPDs are mounted on a single power module.
  • FIG. 6 is a process flow for manufacturing the power module of this embodiment.
  • step S101 first, measurement of BPD is performed by a photoluminescence (PL) method over the entire surface of the wafer in which the n ⁇ type epitaxial layer 1 is formed on the n + type support substrate 5. Do. Thereby, the location coordinates of each BPD in the n ⁇ -type epitaxial layer are recorded. From the coordinate value of each BPD on the wafer, it is determined whether each BPD is included in any of the chip regions of the SiC-MOSFET formed on the wafer thereafter. In correspondence with each chip ID, the number of BPDs existing in the corresponding chip area is stored.
  • PL photoluminescence
  • step S102 for example, the SiC-MOSFET element shown in FIG. 4 is formed on the epitaxial substrate in which the n ⁇ type epitaxial layer 1 is formed on the n + type support substrate 5.
  • step S103 a non-defective product is inspected after manufacturing the SiC-MOSFET.
  • the time efficiency is good. In the case of fully automatic, it is performed for all chips regardless of the BPD measurement result. Inspection contents include measurement of electrical characteristics, confirmation of leakage current and breakdown voltage, reliability test of gate insulating film, and the like.
  • step S104 after the non-defective product inspection, dicing is performed, and the wafer on which the plurality of SiC-MOSFETs are formed is made into a chip state. Thereafter, in step S105, non-defective chips are selected, and chips that include a BPD count equal to or greater than a predetermined threshold in the BPD measurement process and chips that have been determined to be defective in the non-defective product inspection process are shaken off.
  • step S106 an energization test of the built-in diode is performed on each chip after selection of non-defective products in the chip state. For example twice the rated current value of the first element Atari by a method such as flow 10 hours, subjected to energization screening, as shown in FIG. 3, measuring the final saturated [Delta] V F. Current test time is preset time it is possible to obtain a saturated [Delta] V F.
  • the BPD measured in S101 grows to a stacking fault in the energization test, but in this embodiment, the number of BPDs less than a predetermined threshold is not defective. However, if a flaw is caused in the dicing process, the flaw may grow into a stacking fault. Therefore, if ⁇ V F exceeds a threshold value as a result of the energization test, it is regarded as a defective chip.
  • step S107 after selection of non-defective products in the energization test, the number of BPDs contained in each non-defective chip is measured by S101, and the number of BPDs stored corresponding to each chip ID is adopted. Are selected as a mounting chip by combining chips that contain or chips that do not contain any BPD.
  • step S108 the combination of the mounting chips selected in S107 is mounted on the power module to manufacture the power module.
  • Classification information indicating the number of BPDs included in each SiC-MOSFET element to be mounted is given to each manufactured power module.
  • the power semiconductor element is formed in S102 after the BPD measurement in S101, but the BPD measurement by the photoluminescence (PL) method is in the process of manufacturing the power semiconductor element. Can be performed before electrode formation.
  • PL photoluminescence
  • the number of BPDs included in the plurality of elements 21 mounted on the power module 20 is all 0 elements, or one or more BPDs have the same number of elements.
  • An example of mounting is shown.
  • the classification is based on the average number of BPDs contained in multiple elements mounted in the power module. You may do it.
  • ⁇ V F may be subjected to classification to be mounted on the power module to align the devices from each other to approximate.
  • the result is the same as that each power module is classified by the average number of BPDs included in a plurality of elements mounted therein.
  • the SiC power module has a switching element composed of a SiC-IGBT element.
  • the SiC-IGBT includes an n ⁇ drift layer 1, an n + emitter electrode 2b, a p + emitter electrode 3b, a p type body layer 4 and an n type buffer layer 5b. , P + collector layer 11, collector electrode 6b, gate electrode 7, interlayer insulating film 8, and emitter electrode 9b.
  • the n + emitter electrode 2b and the p + emitter electrode 3b have the same structure as the n + source electrode 2 and the p + source electrode 3 of the first embodiment, although their names are different.
  • the n-type buffer layer 5b is an n-type epitaxial growth layer containing N or P.
  • the impurity concentration is, for example, 1 ⁇ 10 15 cm ⁇ 3 or more and less than 5 ⁇ 10 18 cm ⁇ 3 .
  • the film thickness is 0.5 ⁇ m or more and less than 20 ⁇ m.
  • the p + collector layer 11 is a p-type epitaxial growth layer containing Al, B, and the like.
  • the impurity concentration is, for example, 1 ⁇ 10 17 cm ⁇ 3 or more and less than 1 ⁇ 10 20 cm ⁇ 3 .
  • the p + emitter electrode 3b forms a PN junction with the n - drift layer 1 with the p-type body layer 4 sandwiched therebetween, but this part is different from the SiC-MOSFET.
  • the PN junction is never turned on.
  • the p + collector layer 11 on the back surface of the substrate forms a PN junction with the n-type buffer layer 5b and the n ⁇ drift layer 1, and a positive voltage is applied to the collector electrode 6b with the gate electrode 7 on. This part of the PN junction is turned on.
  • the SiC power module has a switching element composed of a SiC-GTO element.
  • the SiC-GTO includes an n-type upper base layer 12, a p + anode layer 13, an anode electrode 14, an n + gate layer 15, a gate electrode 16, a p ⁇ drift layer 17,
  • the p-type buffer layer 18, the n-type support substrate 5, and the cathode electrode 19 are included as components.
  • the n-type upper base layer 12 is an n-type epitaxial growth layer containing N or P.
  • the impurity concentration is, for example, 1 ⁇ 10 15 cm ⁇ 3 or more and less than 5 ⁇ 10 18 cm ⁇ 3 .
  • the p + anode layer 13 is a p-type epitaxial growth layer containing Al, B, and the like.
  • the impurity concentration is, for example, 1 ⁇ 10 17 cm ⁇ 3 or more and less than 1 ⁇ 10 20 cm ⁇ 3 .
  • the n + gate layer 15 is a layer that supplies electrons from the gate electrode 16 during operation, and is formed by injecting an n-type impurity such as N or P at a high concentration such as 1 ⁇ 10 19 cm ⁇ 3 or more. It is the area of SiC.
  • the p ⁇ drift layer 17 is a p-type epitaxial growth layer containing Al, B, and the like.
  • the impurity concentration is, for example, 5 ⁇ 10 13 cm ⁇ 3 or more and less than 5 ⁇ 10 16 cm ⁇ 3 .
  • the film thickness is not less than 5 ⁇ m and less than 300 ⁇ m.
  • the p-type buffer layer 18 is a p-type epitaxial growth layer containing Al, B, or the like.
  • the impurity concentration is, for example, 1 ⁇ 10 15 cm ⁇ 3 or more and less than 5 ⁇ 10 18 cm ⁇ 3 .
  • This device includes p + anode layer 13 and n-type upper base layer 12, n-type upper base layer 12 and p - drift layer 17, and three PNs between p-type buffer layer 18 and n-type support substrate 5. There is a junction, and there is an element that does not contain BPD in the p + anode layer 13, the n-type upper base layer 12, the p ⁇ drift layer 17, and the p-type buffer layer 18. These are classified and mounted on the power module as in the first embodiment.
  • the fourth embodiment of the present invention relates to a rectifier element in a SiC power module, and is configured by a SiC-PND element.
  • the rectifying element is paired with a switching element in the power module.
  • FIG. 9A a SiC-PND 23 is connected as a pair of SiC-IGBT 22.
  • FIG. 9B shows a SiC-MOSFET 24 pair.
  • SiC-MOSFET 24 by using the built-in diode inside the element described in the first embodiment, an external diode can be omitted.
  • SiC-PND 23 is connected as a pair of SiC-GTO 25.
  • the function of the rectifying element is to prevent the switching element from being destroyed by flowing a current when voltage is applied from the lower side of the switching element in FIG. For example, it becomes a current path at the time of regenerative operation of the power conversion device in which the surplus energy on the side flows backward to the power source.
  • the SiC-PND 23 has an anode electrode 14, a p + anode layer 13, an n ⁇ drift layer 1, an n-type support substrate 5, and a cathode electrode 19 as constituent elements.
  • an element in which BPD is contained in the p + anode layer 13 and an n ⁇ drift layer 1 and an element not in the element. are classified and mounted on the power module.
  • the power modules having a small number of BPDs in the switching elements may be classified by reducing the number of BPDs in the rectifier elements.
  • the classification may be performed by the BPD in the element of only the rectifying element independently of the switching element.
  • the fifth embodiment of the present invention is manufactured by combining power semiconductor elements of the same classification classified by the number of BPDs inside the power semiconductor elements described in the first to fourth embodiments and mounting them in a power module. This is related to the arrangement of power modules having different characteristics.
  • the power module is classified by the average number of BPDs included in the plurality of elements mounted therein.
  • the difference in the average number of BPDs is expected to cause differences in power module characteristics.
  • Fig. 11 (A) shows a schematic diagram of the 2 in 1 power module 30 that carries one phase of the three-phase inverter.
  • the power module 30 two sets of parallel connection of SiC-IGBTIG22 and SiC-PND 23 are in series, and the positive-side set is called the upper arm 31 and the negative-side set is called the lower arm 32.
  • the power module 30 is manufactured with the configuration described in the second embodiment.
  • a plurality of power modules 30 shown in FIG. 11A are provided in a power conversion device (three-phase inverter) 33 that connects a motor 34 that drives the vehicle as a load.
  • the U-phase, V-phase, and W-phase in the three-phase inverter 33 are symmetrical to each other on the circuit diagram.
  • Equation 4 Regard the delay time of the current waveform due to the parasitic capacitance, (Equation 4) R 1 C 1 ⁇ R 2 C 2 , and this delay time difference may cause the circuit to malfunction. (Equation 5) By setting r 1 > r 2 , the delay time difference can be reduced.
  • the delay time of the current waveform due to the parasitic inductance is (Equation 6) L 1 / R 1 ⁇ L 2 / R 2 , and this delay time difference may cause a malfunction of the circuit.
  • the delay time difference can be reduced by setting (Equation 7) r 1 > r 2 .
  • the power modules having different characteristics from each other according to the present invention are used to reduce the characteristic difference.
  • the sixth embodiment of the present invention also combines the power semiconductor elements of the same classification classified by the number of BPDs in the power semiconductor elements described in the first to fourth embodiments.
  • the present invention relates to an arrangement of power modules manufactured by being mounted on a power module and having different characteristics.
  • Fig. 12 shows a conceptual diagram of multiple power modules 30 in parallel.
  • the upper limit of the current value used for the power module is usually determined by the standard, and a plurality of power modules 30 are used in parallel depending on the current required for driving the power converter.
  • the connections on the circuit diagram are symmetrical to each other, but when wiring on an actual system, it is difficult to make it completely symmetric, and the wiring layout differs slightly from parasitic capacitance and parasitics. It creates a difference in inductance or parasitic resistance. Therefore, similarly to the fifth embodiment, the power modules are arranged so that the characteristic difference is reduced between the power modules using the power modules having different characteristics from each other.
  • the seventh embodiment of the present invention also combines the power semiconductor elements of the same classification classified by the number of BPDs in the power semiconductor elements described in the first to fourth embodiments.
  • the present invention relates to an arrangement of power modules manufactured by being mounted on a power module and having different characteristics.
  • FIG. 13 shows a conceptual diagram of a plurality of power modules 41 connected in series in the power converter 40.
  • the series connection of the power modules 41 is, for example, a connection such as the upper arm 31 and the lower arm 32 in the 2 in ⁇ 1 power module 30 in FIGS. Configured for the purpose of holding.
  • Each of these power modules 41 (an enlarged view is shown in 42) causes a difference in parasitic capacitance, parasitic inductance, or parasitic resistance depending on the series position and surrounding wiring. Therefore, similarly to the fifth and sixth embodiments, the power modules having different characteristics from each other are arranged between the power modules so as to reduce the characteristic difference.

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Abstract

結晶欠陥起因で個々の特性にばらつきの生じたSiCパワー半導体素子を活用して電力変換装置中のパワーモジュールを構成する。　BPDにより個々の特性にばらつきの生じたSiCパワー半導体素子を、素子内に含まれるBPDの数が互いに同じとなる素子を分類して揃えて、同一のパワーモジュールへ実装し、電力変換装置中の回路の配線起因による電気的特性の非対称性を相殺するように、特性に差があるパワーモジュールを配置する。

Description

パワーモジュール、パワーモジュールの製造方法、及び電力変換装置の製造方法
　本発明は、パワーモジュール、パワーモジュールの製造方法、及び電力変換装置の製造方法に関する。
　炭化けい素(SiC)はバンドギャップがシリコンよりも大きく、絶縁破壊電界強度がシリコンより10倍程度高いために、パワー半導体を中心とした半導体素子への様々な応用がなされている。応用先にはユニポーラデバイスのショットキーバリアダイオード (SBD: Schottky Barrier Diode)、パワーMOSFET (Metal Oxide Semiconductor Field Effect Transistor)、またバイポーラデバイスのPNダイオード (PND: PN Diode)、絶縁ゲートバイポーラトランジスタ (IGBT: Insulated Gate Bipolar Transistor)、ゲートターンオフサイリスタ (GTO: Gate Turn Off Thyristor)などがある。
　これらSiCデバイスは、Si素子を異なる耐圧ごとにユニポーラ素子やバイポーラ素子で置き換えることで低損失なパワーモジュールを実現できる。
  例えば、600 Vから4.5 kV耐圧未満程度まではSi素子をSiC-MOSFETやSiC-SBDで置き換えることによりパワーデバイスの低損失化が見込める。さらに6.5 kV程度を超える耐圧では、整流素子ではSiC-PND、またスイッチング素子ではSiC-IGBTやSiC-GTOを用いることでSi素子と比較して損失の小さなパワーモジュールが実現できる。さらには10 kV超耐圧などSi素子では実現が困難な耐圧の素子もこれらのSiC素子で実現できる。このようなSiC素子によるパワーモジュールは、自動車や鉄道、さらには送配電機器など広く応用が想定されており、現在、SiC-SBDやSiC-MOSFETでは鉄道など実際のシステムにも用いられるようになっている。
　しかし、SiC素子には優れた特性を有する一方で、Si素子には無い様々な課題がある。この中でも大きなものが結晶欠陥に起因するもので、特に基底面転位(BPD: Basal Plane Dislocation)と呼ばれる結晶欠陥は、バイポーラデバイスなど、デバイス中にp層、n層の二種類の電極をもち、かつ電極部に形成されたPN接合が動作時にオン状態になるようなSiC素子において素子の特性を変動させてしまう問題を引き起こす。この問題をSiC-MOSFETを例にとって説明する。
　SiC-MOSFETを模式断面図で表したのが図1である。図1(a)に示されるように、SiC-MOSFETは、基板裏面にn型のドレイン電極6を有し、また基板表面のソース側にはn型、p型の二つの極性の電極を有している。p型ソース電極3は下部のn型ドリフト層1とp型ボディ層4を通してPN接合を形成しており、ソース電極9に対して正の電圧が印加された際には、この接合部が内蔵ダイオードとしてオン状態となりソース9からドレイン6への向きに電流が流れる。このとき図1(a)に示すように、ドリフト層1にBPD10が存在すると、この欠陥が電子(e-)・正孔(h+)の再結合中心となり、ソース9から流入した正孔とドレイン6から流入した電子が再結合することで積層欠陥として図1(b)に示すBPD10のように拡張する。拡張した欠陥10は素子端部、あるいは図1のエピ基板下部のn型支持基板などの不純物濃度が高濃度のSiCの層5に到達すると止まるが、この拡張した欠陥は伝導キャリアの抵抗要因となるため、拡張前後では素子特性、特にオン電圧が変動する。
　この変動の様子を表したのが図2である。通常SiC-MOSFETはドレイン電極6に正の電圧を印加して、ドレインからソースに向けて電流を流すが、内蔵ダイオードがオン状態となる逆向きの電流が流れるような動作状態も加わると、BPDの拡張により抵抗が増大し、必要な電流を流すためのドレイン電圧が増大する。この増大分をΔVFとしたときの、PN接合部がオン状態の通電時間とΔVFの関係を図3に示す。図に示されるように、通電を開始(a)するとΔVFは増大するが、増大量は次第に小さくなり、欠陥の拡張が止まった時点(b)でΔVFの増大は止まる。
　以上の図1,2,3で説明したように、PN接合がオン状態となるような動作をする素子は、導通時のBPDの欠陥拡張が、素子の抵抗を増大させてしまう。また素子中に初めから入っているBPDの数ならびに位置は各素子ごとに異なるために、この結晶欠陥は各素子ごとの特性ばらつきを生む要因ともなる。
　特許文献１には、同じ半導体ウェハから取得した半導体チップであっても、製造上のバラツキにより半導体チップ毎に電気的特性が異なることが示され、特性が近似している複数の半導体チップをモータ制御装置の回路基板に組付ける技術が開示されている。
特開２０１０－１９９３６２号公報
　例えば、複数のパワー半導体素子を内部に搭載しているパワーモジュール中における、素子ごとの特性のばらつきは、パワーモジュールの誤動作あるいは破壊の原因ともなりうる。この対策として、BPDが全く入っていない素子のみを用いてパワーモジュールを構成することも可能だが、１枚のSiCウェハから取れる素子の歩留を低下させてしまう。
　特許文献１に開示の技術は、各チップの順方向電圧(MOSFETチップの内蔵ダイオードのアノードカソード間電圧)を測定して、近い値のチップ同士の組合せを回路基板に搭載することによって、ブリッジ回路の相対向する半導体チップ間の順方向電圧の差を小さくすることができるが、BPDの発生に起因する半導体チップ間のオン電圧の差を小さくすること、およびBPDが多少入っているチップであってもパワーモジュールに搭載することを可能とする指針は得られない。
　本発明は、パワー半導体素子の製造過程で発生して、オン電圧の変動の要因となるBPDを多少含むパワー半導体素子であっても、それらの素子を搭載してパワーモジュールを構成する方法を提供することを目的とする。また、その方法によって製造されたパワーモジュールに生じる特性の差異を考慮して、電力変換装置内に起こる電気的特性の差異を低減するパワーモジュールの配置方法を提供することを目的とする。
　上記課題を解決するために本発明のパワーモジュールを、基板上に複数のSiCスイッチング素子を搭載して構成したパワーモジュールであって、各SiCスイッチング素子に含まれるBPDの数が互いに同じとなるように揃えられて、前記基板上に前記該当するSiCスイッチング素子を搭載しているように構成する。
　また、本発明の他の特徴として、前記パワーモジュールの前記基板上に、複数のSiC整流素子を更に搭載して構成したパワーモジュールにおいて、各SiC整流素子に含まれるBPDの数が互いに同じとなるように揃えられて、前記基板上に前記該当するSiC整流素子を搭載しているように構成する。
　また、上記課題を解決するために本発明のパワーモジュールの製造方法を、SiC基板上のSiCエピタキシャル層内にBPDの分布を測定する工程と、前記SiCエピタキシャル層上にパワー半導体素子を形成する工程と、前記パワー半導体素子のチップダイシング後、チップ毎の良品検査結果、およびチップ内のBPDの個数に従い、良品チップを選別する工程と、前記各良品チップを、通電スクリーニングを行う工程と、前記BPDの分布を測定する工程において得られた各チップ内に含まれるBPD数に従い、同数のBPDを含むチップ同士、またはBPDを１つも含まないチップ同士を組み合わせて、実装チップを選定する工程と、前記選定された実装チップを同一の絶縁基板上に搭載する工程とを有して構成する。
　また、上記課題を解決するために本発明の電力変換装置の製造方法を、前記パワーモジュールを使用して、電力変換装置の回路図上では互いの入れ替えが可能である複数のパワーモジュール搭載位置に対して、各搭載位置における配線起因の寄生抵抗、寄生容量、および寄生インダクタンスを求め、前記複数の搭載位置間の寄生抵抗の差、および前記複数の搭載位置間の寄生容量による電流波形の遅延時間の差、および前記複数の搭載位置間の寄生インダクタンスによる電流波形の遅延時間の差の少なくとも１つにおいて、前記複数の搭載位置にパワーモジュールを搭載した場合に、前記複数の搭載位置の回路間の電気的特性の差が更に小さくなるように、搭載するパワー半導体素子に含まれるBPDの数の差異によって特性に差異を有する複数のパワーモジュールを前記複数の搭載位置に配置するようにする。
　本発明の電力変換装置では、BPDの発生したSiC素子をBPDの数で分類してパワーモジュールに実装するため、モジュール内での各素子の特性のばらつきによりモジュールの動作が不安定になることを避けられる。また、BPDの発生した素子を不良品として不使用扱いにしないために、ウェハ当りの歩留を実質的に向上させて素子の作製コストを下げることができる。
　さらには、電力変換装置中のパワーモジュール、アーム、あるいはインバータ中の各相の配線のインピーダンスのばらつきを相殺するように特性に差のあるパワーモジュールを配置することで、電力変換装置全体では、各部分の特性ばらつきを小さくすることができる。
SiC-MOSFETのPN接合部通電前後のBPD拡張を示す要部模式断面図である。 SiC-MOSFETのPN接合部通電前後のドレイン電流の特性劣化を示す概念図である。 SiC-MOSFETのPN接合部通電による経時特性劣化を示す概念図である。 SiC-MOSFETの要部模式断面図である。 本発明による素子中のBPD欠陥の数で搭載素子を分類してパワーモジュールに実装する方法を示した説明図である。 第1の実施形態におけるパワーモジュール製造のプロセスフローである。 SiC-IGBTの要部模式断面図である。 SiC-GTOの要部模式断面図である。 SiC素子のスイッチング素子と整流素子の対を示す説明図である。 SiC-PNDの要部模式断面図である。 三相インバータ(電力変換装置)に搭載するパワーモジュールの概略図である。 パワーモジュールの複数並列接続を示す説明図である。 パワーモジュールの複数直列接続を示す説明図である。
　以下、本発明の実施の形態について、図面を参照して詳細に説明する。ただし以下で説明する実施形態では、使用例の素子を、SiC-MOSFET，SiC-IGBT，SiC-PND，SiC-GTOとして説明するが、本発明の用途は必ずしもこれらに限定されるものではない。
　本発明の第1の実施形態におけるSiCパワーモジュールの構成を、図4の素子断面図と図5の説明図を用いて説明する。SiCパワーモジュールの構成方法を示すための説明図を図示する。
　第1の実施形態におけるSiCパワーモジュールはSiC-MOSFET素子で構成される。図4に示すようにSiC-MOSFETは、n-ドリフト層1と、n+ソース電極2と、p+ソース電極3と、p型ボディ層4と、n+型支持基板5と、ドレイン電極6と、ゲート電極7と、層間絶縁膜8と、ソース電極9を構成要素として持つ。
  n-ドリフト層1は、N:窒素やP:リンなどを含むn型エピタキシャル成長層である。不純物濃度は例えば5×1013cm-3以上5×1016cm-3未満である。また膜厚は5μm以上300μm未満である。n+ソース電極2は動作時にソース電極9から電子を供給する層で、例えばNやPなどのn型不純物を例えば1×1019cm-3以上など高濃度に注入するなどして形成したn型SiCの領域である。p+ソース電極3はAl:アルミニウムやB:ホウ素などp型不純物を1×1019cm-3以上など高濃度に注入するなどして形成したp型SiCの領域である。p型ボディ層4はAl:アルミニウムやB:ホウ素などp型不純物を例えば1×1017cm-3以上5×1019cm-3未満などの濃度に注入するなどして形成したp型SiCの領域である。n+型支持基板5は例えば昇華法などによって形成される、NやPなどを含むn型単結晶SiCの層である。不純物濃度は例えば1×1016cm-3以上2×1019cm-3未満である。
　p+ソース電極3は、p型ボディ層4を間に挟んだかたちでn-ドリフト層1とPN接合を形成しており、ソース電極から正の電圧を印加することで素子中の内蔵ダイオードがオン状態となり、通常のドレイン電極6からソース電極9に向かう方向だけでなく、ソース電極9からドレイン電極6にも電流が流れる。
　この素子において、特にn-ドリフト層1には、BPDが入っている素子と入っていない素子がある。これらを図5のように、例えば素子中のn-ドリフト層1の中のBPDの数で分類して、同じ個数のBPDを有する素子を同一のパワーモジュールに搭載する。素子中のBPDの数は、例えば素子の作成中にウェハを光ルミネセンス(PL: Photo Luminescence)法などで予め計測することで素子毎のBPD数を計測することができる。
　パワーモジュール20に搭載する素子21の分類の仕方は、例えば図5(A)のように、素子中のBPDが0個の素子を複数個揃えて、単一のパワーモジュールに搭載する。また、図5(B)のように、素子中のBPDが1個の素子を複数個揃えて、単一のパワーモジュールに搭載する。さらに、図5(C)のように、素子中のBPDが2個の素子を複数個揃えて、またはそれ以上のBPDの個数を有する素子を揃えて単一のパワーモジュールに搭載する。例えばこのようにして、素子中のBPDの数が同一のSiC-MOSFET素子同士を搭載してモジュール化することにより、パワーモジュール内の素子特性のばらつきにより誤動作を引き起こす危険を無くすことができる。
  また、BPDの結晶欠陥の入った素子をパワーモジュールに使うことで素子の作製時における歩留を向上させることができる。
　図6は本実施例のパワーモジュール製造のプロセスフローである。
  ステップS101において、まず、n+型支持基板5上にn-型のエピタキシャル層1が形成されている状態のウェハを全面に亘って光ルミネセンス(PL: Photo Luminescence)法により、BPDの計測を行う。これにより、n-型のエピタキシャル層内の各BPDの所在座標を記録する。ウェハ上の各BPDの座標値より、この後ウェハ上に形成されるSiC-MOSFETの各チップ領域のいずれかに、各BPDが含まれるかを判定する。各チップIDに対応させて、該当チップ領域内に何個のBPDが存在しているかを記憶する。
　ステップS102において、例えば、n+型支持基板5上にn-型のエピタキシャル層1が形成されたエピタキシャル基板上に、図4に示すSiC-MOSFET素子を形成する。
　ステップS103において、SiC-MOSFET製造後、良品検査を行う。ウェハ状態において全自動で行うと時間的効率が良い。全自動の場合はBPD計測結果に関わらず全チップに対して行う。検査内容は電気特性の測定、リーク電流や耐圧の確認、ゲート絶縁膜の信頼性試験等がある。
　ステップS104において、良品検査後、ダイシングを行い、複数のSiC-MOSFETが形成されているウェハをチップ状態にする。
  その後、ステップS105において、良品チップを選別し、BPD計測工程で所定閾値以上のBPD数が含まれていたチップ、良品検査工程で不良判定となったチップを振るい落とす。
　ステップS106において、良品選別後の各チップをチップ状態で内蔵ダイオードの通電試験を行う。例えば1素子辺りの定格電流値の2倍の電流を10時間流すなどの方法で、通電スクリーニングを行い、図3に示すように、最終的に飽和したΔVFを測定する。通電試験時間は、飽和したΔVFを得ることが可能となる時間を予め設定する。
  S101で計測されたBPDは、通電試験において積層欠陥に成長するが、本実施例では所定閾値未満のBPD数は不良とはしない。ただし、ダイシング工程で傷がついた場合、その傷が積層欠陥に成長する可能性があるため、通電試験の結果、ΔVFが閾値以上となる場合は、不良チップと見なす。
　ステップS107において、通電試験の良品選別後、各良品チップ内に含まれるBPD数は、S101で計測して、各チップIDに対応させて記憶しておいたBPD数を採用して、同じBPD数を含むチップ同士、またはBPDを１つも含まないチップ同士を組み合わせて、実装チップとして選定する。
　ステップS108において、S107で選定した各実装チップの組合せをパワーモジュールに実装して、パワーモジュールを製造する。製造された各パワーモジュールには、搭載する各SiC-MOSFET素子に含まれるBPD数を表わす分類情報が付与される。
　なお、図6のパワーモジュール製造のプロセスフローでは、S101のBPD計測の後に、S102のパワー半導体素子形成となっているが、光ルミネセンス(PL)法によるBPD計測はパワー半導体素子の製造工程中においても電極形成前であれば行うことができる。
　また、図5に示す分類では、パワーモジュール20に搭載する複数の素子21中に含まれるBPDの数は、いずれも0個の素子を揃えるか、または１個以上のBPDが同数の素子を揃えて搭載する例を示した。これ以外の分類として、パワーモジュール中に搭載される素子に含まれるBPDの数を正確に揃えるのではなく、パワーモジュールをその中に搭載する複数の素子に含まれるBPDの平均的な個数で分類しても良い。
　また、パワーモジュールに素子を実装する前に、例えば1素子辺りの定格電流値の2倍の電流を10時間流すなどの方法で、通電スクリーニングを行い、図3に示すように最終的に飽和したΔVFを測定して、ΔVFが近似する素子同士を揃えてパワーモジュールに搭載する分類をおこなっても良い。ただしこの場合は、結果として各パワーモジュールを、その中に搭載する複数の素子に含まれるBPDの平均的な個数で分類したことと同一の結果となる。
　本発明の第2の実施形態は、第1の実施形態と異なりSiCパワーモジュールはスイッチング素子がSiC-IGBT素子で構成される。図7に模式断面図を示すように、SiC-IGBTは、n-ドリフト層1と、n+エミッタ電極2bと、p+エミッタ電極3bと、p型ボディ層4と、n型バッファ層5bと、p+コレクタ層11と、コレクタ電極6bと、ゲート電極7と、層間絶縁膜8と、エミッタ電極9bを構成要素として持つ。
  このうちn+エミッタ電極2bおよびp+エミッタ電極3bはそれぞれ、名前は異なるが第1の実施形態のn+ソース電極2およびp+ソース電極3と同様の構造である。またn型バッファ層5bはNやPなどを含むn型エピタキシャル成長層である。不純物濃度は、例えば1×1015cm-3以上5×1018cm-3未満である。また膜厚は0.5μm以上、20μm未満である。またp+コレクタ層11はAl，Bなどを含むp型エピタキシャル成長層である。不純物濃度は例えば1×1017cm-3以上1×1020cm-3未満である。
　SiC-MOSFETと同様に、p+エミッタ電極3bは、p型ボディ層4を間に挟んだかたちでn-ドリフト層1とPN接合を形成しているが、この部分はSiC-MOSFETとは異なりPN接合がオン状態となることはない。一方で基板の裏面のp+コレクタ層11がn型バッファ層5bならびにn-ドリフト層1とPN接合を形成しており、ゲート電極7がオンの状態でコレクタ電極6bに正の電圧を印加するとこの部分のPN接合がオン状態となる。
　この素子においても、特にn-ドリフト層1とn型バッファ層5bならびにp+コレクタ層11に、BPDが入っている素子と入っていない素子がある。これらを第1の実施形態と同様に、分類して、パワーモジュールに搭載する。
　本発明の第3の実施形態は、第1の実施形態と異なりSiCパワーモジュールはスイッチング素子がSiC-GTO素子で構成される。図8に示すように、SiC-GTOはn型上部ベース層12と、p+アノード層13と、アノード電極14と、n+ゲート層15と、ゲート電極16と、p-ドリフト層17と、p型バッファ層18と、n型支持基板5と、カソード電極19を構成要素として持つ。
  n型上部ベース層12は、NやPなどを含むn型エピタキシャル成長層である。不純物濃度は例えば1×1015cm-3以上5×1018cm-3未満である。p+アノード層13はAl，Bなどを含むp型エピタキシャル成長層である。不純物濃度は例えば1×1017cm-3以上1×1020cm-3未満である。n+ゲート層15は動作時にゲート電極16から電子を供給する層で例えばNやPなどのn型不純物を例えば1×1019cm-3以上など高濃度に注入するなどして形成したn型SiCの領域である。p-ドリフト層17はAl，Bなどを含むp型エピタキシャル成長層である。不純物濃度は例えば5×1013cm-3以上5×1016cm-3未満である。また膜厚は5μm以上300μm未満である。p型バッファ層18は、Al，Bなどを含むp型エピタキシャル成長層である。不純物濃度は例えば1×1015cm-3以上5×1018cm-3未満である。
　この素子には、p+アノード層13とn型上部ベース層12、n型上部ベース層12とp-ドリフト層17、ならびにp型バッファ層18とn型支持基板5の間の3箇所のPN接合があり、p+アノード層13と、n型上部ベース層12、p-ドリフト層17、及びp型バッファ層18にBPDが入っている素子と入っていない素子がある。これらを第1の実施形態と同様に、分類してパワーモジュールに搭載する。
　本発明の第4の実施形態は、第1乃至第3の実施形態と異なりSiCパワーモジュール中の整流素子に関するものであり、SiC-PND素子で構成される。整流素子は多くの場合パワーモジュール中のスイッチング素子と対になって構成される。これらを図示したのが図9である。図9(a)はSiC-IGBT 22の対となってSiC-PND 23が接続されている。図9(b)はSiC-MOSFET 24の対となっている。なお、このSiC-MOSFET 24においては、第1の実施形態で説明した素子内部の内蔵ダイオードを用いることにより、外につけるダイオードを省くこともできる。図9(c)はSiC-GTO 25の対となってSiC-PND 23が接続されている。
  整流素子の働きは、対となるスイッチング素子がオフ状態のときに、図9中のスイッチング素子の下側から電圧が加わったときに電流を流すことで、スイッチング素子の破壊を防ぐことや、負荷側の余剰のエネルギーを電源に逆に流す電力変換装置の回生動作時の電流経路となることなどである。
　SiC-PND 23は図10に示すようにアノード電極14と、p+アノード層13と、n-ドリフト層1と、n型支持基板5と、カソード電極19を構成要素として持つ。またこのうちp+アノード層13と、n-ドリフト層1にBPDが入っている素子と入っていない素子がある。これらを、分類してパワーモジュールに搭載する。分類の仕方は例えば、スイッチング素子中のBPDが少ないパワーモジュールには同様に整流素子中のBPDを少なくするなどして分類しても良い。またスイッチング素子中とは独立に整流素子のみの素子中のBPDで分類を行なってもよい。
　本発明の第5の実施形態は、第1乃至第4の実施形態において説明した特にパワー半導体素子内部のBPDの数で分類した同分類のパワー半導体素子を組み合わせてパワーモジュールに搭載することにより製造された、特性に差のあるパワーモジュールの配置に関するものである。
　すなわち、パワー半導体素子内部のBPDの数が0個の素子を組み合わせて搭載したパワーモジュールと、BPDの数が1個の素子を組み合わせて搭載したパワーモジュールとを比較した場合に、例えばBPDの数が1個の素子を組み合わせて搭載したパワーモジュールの方が、抵抗値が大きくなることが予測される。これは、その他のBPDの数で分類した素子を組み合わせて搭載したパワーモジュールにおいても同様の関係があることが予測される。
　また、パワーモジュール中に搭載される素子に含まれるBPDの数を正確に揃えるのではなく、パワーモジュールをその中に搭載する複数の素子に含まれるBPDの平均的な個数で分類する場合には、BPDの平均的な個数の差異によって、パワーモジュールの特性に差が出ることが予測される。
　図11 (A)に、三相インバータの一相分を担う2 in 1パワーモジュール30の概略図を示す。このパワーモジュール30の例では、SiC-IGBT 22とSiC-PND 23の並列接続の組が２組直列に入っており、正極側の組を上アーム31、負極側の組を下アーム32と呼ぶ。第2の実施形態において説明した構成によりパワーモジュール30を製造している。
　図11 (B)に、例えば車両を駆動するモータ34を負荷として接続する電力変換装置(三相インバータ)33内に、図11 (A)のパワーモジュール30が複数備えられている。三相インバータ33中のU相、V相、W相は回路図上の結線は互いに対称であるが、実際のシステム上に配線する際には、完全に対称にすることは難しく、配線のレイアウトの違いがわずかな寄生容量、寄生インダクタンス、あるいは寄生抵抗の差を生む。
　そこで、電力変換装置(三相インバータ)33の設計図上のシミュレーションにより、または試作品上の実測値により、寄生抵抗、寄生容量、寄生インダクタンスの値を事前に得ておく。そして、電力変換装置中のあるパワーモジュール（ここではパワーモジュール1と名付ける）の配線起因の寄生抵抗、寄生容量、寄生インダクタンスをそれぞれR1, C1, L1とする。またその他のパワーモジュールの配線起因の寄生抵抗、寄生容量、寄生インダクタンスをそれぞれR2, C2, L2とする。パワーモジュール1は他のパワーモジュールと回路図上は互いの入れ替えに対して等価であり、理想的にはR1 = R2、 C1 = C2、 L1 = L2であるが実際には異なるものとする。
　このときもし、　(数１)　R1 ＜ R2　で、かつ、抵抗の違いが回路の誤動作を生じさせる可能性がある場合は、パワーモジュール1の内部の素子はBPDの数がより多く入ったために抵抗値r1になったものを用い、それ以外のパワーモジュールにはBPDの数がより少ない抵抗値r2のものを用いる。このとき　(数２)　r1 ＞ r2 　となることで、(数３)　 |(R1＋r1) － (R2＋r2)| ＜ |R1－R2| 　と抵抗差をもとの寄生抵抗の差よりも小さくできる。
　また同様に、寄生容量による電流波形の遅延時間について、　(数４)　R1C1 ＜ R2C2　で、かつ、この遅延時間の違いが回路の誤動作を生じさせる可能性がある場合も、(数５)　r1 ＞ r2　とすることで遅延時間差を小さくすることができる。
　さらに同様に、寄生インダクタンスによる電流波形の遅延時間について、(数６)　L1/R1 ＜ L2/R2　で、かつ、この遅延時間の違いが回路の誤動作を生じさせる可能性がある場合も、　(数７)　r1 ＞ r2 　とすることで遅延時間差を小さくすることができる。
　すなわち、各相の間で、本発明の互いに特性に差のあるパワーモジュールを用いて特性差が小さくなるように配置する。
　本発明の第6の実施形態も、第5の実施形態と同じく、第1乃至第4の実施形態において説明した特にパワー半導体素子内部のBPDの数で分類した同分類のパワー半導体素子を組み合わせてパワーモジュールに搭載することにより製造された、特性に差のあるパワーモジュールの配置に関するものである。
　図12に複数並列したパワーモジュール30の概念図を示す。パワーモジュールは通常規格によって使用する電流値の上限が決まっており、電力変換装置の駆動に必要な電流によっては、パワーモジュール30を複数並列して用いる。この並列の状態は、回路図上の結線は互いに対称であるが、実際のシステム上に配線する際には、完全に対称にすることは難しく、配線のレイアウトの違いがわずかな寄生容量、寄生インダクタンス、あるいは寄生抵抗の差を生む。そこで第5の実施形態と同様に、各パワーモジュールの間で、本発明の互いに特性に差のあるパワーモジュールを用いて特性差が小さくなるように配置する。
　本発明の第7の実施形態も、第5の実施形態と同じく、第1乃至第4の実施形態において説明した特にパワー半導体素子内部のBPDの数で分類した同分類のパワー半導体素子を組み合わせてパワーモジュールに搭載することにより製造された、特性に差のあるパワーモジュールの配置に関するものである。
　図13に、電力変換装置40内で複数直列に接続したパワーモジュール41の概念図を示す。パワーモジュール41の直列接続は、例えば図11、図12の2 in 1パワーモジュール30中の上アーム31と下アーム32のような接続、あるいは図13のように多数モジュール41を用いて高い耐圧を保持する目的で構成される。これらのパワーモジュール41(42に拡大図を示す)はそれぞれ直列の位置ならびに周囲の配線によって寄生容量、寄生インダクタンス、あるいは寄生抵抗の差を生む。そこで第5、および第6の実施形態と同様に、各パワーモジュールの間で、本発明の互いに特性に差のあるパワーモジュールを用いて特性差が小さくなるように配置する。
1  n-ドリフト層
2  n+ソース電極
2b  n+エミッタ電極
3  p+ソース電極
3b  p+エミッタ電極
4  p型ボディ層
5  n+型支持基板
5b  n型バッファ層
6  ドレイン電極
6b  コレクタ電極
7  ゲート電極
8  層間絶縁膜
9  ソース電極
9b  エミッタ電極
10  BPD
11  p+コレクタ層
12  n型上部ベース層
13  p+アノード層
14  アノード電極
15  n+ゲート層
16  ゲート電極
17  p-ドリフト層
18  p型バッファ層
19  カソード電極
20  パワーモジュール
21  パワーモジュールに搭載する素子
22  SiC-IGBT
23  SiC-PND
24  SiC-MOSFET
25  SiC-GTO
30  2 in 1パワーモジュール
31  上アーム
32  下アーム
33  電力変換装置(三相インバータ)
34  モータ
40  電力変換装置

Claims (10)

  1. 　基板上に複数のSiCスイッチング素子を搭載して構成したパワーモジュールであって、
    　各SiCスイッチング素子に含まれるBPDの数が互いに同じとなるように揃えられて、前記基板上に前記該当するSiCスイッチング素子を搭載していることを特徴とするパワーモジュール。
  2. 　請求項１に記載のパワーモジュールの前記基板上に、複数のSiC整流素子を更に搭載して構成したパワーモジュールにおいて、
    　各SiC整流素子に含まれるBPDの数が互いに同じとなるように揃えられて、前記基板上に前記該当するSiC整流素子を搭載していることを特徴とするパワーモジュール。
  3. 　前記SiCスイッチング素子がSiC-MOSFET素子であることを特徴とする請求項１に記載のパワーモジュール。
  4. 　前記SiCスイッチング素子がSiC-IGBT素子であることを特徴とする請求項１に記載のパワーモジュール。
  5. 　前記SiCスイッチング素子がSiC-GTO素子であることを特徴とする請求項１に記載のパワーモジュール。
  6. 　前記SiC整流素子がSiC-PND素子であることを特徴とする請求項２に記載のパワーモジュール。
  7. 　請求項１に記載のパワーモジュールにおいて、
    　前記各SiCスイッチング素子に含まれるBPDの数を必ずしも一致させずに、BPDを含まないSiCスイッチング素子も含めて、BPDの数の差異が小さいSiCスイッチング素子同士を組み合わせて、前記基板上に前記該当するSiCスイッチング素子を搭載して、
    　前記搭載された複数のSiCスイッチング素子に含まれるBPDの平均的な個数の情報を付与されたことを特徴とするパワーモジュール。
  8. 　SiC基板上のSiCエピタキシャル層内にBPDの分布を測定する工程と、
    　前記SiCエピタキシャル層上にパワー半導体素子を形成する工程と、
    　前記パワー半導体素子のチップダイシング後、チップ毎の良品検査結果、およびチップ内のBPDの個数に従い、良品チップを選別する工程と、
    　前記各良品チップを、通電スクリーニングを行う工程と、
    　前記BPDの分布を測定する工程において得られた各チップ内に含まれるBPD数に従い、同数のBPDを含むチップ同士、またはBPDを１つも含まないチップ同士を組み合わせて、実装チップを選定する工程と、
    　前記選定された実装チップを同一の絶縁基板上に搭載する工程と、
    を有することを特徴とするパワーモジュールの製造方法。
  9. 　請求項１に記載のパワーモジュールを使用して、
    　電力変換装置の回路図上では互いの入れ替えが可能である複数のパワーモジュール搭載位置に対して、各搭載位置における配線起因の寄生抵抗、寄生容量、および寄生インダクタンスを求め、
    　前記複数の搭載位置間の寄生抵抗の差、および前記複数の搭載位置間の寄生容量による電流波形の遅延時間の差、および前記複数の搭載位置間の寄生インダクタンスによる電流波形の遅延時間の差の少なくとも１つにおいて、前記複数の搭載位置にパワーモジュールを搭載した場合に、前記複数の搭載位置の回路間の電気的特性の差が更に小さくなるように、搭載するパワー半導体素子に含まれるBPDの数の差異によって特性に差異を有する複数のパワーモジュールを前記複数の搭載位置に配置することを特徴とする電力変換装置の製造方法。
  10. 　請求項９に記載の電力変換装置の製造方法において、
    　前記電力変換装置の第１のパワーモジュール搭載位置における配線起因の寄生抵抗がR１、第２のパワーモジュール搭載位置における配線起因の寄生抵抗がR２であり、
    (数１)　R１ ＜ R２　の関係にあり、
    　搭載するパワー半導体素子に含まれるBPDの数の差異によって第１のパワーモジュールの抵抗値がr１、第２のパワーモジュールの抵抗値がr２であり、
    (数２)　r１ ＞ r２ 　の関係にある場合に、
    (数３)　 |(R１＋r１) － (R２＋r２)| ＜ |R１－R２|　の条件を満たす場合に、第１のパワーモジュールを第１のパワーモジュール搭載位置へ配置して搭載し、第２のパワーモジュールを第２のパワーモジュール搭載位置へ配置して搭載することを特徴とする電力変換装置の製造方法。
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