JP7451881B2 - 炭化珪素エピタキシャル基板、炭化珪素半導体チップおよび炭化珪素半導体モジュール - Google Patents

炭化珪素エピタキシャル基板、炭化珪素半導体チップおよび炭化珪素半導体モジュール Download PDF

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Description

本開示は、炭化珪素エピタキシャル基板、炭化珪素半導体チップおよび炭化珪素半導体モジュールに関する。
国際公開２０１７／２０３６２３号（特許文献１）には、基板上に複数の炭化珪素スイッチング素子が搭載されたパワーモジュールが記載されている。
国際公開２０１７／２０３６２３号
本開示の目的は、炭化珪素半導体モジュールの信頼性を向上することである。
本開示に係る炭化珪素エピタキシャル基板は、炭化珪素基板と、炭化珪素エピタキシャル層とを備えている。炭化珪素エピタキシャル層は、炭化珪素基板上にある。炭化珪素エピタキシャル層の主面に平行な方向において、炭化珪素エピタキシャル層におけるＺ１／２密度の最大値を最大密度とし、炭化珪素エピタキシャル層におけるＺ１／２密度の最小値を最小密度とした場合、最大密度から最小密度を引いた値を最大密度で除した値は、０．０５以上０．２以下である。
本開示に係る炭化珪素半導体チップは、炭化珪素エピタキシャル基板と、第１電極と、第２電極とを備えている。炭化珪素エピタキシャル基板は、第１導電型を有する炭化珪素基板と、炭化珪素基板上にある炭化珪素エピタキシャル層とを含んでいる。炭化珪素エピタキシャル層は、炭化珪素基板に接する第１導電型炭化珪素層と、第１導電型炭化珪素層上にある第２導電型炭化珪素層とを有している。第１電極は、第２導電型炭化珪素層に接している。第２電極は、炭化珪素基板に接している。炭化珪素エピタキシャル基板の主面に平行な方向において、第１導電型炭化珪素層におけるＺ１／２密度の最大値を最大密度とし、第１導電型炭化珪素層におけるＺ１／２密度の最小値を最小密度とした場合、最大密度から最小密度を引いた値を最大密度で除した値は、０．０５以上０．２以下である。
本開示に係る炭化珪素半導体モジュールは、回路基板と、複数の炭化珪素半導体チップとを備えている。複数の炭化珪素半導体チップは、回路基板に実装されている。複数の炭化珪素半導体チップの各々は、炭化珪素エピタキシャル基板と、第１電極と、第２電極とを含んでいる。炭化珪素エピタキシャル基板は、第１導電型を有する炭化珪素基板と、炭化珪素基板上にある炭化珪素エピタキシャル層とを有している。炭化珪素エピタキシャル層は、炭化珪素基板に接する第１導電型炭化珪素層と、第１導電型炭化珪素層上にある第２導電型炭化珪素層とを有している。第１電極は、第２導電型炭化珪素層に接している。第２電極は、炭化珪素基板に接している。複数の炭化珪素半導体チップにおいて、第１導電型炭化珪素層におけるＺ１／２密度の最大値を最大密度とし、第１導電型炭化珪素層におけるＺ１／２密度の最小値を最小密度とした場合、最大密度から最小密度を引いた値を最大密度で除した値は、０．０５以上０．２以下である。
本開示によれば、炭化珪素半導体モジュールの信頼性を向上することができる。
図１は、本実施形態に係る炭化珪素エピタキシャル基板の構成を示す平面模式図である。 図２は、図１のＩＩ－ＩＩ線に沿った断面模式図である。 図３は、第１実施形態に係る炭化珪素半導体モジュールの構成を示す平面模式図である。 図４は、図３のＩＶ－ＩＶ線に沿った断面模式図である。 図５は、第１炭化珪素半導体チップの構成を示す平面模式図である。 図６は、図５のＶＩ－ＶＩ線に沿った断面模式図である。 図７は、第２炭化珪素半導体チップの構成を示す平面模式図である。 図８は、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面模式図である。 図９は、第２実施形態に係る炭化珪素半導体モジュールの構成を示す断面模式図である。 図１０は、本実施形態に係る炭化珪素エピタキシャル基板の製造方法の第１工程を示す断面模式図である。 図１１は、本実施形態に係る炭化珪素エピタキシャル基板の製造方法の第２工程を示す断面模式図である。 図１２は、本実施形態に係る炭化珪素エピタキシャル基板の製造方法の第３工程を示す断面模式図である。 図１３は、本実施形態に係る炭化珪素半導体チップの製造方法の第１工程を示す断面模式図である。 図１４は、本実施形態に係る炭化珪素半導体チップの製造方法の第２工程を示す断面模式図である。 図１５は、本実施形態に係る炭化珪素半導体チップの製造方法の第３工程を示す断面模式図である。
［本開示の実施形態の説明］
最初に本開示の実施形態を列挙して説明する。本明細書の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示す。結晶学上の指数が負であることは、通常、数字の上に”－”（バー）を付すことによって表現されるが、本明細書では数字の前に負の符号を付すことによって結晶学上の負の指数を表現する。
（１）本開示に係る炭化珪素エピタキシャル基板１００は、炭化珪素基板４と、炭化珪素エピタキシャル層３とを備えている。炭化珪素エピタキシャル層３は、炭化珪素基板４上にある。炭化珪素エピタキシャル層３の主面１に平行な方向において、炭化珪素エピタキシャル層３におけるＺ１／２密度の最大値を最大密度とし、炭化珪素エピタキシャル層３におけるＺ１／２密度の最小値を最小密度とした場合、最大密度から最小密度を引いた値を最大密度で除した値は、０．０５以上０．２以下である。
（２）上記（１）に係る炭化珪素エピタキシャル基板１００において、最大密度は、２×１０１３ｃｍ－３以下であってもよい。
（３）上記（１）または（２）に係る炭化珪素エピタキシャル基板１００において、炭化珪素エピタキシャル層３の厚みは、１０μｍ以上５０μｍ以下であってもよい。
（４）本開示に係る炭化珪素半導体チップ２００は、炭化珪素エピタキシャル基板１００と、第１電極６０と、第２電極６３とを備えている。炭化珪素エピタキシャル基板１００は、第１導電型を有する炭化珪素基板４と、炭化珪素基板４上にある炭化珪素エピタキシャル層３とを含んでいる。炭化珪素エピタキシャル層３は、炭化珪素基板４に接する第１導電型炭化珪素層１０と、第１導電型炭化珪素層１０上にある第２導電型炭化珪素層８とを有している。第１電極６０は、第２導電型炭化珪素層８に接している。第２電極６３は、炭化珪素基板４に接している。炭化珪素エピタキシャル基板１００の主面１に平行な方向において、第１導電型炭化珪素層１０におけるＺ１／２密度の最大値を最大密度とし、第１導電型炭化珪素層１０におけるＺ１／２密度の最小値を最小密度とした場合、最大密度から最小密度を引いた値を最大密度で除した値は、０．０５以上０．２以下である。
（５）本開示に係る炭化珪素半導体モジュール３００は、回路基板２０と、複数の炭化珪素半導体チップ２００とを備えている。複数の炭化珪素半導体チップ２００は、回路基板２０に実装されている。複数の炭化珪素半導体チップ２００の各々は、炭化珪素エピタキシャル基板１００と、第１電極６０と、第２電極６３とを含んでいる。炭化珪素エピタキシャル基板１００は、第１導電型を有する炭化珪素基板４と、炭化珪素基板４上にある炭化珪素エピタキシャル層３とを有している。炭化珪素エピタキシャル層３は、炭化珪素基板４に接する第１導電型炭化珪素層１０と、第１導電型炭化珪素層１０上にある第２導電型炭化珪素層８とを有している。第１電極６０は、第２導電型炭化珪素層８に接している。第２電極６３は、炭化珪素基板４に接している。複数の炭化珪素半導体チップ２００において、第１導電型炭化珪素層１０におけるＺ１／２密度の最大値を最大密度とし、第１導電型炭化珪素層１０におけるＺ１／２密度の最小値を最小密度とした場合、最大密度から最小密度を引いた値を最大密度で除した値は、０．０５以上０．２以下である。
（６）上記（５）に係る炭化珪素半導体モジュール３００において、複数の炭化珪素半導体チップ２００の各々は、トランジスタ１５０と、ダイオード１５１とを含んでいてもよい。
（７）上記（５）に係る炭化珪素半導体モジュール３００において、複数の炭化珪素半導体チップ２００は、トランジスタ１５０を含む第１炭化珪素半導体チップ２００と、ダイオード１５１を含む第２炭化珪素半導体チップ２００とを有していてもよい。
［本開示の実施形態の詳細］
以下、本開示の実施形態の詳細について説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。
（炭化珪素エピタキシャル基板）
まず、本実施形態に係る炭化珪素エピタキシャル基板１００の構成について説明する。図１は、本実施形態に係る炭化珪素エピタキシャル基板１００の構成を示す平面模式図である。図２は、図１のＩＩ－ＩＩ線に沿った断面模式図である。
図１および図２に示されるように、炭化珪素エピタキシャル基板１００は、炭化珪素基板４と、炭化珪素エピタキシャル層３とを有している。炭化珪素エピタキシャル層３は、炭化珪素基板４上にある。炭化珪素エピタキシャル基板１００は、第１主面１と、第２主面２と、周縁２７とを有している。第２主面２は、第１主面１と反対側にある。第１主面１は、炭化珪素エピタキシャル層３により構成されている。第２主面２は、炭化珪素基板４により構成されている。炭化珪素基板４および炭化珪素エピタキシャル層３の各々は、たとえば六方晶炭化珪素により構成されている。炭化珪素基板４および炭化珪素エピタキシャル層３の各々のポリタイプは、たとえば４Ｈである。
図１に示されるように、第１主面１の最大径（直径Ｗ１）は、たとえば１５０ｍｍである。直径Ｗ１は、１５０ｍｍ以上でもよいし、２００ｍｍ以上でもよいし、２５０ｍｍ以上でもよい。直径Ｗ１の上限は、特に限定されないが、たとえば３００ｍｍ以下であってもよい。第１主面１は、中央領域１１と、外周領域１２とにより構成されている。外周領域１２は、中央領域１１に連なっている。外周領域１２は、中央領域１１を取り囲んでいる。外周領域１２は、中央領域１１の外側にある。外周領域１２は、たとえば周縁２７から３ｍｍ以内の領域である。第１主面１の径方向において、外周領域１２の幅（外周幅Ｗ２）は、たとえば３ｍｍ以上５ｍｍ以下であってもよい。
図１に示されるように、第１主面１は、第１方向１０１および第２方向１０２の各々に沿って拡がっている。第１方向１０１は、たとえば＜１１－２０＞方向である。第２方向１０２は、たとえば＜１－１００＞方向である。第１主面１は、｛０００１｝面または｛０００１｝面に対して傾斜した平面である。具体的には、第１主面１は、たとえば（０００１）面または（０００１）面に対して８°以下の角度だけ傾斜した面である。第１主面１は、（０００－１）面または（０００－１）面に対して８°以下の角度だけ傾斜した面であってもよい。第１主面１が｛０００１｝面に対して傾斜している場合、｛０００１｝面に対する第１主面１の傾斜方向（オフ方向）は、たとえば＜１１－２０＞方向である。
図１に示されるように、周縁２７は、外周領域１２に連なっている。周縁２７は、オリエンテーションフラット部２５と、円弧状部２６とを有している。円弧状部２６は、オリエンテーションフラット部２５に連なっている。図１に示されるように、第１主面１に対して垂直な方向から見て、オリエンテーションフラット部２５は、第１方向１０１に沿って延在している。
図２に示されるように、炭化珪素エピタキシャル層３の厚みＴは、たとえば５０μｍ以下である。炭化珪素エピタキシャル層３の厚みＴは、４０μｍ以下であってもよいし、３０μｍ以下であってもよい。炭化珪素エピタキシャル層３の厚みＴは、たとえば５μｍ以上であってもよい。炭化珪素基板４および炭化珪素エピタキシャル層３の各々は、たとえばｎ型不純物としての窒素（Ｎ）を含んでいる。炭化珪素基板４および炭化珪素エピタキシャル層３の各々の導電型は、たとえばｎ型（第１導電型）である。炭化珪素基板４の不純物濃度は、炭化珪素エピタキシャル層３の不純物濃度よりも高くてもよい。
図２に示されるように、炭化珪素基板４は、基底面転位９を含んでいる。第２主面２に平行な平面において、基底面転位９の面密度は、たとえば１００ｃｍ－２より高く１０００ｃｍ－２よりも低い。図２に示されるように、炭化珪素エピタキシャル基板１００には、Ｚ１／２と呼ばれる点欠陥４１が存在する。点欠陥４１は、炭素空孔に起因している。Ｚ１／２のエネルギー準位は、Ｅｃ（伝導帯の底のエネルギー）－０．６５ｅＶである。Ｚ１／２密度が高くなるとキャリア寿命が短くなる。
本実施形態に係る炭化珪素エピタキシャル基板１００においては、炭化珪素エピタキシャル層３の第１主面１に平行な方向において、Ｚ１／２密度のばらつきが低減されている。別の観点から言えば、炭化珪素エピタキシャル層３の第１主面１に平行な方向において、Ｚ１／２密度の面内均一性が高い。具体的には、炭化珪素エピタキシャル層３の第１主面１に平行な方向において、炭化珪素エピタキシャル層３におけるＺ１／２密度の最大値を最大密度とし、炭化珪素エピタキシャル層３におけるＺ１／２密度の最小値を最小密度とした場合、最大密度から最小密度を引いた値を最大密度で除した値は、０．０５以上０．２以下である。
最大密度から最小密度を引いた値を最大密度で除した値は、たとえば０．０６以上であってもよいし、０．０７以上であってもよい。最大密度から最小密度を引いた値を最大密度で除した値は、たとえば０．１９以下であってもよいし、０．１８以下であってもよい。
最大密度は、たとえば２×１０１３ｃｍ－３以下である。最大密度は、たとえば１×１０１３ｃｍ－３以下であってもよいし、９×１０１２ｃｍ－３以下であってもよい。最小密度は、たとえば１×１０１１ｃｍ－３以上である。最小密度は、たとえば３×１０１１ｃｍ－３以上であってもよいし、５×１０１１ｃｍ－３以上であってもよい。
次に、Ｚ１／２密度の測定方法について説明する。
Ｚ１／２密度は、ＤＬＴＳ（Ｄｅｅｐ Ｌｅｖｅｌ Ｔｒａｎｓｉｅｎｔ Ｓｐｅｃｔｒｏｓｃｏｐｙ）法によって測定することができる。当該ＤＬＴＳ法によれば、接合容量の過渡変化に基づいて、Ｚ１／２密度が求められる。測定装置としては、たとえばＰｈｙｓｔｅｃｈ社製ＦＴ１２３０を使用することができる。測定周波数は１ＭＨｚ、測定温度は１５０Ｋ以上５００Ｋ以下である。ショットキー電極として、直径１ｍｍのＮｉ電極などを使用することができる。
まず、炭化珪素エピタキシャル基板１００の第１主面１に、第１測定電極（ショットキー電極）が形成される。第２主面２には、第２測定電極（オーミック電極）が形成される。第１測定電極（図示せず）と第２測定電極（図示せず）との間の接合容量の過渡変化に基づいて、Ｚ１／２密度が求められる。第１測定電極は、図１に示す複数の測定領域Ｓの各々に形成される。第１測定電極は、中央領域１１に形成される。具体的には、第１測定電極は、第１主面１の中心１３を通り第１方向１０１と平行な方向に複数設けられ、かつ第１主面１の中心１３を通り第２方向１０２と平行な方向に複数設けられる。測定ピッチは、たとえば３ｍｍである。第１主面１において、たとえば合計１００個（第１方向１０１に沿って５０個と第２方向１０２に沿って５０個）の第１測定電極が形成される。第２測定電極は、第２主面２の全面に形成される。
次に、複数の測定領域Ｓの各々におけるＺ１／２密度が求められる。複数の測定領域Ｓの各々におけるＺ１／２密度の中で、Ｚ１／２密度の最大値は最大密度とされ、Ｚ１／２密度の最小値は最小密度とされる。
次に、炭化珪素エピタキシャル基板１００のキャリア寿命について説明する。
炭化珪素エピタキシャル基板１００においては、炭化珪素エピタキシャル層３の第１主面１に平行な方向において、キャリア寿命のばらつきが低減されている。別の観点から言えば、炭化珪素エピタキシャル層３の第１主面１に平行な方向において、キャリア寿命の面内均一性が高い。具体的には、炭化珪素エピタキシャル層３の第１主面１に平行な方向において、炭化珪素エピタキシャル層３におけるキャリア寿命の最大値を最大寿命とし、炭化珪素エピタキシャル層３におけるキャリア寿命の最小値を最小寿命とした場合、最大寿命から最小寿命を引いた値を最大寿命で除した値は、０．０５以上０．２以下である。
最大寿命から最小寿命を引いた値を最大寿命で除した値は、たとえば０．０６以上であってもよいし、０．０７以上であってもよい。最大寿命から最小寿命を引いた値を最大寿命で除した値は、たとえば０．１９以下であってもよいし、０．１８以下であってもよい。
最小寿命は、たとえば０．５μ秒以上である。最小寿命は、たとえば０．７μ秒以上であってもよいし、０．９μ秒以上であってもよい。最大寿命は、たとえば４０μ秒以下である。最大寿命は、たとえば３０μ秒以下であってもよいし、２０μ秒以下であってもよい。
次に、キャリア寿命の測定方法について説明する。
キャリア寿命は、μ－ＰＣＤ（Ｍｉｃｒｏｗａｖｅ Ｐｈｏｔｏ Ｃｏｎｄｕｃｔｉｖｉｔｙ Ｄｅｃａｙ）法により測定することができる。当該μ－ＰＣＤ法によれば、炭化珪素エピタキシャル層３に対して励起レーザを照射することで過剰キャリアを生成し、過剰キャリアの再結合と共に減少する導電率をマイクロ波の反射率から測定することで、キャリア寿命が求められる。測定装置としては、コベルコ科研製ＬＴＡ-２２００ＥＰ／Ｆを使用することができる。励起レーザは、たとえば波長３４９ｎｍのＹＬＦ（イットリウムリチウムフルオライド）レーザであり、マイクロ波の周波数は２６ＧＨｚを使用することができる。レーザを照射することにより励起されて生成した少数キャリアに対応する信号の強度の減衰が、指数関数と見なせる領域より求めた時定数を少数キャリアの寿命と定義する。
まず、炭化珪素エピタキシャル基板１００が測定装置のステージ上に配置される。ステージをＸＹ平面において移動させることにより、第１主面１における複数の測定領域Ｓにおいてキャリア寿命を測定することができる。具体的には、図１に示す複数の測定領域Ｓの各々において、キャリア寿命が測定される。たとえば、第１方向１０１に沿って炭化珪素エピタキシャル基板１００を移動させることにより、第１方向１０１に沿った複数の測定領域Ｓにおいて、キャリア寿命が測定される。次に、第２方向１０２に沿って炭化珪素エピタキシャル基板１００を移動させることにより、第２方向１０２に沿った複数の測定領域Ｓにおいて、キャリア寿命が測定される。測定ピッチは、たとえば３ｍｍである。たとえば合計１００箇所（第１方向１０１に沿って５０箇所と第２方向１０２に沿って５０箇所）の測定領域Ｓにおいてキャリア寿命が測定される。複数の測定領域Ｓの各々におけるキャリア寿命の中で、キャリア寿命の最大値は最大寿命とされ、キャリア寿命の最小値は最小寿命とされる。
（炭化珪素半導体モジュール）
次に、第１実施形態に係る炭化珪素半導体モジュール３００の構成について説明する。図３は、第１実施形態に係る炭化珪素半導体モジュール３００の構成を示す平面模式図である。
図３に示されるように、炭化珪素半導体モジュール３００は、回路基板２０と、複数の炭化珪素半導体チップ２００とを有している。複数の炭化珪素半導体チップ２００の各々は、回路基板２０に実装されている。平面視において、回路基板２０は、たとえば四角形状である。炭化珪素半導体チップ２００の数は、特に限定されないが、たとえば４個である。図３に示されるように、平面視において、２行２列の配置で合計４個の炭化珪素半導体チップ２００が配置されていてもよい。炭化珪素半導体チップ２００の数は、たとえば４個以上であってもよいし、６個以上であってもよいし、８個以上であってもよい。
図４は、図３のＩＶ－ＩＶ線に沿った断面模式図である。図４に示されるように、回路基板２０は、基材２４と、回路パターン２３とを有している。回路パターン２３は、基材２４上に設けられている。基材２４は、たとえば絶縁性材料により構成されている。回路パターン２３は、たとえば導電性材料により構成されている。回路基板２０は、第３主面２１と、第４主面２２とを有している。第４主面２２は、第３主面２１と反対側の面である。第３主面２１は、回路パターン２３により構成されている。第４主面２２は、基材２４により構成されている。
図４に示されるように、炭化珪素半導体モジュール３００は、接合部材５０を有している。接合部材５０を用いて炭化珪素半導体チップ２００が回路基板２０に実装されている。接合部材５０は、炭化珪素半導体チップ２００と回路基板２０との間に位置している。接合部材５０は、たとえば半田である。接合部材５０は、導電性材料であればよく、半田に限定されない。接合部材５０は、たとえば銀ペースト等であってもよい。図４に示されるように、接合部材５０は、第３主面２１において回路パターン２３と電気的に接続されている。接合部材５０は、炭化珪素半導体チップ２００と電気的に接続されている。接合部材５０を介して、炭化珪素半導体チップ２００が回路パターン２３と電気的に接続されている。
図３に示されるように、本実施形態に係る炭化珪素半導体モジュール３００において、複数の炭化珪素半導体チップ２００は、第１炭化珪素半導体チップ２１０と、第２炭化珪素半導体チップ２２０とを有していてもよい。本実施形態に係る炭化珪素半導体モジュール３００は、たとえば２個の第１炭化珪素半導体チップ２１０と、２個の第２炭化珪素半導体チップ２２０とを有している。
（炭化珪素半導体チップ）
次に、第１炭化珪素半導体チップ２１０の構成について説明する。図５は、第１炭化珪素半導体チップ２１０の構成を示す平面模式図である。図６は、図５のＶＩ－ＶＩ線に沿った断面模式図である。
図６に示されるように、第１炭化珪素半導体チップ２１０は、トランジスタ１５０を含んでいる。トランジスタ１５０は、炭化珪素エピタキシャル基板１００と、第１電極６０と、第２電極６３と、ゲート電極６４と、ゲート絶縁膜７１と、分離絶縁膜７２とを主に有している。炭化珪素エピタキシャル基板１００は、炭化珪素基板４と、炭化珪素基板４上にある炭化珪素エピタキシャル層３とを有している。炭化珪素エピタキシャル層３は、第１導電型炭化珪素層１０と、第２導電型炭化珪素層８と、ボディ領域３０と、ソース領域４０とを含んでいる。第１導電型炭化珪素層１０は、炭化珪素基板４に接している。第２導電型炭化珪素層８は、第１導電型炭化珪素層１０上にある。第２導電型炭化珪素層８は、第１導電型炭化珪素層１０に連なっている。第１導電型炭化珪素層１０は、たとえばｎ型炭化珪素層である。第２導電型層は、たとえばｐ型炭化珪素層である。
図６に示されるように、炭化珪素エピタキシャル基板１００は、第１主面１と、第２主面２とを有している。第２主面２は、第１主面１の反対側にある。第１導電型炭化珪素層１０は、たとえばドリフト領域１０である。第１導電型炭化珪素層１０は、炭化珪素基板４上に設けられている。第２導電型炭化珪素層８は、たとえばコンタクト領域８である。炭化珪素基板４は、基底面転位９を含んでいる。第２主面２に平行な平面において、基底面転位９の面密度は、たとえば１００ｃｍ－２より高く１０００ｃｍ－２よりも低い。
第１電極６０は、第２導電型炭化珪素層８上に設けられている。別の観点から言えば、第１電極６０は、第２導電型炭化珪素層８に接している。第１電極６０は、第１主面１において、第２導電型炭化珪素層８に接している。第１電極６０は、たとえばソース電極である。第２電極６３は、第１電極６０とは反対側に位置している。第２電極６３は、炭化珪素基板４に接している。第２電極６３は、第２主面２において、炭化珪素基板４に接している。第２電極６３は、たとえばドレイン電極である。
第１主面１は、たとえば｛０００１｝面または｛０００１｝面に対して８°以下オフした面である。具体的には、第１主面１は、たとえば（０００－１）面または（０００－１）面に対して８°以下オフした面である。第１主面１は、たとえば（０００１）面または（０００１）面に対して８°以下オフした面であってもよい。炭化珪素基板４は、たとえばポリタイプ４Ｈの六方晶炭化珪素から構成されている。
炭化珪素エピタキシャル層３は、ドリフト領域１０と、ボディ領域３０と、ソース領域４０と、コンタクト領域８とを主に有している。ドリフト領域１０は、炭化珪素基板４上に設けられている。ドリフト領域１０は、たとえば窒素（Ｎ）などのｎ型不純物を含み、ｎ型の導電型（第１導電型）を有している。ドリフト領域１０のｎ型不純物の濃度は、炭化珪素基板４のｎ型不純物の濃度よりも低くてもよい。
ボディ領域３０はドリフト領域１０上に設けられている。ボディ領域３０は、たとえばアルミニウム（Ａｌ）などのｐ型不純物を含み、ｎ型とは異なるｐ型の導電型（第２導電型）を有する。ボディ領域３０のｐ型不純物の濃度は、ドリフト領域１０のｎ型不純物の濃度よりも高くてもよい。
ソース領域４０は、ボディ領域３０によってドリフト領域１０から隔てられるようにボディ領域３０上に設けられている。ソース領域４０は、たとえば窒素またはリン（Ｐ）などのｎ型不純物を含んでおり、ｎ型の導電型を有する。ソース領域４０は、第１主面１の一部を構成している。ソース領域４０のｎ型不純物の濃度は、ボディ領域３０のｐ型不純物の濃度よりも高くてもよい。
コンタクト領域８は、たとえばアルミニウムなどのｐ型不純物を含んでおり、ｐ型の導電型を有する。コンタクト領域８のｐ型不純物の濃度は、ボディ領域３０のｐ型不純物の濃度よりも高くてもよい。コンタクト領域８は、ソース領域４０およびボディ領域３０の各々を貫通し、ドリフト領域１０に接している。コンタクト領域８は、第１主面１の一部を構成する。
図６に示されるように、第１主面１には、ゲートトレンチ７が設けられている。ゲートトレンチ７は、側面５と、底面６とを有している。底面６は、側面５に連なっている。側面５は、第１主面１に連なっている。側面５は、ドリフト領域１０と、ボディ領域３０と、ソース領域４０とにより構成されている。底面６は、ドリフト領域１０により構成されている。
ゲート絶縁膜７１は、たとえば二酸化珪素（ＳｉＯ２）を含んでいる。ゲート絶縁膜７１は、側面５および底面６の各々に接している。ゲート絶縁膜７１は、側面５において、ドリフト領域１０、ボディ領域３０およびソース領域４０の各々に接している。ゲート絶縁膜７１は、底面６において、ドリフト領域１０に接している。ゲート絶縁膜７１に接するボディ領域３０には、チャネルが形成可能に構成されている。
ゲート電極６４は、ゲート絶縁膜７１上に設けられている。ゲート電極６４は、ゲート絶縁膜７１に接して配置されている。ゲート電極６４は、ゲート絶縁膜７１により形成される溝を埋めるように設けられている。ゲート電極６４は、たとえば不純物がドーピングされたポリシリコンなどの導電体から構成されている。
分離絶縁膜７２は、ゲート電極６４上に設けられている。分離絶縁膜７２は、ソース電極６０とゲート電極６４とを電気的に分離している。分離絶縁膜７２は、ソース電極６０とゲート電極６４との間に配置されている。分離絶縁膜７２は、ゲート電極６４を覆うように設けられている。分離絶縁膜７２は、ゲート電極６４およびゲート絶縁膜７１の各々に接している。分離絶縁膜７２は、たとえば窒化珪素（ＳｉＮ）または酸窒化珪素（ＳｉＯＮ）を含んでいる。
ソース電極６０は、第１主面１上に設けられている。ソース電極６０は、第１主面１において、ソース領域４０およびコンタクト領域８の各々と接していてもよい。ソース電極６０は、分離絶縁膜７２上に設けられている。
ソース電極６０は、電極膜６１と、金属膜６２とを有している。金属膜６２は、電極膜６１上に設けられている。電極膜６１は、たとえばニッケルシリサイド（ＮｉＳｉ）またはチタンアルミニウムシリサイド（ＴｉＡｌＳｉ）を含む。電極膜６１は、ソース領域４０およびコンタクト領域８の各々と接している。金属膜６２は、ソース配線である。金属膜６２は、たとえばアルミニウム（Ａｌ）を含む。
ドレイン電極６３は、第２主面２上に設けられている。ドレイン電極６３は、第２主面２において、炭化珪素基板４に接している。ドレイン電極６３は、第２主面２側において、ドリフト領域１０と電気的に接続されている。ドレイン電極６３は、たとえばＮｉＳｉ（ニッケルシリサイド）など、ｎ型の炭化珪素基板４とオーミック接合可能な材料から構成されている。ドレイン電極６３は、炭化珪素基板４と電気的に接続されている。
第１炭化珪素半導体チップ２１０においては、炭化珪素エピタキシャル基板１００の第１主面１に平行な方向において、第１導電型炭化珪素層１０におけるＺ１／２密度の最大値を最大密度とし、第１導電型炭化珪素層１０におけるＺ１／２密度の最小値を最小密度とした場合、最大密度から最小密度を引いた値を最大密度で除した値は、０．０５以上０．２以下である。
最大密度から最小密度を引いた値を最大密度で除した値は、たとえば０．０６以上であってもよいし、０．０７以上であってもよい。最大密度から最小密度を引いた値を最大密度で除した値は、たとえば０．１９以下であってもよいし、０．１８以下であってもよい。
上述の通り、Ｚ１／２密度は、ＤＬＴＳ法によって測定することができる。図５に示す複数の測定領域Ｓの各々において、Ｚ１／２密度が測定される。図５に示されるように、測定領域Ｓは、交差する２本の対角線上に位置している。たとえば、まず薬液を用いて、第１電極６０と分離絶縁膜７２とゲート電極６４とゲート絶縁膜７１等が炭化珪素半導体チップ２００から除去される。次に、第１導電型炭化珪素層１０が露出するように、ボディ領域３０、ソース領域４０およびコンタクト領域８が除去される。具体的には、炭化珪素エピタキシャル基板１００に対して研削が行われる。次に、炭化珪素エピタキシャル基板１００に対して機械研磨が行われる。次に、炭化珪素エピタキシャル基板１００に対して化学機械研磨が行われる。これにより、第１導電型炭化珪素層１０が露出する。次に、炭化珪素エピタキシャル基板１００に対して洗浄が行われる。
炭化珪素基板４の影響を抑制した状態でＺ１／２密度を測定するためには、ゲートトレンチ７の底面６よりも下側まで炭化珪素エピタキシャル層３が研磨され、かつドリフト領域１０の厚みが５μｍ以上であることが望ましい。第１導電型炭化珪素層１０のＺ１／２密度を測定するために、第１導電型炭化珪素層１０の表面の複数の測定領域Ｓの各々に第１測定電極が形成される。第１測定電極は、ゲートトレンチ７およびイオン注入領域（具体的には、ボディ領域３０、ソース領域４０およびコンタクト領域８など）がない領域に配置される。第１導電型炭化珪素層１０の表面の５カ所の測定領域Ｓにおいて、Ｚ１／２密度が測定される。複数の測定領域Ｓの各々におけるＺ１／２密度の中で、Ｚ１／２密度の最大値は最大密度とされ、Ｚ１／２密度の最小値は最小密度とされる。
第１炭化珪素半導体チップ２１０においては、炭化珪素エピタキシャル基板１００の第１主面１に平行な方向において、第１導電型炭化珪素層１０におけるキャリア寿命の最大値を最大寿命とし、第１導電型炭化珪素層１０におけるキャリア寿命の最小値を最小寿命とした場合、最大寿命から最小寿命を引いた値を最大寿命で除した値は、０．０５以上０．２以下である。
最大密度から最小密度を引いた値を最大密度で除した値は、たとえば０．０６以上であってもよいし、０．０７以上であってもよい。最大密度から最小密度を引いた値を最大密度で除した値は、たとえば０．１９以下であってもよいし、０．１８以下であってもよい。
上述の通り、キャリア寿命は、μ－ＰＣＤ法により測定することができる。図５に示す複数の測定領域Ｓの各々において、キャリア寿命が測定される。図５に示されるように、測定領域Ｓは、交差する２本の対角線上に位置している。たとえば、まず薬液を用いて、第１電極６０と分離絶縁膜７２とゲート電極６４とゲート絶縁膜７１等が炭化珪素半導体チップ２００から除去される。次に、第１導電型炭化珪素層１０が露出するように、ボディ領域３０、ソース領域４０およびコンタクト領域８が除去される。具体的には、炭化珪素エピタキシャル基板１００に対して研削が行われる。次に、炭化珪素エピタキシャル基板１００に対して機械研磨が行われる。次に、炭化珪素エピタキシャル基板１００に対して化学機械研磨が行われる。これにより、第１導電型炭化珪素層１０が露出する。次に、炭化珪素エピタキシャル基板１００に対して洗浄が行われる。
炭化珪素基板４の影響を抑制した状態でキャリア寿命を測定するためには、ゲートトレンチ７の底面６よりも下側まで炭化珪素エピタキシャル層３が研磨され、かつドリフト領域１０の厚みが５μｍ以上であることが望ましい。第１導電型炭化珪素層１０のキャリア寿命を測定するために、第１導電型炭化珪素層１０の表面の複数の測定領域Ｓの各々に第１測定電極が形成される。第１測定電極は、ゲートトレンチ７およびイオン注入領域（具体的には、ボディ領域３０、ソース領域４０およびコンタクト領域８など）がない領域に配置される。第１導電型炭化珪素層１０の表面の５カ所の測定領域Ｓにおいて、キャリア寿命が測定される。複数の測定領域Ｓの各々におけるキャリア寿命の中で、キャリア寿命の最大値は最大寿命とされ、キャリア寿命の最小値は最小寿命とされる。
次に、第２炭化珪素半導体チップ２２０の構成について説明する。図７は、第２炭化珪素半導体チップ２２０の構成を示す平面模式図である。図８は、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面模式図である。
図８に示されるように、第２炭化珪素半導体チップ２２０は、ダイオード１５１を含んでいる。炭化珪素半導体チップ２００は、炭化珪素エピタキシャル基板１００と、第１電極６０と、第２電極６３とを主に有している。炭化珪素エピタキシャル基板１００は、炭化珪素基板４と、炭化珪素基板４上にある炭化珪素エピタキシャル層３とを有している。炭化珪素エピタキシャル層３は、第１導電型炭化珪素層１０と、第２導電型炭化珪素層８とを含んでいる。第１導電型炭化珪素層１０は、炭化珪素基板４に接している。第２導電型炭化珪素層８は、第１導電型炭化珪素層１０上にある。第２導電型炭化珪素層８は、第１導電型炭化珪素層１０に連なっている。第１導電型炭化珪素層１０は、たとえばｎ型炭化珪素層である。第２導電型層は、たとえばｐ型炭化珪素層である。
図８に示されるように、第１導電型炭化珪素層１０は、たとえばｎ型エピタキシャル層１０である。ｎ型エピタキシャル層１０は、炭化珪素基板４上に設けられている。ｎ型エピタキシャル層１０および炭化珪素基板４の各々は、たとえば窒素などのｎ型不純物を有している。炭化珪素基板４の不純物濃度は、ｎ型エピタキシャル層１０の不純物濃度よりも高くてもよい。第２導電型炭化珪素層８は、たとえばｐ型エピタキシャル層である。炭化珪素基板４は、基底面転位９を含んでいる。第２主面２に平行な平面において、基底面転位９の面密度は、たとえば１００ｃｍ－２より高く１０００ｃｍ－２よりも低い。
第１電極６０は、第２導電型炭化珪素層８上に設けられている。別の観点から言えば、第１電極６０は、第２導電型炭化珪素層８に接している。第１電極６０は、第１主面１において、第２導電型炭化珪素層８に接している。第２電極６３は、第１電極６０とは反対側に位置している。第２電極６３は、炭化珪素基板４に接している。第２電極６３は、第２主面２において、炭化珪素基板４に接している。
第２炭化珪素半導体チップ２２０においては、炭化珪素エピタキシャル基板１００の第１主面１に平行な方向において、第１導電型炭化珪素層１０におけるＺ１／２密度の最大値を最大密度とし、第１導電型炭化珪素層１０におけるＺ１／２密度の最小値を最小密度とした場合、最大密度から最小密度を引いた値を最大密度で除した値は、０．０５以上０．２以下である。
最大密度から最小密度を引いた値を最大密度で除した値は、たとえば０．０６以上であってもよいし、０．０７以上であってもよい。最大密度から最小密度を引いた値を最大密度で除した値は、たとえば０．１９以下であってもよいし、０．１８以下であってもよい。第２炭化珪素半導体チップ２２０におけるＺ１／２密度の測定方法は、第１炭化珪素半導体チップ２１０におけるＺ１／２密度の測定方法と同様である。
第２炭化珪素半導体チップ２２０においては、炭化珪素エピタキシャル基板１００の第１主面１に平行な方向において、第１導電型炭化珪素層１０におけるキャリア寿命の最大値を最大寿命とし、第１導電型炭化珪素層１０におけるキャリア寿命の最小値を最小寿命とした場合、最大寿命から最小寿命を引いた値を最大寿命で除した値は、０．０５以上０．２以下である。
最大密度から最小密度を引いた値を最大密度で除した値は、たとえば０．０６以上であってもよいし、０．０７以上であってもよい。最大密度から最小密度を引いた値を最大密度で除した値は、たとえば０．１９以下であってもよいし、０．１８以下であってもよい。第２炭化珪素半導体チップ２２０におけるキャリア寿命の測定方法は、第１炭化珪素半導体チップ２１０におけるキャリア寿命の測定方法と同様である。
以上のように、複数の炭化珪素半導体チップ２００は、第１炭化珪素半導体チップ２１０と、第２炭化珪素半導体チップ２２０とを有していてもよい。第１炭化珪素半導体チップ２１０は、第１炭化珪素半導体素子を含んでいる。第１炭化珪素半導体素子は、たとえばトランジスタ１５０である。第２炭化珪素半導体チップ２２０は、第１炭化珪素半導体素子とは異なる第２炭化珪素半導体素子を含んでいる。第２炭化珪素半導体素子は、たとえばダイオード１５１である。
複数の炭化珪素半導体チップ２００の各々は、炭化珪素基板４と炭化珪素基板４上にある炭化珪素エピタキシャル層３を含む炭化珪素エピタキシャル基板１００と、第２導電型炭化珪素層８に接する第１電極６０と、炭化珪素基板４に接する第２電極６３とを含んでいる。炭化珪素エピタキシャル層３は、第１導電型炭化珪素層１０と、第１導電型炭化珪素層１０上にある第２導電型炭化珪素層８とを含んでいる。第１導電型炭化珪素層１０は、炭化珪素基板４に接している。
図３に示されるように、第１炭化珪素半導体チップ２１０は、第１チップ２０１と、第２チップ２０２とを有している。図５に示されるように、第１チップ２０１および第２チップ２０２の各々の複数の測定領域Ｓにおいて、キャリア寿命が求められる。第１チップ２０１および第２チップ２０２の各々において、最大寿命、最小寿命および平均寿命が求められる。
図３に示されるように、第２炭化珪素半導体チップ２２０は、第３チップ２０３と、第４チップ２０４とを有している。図７に示されるように、第３チップ２０３および第４チップ２０４の各々の複数の測定領域Ｓにおいて、キャリア寿命が求められる。第３チップ２０３および第４チップ２０４の各々において、最大寿命、最小寿命および平均寿命が求められる。なお、平均寿命とは、複数の測定領域Ｓ（たとえば５カ所）におけるキャリア寿命の平均値である。
Figure 0007451881000001
表１は、複数の炭化珪素半導体チップ２００の各々における最大寿命、最小寿命および平均寿命を示している。具体的には、第１チップ２０１における最大寿命、最小寿命および平均寿命は、それぞれＴ１１、Ｔ１２およびＴ１３である。第２チップ２０２における最大寿命、最小寿命および平均寿命は、それぞれＴ２１、Ｔ２２およびＴ２３である。第３チップ２０３における最大寿命、最小寿命および平均寿命は、それぞれＴ３１、Ｔ３２およびＴ３３である。第４チップ２０４における最大寿命、最小寿命および平均寿命は、それぞれＴ４１、Ｔ４２およびＴ４３である。
複数の炭化珪素半導体チップ２００において、第１導電型炭化珪素層１０におけるキャリア寿命の最大値を最大寿命とし、第１導電型炭化珪素層１０におけるキャリア寿命の最小値を最小寿命とした場合、最大寿命から最小寿命を引いた値を最大寿命で除した値は、０．０５以上０．２以下である。
具体的には、第１チップ２０１、第２チップ２０２、第３チップ２０３および第４チップ２０４の各々の平均寿命の中で、最も大きい平均寿命が最大寿命とされる。同様に、第１チップ２０１、第２チップ２０２、第３チップ２０３および第４チップ２０４の各々の平均寿命の中で、最も小さい平均寿命が最小寿命とされる。たとえば、Ｔ１３、Ｔ２３、Ｔ３３およびＴ４３の中で最も大きい値がＴ１３であり、最も小さい値がＴ４３であるとする。この場合、複数の炭化珪素半導体チップ２００において、最大寿命から最小寿命を引いた値を最大寿命で除した値は、（Ｔ１３－Ｔ４３）／Ｔ１３となる。
Figure 0007451881000002
表２は、複数の炭化珪素半導体チップ２００の各々における最大密度、最小密度および平均密度を示している。具体的には、第１チップ２０１における最大密度、最小密度および平均密度は、それぞれＺ１１、Ｚ１２およびＺ１３である。第２チップ２０２における最大密度、最小密度および平均密度は、それぞれＺ２１、Ｚ２２およびＺ２３である。第３チップ２０３における最大密度、最小密度および平均密度は、それぞれＺ３１、Ｚ３２およびＺ３３である。第４チップ２０４における最大密度、最小密度および平均密度は、それぞれＺ４１、Ｚ４２およびＺ４３である。
複数の炭化珪素半導体チップ２００において、第１導電型炭化珪素層１０におけるＺ１／２密度の最大値を最大密度とし、第１導電型炭化珪素層１０におけるＺ１／２密度の最小値を最小密度とした場合、最大密度から最小密度を引いた値を最大密度で除した値は、０．０５以上０．２以下である。
具体的には、第１チップ２０１、第２チップ２０２、第３チップ２０３および第４チップ２０４の各々の平均密度の中で、最も大きい平均密度が最大密度とされる。同様に、第１チップ２０１、第２チップ２０２、第３チップ２０３および第４チップ２０４の各々の平均密度の中で、最も小さい平均密度が最小密度とされる。たとえば、Ｚ１３、Ｚ２３、Ｚ３３およびＺ４３の中で最も大きい値がＺ１３であり、最も小さい値がＺ４３であるとする。この場合、複数の炭化珪素半導体チップ２００において、最大密度から最小密度を引いた値を最大密度で除した値は、（Ｚ１３－Ｚ４３）／Ｚ１３となる。
次に、第２実施形態に係る炭化珪素半導体モジュール３００の構成について説明する。図９は、第２実施形態に係る炭化珪素半導体モジュール３００の構成を示す断面模式図である。
図９に示されるように、複数の炭化珪素半導体チップ２００の各々は、トランジスタ１５０と、ダイオード１５１とを含んでいてもよい。別の観点から言えば、複数の炭化珪素半導体チップ２００の各々は、内蔵ダイオードを有している。
図９に示されるように、複数の炭化珪素半導体チップ２００の各々は、図６に示すトランジスタ１５０と、図８に示すダイオード１５１とを含んでいてもよい。トランジスタ１５０の第１電極６０は、ダイオード１５１の第１電極６０と電気的に接続されている。トランジスタ１５０の第２電極６３は、ダイオード１５１の第２電極６３と電気的に接続されている。トランジスタ１５０の構成は、図６に示す構成と同様である。ダイオード１５１の構成は、図８に示す構成と同様である。
なお、第１実施形態および第２実施形態の各々に係る炭化珪素半導体モジュール３００において、トランジスタ１５０は、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）またはＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などである。ダイオード１５１は、たとえばＰｉＮダイオードなどである。また上記において、第１導電型がｎ型であり、かつ第２導電型がｐ型として説明したが、第１導電型がｐ型であり、かつ第２導電型がｎ型であってもよい。
（炭化珪素エピタキシャル基板の製造方法）
次に、炭化珪素エピタキシャル基板１００の製造方法について説明する。
まず、たとえば炭化珪素単結晶インゴットをスライスすることにより炭化珪素基板４が準備される。炭化珪素のポリタイプは、たとえば４Ｈである。炭化珪素基板４は、たとえば窒素などのｎ型を付与可能な不純物を含む。炭化珪素基板４には、基底面転位９が含まれている。
次に、炭化珪素基板４上に炭化珪素エピタキシャル層３が形成される。たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって炭化珪素エピタキシャル層３をエピタキシャル成長させる。エピタキシャル成長においては、原料ガスとしてたとえばシラン（ＳｉＨ4）およびプロパン（Ｃ3Ｈ8）が用いられ、キャリアガスとして水素（Ｈ2）が用いられる。エピタキシャル成長中における炭化珪素基板４の温度は、１４００℃以上１７００℃以下程度である。エピタキシャル成長において、たとえば窒素などのｎ型不純物が導入される。炭化珪素エピタキシャル層３の厚みは、たとえば３０μｍである。
図１０に示されるように、炭化珪素エピタキシャル基板１００は、第１主面１と、第２主面２とを有している。第１主面１は、炭化珪素エピタキシャル層３により構成されている。第２主面２は、炭化珪素基板４により構成されている。炭化珪素エピタキシャル層３には、Ｚ１／２と呼ばれる点欠陥４１が含まれている。
次に、第１主面１を改質する工程が実施される。具体的には、酸素（Ｏ２）プラズマまたは二酸化酸素（ＣＯ２）プラズマ雰囲気化において炭化珪素エピタキシャル基板１００が処理される。これにより、第１主面１が改質される。別の観点から言えば、プラズマ処理によって第１主面１を酸化させる。プラズマ処理の条件は、たとえばガス流量０．０５Ｌ／分以上０．５Ｌ／分以下、室温、処理時間３０分である。結果として、第１主面１において、二酸化珪素膜４３が形成される。図１１に示されるように、第１主面１において二酸化珪素膜４３が形成されることにより、第１主面１付近に炭素原子４２が残される。
次に、炭素イオンを注入する工程が実施される。図１２に示されるように、第１主面１において二酸化珪素膜４３が形成された状態で、炭化珪素エピタキシャル層３に対して炭素イオン４４が注入される。炭素イオン４４は、二酸化珪素膜４３を通過して、炭化珪素エピタキシャル層３の内部に注入される。炭素イオン４４の注入深さは、たとえば２００ｎｍ程度である。炭素イオン４４の注入条件は、たとえば温度６００℃、注入エネルギー１０ｋｅＶ以上１５０ｋｅＶ以下、注入した領域の炭素密度は５×１０２０ｃｍ－３程度である。
次に、炭化珪素エピタキシャル基板１００をアニールする工程が実施される。たとえば、炭化珪素エピタキシャル基板１００が１６００℃以上の温度でアニールされる。アニール時間は、たとえば３０分以上である。これにより、第１主面１付近に存在していた炭素原子４２が、炭化珪素エピタキシャル基板１００の深層（つまり第２主面２側）に拡散する。拡散された炭素原子４２が、炭化珪素エピタキシャル層３の深層に存在する点欠陥４１と再結合することで、深層に存在していた点欠陥４１は消失する。炭化珪素エピタキシャル基板１００をアニールする工程は、第１主面１に二酸化珪素膜４３が形成された状態で行われる。炭化珪素エピタキシャル基板１００をアニールする工程後、二酸化珪素膜４３が除去される。
以上のように、まず酸素プラズマ処理工程において、第１主面１付近に炭素原子４２を形成する。その後、炭素イオン注入工程において、酸素プラズマ処理工程において形成された炭素原子４２よりも深い位置に炭素イオン４４が注入される。その後、炭化珪素エピタキシャル基板１００がアニールされる。これにより、第１主面１に平行な方向において均一にＺ１／２と呼ばれる点欠陥４１が低減される。結果として、本実施形態に係る炭化珪素エピタキシャル基板１００が製造される。
（炭化珪素半導体チップの製造方法）
まず、上述の方法によって、Ｚ１／２と呼ばれる点欠陥４１の面内均一性が高い炭化珪素エピタキシャル基板１００が製造される。次に、イオン注入工程が実施される。具体的には、たとえばアルミニウムなどのｐ型不純物が炭化珪素エピタキシャル層３に対してイオン注入される。これにより、ボディ領域３０が形成される。次に、たとえばリンなどのｎ型不純物がボディ領域３０に対してイオン注入される。これにより、ソース領域４０が形成される。次に、コンタクト領域８が形成される領域上に開口部を有するマスク層（図示せず）が形成される。次に、たとえばアルミニウムなどのｐ型不純物がソース領域４０に注入される。これにより、ソース領域４０およびボディ領域３０の各々を貫通し、かつドリフト領域１０に接するコンタクト領域８が形成される（図１３参照）。
次に、炭化珪素エピタキシャル基板１００に注入された不純物イオンを活性化するために活性化アニールが実施される。活性化アニールの温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。活性化アニールの時間は、たとえば３０分程度である。活性化アニールの雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
次に、ゲートトレンチ７を形成する工程が実施される。まず、マスク層３３が第１主面１上に形成された状態で、炭化珪素エピタキシャル基板１００がエッチングされる。具体的には、たとえばソース領域４０の一部と、ボディ領域３０の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング、特に誘導結合プラズマ反応性イオンエッチングを用いることができる。たとえば反応ガスとして六フッ化硫黄（ＳＦ6）またはＳＦ6と酸素（Ｏ2）との混合ガスを用いた誘導結合プラズマ反応性イオンエッチングを用いることができる。エッチングにより、ゲートトレンチ７が形成されるべき領域に、第１主面１に対してほぼ垂直な側部と、側部と連続的に設けられ、かつ第１主面１とほぼ平行な底とを有する凹部が形成される。
次に、凹部において熱エッチングが行われる。熱エッチングは、第１主面１上にマスク層３３が形成された状態で、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。当該雰囲気は、たとえば、塩素（Ｃｌ2）、三塩化ホウ素（ＢＣｌ3）、ＳＦ6または四フッ化炭素（ＣＦ4）を含む。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば８００℃以上９００℃以下として、熱エッチングが行われる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素ガス、アルゴンガスまたはヘリウムガスなどを用いることができる。熱エッチングにより、第１主面１にゲートトレンチ７が形成される（図１４参照）。
側面５は、ソース領域４０およびボディ領域３０を貫通してドリフト領域１０に至っている。別の観点から言えば、側面５は、ソース領域４０と、ボディ領域３０と、ドリフト領域１０とによって構成されている。底面６は、ドリフト領域１０に位置している。別の観点から言えば、底面６は、ドリフト領域１０によって構成されている。底面６は、たとえば第２主面２と平行な平面である。図１４に示されるように、断面視において、ゲートトレンチ７の幅は、底面６から第１主面１に向かうにつれて拡がっている。
次に、ゲート絶縁膜７１を形成する工程が実施される。たとえば炭化珪素エピタキシャル基板１００を熱酸化することにより、ソース領域４０と、ボディ領域３０と、ドリフト領域１０と、コンタクト領域８と、第１主面１とに接するゲート絶縁膜７１が形成される。具体的には、炭化珪素エピタキシャル基板１００が、酸素を含む雰囲気中において、たとえば１３００℃以上１４００℃以下の温度で加熱される。これにより、ゲートトレンチ７に接するゲート絶縁膜７１が形成される。
次に、一酸化窒素（ＮＯ）ガス雰囲気中において炭化珪素エピタキシャル基板１００に対して熱処理（ＮＯアニール）が行われてもよい。ＮＯアニールにおいて、炭化珪素エピタキシャル基板１００が、たとえば１１００℃以上１４００℃以下の条件下で１時間程度保持される。これにより、ゲート絶縁膜７１とボディ領域３０との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。
ＮＯアニール後、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、たとえば上記ＮＯアニールの加熱温度以上である。Ａｒアニールの時間は、たとえば１時間程度である。これにより、ゲート絶縁膜７１とボディ領域３０との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
次に、ゲート電極６４を形成する工程が実施される。ゲート電極６４は、ゲート絶縁膜７１上に形成される。ゲート電極６４は、たとえばＬＰ－ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。ゲート電極６４は、ゲート絶縁膜７１により形成された溝を埋めるように形成される。ゲート電極６４は、ソース領域４０と、ボディ領域３０と、ドリフト領域１０との各々に対面するように形成される（図１５参照）。
次に、分離絶縁膜７２を形成する工程が実施される。具体的には、ゲートトレンチ７内において、ゲート電極６４を覆うように分離絶縁膜７２が形成される。分離絶縁膜７２は、たとえば、ＣＶＤ法により形成される。分離絶縁膜７２は、常圧ＣＶＤ法により形成されてもよいし、プラズマＣＶＤ法により形成されてもよいし、低圧ＣＶＤ法により形成されてもよい。分離絶縁膜７２は、たとえば二酸化珪素を含む材料である。分離絶縁膜７２は、ゲート電極６４およびゲート絶縁膜７１の各々に接している。
次に、ソース電極６０を形成する工程が実施される。たとえばゲート絶縁膜７１および分離絶縁膜７２の各々の一部がドライエッチングにより除去される。これにより、第１主面１の一部が、ゲート絶縁膜７１から露出する。第１主面１においてソース領域４０およびコンタクト領域８の各々に接する電極膜６１が形成される。電極膜６１は、たとえばスパッタリング法により形成される。電極膜６１は、たとえばＴｉ、ＡｌおよびＳｉを含む材料から構成される。
次に、電極膜６１が、たとえば９００℃以上１１００℃以下の温度で５分程度保持される。これにより、電極膜６１の少なくとも一部が、炭化珪素エピタキシャル基板１００が含む珪素と反応してシリサイド化する。これにより、ソース領域４０とオーミック接合する電極膜６１が形成される。電極膜６１は、コンタクト領域８とオーミック接合してもよい。次に、金属膜６２が形成される。金属膜６２は、電極膜６１および分離絶縁膜７２の各々の上に形成される。金属膜６２は、たとえばアルミニウムを含む。以上により、電極膜６１と金属膜６２とを含むソース電極６０が形成される。
次に、炭化珪素エピタキシャル基板１００の第２主面２において、裏面研磨が行われる。これにより、炭化珪素基板４の厚みが低減される。次に、ドレイン電極６３を形成する工程が実施される。たとえばスパッタリング法により、第２主面２と接するドレイン電極６３が形成される。ドレイン電極６３は、たとえばＮｉＳｉまたはＴｉＡｌＳｉを含む材料から構成されている。次に、炭化珪素エピタキシャル基板１００が、たとえば砥石（図示せず）によってダイシングされる。これにより、炭化珪素エピタキシャル基板１００が複数の炭化珪素半導体チップ２００に分割される。以上により、本実施形態に係る炭化珪素半導体チップ２００が製造される。
（炭化珪素半導体モジュールの製造方法）
まず、回路基板２０が準備される。図４に示されるように、回路基板２０は、基材２４と、回路パターン２３とを有している。回路パターン２３は、基材２４上に設けられている。回路基板２０は、第３主面２１と、第４主面２２とを有している。第４主面２２は、第３主面２１と反対側の面である。第３主面２１は、回路パターン２３により構成されている。第４主面２２は、基材２４により構成されている。
次に、複数の炭化珪素半導体チップ２００の各々が回路基板２０に実装される。具体的には、図４に示されるように、接合部材５０を介して炭化珪素半導体チップ２００が回路基板２０に実装される。接合部材５０は、たとえば半田である。接合部材５０は、導電性材料であればよく、半田に限定されない。接合部材５０は、たとえば銀ペースト等であってもよい。図４に示されるように、接合部材５０は、第３主面２１において回路パターン２３と電気的に接続されている。接合部材５０は、第２主面２側において炭化珪素半導体チップ２００と電気的に接続されている。接合部材５０を介して、炭化珪素半導体チップ２００のドレイン電極６３が回路パターン２３と電気的に接続される。
実装工程においては、複数の炭化珪素半導体チップ２００において、第１導電型炭化珪素層１０におけるキャリア寿命の最大値を最大寿命とし、第１導電型炭化珪素層１０におけるキャリア寿命の最小値を最小寿命とした場合、最大寿命から最小寿命を引いた値を最大寿命で除した値は０．０５以上０．２以下となるように、複数の炭化珪素半導体チップ２００が選別されてもよい。
実装工程においては、複数の炭化珪素半導体チップ２００において、第１導電型炭化珪素層１０におけるＺ１／２密度の最大値を最大密度とし、第１導電型炭化珪素層１０におけるＺ１／２密度の最小値を最小密度とした場合、最大密度から最小密度を引いた値を最大密度で除した値は０．０５以上０．２以下となるように、複数の炭化珪素半導体チップ２００が選別される。
次に、上記実施形態に係る炭化珪素エピタキシャル基板１００、炭化珪素半導体チップ２００および炭化珪素半導体モジュール３００の作用効果について説明する。
炭化珪素半導体モジュール３００においては、複数の炭化珪素半導体チップ２００が回路基板２０に搭載されている。炭化珪素半導体モジュール３００の信頼性を向上させるためには、複数の炭化珪素半導体チップ２００の各々の特性が揃っていることが求められる。
炭化珪素基板４には、通常、基底面転位９が含まれている。炭化珪素基板４に含まれている基底面転位９の一部は、炭化珪素エピタキシャル層３に引き継がれる。炭化珪素半導体チップ２００においてバイポーラ型のダイオード１５１を使用する場合は、基底面転位９の拡張に伴って順方向劣化という現象が生じる。そのため、バイポーラ型のダイオード１５１を使用する場合は、バイポーラ型のダイオード１５１を使用しない場合と比較して、複数の炭化珪素半導体チップ２００の各々の特性を揃えることが困難である。
順方向劣化は、炭化珪素エピタキシャル層３に注入されたキャリア(電子、正孔)が再結合する際に生じるエネルギーにより基底面転位９が拡張するために発生する。キャリア寿命が長いと、基底面転位９に到達するキャリア数が増加する。この場合、順方向劣化が発生する確率が高くなる。順方向劣化が発生すると、オン抵抗は高くなる。
本実施形態に係る炭化珪素半導体モジュール３００によれば、複数の炭化珪素半導体チップ２００において、第１導電型炭化珪素層１０におけるＺ１／２密度の最大値を最大密度とし、第１導電型炭化珪素層１０におけるＺ１／２密度の最小値を最小密度とした場合、最大密度から最小密度を引いた値を最大密度で除した値は、０．０５以上０．２以下である。このように、複数の炭化珪素半導体チップ２００において、Ｚ１／２密度のばらつきを低減することにより、順方向劣化のばらつきを低減することができる。そのため、複数の炭化珪素半導体チップ２００において、オン抵抗のばらつきを低減することができる。結果として、炭化珪素半導体モジュール３００の信頼性を向上することができる。
本実施形態に係る炭化珪素エピタキシャル基板１００によれば、炭化珪素エピタキシャル層３の主面１に平行な方向において、炭化珪素エピタキシャル基板１００におけるＺ１／２密度の最大値を最大密度とし、炭化珪素エピタキシャル基板１００におけるＺ１／２密度の最小値を最小密度とした場合、最大密度から最小密度を引いた値を最大密度で除した値は、０．０５以上０．２以下である。通常、一枚の炭化珪素エピタキシャル基板１００から複数の炭化珪素半導体チップ２００が製造される。炭化珪素エピタキシャル基板１００において、Ｚ１／２密度のばらつきを低減することにより、複数の炭化珪素半導体チップ２００においてＺ１／２密度のばらつきを低減することができる。結果として、炭化珪素半導体モジュール３００の信頼性を向上することができる。
本実施形態に係る炭化珪素半導体チップ２００によれば、炭化珪素エピタキシャル基板１００の主面１に平行な方向において、第１導電型炭化珪素層１０におけるＺ１／２密度の最大値を最大密度とし、第１導電型炭化珪素層１０におけるＺ１／２密度の最小値を最小密度とした場合、最大密度から最小密度を引いた値を最大密度で除した値は、０．０５以上０．２以下である。これにより、炭化珪素半導体チップ２００の面内において、Ｚ１／２密度のばらつきを低減することができる。
今回開示された実施形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１ 主面（第１主面）
２ 第２主面
３ 炭化珪素エピタキシャル層
４ 炭化珪素基板
５ 側面
６ 底面
７ ゲートトレンチ
８ コンタクト領域（第２導電型炭化珪素層）
９ 基底面転位
１０ ドリフト領域、ｎ型エピタキシャル層（第１導電型炭化珪素層）
１１ 中央領域
１２ 外周領域
１３ 中心
２０ 回路基板
２１ 第３主面
２２ 第４主面
２３ 回路パターン
２４ 基材
２５ オリエンテーションフラット部
２６ 円弧状部
２７ 周縁
３０ ボディ領域
３３ マスク層
４０ ソース領域
４１ 点欠陥
４２ 炭素原子
４３ 二酸化珪素膜
４４ 炭素イオン
５０ 接合部材
６０ 第１電極（ソース電極）
６１ 電極膜
６２ 金属膜
６３ 第２電極（ドレイン電極）
６４ ゲート電極
７１ ゲート絶縁膜
７２ 分離絶縁膜
１００ 炭化珪素エピタキシャル基板
１０１ 第１方向
１０２ 第２方向
１５０ トランジスタ
１５１ ダイオード
２００ 炭化珪素半導体チップ
２０１ 第１チップ
２０２ 第２チップ
２０３ 第３チップ
２０４ 第４チップ
２１０ 第１炭化珪素半導体チップ
２２０ 第２炭化珪素半導体チップ
３００ 炭化珪素半導体モジュール
Ｓ 測定領域
Ｔ 厚み
Ｗ１ 直径
Ｗ２ 外周幅

Claims (7)

  1. 炭化珪素基板と、
    前記炭化珪素基板上にある炭化珪素エピタキシャル層とを備えた炭化珪素エピタキシャル基板であって、
    前記炭化珪素エピタキシャル層の主面に平行な方向において、前記炭化珪素エピタキシャル層におけるＺ１／２密度の最大値を最大密度とし、前記炭化珪素エピタキシャル層におけるＺ１／２密度の最小値を最小密度とした場合、前記最大密度から前記最小密度を引いた値を前記最大密度で除した値は、０．０５以上０．２以下であり、前記最小密度は、５×１０１１ｃｍ－３以上であり、
    前記炭化珪素基板は、基底面転位を含み、かつ、前記基底面転位の面密度は、１００ｃｍ －２ より高く１０００ｃｍ －２ よりも低い、炭化珪素エピタキシャル基板。
  2. 前記最大密度は、２×１０１３ｃｍ－３以下である、請求項１に記載の炭化珪素エピタキシャル基板。
  3. 前記炭化珪素エピタキシャル層の厚みは、１０μｍ以上５０μｍ以下である、請求項１または請求項２に記載の炭化珪素エピタキシャル基板。
  4. 第１導電型を有する炭化珪素基板と、前記炭化珪素基板上にある炭化珪素エピタキシャル層とを含む炭化珪素エピタキシャル基板を備え、
    前記炭化珪素エピタキシャル層は、前記炭化珪素基板に接する第１導電型炭化珪素層と、前記第１導電型炭化珪素層上にある第２導電型炭化珪素層とを有し、さらに、
    前記第２導電型炭化珪素層に接する第１電極と、
    前記炭化珪素基板に接する第２電極とを備え、
    前記炭化珪素エピタキシャル基板の主面に平行な方向において、前記第１導電型炭化珪素層におけるＺ１／２密度の最大値を最大密度とし、前記第１導電型炭化珪素層におけるＺ１／２密度の最小値を最小密度とした場合、前記最大密度から前記最小密度を引いた値を前記最大密度で除した値は、０．０５以上０．２以下であり、前記最小密度は、５×１０１１ｃｍ－３以上であり、
    前記炭化珪素基板は、基底面転位を含み、かつ、前記基底面転位の面密度は、１００ｃｍ －２ より高く１０００ｃｍ －２ よりも低い、炭化珪素半導体チップ。
  5. 回路基板と、
    前記回路基板に実装された複数の炭化珪素半導体チップとを備え、
    前記複数の炭化珪素半導体チップの各々は、
    第１導電型を有する炭化珪素基板と、前記炭化珪素基板上にある炭化珪素エピタキシャル層とを含む炭化珪素エピタキシャル基板を含み、
    前記炭化珪素エピタキシャル層は、前記炭化珪素基板に接する第１導電型炭化珪素層と、前記第１導電型炭化珪素層上にある第２導電型炭化珪素層とを有し、さらに、
    前記第２導電型炭化珪素層に接する第１電極と、
    前記炭化珪素基板に接する第２電極とを含み、
    前記複数の炭化珪素半導体チップにおいて、前記第１導電型炭化珪素層におけるＺ１／２密度の最大値を最大密度とし、前記第１導電型炭化珪素層におけるＺ１／２密度の最小値を最小密度とした場合、前記最大密度から前記最小密度を引いた値を前記最大密度で除した値は、０．０５以上０．２以下であり、前記最小密度は、５×１０１１ｃｍ－３以上であり、
    前記炭化珪素基板は、基底面転位を含み、かつ、前記基底面転位の面密度は、１００ｃｍ －２ より高く１０００ｃｍ －２ よりも低い、炭化珪素半導体モジュール。
  6. 前記複数の炭化珪素半導体チップの各々は、トランジスタと、ダイオードとを含む、請求項５に記載の炭化珪素半導体モジュール。
  7. 前記複数の炭化珪素半導体チップは、トランジスタを含む第１炭化珪素半導体チップと、ダイオードを含む第２炭化珪素半導体チップとを有する、請求項５に記載の炭化珪素半導体モジュール。
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