CN115003866B - 碳化硅外延衬底及碳化硅半导体器件的制造方法 - Google Patents

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Abstract

碳化硅外延衬底具有碳化硅衬底和碳化硅外延层。碳化硅外延层位于碳化硅衬底上。碳化硅外延层包括与碳化硅衬底接触的边界面和与边界面相对的主面。主面具有外周缘、与外周缘相距5mm以内的外周区域以及被外周区域包围的中央区域。在将外周区域中的双肖克莱型堆垛层错的面密度设为第一面密度、将中央区域中的双肖克莱型堆垛层错的面密度设为第二面密度的情况下，第一面密度为第二面密度的5倍以上。第二面密度为0.2个cm‑2以上。外周区域中的单肖克莱型堆垛层错的面密度为0.5个cm‑2以下。

Description

碳化硅外延衬底及碳化硅半导体器件的制造方法
技术领域
本公开涉及碳化硅外延衬底及碳化硅半导体器件的制造方法。本申请要求2020年1月29日提交的日本专利申请特愿2020-012522号作为优先权。该日本专利申请中记载的全部记载内容通过参照援引至本说明书。
背景技术
日本特开2018-162178号公报(专利文献1)中公开了一种碳化硅的外延生长方法，其特征在于，使双肖克莱型堆垛层错(double Shockley-type stacking faults)为5个cm-2以下。
现有技术文献
专利文献
专利文献1：日本特开2018-162178号公报
发明内容
本公开涉及的碳化硅外延衬底具备碳化硅衬底和碳化硅外延层。碳化硅外延层位于碳化硅衬底上。碳化硅外延层包括与碳化硅衬底接触的边界面和与边界面相对的主面。主面具有外周缘、与外周缘相距5mm以内的外周区域以及被外周区域包围的中央区域。在将外周区域中的双肖克莱型堆垛层错的面密度设为第一面密度、将中央区域中的双肖克莱型堆垛层错的面密度设为第二面密度的情况下，第一面密度为第二面密度的5倍以上。第二面密度为0.2个cm-2以上。外周区域中的单肖克莱型堆垛层错的面密度为0.5个cm-2以下。
附图说明
图1是表示本实施方式涉及的碳化硅外延衬底的构成的俯视示意图。
图2是沿图1的II-II线的剖视示意图。
图3是表示利用光致发光法测量外周区域得到的状态的放大俯视示意图。
图4是表示利用光致发光法测量中央区域得到的状态的放大俯视示意图。
图5是表示观察第一主面得到的状态的俯视示意图。
图6是表示bow为负值的情况下的第一主面的形状的示意图。
图7是表示bow为正值的情况下的第一主面的形状的示意图。
图8是表示本实施方式涉及的碳化硅外延衬底的制造方法的概况的流程图。
图9是表示本实施方式涉及的碳化硅外延衬底的制造方法的第一工序的剖视示意图。
图10是表示本实施方式涉及的碳化硅外延衬底的制造方法的离子注入工序的剖视示意图。
图11是表示本实施方式涉及的碳化硅外延衬底的制造方法的氢处理工序的剖视示意图。
图12是表示本实施方式涉及的碳化硅半导体器件的制造方法的概况的流程图。
图13是表示本实施方式涉及的碳化硅半导体器件的制造方法的离子注入工序的剖视示意图。
图14是表示本实施方式涉及的碳化硅半导体器件的制造方法的氧化膜形成工序的剖视示意图。
图15是表示本实施方式涉及的碳化硅半导体器件的构成的剖视示意图。
图16是表示外延生长前后的bow的变化的图。
具体实施方式
[本公开要解决的技术问题]
本公开的目的在于，提供能够提高可靠性的碳化硅外延衬底及碳化硅半导体器件的制造方法。
[本公开的效果]
根据本公开，能够提供可提高可靠性的碳化硅外延衬底及碳化硅半导体器件的制造方法。
[本公开的实施方式的概要]
首先，对本公开的实施方式的概要进行说明。在本说明书的结晶学记载中，分别用[]表示单独的晶向，用＜＞表示组晶向，用()表示单独面，用{}表示组面。结晶学上的指数为负的情况通常通过在数字上方标注“-”(横杠)来表现，但在本说明书中，通过在数字之前标注负的符号来表现结晶学上的负的指数。
(1)本公开涉及的碳化硅外延衬底100具备碳化硅衬底10和碳化硅外延层20。碳化硅外延层20位于碳化硅衬底10上。碳化硅外延层20包括与碳化硅衬底10接触的边界面11和与边界面11相对的主面1。主面1具有外周缘5、与外周缘5相距5mm以内的外周区域31以及被外周区域31包围的中央区域32。在将外周区域31中的双肖克莱型堆垛层错7的面密度设为第一面密度、将中央区域32中的双肖克莱型堆垛层错7的面密度设为第二面密度的情况下，第一面密度为第二面密度的5倍以上。第二面密度为0.2个cm-2以上。外周区域31中的单肖克莱型堆垛层错8的面密度为0.5个cm-2以下。
(2)在上述(1)涉及的碳化硅外延衬底100中，定量地规定主面1的翘曲量的bow也可以为负值。
(3)在上述(1)或(2)涉及的碳化硅外延衬底100中，第二面密度也可以为1.0个cm-2以下。
(4)在上述(1)至(3)中任一项涉及的碳化硅外延衬底100中，第一面密度也可以为2.0个cm-2以上。
(5)本公开涉及的碳化硅半导体器件300的制造方法具备以下工序。制备上述(1)至(4)中任一项所述的碳化硅外延衬底100。对碳化硅外延衬底100进行加工。
[本公开的实施方式的详情]
以下，对本公开的实施方式的详情进行说明。在以下的说明中，对相同或对应的要素标注相同的附图标记，并对它们不重复进行相同的说明。
(碳化硅外延衬底)
图1是表示本实施方式涉及的碳化硅外延衬底的构成的俯视示意图。图2是沿图1的II-II线的剖视示意图。如图1及图2所示，本实施方式涉及的碳化硅外延衬底100具有碳化硅衬底10和碳化硅外延层20。碳化硅外延层20位于碳化硅衬底10上。碳化硅外延层20与碳化硅衬底10接触。碳化硅外延层20构成碳化硅外延衬底100的表面(第一主面1)。碳化硅衬底10构成碳化硅外延衬底100的背面(第二主面12)。
碳化硅外延层20具有主面(第一主面1)和边界面11。边界面11与第一主面1相对。边界面11与碳化硅衬底10接触。第一主面1包括外周缘5、外周区域31以及中央区域32。外周区域31是与外周缘5相距5mm以内的区域。如图1所示，在碳化硅外延层20的厚度方向上看，外周区域31为环状。中央区域32被外周区域31包围。中央区域32包括第一主面1的中心6。需要注意的是，在本说明书中，碳化硅外延层20的厚度方向是指，在以碳化硅外延衬底100的背面(第二主面12)与平坦面接触的方式将碳化硅外延衬底100配置于平坦面上的情况下相对于平坦面垂直的方向。
外周缘5例如具有定向平面3和圆弧状部4。定向平面3沿第一方向101延伸。如图1所示，在碳化硅外延层20的厚度方向上看，定向平面3为直线状。圆弧状部4与定向平面3相连。在碳化硅外延层20的厚度方向上看，圆弧状部4为圆弧状。在碳化硅外延层20的厚度方向上看，第一主面1的中心6位于包括圆弧状部4的圆的中心。
如图1所示，在碳化硅外延层20的厚度方向上看，第一主面1沿着第一方向101及第二方向102各自延伸。在碳化硅外延层20的厚度方向上看，第一方向101是相对于第二方向102垂直的方向。
第一方向101例如为＜11-20＞方向。第一方向101例如也可以为[11-20]方向。第一方向101也可以为将＜11-20＞方向投影于第一主面1后的方向。从另一角度而言，第一方向101例如也可以为包括＜11-20＞方向分量的方向。
第二方向102例如为＜1-100＞方向。第二方向102例如也可以为[1-100]方向。第二方向102例如也可以为将＜1-100＞方向投影于第一主面1后的方向。从另一角度而言，第二方向102例如也可以为包括＜1-100＞方向分量的方向。
第一主面1也可以为相对于{0001}面倾斜的面。第一主面1在相对于{0001}面倾斜的情况下，相对于{0001}面的倾斜角(偏离角)例如为2°以上且6°以下。在第一主面1相对于{0001}面倾斜的情况下，第一主面1的倾斜方向(偏离方向)例如为＜11-20＞方向。
如图1所示，第一主面1的最大径W(直径)并无特别限定，例如为4英寸。最大径W也可以为4英寸以上，还可以为6英寸以上。最大径W的上限并无特别限定。最大径W例如也可以为8英寸以下。
需要注意的是，在本说明书中，2英寸为50mm或50.8mm(25.4mm/英寸×2英寸)。3英寸为75mm或76.2mm(25.4mm/英寸×3英寸)。4英寸为100mm或101.6mm(25.4mm/英寸×4英寸)。5英寸为125mm或127.0mm(25.4mm/英寸×5英寸)。6英寸为150mm或152.4mm(25.4mm/英寸×6英寸)。8英寸为200mm或203.2mm(25.4mm/英寸×8英寸)。
如图2所示，碳化硅衬底10具有第二主面12和第三主面13。第三主面13与第二主面12相对。第二主面12是碳化硅外延衬底100的背面。第二主面12与碳化硅外延层20分离。第三主面13与碳化硅外延层20接触。构成碳化硅衬底10的碳化硅的多型例如为4H。同样，构成碳化硅外延层20的碳化硅的多型例如为4H。
碳化硅衬底10包括例如氮(N)等n型杂质。碳化硅衬底10的导电型例如为n型。碳化硅衬底10的厚度例如为350μm以上且500μm以下。碳化硅外延层20包括例如氮等n型杂质。碳化硅外延层20的导电型例如为n型。碳化硅外延层20所包括的n型杂质的浓度也可以低于碳化硅衬底10所包括的n型杂质的浓度。
图3是表示利用光致发光法测量外周区域31得到的状态的放大俯视示意图。如图3所示，在碳化硅外延层20的外周区域31中存在双肖克莱型堆垛层错7。外周区域31中的双肖克莱型堆垛层错7的面密度为第一面密度。第一面密度例如可以为2.0个cm-2以上，也可以为4.0个cm-2以上。第一面密度是外周区域31中存在的双肖克莱型堆垛层错7的总数除以外周区域31的面积所得的值。
如图3所示，在碳化硅外延层20的外周区域31中，可以有也可以没有单肖克莱型堆垛层错8。外周区域31中的单肖克莱型堆垛层错8的面密度(第三面密度)例如为0.5个cm-2以下。第三面密度是外周区域31中存在的单肖克莱型堆垛层错8的总数除以外周区域31的面积所得的值。
图4是表示利用光致发光法测量中央区域32得到的状态的放大俯视示意图。如图4所示，在碳化硅外延层20的中央区域32中存在双肖克莱型堆垛层错7。中央区域32中的双肖克莱型堆垛层错7的面密度为第二面密度。第二面密度为0.2个cm-2以上。第二面密度也可以为0.4个cm-2以上，还可以为0.6个cm-2以上。第二面密度例如也可以为1.0个cm-2以下，还可以为0.8个cm-2以下。第二面密度是中央区域32中存在的双肖克莱型堆垛层错7的总数除以中央区域32的面积所得的值。
第一面密度为第二面密度的5倍以上。第一面密度也可以为第二面密度的7倍以上，还可以为10倍以上。在碳化硅外延层20的中央区域32中，可以有也可以没有单肖克莱型堆垛层错8。中央区域32中的单肖克莱型堆垛层错8的面密度(第四面密度)为0.5个cm-2以下。第四面密度例如也可以为0.3个cm-2以下，还可以为0.1个cm-2以下。在中央区域32中，理想的是没有单肖克莱型堆垛层错8。第四面密度是中央区域32中存在的单肖克莱型堆垛层错8的总数除以中央区域32的面积所得的值。
(堆垛层错的面密度的测量方法)
接着，对单肖克莱型堆垛层错8及双肖克莱型堆垛层错7各自的面密度的测量方法进行说明。
在单肖克莱型堆垛层错8及双肖克莱型堆垛层错7各自的观察中，例如使用PHOTONDesign Corporation制造的光致发光成像装置(型号：PLI-200)。当对碳化硅外延衬底100的被测量区域照射激发光时，从被测量区域观测到光致发光光。作为激发光源，例如使用汞氙灯。来自光源的激发光通过照射侧的带通滤波器(313nm)后照射到被测量区域。由此，从被测量区域发出光致发光光。光致发光光通过受光侧的带通滤波器后到达照相机等受光元件。如上所述，拍摄被测量区域的光致发光图像。
单肖克莱型堆垛层错8的发光波长在420nm附近。另一方面，双肖克莱型堆垛层错7的发光波长在510nm附近。因而，通过变更受光侧的带通滤波器的波长，能够识别各堆垛层错。具体而言，通过使受光侧的带通滤波器的波长为420nm，能够观察单肖克莱型堆垛层错8。通过使受光侧的带通滤波器的波长为510nm，能够观察双肖克莱型堆垛层错7。在观察到的光致发光图像中，单肖克莱型堆垛层错8及双肖克莱型堆垛层错7各自的发光比周围区域暗。
一边使碳化硅外延衬底100在与碳化硅外延层20的第一主面1平行的方向上移动，一边拍摄整个第一主面1的光致发光图像。光致发光图像的一个视野的面积例如为2.6mm×2.6mm。第一主面1由外周区域31和中央区域32构成。在所获取的光致发光图像中确定单肖克莱型堆垛层错8及双肖克莱型堆垛层错7各自的数量。
(翘曲量)
接着，对碳化硅外延衬底100的第一主面1的翘曲量的测量方法进行说明。第一主面1的翘曲量例如能够通过Tropel公司制造的Flatmaster进行测量。首先，将碳化硅外延衬底100配置于平坦面上。在第二主面12配置于平坦面上的状态下观察与第二主面12相对的第一主面1。
图5是表示观察第一主面1得到的状态的俯视示意图。如图5所示，确定第一主面1的三点基准面94。三点基准面94是包括中央区域32与外周区域31的边界线上的三点(第五位置95、第六位置96以及第七位置97)的虚拟平面。通过连接第五位置95、第六位置96以及第七位置97而构成的三角形为正三角形。如图5所示，在碳化硅外延衬底100的厚度方向上看，第一主面1的中心与正三角形的中心一致。
作为对翘曲量进行定量的指标，有bow及warp。图6是表示bow为负值的情况下的第一主面1的形状的示意图。图7是表示bow为正值的情况下的第一主面1的形状的示意图。如图6及图7所示，在与三点基准面94垂直的方向上，从三点基准面94来看的第一主面1的最高位置92与三点基准面94之间的距离(第一距离154)和从三点基准面94来看的第一主面1的最低位置93与三点基准面94之间的距离(第二距离155)的合计为warp。在与三点基准面94垂直的方向上，第一主面1的中心6的位置91与三点基准面94之间的距离为bow。
如图6所示，在第一主面1的中心6的位置91比三点基准面94低的情况下，bow为负值。如图7所示，在第一主面1的中心6的位置91比三点基准面94高的情况下，bow为正值。在本说明书中，假设在bow为负值的情况下(参照图6)第一主面1为凹状。反之，假设在bow为正值的情况下(参照图7)第一主面1为凸状。
在本实施方式涉及的碳化硅外延衬底100中，第一主面1的bow例如为负值。第一主面1的bow例如可以为-20μm以下，也可以为-40μm以下。第一主面1的bow的下限并无特别限定，例如可以为-80μm以上。
在本实施方式涉及的碳化硅外延衬底100中，第一主面1的warp例如为60μm以下。第一主面1的warp例如可以为50μm以下，也可以为40μm以下。第一主面1的warp的下限并无特别限定，例如可以为10μm以上。
(碳化硅外延衬底的制造方法)
接着，对本实施方式涉及的碳化硅外延衬底100的制造方法进行说明。
图8是表示本实施方式涉及的碳化硅外延衬底的制造方法的概况的流程图。如图8所示，本实施方式涉及的碳化硅外延衬底100的制造方法主要具有碳化硅衬底制备工序(S1)、碳化硅衬底研磨工序(S2)、离子注入工序(S3)、氢处理工序(S4)以及外延生长工序(S5)。
实施碳化硅衬底制备工序(S1)。例如通过升华法制造4H多型的碳化硅单晶。接着，例如通过线锯对碳化硅单晶进行切片，由此来制备碳化硅衬底10。碳化硅衬底10包括例如氮等n型杂质。碳化硅衬底10的导电型例如为n型。
如图9所示，碳化硅衬底10具有第三主面13和与第三主面13相对的第二主面12。第三主面13例如是相对于{0001}面以偏离角向偏离方向倾斜的面。偏离角例如为2°以上且6°以下。偏离方向例如为＜11-20＞方向。碳化硅衬底10的第三主面13的最大径例如为150mm。
接着，实施碳化硅衬底研磨工序(S2)。具体而言，首先实施机械研磨工序。在机械研磨工序中，对碳化硅衬底10的第三主面13进行机械研磨。具体而言，以第三主面13与平台对置的方式将碳化硅衬底10保持于研磨头。向平台与第三主面13之间提供包括磨粒的浆料。磨粒例如是金刚石磨粒。对于第二主面12，也与第三主面13同样地进行机械研磨。
接着，实施化学机械研磨工序。在化学机械研磨工序中，对碳化硅衬底10的第三主面13进行化学机械研磨。具体而言，以碳化硅衬底10的第三主面13与设置于平台的研磨布对置的方式将碳化硅衬底10保持于研磨头。研磨布例如为NittaHaas制造的supreme。向研磨布与第三主面13之间提供研磨剂。研磨剂例如为Fujimi Incorporated制造的DSC-0902。加工压力(面压)例如为400g/cm2。平台的转速例如为60rpm。研磨头的转速例如为60rpm。对于第二主面12，也与第三主面13同样地进行化学机械研磨。通过对第三主面13进行研磨加工，在第三主面13上产生因加工损伤而形成的基面位错(未图示)。
接着，实施离子注入工序(S3)。具体而言，对第三主面13的整面实施两阶段的离子注入。离子注入例如使用日新离子机器株式会社制造的并行离子注入装置(IMPHEAT)。离子种类例如为铝离子(Al+)。碳化硅衬底10的温度例如为室温。在第一次的离子注入工序中，例如能量设为530keV、且剂量设为2.8×1014cm-2。在第二次的离子注入工序中，例如能量设为280keV、且剂量设为2.0×1014cm-2。
如图10所示，使用上述条件对第三主面13进行离子注入。图10所示的箭头的方向为离子注入方向。由此，碳化硅衬底10弯曲成凹状。具体而言，在以碳化硅衬底10的第二主面12与平坦面接触的方式将碳化硅衬底10配置于平坦面上的情况下，碳化硅衬底10以第二主面12的中央附近与平坦面接触、且第二主面12的外缘与平坦面分离的方式弯曲。第三主面13大致沿着第二主面12的形状弯曲。也就是说，第三主面13的bow为负值。
接着，实施氢处理工序(S4)。在氢处理工序(S4)中，在碳化硅衬底10进行了加热的状态下对第三主面13实施氢处理。具体而言，将碳化硅衬底10配置于腔室内。接着，将碳化硅衬底10升温至1630℃左右。接着，向腔室导入氢气。氢气的流量例如被调整为100slm。由此，在第三主面13处对碳化硅衬底10进行蚀刻(参照图11)。作为结果，形成于第三主面13的基面位错的一部分被除去。另外，通过上述蚀刻使碳化硅衬底10的形变部分地缓和，从而第三主面13的bow可能发生变化，但在上述碳化硅衬底10中，氢处理工序之后也是第三主面13的bow为负值。
接着，实施外延生长工序(S5)。在外延生长工序(S5)中，首先将腔室升温至例如1630℃左右。接着，例如将包括硅烷、丙烷、氨以及氢的混合气体导入腔室。具体而言，硅烷气体的流量例如调整为115sccm。丙烷气体的流量例如调整为57.6sccm。氨气的流量例如调整为2.5×10-2sccm。氢气的流量调整为100slm。通过向腔室导入混合气体，从而在碳化硅衬底10的第三主面13上通过外延生长形成碳化硅外延层20。
在外延生长工序(S5)中，碳化硅衬底10成为1600℃左右的高温。当碳化硅衬底10在高温下弯曲成凸状时，应力从第三主面13的外周朝向中心集中。从另一角度而言，在第三主面13的中心附近应力变高，在第三主面13的外周附近应力变低。反之，如图10所示，当碳化硅衬底10在高温下弯曲成凹状时，应力从第三主面13的中心朝向外周释放。从另一角度而言，在第三主面13的中心附近应力变低，在第三主面13的外周附近应力变高。在应力高的区域中，容易在碳化硅外延层20产生双肖克莱型堆垛层错7。
在本实施方式涉及的碳化硅外延衬底100的制造方法中，在碳化硅衬底10的第三主面13的bow为负值的状态下进行外延生长。具体而言，在离子注入工序(S3)之后且氢处理工序(S4)之前的碳化硅衬底10中第三主面13的bow例如为-20μm以下的状态下进行外延生长。第三主面13的bow例如也可以为-40μm以下，还可以为-60μm以下。由此，在第三主面13的中心附近应力变低，在第三主面13的外周附近应力变高。作为结果，在应力高的外周附近，产生许多双肖克莱型堆垛层错7。如上所述，制造本实施方式涉及的碳化硅外延衬底100(参照图2)。
(碳化硅半导体器件的制造方法)
接着，对本实施方式涉及的碳化硅半导体器件300的制造方法进行说明。
图12是表示本实施方式涉及的碳化硅半导体器件的制造方法的概况的流程图。如图12所示，本实施方式涉及的碳化硅半导体器件的制造方法主要具有外延衬底制备工序(S10：图12)和衬底加工工序(S20：图12)。
首先，实施外延衬底制备工序(S10：图12)。具体而言，通过上述的碳化硅外延衬底100的制造方法制备碳化硅外延衬底100(参照图2)。
接着，实施衬底加工工序(S20：图12)。具体而言，通过对碳化硅外延衬底100进行加工来制造碳化硅半导体器件。“加工”例如包括离子注入、热处理、蚀刻、氧化膜形成、电极形成、切割等各种加工。即，衬底加工工序也可以包括离子注入、热处理、蚀刻、氧化膜形成、电极形成以及切割中的至少任一种加工。
以下，对作为碳化硅半导体器件的一例的MOSFET(Metal Oxide SemiconductorField Effect Transistor：金属氧化物半导体场效应晶体管)的制造方法进行说明。衬底加工工序(S20：图12)例如包括离子注入工序(S21：图12)、氧化膜形成工序(S22：图12)、电极形成工序(S23：图12)以及切割工序(S24：图12)。
首先，实施离子注入工序(S21：图12)。对于形成有具有开口部的掩模(未图示)的第一主面1，注入例如铝(Al)等p型杂质。由此，形成具有p型导电型的体区132。接着，向体区132内的规定位置注入例如磷(P)等n型杂质。由此，形成具有n型导电型的源极区133。接着，向源极区133内的规定位置注入铝等p型杂质。由此，形成具有p型导电型的接触区134(参照图13)。
在碳化硅外延层20中，除了体区132、源极区133以及接触区134之外的部分成为漂移区131。源极区133被体区132从漂移区131隔开。也可以将碳化硅外延衬底100加热至300℃以上且600℃以下左右来进行离子注入。在离子注入之后，对碳化硅外延衬底100进行活化退火。通过活化退火使注入到碳化硅外延层20的杂质活化，在各区域中生成载流子。活化退火的气氛例如为氩(Ar)气氛。活化退火的温度例如为1800℃左右。活化退火的时间例如为30分钟左右。
接着，实施氧化膜形成工序(S22：图12)。例如通过在包括氧的气氛中对碳化硅外延衬底100进行加热，在第一主面1形成氧化膜136(参照图14)。氧化膜136例如由二氧化硅等构成。氧化膜136作为栅极绝缘膜发挥功能。热氧化处理的温度例如为1300℃左右。热氧化处理的时间例如为30分钟左右。
在形成氧化膜136之后，也可以进一步在氮气氛中进行热处理。例如，在一氧化氮的气氛中，在1100℃左右实施1小时左右的热处理。进一步地，之后在氩气氛中进行热处理。例如，在氩气氛中，在1100℃以上且1500℃以下左右进行1小时左右的热处理。
接着，实施电极形成工序(S23：图12)。具体而言，在氧化膜136上形成栅电极141。栅电极141例如通过CVD(Chemical Vapor Deposition：化学气相沉积)法形成。栅电极141例如由具有导电性的多晶硅等构成。栅电极141形成于与源极区133及体区132面对的位置。
接着，形成将栅电极141覆盖的层间绝缘膜137。层间绝缘膜137例如通过CVD法形成。层间绝缘膜137例如由二氧化硅等构成。层间绝缘膜137形成为与栅电极141和氧化膜136接触。接着，通过蚀刻除去氧化膜136及层间绝缘膜137的一部分。由此，源极区133及接触区134从氧化膜136露出。
接着，例如通过溅射法在该露出部形成源电极142。源电极142例如由钛、铝以及硅等构成。在形成源电极142之后，例如在900℃以上且1100℃以下左右的温度下对源电极142和碳化硅外延衬底100进行加热。由此，源电极142与碳化硅外延衬底100欧姆接触。接着，以与源电极142接触的方式形成布线层138。布线层138例如由包括铝的材料构成。接着，在第二主面12形成漏电极143。漏电极143例如由包括镍及硅的合金(例如NiSi等)构成。
接着，实施切割工序(S24：图12)。例如通过沿着切割线切割碳化硅外延衬底100，将碳化硅外延衬底100分割为多个半导体芯片。如上所述，制造碳化硅半导体器件300(参照图15)。
需要注意的是，在上述说明中举例示出平面型MOSFET对本公开涉及的碳化硅半导体器件的制造方法进行了说明，但本公开涉及的制造方法并不限定于此。本公开涉及的制造方法能够应用于例如沟槽型MOSFET、IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)、SBD(Schottky Barrier Diode：肖特基势垒二极管)、晶闸管、GTO(GateTurn Off thyristor：门极可关断晶闸管)、PN二极管等碳化硅半导体器件。
接着，对本实施方式涉及的碳化硅外延衬底100及碳化硅半导体器件300的制造方法的作用效果进行说明。
例如在4H多型的碳化硅中，基面全位错分解为两条基面部分位错而存在。存在于两条基面部分位错之间的堆垛层错被称为肖克莱型堆垛层错。肖克莱型堆垛层错根据堆垛结构的不同而分类为四种堆垛层错。具体而言，肖克莱型堆垛层错被分类为单肖克莱型堆垛层错、双肖克莱型堆垛层错、三肖克莱型堆垛层错、四肖克莱型堆垛层错。四种堆垛层错各自具有不同的发光波长。因而，通过使用光致发光法，能够识别这些堆垛层错。
在单肖克莱型堆垛层错8的面密度高的情况下，容易发生碳化硅半导体器件的电流泄漏，可靠性显著变差。另一方面，考虑到碳化硅半导体器件的长期可靠性，理想的是减少双肖克莱型堆垛层错7，但与单肖克莱型堆垛层错8相比较，对可靠性变差的影响并没那么大。因而，即使在碳化硅外延衬底100中残留有一定程度的双肖克莱型堆垛层错7，对可靠性变差的影响也没那么显著。
发明人们进行了深入研究，结果想到了通过主动增加双肖克莱型堆垛层错7来减少单肖克莱型堆垛层错8。当碳化硅衬底10在高温下弯曲成凸状时，应力从主面(上表面)的外周朝向中心集中。从另一角度而言，在主面的中心附近应力变高，在主面的外周附近应力变低。反之，如图10所示，当碳化硅衬底10在高温下弯曲成凹状时，应力从主面的中心朝向外周释放。从另一角度而言，在主面的中心附近应力变低，在主面的外周附近应力变高。在应力高的区域中，容易在碳化硅外延层20产生双肖克莱型堆垛层错7。另外，若正常的4H多型的区域转换为双肖克莱型堆垛层错7，则该区域不转换为单肖克莱型堆垛层错8。
具体而言，通过在使碳化硅衬底10于高温下一定程度弯曲成凹状的状态下在碳化硅衬底10上形成碳化硅外延层20，从而使碳化硅外延层20的主面1的外周区域31中的应力高于主面1的中央区域32中的应力。由此，在外周区域31中主动形成双肖克莱型堆垛层错7。进一步具体而言，在将外周区域31中的双肖克莱型堆垛层错7的面密度设为第一面密度、将中央区域32中的双肖克莱型堆垛层错7的面密度设为第二面密度的情况下，第一面密度为第二面密度的5倍以上。由此，能够减少在外周区域31中形成单肖克莱型堆垛层错8的概率。具体而言，外周区域31中的单肖克莱型堆垛层错8的面密度为0.5个cm-2以下。
另外，根据本实施方式涉及的碳化硅外延衬底100，中央区域32中的双肖克莱型堆垛层错7的面密度(第二面密度)为0.2个cm-2以上。通过在中央区域32中也主动增加双肖克莱型堆垛层错7，能够减少在中央区域32中形成单肖克莱型堆垛层错8的概率。
实施例1
(样品制备)
接着，对实施例进行说明。按照前述的碳化硅外延衬底100的制造方法，首先制备第三主面13的bow的值不同的两片碳化硅衬底10。样品1的第三主面13的bow的值为-63.1μm。样品2的第三主面13的bow的值为+15.9μm。该bow的值是离子注入工序(S3)之后且氢处理工序(S4)之前的值。接着，对碳化硅衬底10的第三主面13实施氢处理工序(S4)。接着，在第三主面13上通过外延生长形成碳化硅外延层20。第三主面13为Si(硅)面。也就是说，在Si面生长碳化硅外延层20。通过上述，制造样品1及样品2各自涉及的碳化硅外延衬底100。
(实验方法)
接着，测量碳化硅外延衬底100的第一主面1的外周区域31中的双肖克莱型堆垛层错7的面密度(第一面密度)。同样地，测量中央区域32中的双肖克莱型堆垛层错7的面密度(第二面密度)。同样地，测量外周区域31中的单肖克莱型堆垛层错8的面密度(第三面密度)。上述堆垛层错的测量方法如上所述。
(实验结果)
[表1]
表1示出了样品1及样品2各自涉及的碳化硅外延衬底100中的第一面密度、第二面密度、第一面密度/第二面密度以及第三面密度的结果。如表1所示，可确认与样品2涉及的碳化硅外延衬底100相比较，在样品1涉及的碳化硅外延衬底100中，能够大幅降低单肖克莱型堆垛层错的面密度(第三面密度)。实验的数值为第一面密度2.2cm-2、第二面密度0.3cm-2、第一面密度/第二面密度7.3、第三面密度0.3cm-2，但即使是第一面密度1.0cm-2、第二面密度0.2cm-2、第一面密度/第二面密度5.0、第三面密度0.5cm-2的数值，也起到发明的效果。
实施例2
接着，对外延生长前后的bow的变化进行说明。首先，制备第三主面13的bow的值不同的多个碳化硅衬底10。该bow的值是离子注入工序(S3)之后且氢处理工序(S4)之前的值。接着，对碳化硅衬底10的第三主面13实施氢处理工序(S4)。接着，在碳化硅衬底10的第三主面13上通过外延生长形成碳化硅外延层20。碳化硅外延层20的厚度为10μm。接着，测量碳化硅外延层20的第一主面1的bow。
图16是表示外延生长前后的bow的变化的图。图16的横轴是外延生长前(氢处理前)的碳化硅衬底10的第三主面13的bow。图16的纵轴是外延生长后的碳化硅外延层20的第一主面1的bow。外延生长前的第三主面13的bow例如在大于-80μm且小于40μm的范围。外延生长后的第一主面1的bow例如在大于-50μm且小于50μm的范围。如图16所示，可确认外延生长后的第一主面1的bow比外延生长前的第三主面13的bow大15.6μm。
应该被认为的是，本次公开的实施方式及实施例在所有方面都是例示性的，而非限制性的。本发明的范围并非由上述实施方式及实施例而是由权利要求示出，旨在包括与权利要求等同的含义和范围内的所有变更。
附图标记说明
1主面(第一主面)、3定向平面、4圆弧状部、5外周缘、6中心、7双肖克莱型堆垛层错、8单肖克莱型堆垛层错、10碳化硅衬底、11边界面、12第二主面、13第三主面、20碳化硅外延层、31外周区域、32中央区域、91位置、92最高位置、93最低位置、94三点基准面、95第五位置、96第六位置、97第七位置、100碳化硅外延衬底、101第一方向、102第二方向、131漂移区、132体区、133源极区、134接触区、136氧化膜、137层间绝缘膜、138布线层、141栅电极、142源电极、143漏电极、154第一距离、155第二距离、300碳化硅半导体器件、W最大径。

Claims (5)

1.一种碳化硅外延衬底，具备：
碳化硅衬底；以及
碳化硅外延层，位于所述碳化硅衬底上，
所述碳化硅外延层包括与所述碳化硅衬底接触的边界面和与所述边界面相对的主面，
所述主面具有外周缘、与所述外周缘相距5mm以内的外周区域以及被所述外周区域包围的中央区域，
在将所述外周区域中的双肖克莱型堆垛层错的面密度设为第一面密度、将所述中央区域中的双肖克莱型堆垛层错的面密度设为第二面密度的情况下，所述第一面密度为所述第二面密度的5倍以上，
所述第二面密度为0.2个cm-2以上，
所述外周区域中的单肖克莱型堆垛层错的面密度为0.5个cm-2以下。
2.根据权利要求1所述的碳化硅外延衬底，其中，
定量地规定所述主面的翘曲量的bow为负值。
3.根据权利要求1或2所述的碳化硅外延衬底，其中，
所述第二面密度为1.0个cm-2以下。
4.根据权利要求1或2所述的碳化硅外延衬底，其中，
所述第一面密度为2.0个cm-2以上。
5.一种碳化硅半导体器件的制造方法，具备以下工序：
制备权利要求1至4中任一项所述的碳化硅外延衬底；以及
对所述碳化硅外延衬底进行加工，
在使所述碳化硅衬底于高温下一定程度弯曲成凹状的状态下在所述碳化硅衬底上形成所述碳化硅外延层。
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