JP2012204487A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】コストの上昇、製造の歩留まり低下、および装置の面積増加を抑制した半導体装置および半導体装置の製造方法を提供する。
【解決手段】複数の半導体素子１０を含む半導体チップ２０、２１が配線基板５０上に複数、並設された半導体装置１であって、配線基板５０上に並設された半導体チップのいずれかは、不良素子１０Ｂを含まない半導体チップ２０であり、半導体チップの前記いずれか以外は、不良素子１０Ｂを含む半導体チップ２１であり、配線基板５０の主面に対して垂直な方向からみて、半導体チップ２０，２１のそれぞれは、配線基板５０上にマトリクス状に配置され、不良素子１０Ｂは、半導体チップ２０，２１のそれぞれが前記マトリクス状に配置された領域の所定の場所に位置するように配置されている。
【選択図】図１

Description

本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。

半導体装置の製造歩留まりの低下やコストの上昇を抑制することは、極めて重要である。一例として、例えば、炭化ケイ素（ＳｉＣ）は、ケイ素（Ｓｉ）に比べ、約１０倍の絶縁破壊強度を有する。このため、高耐圧で低損失のパワー半導体素子の材料として注目されている。例えば、炭化ケイ素（ＳｉＣ）を主成分とするショットキーバリアダイオード（ＳＢＤ）は、ケイ素（Ｓｉ）を主成分とするダイオードに比べ、スイッチング速度が速く、低損失であることから、実用化に向けて開発が行われている。

しかし、現在の技術で製造された炭化ケイ素基板には、ＳＢＤのリーク要因である結晶欠陥等の欠陥が多く含まれているのも事実である。従って、ＳＢＤの大容量化のためにＳＢＤチップ面積を大きくすると、欠陥がＳＢＤチップ内に存在する確率が高まり、ＳＢＤの製造歩留りが著しく低減する。これに対し、面積が小さく、欠陥を含まないＳＢＤチップを選択し、このＳＢＤチップを電気的に並列に接続することによって、大容量のダイオードを得る方策がある。

しかし、チップ面積が小さくなるほど、ダイシング工程での切断距離（ダイシング長）が長くなる。このため、製造時間が長くなり、チップ側面に割れ、欠けが発生する確率が高まる。さらにダイシング刃の消耗も激しくなる。また、小面積のＳＢＤチップを複数個、配線基板上に搭載するときは、各ＳＢＤチップ間に所定の間隔を設ける必要があり、半導体装置の面積増大を招来してしまう。

特開２００４−２８９１０３号公報

D.Tournier et al."Impact of fine suface Chemical-Mechanical Polishing on the manufacturing yield of 1200V SiC Schottky Barrier Diodes" Proceedings of the 17th International Symposium on Power Semiconductor Devices & IC's P.239-242.

本発明が解決しようとする課題は、コスト上昇が抑制されるとともに、製造歩留まり低下が抑制され、半導体装置の面積増加が抑制された半導体装置および半導体装置の製造方法を提供することである。

実施形態の半導体装置は、ショットキーダイオードもしくはＰＮ接合ダイオードである４個の半導体素子を含む半導体チップが配線基板上に複数、並設された半導体装置である。実施形態の半導体装置においては、前記配線基板上に並設された前記半導体チップのいずれかは、１個の不良素子を含む前記半導体チップであり、前記配線基板の主面に対して垂直な方向からみて、縦方向に複数個、横方向に複数個のマトリクス状に前記半導体チップが配置されている。前記半導体チップのそれぞれが配置された領域内において、前記不良素子は、前記領域の所定の場所に位置している。

第１実施形態に係る半導体装置の模式図であり、（ａ）は、平面模式図、（ｂ）は、（ａ）のＡ−Ｂ断面模式図である。 第１実施形態に係る半導体装置の製造過程を表すフロー図である。 半導体基板の平面模式図である。 素子面積Ｓ（ｃｍ^２）と欠陥密度Ｄ（個／ｃｍ^２）との積（Ｓ×Ｄ）と、製造歩留まり（％）の関係を説明するグラフである。 半導体チップを１０個製造した場合の製造歩留まりの様子を説明するための図である。 半導体基板を第１領域ごとに区分けした後の状態を説明する図である。 半導体基板上に半導体素子を形成した状態を説明する模式図であり、（ａ）は、平面模式図、（ｂ）は、（ａ）のＸ−Ｙ断面模式図である。 複数の半導体チップのそれぞれを複数の群に組み分ける手順を説明する図である。 第１参考例に係る半導体装置の平面模式図である。 第２参考例に係る半導体装置の平面模式図である。 第２実施形態に係る半導体装置の平面模式図である。

以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。

（第１実施形態）
図１は、第１実施形態に係る半導体装置の模式図であり、（ａ）は、平面模式図、（ｂ）は、（ａ）のＡ−Ｂ断面模式図である。

図１（ａ）に示すように、半導体装置１においては、複数の半導体素子１０を含む半導体チップ２０、２１が配線基板５０上に複数、並設されている。半導体素子１０、例えば、ショットキーバリアダイオードもしくはＰＮ接合ダイオードである。実施形態の図では、ショットキーバリアダイオードを例示する。複数の半導体素子１０のうちのいずれかは、欠陥１６を含まない半導体素子１０Ａであり、複数の半導体素子１０のうちのいずれかは、欠陥１６を含む半導体素子１０Ｂである。実施形態では、欠陥１６を含まない半導体素子１０Ａを良品素子１０Ａとしてもよく、欠陥１６を含む半導体素子１０Ｂを不良素子１０Ｂとしてもよい。半導体チップ２０、２１のそれぞれには、チップ内において不良素子１０Ｂがどこに位置しているかを判別するためのマーク２９が付されている。

例えば、配線基板５０の中央に縦方向に配置された半導体チップ２０のそれぞれは、不良素子１０Ｂを含まない半導体チップである。半導体チップ２０は、例えば、半導体素子１０Ａを４個含んでいる。

半導体チップ２０の両側に配置された半導体チップ２１のそれぞれは、不良素子１０Ｂを含む半導体チップである。例えば、半導体チップ２１は、不良素子１０Ｂを１個、半導体素子１０Ａを３個含んでいる。さらに、半導体チップ２１のそれぞれについては、配線基板５０上に搭載される場所に応じて、半導体チップ２１Ａ、２１Ｂ、２１Ｃ、２１Ｄに組み分けられている。

配線基板５０の主面に対して垂直な方向からみて、配線基板５０上には、カソード配線５０ｃと、アノード配線５０ａと、が選択的に設けられている。半導体チップ２０、２１のそれぞれは、カソード配線５０ｃ上に搭載されている。半導体チップ２０、２１のそれぞれは、カソード配線５０ｃ上において、マトリクス状に配置されている。例えば、配線基板５０の主面に対して垂直な方向からみて、カソード配線５０ｃ上の領域９０の縦方向に２個、横方向に３個の合計６個（２個×３個）の半導体チップ２０、２１が並設されている。

領域９０内においては、不良素子１０Ｂを含まない半導体チップ２０が縦方向に２個配置され、不良素子１０Ｂを含む半導体チップ２１が半導体チップ２０のそれぞれの両側に配置されている。そして、半導体チップ２１中の不良素子１０Ｂは、半導体チップ２０、２１のそれぞれがマトリクス状に並設された領域９０の所定の場所に位置するように配置されている。例えば、半導体チップ２１中の不良素子１０Ｂは、一例として領域９０の角に位置するように配置されている。なお、領域９０は、後述する第２領域９０に相当する。

配線基板５０のアノード配線５０ａには、複数のボンディングワイヤ３０のそれぞれの一端が接続されている。ボンディングワイヤ３０のそれぞれの他端は、欠陥１６を含まない半導体素子１０Ａのアノード電極１５に接続されている。

半導体チップの断面構造を、図１（ａ）において、Ａ−Ｂ線が引かれた半導体チップ２１Ｂを例に説明する。
図１（ｂ）に示す半導体チップ２１Ｂは、半導体素子１０Ａと、不良素子１０Ｂと、を含んでいる。

半導体素子１０Ａにおいては、ｎ^＋形の半導体層１１の上にｎ⁻形の半導体層１２が設けられている。半導体層１１には、カソード電極１４が接続されている。半導体層１２とアノード電極１５とは、ショットキー接合をしている。半導体層１２には、アノード電極１５が接続されている。半導体層１２とアノード電極１５とは、オーミック接合をしている。アノード電極１５の外周の半導体層１２の表面には、アノード電極１５の外周への電界集中を緩和するためのｐ形の半導体層１３が選択的に設けられている。

アノード電極１５には、ボンディングワイヤ３０の他端が接続されている。カソード電極１４は、配線基板５０のカソード配線５０ｃに接続されている。

不良素子１０Ｂの基本構成は、半導体素子１０Ａと同じである。ただし、不良素子１０Ｂの内部には、欠陥１６が存在している。このため、不良素子１０Ｂのアノード電極１５には、ボンディングワイヤ３０が接続されていない。仮に、不良素子１０Ｂのアノード電極１５にボンディングワイヤ３０を接続し、半導体素子１０Ａのごとく駆動させると、アノード配線５０ａとカソード配線５０ｃとの間で、許容電流以上の電流リークが起きる可能性がある。このため、半導体チップ２１Ｂにおいて、不良素子１０ＢはＳＢＤとして用いていない。

これに対し、図１（ａ）に示す半導体チップ２０内に含まれる素子は、欠陥１６を含まない半導体素子１０Ａである。従って、半導体チップ２０内の全ての半導体素子１０Ａのアノード電極１５には、ボンディングワイヤ３０が接続されている。

半導体層１１、半導体層１２、および半導体層１３の主成分は、例えば、炭化ケイ素（ＳｉＣ）である。半導体チップ２０、２１の主成分を、炭化ケイ素（ＳｉＣ）にすることにより、半導体チップ２０、２１の内部には、ケイ素（Ｓｉ）を主成分とするＳＢＤよりも大電流を流すことができる。

半導体チップ２０、２１の平面形状は、例えば、一辺の長さが１０ｍｍの四角である。アノード電極１５の平面形状は、例えば、一辺の長さが４．５ｍｍの四角である。配線基板５０は、例えば、絶縁性基板である。ボンディングワイヤ３０の材質は、例えば、アルミニウム（Ａｌ）である。

半導体素子１０Ａについては、ＳＢＤのほか、ＪＢＳ(Junction Barrier Schottky Diode)、ＭＰＳ(Merged pn /Schottky Diode)、ＰＮ接合ダイオード、上下電極構造のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＪＦＥＴ(PN Junction Field Effect Transistor)、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等であってもよい。この場合、半導体素子１０Ｂは、ＪＢＳ、ＰＮ接合ダイオード、パワーＭＯＳＦＥＴ、ＭＰＳ、ＩＧＢＴ等のそれぞれの不良素子である。

次に、半導体装置１の製造方法について説明する。
図２は、第１実施形態に係る半導体装置の製造過程を表すフロー図である。
図２には、主に、複数の半導体素子１０を含む半導体チップ２０、２１が形成された半導体基板を準備した後、半導体基板を個片化して得られた複数の半導体チップ２０、２１のいずれかを、ある規則に従って配線基板５０上に並設するフローが示されている。

図２に示すフロー図を参照しながら、図３〜図８を用いて、半導体装置１の製造過程について説明する。
図３は、半導体基板の平面模式図である。

まず、許容される規定された電圧で半導体装置１に流せる電流値（Ｉｔｏｔａｌ）を決定した後、半導体基板１０ｗの単位面積当たりの欠陥密度を予め求める（ステップＳ１０）。

半導体基板１０ｗは、半導体チップ２０、２１として個片化される前の半導体チップ２０、２１の基材である。半導体基板１０ｗは、例えば、ＳｉＣを含むウェーハ基板（ＳｉＣウェーハ）である。ＳｉＣウェーハの直径は、例えば、２〜８インチである。ＳｉＣウェーハでは、炭化ケイ素結晶がエピタキシャル成長されている。

このＳｉＣウェーハを欠陥検査装置を用いて、ウェーハ内に含まれる欠陥１６を検査し、ＳｉＣウェーハの単位面積当たりの欠陥密度（個／ｃｍ^２）を予め求めておく。実施形態では、例えば、欠陥密度として１〜２（個／ｃｍ^２）の半導体基板１０ｗを用いる。

次に、半導体基板１０ｗの欠陥密度に応じて、複数の半導体チップ２０、２１のそれぞれに含まれる半導体素子１０の素子面積（ｃｍ^２）、およびそれぞれの半導体チップ２０、２１に含まれる半導体素子１０の個数（第１の個数（Ｎｄｅｖ））と、それぞれの半導体チップ２０、２１に含まれる半導体素子１０の個数のうち、許容される不良素子１０Ｂの個数（第２の個数（Ｎｆａｉｌ））と、を決定する（ステップＳ２０）。

ここでは、予め、半導体チップに含まれる半導体素子１０の個数（第１の個数）を４個とし、この４個の中、許容される不良素子１０Ｂの個数（第２の個数）を１個と定める。以下に、Ｎｄｅｖを４個、Ｎｆａｉｌを１個とした過程と理由とについて説明する。

まず、半導体基板１０ｗの主面に対して垂直な方向から半導体素子１０Ａ、１０Ｂのそれぞれをみたときに、半導体素子１０Ａ、１０Ｂのそれぞれの面積がＳ（ｃｍ^２）であり、半導体基板１０ｗの欠陥密度がＤ（個／ｃｍ^２）であるとする。このとき、欠陥密度Ｄとアノード電極１５の面積Ｓ（ｃｍ^２）との積である（Ｓ×Ｄ）値が０．０２以上、０．６０以下になるように、所定の欠陥密度の半導体基板１０ｗを選択したり、半導体素子１０の面積を決定したりする。半導体素子１０の面積Ｓについては、０．０２≦（Ｓ×Ｄ）≦０．６０の範囲で何通りかの数値が選択される。

そして、半導体素子１０の面積Ｓに対応して、半導体素子１０に流せる電流値Ｉｓが自動的に決定される。次いで、半導体装置１に搭載される半導体素子１０Ａの総数（Ｎｇｏｏｄ）は、電流値（Ｉｔｏｔａｌ）を電流値Ｉｓで除算した値以上である必要がある。すなわち、Ｎｇｏｏｄ≧Ｉｔｏｔａｌ／Ｉｓである。第１実施形態では、Ｎｇｏｏｄは、一例として、２０個であるとする。

なお、半導体素子１０Ａ、１０Ｂのそれぞれの素子面積Ｓ（ｃｍ^２）は、アノード電極１５の面積と略等しいので、半導体素子１０Ａ、１０Ｂのそれぞれの素子面積Ｓ（ｃｍ^２）は、アノード電極１５の面積で置き換えてもよい。

例えば、欠陥密度Ｄ（個／ｃｍ^２）が２（個／ｃｍ^２）であるＳｉＣ基板を用いたとき、半導体素子のアノード電極１５の一辺の長さは、４．５ｍｍなので、欠陥密度Ｄとアノード電極１５の面積Ｓ（ｃｍ^２）との積（Ｓ×Ｄ）値は、「０．４」になる。このように、（Ｓ×Ｄ）値が０．０２以上、０．６０以下の範囲内に収まるように、所定の欠陥密度の半導体基板１０ｗを選択したり、半導体素子１０の面積を決定したりする。

続いて、（Ｓ×Ｄ）値に基づいて、半導体チップの製造歩留まりを予測して、実際の半導体装置に必要とされる半導体チップの個数（Ｎｃｈｉｐ）を決定する。

図４は、素子面積Ｓ（ｃｍ^２）と欠陥密度Ｄ（個／ｃｍ^２）との積（Ｓ×Ｄ）と、製造歩留まり（％）の関係を説明するグラフである。
横軸Ｘは、素子面積Ｓ（ｃｍ^２）と欠陥密度Ｄ（個／ｃｍ^２）との積（Ｓ×Ｄ）であり、縦軸Ｙは、製造歩留まり（％）である。

図４では、各半導体チップに含まれる半導体素子の個数（第１の個数）が４個である場合の（Ｓ×Ｄ）値と製造歩留まり（％）との関係が示されている。また、第１の個数である４個のうち、許容される不良素子１０Ｂの個数（第２の個数）は、１個までとしている。すなわち、第１実施形態では、第１の個数は、４個で、第２の個数が１個であるとする。

まず、欠陥１６が含まれていない半導体素子１０Ａが製造される製造歩留まりαは、一般的に、次式により表される。

α＝ｅｘｐ（−Ｓ×Ｄ） ・・・（１）式

製造歩留まりαとは、半導体基板１０ｗから製品として採取することが可能な半導体素子の製造割合である。例えば、（Ｓ×Ｄ）値が「０．４」のとき、α＝６７％であることが分かる。

ラインＡには、４個の全てが欠陥１６を含まない半導体素子１０Ａである半導体チップ２０の（Ｓ×Ｄ）値と、製造歩留まりと、の関係が示されている。すなわち、ラインＡは、次式により表されている。

Ｙ＝α^４ ・・・（２）式

ここで（２）式中のαには、横軸であるＸ＝Ｓ×Ｄが含まれている。

例えば、ラインＡにおいて、（Ｓ×Ｄ）値が「０．４」のとき、グラフから半導体チップ２０の製造歩留まりは、２０％であることが分かる。

また、ラインＢには、３個が半導体素子１０Ａであり、１個が不良素子１０Ｂである半導体チップ２１の（Ｓ×Ｄ）値と製造歩留まりαとの関係が示されている。すなわち、ラインＢは、次式により表されている。

Ｙ＝α^３×（１−α） ・・・（３）式

ここで（３）式中のαには、Ｘ＝Ｓ×Ｄが含まれている。

例えば、（Ｓ×Ｄ）値が「０．４」のとき、グラフから半導体チップ２１の製造歩留まりは、１０％であることが分かる。

この製造歩留まりの様子について、図５を用いて説明する。
図５には、（Ｓ×Ｄ）値が「０．４」の場合、第１の個数が４個である半導体チップを１０個、製造した場合の様子が示されている。

図５に示すように、半導体チップ２０は、２個得られ（１０個×２０％）、半導体チップ２１は、合計４個得られる（１０個×１０％×４）。ここで、半導体チップ２１が１個（１０個×１０％）ではなく、４個得られるのは、半導体チップ２１内に収容される半導体素子１０が４個（第１の個数）であるため、不良素子１０Ｂが発生する箇所が４通りあるからである。

また、図５では、不良素子１０Ｂが左上に発生した半導体チップ２１Ａ、不良素子１０Ｂが右上に発生した半導体チップ２１Ｂ、不良素子１０Ｂが左下に発生した半導体チップ２１Ｃ、不良素子１０Ｂが右下に発生した半導体チップ２１Ｄに分けて表示している。

このように、欠陥密度Ｄ（個／ｃｍ^２）と、素子面積Ｓ（ｃｍ^２）と、に基づき、各半導体チップの製造歩留まりを予測する。

換言すれば、半導体装置１が目的とする製造歩留まりになるように、半導体素子の素子面積Ｓ（ｃｍ^２）、半導体チップに含まれる半導体素子の個数、許容される不良素子１０Ｂの数を決定する。なお、半導体チップに含まれる半導体素子の個数が決定されることにより、半導体チップのチップ面積も同時に決定される。そして、図１（ａ）に示すごとく、不良素子１０Ｂを含まない半導体チップ２０をカソード配線５０ｃ上の領域９０内の縦方向に２個配置し、不良素子１０Ｂを含む半導体チップ２１を領域９０内において半導体チップ２０のそれぞれの両側に配置する場合は、図５に示す１０個の半導体チップのうち、半導体チップ２０をカソード配線５０ｃ上の縦方向に２個配置する。さらに、半導体チップ２１を半導体チップ２０のそれぞれの両側に配置する。

この場合の半導体装置１の製造歩留まりは、ラインＣによって表されている。ラインＣには、次式により定義されるＹが表されている。

Ｙ＝α^４＋４×α^３×（１−α） ・・・（４）式

ここで（４）式中のαには、Ｘ＝Ｓ×Ｄが含まれている。ラインＣによるＹ軸の値は、半導体チップ２０の製造歩留まりと、４個の半導体チップ２１の製造歩留まりを足し合わせた値に相当する。

つまり、（Ｓ×Ｄ）値が「０．４」のとき、２つの半導体チップ２０のそれぞれに含まれる半導体素子１０Ａは、４個（第１の個数）であり、許容される不良素子１０Ｂは、０個（第２の個数）である。また、（Ｓ×Ｄ）値が「０．４」のとき、４つの半導体チップ２１のそれぞれに含まれる半導体素子１０は、半導体素子１０Ａが３個（第１の個数）であり、許容される不良素子１０Ｂが１個（第２の個数）である。

このように、それぞれの半導体チップ２０、２１に含まれる半導体素子１０の個数（第１の個数）と、それぞれの半導体チップ２０、２１に含まれる半導体素子１０の個数のうち、許容される不良素子１０Ｂの個数（第２の個数）と、を決定すれば、半導体基板１０ｗから半導体装置１を製造する際の製造歩留まりは、６０％であると予想できる。仮にこの値が目標値に達していないときは、上述した設計を再検討すればよい。

このように、実施形態では、各面積Ｓに対応して、図４に基づき、半導体チップ製造時の半導体チップ２０の数量（Ｎ０）と、半導体素子２１の数量（Ｎ１）と、の比（Ｎ０：Ｎ１）と、チップ歩留まりαが求められる。

さらに、総数（Ｎｇｏｏｄ）、および比（Ｎ０：Ｎ１）より、各面積Ｓに対応して、半導体装置１に含まれる半導体チップ数（Ｎｃｈｉｐ）が決定される。第１実施形態では、一例として、Ｎｃｈｉｐを６個としている。

つまり、各面積Ｓに対する、チップ歩留まりαおよび半導体チップ数（Ｎｃｈｉｐ）から製造コスト(チップ製造コストおよび実装コスト)、およびダイオード面積を考慮して、最適な面積Ｓおよび半導体チップ数（Ｎｃｈｉｐ）が決定される。

なお、実施形態では、予め、Ｎｄｅｖを４個とし、Ｎｆａｉｌを１個としている。この理由は、Ｎｄｅｖが４より大きくなると、不良素子１０Ｂの配置バリエーションが急激に増えるためである。特に、不良素子１０Ｂを複数個含む半導体チップが増加し、相対的に不良素子１０Ｂがない半導体チップ２０や不良素子１０Ｂを１個を含む半導体チップ２１の数が減少してしまう。

チップ歩留まりを高めるためには、不良素子１０Ｂを複数個含む半導体チップまで半導体装置１に取り込むことも考えられるが、この場合、所定の位置に不良素子１０Ｂを配置することが困難になるのと同時に、半導体装置１中に含まれる不良素子１０Ｂの数が増加し、半導体装置１全体の面積が増大してしまう。従って、Ｎｄｅｖは４個で、Ｎｆａｉｌは、１個にしている。

そして、後述するように、Ｎｃｈｉｐおよび比（Ｎ０：Ｎ１）により、配線基板５０上の素子配列が決定される。
例えば、不良素子１０Ｂを配線基板５０上のどの位置に配置するかを予め決定しておく。この手順と理由とについては、後述する。

次に、半導体基板１０ｗを第１の個数の半導体素子が形成される第１領域ごとに区分けする（ステップＳ３０）。
図６は、半導体基板を第１領域ごとに区分けした後の状態を説明する図である。

半導体基板１０ｗの主面に対して垂直な方向からみて、第１領域９５は矩形状である。第１領域９５は、縦方向に２個、横方向に２個の合計４個の半導体素子１０が形成され得る領域である。

次に、半導体基板１０ｗの上の第１領域９５のそれぞれに、第１の個数である４個の半導体素子１０を形成する（ステップＳ４０）。

図７は、半導体基板上に半導体素子を形成した状態を説明する模式図であり、（ａ）は、平面模式図、（ｂ）は、（ａ）のＸ−Ｙ断面模式図である。

半導体層１１と、半導体層１１の上に形成された半導体層１２と、を含む半導体基板１０ｗに、選択的なイオン注入によって半導体層１３を形成した後、アノード電極１５と、カソード電極１４と、を形成する。これにより半導体素子１０が形成される。さらに、第１領域９５の所定の位置にマーク２９を付す。

半導体基板１０ｗの上に形成された半導体素子１０のいくつかには、欠陥１６を含む不良素子１０Ｂが含まれている。マーク２９が第１領域９５のそれぞれに付されることにより、第１領域９５ごとの不良素子１０Ｂの位置、ダイシング後の半導体チップ２０、２１の向きが分かる。

次に、半導体基板１０ｗの上の半導体素子１０のそれぞれについて電気的特性を評価し、それぞれの第１領域９５について、不良素子１０Ｂの数と、不良素子１０Ｂの場所と、を求める（ステップＳ５０）。

例えば、半導体基板１０ｗを導電性の支持台の上に載置し、コンタクトプローブをそれぞれのアノード電極１５に接触させて、それぞれの半導体素子１０の電気的特性を評価する。電気的特性の評価は、例えば、ダイオード特性試験に従う。それぞれの半導体素子１０の電極間に順方向電圧を印加したり、逆方向電圧を印加したりする。ＳＢＤの順方向および逆方向の少なくともいずれかの直流特性に、許容電流以上のリーク電流が流れた素子は、不良素子１０Ｂとする。

第１領域９５のそれぞれについて、不良素子１０Ｂの数と、不良素子１０Ｂの場所と、を求める。上述したように、不良素子１０Ｂの場所を記録する際には、マーク２９が有効に働く。

次に、第１領域９５のそれぞれを、不良素子１０Ｂを含まない第１群と、第２の個数の不良素子１０Ｂを有する第２群と、第２の個数よりも多い不良素子１０Ｂを有する第３群と、に組み分ける（ステップＳ６０）。

図８は、複数の半導体チップのそれぞれを複数の群に組み分ける手順を説明する図である。
図８には、電気的特性の評価が終了した後の状態が示されている。図８に示すように、複数の半導体素子１０のいくつかには、不良素子１０Ｂが含まれている。

この段階では、不良素子１０Ｂを含まない半導体チップ２０を第１群に組み分け、第２の個数（例えば、１個）の不良素子１０Ｂを有する半導体チップ２１を第２群に組み分ける。それ以外の半導体素子（例えば、不良素子１０Ｂが２個以上含まれる素子）については、第３群に組み分ける。このように、複数の半導体チップのそれぞれを複数の群に組み分ける。

さらに、第２群に属す半導体チップ２１のそれぞれについては、第２Ａ群、第２Ｂ群、第２Ｃ群、第２Ｄ群のいずれかに組み分ける。例えば、第１領域９５の左上に不良素子１０Ｂが存在する半導体チップ２１Ａについては第２Ａ群に、第１領域９５の右上に不良素子１０Ｂが存在する半導体チップ２１Ｂについては第２Ｂ群に、第１領域９５の左下に不良素子１０Ｂが存在する半導体チップ２１Ｃについては第２Ｃ群に、第１領域９５の右下に不良素子１０Ｂが存在する半導体チップ２１Ｄについては第２Ｄ群に組み分ける。

なお、欠陥１６は、半導体基板１０ｗの平面内においてランダムに発生するので、半導体チップ２１Ａ、半導体チップ２１Ｂ、半導体チップ２１Ｃ、および半導体チップ２１Ｄのそれぞれは、およそ同数ずつ得られる。

次に、半導体基板１０ｗをダイシングによって、第１領域９５ごとに分割し、第１群に属す複数の半導体チップ２０と、第２群に属す複数の前記半導体チップ２１と、第３群に属す複数の半導体チップと、を形成する（ステップＳ７０）。これにより、個片化された半導体チップが形成される。個片化された半導体チップのそれぞれについては、配線基板５０上に搭載する前に、群ごとに蓄えてもよい。

次に、図１に示すように、第１群に属す半導体チップ２０の少なくとも１つを第１領域９５よりも広い配線基板５０上の第２領域９０内に配置する。さらに、第２群に属す半導体チップ２１の少なくとも１つを、第２群に属す半導体チップ２１内の不良素子１０Ｂの場所に応じて第２領域９５内の所定の場所に配置する（ステップＳ８０）。

第２群に属す半導体チップ２１は、半導体チップ２１内に発生した不良素子１０Ｂの場所に応じて、第２領域９０内の所定の場所に配置される。

例えば、図１に示すように、第２領域９０は、縦方向に２個と、横方向に３個の合計６個の半導体チップが配置可能な領域である。第２領域９０内において、第１群に属す半導体チップ２０を、縦方向に２個、第２群に属す半導体チップ２１を、半導体チップ２０のそれぞれの両側に配置する。

この際、第２Ａ群に属す半導体チップ２１Ａについては、第２領域９０の左上の角に不良素子１０Ｂが位置するように配置する。第２Ｂ群に属す半導体チップ２１Ｂについては、第２領域９０の右上の角に不良素子１０Ｂが位置するように配置する。第２Ｃ群に属す半導体チップ２１Ｃについては、第２領域９０の左下の角に不良素子１０Ｂが位置するように配置する。第２Ｄ群に属す半導体チップ２１Ｄについては、第２領域９０の右下の角に不良素子１０Ｂが位置するように配置する。

続いて、図１に示すように、アノード配線５０ａと、半導体素子１０Ａのアノード電極１５と、の間を、ボンディングワイヤ３０を介して電気的に接続する。このようなフローによって、半導体装置１が形成される。

次に、実施形態の効果について説明する。実施形態の効果を説明する前に、参考例に係る半導体装置について説明する。

図９は、第１参考例に係る半導体装置の平面模式図である。
第１参考例に係る半導体装置１００については、１つの半導体素子１０Ａ自体を半導体チップとし、個々の半導体素子１０Ａをカソード配線５０ｃの上に複数搭載している。この場合の製造歩留まりは、上述した（１）式で表され、６７％になる。

しかし、第１参考例では、ダイシングによって、半導体チップ２０、２１よりも面積の小さい半導体素子１０Ａを複数、半導体基板１０ｗから切り出す必要があり、従って、第１参考例では、半導体基板１０ｗの全ダイシングラインが必然的に実施形態よりも長くなってしまう。例えば、第１参考例に係る半導体基板１０ｗの１枚あたりのダイシング長は、実施形態に係る半導体基板１０ｗの１枚あたりのダイシング長に比べ、約２倍になってしまう。

また、第１参考例では、カソード配線５０ｃ上に搭載するチップ数が実施形態に比べ増えてしまい、カソード配線５０ｃ上に半導体チップを搭載する時間が長くなってしまう。このため、第１参考例では、製造コストが増加してしまう。

これに対し、実施形態においては、不良素子１０Ｂを含まない半導体チップ２０と、所定の個数の不良チップ１０Ｂを含む半導体チップ２１と、を用いて半導体装置１を形成する。すなわち、１個の不良チップ１０Ｂを含む半導体チップ２１を余らすことなく、半導体装置１中の半導体チップとして用いている。この際、不良チップ１０Ｂは素子として使用しないので、半導体装置１の特性に悪影響を及ぼすことはない。

また、半導体装置１の製造歩留まりは、６０％であり、第１参考例の製造歩留まりに近づいている。さらに、実施形態のダイシング長は、第１参考例に比べ、約１／２倍に減少する。また、実施形態では、カソード配線５０ｃ上に搭載するチップ数が第１参考例に比べ１／４にまで減少する。

不良素子１０Ｂを含まない半導体チップ２０のみで半導体装置１を形成した場合は、製造歩留まりが２０％になる。従って、不良チップ１０Ｂを含む半導体チップ２１を半導体装置１の部品とする実施形態では製造歩留まりが向上する。

また、別の参考例として、以下の手法が考えられる。例えば、複数の半導体素子１０を含む半導体チップの複数個を、配線基板５０のカソード配線５０ｃ上にマトリクス状に搭載した後、半導体チップのそれぞれにおいて不良素子１０Ｂがどこにあるかを検査手段によって判別する。そして、検査後において、良品素子１０Ａには、ボンディングワイヤ３０を接続し、不良素子１０Ｂには、ボンディングワイヤ３０を接続しない手法である。この手法で製造した半導体装置２００を、図１０に示す。

図１０は、第２参考例に係る半導体装置の平面模式図である。
第２参考例に係る半導体装置２００では、不良素子１０Ｂが配置されている場所が秩序なくばらばらになっている。これは、半導体チップのそれぞれを、配線基板５０にマトリクス状に搭載した後において、それぞれの半導体チップにおいて、不良素子１０Ｂを判別したためである。すなわち、第２参考例に係る手法では、複数の半導体チップを配線基板５０に搭載した直後においては、不良素子１０Ｂがどこに位置しているのかが不明である。

第２参考例に係る手法によって半導体装置２００を製造すると、半導体装置２００を製造するごとに不良素子１０Ｂの位置が変わってしまう。従って、半導体装置２００を製造するごとにボンディングワイヤ３０を接続する場所が変わってしまう。このため、第２参考例では、半導体装置２００を製造するごとにボンディングワイヤ３０が接続される場所の判断を要する。

また、第２参考例では、半導体装置２００を製造するごとに不良素子１０Ｂの位置が変わるので、その都度、カソード配線５０ｃとアノード配線５０ａとの間の抵抗，インダクタンスがばらついてしまう。

また、第２参考例では、半導体装置２００を製造するごとに不良素子１０Ｂの位置が変わるので、その都度、半導体チップ２０、２１とカソード配線５０ｃとの間の熱抵抗が変わってしまう。

半導体素子１０Ａがパワー半導体素子の場合には、半導体素子１０Ａから大容量の熱が放出される。第２参考例のごとく、半導体装置２００を製造するごとに不良素子１０Ｂの位置が変わると、製造するごとに半導体チップ２０、２１とカソード配線５０ｃとの間の熱抵抗、カソード配線５０ｃ面内の温度分布が不均一になり、半導体チップ２０、２１の一部がカソード配線５０ｃから剥がれたり、半導体装置２００の上方もしくは下方に設置される半導体装置２００以外の部品に悪影響を及ぼしたりする可能性がある。

これに対し、実施形態では、半導体チップ２０、２１を配線基板５０に搭載する際に、半導体チップ２０、２１のそれぞれが配線基板５０のどの場所に配置するかを予め決定してから半導体チップ２０、２１を配線基板５０上に搭載する。

すなわち、実施形態では、半導体装置１を製造するごとに不良素子１０Ｂの位置が変わることがない。従って、半導体装置１を製造するごとにボンディングワイヤ３０を接続する場所が変わることはない。

また、半導体装置１を製造するごとに不良素子１０Ｂの位置は変わらないので、その都度、カソード配線５０ｃとアノード配線５０ａとの間の抵抗、インダクタンスがばらつかない。

また、半導体装置１を製造するごとに不良素子１０Ｂの位置は変わらないので、その都度、半導体チップ２０、２１とカソード配線５０ｃとの間の熱抵抗も変わり難い。このため、半導体素子１０Ａがパワー半導体素子であったとしても、半導体装置１を製造するごとの熱抵抗は、より均一になる。従って、半導体チップ２０、２１は、カソード配線５０ｃから剥がれ難い。そして、半導体装置１の上方もしくは下方に設置される半導体装置１以外の部品に悪影響を及ぼし難い。

また、半導体装置１では、電流が流れない不良素子１０Ｂを第２領域９０の角に置いたため、カソード配線５０ｃ面内の温度分布がより均一になる。また、実施形態では、ダイシング長が第１参考例に比べて減る。この分、半導体装置の面積増大を抑制できる。

このように、実施形態によれば、コスト上昇が抑制されるとともに、製造歩留まり低下が抑制され、さらに、半導体装置の面積増加が抑制された半導体装置が実現する。

（第２実施形態）
図１１は、第２実施形態に係る半導体装置の平面模式図である。
半導体装置２においては、配線基板５０の主面に対して垂直な方向からみて、第２領域９０の縦方向に２個、横方向に２個の半導体チップが領域９０内に配置されている。例えば、第２領域９０内において、第１群に属す、不良素子１０Ｂを含まない半導体チップ２０が横方向に２個、第２群に属す、不良素子１０Ｂを含む半導体チップ２１が半導体チップ２０のそれぞれの上側に配置されている。

第２群に属す半導体チップ２１については、第２Ａ群もしくは第２Ｄ群に属す半導体チップ２１Ａ、２１Ｄが一例として第２領域９０の左上の角に不良素子１０Ｂが位置するように配置されている。第２Ｂ群もしくは第２Ｃ群に属す半導体チップ２１Ｂ、２１Ｃが一例として第２領域９０の右上の角に不良素子１０Ｂが位置するように配置されている。

半導体チップ２１Ｄについては、配線基板５０の主面に対し平行な方向に１８０°回転させることにより、不良素子１０Ｂの位置が半導体チップ２１Ａと同じになる。半導体チップ２１Ｃについては、配線基板５０の主面に対し平行な方向に１８０°回転させることにより、不良素子１０Ｂの位置が半導体チップ２１Ｂと同じになる。

半導体装置２においては、半導体基板１０ｗとして、欠陥密度Ｄ（個／ｃｍ^２）が１（個／ｃｍ^２）であるＳｉＣ基板を用いている。従って、（Ｓ×Ｄ）値は、「０．２」になる。これにより、図４から半導体チップ２１の製造歩留まりは、１０％であるが、半導体チップ２０の製造歩留まりは、４５％になる。すなわち、半導体チップ２０の製造歩留まりは、半導体チップ２１の製造歩留まりの約４倍になっている。さらに、半導体チップ２１については、上述したように４通りに形成されるので、半導体装置２の製造歩留まりは、図４のラインＣから８５％になることが分かる。

すなわち、半導体装置２の製造歩留まりは、半導体装置２を全て半導体チップ２０で構成する製造歩留まり（ラインＡから４５％）よりも２倍程度高く、さらに、第１参考例に係る半導体装置１００の製造歩留まり（６７％）よりも高い。

このように、第２実施形態においては、第１実施形態と同じ効果を奏するとともに、製造歩留まりについては、第１実施形態よりもさらに高くなっている。

以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。

また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、１００、２００ 半導体装置
１０ 半導体素子
１０Ａ 半導体素子（良品素子）
１０Ｂ 半導体素子（不良素子）
１０ｗ 半導体基板
１１、１２、１３ 半導体層
１４ カソード電極
１５ アノード電極
１６ 欠陥
２０、２１、２１Ａ、２１Ｂ、２１Ｃ、２１Ｄ 半導体チップ
２９ マーク
３０ ボンディングワイヤ
５０ 配線基板
５０ａ アノード配線
５０ｃ カソード配線
９０ 領域（第２領域）
９５ 第１領域

Claims (6)

1. ショットキーダイオードもしくはＰＮ接合ダイオードである４個の半導体素子を含む半導体チップが配線基板上に複数、並設された半導体装置であって、
   前記配線基板上に並設された前記半導体チップのいずれかは、１個の不良素子を含む前記半導体チップであり、
   前記配線基板の主面に対して垂直な方向からみて、縦方向に複数個、横方向に複数個のマトリクス状に前記半導体チップが配置され、
   前記半導体チップのそれぞれが配置された領域内において、
   前記不良素子は、前記領域の所定の場所に位置していることを特徴とする半導体装置。
2. 複数の半導体素子を含む半導体チップが配線基板上に複数、並設された半導体装置であって、
   前記配線基板上に並設された前記半導体チップのいずれかは、前記不良素子を含む前記半導体チップであり、
   前記配線基板の主面に対して垂直な方向からみて、前記半導体チップのそれぞれは、前記配線基板上にマトリクス状に配置され、
   前記不良素子は、前記半導体チップのそれぞれが前記マトリクス状に配置された領域の所定の場所に位置していることを特徴とする半導体装置。
3. 前記配線基板の主面に対して垂直な方向からみて、前記領域の縦方向に複数個、横方向に複数個の前記半導体チップが前記領域内に配置されていることを特徴とする請求項２記載の半導体装置。
4. 前記半導体素子は、ショットキーダイオードもしくはＰＮ接合ダイオードであることを特徴とする請求項２または３に記載の半導体装置。
5. 複数の半導体素子を含む半導体チップが形成された炭化ケイ素を含む半導体基板を準備した後、前記半導体基板を個片化して得られた複数の半導体チップのいずれかを配線基板上に並設する半導体装置の製造方法であって、
   前記半導体基板の単位面積当たりの欠陥密度を予め求めるステップと、
   複数の前記半導体チップのそれぞれに含まれる前記半導体素子の個数は、４個であり、前記４個の中、許容される不良素子の個数は、１個であり、前記欠陥密度に応じて、複数の前記半導体チップのそれぞれに含まれる前記半導体素子の面積を決定するステップと、
   前記半導体基板を前記４個の前記半導体素子が形成される第１領域ごとに区分けするステップと、
   前記半導体基板の前記第１領域のそれぞれに、前記４個の前記半導体素子を形成するステップと、
   前記半導体素子のそれぞれについて電気的特性を評価し、前記第１領域のそれぞれについて、前記不良素子の数と、前記不良素子の場所と、を求めるステップと、
   前記第１領域のそれぞれを、前記不良素子を含まない第１群と、前記１個の前記不良素子を有する第２群と、前記１個よりも多い前記不良素子を有する第３群と、に組み分けるステップと、
   前記半導体基板を前記第１領域ごとに分割し、前記第１群に属す複数の前記半導体チップと、前記第２群に属す複数の前記半導体チップと、前記第３群に属す複数の前記半導体チップと、を形成するステップと、
   前記第１群に属す前記半導体チップの少なくとも１つを前記第１領域よりも広い前記配線基板上の第２領域内に配置するとともに、前記第２群に属す前記半導体チップの少なくとも１つを、前記第２群に属す前記半導体チップ内の前記不良素子の前記場所に応じて前記第２領域内の所定の場所に配置するステップと、
   を備えたことを特徴とする半導体装置の製造方法。
6. 前記半導体基板の主面に対して垂直な方向からみて、前記半導体素子の面積は、Ｓ（ｃｍ^２）であり、前記半導体基板の前記欠陥密度がＤ（個／ｃｍ^２）であるときに、Ｓ×Ｄの値は、０．０２以上、０．６０以下であることを特徴とする請求項５記載の半導体装置の製造方法。

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