JP2006135098A - 半導体基板の評価方法及び半導体基板評価用素子 - Google Patents

Abstract

【課題】ベース基板上に半導体層が形成された半導体基板の評価を行う際に、基板表面に分離酸化膜や金属配線等を形成する必要が無く、半導体基板の品質を簡便にかつ短時間で評価できる方法及び半導体基板評価用素子を提供する。
【解決手段】ベース基板上に半導体層が形成された半導体基板を評価する方法であって、少なくとも、前記半導体層の最表面層上にゲート酸化膜を形成し、該形成したゲート酸化膜上にゲート導電膜を形成し、該形成したゲート導電膜から、少なくとも隣接する２つの絶縁破壊用電極と１つの評価用電極とを形成した後、少なくとも前記絶縁破壊用電極間に電界を印加して前記ゲート酸化膜の一部を絶縁破壊する工程を含む工程を行い、その後、前記絶縁破壊用電極と前記評価用電極との間の前記ゲート酸化膜の電気特性を評価することを特徴とする半導体基板の評価方法。
【選択図】図１

Description

本発明は、ベース基板上に半導体層が形成された半導体基板を評価するための基板評価用素子を作製して評価する方法及び半導体基板評価用素子に関するものであり、具体的には半導体層の電気特性評価方法及び評価用素子に関するものである。

例えば集積回路として汎用的に使用されている半導体基板としてシリコン基板があるが、システムの高速化・高集積化や携帯端末の発展に伴い、半導体デバイスには高速かつ低消費電力のものや高耐圧かつ大容量のものがより一層求められている。このような中で、シリコン等のベース基板上に半導体デバイス形成のための半導体層が形成された半導体基板が用いられている場合がある。このような基板は、種々の用途の半導体デバイスの形成に適した所望の特性のシリコン等の半導体層を容易に得られるという利点がある。このような基板の例として、エピタキシャルウェーハや、絶縁層の上にシリコン活性層が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェーハがある。また、ベース基板とは異なる導電型の半導体層が形成されたヘテロ構造をもつシリコン基板（例えばヘテロエピタキシャルウェーハ）は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｅｒ）等の用途で用いられる。

一方、通常のシリコン基板（バルクウェーハ）の品質評価法として、ＧＯＩ（Ｇａｔｅ Ｏｘｉｄｅ Ｉｎｔｅｇｒｉｔｙ）法が広く一般的に用いられている。ＧＯＩ法とは、例えば図６に平面図と断面図とを示すように、評価対象となるシリコン基板１１の表面を酸化してゲート酸化膜１２を形成し、このゲート酸化膜１２上に金属電極１３（またはポリシリコン電極）を形成し、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有するＭＯＳキャパシタを評価用素子として作製する。こうして作製したＭＯＳキャパシタに対して、シリコン基板１１の裏面をグラウンドに接続し、シリコン基板１１が蓄積側になるように金属電極１３に電圧を印加する。例えばシリコン基板１１の導電型がＰ型の場合は、負電圧を印加することでシリコン基板１１が蓄積側となる。このように電圧を印加してゲート酸化膜１２の絶縁破壊挙動を測定する。

このとき、シリコン基板にＣＯＰ（Ｃｒｙｓｔａｌ Ｏｒｉｇｉｎａｔｅｄ Ｐａｒｔｉｃｌｅｓ）のような結晶欠陥ないしは不純物等が存在しなければ、ゲート酸化膜の絶縁破壊は酸化膜そのものが本来有する真性破壊特性を示す。しかし基板に結晶欠陥等が存在している場合は、本来の絶縁膜としての絶縁性は劣化するので、ゲート酸化膜の絶縁破壊特性を測定した際に酸化膜破壊電界強度が低下してしまう。従って、ゲート酸化膜１２の絶縁破壊特性を測定することによりシリコン基板１１の品質を評価できる。

一方、ベース基板上に半導体層が形成されたシリコン基板においては、従来のＧＯＩ法を適用しようとしてもウェーハ裏面から電気的コンタクトを取ることができない場合がある。例えば、前述のＳＯＩウェーハ又はヘテロエピタキシャルウェーハにおいては、埋め込み酸化膜の存在又は異なる導電型の半導体層の存在のためにウェーハ裏面から電気的コンタクトを取ることができず、ウェーハ表面側に電気的コンタクトを取るためのグラウンドを別途形成しなければならない。このような問題を解決するために、例えばＳＯＩウェーハでは、図７に示すように、支持基板１８上に埋め込み酸化膜１７とシリコン層１６が順次形成されたＳＯＩウェーハ１９の表面に、ゲート酸化膜１２’及び金属電極１３’の他に、ウエーハ表面側で電気的コンタクトを可能にするための金属配線１４及びこれらの金属配線同士を絶縁する分離酸化膜１５を形成して、ＭＯＳキャパシタを評価用素子として作製する方法が開示されている（例えば特許文献１及び非特許文献１参照）。しかし、このＭＯＳキャパシタは図６に示すバルクウェーハ評価用のＭＯＳキャパシタと比較して、非常に複雑な構造をしている。

このように、従来、ウェーハ表面側に電気的コンタクトを取るためのグラウンドを形成してＧＯＩ法により評価するためのＭＯＳキャパシタの作製には長く複雑な工程が必要であり、評価完了までには長時間が掛かる。また設備的にも、バルクウェーハ評価用素子の作製に必要な装置以外に素子分離用の酸化膜（以下、層間絶縁膜という場合がある）をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などで形成するための設備や金属（主にＡｌ）配線技術等が必要になり、より簡便な評価手法が望まれている。

特開２００２−３５９３６２号公報 ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖ．，Ｖｏｌ．４８，Ｎｏ．２， ｐ３０７（２００１）

本発明は、ベース基板上に半導体層が形成された半導体基板の評価を行う際に、基板表面に分離酸化膜や金属配線等を形成する必要が無く、半導体基板の品質を簡便にかつ短時間で評価できる方法及び半導体基板評価用素子を提供することを目的とする。

上記目的を達成するため、本発明は、ベース基板上に半導体層が形成された半導体基板を評価する方法であって、少なくとも、前記半導体層の最表面層上にゲート酸化膜を形成し、該形成したゲート酸化膜上にゲート導電膜を形成し、該形成したゲート導電膜から、少なくとも隣接する２つの絶縁破壊用電極と１つの評価用電極とを形成した後、少なくとも前記絶縁破壊用電極間に電界を印加して前記ゲート酸化膜の一部を絶縁破壊する工程を含む工程を行い、その後、前記絶縁破壊用電極と前記評価用電極との間の前記ゲート酸化膜の電気特性を評価することを特徴とする半導体基板の評価方法を提供する（請求項１）。

このように、半導体基板の評価に際して、まず半導体層上にゲート酸化膜、ゲート導電膜を順次形成し、該ゲート導電膜のパターン化等により少なくとも隣接する２つの絶縁破壊用電極と１つの評価用電極とを形成する。そしてその後に、絶縁破壊用電極間に電界を印加して前記ゲート酸化膜の一部を絶縁破壊する工程を行い、その後、絶縁破壊用電極と評価用電極との間のゲート酸化膜の電気特性を評価する。これによって、従来行なわれていた層間絶縁膜やアルミ等の金属配線を形成するための工程及び装置、並びにこれらのパターン化に必要な工程が不要となるので、そのための設備導入や維持のためのコストが不要となり、また、評価工程が短縮されるので、低コストで迅速な評価が行なえる。

この場合、前記半導体層を、前記ベース基板とは異なる導電型を有するものとすることができる（請求項２）。
このように、半導体層をベース基板とは異なる導電型を有するものとした例えばヘテロエピタキシャルウェーハであっても、本発明によれば、ウェーハ表面側に電気的コンタクトを取るためのグラウンドを形成できるので、低コストで迅速な評価が行なえる。

また、前記ゲート酸化膜の一部を絶縁破壊する工程を含む工程において、さらに前記絶縁破壊用電極間に位置する半導体層に低抵抗層を形成する工程を行なうことが好ましい（請求項３）。
このように、絶縁破壊用電極間に位置する半導体層に低抵抗層を形成する工程を行なうことにより、半導体層の抵抗率や厚さにかかわらず半導体層と電極との接触抵抗及び電極と電極の間の接続抵抗が下げられるので、精度の高い評価を行なうことができる。
なお、低抵抗層を形成する工程とゲート酸化膜の一部を絶縁破壊する工程とについては、いずれの工程を先に行なっても本発明の効果を得ることができる。

また、前記絶縁破壊用電極間に位置する半導体層又は前記形成する低抵抗層の抵抗値を５ｋΩ以下とすることが好ましい（請求項４）。
このように、絶縁破壊用電極間に位置する半導体層又は低抵抗層の抵抗値を５ｋΩ以下とすれば、半導体層と電極との接触抵抗が十分小さく、複雑な工程や高価な設備を必要とすることなしに精度の高い評価をより確実に行なうことができる。尚、低抵抗層を形成する場合、抵抗値としては低いほうが望ましいが、あまり低くするとドーパントのドープ量が多くなりすぎて評価用素子そのものの特性に影響を与えるので、例えば１００Ω程度を下限とすることが好ましい。

また、前記半導体層がシリコンからなる半導体基板を評価することができる（請求項５）。
このように、半導体素子の形成に汎用的に用いられている素材であるシリコンからなる半導体層を評価できるので、この評価結果を様々な半導体素子の製品品質の調査、保証等に幅広く有効に活用することができる。

また、前記低抵抗層を熱拡散法を用いて形成することが好ましい（請求項６）。
このように、低抵抗層を熱拡散法を用いて形成すれば、比較的安価でドーパントをドープして低抵抗層を形成できる。

また、本発明は、半導体基板評価用素子であって、少なくとも、ベース基板上に半導体層が形成された半導体基板と、前記半導体層の最表面層上に形成されたゲート酸化膜と、該ゲート酸化膜上に形成された、導電膜からなる少なくとも隣接する２つの絶縁破壊用電極と１つの評価用電極とを具備するものであることを特徴とする半導体基板評価用素子を提供する（請求項７）。

このように、ベース基板上に半導体層が形成された半導体基板と、前記半導体層の最表面層上に形成されたゲート酸化膜と、該ゲート酸化膜上に形成された、導電膜からなる少なくとも隣接する２つの絶縁破壊用電極と１つの評価用電極とを具備する半導体基板評価用素子であれば、従来行なわれていた層間絶縁膜やアルミ等の金属配線を形成するための工程及び装置、並びにパターン化に必要な工程を用いずに作製できるので、そのための設備導入や維持のためのコストが不要であり、また、評価工程を短縮できるので、低コストで迅速な評価が行なえる半導体基板評価用素子となる。

この場合、前記半導体層は、前記ベース基板とは異なる導電型を有するものとできる（請求項８）。
このように、半導体層がベース基板とは異なる導電型を有する例えばヘテロエピタキシャルウェーハであっても、本発明の半導体基板評価用素子は、ウェーハ表面側に電気的コンタクトを取るためのグラウンドを形成できるので、低コストで迅速な評価が行なえるものとなる。

また、前記半導体層は、少なくとも前記絶縁破壊用電極間に低抵抗層が形成されたものであることが好ましい（請求項９）。
このように、半導体層が少なくとも前記絶縁破壊用電極間に低抵抗層が形成されたものであれば、半導体層の抵抗率や厚さにかかわらず半導体層と電極との接触抵抗や電極と電極の接続抵抗が低いので、精度の高い評価を行なうことができる半導体基板評価用素子となる。

また、前記絶縁破壊用電極間の半導体層又は前記低抵抗層は、抵抗値が５ｋΩ以下のものであることが好ましい（請求項１０）。
このように、絶縁破壊用電極間の半導体層又は低抵抗層の抵抗値が５ｋΩ以下のものであれば、半導体層と電極との接触抵抗が十分小さく、電極と電極と間の接続抵抗も十分小さく、精度の高い評価を行なうことができる素子となる。尚、低抵抗層が形成されている場合には、その抵抗値としては低いほうが望ましいが、あまり低くするとドーパントのドープ量が多くなりすぎて評価用素子そのものの特性に影響を与えるので、例えば１００Ω程度を下限とすることが好ましい。

また、前記電極は、ポリシリコンからなるものであることが好ましい（請求項１１）。
このように、前記電極がポリシリコンからなるものであれば、加工が容易であり、形成しやすい電極となる。

また、前記半導体層は、シリコンからなるものであることが好ましい（請求項１２）。
このように、半導体素子製造に汎用的に用いられているシリコンからなるものであれば、この評価用素子の評価結果を様々な半導体素子の製品品質の調査、保証等に幅広く有効に活用することができる。

また、前記ゲート酸化膜は、前記絶縁破壊用電極間に絶縁破壊部が形成されたものであることが好ましい（請求項１３）。
このように、ゲート酸化膜が絶縁破壊用電極間に絶縁破壊部が形成されたものであれば、この絶縁破壊用電極をグラウンドに接続することにより迅速にかつ低コストで特性評価を行なうことができる。

本発明の評価方法によれば、ベース基板上に半導体層が形成された半導体基板の評価に際して、従来行なわれていた層間絶縁膜やアルミ等の金属配線を形成するための工程及び装置、並びにパターン化に必要な工程が不要となるので、そのための設備導入や維持のためのコストが不要となり、また、評価工程が短縮されるので、低コストで迅速な評価が行なえる。

また、本発明の半導体基板評価用素子は、従来行なわれていた層間絶縁膜やアルミ等の金属配線を形成するための工程及び装置、並びにパターン化に必要な工程を用いずに作製できるので、そのための設備導入や維持のためのコストが不要であり、また、評価工程が短縮されるので、低コストで迅速な評価が行える半導体基板評価用素子となる。

以下、本発明について詳述する。
前述したように、半導体基板のベース基板上に形成された半導体層の評価のために従来のＧＯＩ法を適用する際に、ウェーハ表面側に電気的コンタクトを取るためのグラウンドを別途形成しなければならない場合には、ＭＯＳキャパシタの作製に長く複雑な工程が必要になり、評価完了までには長時間が掛かる。また設備的にもバルクウェーハ評価用素子の作製に必要な装置以外にも、素子分離用の層間絶縁膜を形成するための設備や金属配線技術等が必要になる。従ってより簡便な評価手法が望まれている。

そこで本発明者らは、より簡便であり、かつ低コストで迅速な評価方法として、半導体基板にＭＯＳキャパシタを作製した後、隣接する２つのＭＯＳキャパシタの電極間に電界を印加してゲート酸化膜の一部に絶縁破壊を起こした後、この電極の一方をグラウンドに接続し、もう一方の電極と絶縁破壊に用いなかった他のＭＯＳキャパシタの電極との間でゲート酸化膜の電気特性を評価する方法に想到し、本発明を完成させた。

以下では、本発明の実施の形態を、ベース基板上に該ベース基板とは導電型が異なる半導体層が２つ形成されたヘテロエピタキシャルウェーハを用いる場合について、添付した図面に基づいて具体的に説明する。しかし本発明はこれに限定されるものではなく、例えば、ベース基板上に該ベース基板とは導電型が異なる半導体層が１つ形成されたヘテロエピタキシャルウェーハを用いてもよいし、ベース基板上に該ベース基板と導電型が同じ半導体層が１つ以上形成されたウェーハ等を用いてもよい。

図１は本発明の実施形態に従う半導体基板評価用素子の一例を示す断面概略説明図である。この半導体基板評価用素子１は、例えば導電型がＰ型のベースシリコン基板２の上にこれとは導電型の異なるＮ型のシリコン層であるＮ＋層３、Ｎ−層４を順次積層して形成されたヘテロエピタキシャルウェーハ５と、ヘテロエピタキシャルウェーハ５の最表面層であるＮ−層４の上に形成されたゲート酸化膜６と、ゲート酸化膜６の上に形成された、隣接する２つの絶縁破壊用電極７ａ、７ｂと１つの評価用電極８とを少なくとも具備するものである。ここで絶縁破壊用電極とは、ウェーハの評価前にゲート酸化膜の一部を絶縁破壊するための電界を印加するために用いる電極であり、評価用電極とは、ウェーハの評価の際に評価用の電界を印加するために用いる電極である。評価用電極８と一方の絶縁破壊用電極、例えば絶縁破壊用電極７ａには評価用の端子１０ａ、１０ｂが接続され、もう一方の絶縁破壊用電極７ｂはグラウンドと接続される。また絶縁破壊用電極７ｂを評価用端子１０ｂに接続して、絶縁破壊用電極７ａをグラウンドと接続してもよい。絶縁破壊用電極は互いに隣接していれば３つ以上形成されてもよいし、評価用電極も２つ以上形成されてもよい。また、この場合半導体素子製造用に汎用的に用いられている素材であるシリコンからなるＮ−層４を評価できるので、この評価用素子の評価結果を様々な半導体素子の製品品質の調査、保証等に幅広く有効に活用することができる。

Ｎ−層４の絶縁破壊用電極７ａ、７ｂの間の部分は抵抗値が５ｋΩ以下のものであれば、Ｎ−層４と電極７ａ、７ｂとの間の接触抵抗が十分小さく、又、絶縁破壊用電極（７ａ、７ｂ）間や評価用電極（８、７ａ）間の接続抵抗が十分小さく、精度の高い評価を行なうことができる素子となる。
また、電極７ａ、７ｂ、８は導電膜からなるものであれば特に限定されないが、ポリシリコンからなるものであれば、加工が容易なものとなり、形成しやすい電極となる。

この半導体基板評価用素子１を用いてＮ−層４の評価をする際には、絶縁破壊用電極７ａ、７ｂに電界を印加して電極間のゲート酸化膜の一部を絶縁破壊して図示しない絶縁破壊部を形成されたものとする。こうして絶縁破壊部が形成された素子は、高価な設備や複雑な工程を用いて層間絶縁膜や金属配線を形成しなくても電気的コンタクトが容易に得られるものとなり、迅速にかつ低コストで特性評価を行なうことができる。

図２は本発明の実施形態に従う半導体基板評価用素子の別の例を示す断面概略説明図である。この半導体基板評価用素子１は、Ｎ−層４が、少なくとも絶縁破壊用電極７ａ、７ｂの間に低抵抗層９が形成されたものである以外は、図１の半導体基板評価用素子と同様のものである。低抵抗層９は絶縁破壊用電極７ａ、７ｂの間以外の場所、例えば絶縁破壊用電極７ｂと評価用電極８との間にも形成されてもよい。このように低抵抗層９が形成されていれば、Ｎ−層４と電極７ａ、７ｂ、８との間の接触抵抗が小さくなり、又、絶縁破壊用電極（７ａ、７ｂ）間や評価用電極（８、７ａ）間の接続抵抗が十分小さく、精度の高い評価を行なうことができる素子となる。さらに低抵抗層９は抵抗値が５ｋΩ以下のものであれば、より精度の高い評価を行なうことができるので好ましい。尚、低抵抗層９の抵抗値としてはより低いほうが望ましいが、あまり低くするとドーパントのドープ量が多くなりすぎて評価用素子そのものの特性に影響を与えるので、例えば１００Ω程度を下限とすることが好ましい。

次にこのような半導体基板評価用素子を作製して半導体基板を評価する方法を説明する。図３（Ａ）〜（Ｆ）は本発明に従う半導体基板の評価方法の一例を示す工程図である。

まず、前工程として例えばヘテロエピタキシャルウェーハ５を準備する。前述のように、ヘテロエピタキシャルウェーハ５は、導電型がＰ型のベースシリコン基板２の上にこれとは導電型の異なるＮ型のシリコン層であるＮ＋層３、Ｎ−層４を順次積層して形成されたものである。このように半導体層がシリコンからなるヘテロエピタキシャルウェーハを評価できるので、この評価結果を様々な半導体素子の製品品質の調査、保証等に幅広く有効に活用することができる。

次に、図３（Ａ）に示すように、ヘテロエピタキシャルウェーハ５を熱酸化等の通常の方法で酸化処理して最表面層であるＮ−層４の上にゲート酸化膜６を形成する。ゲート酸化膜の厚さは特に限定されないが、通常５〜３０ｎｍ程度である。
次に、図３（Ｂ）に示すように、ゲート酸化膜上にゲート導電膜を形成する。このゲート導電膜は一般にポリシリコン膜が用いられ、例えばＣＶＤ法を用いて堆積される。このポリシリコン膜には抵抗値を下げる為に一般にリンがドープされる。リンのドープ方法は特に限定されず、ポリシリコン膜の堆積後に熱拡散法等により行なってもよいが、ポリシリコン膜の堆積時に同時にリンもドープするＤｏｐｅｄ Ｐｏｌｙ−Ｓｉ法を用いることができる。

次に、図３（Ｃ）に示すように、このポリシリコン膜からフォトリソグラフィ技術とエッチングとにより電極のパターンを形成する。このとき、少なくとも隣接する２つの絶縁破壊用電極７ａ、７ｂと１つの評価用電極８とを形成する。こうしてＮ−層上にゲート酸化膜とポリシリコン電極が順次積層されたＭＯＳ構造を有するＭＯＳキャパシタが複数形成される。

次に、図３（Ｄ）に示すように、隣接する２つの絶縁破壊用電極７ａ、７ｂの間に電界を印加してゲート酸化膜６の一部を絶縁破壊して、電気的コンタクトを取る。この電界の印加はゲート酸化膜の一部が絶縁破壊できるものであれば特に限定されず、一定の電圧又は電流をゲート酸化膜の一部が破壊するまで印加する方法を用いれば良い。そしてこの２つの電極間の抵抗が１ｋΩ以下となるように電気ストレスを印加することが好ましい。このように抵抗を１ｋΩ以下とすることで測定へ与える影響を低減できる。

なお、このとき抵抗が十分下がりきらない場合、例えば最表面層であるＮ−層４の抵抗が高い等の場合は、図３（Ｅ）に示すように、形成した電極をマスクとして、少なくとも絶縁破壊用電極間に位置するＮ−層にドーパントをドープして低抵抗層を形成してもよい。絶縁破壊用電極間に位置するＮ−層又はそこに形成する低抵抗層の抵抗値を５ｋΩ以下とすれば、Ｎ−層と電極との接触抵抗が十分小さく、精度の高い評価をより確実に行なうことができる。尚、低抵抗層の抵抗値としては、例えば１００Ω程度を下限とすることが好ましい。低抵抗層の形成方法には特に限定はないが、例えばリンガラス（ＰＯＣｌ_３）をウェーハ表面に堆積し、窒素ガス雰囲気下でアニールする熱拡散法で行なえば、電極外周直下の部分にもドーパントがまわり込み、電極と半導体層との接触抵抗を確実に小さくでき、かつ、例えばイオン注入法で行なうよりも安価で生産性も高く好ましい。
尚、ＭＯＳキャパシタ間にはゲート酸化膜が形成されているが、例えば２５ｎｍ程度と薄い酸化膜であるので、アニールを行なうことで酸化膜の上にリンガラスを堆積しても十分にＮ−層にドーパントを拡散することが可能である。

ドーパントの拡散後は、堆積したリンガラスを例えば２．５％のＨＦ水溶液で除去する。このとき、精度の高い測定を行なうために、電極周辺のゲート酸化膜をエッチングしないように注意が必要である。
なお、図３（Ｅ）に示す低抵抗層を形成する工程を行なう場合は、図３（Ｄ）に示すゲート酸化膜を絶縁破壊する工程の前に行なっても後に行なってもよい。

次に、図３（Ｆ）に示すように、絶縁破壊用電極と評価用電極との間のゲート酸化膜の電気特性を評価する。この評価は、絶縁破壊したＭＯＳキャパシタの一つと、未破壊のＭＯＳキャパシタを用いてＧＯＩ測定を行なうものである。既に破壊したＭＯＳキャパシタは抵抗が十分に低下できており、このＭＯＳキャパシタの一方の電極をグラウンドに接続して精度の高い測定が可能になる。

このとき、本実施形態のように最表面層がＮ型のウェーハの場合は、ウェーハ表面側に正電圧、すなわち蓄積側になるように電圧を印加するが、低抵抗層を形成する場合は、ウェーハ表面側に負電圧、すなわち空乏・反転側になるように電圧を印加する。一方、最表面層がＰ型のウェーハの場合は、ウェーハ表面側に負電圧、すなわち蓄積側になるように電圧を印加するが、低抵抗層を形成する場合は、ウェーハ表面側に正電圧、すなわち空乏・反転側になるように電圧を印加する。

以上説明した評価方法により、ヘテロエピタキシャルウェーハ等の半導体層の品質評価をする際に、従来行なわれていた層間絶縁膜やアルミ等の金属配線を形成するための工程及び装置、並びにパターン化に必要な工程を不要にできるので、そのための設備導入や維持のためのコストが不要であり、また、評価工程が短縮されるので、低コストで迅速な評価を行なうことができる。

以下、本発明を実施例によりさらに詳細に説明するが、本発明がこれに限定されないことは言うまでもない。
（実施例１）
特性評価用試料として、導電型がＰ型で直径１５０ｍｍのＩＧＢＴ用ヘテロエピタキシャルウェーハを用いた。このウェーハは、Ｐ型基板上にＮ＋、Ｎ−層を順次堆積（エピタキシャル成長）させた埋め込み層（Ｎ＋層）を持つものである。なお、このときのＰ型のドーパントはボロンであり、Ｎ型のドーパントはヒ素である。このときのＮ＋層、Ｎ−層の厚さはそれぞれ約６μｍであった。

次に、このウェーハに９００℃の乾燥酸素雰囲気中でおよそ９０分間の熱酸化処理を行なってＮ−層上に厚さ２５ｎｍのゲート酸化膜を形成し、このゲート酸化膜上にＣＶＤ法によりリンをドープしたポリシリコン層を堆積した。この際のポリシリコン層の厚さはおよそ３００ｎｍとし、リンドープ量はシート抵抗にして２５Ω／□程度となるようにした。

次にこのポリシリコン層にフォトリソグラフィを行なった後、フッ硝酸を用いてウェットエッチングを行い、隣接する２つの絶縁破壊用電極と１つの評価用電極を形成し、ＭＯＳキャパシタを作製した。いずれの電極も電極面積を８ｍｍ^２とした。そしてウェーハの裏面に形成されている酸化膜を除去するために、ウェーハの表面側のゲート酸化膜及び電極にレジストを塗布して保護し、ウェーハ裏面に希ＨＦ水溶液によるウェットエッチングにて裏面処理を行った。

次に、フルオートプローバに接続したテスタを用いて、絶縁破壊用電極間にストレス電流を印加してゲート酸化膜の絶縁破壊を行なった。ストレス電流は５０ｍＡで一定とし、印加時間は３秒であった。また、いずれの電極も電極面積は８ｍｍ^２であり、電極間の抵抗は約１ｋΩであった。本実施例ではＮ＋層の存在により抵抗が低減できていると考えられる。尚、プローバ及び配線はノイズ対策を施したものを使用した。

最後に、絶縁破壊用電極の一方をグラウンドに接続し、評価用電極と絶縁破壊用電極のもう一方との間に電圧を印加し、最表面層のＮ−層をＧＯＩ法により評価した。このときの電圧の印加は、電圧ランプアップ法を用いたが、そのときの印加条件は、アベレージング時間が２０ｍｓｅｃ、ステップ電圧高さは０．２５ＭＶ／ｃｍであり、電圧ステップ上昇後のアベレージング時間は２００ｍｓｅｃとした。
このような測定を、同一条件で作製した２枚のヘテロエピタキシャルウェーハに行なった。このとき得られたＩ−Ｖ特性のグラフを図４に示す。２つのウェーハのＩ−Ｖ特性曲線はほぼ一致しており、再現性がよく精度の高い特性評価が行なわれていることが確認された。

（実施例２）
特性評価用試料として、導電型がＰ型で直径１５０ｍｍのバイポーラトランジスター用ヘテロエピタキシャルウェーハを用いた。このウェーハは、Ｐ型基板上にＮ−層を堆積（エピタキシャル成長）させたものである。なお、このときのＰ型のドーパントはボロンであり、Ｎ型のドーパントはヒ素である。このときのＮ−層の厚さは６μｍであった。

次に、このウェーハに９００℃の乾燥酸素雰囲気中でおよそ９０分間の熱酸化処理を行なってＮ−層上に厚さ２５ｎｍのゲート酸化膜を形成し、このゲート酸化膜上にＣＶＤ法によりリンをドープしたポリシリコン層を堆積した。この際のポリシリコン層の厚さはおよそ３００ｎｍとし、リンドープ量はシート抵抗にして２５Ω／□程度となるようにした。

次にこのポリシリコン層にフォトリソグラフィを行なった後、フッ硝酸を用いてウェットエッチングを行い、隣接する２つの絶縁破壊用電極と１つの評価用電極を形成し、ＭＯＳキャパシタを作製した。いずれの電極も電極面積を８ｍｍ^２とした。そしてウェーハの裏面に形成されている酸化膜を除去するために、ウェーハの表面側のゲート酸化膜及び電極にレジストを塗布して保護し、ウェーハ裏面に希ＨＦ水溶液によるウェットエッチングにて裏面処理を行った。

この後、ウェーハ表面にリンガラスの堆積を７５０℃で３０分間行い、引き続き窒素ガス雰囲気下１０００℃にて１時間アニールを行い、最表面層であるＮ−層にリンの熱拡散を行なって低抵抗層を形成した。
次に、２．５％のＨＦ水溶液を用いて堆積したリンガラスを除去した。このときのエッチングレートは０．３ｎｍ／ｓｅｃであり、電極周辺のゲート酸化膜がエッチングされないようにモニタウェーハを用いて注意深くエッチングを行った。

次に、フルオートプローバに接続したテスタを用いて、絶縁破壊用電極間にストレス電流を印加してゲート酸化膜の絶縁破壊を行なった。ストレス電流は５０ｍＡで一定とし、印加時間は３秒であった。また、いずれの電極も電極面積は８ｍｍ^２であり、電極間の抵抗は約４００Ωであった。尚、プローバ及び配線はノイズ対策を施したものを使用した。

最後に、絶縁破壊用電極の一方をグラウンドに接続し、評価用電極と絶縁破壊用電極のもう一方との間に電圧を印加し、最表面層のＮ−層をＧＯＩ法により評価した。このときの電圧の印加は、電圧ランプアップ法を用いたが、そのときの印加条件は、アベレージング時間が２０ｍｓｅｃ、ステップ電圧高さは０．２５ＭＶ／ｃｍであり、電圧ステップ上昇後のアベレージング時間は２００ｍｓｅｃとした。
このような測定を、同一条件で作製した２枚のヘテロエピタキシャルウェーハに行なった。このとき得られたＩ−Ｖ特性のグラフを図５に示す。２つのウェーハのＩ−Ｖ特性曲線はほぼ一致しており、再現性がよく精度の高い特性評価が行なわれていることが確認された。

なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

例えば、上記実施例ではベース基板上に該ベース基板とは導電型が異なる半導体層が形成されたヘテロエピタキシャルウェーハを用いる場合について説明したが、ベース基板上に該ベース基板と導電型が同じ半導体層が１つ以上形成されたエピタキシャルウェーハ等を用いてもよいし、ベース基板上に半導体層が形成されたウェーハであればエピタキシャル法によらないで形成されたものを用いてもよい。

本発明の実施形態に従う半導体基板評価用素子の一例を示す断面概略説明図である。 本発明の実施形態に従う半導体基板評価用素子の別の例を示す断面概略説明図である。 本発明に従う半導体基板の評価方法の一例を示す工程図である。 実施例１におけるヘテロエピタキシャルウェーハのＩ−Ｖ特性を示すグラブである。 実施例２におけるヘテロエピタキシャルウェーハのＩ−Ｖ特性を示すグラブである。 ＧＯＩ法を説明する説明概略図であり、（ａ）は平面図、（ｂ）は断面図を示す。 従来ＧＯＩ法によりＳＯＩウェーハを評価する方法を説明する断面概略図である。

符号の説明

１…半導体基板評価用素子、 ２…ベース基板、 ３…Ｎ＋層、 ４…Ｎ−層、
５…ヘテロエピタキシャルウェーハ、 ６…ゲート酸化膜、
７ａ、７ｂ…絶縁破壊用電極、 ８…評価用電極、 ９…低抵抗層、
１０ａ、１０ｂ…評価用端子、
１１…シリコン基板、 １２、１２’…ゲート酸化膜、 １３、１３’…金属電極、
１４…金属配線、 １５…分離酸化膜、 １６…シリコン層、
１７…埋め込み酸化膜、 １８…支持基板、 １９…ＳＯＩウェーハ。

Claims (13)

1. ベース基板上に半導体層が形成された半導体基板を評価する方法であって、少なくとも、前記半導体層の最表面層上にゲート酸化膜を形成し、該形成したゲート酸化膜上にゲート導電膜を形成し、該形成したゲート導電膜から、少なくとも隣接する２つの絶縁破壊用電極と１つの評価用電極とを形成した後、少なくとも前記絶縁破壊用電極間に電界を印加して前記ゲート酸化膜の一部を絶縁破壊する工程を含む工程を行い、その後、前記絶縁破壊用電極と前記評価用電極との間の前記ゲート酸化膜の電気特性を評価することを特徴とする半導体基板の評価方法。
2. 前記半導体層を、前記ベース基板とは異なる導電型を有するものとすることを特徴とする請求項１に記載の半導体基板の評価方法。
3. 前記ゲート酸化膜の一部を絶縁破壊する工程を含む工程において、さらに前記絶縁破壊用電極間に位置する半導体層に低抵抗層を形成する工程を行なうことを特徴とする請求項１又は請求項２に記載の半導体基板の評価方法。
4. 前記絶縁破壊用電極間に位置する半導体層又は前記形成する低抵抗層の抵抗値を５ｋΩ以下とすることを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体基板の評価方法。
5. 前記半導体層がシリコンからなる半導体基板を評価することを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体基板の評価方法。
6. 前記低抵抗層を熱拡散法を用いて形成することを特徴とする請求項３乃至請求項５のいずれか１項に記載の半導体基板の評価方法。
7. 半導体基板評価用素子であって、少なくとも、ベース基板上に半導体層が形成された半導体基板と、前記半導体層の最表面層上に形成されたゲート酸化膜と、該ゲート酸化膜上に形成された、導電膜からなる少なくとも隣接する２つの絶縁破壊用電極と１つの評価用電極とを具備するものであることを特徴とする半導体基板評価用素子。
8. 前記半導体層は、前記ベース基板とは異なる導電型を有するものであることを特徴とする請求項７に記載の半導体基板評価素子。
9. 前記半導体層は、少なくとも前記絶縁破壊用電極間に低抵抗層が形成されたものであることを特徴とする請求項７又は請求項８に記載の半導体基板評価用素子。
10. 前記絶縁破壊用電極間の半導体層又は前記低抵抗層は、抵抗値が５ｋΩ以下のものであることを特徴とする請求項７乃至請求項９のいずれか一項に記載の半導体基板評価用素子。
11. 前記電極は、ポリシリコンからなるものであることを特徴とする請求項７乃至請求項１０のいずれか一項に記載の半導体基板評価用素子。
12. 前記半導体層は、シリコンからなるものであることを特徴とする請求項７乃至請求項１１のいずれか１項に記載の半導体基板評価用素子。
13. 前記ゲート酸化膜は、前記絶縁破壊用電極間に絶縁破壊部が形成されたものであることを特徴とする請求項７乃至請求項１２のいずれか１項に記載の半導体基板評価用素子。

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