JP4003888B2 - 半導体装置およびその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 96
- 239000003990 capacitor Substances 0.000 claims description 39
- 238000000034 method Methods 0.000 claims description 25
- 239000013078 crystal Substances 0.000 claims description 23
- 239000012535 impurity Substances 0.000 claims description 18
- 238000010438 heat treatment Methods 0.000 claims description 16
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 15
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 230000001590 oxidative effect Effects 0.000 claims description 11
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 10
- 239000010408 film Substances 0.000 description 135
- 239000000758 substrate Substances 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 239000010409 thin film Substances 0.000 description 10
- 239000007789 gas Substances 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 239000011574 phosphorus Substances 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000000052 comparative effect Effects 0.000 description 6
- 230000005684 electric field Effects 0.000 description 4
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 4
- 239000005368 silicate glass Substances 0.000 description 4
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000011282 treatment Methods 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
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- Crystallography & Structural Chemistry (AREA)
- Semiconductor Integrated Circuits (AREA)
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Description
本発明は、多結晶シリコンを熱酸化して成膜した絶縁膜を有する半導体装置およびその製造方法に関する。特に、本発明は、膜質を改善した多結晶シリコンを成膜し、熱酸化して成膜した絶縁膜を有する半導体装置およびその製造方法に関する。
背景技術
IC・LSIの構成部品としてのキャパシタは特定分野のIC・LSIには絶対必要な構成部品である。一般にIC・LSIのキャパシタは図1に示すようにシリコン基板1上の酸化シリコン膜2の上に多結晶シリコン膜3,4が絶縁膜5をサンドイッチ状に挟んだ構造になっている。多結晶シリコン膜3,4はそれぞれ下部電極、上部電極であり、これらの電極にはそれぞれリード線7が接続している。
従来のこのようなキャパシタの製造方法は、まず基板1上に形成した酸化シリコン膜2の上に多結晶シリコン膜3が圧力28Pa(モノシランの分圧14Pa)の条件で減圧CVD(化学的気相成長法)を行うことにより形成される。そして多結晶シリコン膜3は、キャパシタの電極として導電性を高めるために、不純物のドーピングを約1×1019個/cm3程度のドーピング濃度で行っている。その際、多結晶シリコン膜の結晶方位は(111)の他に(220),(311)等が混在する。次に、キャパシタの能動部分である絶縁膜4を、必要な容量に応じた膜厚と面積になるよう、多結晶シリコン膜を熱酸化して成膜する。そして多結晶シリコン膜4を多結晶シリコン膜3と同様に形成する。
ところで、キャパシタは、通常、信頼性を維持するために、絶縁膜には約8MV/cm程度の絶縁耐圧が要求されるが、印加される定電圧以外に異常な過電圧が瞬時に印加される場合も稀にあり、またキャパシタの絶縁膜の製造工程において絶縁膜の中に例えば金属等が混入したり膜の欠陥が発生することによって絶縁膜の絶縁耐圧が低下することがあった。
また、キャパシタとして上下電極間のリーク電流が大きいという問題があった。
そこでキャパシタの絶縁膜自体の絶縁耐圧を高めるためと、リーク電流を低減するために従来より絶縁膜の膜厚を厚くしていた。
しかしながら、従来の技術で行われていた絶縁膜を厚くする方法では、高い容量を得ることができない。このため、高い容量を得るためには面積を広げる必要があり、その結果、半導体装置が大きくなる。また、半導体装置のダウンサイジングの要求がますます高まっているなかで、キャパシタの微細化を行うために絶縁膜の薄膜化を行うと、絶縁耐圧を維持することおよびリーク電流の増大を抑えることが難しい。
発明の目的
本発明の目的は上述の問題を解決する半導体装置およびその製造方法を提供することである。
本発明の別の目的は絶縁膜の膜厚を増加することなく絶縁耐圧を維持しリーク電流の増大を抑えることができる容量成分を有する半導体装置およびその製造方法を提供することである。
発明の開示
上述の目的を達成するため、本発明の第1の形態に従う半導体装置は、主たる結晶方位が(111)に配向した多結晶シリコン層と、前記多結晶シリコン層に接し前記多結晶シリコン層から得られたSiO2層と、前記SiO2層に接する電極とを備え、前記多結晶シリコンまたは前記絶縁膜の表面の凹凸の高低差が30nm以下であることを特徴とする。
ここで、前記絶縁膜の絶縁耐圧が8MV/cm以上であるのが好ましい。
本発明の第2の形態に従うキャパシタは、下部電極と上部電極の間に絶縁膜を有するキャパシタにおいて、前記下部電極が高導電性で、かつ主たる結晶方位が(111)に配向した多結晶シリコン層であり、前記絶縁膜が前記多結晶シリコン層より得られたSiO2層であることを特徴とする。
ここで、前記多結晶シリコン層は、1×1020個/cm3〜1×1021個/cm3の不純物を含有するのが好ましい。
また、前記多結晶シリコンまたは前記絶縁膜の表面の凹凸の高低差が30nm以下であるのが好ましい。
さらに、前記絶縁膜の絶縁耐圧が8MV/cm以上であるのが好ましい。
本発明の第3の形態に従う、多結晶シリコン層と該多結晶シリコン層から得られたSiO2膜を有する半導体装置の製造方法は下記工程を備えたことを特徴とする:多結晶シリコン層をモノシランの分圧が10Pa以下、成膜温度が600℃以上の減圧CVD法で成膜し;該成膜した多結晶シリコン層に不純物をドーピングする熱処理をして主たる結晶方位を(111)に配向させ;かつ、該配向した多結晶シリコン層の表面を熱酸化してSiO2膜を形成する。
ここで、前記配向した多結晶シリコン層の表面を熱酸化するに先だって、前記多結晶シリコン層の表面に形成された高濃度の酸化膜層を除去するのが好ましい。
本発明の第4の形態に従う、下部電極と上部電極の間に絶縁膜を有するキャパシタの製造方法は下記工程を備えたことを特徴とする:下部電極となる多結晶シリコン層をモノシランの分圧が10Pa以下、成膜温度が600℃以上の減圧CVD法で成膜し;前記成膜した多結晶シリコン層に不純物をドーピングする熱処理をして主たる結晶方位を(111)に配向させ;前記配向した多結晶シリコン層の表面を熱酸化してSiO2膜を形成し;かつ、前記絶縁膜上に上部電極を形成する。
ここで、前記絶縁膜上に多結晶シリコン層をモノシランの分圧が10Pa以下、成膜温度が600℃以上の減圧CVD法で成膜し、次いで不純物をドーピングする熱処理をして主たる結晶方位を(111)に配向させてもよい。
また、前記不純物を1×1020個/cm3〜1×1021個/cm3の不純物濃度だけドーピングするのが好ましい。
さらに、前記配向した多結晶シリコン層の表面を熱酸化するに先だって、前記多結晶シリコン層の表面に形成された高濃度の酸化膜層を除去するのが好ましい。
【図面の簡単な説明】
図1は、従来のキャパシタの断面構造を示す断面図である。
図2は、本発明のキャパシタの断面構造を示す断面図である。
図3は、本発明の薄膜トランジスタの断面構造を示す断面図である。
図4は、本発明のキャパシタの下部電極の多結晶シリコン膜と絶縁膜の形状を示す模式的断面図である。
図5は、比較例2のキャパシタの下部電極の多結晶シリコン膜と絶縁膜の形状を示す模式的断面図である。
図6は、従来のキャパシタの下部電極の多結晶シリコン膜と絶縁膜の形状を示す模式的断面図である。
図7A〜図7Eは、本発明のキャパシタの製造工程を示す断面図である。
図7Aは、基板上に酸化シリコン膜と多結晶シリコン膜を形成した段階の構造を示す断面図である。
図7Bは、多結晶シリコン膜上にリンシリケートガラス膜を形成して多結晶シリコンを配向した段階の構造を示す断面図である。
図7Cは、リンシリケートガラス膜を除去した段階の構造を示す断面図である。
図7Dは、配向された多結晶シリコン膜を熱酸化して絶縁膜を形成した段階の構造を示す断面図である。
図7Eは、絶縁膜上に同様に配向された多結晶シリコン膜を形成した段階の構造を示す断面図である。
図8A〜図8Eは、本発明の薄膜トランジスタの製造工程を示す断面図である。
図8Aは、基板上に酸化シリコン膜と多結晶シリコン膜を形成した段階の構造を示す断面図である。
図8Bは、多結晶シリコン膜上にリンシリケートガラス膜を形成して多結晶シリコンを配向した段階の構造を示す断面図である。
図8Cは、リンシリケートガラス膜を除去した段階の構造を示す断面図である。
図8Dは、配向された多結晶シリコン膜を熱酸化して絶縁膜を形成した段階の構造を示す断面図である。
図8Eは、絶縁膜上に同様に配向された多結晶シリコン膜を形成した段階の構造を示す断面図である。
発明を実施するための最良の形態
ここに、主たる結晶方位とは主配向面に垂直な方向を指し、主配向面とはXRD等による分析においてサンプルの全強度中における配向面の強度の比として規格化したものの内最も大きな比を与える配向面と定義される。
以下、添付図面を参照しながら、本発明を詳細に説明する。
図2は、本発明のキャパシタの断面構造を示す。図2に示すように、シリコン基板1上に酸化シリコン膜2を設け、この酸化シリコン膜2上に多結晶シリコン層3aが形成されている。多結晶シリコン層3aは高導電性で、かつ主たる結晶方位が(111)に配向した層である。多結晶シリコン層3a上には、この多結晶シリコン層の熱酸化物であるSiO2層からなる絶縁膜5が形成されている。絶縁膜5上には、多結晶シリコン層3aと同様に、高導電性で、かつ主たる結晶方位が(111)に配向した多結晶シリコン層4aが形成されている。すなわち、多結晶シリコン層3a,4aは絶縁膜5をサンドイッチ状に挟んだ構造になっており、多結晶シリコン層3a,4aはそれぞれ下部電極、上部電極である。さらに、これらの電極にはそれぞれリード線7が接続している。
図3は、本発明の絶縁膜構造を有する薄膜トランジスタの断面構造を示す断面図である。図3において、例えばn型のシリコン基板10上に絶縁膜としての酸化シリコン膜11を介してシリコン基板と反対の導電形(例えばp型)のソース部12S、シリコン基板と同じ導電形(例えばn型)のゲート部12G、シリコン基板と反対の導電形(例えばp型)のドレイン部12Dが形成されている。ソース部12S、ゲート部12Gおよびドレイン部12Dは主たる結晶方位が(111)に配向した多結晶シリコン層からなる。ソース部12Sとドレイン部12Dは高導電性である。ゲート部12Gの不純物濃度は、薄膜トランジスタのしきい値電圧が実用上高過ぎない程度に不純物がドーピングされる。ゲート部を覆うようにゲート絶縁膜13が設けられている。このゲート絶縁膜13は、ソース部12S、ゲート部12Gおよびドレイン部12Dを構成する、主たる結晶方位が(111)に配向した多結晶シリコン層12aの熱酸化物であるSiO2からなる。本発明の薄膜トランジスタ装置では、多結晶シリコン層または絶縁膜の表面の凹凸の高低差が30nm以下である。ソース部12S、ドレイン部12D、ゲート電極14aにはそれぞれリード線15が接続している。
上述のような層構造を有する半導体装置は、公知の方法、例えば減圧CVD法により製造することができる。ただし、主たる結晶方位が(111)に配向した多結晶シリコン層の熱酸化物であるSiO2層の形成は、本発明に従い、次のようにして行われる。すなわち、シリコン基板上の酸化シリコン膜上に多結晶シリコンを減圧CVD法で成膜させる際、モノシランの圧力を分圧として10Pa以下にすることで後の熱処理による結晶方位の配向が(111)に配向し易い状態で多結晶シリコンが成膜される。さらに、成膜後の熱処理として多結晶シリコン膜へ不純物を高濃度にドーピングする熱処理で結晶方位が(111)に配向する。薄膜トランジスタのゲート絶縁膜の場合は、多結晶シリコンにドーピングする不純物の濃度は、しきい値電圧が実用上許容し得る範囲になるように高濃度にドーピングされる。
ドーパントとしては典型的にはリンを使用するが、リン以外にも砒素,ボロンが使用できる。ドーピングする不純物の濃度は低濃度より高濃度の方が配向が加速される。リンをドーピングする際の処理温度は通常800℃〜1,000℃、好ましくは950℃である。配向した多結晶シリコン膜を熱処理して絶縁膜にする際の温度は通常950℃〜1,150℃、好ましくは1,000℃である。主たる結晶方位が(111)に配向された多結晶シリコン膜は規則正しい柱状構造をしており、その表面形状も若干の高低差があるものの、規則正しく揃っている。その様子を図4,図5,図6に示す。図4は本発明の実施例1の工程4の段階での多結晶シリコン膜と絶縁膜の断面形状の模式図、図5は実施例1の工程2においてドーピングするリンの濃度が低濃度の場合の図4に対応する図、図6は従来の製法による図2に対応する図である。図4〜図6は透過型電子顕微鏡により得られた結果を模式的に図示した説明図である。図5では表面の凹凸箇所が比較的多いことから、高濃度ドーピング(図4)の方が表面形状がより改善されることがわかる。図6に示す従来法により得られる形状は多結晶シリコンの形が揃わず表面の段差が大きく、急峻な変化を示す部分が多い。表面の凹凸の高低差は、図4の形状の場合に20nm〜25nm程度であり、図6の形状の場合には35nm〜50nm程度である。
本発明の図4の形状の場合、多結晶シリコン膜の表面を熱酸化して得られる絶縁膜には、急峻な部分がなく電界集中が起こりにくい。また、熱酸化の成膜速度は酸化する多結晶シリコンの結晶方位により異なる。従って、結晶方位を揃えることで成膜速度を一定にすることができ、それにより成膜される絶縁膜の膜厚を均一にすることができる。また、表面の凹凸を減少させ、凹凸部での電界集中によるリーク電流も減少させることができる。
これらの効果により、絶縁耐圧が高くリーク電流の少ない絶縁膜が形成される。この絶縁膜を用いるとキャパシタの薄膜化が可能となる。
実施例
実施例1
本発明のキャパシタの製造方法の実施例を図7A〜図7Eに示す。
<工程1>
酸化シリコン膜2を形成したシリコン基板(SiO2/Si)の酸化シリコン膜2上に減圧CVD法により、原料ガス(モノシランガスをヘリウムガスで50%希釈したもの)を使用して、成膜温度640℃、圧力16Pa(モノシランの分圧8Pa)、成膜時間約35分の条件で多結晶シリコンを約3500Å成膜する(図7A)。
<工程2>
上述の多結晶シリコン膜3を形成した基板を熱処理炉でオキシ塩化リンと酸素をソースガスとして950℃、10分の条件で酸化膜を形成しながら熱処理し、多結晶シリコン膜3上にリンシリケートガラス膜6を約100Å形成する。リンのドーピング量は1×1020個/cm3〜1×1021個/cm3の量である。この熱処理で多結晶シリコンの結晶方位は(111)に揃う(図7B)。
<工程3>
工程2で生じたリンシリケートガラス膜6をHF液でエッチングすることにより除去する(図7C)。
<工程4>
上述の配向した多結晶シリコン膜3aを有する基板を熱処理炉で1000℃、40分の条件で窒素ガス、酸素ガスを用いて処理し、配向した多結晶シリコン膜の表面を熱酸化して30nmの絶縁膜を成膜する(図7D)。
<工程5>
キャパシタの上部電極としての絶縁膜5上に多結晶シリコン膜を上述の工程1と同様にして形成し、これを上述の工程2および工程3と同様にして処理して配向した多結晶シリコン膜4aを形成する(図7E)。
<工程6>
マスクを使用して光リソグラフィーにより配向した多結晶シリコン膜4aをパターニングして上部電極を形成し、さらに、下部電極としての配向した多結晶シリコン膜3aの一部を露出させる。次いで上部電極と下部電極に金等のワイヤ7をボンディングすることにより配線してキャパシタを得る(図2)。
実施例2
モノシラン分圧を5Paにした以外は実施例1と同様にしてキャパシタを製造した。
(試験例1)
本発明の実施例1および実施例2により得られたキャパシタと、比較例1として実施例1の工程1の全圧力が22Pa(モノシランの分圧11Pa)の条件により成膜された多結晶シリコンを用いて、その後の工程は実施例1と全く同じように作成されたキャパシタと、比較例2として実施例1の工程2のリンのドーピング量が1×1019個/cm3でその他の処理は実施例1と全く同じように作製されたキャパシタとについて絶縁耐圧を測定した。
その結果絶縁耐圧は本発明の実施例1および実施例2のキャパシタでは8MV/cm以上であり、比較例1および比較例2のキャパシタではともに3MV/cm以下であった。
また、4MV/cmの電界のときのリーク電流値は、本発明の実施例1および実施例2のキャパシタでは約5pA/cm2であったが、比較例1および比較例2のキャパシタではともに約5nA/cm2であった。
これらの結果を表1にまとめた。
以上のように、絶縁膜自体の絶縁耐圧の向上とリーク電流の減少とによって、絶縁膜の膜厚は薄くすることができてキャパシタの素子サイズを縮小することが可能となった。
実施例3
図8A〜図8Eを参照しながら、本発明の薄膜トランジスタの製造方法の例を説明する。
<工程1>
シリコン(Si)基板10の上に酸化シリコン(SiO2)膜11を形成し、さらにこの上に減圧CVD法により、原料ガス(モノシランガスをヘリウムガスで50%希釈したもの)を使用して、成膜温度640℃、圧力10Pa(モノシランの分圧5Pa)で多結晶シリコン12を約1500Å成膜する(図8A)。
<工程2>
このように処理した基板を熱処理炉でオキシ塩化リンと酸素をソースガスとして950℃で酸化膜(リンシリケートガラス膜)16を形成しながら熱処理する。この熱処理でゲート部(ボディ部)を含む多結晶シリコンの結晶方位は(111)に揃う(図8B)。
<工程3>
工程2で生じたリンシリケートガラス膜16をHF液でエッチングすることにより除去する(図8C)。
<工程4>
上述の配向した多結晶シリコン膜12aを有する基板を熱処理炉で1000℃で熱酸化して1000オングストロームの絶縁膜13を成膜する(図8D)。
<工程5>
この絶縁膜13上に、導電性の多結晶シリコン膜14aを形成する(図8E)。
<工程6>
マスクを使用して光リソグラフィーにより多結晶シリコン膜14aをパターニングしてゲート電極を形成し、さらに、ソースおよびドレイン部にドーピングして電極を形成する。次いでソース電極とドレイン電極に金等のワイヤ15をボンディングすることにより配線して薄膜トランジスタを得る(図3)。
こうすることによって、この薄膜トランジスタはドーピングすることによって短時間の熱処理によってポリシリコンが(111)に配向する。これにより、ボディ部分(ゲート部)の不純物の濃度が高くなることによってしきい値電圧が高くなるものの、短時間で配向させたポリシリコンの上に形成された絶縁耐圧の高いトランジスタが短時間で製造できる。
原料ガスのモノシランの分圧を10Pa以下にして多結晶シリコンを成膜した後に熱処理において不純物のドーピングにより多結晶シリコン膜が(111)に配向した規則的な柱状構造となり、その上に形成される絶縁膜には急峻な部分がないため電界集中が起こりにくくなる。
また、結晶方位を揃えることで成膜速度が一定となり、それにより成膜される絶縁膜の膜厚が均一となる。
産業上の利用可能性
これらの効果により絶縁耐圧が高くリーク電流の少ない絶縁膜が成膜されて、この絶縁膜を用いてキャパシタの薄膜化が可能となる。
また、本発明によれば、絶縁耐圧の高い薄膜トランジスタを短時間に製造することができる。
Claims (6)
- 多結晶シリコン層と該多結晶シリコン層から得られたSiO2膜を有する半導体装置の製造方法であって:
多結晶シリコン層をモノシランの分圧が10Pa以下、成膜温度が600℃以上の減圧CVD法で成膜し;
該成膜した多結晶シリコン層に不純物をドーピングする熱処理をして主たる結晶方位を(111)に配向させ;かつ
該配向した多結晶シリコン層の表面を熱酸化してSiO2膜を形成する
工程を備えたことを特徴とする半導体装置の製造方法。 - 前記配向した多結晶シリコン層の表面を熱酸化するに先だって、前記多結晶シリコン層の表面に形成された高濃度の酸化膜層を除去することを特徴とする請求項1記載の半導体装置の製造方法。
- 下部電極と上部電極の間に絶縁膜を有するキャパシタの製造方法であって:
下部電極となる多結晶シリコン層をモノシランの分圧が10Pa以下、成膜温度が600℃以上の減圧CVD法で成膜し;
前記成膜した多結晶シリコン層に不純物をドーピングする熱処理をして主たる結晶方位を(111)に配向させ;
前記配向した多結晶シリコン層の表面を熱酸化してSiO2膜からなる絶縁膜を形成し;かつ
前記絶縁膜上に上部電極を形成する
工程を備えたことを特徴とするキャパシタの製造方法。 - 前記絶縁膜上に多結晶シリコン層をモノシランの分圧が10Pa以下、成膜温度が600℃以上の減圧CVD法で成膜し、次いで不純物をドーピングする熱処理をして主たる結晶方位を(111)に配向させることを特徴とする請求項3記載のキャパシタの製造方法。
- 前記不純物を1×1020個/cm3〜1×1021個/cm3の不純物濃度だけドーピングすることを特徴とする請求項3または4記載のキャパシタの製造方法。
- 前記配向した多結晶シリコン層の表面を熱酸化するに先だって、前記多結晶シリコン層の表面に形成された高濃度層を除去することを特徴とする請求項3〜5のいずれかに記載のキャパシタの製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13963395 | 1995-06-06 | ||
PCT/JP1996/001541 WO1996039718A1 (fr) | 1995-06-06 | 1996-06-06 | Dispositif a semi-conducteurs et son procede de fabrication |
Publications (1)
Publication Number | Publication Date |
---|---|
JP4003888B2 true JP4003888B2 (ja) | 2007-11-07 |
Family
ID=15249830
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50031397A Expired - Fee Related JP4003888B2 (ja) | 1995-06-06 | 1996-06-06 | 半導体装置およびその製造方法 |
Country Status (6)
Country | Link |
---|---|
US (2) | US6069388A (ja) |
JP (1) | JP4003888B2 (ja) |
KR (1) | KR100295718B1 (ja) |
DE (1) | DE19681430B4 (ja) |
TW (1) | TW376552B (ja) |
WO (1) | WO1996039718A1 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1112731C (zh) * | 1997-04-30 | 2003-06-25 | 三星电子株式会社 | 制造用于模拟功能的电容器的方法 |
JP3090201B2 (ja) * | 1997-06-04 | 2000-09-18 | 日本電気株式会社 | 多結晶シリコン膜及び半導体装置 |
US6507044B1 (en) * | 1999-03-25 | 2003-01-14 | Advanced Micro Devices, Inc. | Position-selective and material-selective silicon etching to form measurement structures for semiconductor fabrication |
JP4547753B2 (ja) * | 2000-01-14 | 2010-09-22 | 富士電機システムズ株式会社 | 半導体装置の製造方法 |
AU2001296281A1 (en) | 2000-09-21 | 2002-04-02 | Michaeld. Casper | Integrated thin film capacitor/inductor/interconnect system and method |
US6890629B2 (en) | 2001-09-21 | 2005-05-10 | Michael D. Casper | Integrated thin film capacitor/inductor/interconnect system and method |
US7327582B2 (en) * | 2000-09-21 | 2008-02-05 | Ultrasource, Inc. | Integrated thin film capacitor/inductor/interconnect system and method |
US7425877B2 (en) * | 2001-09-21 | 2008-09-16 | Ultrasource, Inc. | Lange coupler system and method |
US6998696B2 (en) * | 2001-09-21 | 2006-02-14 | Casper Michael D | Integrated thin film capacitor/inductor/interconnect system and method |
JP3781666B2 (ja) * | 2001-11-29 | 2006-05-31 | エルピーダメモリ株式会社 | ゲート電極の形成方法及びゲート電極構造 |
KR100856326B1 (ko) * | 2006-07-19 | 2008-09-03 | 삼성전기주식회사 | 레이저 리프트 오프를 이용한 유전체 박막을 갖는 박막 커패시터 내장된 인쇄회로기판 제조방법, 및 이로부터 제조된 박막 커패시터 내장된 인쇄회로기판 |
WO2011121778A1 (ja) * | 2010-03-31 | 2011-10-06 | 日新電機株式会社 | 薄膜多結晶シリコン、その製造方法および薄膜多結晶シリコンを製造するプラズマ装置 |
MY170920A (en) | 2010-11-02 | 2019-09-17 | Carsem M Sdn Bhd | Leadframe package with recessed cavity for led |
MY156107A (en) * | 2011-11-01 | 2016-01-15 | Carsem M Sdn Bhd | Large panel leadframe |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4305760A (en) * | 1978-12-22 | 1981-12-15 | Ncr Corporation | Polysilicon-to-substrate contact processing |
US4240845A (en) * | 1980-02-04 | 1980-12-23 | International Business Machines Corporation | Method of fabricating random access memory device |
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US4441249A (en) * | 1982-05-26 | 1984-04-10 | Bell Telephone Laboratories, Incorporated | Semiconductor integrated circuit capacitor |
GB2130009B (en) * | 1982-11-12 | 1986-04-03 | Rca Corp | Polycrystalline silicon layers for semiconductor devices |
CA1239706A (en) * | 1984-11-26 | 1988-07-26 | Hisao Hayashi | Method of forming a thin semiconductor film |
US5290729A (en) * | 1990-02-16 | 1994-03-01 | Mitsubishi Denki Kabushiki Kaisha | Stacked type capacitor having a dielectric film formed on a rough surface of an electrode and method of manufacturing thereof |
JP2894361B2 (ja) * | 1990-02-16 | 1999-05-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
US5366917A (en) * | 1990-03-20 | 1994-11-22 | Nec Corporation | Method for fabricating polycrystalline silicon having micro roughness on the surface |
JP3491903B2 (ja) * | 1990-05-18 | 2004-02-03 | セイコーエプソン株式会社 | 薄膜半導体装置の製造方法 |
JP2912457B2 (ja) * | 1991-02-01 | 1999-06-28 | 日本板硝子株式会社 | 薄膜コンデンサ |
JPH0590490A (ja) * | 1991-03-07 | 1993-04-09 | Miyazaki Oki Electric Co Ltd | 半導体素子の製造方法 |
KR920018987A (ko) | 1991-03-23 | 1992-10-22 | 김광호 | 캐패시터의 제조방법 |
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JP3474332B2 (ja) * | 1994-10-11 | 2003-12-08 | 台灣茂▲夕▼電子股▲分▼有限公司 | Dram用の自己調整されたキャパシタ底部プレート・ローカル相互接続方法 |
JP3272212B2 (ja) * | 1995-09-29 | 2002-04-08 | シャープ株式会社 | 透過型液晶表示装置およびその製造方法 |
KR100258979B1 (ko) * | 1997-08-14 | 2000-06-15 | 윤종용 | 유전막을 수소 분위기에서 열처리하는 반도체장치의 커패시터 제조방법 |
-
1996
- 1996-06-06 DE DE19681430T patent/DE19681430B4/de not_active Expired - Lifetime
- 1996-06-06 JP JP50031397A patent/JP4003888B2/ja not_active Expired - Fee Related
- 1996-06-06 WO PCT/JP1996/001541 patent/WO1996039718A1/ja active IP Right Grant
- 1996-06-06 KR KR1019970708944A patent/KR100295718B1/ko not_active IP Right Cessation
- 1996-06-07 TW TW085106982A patent/TW376552B/zh not_active IP Right Cessation
-
1997
- 1997-12-03 US US08/984,144 patent/US6069388A/en not_active Expired - Lifetime
-
2000
- 2000-02-25 US US09/513,343 patent/US6316339B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR100295718B1 (ko) | 2001-09-03 |
US6069388A (en) | 2000-05-30 |
DE19681430B4 (de) | 2006-10-26 |
DE19681430T1 (de) | 1998-05-20 |
KR19990022463A (ko) | 1999-03-25 |
WO1996039718A1 (fr) | 1996-12-12 |
US6316339B1 (en) | 2001-11-13 |
TW376552B (en) | 1999-12-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060404 |
|
A521 | Request for written amendment filed |
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|
A711 | Notification of change in applicant |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070807 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070817 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130831 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |