JPH04106982A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04106982A JPH04106982A JP22383890A JP22383890A JPH04106982A JP H04106982 A JPH04106982 A JP H04106982A JP 22383890 A JP22383890 A JP 22383890A JP 22383890 A JP22383890 A JP 22383890A JP H04106982 A JPH04106982 A JP H04106982A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置のＭＯＳ型シリコン薄膜トランジ
スターの製造方法に関する。
スターの製造方法に関する。
［従来の技術］
ＬＳＩの集積度の向上につれて、ＭＯＳ型シリコン薄膜
トランジスターの重要性はますます高くなってきている
。
トランジスターの重要性はますます高くなってきている
。
従来の半導体装置のＭＯＳ型シリコン薄膜トランジスタ
ーの製造方法は、第２図（ａ）〜（ｅ）にある様にであ
った。この工程を順に追って説明していく。
ーの製造方法は、第２図（ａ）〜（ｅ）にある様にであ
った。この工程を順に追って説明していく。
まず第２図（ａ）の如く、基板２０１上に絶縁膜として
第１シリコン酸化膜２０２を化学気相成長法で１０００
０人形成する。そして前記第１シリコン酸化膜２０２上
に、第１シリコン膜２０３を形成する０通常シランガス
を６２０℃に加熱し熱分離させた、多結晶シリコン膜で
ある。
第１シリコン酸化膜２０２を化学気相成長法で１０００
０人形成する。そして前記第１シリコン酸化膜２０２上
に、第１シリコン膜２０３を形成する０通常シランガス
を６２０℃に加熱し熱分離させた、多結晶シリコン膜で
ある。
次に第２図（ｂ）の如く、フォト及びエツチングの方法
により前記第１シリコン膜２０３を諸定形にする。これ
が薄膜トランジスターのソース及びドレイン及びチャネ
ル形成領域となる。そして前記第１シリコン膜２０３上
に、化学気相成長法（ＣＶＤ法）もしくは熱酸化法によ
りゲート酸化膜２０４を形成する。通常１０００Å以上
の膜厚が必要である。
により前記第１シリコン膜２０３を諸定形にする。これ
が薄膜トランジスターのソース及びドレイン及びチャネ
ル形成領域となる。そして前記第１シリコン膜２０３上
に、化学気相成長法（ＣＶＤ法）もしくは熱酸化法によ
りゲート酸化膜２０４を形成する。通常１０００Å以上
の膜厚が必要である。
次に第２シリコン膜２０５を前記ゲート酸化膜２０４上
に、ＣＶＤ法を用いて形成する。そして諸定形にエツチ
ングし、ゲート電極２０５とする。
に、ＣＶＤ法を用いて形成する。そして諸定形にエツチ
ングし、ゲート電極２０５とする。
次に第２図（ｄ）の如く、前記ゲート電極２０５の低抵
抗化及びソース領域２０６及びドレイン領域２０７を形
成するために、不純物注入２０８を行なう。Ｐ形もしく
はＮ形に合せて、リンや砒素やホウ素などを、イオン打
ち込み法を用いて注入する。そして不純物を活性化する
ために、Ｎ２雰囲気中で熱処理をする。９００℃２０分
程度が適当であろう。
抗化及びソース領域２０６及びドレイン領域２０７を形
成するために、不純物注入２０８を行なう。Ｐ形もしく
はＮ形に合せて、リンや砒素やホウ素などを、イオン打
ち込み法を用いて注入する。そして不純物を活性化する
ために、Ｎ２雰囲気中で熱処理をする。９００℃２０分
程度が適当であろう。
次に第２図（ｅ）の如く、第２シリコン酸化膜２０９を
形成し、コンタクトホール２１０を形成し、アルミニウ
ムなどの他の素子との配線２１１を形成する。
形成し、コンタクトホール２１０を形成し、アルミニウ
ムなどの他の素子との配線２１１を形成する。
以上の従来技術の工程を経て、ＭＯ５型シリコン薄膜ト
ランジスターが形成されていた。
ランジスターが形成されていた。
［発明が解決しようとする課題］
しかし、従来技術では、ゲート酸化膜が薄くできず、Ｏ
Ｎ状態（動作状態）でのソース及びドレイン間電流（Ｏ
Ｎ電流）が低くいという問題点を有する。従来技術の場
合、多結晶シリコン膜上にゲート酸化膜を形成する。多
結晶シリコン膜表面は、グレインがあるために凸凹にな
っており、その上にゲート酸化膜を形成しても凸凹にな
り、電界集中が生じ、ゲート酸化膜耐圧を劣化させてし
まう。したがって、薄膜化できない。本発明者が調査し
た結果通常５ｖ動作のＭＯＳ型薄膜トランジスターの場
合、ゲート酸化膜が６００Å以下になると、耐圧不良が
発生しはじめる。したがって、従来技術では、ゲート酸
化膜は６００Å以下にはできず、ＯＮ［流の増大が不可
能であった。
Ｎ状態（動作状態）でのソース及びドレイン間電流（Ｏ
Ｎ電流）が低くいという問題点を有する。従来技術の場
合、多結晶シリコン膜上にゲート酸化膜を形成する。多
結晶シリコン膜表面は、グレインがあるために凸凹にな
っており、その上にゲート酸化膜を形成しても凸凹にな
り、電界集中が生じ、ゲート酸化膜耐圧を劣化させてし
まう。したがって、薄膜化できない。本発明者が調査し
た結果通常５ｖ動作のＭＯＳ型薄膜トランジスターの場
合、ゲート酸化膜が６００Å以下になると、耐圧不良が
発生しはじめる。したがって、従来技術では、ゲート酸
化膜は６００Å以下にはできず、ＯＮ［流の増大が不可
能であった。
そこで本発明は、この様な問題点を解決するものて、そ
の目的とするところは、ＯＮ電流（駆動能力）の高いＭ
Ｏ５型シリコン薄膜トランジスターを提供するところに
ある。
の目的とするところは、ＯＮ電流（駆動能力）の高いＭ
Ｏ５型シリコン薄膜トランジスターを提供するところに
ある。
［課題を解決するための手段１
本発明の半導体装置の製造方法は、
（１）絶縁膜上に形成したＭＯ５型シリコン薄膜トラン
ジスターにおいて、 （ａ）第１絶縁膜上に多結晶シリコン膿を形成する工程
、 （ｂ）前記多結晶シリコン膜の不要部分を除去する工程
、 （Ｃ）前記多結晶シリコン膜上に第２絶縁膜を形成する
工程、 （ｄ）前記第２絶縁膜を、前記多結晶シリコン膜のグレ
イン間だけに残る様に異方性エツチングして取り除く工
程、 （ｅ）前記多結晶シリコン膜上にゲート絶縁膜を形成す
る工程からなることを特徴とする。
ジスターにおいて、 （ａ）第１絶縁膜上に多結晶シリコン膿を形成する工程
、 （ｂ）前記多結晶シリコン膜の不要部分を除去する工程
、 （Ｃ）前記多結晶シリコン膜上に第２絶縁膜を形成する
工程、 （ｄ）前記第２絶縁膜を、前記多結晶シリコン膜のグレ
イン間だけに残る様に異方性エツチングして取り除く工
程、 （ｅ）前記多結晶シリコン膜上にゲート絶縁膜を形成す
る工程からなることを特徴とする。
［実 施 例］
第１図（ａ）〜第１図（ｇ）は、本発明の１実施例にお
ける半導体装置の製造方法の主要断面図である。なお本
実施例の全図において、同一の機能を有するものには、
同一の符号を付け、その繰り返しの説明は省略する。
ける半導体装置の製造方法の主要断面図である。なお本
実施例の全図において、同一の機能を有するものには、
同一の符号を付け、その繰り返しの説明は省略する。
以下、第１図（ａ）〜第２図（ｂ）に従い、説明してい
く。なお本実施例では、Ｐ型トランジスターの場合につ
いて説明する。
く。なお本実施例では、Ｐ型トランジスターの場合につ
いて説明する。
まず第１図（ａ）の如く、基板１０１上に第１絶縁膜１
０２を５０００人程度形成する。酸素雰囲気中での熱酸
化法もしくはＣＶＤ法によりＳ１０□膜などを形成する
。そしてＣＶＤ法により第１多結晶シリコン膜１０３を
２０００人程度形成する。モノシランガスを６２０℃前
後の温度で鯵分解させて堆積させて形成する。
０２を５０００人程度形成する。酸素雰囲気中での熱酸
化法もしくはＣＶＤ法によりＳ１０□膜などを形成する
。そしてＣＶＤ法により第１多結晶シリコン膜１０３を
２０００人程度形成する。モノシランガスを６２０℃前
後の温度で鯵分解させて堆積させて形成する。
次に第１図（ｂ）の如く、通常のフォト及びエツチング
法を用いて、前記第１多結晶シリコン１１ｉ １０３を
諸定形にエツチングする。
法を用いて、前記第１多結晶シリコン１１ｉ １０３を
諸定形にエツチングする。
次にＣＶＤ法により第２絶縁１１ｉ１０４を形成する。
５０００人程度Ｏｓｉ ０２膜が適当であろう。
次に第１図（ｃ）の如く、前記第２絶縁膜１０４を等方
性エツチング法により取り除く。異方性エツチングのた
め、前記第１多結晶シリコン膜１０３の端には、一般（
こ「サイドウオール１０５」と言われる前言２第２絶縁
膜１０４のエツチング残りができる。また同様に、前記
第１多結晶シリコンＩｔ＠１０３の表面のグレインによ
る凸凹にもサイドウオールが形成され、前記第１多結晶
シリコン膜１０３の表面は平坦になる。
性エツチング法により取り除く。異方性エツチングのた
め、前記第１多結晶シリコン膜１０３の端には、一般（
こ「サイドウオール１０５」と言われる前言２第２絶縁
膜１０４のエツチング残りができる。また同様に、前記
第１多結晶シリコンＩｔ＠１０３の表面のグレインによ
る凸凹にもサイドウオールが形成され、前記第１多結晶
シリコン膜１０３の表面は平坦になる。
次に第１図（ｄ）の如く、ＣＶＤ法によりグー１−酸化
膜１１２を形成する。膜厚３００人の８１０□膜などが
適当であろう。
膜１１２を形成する。膜厚３００人の８１０□膜などが
適当であろう。
次に第１図（ｅ）の如く、前記ゲート酸化膜１１２上に
、第２多結晶シリコン膜１１３をＣＶＤ法により形成す
る。そしてフォト及びエツチング法により前記第２多結
晶シリコン膜１１３を諸定形にエツチングする。これが
ゲート電極となる。
、第２多結晶シリコン膜１１３をＣＶＤ法により形成す
る。そしてフォト及びエツチング法により前記第２多結
晶シリコン膜１１３を諸定形にエツチングする。これが
ゲート電極となる。
次に第１図（ｆ）の如く、ソース領域１０６及びドレイ
ン領域１０７の形成及び前記ゲート電極１１３を、低抵
抗化するために不純物注入を行なう。イオン打ち込み法
を用いボロンをエネルギ４０ＫｅＶ、ＤｏＳＥ量５Ｘ１
０”ａ＋ｏｕｓ／ｃｍ２で注入する。
ン領域１０７の形成及び前記ゲート電極１１３を、低抵
抗化するために不純物注入を行なう。イオン打ち込み法
を用いボロンをエネルギ４０ＫｅＶ、ＤｏＳＥ量５Ｘ１
０”ａ＋ｏｕｓ／ｃｍ２で注入する。
次に第１図（ｇ）の如く、前記不純物を活性化させるた
めに熱処理を行なう。Ｎ２雰囲気中で、９００°Ｃ２０
分程度の熱処理が適当であろう。
めに熱処理を行なう。Ｎ２雰囲気中で、９００°Ｃ２０
分程度の熱処理が適当であろう。
そしてＣＶＤ法により第３絶縁膜１０９を形成し、コン
タクトホール１１０をフォト及びエツチング法により形
成し、他の素子と結ぶための配線１１１を形成する。前
記配線１１１としては、アルミニウムをスパッタ法によ
り形成するのが一般的であろう。
タクトホール１１０をフォト及びエツチング法により形
成し、他の素子と結ぶための配線１１１を形成する。前
記配線１１１としては、アルミニウムをスパッタ法によ
り形成するのが一般的であろう。
以上本発明の技術による工程を経て、ＭＯ５型薄膜トラ
ンジスターが形成される。
ンジスターが形成される。
この様に、前記ゲート酸化膜１１２を形成する前に、前
記第２絶縁膜１０４を形成し、それを異方性エツチング
することにより、前記第１多結晶シリコンＩｔ！１０３
の表面のグレイン間にもサイドウオールができ平坦化さ
れる。その後前記ゲート酸化膜１１２を形成するので、
電界集中が緩和され、ゲート酸化膜耐圧が向上する。し
たがって従来よりも前記ゲート酸化膜を薄膜化すること
が可能となり、ＯＮ電流（駆動能力）が高くなり、より
良いトランジスター特性を有するＭＯ３型薄膜シリコン
トランジスターを作ることが可能となる。また信頼性も
向上する。
記第２絶縁膜１０４を形成し、それを異方性エツチング
することにより、前記第１多結晶シリコンＩｔ！１０３
の表面のグレイン間にもサイドウオールができ平坦化さ
れる。その後前記ゲート酸化膜１１２を形成するので、
電界集中が緩和され、ゲート酸化膜耐圧が向上する。し
たがって従来よりも前記ゲート酸化膜を薄膜化すること
が可能となり、ＯＮ電流（駆動能力）が高くなり、より
良いトランジスター特性を有するＭＯ３型薄膜シリコン
トランジスターを作ることが可能となる。また信頼性も
向上する。
以上本発明者によってなされた発明を、前記実施例に基
づき、具体的に説明したが、本発明は前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て、種々変更し得ることは勿論である。
づき、具体的に説明したが、本発明は前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て、種々変更し得ることは勿論である。
［発明の効果］
以上述べてきた様に、本発明の半導体装置の製造方法に
よれば、ゲート酸化膜形成の前に、酸化膜を形成し、異
方性エツチングすることにより、下地が平坦化され、ゲ
ート酸化膜耐圧が向上し、ゲート酸化膜を薄（すること
が可能となる。しいては、信頼性の高く、駆動能力の高
いＭＯ５型ジノコン薄膜トランジスターを作ることが可
能となる。
よれば、ゲート酸化膜形成の前に、酸化膜を形成し、異
方性エツチングすることにより、下地が平坦化され、ゲ
ート酸化膜耐圧が向上し、ゲート酸化膜を薄（すること
が可能となる。しいては、信頼性の高く、駆動能力の高
いＭＯ５型ジノコン薄膜トランジスターを作ることが可
能となる。
第１図（ａ）〜第１図（ｇ）は、本発明の半導体装置の
製造方法の一実施例を示す主要断面図。 第２図（ａ）〜第２図（ｅ）は、従来の半導体装置の製
造方法の一例を示す主要断面図。 １０１ 、２０１ ・ ・ １０２ ・ ・ ・ ・ ・ ・ １０３ ・ ・ ・ ・ ・ ・ １０４ ・ ・ ・ ・ ・ ・ １０５ ・ ・ ・ ・ ・ ・ １０６、２０６ ・ ・ １０７、２０７ ・ ・ １０８、２０８ ・ ・ １０９ ・ ・ ・ ・ ・ ・ １１０、２１０ ・ ・ １１１ 、２１１ ・ ・ １１２、２０４ ・ ・ １１３・・・・自 ・基板 ・第１絶縁膜 ・第１多結晶シリコン膜 ・第２絶縁膜 ・サイドウオール ・ソース領域 ・ドレイン領域 ・不純物イオンビーム ・第３絶縁膜 ・コンタクトホール ・配線 ・ゲート酸化膜 ・第２多結晶シリコン膜 １１４．２１２ ２０２ ・ ・ ・ ・ ２０３ ・ ・ ・ ・ ２０５ ・ ・ ・ ２０９ ・ （ゲート電極） ・・チャネル領域 ・・第１シリコン酸化膜 ・ 第１シリコン膜 ・第２シリコン膜（ゲート 電極） ・第２シリコン酸化膜 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）困
製造方法の一実施例を示す主要断面図。 第２図（ａ）〜第２図（ｅ）は、従来の半導体装置の製
造方法の一例を示す主要断面図。 １０１ 、２０１ ・ ・ １０２ ・ ・ ・ ・ ・ ・ １０３ ・ ・ ・ ・ ・ ・ １０４ ・ ・ ・ ・ ・ ・ １０５ ・ ・ ・ ・ ・ ・ １０６、２０６ ・ ・ １０７、２０７ ・ ・ １０８、２０８ ・ ・ １０９ ・ ・ ・ ・ ・ ・ １１０、２１０ ・ ・ １１１ 、２１１ ・ ・ １１２、２０４ ・ ・ １１３・・・・自 ・基板 ・第１絶縁膜 ・第１多結晶シリコン膜 ・第２絶縁膜 ・サイドウオール ・ソース領域 ・ドレイン領域 ・不純物イオンビーム ・第３絶縁膜 ・コンタクトホール ・配線 ・ゲート酸化膜 ・第２多結晶シリコン膜 １１４．２１２ ２０２ ・ ・ ・ ・ ２０３ ・ ・ ・ ・ ２０５ ・ ・ ・ ２０９ ・ （ゲート電極） ・・チャネル領域 ・・第１シリコン酸化膜 ・ 第１シリコン膜 ・第２シリコン膜（ゲート 電極） ・第２シリコン酸化膜 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）困
Claims (1)
- （１）絶縁膜上に形成したＭＯＳ型シリコン薄膜トラン
ジスターにおいて、 （ａ）第１絶縁膜上に多結晶シリコン膜を形成する工程
、 （ｂ）前記多結晶シリコン膜の不要部分を除去する工程
、 （ｃ）前記多結晶シリコン膜上に第２絶縁膜を形成する
工程、 （ｄ）前記第２絶縁膜を、前記多結晶シリコン膜のグレ
イン間だけに残る様に異方性エッチングして取り除く工
程、 （ｅ）前記多結晶シリコン膜上にゲート絶縁膜を形成す
る工程からなることを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22383890A JPH04106982A (ja) | 1990-08-24 | 1990-08-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22383890A JPH04106982A (ja) | 1990-08-24 | 1990-08-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04106982A true JPH04106982A (ja) | 1992-04-08 |
Family
ID=16804517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22383890A Pending JPH04106982A (ja) | 1990-08-24 | 1990-08-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04106982A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5962897A (en) * | 1992-06-18 | 1999-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6624477B1 (en) | 1992-10-09 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
-
1990
- 1990-08-24 JP JP22383890A patent/JPH04106982A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5962897A (en) * | 1992-06-18 | 1999-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6455875B2 (en) | 1992-10-09 | 2002-09-24 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor having enhanced field mobility |
| US6624477B1 (en) | 1992-10-09 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6790749B2 (en) | 1992-10-09 | 2004-09-14 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US7109108B2 (en) | 1992-10-09 | 2006-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device having metal silicide |
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