JPS61102062A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61102062A JPS61102062A JP22490684A JP22490684A JPS61102062A JP S61102062 A JPS61102062 A JP S61102062A JP 22490684 A JP22490684 A JP 22490684A JP 22490684 A JP22490684 A JP 22490684A JP S61102062 A JPS61102062 A JP S61102062A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積度と動作速度の向上を目指したバイポーラ
トランジスタの製造方法に関する。
トランジスタの製造方法に関する。
第２図は従来例によるバイポーラトランジスタの断面図
である。
である。
図において、１はｐ型の半導体基板、２はｎ゛型の高不
純物濃度埋込層、３はｎ型エピタキシャル成長層でコレ
クタを構成し、４はｐ型の素子分離領域、５はｐ型の不
純物導入層でベースを構成し、６はｎ型の不純物導入層
でエミッタを構成し、７はｎ゛型のコレクタ電極引出し
領域、８．９゜１０は導電層よりなり、それぞれコレク
タ、ベース、エミッタ電極を構成し、１１はフィールド
絶縁層である。
純物濃度埋込層、３はｎ型エピタキシャル成長層でコレ
クタを構成し、４はｐ型の素子分離領域、５はｐ型の不
純物導入層でベースを構成し、６はｎ型の不純物導入層
でエミッタを構成し、７はｎ゛型のコレクタ電極引出し
領域、８．９゜１０は導電層よりなり、それぞれコレク
タ、ベース、エミッタ電極を構成し、１１はフィールド
絶縁層である。
このような構造のトランジスタにおいては、ベース電極
９とエミッタ電極１０間の絶縁距離を確保するため、ベ
ース領域５はエミッタ領域６よりがなり大きくしなけれ
ばならない。しかしトランジスタ作用にあずかる活性領
域はエミッタ領域６の直下の領域のみで、それ以外の領
域はベース電極引出し用のものであり、その大きさはで
きるだけ小さいことが望ましい。
９とエミッタ電極１０間の絶縁距離を確保するため、ベ
ース領域５はエミッタ領域６よりがなり大きくしなけれ
ばならない。しかしトランジスタ作用にあずかる活性領
域はエミッタ領域６の直下の領域のみで、それ以外の領
域はベース電極引出し用のものであり、その大きさはで
きるだけ小さいことが望ましい。
従来例によるブレーナ型バイポーラトランジスタにおい
ては、ベース領域を機能的に必要とする大きさより大き
くしなければならず、集積度を向上する制約となり、さ
らに動作速度を制限するという欠点があった。
ては、ベース領域を機能的に必要とする大きさより大き
くしなければならず、集積度を向上する制約となり、さ
らに動作速度を制限するという欠点があった。
上記の問題点の解決は、 半導体基板上に第１の絶縁層
と第１の耐酸化層と第１の多結晶層と第２の耐酸化層と
第２の絶縁層とを順次被着し、トランジスタ形成領域以
外の該第２の絶縁層と該第２の耐酸化層と該第１の多結
晶層を除去し、残った該第２の絶縁層と該第２の耐酸化
層と該第１の多結晶層のパターン側面に第２の多結晶層
を被着し、該第２の多結晶層の表面を酸化し、ついで前
記パターンをマスクにして該第１の耐酸化層と該第１の
絶縁層と該基板の１部をエツチングし、該第１の耐酸化
層と該第１の絶縁層と該基板の側面に第３の耐酸化層を
被着し、該第３の耐酸化層をマスクにして該基板を酸化
し、ついで該第３の耐酸化層を除去し前記パターンの該
基板側面を露出させた後、該基板に第１の導電層を被着
して該第１の導電層と該基板との電気的接続をとり、該
基板を平坦化して該第１の導電層の表面を酸化し、つい
で該第２の絶縁層と該第２の耐酸化層と該第１の多結晶
層を除去した後第２の導電層を該基板に被着し、該第２
の導電層と該第１の耐酸化層と該第１の絶縁層とにエミ
ッタ窓を開口する本発明による半導体装置の製造方法に
より達成することができる。
と第１の耐酸化層と第１の多結晶層と第２の耐酸化層と
第２の絶縁層とを順次被着し、トランジスタ形成領域以
外の該第２の絶縁層と該第２の耐酸化層と該第１の多結
晶層を除去し、残った該第２の絶縁層と該第２の耐酸化
層と該第１の多結晶層のパターン側面に第２の多結晶層
を被着し、該第２の多結晶層の表面を酸化し、ついで前
記パターンをマスクにして該第１の耐酸化層と該第１の
絶縁層と該基板の１部をエツチングし、該第１の耐酸化
層と該第１の絶縁層と該基板の側面に第３の耐酸化層を
被着し、該第３の耐酸化層をマスクにして該基板を酸化
し、ついで該第３の耐酸化層を除去し前記パターンの該
基板側面を露出させた後、該基板に第１の導電層を被着
して該第１の導電層と該基板との電気的接続をとり、該
基板を平坦化して該第１の導電層の表面を酸化し、つい
で該第２の絶縁層と該第２の耐酸化層と該第１の多結晶
層を除去した後第２の導電層を該基板に被着し、該第２
の導電層と該第１の耐酸化層と該第１の絶縁層とにエミ
ッタ窓を開口する本発明による半導体装置の製造方法に
より達成することができる。
本発明によれば、トランジスタ形成領域の周側面に形成
されたベースコンタクト領域より導電層を経由してベー
ス電極を引き出すことにより、ベース領域を小さく形成
することができる。
されたベースコンタクト領域より導電層を経由してベー
ス電極を引き出すことにより、ベース領域を小さく形成
することができる。
第１図（ａ）乃至（蜀は工程順に示した本発明によるバ
イポーラトランジスタの断面図である。
イポーラトランジスタの断面図である。
第１図（ａ）において、１はｐ型の珪素（Ｓｉ）基板、
２はｎ＋型埋込層で砒素イオン（Ａｓつをエネルギ６０
ＫｅＶ 、 ドーズ量１０１１０ｌ６”で注入して形
成し、３は厚さ２μｍのｎ型Ｓｉエピタキシャル成長層
、３Ｂはベース領域で硼素イオン（Ｂ゛）をエネルギ６
０ＫｅＶ 、ドーズ量ＩＱ１４ｃＩＩ＋−！で注入して
形成する。
２はｎ＋型埋込層で砒素イオン（Ａｓつをエネルギ６０
ＫｅＶ 、 ドーズ量１０１１０ｌ６”で注入して形
成し、３は厚さ２μｍのｎ型Ｓｉエピタキシャル成長層
、３Ｂはベース領域で硼素イオン（Ｂ゛）をエネルギ６
０ＫｅＶ 、ドーズ量ＩＱ１４ｃＩＩ＋−！で注入して
形成する。
つぎに第１の絶縁層として厚さ５０ｎｍのパッド二酸化
珪素（Ｓｉｎｇ）層１２、第１の耐酸化層として化学気
相成長（ＣＶＤ）による厚さ１１００ｎの窒化珪素（Ｓ
ｉＪ＊）層１３、第１の多結晶層として厚さ６００ｎｍ
のＣＶＤによる多結晶珪素（ポリＳｔ）層１４、第２の
耐酸化層としてＣＶＤによる厚さ１１００ｎの５ｉｚＮ
ｎ層１５、第２の絶縁層としてＣＶＤによる厚さ２００
ｎｍのＳｉ０２層１６を順次被着する。
珪素（Ｓｉｎｇ）層１２、第１の耐酸化層として化学気
相成長（ＣＶＤ）による厚さ１１００ｎの窒化珪素（Ｓ
ｉＪ＊）層１３、第１の多結晶層として厚さ６００ｎｍ
のＣＶＤによる多結晶珪素（ポリＳｔ）層１４、第２の
耐酸化層としてＣＶＤによる厚さ１１００ｎの５ｉｚＮ
ｎ層１５、第２の絶縁層としてＣＶＤによる厚さ２００
ｎｍのＳｉ０２層１６を順次被着する。
被着条件はつぎのとおりである。
パッドＳｉＯ□は１０００℃で７０分間乾燥酸素（０□
）中で熱酸化を行う。
）中で熱酸化を行う。
ＣＶ Ｄ ＳｉｎｇはＳｉＨ，と酸素（０□）の混合
ガスを３００Ｔｏｒｒに減圧して４００℃で熱分解して
被着する。
ガスを３００Ｔｏｒｒに減圧して４００℃で熱分解して
被着する。
ＣＶ Ｄ ５ｉＪＬはモノシラン（ＳｉＨ４）とアン
モニア（Ｎｌ２）の混合ガスをＩ Ｔｏｒｒに減圧して
８００〜９００℃で熱分解して被着する。
モニア（Ｎｌ２）の混合ガスをＩ Ｔｏｒｒに減圧して
８００〜９００℃で熱分解して被着する。
ＣＶＤ−ポリ５ｉ（７）被着条件は、ＳｉＨ４ガスをＩ
Ｔｏｒｒに減圧して、６００℃で熱分解して行う。
Ｔｏｒｒに減圧して、６００℃で熱分解して行う。
第１図（ｂ）において、通常のりソゲラフイエ程により
、トランジスタ形成領域に被着されたレジストパターン
をマスクにしてＣＶ Ｄ−５ｉＯ□Ｎ１εと、ＣＶ Ｄ
５ｉＪａＮ１５と、ＣＶＤ−ポリＳｔ層１４ニリア
クティプイオンエッチング（ＲＩ Ｅ）を行い、第１の
耐酸化層のＣＶＤ ５ｉＪａ層１３上に、ＣＶＤ−５
ｉＯ□層１６とＣＶ Ｄ ５ｉＪａＮ１５とＣＶＤ−
ポリＳｉ層１４とよりなるパターンをトランジスタ形成
領域に形成する。
、トランジスタ形成領域に被着されたレジストパターン
をマスクにしてＣＶ Ｄ−５ｉＯ□Ｎ１εと、ＣＶ Ｄ
５ｉＪａＮ１５と、ＣＶＤ−ポリＳｔ層１４ニリア
クティプイオンエッチング（ＲＩ Ｅ）を行い、第１の
耐酸化層のＣＶＤ ５ｉＪａ層１３上に、ＣＶＤ−５
ｉＯ□層１６とＣＶ Ｄ ５ｉＪａＮ１５とＣＶＤ−
ポリＳｉ層１４とよりなるパターンをトランジスタ形成
領域に形成する。
第１図（Ｃ）において、基板全面に第２の多結晶層とし
て厚さ５００ｎｍのＣＶＤ−ポリＳｉ層１７を被着し、
ＲＩＥによりエツチングして前記パターンの側壁にのみ
残す。
て厚さ５００ｎｍのＣＶＤ−ポリＳｉ層１７を被着し、
ＲＩＥによりエツチングして前記パターンの側壁にのみ
残す。
ポリＳｉのＲＩＥ条件は、０□を０．０５Ｔｏｒｒに減
圧して周波数１３．５６ ＭＨｚの電力１００−を印加
して工・ンチングする。
圧して周波数１３．５６ ＭＨｚの電力１００−を印加
して工・ンチングする。
ＲｒＥは垂直方向のみにエツチングが進む異方性エツチ
ングのため、段差部を覆った被膜は側壁部を残してその
他の部分を除去できる。
ングのため、段差部を覆った被膜は側壁部を残してその
他の部分を除去できる。
その後パターン側壁のＣＶＤ−ポリ５ｉｊｉｉ１７を酸
化して厚さ３００ｎｎ＋のＳｉＯ□層１８層形８する。
化して厚さ３００ｎｎ＋のＳｉＯ□層１８層形８する。
つぎに前記パターンをマスクにして、第１の耐酸化層の
ＣＶ Ｄ ５ＩＪ４層１３をプラズマエツチングし、
ついで第１の絶縁層のパッドＳｉＯ□層１２を弗酸（Ｈ
Ｆ）でエツチングし、さらにＳｉエピタキシャル成長層
３をＲＩＨにより、３００ｎｍエツチングを行う。
ＣＶ Ｄ ５ＩＪ４層１３をプラズマエツチングし、
ついで第１の絶縁層のパッドＳｉＯ□層１２を弗酸（Ｈ
Ｆ）でエツチングし、さらにＳｉエピタキシャル成長層
３をＲＩＨにより、３００ｎｍエツチングを行う。
ＣＶ Ｄ−５ｉ、Ｎ、のプラズマエツチングは、エツチ
ングガスとして四弗化炭素（ｃｐｔ）を３００Ｔｏｒｒ
に減圧して周波数１３．５６ ＭＨｚの電力１００−を
印加してエツチングする。
ングガスとして四弗化炭素（ｃｐｔ）を３００Ｔｏｒｒ
に減圧して周波数１３．５６ ＭＨｚの電力１００−を
印加してエツチングする。
Ｓｉエピタキシャル成長層のＲＩＥは、エツチングガス
として四塩化炭素（ＣＣＩ４．）を０．０５Ｔｏｒｒに
減圧して周波数１３．５６ ＭＨ２の電力２００Ｗを印
加してエツチングする。
として四塩化炭素（ＣＣＩ４．）を０．０５Ｔｏｒｒに
減圧して周波数１３．５６ ＭＨ２の電力２００Ｗを印
加してエツチングする。
第１図（ｄ）において、第３の耐酸化層として厚さ５０
ｎｍのＣＶ Ｄ Ｓｉ：＋ｌＬ層１９を基板全面に被
着し、ＲＩＥにより、第１の耐酸化層のＣＶ Ｄ ５
１３Ｎ４層１３と第１の絶縁層のパッドＳｉＯ□層１２
とＳｉエピタキシャル成長層３の側壁にのみ残す。
ｎｍのＣＶ Ｄ Ｓｉ：＋ｌＬ層１９を基板全面に被
着し、ＲＩＥにより、第１の耐酸化層のＣＶ Ｄ ５
１３Ｎ４層１３と第１の絶縁層のパッドＳｉＯ□層１２
とＳｉエピタキシャル成長層３の側壁にのみ残す。
前記の側壁に残った第３の耐酸化層の５ｉＪ４層１９を
マスクにして酸化し、トランジスタ領域を画定するフィ
ールド絶縁層として厚さ３００ｎｍのＳｉＯ□層２０層
形０する。
マスクにして酸化し、トランジスタ領域を画定するフィ
ールド絶縁層として厚さ３００ｎｍのＳｉＯ□層２０層
形０する。
酸化条件は９００℃で３００分間ウェット０□中で熱酸
化を行う。
化を行う。
第１図（ｅｌにおいて、前記の側壁に残った第３の耐酸
化層の５ｉＪｉ層１９を熱燐酸（Ｈ３ＰＯ４）でエツチ
ングして除去し、第１の導電層として硼素（Ｂ）を１０
”ｃｍ−３導入した厚さ６００ｎｍのＣＶＤ−ポリＳｉ
層２１を基板全面に被着する。
化層の５ｉＪｉ層１９を熱燐酸（Ｈ３ＰＯ４）でエツチ
ングして除去し、第１の導電層として硼素（Ｂ）を１０
”ｃｍ−３導入した厚さ６００ｎｍのＣＶＤ−ポリＳｉ
層２１を基板全面に被着する。
つぎにＣＶＤ−ポリＳｉ層２１の凸部のみエツチングし
て基板を平坦にする。
て基板を平坦にする。
エツチングはバイアススパッタによりポリＳｉを堆積と
エツチングを同時に行いながら平坦化した被着を行うこ
とも可能であるが、ここではＣＶＤ−ポリＳｉ層２１の
凸部のみをＲＩＥでエツチングして行う。
エツチングを同時に行いながら平坦化した被着を行うこ
とも可能であるが、ここではＣＶＤ−ポリＳｉ層２１の
凸部のみをＲＩＥでエツチングして行う。
つぎにＣＶＤ−ポリ５ｉＮ２１を酸化して厚さ３００ｎ
ｍの５ｉＣｈ層２２を形成する。
ｍの５ｉＣｈ層２２を形成する。
コノときＣＶＤ−ポ！ＪＳｉＪｉ２１（７）硼素（Ｂ）
カＳｉ基板３に拡散し、ベースコンタクト領域３８Ｃ
が形成される。
カＳｉ基板３に拡散し、ベースコンタクト領域３８Ｃ
が形成される。
第１図（ｆ）において、第２の絶縁層のＣＶＤ−５ｉＯ
２層１６をＨＦでエツチングして除去し、第２の耐酸化
層のＣＶ Ｄ−５ｉＪａ層１５を熱ＨｚＰＯ４でエツチ
ングして除去し、第１の多結晶層のＣＶＤ−ポリＳｉ層
１４と第２の多結晶層のＣＶＤ−ポリＳｉ層１７と１を
ＨＦと硝酸（ＨＮＯ３）の混液でエツチングして除去す
る。
２層１６をＨＦでエツチングして除去し、第２の耐酸化
層のＣＶ Ｄ−５ｉＪａ層１５を熱ＨｚＰＯ４でエツチ
ングして除去し、第１の多結晶層のＣＶＤ−ポリＳｉ層
１４と第２の多結晶層のＣＶＤ−ポリＳｉ層１７と１を
ＨＦと硝酸（ＨＮＯ３）の混液でエツチングして除去す
る。
つぎに第２の導電層として厚さ６００ｎｍのＣＶＤ−ポ
リＳｉ層２３を基板全面に被着し、ＲＩＥによりＣＶＤ
−ポリＳｉ層２３とＣＶ Ｄ−Ｓｉ３Ｎ４層１３をエツ
チングしてエミッタ窓２４を開口する。このときＣＶＤ
−ポリＳｉ層２３は開口部の側壁に残る。
リＳｉ層２３を基板全面に被着し、ＲＩＥによりＣＶＤ
−ポリＳｉ層２３とＣＶ Ｄ−Ｓｉ３Ｎ４層１３をエツ
チングしてエミッタ窓２４を開口する。このときＣＶＤ
−ポリＳｉ層２３は開口部の側壁に残る。
第１図（ｇ）において、バッド５ｉＯｚ層１２をＩＰで
エンチングしてエミッタ領域を開口する。
エンチングしてエミッタ領域を開口する。
その後ＣＶＤ−ポリＳｉ層２５を基板全面に被着し、Ａ
ｓ”をエネルギ１５０ＫｅＶ、ドーズ量Ｉ Ｑ Ｉ Ｓ
ｃ ｍ−２で注入し、パターニングしてエミッタ電極
とし、１０００℃で１０分間のエミッタドライブを行い
エミッタ領域３Ｅを形成する。
ｓ”をエネルギ１５０ＫｅＶ、ドーズ量Ｉ Ｑ Ｉ Ｓ
ｃ ｍ−２で注入し、パターニングしてエミッタ電極
とし、１０００℃で１０分間のエミッタドライブを行い
エミッタ領域３Ｅを形成する。
以上詳細に説明したように本発明によれば、ヘース領域
を機能的に必要十分な大きさまで縮小でき、集積度と動
作速度を向上できるプレーナ型バイポーラトランジスタ
の製造方法が得られる。
を機能的に必要十分な大きさまで縮小でき、集積度と動
作速度を向上できるプレーナ型バイポーラトランジスタ
の製造方法が得られる。
第１図（ａ）乃至（ｇ）は工程順に示した本発明による
バイポーラトランジスタの断面図、 第２図は従来例によるバイポーラトランジスタの断面図
である。 図において、 １はｐ型のＳｉ基板、 ２はｎ゛型埋込層、３はｎ型Ｓ
ｉエピタキシャル成長層、 ３Ｂはベース領域、 ３Ｅはエミッタ領域 ３８Ｃはベースコンタクト領域、 ４は素子分離領域、 ５はベース領域、６はエミッタ領
域、 ７はコレクタ電極引出し領域、 ８はコレクタ電極、 ９はベース電極、１０はエミッ
タ電極、 １１はフィールド絶縁層、１２は第１の絶縁
層でバッド５ｉ０２層、１３は第１の耐酸化層’Ｔ：
ＣＶ Ｄ ５１３Ｎ４層、１４は第１の多結晶層でＣ
ＶＤ−ポリＳｉ層、１５は第２の耐酸化層でＣＶ Ｄ
５ｉＪ４層、１６は第２の絶縁層でＣＶ Ｄ −５ｉ
Ｏ□層、１７は第２の多結晶層でＣＶＤ−ポリＳｉ層、
１８はポリＳｉ酸化層でＳｉＯ□層、 １９は第３の耐酸化層Ｔ： ＣＶ Ｄ ５ｉＪ４層、
２０はフィールド絶縁層でＳｉｎ、層、２１は第１の感
電層でＣＶＤ−ポリＳｉ層、２２はポリＳｉ酸化層でＳ
ｉＯ□層、 ２３は第２の導電層でＣＶＤ−ポリＳｉ層、２４はエミ
ッタ窓、 ２５はエミッタ電極でＣＶＤ−ポリＳｉ層を示す。 草１ 回 ｊｔｆ 腎
バイポーラトランジスタの断面図、 第２図は従来例によるバイポーラトランジスタの断面図
である。 図において、 １はｐ型のＳｉ基板、 ２はｎ゛型埋込層、３はｎ型Ｓ
ｉエピタキシャル成長層、 ３Ｂはベース領域、 ３Ｅはエミッタ領域 ３８Ｃはベースコンタクト領域、 ４は素子分離領域、 ５はベース領域、６はエミッタ領
域、 ７はコレクタ電極引出し領域、 ８はコレクタ電極、 ９はベース電極、１０はエミッ
タ電極、 １１はフィールド絶縁層、１２は第１の絶縁
層でバッド５ｉ０２層、１３は第１の耐酸化層’Ｔ：
ＣＶ Ｄ ５１３Ｎ４層、１４は第１の多結晶層でＣ
ＶＤ−ポリＳｉ層、１５は第２の耐酸化層でＣＶ Ｄ
５ｉＪ４層、１６は第２の絶縁層でＣＶ Ｄ −５ｉ
Ｏ□層、１７は第２の多結晶層でＣＶＤ−ポリＳｉ層、
１８はポリＳｉ酸化層でＳｉＯ□層、 １９は第３の耐酸化層Ｔ： ＣＶ Ｄ ５ｉＪ４層、
２０はフィールド絶縁層でＳｉｎ、層、２１は第１の感
電層でＣＶＤ−ポリＳｉ層、２２はポリＳｉ酸化層でＳ
ｉＯ□層、 ２３は第２の導電層でＣＶＤ−ポリＳｉ層、２４はエミ
ッタ窓、 ２５はエミッタ電極でＣＶＤ−ポリＳｉ層を示す。 草１ 回 ｊｔｆ 腎
Claims (1)
- 半導体基板上に第１の絶縁層と第１の耐酸化層と第１
の多結晶層と第２の耐酸化層と第２の絶縁層とを順次被
着し、トランジスタ形成領域以外の該第２の絶縁層と該
第２の耐酸化層と該第１の多結晶層を除去し、残った該
第２の絶縁層と該第２の耐酸化層と該第１の多結晶層の
パターン側面に第２の多結晶層を被着し、該第２の多結
晶層の表面を酸化し、ついで前記パターンをマスクにし
て該第１の耐酸化層と該第１の絶縁層と該基板の１部を
エッチングし、該第１の耐酸化層と該第１の絶縁層と該
基板の側面に第３の耐酸化層を被着し、該第３の耐酸化
層をマスクにして該基板を酸化し、ついで該第３の耐酸
化層を除去し前記パターンの該基板側面を露出させた後
、該基板に第１の導電層を被着して該第１の導電層と該
基板との電気的接続をとり、該基板を平坦化して該第１
の導電層の表面を酸化し、ついで該第２の絶縁層と該第
２の耐酸化層と該第１の多結晶層を除去した後第２の導
電層を該基板に被着し、該第２の導電層と該第１の耐酸
化層と該第１の絶縁層とにエミッタ窓を開口することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22490684A JPS61102062A (ja) | 1984-10-25 | 1984-10-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22490684A JPS61102062A (ja) | 1984-10-25 | 1984-10-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61102062A true JPS61102062A (ja) | 1986-05-20 |
Family
ID=16821007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22490684A Pending JPS61102062A (ja) | 1984-10-25 | 1984-10-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61102062A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5327412A (en) * | 1990-11-12 | 1994-07-05 | Samsung Electronics Co., Ltd. | Continuous playing apparatus for use in disc player |
-
1984
- 1984-10-25 JP JP22490684A patent/JPS61102062A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5327412A (en) * | 1990-11-12 | 1994-07-05 | Samsung Electronics Co., Ltd. | Continuous playing apparatus for use in disc player |
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