JPS61234563A - バイポ−ラトランジスタの形成方法 - Google Patents
バイポ−ラトランジスタの形成方法Info
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- JPS61234563A JPS61234563A JP60076055A JP7605585A JPS61234563A JP S61234563 A JPS61234563 A JP S61234563A JP 60076055 A JP60076055 A JP 60076055A JP 7605585 A JP7605585 A JP 7605585A JP S61234563 A JPS61234563 A JP S61234563A
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- region
- semiconductor substrate
- oxidation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
１枚のマスクを使用するのみで、埋込絶縁層、ベースコ
ンタクト層、内部ベース領域、エミッタ領域を自己整合
で形成し、トランジスタの動作領域（実際にトランジス
タ作用にあずかる機能領域）内にある内部ベース領域の
側壁よりベース電極を引き出す方法を提案し、高速、高
集積バイポーラトランジスタの形成を可能とする。
ンタクト層、内部ベース領域、エミッタ領域を自己整合
で形成し、トランジスタの動作領域（実際にトランジス
タ作用にあずかる機能領域）内にある内部ベース領域の
側壁よりベース電極を引き出す方法を提案し、高速、高
集積バイポーラトランジスタの形成を可能とする。
本発明は集積度と動作速度の向上を目指したバイポーラ
トランジスタの製造方法に関する。
トランジスタの製造方法に関する。
第３図は従来例によるバイポーラトランジスタの断面図
である。
である。
図において、２１はｐ型の半導体基板、２２ばｎ・型の
高不純物濃度埋込層、２３はｎ型エピタキシャル成長層
でコレクタを構成し、２４はｐ型の素子分離領域、２５
はｐ型の不純物導入層でベースを構成し、２６ばｎ゛型
の不純物導入層でエミッタを構成し、２７はｎ゛型のコ
レクタ電極引出し領域、２８゜、２９．３０は導電層よ
りなり、それぞれコレクタ、ベース、エミッタ電極を構
成し、３１はフィールド絶縁層である。
高不純物濃度埋込層、２３はｎ型エピタキシャル成長層
でコレクタを構成し、２４はｐ型の素子分離領域、２５
はｐ型の不純物導入層でベースを構成し、２６ばｎ゛型
の不純物導入層でエミッタを構成し、２７はｎ゛型のコ
レクタ電極引出し領域、２８゜、２９．３０は導電層よ
りなり、それぞれコレクタ、ベース、エミッタ電極を構
成し、３１はフィールド絶縁層である。
このような構造のトランジスタにおいては、ベース電極
２９とエミッタ電極３０間の絶縁距離を確保するため、
ベース領域２５ばエミッタ領域２６よりかなり大きくし
なければならない。しかしトランジスタ作用にあずかる
動作領域はエミッタ領域２６の直下の領域のみで、それ
以外の領域はべτスミ極引出し用のものであり、その大
きさはできるだけ小さいことが望ましい。
２９とエミッタ電極３０間の絶縁距離を確保するため、
ベース領域２５ばエミッタ領域２６よりかなり大きくし
なければならない。しかしトランジスタ作用にあずかる
動作領域はエミッタ領域２６の直下の領域のみで、それ
以外の領域はべτスミ極引出し用のものであり、その大
きさはできるだけ小さいことが望ましい。
〔発明が解決しようとする問題点〕
従来例によるバイポーラトランジスタにおいては、ベー
ス領域を機能的に必要とする大きさより大きくしなけれ
ばならず、集積度を向上する制約となり、さらに動作速
度を制限するという欠点があった。
ス領域を機能的に必要とする大きさより大きくしなけれ
ばならず、集積度を向上する制約となり、さらに動作速
度を制限するという欠点があった。
上記の問題点の解決は、半導体基板（１）上に耐酸化層
（３）と注入阻止層（４）とを順次被着し、形成しよう
とするトランジスタの動作領域以外の該注入阻止層（４
）と該耐酸化層（３）とを除去する工程と、動作領域上
に残された該注入阻止層（４）をマスクにして、該半導
体基板（１）を構成する物質と結合して絶縁物質を形成
するイオンを該半導体基板（１）に注入し、該半導体基
板（１）内にその表面より隔てて埋め込み絶縁層（１４
）を形成する工程と、該埋め込み絶縁層（１４）上の該
半導体基板（１）に、導電を付与する不純物を導入して
ベースコンタクト層（１５）を形成する工程と、動作領
域上に残された該耐酸化層（３）をマスクにして・該半
導体基板 （１）上にフィールド絶縁層（５）を形成す
る工程と・動作領域上に残された該耐酸化層（３）を除
去して該フィールド絶縁層（５）に開口部（６）を形成
する工程とを有する本発明によるバイポーラトランジス
タの形成方法により達成できる。
（３）と注入阻止層（４）とを順次被着し、形成しよう
とするトランジスタの動作領域以外の該注入阻止層（４
）と該耐酸化層（３）とを除去する工程と、動作領域上
に残された該注入阻止層（４）をマスクにして、該半導
体基板（１）を構成する物質と結合して絶縁物質を形成
するイオンを該半導体基板（１）に注入し、該半導体基
板（１）内にその表面より隔てて埋め込み絶縁層（１４
）を形成する工程と、該埋め込み絶縁層（１４）上の該
半導体基板（１）に、導電を付与する不純物を導入して
ベースコンタクト層（１５）を形成する工程と、動作領
域上に残された該耐酸化層（３）をマスクにして・該半
導体基板 （１）上にフィールド絶縁層（５）を形成す
る工程と・動作領域上に残された該耐酸化層（３）を除
去して該フィールド絶縁層（５）に開口部（６）を形成
する工程とを有する本発明によるバイポーラトランジス
タの形成方法により達成できる。
本発明によれば、フォトマスクを用いた通常のりソゲラ
フイエ程によりパターニングして、基板の動作領域上に
のみ、耐酸化層３と注入阻止層４を順次被着し、この後
の工程はパターニングされたこれらの層に自己整合させ
て行う。
フイエ程によりパターニングして、基板の動作領域上に
のみ、耐酸化層３と注入阻止層４を順次被着し、この後
の工程はパターニングされたこれらの層に自己整合させ
て行う。
すなわち、
（１） 注入阻止層４をマスクにしてイオン注入によ
り埋め込み絶縁層１４と、 （２） この層の上部の半導体基板１にベース領域と
同じ導電型の不純物を濃くドープしてベースコンタクト
層１５と、 （３） 耐酸化層３をマスクにして熱酸化によりフィ
ールド酸化膜５とを形成し、 （４） 耐酸化層３を除去してフィールド酸化膜５に
開口部６を形成して、ここより不純物を導入して内部ベ
ース領域１６を形成し、 （５）つぎに、開口部６より不純物を導入してエミッタ
領域１７を形成する。
り埋め込み絶縁層１４と、 （２） この層の上部の半導体基板１にベース領域と
同じ導電型の不純物を濃くドープしてベースコンタクト
層１５と、 （３） 耐酸化層３をマスクにして熱酸化によりフィ
ールド酸化膜５とを形成し、 （４） 耐酸化層３を除去してフィールド酸化膜５に
開口部６を形成して、ここより不純物を導入して内部ベ
ース領域１６を形成し、 （５）つぎに、開口部６より不純物を導入してエミッタ
領域１７を形成する。
以上のように１枚のフォトマスクを使用するのみで上記
の５工程は自己整合により行う。
の５工程は自己整合により行う。
上記の工程を経ることにより、ベースコンタクト層１５
を内部ベース領域１６の側壁より引出すことができ、ベ
ース領域を必要最低限度に小さく形成することができる
。
を内部ベース領域１６の側壁より引出すことができ、ベ
ース領域を必要最低限度に小さく形成することができる
。
また、自己整合により各工程のパターニング精度がよ（
なり、しかもベース領域を小さく形成できるため、トラ
ンジスタの高集積化、高速化が可能となる。
なり、しかもベース領域を小さく形成できるため、トラ
ンジスタの高集積化、高速化が可能となる。
第１図（１）乃至（３）は工程順に示した本発明による
バイポーラトランジスタの断面図である。
バイポーラトランジスタの断面図である。
第１図（１）において、１は半導体基板で、１１はｐ型
の珪素（Ｓｉ）基板、１２はｎ゛型埋込層で砒素イオン
（Ａｓ”）をエネルギ６０ＫｅＶ 、ドーズ量ＩＱ１６
ｃｍ−２で注入して形成し、１３は厚さ１μｍのｎ型Ｓ
ｔエピタキシャル成長層である。
の珪素（Ｓｉ）基板、１２はｎ゛型埋込層で砒素イオン
（Ａｓ”）をエネルギ６０ＫｅＶ 、ドーズ量ＩＱ１６
ｃｍ−２で注入して形成し、１３は厚さ１μｍのｎ型Ｓ
ｔエピタキシャル成長層である。
つぎにパッドの絶縁層として厚さ５０ｎｍの二酸化珪素
（ＳｉＯｚ）層２、耐酸化層として化学気相成長（ＣＶ
Ｄ）による厚さ１５０ｎｍの窒化珪素（ＳｉＪ＊）層３
、注入阻止層としてＣＶＤによる厚さ１〜１．５μｍの
燐珪酸ガラス（Ｐ Ｓ Ｇ）層４を順次被着する。
（ＳｉＯｚ）層２、耐酸化層として化学気相成長（ＣＶ
Ｄ）による厚さ１５０ｎｍの窒化珪素（ＳｉＪ＊）層３
、注入阻止層としてＣＶＤによる厚さ１〜１．５μｍの
燐珪酸ガラス（Ｐ Ｓ Ｇ）層４を順次被着する。
被着条件はつぎのとおりである。
パッドＳｉｎｇは１０００℃の乾燥酸素（０□）中で熱
酸化を行う。
酸化を行う。
ＣＶ Ｄ ５ｉｓＮｎはモノシラン（ＳｉＨ，、）と
アンモニ′ アＣＮＨ＋）の混合ガスをｌ Ｔｏｒｒに
減圧して８００〜９００℃で熱分解して被着する。
アンモニ′ アＣＮＨ＋）の混合ガスをｌ Ｔｏｒｒに
減圧して８００〜９００℃で熱分解して被着する。
ＣＶＤ−ＰＳＧは５ｉＨｅとフォスヒン（ｐｕｚ）と酸
素（０□）の混合ガスを３００Ｔｏｒｒに減圧して４０
０℃で熱分解して被着する。
素（０□）の混合ガスを３００Ｔｏｒｒに減圧して４０
０℃で熱分解して被着する。
つぎに、通常のりソゲラフイエ程により、動作領域に被
着されたレジストパターンをマスクにしてＰＳＧ層４と
、ＳｉＨ４層３をリアクティブイオンエツチング（ＲＩ
Ｂ）により除去し、動作領域上にのみこれらの層を残
す。
着されたレジストパターンをマスクにしてＰＳＧ層４と
、ＳｉＨ４層３をリアクティブイオンエツチング（ＲＩ
Ｂ）により除去し、動作領域上にのみこれらの層を残
す。
５ｉ（ｈ−あるいは５ｉＪａのＲＩＥの条件はいずれも
、エツチングガスとしてトリフロロメタン（ＣＨＦ３）
を０．０５Ｔｏｒｒに減圧して周波数１３．５６ ＭＨ
ｚの電力１００−を印加してエツチングする。
、エツチングガスとしてトリフロロメタン（ＣＨＦ３）
を０．０５Ｔｏｒｒに減圧して周波数１３．５６ ＭＨ
ｚの電力１００−を印加してエツチングする。
つぎに、動作領域上のＰＳＧ層４と、ＳｉＨ４層３をマ
スクにして酸素イオン（０゛）を基板１丙に注入して、
基板１の表面より離れて埋込絶縁層１４を形成する。
スクにして酸素イオン（０゛）を基板１丙に注入して、
基板１の表面より離れて埋込絶縁層１４を形成する。
０１の注入条件はエネルギ２００ＫｅＶ、ドーズ量ＩＱ
＋１１Ｃ「２で注入し、窒素（Ｎ２）中で１０００〜１
１００℃でアニールする。
＋１１Ｃ「２で注入し、窒素（Ｎ２）中で１０００〜１
１００℃でアニールする。
第１図（２）において、動作領域上のＰＳＧ層４とＳｉ
Ｊ＊ １ｍ ３をマスクにして硼素イオン（Ｂ”）を埋
込絶縁層１４上の半導体基板１に注入して、ベースコン
タクト層１５を形成する。この工程はＰＳＧ層４を除去
して行ってもよい。
Ｊ＊ １ｍ ３をマスクにして硼素イオン（Ｂ”）を埋
込絶縁層１４上の半導体基板１に注入して、ベースコン
タクト層１５を形成する。この工程はＰＳＧ層４を除去
して行ってもよい。
Ｂ＋の注入条件はエネルギ３０ ＫｅＶ、ドーズ量１０
” ｃｍ−”で注入する。
” ｃｍ−”で注入する。
つぎに、ＰＳＧ層４を除去し、Ｓｉ３Ｎ、層３をマスク
にして熱酸化し、動作領域を画定するフィールド絶縁層
として厚さ３００ｎｍのＳｉＯ□層５を形成する。
にして熱酸化し、動作領域を画定するフィールド絶縁層
として厚さ３００ｎｍのＳｉＯ□層５を形成する。
酸化条件は９００℃のウェット０□中で熱酸化を行う。
第１図（３）において、動作領域上のＳｉＨ４層３を熱
燐酸（Ｈ：１ＰＯ４，）でエツチングして除去し、フィ
ールド絶縁層のＳｉＯｚ層５にベース、およびエミッタ
領域を形成するときにドープするための開口部６を形成
する。
燐酸（Ｈ：１ＰＯ４，）でエツチングして除去し、フィ
ールド絶縁層のＳｉＯｚ層５にベース、およびエミッタ
領域を形成するときにドープするための開口部６を形成
する。
つぎに、フィールド絶縁層のＳｉ０２層５をマスクにし
て開口部６より、硼素イオン（Ｂつをエネルギ３０Ｋｅ
Ｖ 、ドーズ量１０”ｃｍ−”で注入して、内部ベース
領域１６を形成する。
て開口部６より、硼素イオン（Ｂつをエネルギ３０Ｋｅ
Ｖ 、ドーズ量１０”ｃｍ−”で注入して、内部ベース
領域１６を形成する。
つぎにエミッタ形成のため、パッド５ｉＯｚ！２を弗酸
（ＨＦ）でエツチングして基板工を露出し、砒素（Ａｓ
）を１０”ｃｍ−’を導入した厚さ６００ｎｍのＣＶＤ
による多結晶珪素（ポリ５ｉ）１１７を基板全面に被着
し、パターニングにより動作領域上にのみ残してエミッ
タ電極７Ｅとする。
（ＨＦ）でエツチングして基板工を露出し、砒素（Ａｓ
）を１０”ｃｍ−’を導入した厚さ６００ｎｍのＣＶＤ
による多結晶珪素（ポリ５ｉ）１１７を基板全面に被着
し、パターニングにより動作領域上にのみ残してエミッ
タ電極７Ｅとする。
あるいは、アンドープのＣＶＤ−ポリＳｉ層７′を基板
全面に被着し、Ａｇ３をエネルギ１５０にｅＬ ドーズ
量１０＋ｓｃｍ−ｚで注入し、パターニングしてエミッ
タ電極７′＾とする。
全面に被着し、Ａｇ３をエネルギ１５０にｅＬ ドーズ
量１０＋ｓｃｍ−ｚで注入し、パターニングしてエミッ
タ電極７′＾とする。
ＣＶＤ−ポリＳｉの被着条件は、ＳｉＨ４ガスをＩＴｏ
ｒｒに減圧して、６００″Ｃで熱分解して行う。
ｒｒに減圧して、６００″Ｃで熱分解して行う。
つぎに、１０００°Ｃでエミッタドライブを行いエミッ
タ領域１７を形成する。
タ領域１７を形成する。
以上でトランジスタの主要部の形成を終わり、この後は
通常の工程によりベース電極、コレクタ電極を引出す。
通常の工程によりベース電極、コレクタ電極を引出す。
第２図は本発明による電極引出し方法を用いたバイポー
ラトランジスタの断面図である。
ラトランジスタの断面図である。
図において、１１１は半導体基板でｐ型Ｓｉ基板、１１
２はｎ１型の埋込層、１１３はｎ型のコレクタ領域、１
１４はＳｉＯ□層、１１５はベース電極引出し用のベー
スコンタクト領域でポリＳｉよりなる導電層、１１６は
ｐ型のベース領域、１１７はｎ型のエミッタ領域、１１
８ばｎ“型のコレクタコンタクト領域、１１９はｐ型の
素子分離領域、１０５はＳｉＯ□層、１０７ＡばポリＳ
ｉよりなるエミッタ電極、１０８Ｂはベース電極、１０
８Ｃはコレクタ電極である。
２はｎ１型の埋込層、１１３はｎ型のコレクタ領域、１
１４はＳｉＯ□層、１１５はベース電極引出し用のベー
スコンタクト領域でポリＳｉよりなる導電層、１１６は
ｐ型のベース領域、１１７はｎ型のエミッタ領域、１１
８ばｎ“型のコレクタコンタクト領域、１１９はｐ型の
素子分離領域、１０５はＳｉＯ□層、１０７ＡばポリＳ
ｉよりなるエミッタ電極、１０８Ｂはベース電極、１０
８Ｃはコレクタ電極である。
この構造においては、ベース領域１１６の側面より、ベ
ースコンタクト領域１１５が引き出されている。
ースコンタクト領域１１５が引き出されている。
実施例では、埋込絶縁層の形成に０゛の注入を用いたが
、窒素イオン（Ｎ゛）の注入を用いても同様の効果が得
られる。
、窒素イオン（Ｎ゛）の注入を用いても同様の効果が得
られる。
以上詳細に説明したように本発明によれば、ベース領域
を機能的に必要十分な大きさまで縮小でき、集積度と動
作速度を向上できるブレーナ型バイポーラトランジスタ
の精度のよい製造方法が得られる。
を機能的に必要十分な大きさまで縮小でき、集積度と動
作速度を向上できるブレーナ型バイポーラトランジスタ
の精度のよい製造方法が得られる。
第１図（１１乃至（３）は工程順に示した本発明による
バイポーラトランジスタの主要部の断面図、第２図は本
発明による電極引出し方法を用いたバイポーラトランジ
スタの断面図、 第３図は従来例によるバイポーラトランジスタの断面図
である。 図において、 １は半導体基板、 １１はｐ型Ｓｔ基板、 １２ははｎ＋型埋込層、 １３はｎ型Ｓｔエピタキシャル成長層、１４は埋込絶縁
層、 １５はベースコンタクト層、 １６はベース領域、 １７はエミッタ領域、 ２はパッド５ｔＯｚ層、 ３は耐酸化層テＣＶ Ｄ ５ｉ３Ｎａ層、４は注入阻
止層でｐｓｃ層、 ５はフィールド絶縁層でＳｉ０２層、 ６は開口部、 ７Ａはエミッタ電極ＣＶＤ−ポリＳｉ層である。 ４、 Ｐβｑ １０７１４、 エミ、９１電オ司オ （ＭすＳＬ）卆
賑モｑ月ドシるバイ工・−ラドｉ＞ジ１！ｈｌｆｒ＃Ｔ
ｆｌ堤釆イず’Ｉｔ；ｓ６ベ゛１ポーラ′ト７ンジスｙ
ｔ狛酌１ｄ峯３１！ｒ
バイポーラトランジスタの主要部の断面図、第２図は本
発明による電極引出し方法を用いたバイポーラトランジ
スタの断面図、 第３図は従来例によるバイポーラトランジスタの断面図
である。 図において、 １は半導体基板、 １１はｐ型Ｓｔ基板、 １２ははｎ＋型埋込層、 １３はｎ型Ｓｔエピタキシャル成長層、１４は埋込絶縁
層、 １５はベースコンタクト層、 １６はベース領域、 １７はエミッタ領域、 ２はパッド５ｔＯｚ層、 ３は耐酸化層テＣＶ Ｄ ５ｉ３Ｎａ層、４は注入阻
止層でｐｓｃ層、 ５はフィールド絶縁層でＳｉ０２層、 ６は開口部、 ７Ａはエミッタ電極ＣＶＤ−ポリＳｉ層である。 ４、 Ｐβｑ １０７１４、 エミ、９１電オ司オ （ＭすＳＬ）卆
賑モｑ月ドシるバイ工・−ラドｉ＞ジ１！ｈｌｆｒ＃Ｔ
ｆｌ堤釆イず’Ｉｔ；ｓ６ベ゛１ポーラ′ト７ンジスｙ
ｔ狛酌１ｄ峯３１！ｒ
Claims (1)
- 【特許請求の範囲】 半導体基板（１）上に耐酸化層（３）と注入阻止層（４
）とを順次被着し、形成しようとするトランジスタの動
作領域以外の該注入阻止層（４）と該耐酸化層（３）と
を除去する工程と、 動作領域上に残された該注入阻止層（４）をマスクにし
て、該半導体基板（１）を構成する物質と結合して絶縁
物質を形成するイオンを該半導体基板（１）に注入し、
該半導体基板（１）内にその表面より隔てて埋め込み絶
縁層（１４）を形成する工程と、該埋め込み絶縁層（１
４）上の該半導体基板（１）に、導電性を付与する不純
物を導入してベースコンタクト層（１５）を形成する工
程と、 動作領域上に残された該耐酸化層（３）をマスクにして
、該半導体基板（１）上にフィールド絶縁層（５）を形
成する工程と、 動作領域上に残された該耐酸化層（３）を除去して該フ
ィールド絶縁層（５）に開口部（６）を形成する工程 とを有することを特徴とするバイポーラトランジスタの
形成方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60076055A JPS61234563A (ja) | 1985-04-10 | 1985-04-10 | バイポ−ラトランジスタの形成方法 |
| KR1019860002680A KR890004973B1 (ko) | 1985-04-10 | 1986-04-09 | 자기정합된 바이폴라트랜지스터의 제조방법 |
| EP86302631A EP0199497B1 (en) | 1985-04-10 | 1986-04-09 | Process for fabricating a self-aligned bipolar transistor |
| DE8686302631T DE3683183D1 (de) | 1985-04-10 | 1986-04-09 | Verfahren zum herstellen eines selbtsausrichtenden bipolartransistors. |
| US06/850,054 US4698127A (en) | 1985-04-10 | 1986-04-10 | Process for fabricating a self-aligned bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60076055A JPS61234563A (ja) | 1985-04-10 | 1985-04-10 | バイポ−ラトランジスタの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61234563A true JPS61234563A (ja) | 1986-10-18 |
Family
ID=13594089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60076055A Pending JPS61234563A (ja) | 1985-04-10 | 1985-04-10 | バイポ−ラトランジスタの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61234563A (ja) |
-
1985
- 1985-04-10 JP JP60076055A patent/JPS61234563A/ja active Pending
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