JPS61102063A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61102063A JPS61102063A JP22490784A JP22490784A JPS61102063A JP S61102063 A JPS61102063 A JP S61102063A JP 22490784 A JP22490784 A JP 22490784A JP 22490784 A JP22490784 A JP 22490784A JP S61102063 A JPS61102063 A JP S61102063A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積度と動作速度の向上を目指したバイポーラ
トランジスタの製造方法に関する。
トランジスタの製造方法に関する。
第２図は従来例によるバイポーラトランジスタの断面図
である。
である。
図において、１はｐ型の半導体基板、２はｎ＋型の高不
純物濃度埋込層、３はｎ型エピタキシャル成長層でコレ
クタを構成し、４はｐ型の素子分離領域、５はｐ型の不
純物導入層でベースを構成し、６はｎ型の不純物導入層
でエミッタを構成し、７はｎ゛型のコレクタ電極引出し
領域、８．９゜１０は導電層よりなり、それぞれコレク
タ、ベース、エミッタ電極を構成し、１１はフィールド
絶縁層である。
純物濃度埋込層、３はｎ型エピタキシャル成長層でコレ
クタを構成し、４はｐ型の素子分離領域、５はｐ型の不
純物導入層でベースを構成し、６はｎ型の不純物導入層
でエミッタを構成し、７はｎ゛型のコレクタ電極引出し
領域、８．９゜１０は導電層よりなり、それぞれコレク
タ、ベース、エミッタ電極を構成し、１１はフィールド
絶縁層である。
このような構造のトランジスタにおいては、ベース電極
９とエミッタ電極１０間の絶縁距離を確保するため、ベ
ース領域５はエミッタ領域６よりかなり大きくしなけれ
ばならない。しかしトランジスタ作用にあずかる活性領
域はエミッタ領域６の直下の領域のみで、それ以外の領
域はベース電極引出し用のものであり、その大きさはで
きるだけ小さいことが望ましい。
９とエミッタ電極１０間の絶縁距離を確保するため、ベ
ース領域５はエミッタ領域６よりかなり大きくしなけれ
ばならない。しかしトランジスタ作用にあずかる活性領
域はエミッタ領域６の直下の領域のみで、それ以外の領
域はベース電極引出し用のものであり、その大きさはで
きるだけ小さいことが望ましい。
従来例によるプレーナ型バイポーラトランジスタにおい
ては、ベース領域を機能的に必要とする大きさより大き
くしなければならず、集積度を向上する制約となり、さ
らに動作速度を制限するという欠点があった。
ては、ベース領域を機能的に必要とする大きさより大き
くしなければならず、集積度を向上する制約となり、さ
らに動作速度を制限するという欠点があった。
上記の問題点の解決は、半導体基板上のトランジスタ形
成領域に第１の絶縁層と第１の耐酸化層と第２の絶縁層
とを順次被着してなる複合層を形成し、該複合層の側面
に第２の耐酸化層を被着し、該第２の耐酸化層をマスク
にして該基板を酸化し、ついで該第？の耐酸化層を除去
し、該第１の耐酸化層と該第１の絶縁層とをサイドエツ
チングしてトランジスタ形成領域内周部で該基板を露出
させた後、該基板に第１の導電層を被着し、ついで第２
の絶縁層を除去した後該基板に第２の導電層を被着し、
該第２の導電層と該第１の耐酸化層と該第りの絶縁層と
にエミッタ窓を開口する本発明による半導体装置の製造
方法により達成することができる。
成領域に第１の絶縁層と第１の耐酸化層と第２の絶縁層
とを順次被着してなる複合層を形成し、該複合層の側面
に第２の耐酸化層を被着し、該第２の耐酸化層をマスク
にして該基板を酸化し、ついで該第？の耐酸化層を除去
し、該第１の耐酸化層と該第１の絶縁層とをサイドエツ
チングしてトランジスタ形成領域内周部で該基板を露出
させた後、該基板に第１の導電層を被着し、ついで第２
の絶縁層を除去した後該基板に第２の導電層を被着し、
該第２の導電層と該第１の耐酸化層と該第りの絶縁層と
にエミッタ窓を開口する本発明による半導体装置の製造
方法により達成することができる。
〔作用］
本発明によれば、ベースコンタクトをエミッタ領域より
わずかに間隔をおいて、その周辺に形成されたベースコ
ンタクト６Ｎ域より導電層を用いて引き出すことにより
、ベース領域を小さく形成することができる。
わずかに間隔をおいて、その周辺に形成されたベースコ
ンタクト６Ｎ域より導電層を用いて引き出すことにより
、ベース領域を小さく形成することができる。
第１図（ａｌ乃至（ｉ）は工程順に示した本発明による
バイポーラトランジスタの断面図である。
バイポーラトランジスタの断面図である。
第１図（ａｌにおいて、１はｐ型の珪素（Ｓｉ）基板、
２はｎ゛型埋込層で砒素イオン（Ａｓ”）をエネルギ６
０ＫｅＶ 、ドーズ量１０”ｃｍ−”で注入して形成し
、３は厚さ２μｍのｎ型Ｓｉエピタキシャル成長層、３
Ｂはベース領域で硼素イオン（Ｂ゛）をエネルギ６０Ｋ
ｅＶ ｓ ドーズ１１０”ｃｍ−”で注入して形成す
る。
２はｎ゛型埋込層で砒素イオン（Ａｓ”）をエネルギ６
０ＫｅＶ 、ドーズ量１０”ｃｍ−”で注入して形成し
、３は厚さ２μｍのｎ型Ｓｉエピタキシャル成長層、３
Ｂはベース領域で硼素イオン（Ｂ゛）をエネルギ６０Ｋ
ｅＶ ｓ ドーズ１１０”ｃｍ−”で注入して形成す
る。
つぎに第１の絶縁層として厚さ５０ｎｍのパッド二酸化
珪素（ＳｉＯ□）層１２、第１の耐酸化層として化学気
相成長（ＣＶ Ｄ）による厚さ２００ｎｍの窒化珪素（
ＳｉＪ４）層１３、第２の絶縁層としてＣＶＤによる厚
さ６００ｎｍのＳｉ０２層１４を順次被着する。
珪素（ＳｉＯ□）層１２、第１の耐酸化層として化学気
相成長（ＣＶ Ｄ）による厚さ２００ｎｍの窒化珪素（
ＳｉＪ４）層１３、第２の絶縁層としてＣＶＤによる厚
さ６００ｎｍのＳｉ０２層１４を順次被着する。
被着条件はつぎのとおりである。
パッドＳｉＯ□は１０００℃で７０分間乾燥酸素（０□
）中で熱酸化を行う。
）中で熱酸化を行う。
ＣＶ Ｄ−５ｔＪａはモノシラン（Ｓｉｌｔ）とアンモ
ニア（ＮＨ３）の混合ガスをｌ Ｔｏｒｒに減圧して８
００〜９００℃で熱分解して被着する。
ニア（ＮＨ３）の混合ガスをｌ Ｔｏｒｒに減圧して８
００〜９００℃で熱分解して被着する。
ＣＶ Ｄ−５ｉＯ□は５ｉＨｎと酸素（０□）の混合ガ
スを３００Ｔｏｒｒに減圧して４００°Ｃで熱分解して
被着する。
スを３００Ｔｏｒｒに減圧して４００°Ｃで熱分解して
被着する。
第１図（ｂ）において、通常のりソゲラフイエ程により
、トランジスタ形成領域に被着されたレジストパターン
をマスクにしてＣＶ Ｄ −５ｉＯ□層１４と、ＣＶ
Ｄ−ｓｉＪ４層１３と、パッドＳｉＯ□Ｎ１２をリアク
ティブイオンエツチング（ＲＩＥ）により、基板上に’
ＣＶ Ｄ Ｓｉｌｔ層１４と、ＣＶ Ｄ ５ｉＪ４
層１３と、パッドＳｉＯ□層１２とよりなる複合層の凸
部を形成する。
、トランジスタ形成領域に被着されたレジストパターン
をマスクにしてＣＶ Ｄ −５ｉＯ□層１４と、ＣＶ
Ｄ−ｓｉＪ４層１３と、パッドＳｉＯ□Ｎ１２をリアク
ティブイオンエツチング（ＲＩＥ）により、基板上に’
ＣＶ Ｄ Ｓｉｌｔ層１４と、ＣＶ Ｄ ５ｉＪ４
層１３と、パッドＳｉＯ□層１２とよりなる複合層の凸
部を形成する。
つぎに基板全面に第２の耐酸化層として厚さ１１００ｎ
のＣＶ Ｄ ５ｉＪａ層１５を被着し、ＲＩ−Ｅによ
りエツチングして前記凸部の側壁にのみ残す。
のＣＶ Ｄ ５ｉＪａ層１５を被着し、ＲＩ−Ｅによ
りエツチングして前記凸部の側壁にのみ残す。
５ｘＯｚ−、あるいはＳｉ３Ｎ４のＲＩＥの条件はいず
れも、エツチングガスとしてトリフロロメタン（Ｃ）Ｈ
Ｆ３）を０．０５Ｔｏｒｒに減圧して周波数１３．５６
ＭＨｚの電力１００Ｗを印加してエツチングする。
れも、エツチングガスとしてトリフロロメタン（Ｃ）Ｈ
Ｆ３）を０．０５Ｔｏｒｒに減圧して周波数１３．５６
ＭＨｚの電力１００Ｗを印加してエツチングする。
ＲＩＥは垂直方向のみにエツチングが進む異方性エツチ
ングのため、段差部を覆った被膜は側壁部を残してその
他の部分を除去できる。
ングのため、段差部を覆った被膜は側壁部を残してその
他の部分を除去できる。
第１図［Ｃ１において、前記凸部の側壁に残った第２の
耐酸化層のＳｉ３Ｎ４ Ｆ！１５をマスクにして酸化し
、トランジスタ領域を画定するフィールド絶縁層として
厚さ３００ｎｍのＳｉＯ□層１６全１６する。
耐酸化層のＳｉ３Ｎ４ Ｆ！１５をマスクにして酸化し
、トランジスタ領域を画定するフィールド絶縁層として
厚さ３００ｎｍのＳｉＯ□層１６全１６する。
酸化条件は９００℃で３００分間ウェット０□中で熱酸
化を行う。
化を行う。
第１図（ｄ）において、前記凸部の側壁に残った第２の
耐酸化層の５ｉＪ４層１５を熱燐酸（Ｈ：＋ＰＯａ）で
エツチングして除去し、さらに第１の耐酸化層の５ｉＪ
４層１３を３００ｎｍサイドエツチングする。
耐酸化層の５ｉＪ４層１５を熱燐酸（Ｈ：＋ＰＯａ）で
エツチングして除去し、さらに第１の耐酸化層の５ｉＪ
４層１３を３００ｎｍサイドエツチングする。
つぎに薄いバッド５ｉＯｚ層１２を弗酸（ＨＦ）で工・
ノチングして基板のベース領域３Ｂを露出する。
ノチングして基板のベース領域３Ｂを露出する。
第１図（ｅ）において、第１の導電層として硼素（Ｂ）
を１０”ｃｍ−’を導入した厚さ６００ｎｍのＣＶＤに
よる多結晶珪素（ポリＳｉ）層１７を基板全面に被着す
る。
を１０”ｃｍ−’を導入した厚さ６００ｎｍのＣＶＤに
よる多結晶珪素（ポリＳｉ）層１７を基板全面に被着す
る。
ＣＶＤ−ポリＳｉの被着条件は、ＳｉＨ，ガスをＩＴｏ
ｒｒに減圧して、６００℃で熱分解して行う。
ｒｒに減圧して、６００℃で熱分解して行う。
第１図（［１において、ＣＶＤ−ポリＳｉ層１７の凸部
のみエツチングして基板を平坦にする。
のみエツチングして基板を平坦にする。
エツチングはバイアススパッタによりポリＳｉを堆積と
エツチングを同時に行いながら平坦化した被着を行うこ
とも可能であるが、ここではＣＶＤ−ポリＳｉ層１７の
凸部のみをＲＩＥでエツチングする。
エツチングを同時に行いながら平坦化した被着を行うこ
とも可能であるが、ここではＣＶＤ−ポリＳｉ層１７の
凸部のみをＲＩＥでエツチングする。
ポリＳｉのＲＩＥ条件は、０□を０．０５Ｔｏｒｒに減
圧して周波数１３．５６ Ｍｌｌｚの電力１００−を印
加してエツチングする。
圧して周波数１３．５６ Ｍｌｌｚの電力１００−を印
加してエツチングする。
第１図（ｇｌにおいて、第２の絶縁層のＣＶＤ−５ｉＯ
ｚ層１４をＨＦでエツチングして除去し、ＣＶＤ−ポリ
Ｓｉ層１７を酸化して厚さ３００ｎｍのＳｉＯ□層１８
層形８する。
ｚ層１４をＨＦでエツチングして除去し、ＣＶＤ−ポリ
Ｓｉ層１７を酸化して厚さ３００ｎｍのＳｉＯ□層１８
層形８する。
この時ＣＶＤ−ポリ５ｉＪｉ１７の硼素（Ｂ）がＳｉ基
板３に拡散し、ベースコンタクト領域３８Ｃが形成され
る。
板３に拡散し、ベースコンタクト領域３８Ｃが形成され
る。
第１図（ｈ）において、第２の導電層として厚さ６００
ｎｍのＣＶＤ−ポリＳｉ層１９を基板全面に被着し、Ｒ
ＩＨによりＣＶＤ−ポリ５ｉＦ１９とＣＶＤ−５ｉ３
Ｎ４層１３をエツチングしてエミッタ窓２０を開口する
。このときＣＶＤ−ポリ５ｉＪｉｉ１９は開口部の側壁
に残る。
ｎｍのＣＶＤ−ポリＳｉ層１９を基板全面に被着し、Ｒ
ＩＨによりＣＶＤ−ポリ５ｉＦ１９とＣＶＤ−５ｉ３
Ｎ４層１３をエツチングしてエミッタ窓２０を開口する
。このときＣＶＤ−ポリ５ｉＪｉｉ１９は開口部の側壁
に残る。
第１図（ｉｌにおいて、パッドＳｉ０ｇ層１２をＨＦで
エツチングしてエミッタ領域を開口する。
エツチングしてエミッタ領域を開口する。
その後ＣＶＤ−ポリＳｉ層２０を基板全面に被着し、Ａ
ｓ”をエネルギ１５０ＫｅＶ、ドーズｆｆｉｌｏ１Ｓｃ
ｍ−２で注入し、バターニングしてエミッタ電極とし、
１０００°Ｃで１０分間のエミッタドライブを行いエミ
ッタ領域３Ｅを形成する。
ｓ”をエネルギ１５０ＫｅＶ、ドーズｆｆｉｌｏ１Ｓｃ
ｍ−２で注入し、バターニングしてエミッタ電極とし、
１０００°Ｃで１０分間のエミッタドライブを行いエミ
ッタ領域３Ｅを形成する。
以上詳細に説明したように本発明によれば、ベース領域
を機能的に必要十分な大きさまで縮小でき、集積度と動
作速度を向上できるブレーナ型バイポーラトランジスタ
の製造方法が得られる。
を機能的に必要十分な大きさまで縮小でき、集積度と動
作速度を向上できるブレーナ型バイポーラトランジスタ
の製造方法が得られる。
第１図（ａｌ乃至（ｉｌは工程順に示した本発明による
バイポーラトランジスタの断面図、 第２図は従来例によるバイポーラトランジスタの断面図
である。 図において、 １はｐ型のＳｉ基板、 ２はｎ１型埋込層、３はｎ型Ｓ
ｔエピタキシャル成長層、 ３Ｂはベース領域、 ３Ｅはエミッタ領域 ３８Ｃはベースコンタクト領域、 ４は素子分離領域、 ５はベース領域、６はエミッタ領
域、 ７はコレクタ電極引出し領域、 ８はコレクタ電極、 ９はペース電極、１０はエミッタ
電極、 １１はフィールド絶縁層、１２は第１の絶縁層
でバッドＳｉＯ□層、１３は第１の耐酸化層でＣＶＤ−
３ｉ３Ｎ４Ｎ、１４は第２の絶縁層でＣＶＤ −５ｉＯ
□層、１５は第２の耐酸化層テＣＶ Ｄ ５ｉＪ４層
、１６はフィールド絶縁層でＳｉＯ□層、１７は第１の
導電層でＣＶＤ−ポリ晶Ｓｉ層、工８はポリＳｉ酸化層
でＳｉＯ□層、 １９は第２の導電層でＣＶＤ−ポリＳｉ層、２０はエミ
ッタ窓、 ２１はエミッタ電極でＣＶＤ−ポリＳｉ層を示す。 第１ 回 革２ じ
バイポーラトランジスタの断面図、 第２図は従来例によるバイポーラトランジスタの断面図
である。 図において、 １はｐ型のＳｉ基板、 ２はｎ１型埋込層、３はｎ型Ｓ
ｔエピタキシャル成長層、 ３Ｂはベース領域、 ３Ｅはエミッタ領域 ３８Ｃはベースコンタクト領域、 ４は素子分離領域、 ５はベース領域、６はエミッタ領
域、 ７はコレクタ電極引出し領域、 ８はコレクタ電極、 ９はペース電極、１０はエミッタ
電極、 １１はフィールド絶縁層、１２は第１の絶縁層
でバッドＳｉＯ□層、１３は第１の耐酸化層でＣＶＤ−
３ｉ３Ｎ４Ｎ、１４は第２の絶縁層でＣＶＤ −５ｉＯ
□層、１５は第２の耐酸化層テＣＶ Ｄ ５ｉＪ４層
、１６はフィールド絶縁層でＳｉＯ□層、１７は第１の
導電層でＣＶＤ−ポリ晶Ｓｉ層、工８はポリＳｉ酸化層
でＳｉＯ□層、 １９は第２の導電層でＣＶＤ−ポリＳｉ層、２０はエミ
ッタ窓、 ２１はエミッタ電極でＣＶＤ−ポリＳｉ層を示す。 第１ 回 革２ じ
Claims (1)
- 半導体基板上のトランジスタ形成領域に第１の絶縁層
と第１の耐酸化層と第２の絶縁層とを順次被着してなる
複合層を形成し、該複合層の側面に第２の耐酸化層を被
着し、該第２の耐酸化層をマスクにして該基板を酸化し
、ついで該第２の耐酸化層を除去し、該第１の耐酸化層
と該第１の絶縁層とをサイドエッチングしてトランジス
タ形成領域内周部で該基板を露出させた後、該基板に第
１の導電層を被着し、ついで第２の絶縁層を除去した後
該基板に第２の導電層を被着し、該第２の導電層と該第
１の耐酸化層と該第１の絶縁層とにエミッタ窓を開口す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22490784A JPS61102063A (ja) | 1984-10-25 | 1984-10-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22490784A JPS61102063A (ja) | 1984-10-25 | 1984-10-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61102063A true JPS61102063A (ja) | 1986-05-20 |
Family
ID=16821023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22490784A Pending JPS61102063A (ja) | 1984-10-25 | 1984-10-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61102063A (ja) |
-
1984
- 1984-10-25 JP JP22490784A patent/JPS61102063A/ja active Pending
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