JPH02138748A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02138748A JPH02138748A JP16934189A JP16934189A JPH02138748A JP H02138748 A JPH02138748 A JP H02138748A JP 16934189 A JP16934189 A JP 16934189A JP 16934189 A JP16934189 A JP 16934189A JP H02138748 A JPH02138748 A JP H02138748A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＯ８型半導体集積回路装置の製造方法に関
し、特に、ＬＤＤ構造のＭ ＯＳ型トランジスタの製造
方法に関するものである。
し、特に、ＬＤＤ構造のＭ ＯＳ型トランジスタの製造
方法に関するものである。
従来の技術
従来、ＬＤＤ構造のＭＯ８型トランジスタの形成方法は
、第２図ａ、ｂ、ｃの工程順断面図に示すような手順で
あった。
、第２図ａ、ｂ、ｃの工程順断面図に示すような手順で
あった。
第２図ａ、ｂ、ｃにおいて、１はＰ型半導体基板、２は
ゲート酸化膜、３はゲート電極、４は低濃度Ｎ型領域、
５は第１のＣＶＤ酸化膜、６は高濃度Ｎ型領域、７は第
２のＣＶＤ酸化膜、８はシリコン窒化膜を示す。すなわ
ち、まず、第２図ａのように、Ｐ型半導体基板ｌ上にゲ
ート酸化膜２およびゲート電極３を形成した後、ゲート
電極３をマスクとして、燐イオンを注入して低濃度ソー
ス・ドレイン領域である低濃度Ｎ型領域４を形成する。
ゲート酸化膜、３はゲート電極、４は低濃度Ｎ型領域、
５は第１のＣＶＤ酸化膜、６は高濃度Ｎ型領域、７は第
２のＣＶＤ酸化膜、８はシリコン窒化膜を示す。すなわ
ち、まず、第２図ａのように、Ｐ型半導体基板ｌ上にゲ
ート酸化膜２およびゲート電極３を形成した後、ゲート
電極３をマスクとして、燐イオンを注入して低濃度ソー
ス・ドレイン領域である低濃度Ｎ型領域４を形成する。
次いで、全面に、シルクロールシラン（Ｓ ｉ Ｈ２Ｃ
ｅ２）と亜酸化窒素（Ｎ Ｏ）を原料ガスとして減圧
ＣＶＤ法により第１のＣＶＤ酸化膜５を堆積する。次に
、第２図すのように、異方性ドライエツチングしてゲー
ト電極３の側壁にのみ第１のＣＶＤ酸化膜５を残し、続
いて、ゲート電極３とゲート電極３の側壁の第１のＣＶ
Ｄ酸化膜５をマスクとして、砒素イオンを注入して高濃
度ソース・ドレイン領域である高濃度Ｎ型領域６を形成
してＬＤＤ構造を得る。さらに、第２図Ｃのように、全
面に、第２の酸化膜７を堆積した後、減圧ＣＶＤ法によ
りシリコン窒化膜８を堆積してＬＤＤ構造のＭ ＯＳ型
トランジスタ領域を被覆する。
ｅ２）と亜酸化窒素（Ｎ Ｏ）を原料ガスとして減圧
ＣＶＤ法により第１のＣＶＤ酸化膜５を堆積する。次に
、第２図すのように、異方性ドライエツチングしてゲー
ト電極３の側壁にのみ第１のＣＶＤ酸化膜５を残し、続
いて、ゲート電極３とゲート電極３の側壁の第１のＣＶ
Ｄ酸化膜５をマスクとして、砒素イオンを注入して高濃
度ソース・ドレイン領域である高濃度Ｎ型領域６を形成
してＬＤＤ構造を得る。さらに、第２図Ｃのように、全
面に、第２の酸化膜７を堆積した後、減圧ＣＶＤ法によ
りシリコン窒化膜８を堆積してＬＤＤ構造のＭ ＯＳ型
トランジスタ領域を被覆する。
発明が解決しようとする課題
このような従来例では、ゲート電極３の側壁に形成され
た第１のＣＶＤ酸化膜５とＬＤＤ構造のＭＯ８型トラン
ジスタ上に形成されたシリコン窒化膜８の膜応力が著し
く大きく、ソース・ドレイン領域に大きな膜応力が働き
、結晶欠陥を誘起してソース・ドレイン間のリーク電流
を増大させるという問題があった。
た第１のＣＶＤ酸化膜５とＬＤＤ構造のＭＯ８型トラン
ジスタ上に形成されたシリコン窒化膜８の膜応力が著し
く大きく、ソース・ドレイン領域に大きな膜応力が働き
、結晶欠陥を誘起してソース・ドレイン間のリーク電流
を増大させるという問題があった。
本発明はこのような問題点を解決するもので、ＬＤＤ構
造のＭ ＯＳ型トランジスタのソース・ドレイン領域に
おける結晶欠陥の発生を防止し、ソース・ドレイン間の
リーク電流を抑制できる半導体装置の製造方法を提供す
ることを目的とするものである。
造のＭ ＯＳ型トランジスタのソース・ドレイン領域に
おける結晶欠陥の発生を防止し、ソース・ドレイン間の
リーク電流を抑制できる半導体装置の製造方法を提供す
ることを目的とするものである。
課題を解決するための手段
この問題点を解決するために、本発明は、一導電型半導
体基板上にゲート酸化膜を介してゲート電極を形成した
後、ＴＥ０１ （テトラエチルオルトシリケート）と酸
素とアンモニアを原料として、減圧下でプラズマＣＶＤ
法または光ＣＶＤ法により、第１のシリコンオキシナイ
トライド膜を堆積し、前記第１のシリコンオキシナイト
ライド膜を異方性エツチングして前記ゲート電極の（１
１１１壁にのみ前記第１のシリコンオキシナイトライド
膜を形成する工程と前記ゲート電極を酸化膜を介して第
２のシリコンオキシナイド膜で被覆する工程を具備した
半導体製造方法を提供するものである。
体基板上にゲート酸化膜を介してゲート電極を形成した
後、ＴＥ０１ （テトラエチルオルトシリケート）と酸
素とアンモニアを原料として、減圧下でプラズマＣＶＤ
法または光ＣＶＤ法により、第１のシリコンオキシナイ
トライド膜を堆積し、前記第１のシリコンオキシナイト
ライド膜を異方性エツチングして前記ゲート電極の（１
１１１壁にのみ前記第１のシリコンオキシナイトライド
膜を形成する工程と前記ゲート電極を酸化膜を介して第
２のシリコンオキシナイド膜で被覆する工程を具備した
半導体製造方法を提供するものである。
作用
本発明では、ゲート電極の側壁に形成されるスペーサ材
料として、プラズマＣＶＤ法または光ＣＶＤ法によるオ
キシナイｉ・ライド膜を用いているため、ソース・ドレ
イン領域に働（膜応力を著しく低減でき、ソース・ドレ
イン領域における結晶欠陥の発生を抑制できる。また、
原料ガスとして、シランやシクロールシランの代わりに
ＴＥ０１を用いているため、段差被覆性が良（、ゲート
電極の側壁に形成されるスペーサの幅の制御性も向上す
る。さらに、本発明では、ゲート電極を酸化膜を介して
シリコンオキシナイトライド膜を用いて被覆しているた
め、ソース・ドレイン領域に働く膜応力を著しく低減で
きるだけでな（、シリコンオキシナイトライド膜はシリ
コン窒化膜と同様に、Ｎａ＋イオン等の可動イオンや水
素・水分の侵入を防止できる。
料として、プラズマＣＶＤ法または光ＣＶＤ法によるオ
キシナイｉ・ライド膜を用いているため、ソース・ドレ
イン領域に働（膜応力を著しく低減でき、ソース・ドレ
イン領域における結晶欠陥の発生を抑制できる。また、
原料ガスとして、シランやシクロールシランの代わりに
ＴＥ０１を用いているため、段差被覆性が良（、ゲート
電極の側壁に形成されるスペーサの幅の制御性も向上す
る。さらに、本発明では、ゲート電極を酸化膜を介して
シリコンオキシナイトライド膜を用いて被覆しているた
め、ソース・ドレイン領域に働く膜応力を著しく低減で
きるだけでな（、シリコンオキシナイトライド膜はシリ
コン窒化膜と同様に、Ｎａ＋イオン等の可動イオンや水
素・水分の侵入を防止できる。
実施例
以下、本発明の一実施例について、第１図ａ。
ｂ、ｃの工程順断面図に基づいて説明する。
まず、第１図ａに示す工程で、Ｐ型半導体基板１上にゲ
ート酸化膜２およびゲート電極３を形成した後、ゲート
電極３をマスクとして、加速エネルギ−３０ｋｅｖ程度
、注入量Ｉ Ｘ １０１３ｃｍ−２程度で、燐イオンを
注入して低濃度ソース・ドレイン領域である低濃度Ｎ型
領域４を形成する。次いで、全面に、プラズマＣＶＤ法
により、原料ガスとして、ＴＥ０１ （テトラエチルオ
ルトシリケート）と酸素とアンモニアを用いて、反応圧
力１０〜２０Ｔｏｒｒ、成長温度３５０〜４００℃にて
、屈折率が１．７０〜１．８０で、膜の応力が３〜８Ｘ
１０８ ｄｙｎｅ／ｃｄの第１のシリコンオキシナイト
ライドＩＩＩ ９を２０００〜３０００Ａ程度堆積する
。次に、第１図すに示す工程で、第１のシリコンオキシ
ナイトライド膜９を例えば弗素系ガスを用いて異方性ド
ライエッヂングしてゲート電極３の側壁にのみ第１のシ
リコンオキシナイトライド膜９を残す。さらに、ゲート
電極３とゲート電極３の側壁の第１のシリコンオキシナ
イトライド９をマスクとして、加速エネルギ−４０ｋｅ
ｙ程度、注入量５ Ｘ １０１５ｃｍ ２程度で、砒素
イオンを注入して高濃度ソース・ドレイン領域である高
４度Ｎ型領域６を形成してＬＤＤ構造を得る。次に、第
１図Ｃのように、減圧ＣＶＤ法により、全面に第２のＣ
ＶＤ酸化膜７を１０００〜２０００Ａ程度堆積した後、
さらに、全面に、プラズマＣＶＤ法により、原料ガスと
して、ＴＥ０１と酸素とアンモニアを用いて、反応圧力
１０〜２０Ｔｏ ｒ ｒ、成長温度３５０〜４００℃に
て、屈折率が１．７０〜１．８０で嘆の応力が３〜８
Ｘ １０８ｄ ｙ ｎ ｅ／ｃ＋Ｊの第２のシリコンオ
キシナイトライド膜１０を５００〜１００ＯＡ程度堆積
してＬＤＤ構造のＭＯＳ型トランジスタ領域を被覆する
。
ート酸化膜２およびゲート電極３を形成した後、ゲート
電極３をマスクとして、加速エネルギ−３０ｋｅｖ程度
、注入量Ｉ Ｘ １０１３ｃｍ−２程度で、燐イオンを
注入して低濃度ソース・ドレイン領域である低濃度Ｎ型
領域４を形成する。次いで、全面に、プラズマＣＶＤ法
により、原料ガスとして、ＴＥ０１ （テトラエチルオ
ルトシリケート）と酸素とアンモニアを用いて、反応圧
力１０〜２０Ｔｏｒｒ、成長温度３５０〜４００℃にて
、屈折率が１．７０〜１．８０で、膜の応力が３〜８Ｘ
１０８ ｄｙｎｅ／ｃｄの第１のシリコンオキシナイト
ライドＩＩＩ ９を２０００〜３０００Ａ程度堆積する
。次に、第１図すに示す工程で、第１のシリコンオキシ
ナイトライド膜９を例えば弗素系ガスを用いて異方性ド
ライエッヂングしてゲート電極３の側壁にのみ第１のシ
リコンオキシナイトライド膜９を残す。さらに、ゲート
電極３とゲート電極３の側壁の第１のシリコンオキシナ
イトライド９をマスクとして、加速エネルギ−４０ｋｅ
ｙ程度、注入量５ Ｘ １０１５ｃｍ ２程度で、砒素
イオンを注入して高濃度ソース・ドレイン領域である高
４度Ｎ型領域６を形成してＬＤＤ構造を得る。次に、第
１図Ｃのように、減圧ＣＶＤ法により、全面に第２のＣ
ＶＤ酸化膜７を１０００〜２０００Ａ程度堆積した後、
さらに、全面に、プラズマＣＶＤ法により、原料ガスと
して、ＴＥ０１と酸素とアンモニアを用いて、反応圧力
１０〜２０Ｔｏ ｒ ｒ、成長温度３５０〜４００℃に
て、屈折率が１．７０〜１．８０で嘆の応力が３〜８
Ｘ １０８ｄ ｙ ｎ ｅ／ｃ＋Ｊの第２のシリコンオ
キシナイトライド膜１０を５００〜１００ＯＡ程度堆積
してＬＤＤ構造のＭＯＳ型トランジスタ領域を被覆する
。
本実施例ではプラズマＣＶＤ法により第１のシリコンオ
キシナイトライド膜９と第２のシリコンオキシナイトラ
イド膜１０を堆積したが、これは、光ＣＶＤ法を利用し
ても良い。また、第２のＣＶＤ酸化膜７は熱酸化膜とし
ても良い。
キシナイトライド膜９と第２のシリコンオキシナイトラ
イド膜１０を堆積したが、これは、光ＣＶＤ法を利用し
ても良い。また、第２のＣＶＤ酸化膜７は熱酸化膜とし
ても良い。
発明の効果
以上のように本発明によれば、ゲート電極の側壁に形成
されるスペーサのソース・ドレイン領域に働く膜応力を
著しく低減でき、ソース・ドレイン領域における結晶欠
陥の発生を防止でき、その結果、ソース・ドレイン間の
リーク電流を抑制できるだけでなく、ゲート電極の側壁
に形成されるスペーサの幅の制御性を向上させる効果も
得られる。さらに、本発明によれば、ＬＤＤ構造のＭ
ＯＳ型トランジスタ上の絶縁膜のソース・ドレイン領域
に働く膜応力を著しく低減でき、ソース・ドレイン間の
リーク電流を抑制できる効果がｉｑられ、所望の特性の
半導体装置を提供することができ、歩留り向上を図るこ
とができる。
されるスペーサのソース・ドレイン領域に働く膜応力を
著しく低減でき、ソース・ドレイン領域における結晶欠
陥の発生を防止でき、その結果、ソース・ドレイン間の
リーク電流を抑制できるだけでなく、ゲート電極の側壁
に形成されるスペーサの幅の制御性を向上させる効果も
得られる。さらに、本発明によれば、ＬＤＤ構造のＭ
ＯＳ型トランジスタ上の絶縁膜のソース・ドレイン領域
に働く膜応力を著しく低減でき、ソース・ドレイン間の
リーク電流を抑制できる効果がｉｑられ、所望の特性の
半導体装置を提供することができ、歩留り向上を図るこ
とができる。
第１図ａ、ｂ、ｃは本発明の一実施例を示す工程順断面
図、第２図ａ、ｂ、ｃは従来例を示す工程順断面図であ
る。 ■・・・・・・Ｐ型半導体基板、２・・・・・・ゲート
酸化膜、３・・・・・・ゲート電極、４・・・・・・低
濃度Ｎ型領域、５・・・・・第１のＣＶＤ酸化膜、６・
・・・・・高濃度Ｎ型領域、７・・・・・・第２のＣＶ
Ｄ酸化膜、８・・・・・・シリコン窒化膜、９・・・・
・・第１のシリコンオキシナイトライド膜、１０・・・
・・・第２のシリコンオキシナイトライド膜。 代理人の氏名 弁理士 粟野重孝 はか１名第２図 ｚ ／
図、第２図ａ、ｂ、ｃは従来例を示す工程順断面図であ
る。 ■・・・・・・Ｐ型半導体基板、２・・・・・・ゲート
酸化膜、３・・・・・・ゲート電極、４・・・・・・低
濃度Ｎ型領域、５・・・・・第１のＣＶＤ酸化膜、６・
・・・・・高濃度Ｎ型領域、７・・・・・・第２のＣＶ
Ｄ酸化膜、８・・・・・・シリコン窒化膜、９・・・・
・・第１のシリコンオキシナイトライド膜、１０・・・
・・・第２のシリコンオキシナイトライド膜。 代理人の氏名 弁理士 粟野重孝 はか１名第２図 ｚ ／
Claims (2)
- （１）一導電型半導体基板上にゲート酸化膜を介してゲ
ート電極を形成した後、ＴＥＯＳ（テトラエチルオルト
シリケート）と酸素とアンモニアを原料として、減圧下
でプラズマＣＶＤ法または光ＣＶＤ法により、シリコン
オキシナイトライド膜を堆積し、前記シリコンオキシナ
イトライド膜を異方性エッチングして前記ゲート電極の
側壁にのみ前記シリコンオキシナイトライド膜を形成す
る工程を具備することを特徴とする半導体装置の製造方
法。 - （２）一導電型半導体基板上にゲート酸化膜を介してゲ
ート電極を形成した後、酸化膜を介して、ＴＥＯＳ（テ
トラエチルオルトシリケート）と酸素とアンモニアを原
料として、シリコンオキシナイトライド膜を堆積するこ
とにより、前記ゲート電極を前記酸化膜を介して前記シ
リコンオキシナイトライド膜で被覆する工程を具備する
ことを特徴とする半導体装置の製造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-161754 | 1988-06-29 | ||
| JP16175488 | 1988-06-29 | ||
| JP63-205183 | 1988-08-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02138748A true JPH02138748A (ja) | 1990-05-28 |
Family
ID=15741254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16934189A Pending JPH02138748A (ja) | 1988-06-29 | 1989-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02138748A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5348900A (en) * | 1991-10-11 | 1994-09-20 | Sharp Kabushiki Kaisha | Process for manufacturing a semiconductor device including heat treatment in ammonia or oxygen |
| US5362686A (en) * | 1990-06-05 | 1994-11-08 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing method for protective silicon oxynitride film |
| US6365467B1 (en) | 1998-12-30 | 2002-04-02 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate oxide layer in semiconductor device |
| KR100439770B1 (ko) * | 1997-12-26 | 2004-09-18 | 주식회사 하이닉스반도체 | 반도체 장치의 제조방법 |
-
1989
- 1989-06-29 JP JP16934189A patent/JPH02138748A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5362686A (en) * | 1990-06-05 | 1994-11-08 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing method for protective silicon oxynitride film |
| US5348900A (en) * | 1991-10-11 | 1994-09-20 | Sharp Kabushiki Kaisha | Process for manufacturing a semiconductor device including heat treatment in ammonia or oxygen |
| KR100439770B1 (ko) * | 1997-12-26 | 2004-09-18 | 주식회사 하이닉스반도체 | 반도체 장치의 제조방법 |
| US6365467B1 (en) | 1998-12-30 | 2002-04-02 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate oxide layer in semiconductor device |
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