JPH06291181A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06291181A JPH06291181A JP5096924A JP9692493A JPH06291181A JP H06291181 A JPH06291181 A JP H06291181A JP 5096924 A JP5096924 A JP 5096924A JP 9692493 A JP9692493 A JP 9692493A JP H06291181 A JPH06291181 A JP H06291181A
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- JP
- Japan
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- element isolation
- oxide film
- film
- silicon
- silicon substrate
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/965—Shaped junction formation
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- Power Engineering (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】
【目的】 素子分離領域の素子分離能力を向上すると共
に分離された領域に形成される素子の安定性を向上する
ことが可能な半導体装置の製造方法を提供する。 【構成】 素子分離能力を上げる目的で設けられる不純
物拡散領域が、素子形成領域ではシリコン基板深く分布
するため、この後に形成されるトランジスタ等の素子に
影響を及ぼすことがなく、素子分離領域の素子分離能力
を向上すると共に分離された領域に形成される素子の安
定性を向上することが可能となる。
に分離された領域に形成される素子の安定性を向上する
ことが可能な半導体装置の製造方法を提供する。 【構成】 素子分離能力を上げる目的で設けられる不純
物拡散領域が、素子形成領域ではシリコン基板深く分布
するため、この後に形成されるトランジスタ等の素子に
影響を及ぼすことがなく、素子分離領域の素子分離能力
を向上すると共に分離された領域に形成される素子の安
定性を向上することが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に素子分離を行う半導体装置の製造方法に関す
るものである。
関し、特に素子分離を行う半導体装置の製造方法に関す
るものである。
【０００２】
【従来の技術】従来から互いに隣接する素子同士を分離
するべく両者間に素子分離領域を設けた半導体装置があ
る。例えばこの素子分離領域として隣接する素子間にト
ランジスタ（ゲート）を形成するものがある。このよう
な素子分離用トランジスタ（ゲート）を製造するには、
まず、図６に示すように、Ｐ型のシリコン基板１０１上
に全面に亘りボロンイオンＢ+１０２をイオン注入し、
不純物拡散領域１０３を形成する。ここで、不純物拡散
領域１０３は、素子分離領域に形成される寄生トランジ
スタの閾値を上げ素子分離能力を上げるためのものであ
り、ボロンイオンＢ+１０２のドープ量は１×１０atoms
/12cm-2程度である。
するべく両者間に素子分離領域を設けた半導体装置があ
る。例えばこの素子分離領域として隣接する素子間にト
ランジスタ（ゲート）を形成するものがある。このよう
な素子分離用トランジスタ（ゲート）を製造するには、
まず、図６に示すように、Ｐ型のシリコン基板１０１上
に全面に亘りボロンイオンＢ+１０２をイオン注入し、
不純物拡散領域１０３を形成する。ここで、不純物拡散
領域１０３は、素子分離領域に形成される寄生トランジ
スタの閾値を上げ素子分離能力を上げるためのものであ
り、ボロンイオンＢ+１０２のドープ量は１×１０atoms
/12cm-2程度である。
【０００３】次に図７に示すように、第１のシリコン酸
化膜１０４、多結晶シリコン膜１０５及び第２のシリコ
ン膜１０６を順次形成する。そして、第１のシリコン酸
化膜１０４、多結晶シリコン膜１０５及び第２のシリコ
ン膜１０６をエッチング法によりパターニングし、図８
に示すように、素子分離ゲート酸化膜１０７、素子分離
ゲート電極１０８、素子分離ゲート上部酸化膜１０９を
形成する。更に、素子分離ゲート電極１０８の側壁に素
子分離サイドウォール酸化膜１１０を形成する。その
後、素子分離ゲート電極１０８にコンタクト（図示せ
ず）を形成し、電位をとれるようにして、素子分離領域
の形成工程を完了する。この素子分離領域を形成した後
に分離された素子形成領域１１１にトランジスタ等の素
子を形成することとなる。
化膜１０４、多結晶シリコン膜１０５及び第２のシリコ
ン膜１０６を順次形成する。そして、第１のシリコン酸
化膜１０４、多結晶シリコン膜１０５及び第２のシリコ
ン膜１０６をエッチング法によりパターニングし、図８
に示すように、素子分離ゲート酸化膜１０７、素子分離
ゲート電極１０８、素子分離ゲート上部酸化膜１０９を
形成する。更に、素子分離ゲート電極１０８の側壁に素
子分離サイドウォール酸化膜１１０を形成する。その
後、素子分離ゲート電極１０８にコンタクト（図示せ
ず）を形成し、電位をとれるようにして、素子分離領域
の形成工程を完了する。この素子分離領域を形成した後
に分離された素子形成領域１１１にトランジスタ等の素
子を形成することとなる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た半導体装置にあっては、素子分離領域の素子分離能力
を上げるためのＢ+をシリコン基板に全面に亘り導入し
ていることから、後工程にてトランジスタ等を形成する
素子形成領域１１１にもＢ+が導入され、トランジスタ
が安定に形成できないと云う問題があった。
た半導体装置にあっては、素子分離領域の素子分離能力
を上げるためのＢ+をシリコン基板に全面に亘り導入し
ていることから、後工程にてトランジスタ等を形成する
素子形成領域１１１にもＢ+が導入され、トランジスタ
が安定に形成できないと云う問題があった。
【０００５】本発明は、上記したような従来技術の問題
点に鑑みなされたものであり、その主な目的は、素子分
離領域の素子分離能力を向上すると共に分離された領域
に形成される素子の安定性を向上することが可能な半導
体装置の製造方法を提供することにある。
点に鑑みなされたものであり、その主な目的は、素子分
離領域の素子分離能力を向上すると共に分離された領域
に形成される素子の安定性を向上することが可能な半導
体装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上述した目的は本発明に
よれば、シリコン基板上の互いに隣接する素子間の素子
分離領域に素子分離ゲートを有し、前記素子分離ゲート
が、前記シリコン基板上の前記素子分離領域に積層され
た第１のシリコン酸化膜と、前記第１のシリコン酸化膜
上に積層された多結晶シリコン膜と、前記多結晶シリコ
ン膜に積層された第２のシリコン膜と、前記シリコン基
板内に於ける前記素子分離領域に形成された不純物拡散
領域とを有する半導体装置の製造方法であって、前記各
膜の形成及びパターニング後に前記不純物を前記シリコ
ン基板内にイオン注入により導入し、拡散させることを
特徴とする半導体装置の製造方法を提供することにより
達成される。
よれば、シリコン基板上の互いに隣接する素子間の素子
分離領域に素子分離ゲートを有し、前記素子分離ゲート
が、前記シリコン基板上の前記素子分離領域に積層され
た第１のシリコン酸化膜と、前記第１のシリコン酸化膜
上に積層された多結晶シリコン膜と、前記多結晶シリコ
ン膜に積層された第２のシリコン膜と、前記シリコン基
板内に於ける前記素子分離領域に形成された不純物拡散
領域とを有する半導体装置の製造方法であって、前記各
膜の形成及びパターニング後に前記不純物を前記シリコ
ン基板内にイオン注入により導入し、拡散させることを
特徴とする半導体装置の製造方法を提供することにより
達成される。
【０００７】
【作用】上述のように、素子分離能力を上げるために形
成した不純物拡散領域が、素子分離領域では浅く、素子
形成領域では基板深く形成されるため、後工程で形成さ
れる素子、特にトランジスタに影響を及ぼすことがな
い。
成した不純物拡散領域が、素子分離領域では浅く、素子
形成領域では基板深く形成されるため、後工程で形成さ
れる素子、特にトランジスタに影響を及ぼすことがな
い。
【０００８】
【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。
いて詳しく説明する。
【０００９】図１〜図５は、本発明が適用された半導体
装置の製造手順を示す断面図である。この半導体装置
は、互いに隣接する素子間に素子分離用トランジスタ
（ゲート）を有するものである。
装置の製造手順を示す断面図である。この半導体装置
は、互いに隣接する素子間に素子分離用トランジスタ
（ゲート）を有するものである。
【００１０】まず、図１に示すように、Ｐ型のシリコン
基板１に熱酸化法により第１のシリコン酸化膜２を形成
し、この第１のシリコン酸化膜２上に全面に亘りＣＶＤ
法により多結晶シリコン膜３を形成し、多結晶シリコン
膜３上に全面に亘りＣＶＤ法により第２のシリコン酸化
膜４を形成する。ここで、それぞれの膜厚は、第１のシ
リコン酸化膜２が１０ｎｍ〜１００ｎｍ程度、多結晶シ
リコン膜３が５０ｎｍ〜５００ｎｍ程度、第２のシリコ
ン酸化膜４が１００ｎｍ〜３００ｎｍ程度とする。
基板１に熱酸化法により第１のシリコン酸化膜２を形成
し、この第１のシリコン酸化膜２上に全面に亘りＣＶＤ
法により多結晶シリコン膜３を形成し、多結晶シリコン
膜３上に全面に亘りＣＶＤ法により第２のシリコン酸化
膜４を形成する。ここで、それぞれの膜厚は、第１のシ
リコン酸化膜２が１０ｎｍ〜１００ｎｍ程度、多結晶シ
リコン膜３が５０ｎｍ〜５００ｎｍ程度、第２のシリコ
ン酸化膜４が１００ｎｍ〜３００ｎｍ程度とする。
【００１１】次に、フォトリソグラフィ法及びエッチン
グ法を用いることにより、図２に示すように、第１のシ
リコン酸化膜２と多結晶シリコン膜３と第２のシリコン
酸化膜４とを所望の形状に同時にパターニングすること
により、素子分離ゲート酸化膜５と素子分離ゲート電極
６と素子分離ゲート上部酸化膜７とを形成する。
グ法を用いることにより、図２に示すように、第１のシ
リコン酸化膜２と多結晶シリコン膜３と第２のシリコン
酸化膜４とを所望の形状に同時にパターニングすること
により、素子分離ゲート酸化膜５と素子分離ゲート電極
６と素子分離ゲート上部酸化膜７とを形成する。
【００１２】そして、シリコン基板１に全面に亘り、Ｃ
ＶＤ法によりシリコン酸化膜を１００ｎｍ〜５００ｎｍ
程度堆積させた後、全面エッチバックすることにより、
図３に示すように、上記素子分離ゲート酸化膜５、素子
分離ゲート電極６及び素子分離ゲート上部酸化膜７とに
より形成される凸部の側壁に素子分離サイドウォール酸
化膜８を形成する。
ＶＤ法によりシリコン酸化膜を１００ｎｍ〜５００ｎｍ
程度堆積させた後、全面エッチバックすることにより、
図３に示すように、上記素子分離ゲート酸化膜５、素子
分離ゲート電極６及び素子分離ゲート上部酸化膜７とに
より形成される凸部の側壁に素子分離サイドウォール酸
化膜８を形成する。
【００１３】更に、図４に示すように、熱酸化法或いは
ＣＶＤ法により第３のシリコン酸化膜９を１０ｎｍ〜１
００ｎｍ程度形成する。その後、シリコン基板１上の全
面に亘り不純物としてのＢ+１０を９０度の角度でイオ
ン注入することにより、素子分離能力を上げるための不
純物拡散領域１１を素子分離ゲート酸化膜５及び素子分
離サイドウォール酸化膜８の直下に形成する。この注入
する不純物としては、Ｂ+以外にＢＦ+、Ｐ+、Ａｓ+等を
用いて良く、その注入量は、１×１０11atoms/cm-2〜１
×１０13atoms/cm-2程度、注入エネルギは５０ＫｅＶ〜
５００ＫｅＶ程度が良い。一方、素子分離領域以外の箇
所では、素子分離ゲート酸化膜５、素子分離ゲート電極
６及び素子分離ゲート上部酸化膜７とにより形成される
凸部がないことから、不純物拡散領域１１はシリコン基
板面より１６０ｎｍ〜９００ｎｍ程度深く分布し、後に
トランジスタ等の素子が形成される活性領域には分布し
ない。
ＣＶＤ法により第３のシリコン酸化膜９を１０ｎｍ〜１
００ｎｍ程度形成する。その後、シリコン基板１上の全
面に亘り不純物としてのＢ+１０を９０度の角度でイオ
ン注入することにより、素子分離能力を上げるための不
純物拡散領域１１を素子分離ゲート酸化膜５及び素子分
離サイドウォール酸化膜８の直下に形成する。この注入
する不純物としては、Ｂ+以外にＢＦ+、Ｐ+、Ａｓ+等を
用いて良く、その注入量は、１×１０11atoms/cm-2〜１
×１０13atoms/cm-2程度、注入エネルギは５０ＫｅＶ〜
５００ＫｅＶ程度が良い。一方、素子分離領域以外の箇
所では、素子分離ゲート酸化膜５、素子分離ゲート電極
６及び素子分離ゲート上部酸化膜７とにより形成される
凸部がないことから、不純物拡散領域１１はシリコン基
板面より１６０ｎｍ〜９００ｎｍ程度深く分布し、後に
トランジスタ等の素子が形成される活性領域には分布し
ない。
【００１４】次に、ＨＦ等によるウェットエッチングに
より、第３のシリコン酸化膜９を除去し、トランジスタ
等の素子を形成する素子形成領域１２を形成する。更に
図示していないが、この後の工程で素子分離ゲート電極
６にコンタクトを形成し、電位をとれるようにすること
で、素子分離領域の形成が完了する。
より、第３のシリコン酸化膜９を除去し、トランジスタ
等の素子を形成する素子形成領域１２を形成する。更に
図示していないが、この後の工程で素子分離ゲート電極
６にコンタクトを形成し、電位をとれるようにすること
で、素子分離領域の形成が完了する。
【００１５】尚、本実施例ではシリコン基板上から９０
度の角度でイオン注入を行い、不純物を導入したが、図
４に想像線で示すように、９０度〜４５度の範囲で斜め
にイオン注入することにより、図５に想像線で示すよう
に、素子形成領域１２の端部にて不純物拡散領域１１の
立ち上がりがシャープになり、該領域１２での素子との
干渉を一層好適に抑制することができる。
度の角度でイオン注入を行い、不純物を導入したが、図
４に想像線で示すように、９０度〜４５度の範囲で斜め
にイオン注入することにより、図５に想像線で示すよう
に、素子形成領域１２の端部にて不純物拡散領域１１の
立ち上がりがシャープになり、該領域１２での素子との
干渉を一層好適に抑制することができる。
【００１６】また、本実施例ではシリコン基板をＰ型と
したがＮ型であっても良く、また多結晶シリコン膜３及
び第２のシリコン酸化膜４をＣＶＤ法により形成した
が、スパッタリング法など他の方法であっても良いこと
は云うまでもない。
したがＮ型であっても良く、また多結晶シリコン膜３及
び第２のシリコン酸化膜４をＣＶＤ法により形成した
が、スパッタリング法など他の方法であっても良いこと
は云うまでもない。
【００１７】
【発明の効果】以上詳述したように、本発明による半導
体装置の製造方法によれば、素子分離能力を上げる目的
で設けられる不純物拡散領域が、素子形成領域ではシリ
コン基板深く分布するため、この後に形成されるトラン
ジスタ等の素子に影響を及ぼすことがなく、素子分離領
域の素子分離能力を向上すると共に分離された領域に形
成される素子の安定性を向上することが可能となる。
体装置の製造方法によれば、素子分離能力を上げる目的
で設けられる不純物拡散領域が、素子形成領域ではシリ
コン基板深く分布するため、この後に形成されるトラン
ジスタ等の素子に影響を及ぼすことがなく、素子分離領
域の素子分離能力を向上すると共に分離された領域に形
成される素子の安定性を向上することが可能となる。
【図１】図２〜図５と共に本発明が適用された半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図２】図１、図３〜図５と共に本発明が適用された半
導体装置の製造工程を示す断面図である。
導体装置の製造工程を示す断面図である。
【図３】図１、図２、図４、図５と共に本発明が適用さ
れた半導体装置の製造工程を示す断面図である。
れた半導体装置の製造工程を示す断面図である。
【図４】図１〜図３、図５と共に本発明が適用された半
導体装置の製造工程を示す断面図である。
導体装置の製造工程を示す断面図である。
【図５】図１〜図４と共に本発明が適用された半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図６】図７〜図９と共に従来の半導体装置の製造工程
を示す断面図である。
を示す断面図である。
【図７】図６、図８、図９と共に従来の半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図８】図６、図７、図９と共に従来の半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図９】図６〜図８と共に従来の半導体装置の製造工程
を示す断面図である。
を示す断面図である。
１ シリコン基板 ２ 第１のシリコン酸化膜 ３ 多結晶シリコン膜 ４ 第２のシリコン酸化膜 ５ 素子分離ゲート酸化膜 ６ 素子分離ゲート電極 ７ 素子分離ゲート上部酸化膜 ８ 素子分離サイドウォール酸化膜 ９ 第３のシリコン酸化膜 １０ ボロンイオン １１ 不純物拡散領域 １２ 素子形成領域 １０１ シリコン基板 １０２ ボロンイオン １０３ 不純物拡散領域 １０４ 第１のシリコン酸化膜 １０５ 多結晶シリコン膜 １０６ 第２のシリコン膜 １０７ 素子分離ゲート酸化膜 １０８ 素子分離ゲート電極 １０９ 素子分離ゲート上部酸化膜 １１０ 素子分離サイドウォール酸化膜 １１１ 素子形成領域
Claims (3)
- 【請求項１】 シリコン基板上の互いに隣接する素子
間の素子分離領域に素子分離ゲートを有し、前記素子分
離ゲートが、前記シリコン基板上の前記素子分離領域に
積層された第１のシリコン酸化膜と、前記第１のシリコ
ン酸化膜上に積層された多結晶シリコン膜と、前記多結
晶シリコン膜に積層された第２のシリコン膜と、前記シ
リコン基板内に於ける前記素子分離領域に形成された不
純物拡散領域とを有する半導体装置の製造方法であっ
て、 前記各膜の形成及びパターニング後に前記不純物を前記
シリコン基板内にイオン注入により導入し、拡散させる
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記各膜の形成及びパターニング後に
該各膜からなる凸部の側壁にサイドウォール酸化膜を形
成し、その後に前記不純物を前記シリコン基板内に導入
することを特徴とする請求項１に記載の半導体装置の製
造方法。 - 【請求項３】 前記シリコン基板上から９０度〜４５
度の角度で斜めにイオン注入を行い、不純物を導入する
ことを特徴とする請求項１若しくは請求項２に記載の半
導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5096924A JPH06291181A (ja) | 1993-03-30 | 1993-03-30 | 半導体装置の製造方法 |
| US08/547,157 US5578510A (en) | 1993-03-30 | 1995-10-24 | Method of making an isolation layer stack semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5096924A JPH06291181A (ja) | 1993-03-30 | 1993-03-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291181A true JPH06291181A (ja) | 1994-10-18 |
Family
ID=14177907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5096924A Withdrawn JPH06291181A (ja) | 1993-03-30 | 1993-03-30 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5578510A (ja) |
| JP (1) | JPH06291181A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872392A (en) * | 1996-04-30 | 1999-02-16 | Nippon Steel Corporation | Semiconductor device and a method of fabricating the same |
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| US6107157A (en) | 1998-02-27 | 2000-08-22 | Micron Technology, Inc. | Method and apparatus for trench isolation process with pad gate and trench edge spacer elimination |
| US6180464B1 (en) * | 1998-11-24 | 2001-01-30 | Advanced Micro Devices, Inc. | Metal oxide semiconductor device with localized laterally doped channel |
| US6624030B2 (en) * | 2000-12-19 | 2003-09-23 | Advanced Power Devices, Inc. | Method of fabricating power rectifier device having a laterally graded P-N junction for a channel region |
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-
1993
- 1993-03-30 JP JP5096924A patent/JPH06291181A/ja not_active Withdrawn
-
1995
- 1995-10-24 US US08/547,157 patent/US5578510A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872392A (en) * | 1996-04-30 | 1999-02-16 | Nippon Steel Corporation | Semiconductor device and a method of fabricating the same |
| US6048776A (en) * | 1996-04-30 | 2000-04-11 | United Microelectronics | Semiconductor device and a method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US5578510A (en) | 1996-11-26 |
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