JPH0232790B2 - - Google Patents
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- JPH0232790B2 JPH0232790B2 JP54119008A JP11900879A JPH0232790B2 JP H0232790 B2 JPH0232790 B2 JP H0232790B2 JP 54119008 A JP54119008 A JP 54119008A JP 11900879 A JP11900879 A JP 11900879A JP H0232790 B2 JPH0232790 B2 JP H0232790B2
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関するもので
ある。例えばMOSIC等の半導体装置に於ては、
半導体基板表面の凹凸により発生する配線層の断
線を防止するために素子分離のための埋め込み絶
縁層が用いられる。そしてこのような埋め込み絶
縁層を有するＮチヤンネルMOS半導体装置の従
来の製造方法は、第１図ａ乃至ｄの工程説明用断
面図に示す通りであつた。
ある。例えばMOSIC等の半導体装置に於ては、
半導体基板表面の凹凸により発生する配線層の断
線を防止するために素子分離のための埋め込み絶
縁層が用いられる。そしてこのような埋め込み絶
縁層を有するＮチヤンネルMOS半導体装置の従
来の製造方法は、第１図ａ乃至ｄの工程説明用断
面図に示す通りであつた。
即ち該従来方法に於ては素子形成に適する例え
ば５×1015〔cm-3〕程度の低いＰ型の不純物濃度
を有するシリコン基板（P-Si基板）を使用し、
先づ第１図ａに示すように該P-Si基板１上に
MOS構造の半導体素子（MOS素子）を形成する
素子形成領域２を覆うようにレジストマスク３を
形成して後、プラズマエツチング等の方法により
P-Si基板１に例えば２〔μｍ〕程度の深い素子分
離溝４を形成させる。
ば５×1015〔cm-3〕程度の低いＰ型の不純物濃度
を有するシリコン基板（P-Si基板）を使用し、
先づ第１図ａに示すように該P-Si基板１上に
MOS構造の半導体素子（MOS素子）を形成する
素子形成領域２を覆うようにレジストマスク３を
形成して後、プラズマエツチング等の方法により
P-Si基板１に例えば２〔μｍ〕程度の深い素子分
離溝４を形成させる。
次に第１図ｂに示すように該P-Si基板１上に
プラズマ気相成長（プラズマCVD）法により前
記素子分離溝４の深さとほぼ等しい厚さ例えば２
〔μｍ〕程度二酸化シリコン（SiO2）層５を堆積
させて後、リフトオフ法によりレジストマスク３
上のSiO2層５をレジストマスク３と共に除去し
て、第１図ｃに示すように素子形成領域２の周囲
に深さ２〔μｍ〕程度の深い埋め込みSiO2層５′
を有するP-Si基板１を形成せしめる。
プラズマ気相成長（プラズマCVD）法により前
記素子分離溝４の深さとほぼ等しい厚さ例えば２
〔μｍ〕程度二酸化シリコン（SiO2）層５を堆積
させて後、リフトオフ法によりレジストマスク３
上のSiO2層５をレジストマスク３と共に除去し
て、第１図ｃに示すように素子形成領域２の周囲
に深さ２〔μｍ〕程度の深い埋め込みSiO2層５′
を有するP-Si基板１を形成せしめる。
そして該P-Si基板１を使用して第１図ｄに示
すように該P-Si基板１のMOS素子形成領域２に
通常のMOS素子形成方法によりゲートSiO2膜６、
N+ソース層７、N+ドレイン層８、ゲート酸化膜
６上のゲート電極９及びリン珪酸ガラス（PSG）
層１０を有するＮチヤンネルMOS素子を形成さ
せる方法が行われていた。（N+ソース層８、N+
ドレイン層及びゲート電極９の電極配線形成以降
の工程は省略する。） しかしながら上記従来のＮチヤンネルMOS半
導体装置の製造方法に於ては、MOS素子の形成
に有利なＰ型の低不純物濃度を有するシリコン基
板（P-Si基板）を使用するので、素子分離のた
めの埋め込み絶縁層即ち埋め込みSiO2層の上部
に形成される配線層の電位により、素子分離領域
のP-Si基板の導電型が反転して隣接するMOS素
子同志が分離されなくなることを防止するため
に、埋め込み絶縁層即ち埋め込みSiO2層５′の深
さは前記のように２〔μｍ〕程度に深く形成しな
ければならなかつた。そのために第１図ａに示す
ように２〔μｍ〕程度の深い素子分離溝４をエツ
チングにより形成する際に、約１〜1.5〔μｍ〕程
度の大きな寸法のサイドエツチング４′が生じる
ので、素子形成領域２を予め広くとつておかねば
ならず、従つてMOSIC等の集積度向上が阻害さ
れていた。本発明は上記問題点に鑑み、浅い分離
絶縁層により素子間の分離を完全に行わしめしか
も従来同様の素子性を有するMOS素子を形成す
ることができる半導体装置の製造方法を提供する
ものである。
すように該P-Si基板１のMOS素子形成領域２に
通常のMOS素子形成方法によりゲートSiO2膜６、
N+ソース層７、N+ドレイン層８、ゲート酸化膜
６上のゲート電極９及びリン珪酸ガラス（PSG）
層１０を有するＮチヤンネルMOS素子を形成さ
せる方法が行われていた。（N+ソース層８、N+
ドレイン層及びゲート電極９の電極配線形成以降
の工程は省略する。） しかしながら上記従来のＮチヤンネルMOS半
導体装置の製造方法に於ては、MOS素子の形成
に有利なＰ型の低不純物濃度を有するシリコン基
板（P-Si基板）を使用するので、素子分離のた
めの埋め込み絶縁層即ち埋め込みSiO2層の上部
に形成される配線層の電位により、素子分離領域
のP-Si基板の導電型が反転して隣接するMOS素
子同志が分離されなくなることを防止するため
に、埋め込み絶縁層即ち埋め込みSiO2層５′の深
さは前記のように２〔μｍ〕程度に深く形成しな
ければならなかつた。そのために第１図ａに示す
ように２〔μｍ〕程度の深い素子分離溝４をエツ
チングにより形成する際に、約１〜1.5〔μｍ〕程
度の大きな寸法のサイドエツチング４′が生じる
ので、素子形成領域２を予め広くとつておかねば
ならず、従つてMOSIC等の集積度向上が阻害さ
れていた。本発明は上記問題点に鑑み、浅い分離
絶縁層により素子間の分離を完全に行わしめしか
も従来同様の素子性を有するMOS素子を形成す
ることができる半導体装置の製造方法を提供する
ものである。
即ち本発明は素子形成に適する不純物濃度より
高い不純物濃度の一導電型のシリコン基板上にレ
ジストマスクを形成後エツチングによつて素子分
離領域に対応する部分に分離に必要な5000〜6000
Å程度の深さの素子分離溝を形成し、続いて該基
板上に素子分離溝の深さに相当する厚さの酸化膜
を堆積し、リフトオフ法によりレジスト膜及びそ
の上に被着された酸化膜を除去し、素子分離溝中
にのみ酸化膜を残し、素子形成領域のゲート電極
に対応する部分にゲート酸化膜を形成し、更に基
板導電型と反対導電型の不純物イオンを基板全面
に注入し、素子形成領域に必要な厚さ部分のみの
不純物濃度を素子形成に必要な低濃度にまで変化
せしめることを特徴とする。
高い不純物濃度の一導電型のシリコン基板上にレ
ジストマスクを形成後エツチングによつて素子分
離領域に対応する部分に分離に必要な5000〜6000
Å程度の深さの素子分離溝を形成し、続いて該基
板上に素子分離溝の深さに相当する厚さの酸化膜
を堆積し、リフトオフ法によりレジスト膜及びそ
の上に被着された酸化膜を除去し、素子分離溝中
にのみ酸化膜を残し、素子形成領域のゲート電極
に対応する部分にゲート酸化膜を形成し、更に基
板導電型と反対導電型の不純物イオンを基板全面
に注入し、素子形成領域に必要な厚さ部分のみの
不純物濃度を素子形成に必要な低濃度にまで変化
せしめることを特徴とする。
以下本発明を図示実施例により詳細に説明す
る。第２図ａ乃至ｇは本発明の一実施例の工程説
明図である。
る。第２図ａ乃至ｇは本発明の一実施例の工程説
明図である。
本発明の半導体装置の製造方法は例えば、先ず
第２図ａに示すように素子形成に適する不純物濃
度より高い例えば２×1016〔cm-3〕程度のＰ型の
高不純物濃度を有するSi基板（P+Si基板）１１
の素子形成領域２をレジストマスク３で覆い、例
えば四フツ化炭素（CF4）＋酸素（O2）系のエツ
チングガス中でプラズマエツチングを行つて、前
記素子形成領域２の周囲のP+Si基板１１に例え
ば5000〜6000〔Å〕の浅い素子分離溝４を形成し
て後、第２図ｂに示すように該P+Si基板１１上
に、例えばモノシラン（SiH4）＋亜酸化窒素
（N2O）系の成長ガスを用いて、プラズマ気相成
長法により約100℃の低温に於て、前記素子分離
溝４の深さとほぼ等しい厚さ即ち5000〜6000〔Å〕
程度の厚さのSiO2層５を堆積させ、然る後リフ
トオフ法によりレジストマスク３上に堆積してい
るSiO2層５をレジストマスク３と共に除去して、
第２図ｃに示すようにP+Si基板１１の素子形成
領域２の周囲に、表示が素子形成領域とほぼ同一
平面上に形成されている深さ5000〜6000〔Å〕程
度の浅い埋め込みSiO2層５′を形成する。
第２図ａに示すように素子形成に適する不純物濃
度より高い例えば２×1016〔cm-3〕程度のＰ型の
高不純物濃度を有するSi基板（P+Si基板）１１
の素子形成領域２をレジストマスク３で覆い、例
えば四フツ化炭素（CF4）＋酸素（O2）系のエツ
チングガス中でプラズマエツチングを行つて、前
記素子形成領域２の周囲のP+Si基板１１に例え
ば5000〜6000〔Å〕の浅い素子分離溝４を形成し
て後、第２図ｂに示すように該P+Si基板１１上
に、例えばモノシラン（SiH4）＋亜酸化窒素
（N2O）系の成長ガスを用いて、プラズマ気相成
長法により約100℃の低温に於て、前記素子分離
溝４の深さとほぼ等しい厚さ即ち5000〜6000〔Å〕
程度の厚さのSiO2層５を堆積させ、然る後リフ
トオフ法によりレジストマスク３上に堆積してい
るSiO2層５をレジストマスク３と共に除去して、
第２図ｃに示すようにP+Si基板１１の素子形成
領域２の周囲に、表示が素子形成領域とほぼ同一
平面上に形成されている深さ5000〜6000〔Å〕程
度の浅い埋め込みSiO2層５′を形成する。
次に該P+Si基板１１を周知の方法で熱酸化し
て、P+Si面が露出している素子形成領域２に約
500〔Å〕程度の厚さの熱酸化膜（SiO2）を形成
して後、該領域のゲート形成部をレジストマスク
で覆い、フツ酸（HF）系の液によりエツチング
を行い、第２図ｄに示すようにP+Si基板１１上
の素子形成領域２内に前記熱酸化膜からなるゲー
トSiO2膜６を形成して後該P+Si基板１１の上面
に、例えば注入エネルギ100〔KeV〕注入量１×
1011〔cm-3〕の条件でＮ型不純物であるリン（Ｐ）
１２の注入を行い、前記ゲートSiO2膜６の下部
にあるP+Si基板１１の上層に約300〜500〔Å〕程
度の深さの低濃度キヤリヤー層（P-層）１３を
形成せしめる。（この際ゲートSiO2膜６に覆われ
ていない部分のP+Si基板１１の上層には1000
〔Å〕程度の深さのP-層が形成され、又埋め込み
SiO2層５′にも深さ1000〔Å〕程度の部分までＮ
型不純物が注入されるが、埋め込みSiO2層５′は
前記のように5000〜6000〔Å〕の深さまで形成さ
れているので、素子の分離機能が妨げられること
はない。次に該P+Si基板１１上に例えばモノシ
ラン（SiH4）＋水素（H2）系の成長ガスを用いて
化学気相成長（CVD）法により3000〜4000〔Å〕
程度の多結晶シリコン（PolySi）層を堆積し、
パターンニングを行つて第２図ｅに示すように
P+Si基板１１の素子形成領域２に形成されてい
るゲートSiO2膜６上にPolySiからなるゲート電
極９を形成させる。次に例えばモノシラン
（SiH4）＋酸素（O2）＋オスフイン（PH3）系の成
長ガスを用いてCVD法により第２図ｆに示すよ
うにP+Si基板１１上に１〜２〔μｍ〕程度の厚さ
のリン珪酸ガラス（PSG）層１０を堆積させて
後、該基板を約1000〜1150〔℃）の温度に加熱し
て、PSG層１０と直かに接触している素子形成
領域のP+Si基板１１にに固相拡散により約4000
〔Å〕程度の深さのＮ型ソース層７及びドレイン
層８を形成する。
て、P+Si面が露出している素子形成領域２に約
500〔Å〕程度の厚さの熱酸化膜（SiO2）を形成
して後、該領域のゲート形成部をレジストマスク
で覆い、フツ酸（HF）系の液によりエツチング
を行い、第２図ｄに示すようにP+Si基板１１上
の素子形成領域２内に前記熱酸化膜からなるゲー
トSiO2膜６を形成して後該P+Si基板１１の上面
に、例えば注入エネルギ100〔KeV〕注入量１×
1011〔cm-3〕の条件でＮ型不純物であるリン（Ｐ）
１２の注入を行い、前記ゲートSiO2膜６の下部
にあるP+Si基板１１の上層に約300〜500〔Å〕程
度の深さの低濃度キヤリヤー層（P-層）１３を
形成せしめる。（この際ゲートSiO2膜６に覆われ
ていない部分のP+Si基板１１の上層には1000
〔Å〕程度の深さのP-層が形成され、又埋め込み
SiO2層５′にも深さ1000〔Å〕程度の部分までＮ
型不純物が注入されるが、埋め込みSiO2層５′は
前記のように5000〜6000〔Å〕の深さまで形成さ
れているので、素子の分離機能が妨げられること
はない。次に該P+Si基板１１上に例えばモノシ
ラン（SiH4）＋水素（H2）系の成長ガスを用いて
化学気相成長（CVD）法により3000〜4000〔Å〕
程度の多結晶シリコン（PolySi）層を堆積し、
パターンニングを行つて第２図ｅに示すように
P+Si基板１１の素子形成領域２に形成されてい
るゲートSiO2膜６上にPolySiからなるゲート電
極９を形成させる。次に例えばモノシラン
（SiH4）＋酸素（O2）＋オスフイン（PH3）系の成
長ガスを用いてCVD法により第２図ｆに示すよ
うにP+Si基板１１上に１〜２〔μｍ〕程度の厚さ
のリン珪酸ガラス（PSG）層１０を堆積させて
後、該基板を約1000〜1150〔℃）の温度に加熱し
て、PSG層１０と直かに接触している素子形成
領域のP+Si基板１１にに固相拡散により約4000
〔Å〕程度の深さのＮ型ソース層７及びドレイン
層８を形成する。
そして前記PSG層１０に通常の方法により電
極引き出し窓を形成し、アルミニウム等の金属配
線を施して第２図ｇに示すようなMOS素子を形
成する。（図中１４は金属配線を表わす。） 上記実施例に於てはイオン注入により素子形成
領域にP-Si層を形成する際にリンを用いたが、
不純物としてはリン以外のＶ族元素を使用するこ
ともできる。又埋め込み絶縁層はSiO2以外にア
ルミナ（Al2O3）で形成させても良い。
極引き出し窓を形成し、アルミニウム等の金属配
線を施して第２図ｇに示すようなMOS素子を形
成する。（図中１４は金属配線を表わす。） 上記実施例に於てはイオン注入により素子形成
領域にP-Si層を形成する際にリンを用いたが、
不純物としてはリン以外のＶ族元素を使用するこ
ともできる。又埋め込み絶縁層はSiO2以外にア
ルミナ（Al2O3）で形成させても良い。
以上説明したように本発明の方法は、Ｐ型の高
い不純物濃度を有するシリコン基板（P+Si基板）
を用い該P+Si基板のMOS素子形成領域のみにイ
オン注入により低キヤリヤ層を形成するので、浅
い埋め込み絶縁層によつてMOS素子間の電気的
分離を完全に行うことができ、該埋め込み絶縁層
を設ける際に形成する素子分離溝は浅く形成すれ
ば良い。従つて素子分離溝形成の際のサイドエツ
チングによる素子領域の浸食を大幅に減少させる
ことができるので、MOS集積回路等の半導体装
置の集積度の向上に極めて有効である。
い不純物濃度を有するシリコン基板（P+Si基板）
を用い該P+Si基板のMOS素子形成領域のみにイ
オン注入により低キヤリヤ層を形成するので、浅
い埋め込み絶縁層によつてMOS素子間の電気的
分離を完全に行うことができ、該埋め込み絶縁層
を設ける際に形成する素子分離溝は浅く形成すれ
ば良い。従つて素子分離溝形成の際のサイドエツ
チングによる素子領域の浸食を大幅に減少させる
ことができるので、MOS集積回路等の半導体装
置の集積度の向上に極めて有効である。
第１図ａ乃至ｄはMOS半導体装置に於ける従
来の製造方法の工程説明用断面図で、第２図ａ乃
至ｇは本発明の製造方法の工程説明用断面図であ
る。図に於て、１はP-Si基板、２は素子形成領
域、３はレジストマスク、４は素子分離溝、５′
は埋め込みSiO2層、６はゲートSiO2膜、７はソ
ース層、８はドレイン層、９はゲート電極、１０
はPSG層、１１はP+Si基板、１２はリンイオン、
１３は低キヤリヤー層（P-層）。
来の製造方法の工程説明用断面図で、第２図ａ乃
至ｇは本発明の製造方法の工程説明用断面図であ
る。図に於て、１はP-Si基板、２は素子形成領
域、３はレジストマスク、４は素子分離溝、５′
は埋め込みSiO2層、６はゲートSiO2膜、７はソ
ース層、８はドレイン層、９はゲート電極、１０
はPSG層、１１はP+Si基板、１２はリンイオン、
１３は低キヤリヤー層（P-層）。
Claims (1)
- １ 素子形成に適する不純物濃度より高い不純物
濃度の一導電型のシリコン基板上にレジストマス
クを形成後エツチングによつて素子分離領域に対
応する部分に分離に必要な5000〜6000Å程度の深
さの素子分離溝を形成し、続いて該基板上に素子
分離溝の深さに相当する厚さの酸化膜を堆積し、
リフトオフ法によりレジスト膜及びその上に被着
された酸化膜を除去し、素子分離溝中にのみ酸化
膜を残し、素子形成領域のゲート電極に対応する
部分にゲート酸化膜を形成し、更に基板導電型と
反対導電型の不純物イオンを基板全面に注入し、
素子形成領域に必要な厚さ部分のみの不純物濃度
を素子形成に必要な低濃度にまで変化せしめるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11900879A JPS5643763A (en) | 1979-09-17 | 1979-09-17 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11900879A JPS5643763A (en) | 1979-09-17 | 1979-09-17 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5643763A JPS5643763A (en) | 1981-04-22 |
| JPH0232790B2 true JPH0232790B2 (ja) | 1990-07-23 |
Family
ID=14750702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11900879A Granted JPS5643763A (en) | 1979-09-17 | 1979-09-17 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5643763A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2766120B2 (ja) * | 1992-05-08 | 1998-06-18 | 三洋電機株式会社 | 除湿式衣類乾燥機 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4874977A (ja) * | 1971-12-28 | 1973-10-09 | ||
| JPS5221781A (en) * | 1975-08-12 | 1977-02-18 | Nec Corp | Semiconductor unit producing system |
-
1979
- 1979-09-17 JP JP11900879A patent/JPS5643763A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4874977A (ja) * | 1971-12-28 | 1973-10-09 | ||
| JPS5221781A (en) * | 1975-08-12 | 1977-02-18 | Nec Corp | Semiconductor unit producing system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2766120B2 (ja) * | 1992-05-08 | 1998-06-18 | 三洋電機株式会社 | 除湿式衣類乾燥機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5643763A (en) | 1981-04-22 |
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