JPH0812866B2 - バイポーラ型半導体装置 - Google Patents
バイポーラ型半導体装置Info
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- JPH0812866B2 JPH0812866B2 JP1176236A JP17623689A JPH0812866B2 JP H0812866 B2 JPH0812866 B2 JP H0812866B2 JP 1176236 A JP1176236 A JP 1176236A JP 17623689 A JP17623689 A JP 17623689A JP H0812866 B2 JPH0812866 B2 JP H0812866B2
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はバイポーラ型半導体装置に関し、特に、高速
論理動作回路または、高周波領域におけるアナログ動作
回路に好適する。
論理動作回路または、高周波領域におけるアナログ動作
回路に好適する。
（従来の技術） 近年、微細加工技術の進歩によってバイポーラ型半導
体装置の高集積化が進むと共に、寄生素子の低減により
高速化がもたらされており、その製造にあたっては、ト
レンチアイソレイション（Trench Isolation）により形
成した素子分離領域と２層の多結晶シリコン膜を利用し
た自己整合型構造も利用されている。これらの構造によ
ってベース、エミッタ領域の縮小化が進んで高集積化さ
れると共に、ベースコレクタ間またはコレクタ基板間の
寄生容量及びベース抵抗などの寄生容量が低減されて高
速化も達成されている。
体装置の高集積化が進むと共に、寄生素子の低減により
高速化がもたらされており、その製造にあたっては、ト
レンチアイソレイション（Trench Isolation）により形
成した素子分離領域と２層の多結晶シリコン膜を利用し
た自己整合型構造も利用されている。これらの構造によ
ってベース、エミッタ領域の縮小化が進んで高集積化さ
れると共に、ベースコレクタ間またはコレクタ基板間の
寄生容量及びベース抵抗などの寄生容量が低減されて高
速化も達成されている。
この構造を第２図と第３図により説明する。
第２図断面図に示したバイポーラ型トランジスタで
は、Ｂは1014〜15/cc含有するP-型半導体基板50にアン
チモンまたはヒ素を1019〜20/cc含有するいわゆるN+型
埋込領域51を常法通りリソグラフィ（Lithography）技
術、拡散及びイオン注入法により選択的に形成後、エピ
タキシャル（Epitaxial）成長法（以後エピ成長法と記
載する）によりリンを1016/cc程度含むN-型エピ層52を
堆積する。この工程では、先に拡散されたアンチモンま
たはヒ素がオートドープ（Auto Dope）されていわゆるN
+型埋込領域51が完成される。
は、Ｂは1014〜15/cc含有するP-型半導体基板50にアン
チモンまたはヒ素を1019〜20/cc含有するいわゆるN+型
埋込領域51を常法通りリソグラフィ（Lithography）技
術、拡散及びイオン注入法により選択的に形成後、エピ
タキシャル（Epitaxial）成長法（以後エピ成長法と記
載する）によりリンを1016/cc程度含むN-型エピ層52を
堆積する。この工程では、先に拡散されたアンチモンま
たはヒ素がオートドープ（Auto Dope）されていわゆるN
+型埋込領域51が完成される。
次にこのＮ型エピ層52表面に熱酸化膜（図示せず）を
形成後、レジストをマスクとしたイオン注入法及び活性
化処理により予定位置にチャンネルストッパー（Channe
l Stopper）53を形成する。
形成後、レジストをマスクとしたイオン注入法及び活性
化処理により予定位置にチャンネルストッパー（Channe
l Stopper）53を形成する。
次に酸素を透過しない窒化珪素パターンを選択絶縁物
層形成予定位置以外に被覆後、酸化雰囲気に設置して、
LOCOS（Local Oxidation Of Silicon）層（以後選択絶
縁物層と記載する）54…をいわゆるフィールド（Fiel
d）及び分離領域用として形成し、一方のエピ領域にト
ランジスタを、他方のそれにN+コレクタ取出層を設置す
る。
層形成予定位置以外に被覆後、酸化雰囲気に設置して、
LOCOS（Local Oxidation Of Silicon）層（以後選択絶
縁物層と記載する）54…をいわゆるフィールド（Fiel
d）及び分離領域用として形成し、一方のエピ領域にト
ランジスタを、他方のそれにN+コレクタ取出層を設置す
る。
トランジスタを完成するために一方のエピ領域54に
は、Ｂの表面濃度が約1018/ccのベース領域55をイオン
注入法及び活性化処理により形成し、更に、表面濃度が
1020/cc程度のリンまたはヒ素を含むエミッタ領域56を
形成して横型バイポーラトランジスタを形成していた。
は、Ｂの表面濃度が約1018/ccのベース領域55をイオン
注入法及び活性化処理により形成し、更に、表面濃度が
1020/cc程度のリンまたはヒ素を含むエミッタ領域56を
形成して横型バイポーラトランジスタを形成していた。
また、第３図には、トレンチアイソレイション層を備
えたバイポーラトランジスタを示したが、図から明らか
なように、ドープド多結晶シリコン層の酸化層を利用し
た自己整合法によりエミッタ領域を形成しているので、
微細パターンが得られる利点がある。
えたバイポーラトランジスタを示したが、図から明らか
なように、ドープド多結晶シリコン層の酸化層を利用し
た自己整合法によりエミッタ領域を形成しているので、
微細パターンが得られる利点がある。
製造方法の概略を説明すると、第２図のバイポーラト
ランジスタと同様にＢを1014〜15/cc含有するＰ型半導
体基板57にアンチモンまたはヒ素を1019〜20/cc含有す
るN+型埋込領域58を形成後、リンを1016/cc程度含むN-
型エピ層59を堆積する。そこで、先ずチャンネルストッ
パ60をレジストをマスクとするイオン注入法及び活性化
処理により形成する。続いてトレンチ溝61をRIE（React
ive Ion Etching）法により深さ５μｍ位に設け、露出
したＰ型半導体基板57、N+型埋込領域58、Ｎ型エピ層59
の各表面とＰ型半導体基板57に絶縁物層62を熱酸化法に
より形成する。この熱酸化絶縁物層62が形成されたＰ型
半導体基板57には、窒化珪素パターンを形成して選択絶
縁物層63…を形成する。
ランジスタと同様にＢを1014〜15/cc含有するＰ型半導
体基板57にアンチモンまたはヒ素を1019〜20/cc含有す
るN+型埋込領域58を形成後、リンを1016/cc程度含むN-
型エピ層59を堆積する。そこで、先ずチャンネルストッ
パ60をレジストをマスクとするイオン注入法及び活性化
処理により形成する。続いてトレンチ溝61をRIE（React
ive Ion Etching）法により深さ５μｍ位に設け、露出
したＰ型半導体基板57、N+型埋込領域58、Ｎ型エピ層59
の各表面とＰ型半導体基板57に絶縁物層62を熱酸化法に
より形成する。この熱酸化絶縁物層62が形成されたＰ型
半導体基板57には、窒化珪素パターンを形成して選択絶
縁物層63…を形成する。
次いで、ベース領域の形成工程に移るが、その前に窒
化珪素パターン及びベース領域形成予定位置の熱酸化膜
除去を行い、更に、Ｂを1018〜20/ccドープした多結晶
珪素層64のデポ（Deposition）はパターニング工程を施
してからＢを拡散して表面濃度が約1019/ccのベース領
域65を形成する。このベース領域65内にエミッタ領域66
をまたコレクタ取出層67を自己整合法により形成するた
めに多結晶珪素層64に酸化を施してから窓を設け、ここ
にリンまたはヒ素をドープした多結晶珪素層68をデポ後
パターニングしてから拡散して表面濃度が約1020/ccの
エミッタ領域66を自己整合法を利用して形成する。ま
た、この工程と同時にコレクタ取出層用多結晶珪素層68
もエミッタ用多結晶珪素層68と同時に堆積する。またエ
ミッタ領域66、ベース領域65及びコレクタ取出層67用電
極69、70、71をAlまたはAl合金（Al−SiまたはAl−Si−
Cu）を堆積して形成する。ただし図にあるようにベース
電極71はいわゆるフィールド領域まで延長された多結晶
珪素層64に設置する。
化珪素パターン及びベース領域形成予定位置の熱酸化膜
除去を行い、更に、Ｂを1018〜20/ccドープした多結晶
珪素層64のデポ（Deposition）はパターニング工程を施
してからＢを拡散して表面濃度が約1019/ccのベース領
域65を形成する。このベース領域65内にエミッタ領域66
をまたコレクタ取出層67を自己整合法により形成するた
めに多結晶珪素層64に酸化を施してから窓を設け、ここ
にリンまたはヒ素をドープした多結晶珪素層68をデポ後
パターニングしてから拡散して表面濃度が約1020/ccの
エミッタ領域66を自己整合法を利用して形成する。ま
た、この工程と同時にコレクタ取出層用多結晶珪素層68
もエミッタ用多結晶珪素層68と同時に堆積する。またエ
ミッタ領域66、ベース領域65及びコレクタ取出層67用電
極69、70、71をAlまたはAl合金（Al−SiまたはAl−Si−
Cu）を堆積して形成する。ただし図にあるようにベース
電極71はいわゆるフィールド領域まで延長された多結晶
珪素層64に設置する。
最後にCVD（Chemical Vapour Deposision）被膜を形
成して横型バイポーラ型トランジスタを形成する。
成して横型バイポーラ型トランジスタを形成する。
（発明が解決しようとする課題） このように横型バイポーラトランジスタでは、微細加
工技術の進歩により高集積化と寄生素子の低減により高
速性が得られている。それに加えてトレンチアイソレイ
ションによる素子分離法更に２層の多結晶層を利用する
自己整合型トランジスタ構造が第２図と第３図にあるよ
うに導入されている。
工技術の進歩により高集積化と寄生素子の低減により高
速性が得られている。それに加えてトレンチアイソレイ
ションによる素子分離法更に２層の多結晶層を利用する
自己整合型トランジスタ構造が第２図と第３図にあるよ
うに導入されている。
両図に示すような構造では、素子分離領域ａとベース
・エミッタ領域ｂが大幅に縮小して高集積化と寄生容量
（ベース〜コレクタ間、コレクタ〜基板間など）と寄生
抵抗（ベース抵抗など）の低減により高速化が得られて
いる。
・エミッタ領域ｂが大幅に縮小して高集積化と寄生容量
（ベース〜コレクタ間、コレクタ〜基板間など）と寄生
抵抗（ベース抵抗など）の低減により高速化が得られて
いる。
これに対してコレクタ引出構造は、真性トランジスタ
領域、埋込領域及びコレクタ引出領域を経た半導体基板
の厚さ方向を利用しているので、素子の縮小化を阻害し
ている。
領域、埋込領域及びコレクタ引出領域を経た半導体基板
の厚さ方向を利用しているので、素子の縮小化を阻害し
ている。
更に、コレクタシリーズ抵抗及びコレクタと半導体基
板間の寄生容量の低減が難しい。
板間の寄生容量の低減が難しい。
本発明は、このような事情により成されたもので、横
型バイポーラ型半導体素子を微細化すると共に、寄生素
子や寄生容量を低減して、高速化と高集積化を図ること
を目的とする。
型バイポーラ型半導体素子を微細化すると共に、寄生素
子や寄生容量を低減して、高速化と高集積化を図ること
を目的とする。
（課題を解決するための手段） 本発明に係るバイポーラ型半導体装置は、第１導電型
の半導体基板に形成する突出するメサ状部と，この突出
するメサ状部及び前記半導体基板の境界を囲みかつ前記
半導体基板に重ねて形成する絶縁物層と，前記絶縁物層
に積層して配置する第１導電型の不純物を含む第１の多
結晶層と，前記メサ状部の一方の側壁部に形成し前記第
１の多結晶層に接続する第１導電型のベース領域と，前
記ベース領域内に形成する第２導電型のエミッタ領域
と，メサ状部の他方の側壁部に部分的に設けるコレクタ
領域と，前記コレクタ領域に接続する第２導電型の不純
物を含む第２の多結晶層と，前記メサ状部の頂部、第１
多結晶層及び第２の多結晶層を被覆する他の絶縁物層
と，前記他の絶縁物層に重なりかつ前記エミッタ領域に
接続する第２導電型の不純物を含む第２の多結晶層に特
徴がある。
の半導体基板に形成する突出するメサ状部と，この突出
するメサ状部及び前記半導体基板の境界を囲みかつ前記
半導体基板に重ねて形成する絶縁物層と，前記絶縁物層
に積層して配置する第１導電型の不純物を含む第１の多
結晶層と，前記メサ状部の一方の側壁部に形成し前記第
１の多結晶層に接続する第１導電型のベース領域と，前
記ベース領域内に形成する第２導電型のエミッタ領域
と，メサ状部の他方の側壁部に部分的に設けるコレクタ
領域と，前記コレクタ領域に接続する第２導電型の不純
物を含む第２の多結晶層と，前記メサ状部の頂部、第１
多結晶層及び第２の多結晶層を被覆する他の絶縁物層
と，前記他の絶縁物層に重なりかつ前記エミッタ領域に
接続する第２導電型の不純物を含む第２の多結晶層に特
徴がある。
（作 用） このように本発明のバイポーラ型半導体装置では、リ
ソグラフィ技術及びRIE技術などにより半導体基板に微
細な例えば１μｍ平方のメサ状部を設け、この向合った
側壁の一方にエミッタ領域ベース領域と、他方にコレク
タ領域を形成する。このメサ状部の向合った側壁即ち半
導体基板の厚さ方向に沿った方向を利用して、形成する
不純物領域間の影響を避けるように配慮した。
ソグラフィ技術及びRIE技術などにより半導体基板に微
細な例えば１μｍ平方のメサ状部を設け、この向合った
側壁の一方にエミッタ領域ベース領域と、他方にコレク
タ領域を形成する。このメサ状部の向合った側壁即ち半
導体基板の厚さ方向に沿った方向を利用して、形成する
不純物領域間の影響を避けるように配慮した。
この結果、バイポーラ型半導体装置の微細化及び高集
積化を図ると共に、トランジスタに必要な特性をメサ状
部の高さを調整することにより得る他に、コレクタ領域
を従来のように半導体基板の厚さ方向に引出さずに形成
できる。従って、コレクタシリーズ抵抗及びコレクタと
半導体基板間の寄生容量が低減できるので高速化が達成
された。
積化を図ると共に、トランジスタに必要な特性をメサ状
部の高さを調整することにより得る他に、コレクタ領域
を従来のように半導体基板の厚さ方向に引出さずに形成
できる。従って、コレクタシリーズ抵抗及びコレクタと
半導体基板間の寄生容量が低減できるので高速化が達成
された。
（実施例） 第１図ａ〜ｉの断面図を参照して本発明に係わる一実
施例としてNPN型バイポーラ型トランジスタを説明す
る。
施例としてNPN型バイポーラ型トランジスタを説明す
る。
Ｂを1014〜15/cc含むＰ型シリコン半導体基板１にエ
ピタキシャル成長法またはイオン注入法によりSbまたは
Asを1019〜1020/cc程度含有したＮ型コレクタ層２を1.0
μｍの厚さに形成後、この表面付近に酸化シリコン層３
を公知の熱酸化法または化学的気相成長法により1.0μ
ｍ程度形成する。次に通常のリソグラフィ技術とCF4とH
2のガスによるRIE工程により酸化シリコン層３を約１μ
ｍの幅にエッチングして第１図ａの断面構造が得られ
る。
ピタキシャル成長法またはイオン注入法によりSbまたは
Asを1019〜1020/cc程度含有したＮ型コレクタ層２を1.0
μｍの厚さに形成後、この表面付近に酸化シリコン層３
を公知の熱酸化法または化学的気相成長法により1.0μ
ｍ程度形成する。次に通常のリソグラフィ技術とCF4とH
2のガスによるRIE工程により酸化シリコン層３を約１μ
ｍの幅にエッチングして第１図ａの断面構造が得られ
る。
更に、酸化シリコン層３をマスクとしてＮ型コレクタ
層２を等方性エッチングまたは異方性エッチング（CF4
とH2のガス使用）処理によりＰ型シリコン半導体基板１
に達するまで除去して第１図ｂに明らかなようなＮ型コ
レクタ層２と酸化シリコン層３からなる突出するメサ状
部４が形成される。
層２を等方性エッチングまたは異方性エッチング（CF4
とH2のガス使用）処理によりＰ型シリコン半導体基板１
に達するまで除去して第１図ｂに明らかなようなＮ型コ
レクタ層２と酸化シリコン層３からなる突出するメサ状
部４が形成される。
次に、Ｐ型シリコン半導体基板１の厚さ方向に沿った
メサ部４の側壁部に酸化シリコン層５を500Å〜1000Å
程度被覆するために熱酸化雰囲気にさらしてから、酸素
を透過しない窒化珪素層６を1000Å〜2000Å程度減圧気
相成長法（Low Pressure Chemical Vapour Depositio
n）により堆積する（第１図ｃ参照）。引続きシリコン
半導体基板１全表面に堆積した窒化珪素層６のパターニ
ング処理をRIE工程により行って、第１図ｃにあるよう
にメサ状部４の側壁部を除いて除去する。
メサ部４の側壁部に酸化シリコン層５を500Å〜1000Å
程度被覆するために熱酸化雰囲気にさらしてから、酸素
を透過しない窒化珪素層６を1000Å〜2000Å程度減圧気
相成長法（Low Pressure Chemical Vapour Depositio
n）により堆積する（第１図ｃ参照）。引続きシリコン
半導体基板１全表面に堆積した窒化珪素層６のパターニ
ング処理をRIE工程により行って、第１図ｃにあるよう
にメサ状部４の側壁部を除いて除去する。
更に、通常の熱酸化処理工程により露出したＰ型シリ
コン半導体基板１表面から内部及び外部に向けて選択酸
化物層７（酸化シリコン）を第１図ｄに示すように3000
Å〜5000Å形成する。
コン半導体基板１表面から内部及び外部に向けて選択酸
化物層７（酸化シリコン）を第１図ｄに示すように3000
Å〜5000Å形成する。
ここでトランジスタに不可欠な３領域形成にとって不
要な窒化珪素層６をCDE法［ケミカルドライエッチング
（Chemical Dry Etching）：マグネトロン管により形成
したプラズマから離れた位置に移したラジカルによりエ
ッチングする方法］により、酸化シリコン層５をフッ酸
による等方性エッチングで除去後、第１図ｅに明らかな
ように減圧化学的気相成長法により突出するメサ状部４
表面に沿って第１多結晶珪素層８を堆積後、レジスト層
９塗布する。
要な窒化珪素層６をCDE法［ケミカルドライエッチング
（Chemical Dry Etching）：マグネトロン管により形成
したプラズマから離れた位置に移したラジカルによりエ
ッチングする方法］により、酸化シリコン層５をフッ酸
による等方性エッチングで除去後、第１図ｅに明らかな
ように減圧化学的気相成長法により突出するメサ状部４
表面に沿って第１多結晶珪素層８を堆積後、レジスト層
９塗布する。
次に、メサ状部４表面が露出するまで酸素プラズマM/
C（Machine）でレジスト層９をエッチングして第１図ｅ
に示す形状とする。更に、RIE法によるエッチバック法
により第１多結晶珪素層８を除去してＰ型シリコン半導
体基板１を露出させて、選択酸化物層７に平行な部分だ
けとする。
C（Machine）でレジスト層９をエッチングして第１図ｅ
に示す形状とする。更に、RIE法によるエッチバック法
により第１多結晶珪素層８を除去してＰ型シリコン半導
体基板１を露出させて、選択酸化物層７に平行な部分だ
けとする。
ここでベース領域の形成工程に移行する。即ち、通常
のリソグラフィ法により第１図ｆに明らかなように突出
したメサ状部４の半分と第１多結晶珪素層８部分をレジ
スト層10によりマスクして、突出したメサ状部４の側壁
部Ａに斜め方向からＢを加速電圧30〜50KeVでイオン注
入して、0.3μｍ程度かつ、表面濃度が1018/cc程度のベ
ース領域11を形成するが、第１多結晶珪素層８にもＰ型
不純物Ｂが導入される（第１図ｆ参照）。
のリソグラフィ法により第１図ｆに明らかなように突出
したメサ状部４の半分と第１多結晶珪素層８部分をレジ
スト層10によりマスクして、突出したメサ状部４の側壁
部Ａに斜め方向からＢを加速電圧30〜50KeVでイオン注
入して、0.3μｍ程度かつ、表面濃度が1018/cc程度のベ
ース領域11を形成するが、第１多結晶珪素層８にもＰ型
不純物Ｂが導入される（第１図ｆ参照）。
更に、ベース領域11形成工程時とは逆方向にメサ状部
４の半分と第１多結晶珪素層８部分にレジスト層12を被
覆後突出したメサ状部４の側壁部Ｂに斜め方向からヒ素
またはリンを加速電圧30〜50KeVでイオン注入して、第
１図ｇに示すように半導体基板１の表面に沿った方向の
深さがほぼ0.3μｍかつ、表面濃度が約1019〜20/ccのコ
レクタ領域13が形成される。この工程で第１多結晶珪素
層８部分にはヒ素またはリンが導入されるので第２多結
晶珪素層14が形成されることになる。
４の半分と第１多結晶珪素層８部分にレジスト層12を被
覆後突出したメサ状部４の側壁部Ｂに斜め方向からヒ素
またはリンを加速電圧30〜50KeVでイオン注入して、第
１図ｇに示すように半導体基板１の表面に沿った方向の
深さがほぼ0.3μｍかつ、表面濃度が約1019〜20/ccのコ
レクタ領域13が形成される。この工程で第１多結晶珪素
層８部分にはヒ素またはリンが導入されるので第２多結
晶珪素層14が形成されることになる。
次に熱酸化法または化学的気相成長法により第１多結
晶珪素層８部分及び第２多結晶珪素層14に酸化シリコン
層15を被覆するが、引続いてレジストを利用するエッチ
バック法により突出したメサ状部４の側壁部Ａ、Ｂの一
部を露出させて（第１図ｈ参照）、エミッタ領域の形成
工程に入る。この工程により露出したベース領域11と共
にメサ状部４頂部に形成した酸化シリコン層３にまたが
ってリンまたはヒ素を1020/cc程度含有した第３多結晶
珪素層16を減圧化学的気相成長法により堆積してから、
含有不純物をベース領域11内に拡散して深さ約0.1μｍ
エミッタ領域17を形成する。この第３多結晶珪素層16
は、エミッタ領域17の電極の役割を果たす（第１図ｉ参
照）。ベース領域11及びコレクタ領域13に接続する第１
〜第３多結晶珪素層８、12、16の適当な位置に導電性金
属からなる電極（図示せず）を設置するのは常法通りで
あるが、表面安定層としてPSG（Phosphor Silicate Gla
ss）層やPSG層とSiN層の積層体などを設ける。
晶珪素層８部分及び第２多結晶珪素層14に酸化シリコン
層15を被覆するが、引続いてレジストを利用するエッチ
バック法により突出したメサ状部４の側壁部Ａ、Ｂの一
部を露出させて（第１図ｈ参照）、エミッタ領域の形成
工程に入る。この工程により露出したベース領域11と共
にメサ状部４頂部に形成した酸化シリコン層３にまたが
ってリンまたはヒ素を1020/cc程度含有した第３多結晶
珪素層16を減圧化学的気相成長法により堆積してから、
含有不純物をベース領域11内に拡散して深さ約0.1μｍ
エミッタ領域17を形成する。この第３多結晶珪素層16
は、エミッタ領域17の電極の役割を果たす（第１図ｉ参
照）。ベース領域11及びコレクタ領域13に接続する第１
〜第３多結晶珪素層８、12、16の適当な位置に導電性金
属からなる電極（図示せず）を設置するのは常法通りで
あるが、表面安定層としてPSG（Phosphor Silicate Gla
ss）層やPSG層とSiN層の積層体などを設ける。
本発明に係わるバイポーラ型半導体装置は、従来のよ
うに半導体基板の縦方向に延びたコレクタ引出部が必要
でないので、高集積化が可能になると共に、コレクタと
半導体基板間の寄生容量とコレクタシリーズ（Series）
抵抗などの寄生素子が大幅に減少するので、バイポーラ
型半導体装置の高速動作が可能になる。
うに半導体基板の縦方向に延びたコレクタ引出部が必要
でないので、高集積化が可能になると共に、コレクタと
半導体基板間の寄生容量とコレクタシリーズ（Series）
抵抗などの寄生素子が大幅に減少するので、バイポーラ
型半導体装置の高速動作が可能になる。
【図面の簡単な説明】 第１図ａ〜ｉは本発明に係わる一実施例の各工程を示す
断面図、第２図及び第３図は従来のバイポーラ型半導体
装置の断面図である。 １……半導体基板、２……コレクタ層 ３、５、15……酸化シリコン層 ４……メサ状部、６……窒化珪素層 ７……選択酸化物層 ８、12、14……第１〜第３多結晶珪素層 ９、10、12……レジスト層、11……ベース領域 13……コレクタ領域、17……エミッタ領域
断面図、第２図及び第３図は従来のバイポーラ型半導体
装置の断面図である。 １……半導体基板、２……コレクタ層 ３、５、15……酸化シリコン層 ４……メサ状部、６……窒化珪素層 ７……選択酸化物層 ８、12、14……第１〜第３多結晶珪素層 ９、10、12……レジスト層、11……ベース領域 13……コレクタ領域、17……エミッタ領域
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (1)
- 【請求項１】第１導電型の半導体基板に形成する突出す
るメサ状部と，この突出するメサ状部及び前記半導体基
板の境界を囲みかつ前記半導体基板に重ねて形成する絶
縁物層と，前記絶縁物層に積層して配置する第１導電型
の不純物を含む第１の多結晶層と，前記メサ状部の一方
の側壁部に形成し前記第１の多結晶層に接続する第１導
電型のベース領域と，前記ベース領域内に形成する第２
導電型のエミッタ領域と，メサ状部の他方の側壁部に部
分的に設けるコレクタ領域と，前記コレクタ領域に接続
する第２導電型の不純物を含む第２の多結晶層と，前記
メサ状部の頂部、第１多結晶層及び第２の多結晶層を被
覆する他の絶縁物層と，前記他の絶縁物層に重なりかつ
前記エミッタ領域に接続する第２導電型の不純物を含む
第２の多結晶層を具備することを特徴とするバイポーラ
型半導体装置
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1176236A JPH0812866B2 (ja) | 1989-07-07 | 1989-07-07 | バイポーラ型半導体装置 |
| US07/548,609 US5065210A (en) | 1989-07-07 | 1990-07-05 | Lateral transistor structure for bipolar semiconductor integrated circuits |
| KR1019900010152A KR940004452B1 (ko) | 1989-07-07 | 1990-07-05 | 바이폴라형 반도체장치 |
| EP90112934A EP0406883B1 (en) | 1989-07-07 | 1990-07-06 | Bipolar type semiconductor device and method of making same |
| DE69022308T DE69022308T2 (de) | 1989-07-07 | 1990-07-06 | Bipolare Halbleitervorrichtung und Verfahren zu deren Herstellung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1176236A JPH0812866B2 (ja) | 1989-07-07 | 1989-07-07 | バイポーラ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0340436A JPH0340436A (ja) | 1991-02-21 |
| JPH0812866B2 true JPH0812866B2 (ja) | 1996-02-07 |
Family
ID=16010020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1176236A Expired - Fee Related JPH0812866B2 (ja) | 1989-07-07 | 1989-07-07 | バイポーラ型半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5065210A (ja) |
| EP (1) | EP0406883B1 (ja) |
| JP (1) | JPH0812866B2 (ja) |
| KR (1) | KR940004452B1 (ja) |
| DE (1) | DE69022308T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5194926A (en) * | 1991-10-03 | 1993-03-16 | Motorola Inc. | Semiconductor device having an inverse-T bipolar transistor |
| US5341023A (en) * | 1992-06-18 | 1994-08-23 | International Business Machines Corporation | Novel vertical-gate CMOS compatible lateral bipolar transistor |
| JP3258123B2 (ja) * | 1993-03-15 | 2002-02-18 | 株式会社東芝 | 半導体装置 |
| US5607865A (en) * | 1995-01-27 | 1997-03-04 | Goldstar Electron Co., Ltd. | Structure and fabrication method for a thin film transistor |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4688073A (en) * | 1981-03-30 | 1987-08-18 | Goth George R | Lateral device structures using self-aligned fabrication techniques |
| US4764799A (en) * | 1985-05-28 | 1988-08-16 | International Business Machines Corporation | Stud-defined integrated circuit structure |
| US4738624A (en) * | 1987-04-13 | 1988-04-19 | International Business Machines Corporation | Bipolar transistor structure with self-aligned device and isolation and fabrication process therefor |
| JP2565162B2 (ja) * | 1987-05-21 | 1996-12-18 | ソニー株式会社 | バイポ−ラトランジスタおよびその製造方法 |
| JPS63292673A (ja) * | 1987-05-25 | 1988-11-29 | Nec Corp | 横型バイポ−ラトランジスタ |
| JPH0626216B2 (ja) * | 1987-06-02 | 1994-04-06 | 日本電気株式会社 | 半導体装置の製造方法 |
| EP0306213A3 (en) * | 1987-09-02 | 1990-05-30 | AT&T Corp. | Submicron bipolar transistor with edge contacts |
| US4860077A (en) * | 1987-09-28 | 1989-08-22 | Motorola, Inc. | Vertical semiconductor device having a sidewall emitter |
| JPH01241167A (ja) * | 1988-03-23 | 1989-09-26 | Hitachi Ltd | 半導体装置とその製造方法 |
-
1989
- 1989-07-07 JP JP1176236A patent/JPH0812866B2/ja not_active Expired - Fee Related
-
1990
- 1990-07-05 KR KR1019900010152A patent/KR940004452B1/ko not_active IP Right Cessation
- 1990-07-05 US US07/548,609 patent/US5065210A/en not_active Expired - Lifetime
- 1990-07-06 DE DE69022308T patent/DE69022308T2/de not_active Expired - Fee Related
- 1990-07-06 EP EP90112934A patent/EP0406883B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0340436A (ja) | 1991-02-21 |
| US5065210A (en) | 1991-11-12 |
| KR940004452B1 (ko) | 1994-05-25 |
| DE69022308T2 (de) | 1996-03-14 |
| EP0406883A3 (en) | 1992-01-22 |
| EP0406883B1 (en) | 1995-09-13 |
| KR910003806A (ko) | 1991-02-28 |
| EP0406883A2 (en) | 1991-01-09 |
| DE69022308D1 (de) | 1995-10-19 |
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| Date | Code | Title | Description |
|---|---|---|---|
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