JP3472623B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばバイポーラトラ
ンジスタ等の半導体装置及びその製造方法に関するもの
である。

【０００２】

【従来の技術】バイポーラトランジスタは、高速性・高
駆動性に優れた半導体装置のひとつであることは広く知
られていることであり、バイポーラトランジスタのデバ
イス性能向上のためにデバイス構造の工夫がなされてき
た。

【０００３】例えば、高周波動作するためにバイポーラ
トランジスタのコレクタは、その抵抗が低く、かつコレ
クタと反対導電型の基板との容量が小さいことが要求さ
れる。

【０００４】従って、従来より低濃度のコレクタエピタ
キシャル層下にこのコレクタエピタキシャル層と同じ導
電型の高濃度のコレクタ埋込層が形成され、基板の表面
よりコレクタエピタキシャル層を貫通してコレクタ埋込
層に至るコレクタ埋込層と同じ導電型の高濃度の拡散層
からなるコレクタ引出し層を設け、このコレクタ引出し
層上にコレクタ電極が形成されていた。

【０００５】しかしながら、拡散層をコレクタ引出し層
に用いる場合には、不純物を少なくともコレクタエピタ
キシャル層の厚み以上に拡散させる必要がある。従っ
て、このとき基板の表面ではコレクタエピタキシャル層
の厚みの２倍程度に拡散層の広がりが生じる。また、コ
レクタ引出し層と耐圧等の維持を図るために他の拡散層
との一定の距離を保つ必要があるため、素子の小型化を
進めるうえで障害となってきた。

【０００６】したがって、上記課題を解決するために図
１６に示される半導体装置が提案されている。図１６は
従来のバイポーラトランジスタの構造を示す一部断面図
である。１はＰ型のシリコン基板からなる基板、２はこ
の基板１上に形成され、導電領域となる例えば厚さ約３
μｍのＮ型の高濃度コレクタ埋込層、３はこのコレクタ
埋込層２上に形成された例えば厚さ約１μｍのＮ型のコ
レクタエピタキシャル層である。４はコレクタエピタキ
シャル層３に形成され、基板１に達する素子分離領域
で、エピタキシャル層３及びコレクタ埋込層２を貫通し
基板１にまで達する第１の溝４ａの底部に形成されたチ
ャネルカット領域４ｂと、溝４ａ内に充填された充填材
４ｃと、この充填材４ｃの周囲に設けられた熱酸化膜４
ｄとによって構成されている。

【０００７】５はコレクタエピタキシャル層３上に形成
された厚み約０．５μｍのフィールド酸化膜、６はこの
フィールド酸化膜５間に形成されたＰ型の外部ベース領
域、７はこの外部ベース領域６に挟持されたＰ型の真性
ベース領域、８はこの真性ベース領域７上に形成された
Ｎ型のエミッタ領域である。

【０００８】９はポリシリコン膜からなり上記外部ベー
ス領域６と電気的に接続された外部ベース電極、１０は
この外部ベース電極９上に形成され、例えばＣＶＤ酸化
膜等の絶縁物からなる第１の絶縁膜、１１は上記外部ベ
ース電極９の側壁を覆うように形成されたＣＶＤ酸化膜
等の絶縁物からなるサイドウォールスペーサ、１２は上
記エミッタ領域８上に形成され、ポリシリコン膜等の導
体膜からなるエミッタ電極、１３はこのエミッタ電極１
２上に形成され、ＣＶＤ酸化膜等の絶縁物からなる第１
の層間絶縁膜、１４ａはこの層間絶縁膜１３及びコレク
タエピタキシャル層３を貫通して、コレクタ埋込層２に
到達する第２の溝、１４ｂはこの第２の溝１４ａ内に埋
め込まれたＮ型不純物が添加されたポリシリコン又はア
モルファスシリコン等の半導体埋込層で、第２の溝１４
ａ内に半導体埋込層１４ｂを埋め込むことで溝型電極で
あるコレクタ引出し電極１４が形成されている。

【０００９】１５は上記第１の層間絶縁膜１３上に形成
され、ＣＶＤ酸化膜等の絶縁物からなる第２の層間絶縁
膜、１６は第１の層間絶縁膜１３及び第２の層間絶縁膜
１５に形成された開口部である電極引出し孔で、１７は
この電極引出し孔１６を介して各電極と電気的に接続さ
れるアルミニウム等の導体物からなる配線である。

【００１０】上記のように構成されたバイポーラトラン
ジスタの製造方法について、図１７〜図２２を用いて以
下説明する。図１７〜図２２は、従来のバイポーラトラ
ンジスタの製造工程を順次示した製造工程図である。

【００１１】まず、基板１の深さ約３μｍにＮ型のアン
チモン又は砒素等を３×１０^２０コ／ｃｍ^３の高濃度に
拡散させ、コレクタ埋込層２を形成し、次に、Ｎ型の不
純物であるリン又は砒素等を含むコレクタエピタキシャ
ル層３をコレクタ埋込層２上に厚み約１μｍとなるよう
に成長させる。次に、ＣＶＤ法にてこのコレクタエピタ
キシャル層３上にＣＶＤ酸化膜２１を例えば約０．５μ
ｍ堆積し、通常の写真蝕刻技術にて素子分離領域４とな
る領域のみ開口部となるレジストマスクを形成し、ＣＶ
Ｄ酸化膜２１をエッチングする。このエッチング後レジ
ストマスクを除去し、このＣＶＤ酸化膜２１をマスクと
して、図１７に示されるようなコレクタエピタキシャル
層３及びコレクタ埋込層２をエッチングし、基板１まで
達する第１の溝４ａを形成する。

【００１２】次に、図１８に示されるように、水蒸気雰
囲気中にて熱処理を行うことによって、ＣＶＤ酸化膜２
１とコレクタエピタキシャル層３間では例えば約０．０
６μｍと薄く、第１の溝４ａの周囲には約０．１μｍと
厚く熱酸化膜４ｄが形成される。次に、硼素又はＢＦ_２
等のＰ型の不純物を第１の溝４ａの底部にイオン注入
し、チャネルカット領域４ｂを形成する。

【００１３】次に、ポリシリコン又はＣＶＤ酸化膜等の
充填材４ｃを例えば１．６μｍと厚く堆積した後、エッ
チバック法を施し、充填材４ｃにて第１の溝４ａを埋め
込む。次に、図１９に示されるようにＬＯＣＯＳ（Ｌｏ
ｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法によ
り、パッド酸化膜２２をＣＶＤ法又は熱酸化法により厚
み約０．０５μｍ、窒化膜２３を厚み０．１μｍ順次堆
積した後、活性領域のみパッド酸化膜２２及び窒化膜２
３が残存するようにパターニングし、水蒸気雰囲気中に
て酸化処理することによってフィールド酸化膜５が形成
される。

【００１４】次に、図２０に示されるように後にベース
領域６となる領域上の窒化膜２３及びパッド酸化膜２２
を順次エッチング除去し、ＣＶＤ法等によりポリシリコ
ン膜９を堆積し、このポリシリコン膜９にＰ型不純物で
ある例えば硼素を加速電圧１０ＫｅＶ、注入量４×１０
^１５／ｃｍ^２にてイオン注入する。その後、このポリシ
リコン膜９上にＣＶＤ法にて第１の絶縁膜１０となるＣ
ＶＤ酸化膜を約０．２μｍ堆積する。次に、ベース引出
し電極の形状のレジストパターンを形成した後、第１の
絶縁膜１０及びポリシリコン膜９をエッチングし、レジ
スト除去し、ベース引出し電極９を形成する。次に、後
に真性ベース領域及びエミッタ領域となる領域にＰ型不
純物である例えばＢＦ_２を加速電圧３０ＫｅＶ、注入量
８×１０^１３／ｃｍ^２にてイオン注入し、Ｐ型不純物層
２４を形成する。

【００１５】次に、図２１に示すように、ＣＶＤ法にて
約０．２μｍのＣＶＤ酸化膜を全面に堆積した後、全面
エッチングすることにより、ベース引出し電極９の側壁
に幅０．１５μｍのサイドウォールスペーサ１１が形成
される。次に、全面にエミッタ電極１２となるポリシリ
コン膜約０．２μｍを堆積し、このポリシリコン膜にＮ
型の不純物である砒素を加速電圧５０ＫｅＶ、注入量８
×１０^１５／ｃｍ^２にてイオン注入し、エミッタ電極の
形状のレジストマスクを形成後、エッチングし、レジス
トマスクを除去することによりエミッタ電極１２が形成
される。

【００１６】次に、第１の層間絶縁膜１３となるＣＶＤ
酸化膜を約０．５μｍ堆積し、コレクタ引出し領域１４
となる領域のみが開口部となるレジストマスクを形成
し、第１の層間絶縁膜１３及びパッド酸化膜２３をエッ
チングし、レジスト除去後この第１の層間絶縁膜１３を
マスクとしてコレクタ埋込層２にまで達する幅約０．５
〜２μｍの第２の溝１４ａを形成する。

【００１７】次に、この第２の溝１４ａ形成時に溝の周
囲に形成されたダメージ層を除去するために熱酸化を行
い、この熱酸化膜をエッチング除去することによってダ
メージ層も除去する。次にＮ型の不純物を添加したポリ
シリコン又はアモルファスシリコンを約１．６μｍと厚
く堆積し、エッチバックを施すことによって、第２の溝
１４ａ内がポリシリコン又はアモルファス等からなる半
導体層１４ｂにより埋め込まれる。次に、平坦化のため
にＣＶＤ法にてＣＶＤ酸化膜からなる第２の層間絶縁膜
１５を形成し、８００〜９００℃の熱処理を数十分間施
し、この第２の層間絶縁膜１５を流動化させ平坦度を向
上させるとともに、ベース引出し電極９及びエミッタ電
極１２を形成するポリシリコンより不純物及び真性ベー
スの不純物を拡散させることによってエミッタ領域８及
び外部ベース領域６を形成する。次に、各電極上に電極
引出し孔１６を形成し、アルミニウムの金属膜を堆積
し、配線パターンにパターニングし、図１６に示される
バイポーラトランジスタが完成する。

【００１８】このように構成された半導体装置におい
て、コレクタ引出し電極１４は、第２の溝１４ａ内に半
導体埋込層１４ｂが埋め込まれた溝型電極によって形成
されることとなるので、コレクタ引出し電極を拡散層に
よって形成していたものに対して、溝の幅は、溝の形成
精度に依存し、幅が０．５〜２μｍと基板表面の面積の
占有は著しく小さくできるため、高集積化を進める上で
有利である。

【００１９】

【発明が解決しようとする課題】しかしながら、上記の
ように構成された半導体装置においては、コレクタ引出
し電極１４となる第２の溝１４ａを形成し、この第２の
溝１４ａ内をポリシリコン又はアモルファスシリコンの
半導体層１４ｂを充填する工程で、Ｓｉは非常に酸化さ
れやすいために基板を空気中に放置したり、ＣＶＤ装置
に基板を移動する際に巻き込まれた空気によって、第２
の溝１４ａに充填されたポリシリコン又はアモルファス
等の半導体層１４ｂとコレクタ埋込層２との界面に自然
酸化膜が形成される。従って、コンタクト抵抗が大きく
なり、コレクタの直列抵抗が増大するという問題が生じ
ていた。

【００２０】また、コレクタ引出し電極１４をポリシリ
コン又はアモルファスシリコンで形成する方法では、ポ
リシリコン又はアモルファスシリコンの比抵抗が高濃度
のリンを拡散させた場合においても０．０１Ω・ｃｍ程
度にしかできず、これ以上コレクタの低抵抗化を図るこ
とが困難となってきた。 さらに、低抵抗を図るために第２の溝１４ａ内にタング
ステン等の金属を充填する方法も提案されているが、抵
抗値は小さくなるものの、金属と基板１との界面に大き
な応力が掛かり、接合耐圧が低下するという問題が生じ
る。

【００２１】本発明は係る課題を解決するためになされ
たもので、溝型電極の低抵抗値を図るとともに、信頼性
の高い半導体装置を得るとともに、その製造方法を提供
することを目的とする。

【００２２】

【課題を解決するための手段】本発明の請求項１記載の
半導体装置は、半導体基板と、上記半導体基板上に形成
された導電領域と、上記導電領域上に形成されたコレク
タエピタキシャル層と、上記コレクタエピタキシャル層
を貫通して上記半導体基板の導電領域に至る溝内に上記
導電領域と電気的に接続するように形成された溝型電極
とを備えた半導体装置において、上記溝型電極は、上記
溝の側壁上に形成された半導体と金属とからなる金属化
合物層と、上記金属化合物層を有する溝内に成る埋め込
まれた半導体から成る導電体層とを備えたことを特徴と
するものである。

【００２３】さらに、本発明の請求項２記載の半導体装
置は、溝の側壁と金属化合物層との界面に形成された半
導体層を有する溝型電極としたことを特徴とするもので
ある。

【００２４】さらに、本発明の請求項３記載の半導体装
置は、溝形状は、この溝の開口部より底部の方が面積が
小さく、この溝の側壁が傾斜していることを特徴とする
ものである。

【００２５】さらに、本発明の請求項４記載の半導体装
置は、導電領域が半導体により構成され、この導電領域
と溝型電極との間に上記導電領域と同じ導電型を有し、
上記導電領域より高濃度の不純物を含む半導体からなる
高濃度領域を備えたことを特徴とするものである。

【００２６】さらに、本発明の請求項５記載の半導体装
置は、溝型電極の外周に半導体と金属とからなる金属化
合物反応を止める物質からなるバリア層を備えたことを
特徴とするものである。

【００２７】さらに、本発明の請求項６記載の半導体装
置は、導電領域と絶縁層を介して形成された他導電体と
を有し、この導電体が溝型電極の外周部において直接電
気的に接続されたことを特徴とするものである。

【００２８】また、本発明の請求項７記載の半導体装置
は、金属化合物層が高融点金属シリサイドからなること
を特徴とするものである。

【００２９】さらに、本発明の請求項８記載の半導体装
置は、半導体層がポリシリコン又はアモルファスシリコ
ンからなることを特徴とするものである。

【００３０】さらに、本発明の請求項９記載の半導体装
置の製造方法は、導電領域と上記導電領域上にコレクタ
エピタキシャル層とが順次形成された半導体基板の上記
コレクタエピタキシャル層を貫通し上記導電領域に至る
溝を形成する工程と、この溝内に半導体層を堆積する工
程と、この半導体層上に金属層を堆積する工程と、上記
半導体と上記金属とを加熱反応させ金属化合物層を形成
する工程と、上記溝内に導電体を埋め込む工程とを備え
たことを特徴とするものである。

【００３１】また、本発明の請求項１０記載の半導体装
置の製造方法は、導電領域と上記導電領域上にコレクタ
エピタキシャル層とが順次形成された半導体基板の上記
コレクタエピタキシャル層を貫通し上記導電領域に至る
溝を形成する工程と、この溝内に半導体層を堆積する工
程と、この半導体層を有する溝内に金属からなる導電体
を埋め込む工程と、この導電体の金属と上記半導体を加
熱反応させ金属化合物層を形成するものである。

【００３２】また、本発明の請求項１１記載の半導体装
置の製造方法は、導電領域と上記導電領域上にコレクタ
エピタキシャル層とが順次形成された半導体基板の上記
コレクタエピタキシャル層を貫通し上記導電領域に至る
溝を形成する工程の後であって上記溝内に半導体層を堆
積する工程の前に、上記溝の側壁にバリア層を形成する
工程を備えたことを特徴とするものである。

【００３３】また、本発明の請求項１２記載の半導体装
置の製造方法は、導電領域と上記導電領域上にコレクタ
エピタキシャル層とが順次形成された半導体基板上の溝
が形成される予定領域を含む領域上に絶縁層を介して他
導電体を形成する工程と、上記他導電体を覆う層間絶縁
膜を形成する工程と、上記層間絶縁膜を貫通し上記他導
電体に隣接し上記コレクタエピタキシャル層を貫通して
上記導電領域内に到達する上記溝を形成する工程と、こ
の溝内に半導体層を堆積する工程と、この半導体層上に
金属層を堆積する工程と、上記半導体と上記金属とを加
熱反応させ金属化合物層を形成する工程と、上記溝内に
導電体を埋め込む工程とを備えたことを特徴とするもの
である。

【００３４】

【作用】請求項１記載の半導体装置においては、溝型電
極における溝の側壁に低抵抗な半導体と金属とからなる
金属化合物層が形成され、その溝内には導電体が埋め込
まれているので、溝型電極の抵抗は低減する。

【００３５】さらに請求項２記載の半導体装置において
は、半導体と金属とからなる金属化合物層と溝の側壁と
の間の半導体層が半導体と金属との金属化合物反応にお
ける半導体を提供し、反応を進行させるので、半導体層
が残存する状態で反応を終了させることによって、溝の
周囲に金属化合物反応による影響を及ぼさない。

【００３６】請求項３記載の半導体装置においては、溝
の構造を溝の底部の方が面積が狭く、開口部を広くす
る。つまり、溝の側壁を傾斜させることによりこの溝が
深くなっても溝の底部に膜形成が行い易くなるために、
金属化合物層を確実に形成することができる。

【００３７】請求項４記載の半導体装置においては、半
導体よりなる導電領域と同じ導電型の高濃度の不純物を
含む半導体からなる高濃度領域を導電領域と溝型電極と
の界面に形成することによって、エネルギー障壁にトン
ネル電流が流れるようになり接触抵抗が低減する。

【００３８】請求項５記載の半導体装置においては、バ
リア層が溝型電極の外周に形成されているので、このバ
リア層によって半導体と金属との金属化合物反応が止め
られ、溝型電極を設計寸法に形成できる。

【００３９】請求項６記載の半導体装置においては、他
導電体が溝型電極の外周に直接電気的に接続されている
ので、接続孔を形成し、配線する必要がなく、高集積化
を進める上で有利である。

【００４０】請求項７記載の半導体装置においては、金
属化合物層が低抵抗な高融点金属シリサイドによって形
成されているので、溝型電極の抵抗をさらに低減でき
る。

【００４１】請求項８記載の半導体装置においては、半
導体層がポリシリコン又はアモルファスシリコンによっ
て形成されているので、高融点金属を堆積し、熱処理す
ることによって容易に高融点金属シリサイド層を形成す
ることができる。

【００４２】請求項９記載の半導体装置の製造方法にお
いては、半導体層を溝の側壁に形成後、この半導体層上
に金属層を形成した後、熱処理を施すことによって、半
導体と金属との金属化合物層を形成するので、上記半導
体層は半導体を提供し金属化合物反応を進め、この金属
化合物反応が溝の周囲にまで拡がることを防ぐ。

【００４３】請求項１０記載の半導体装置の製造方法に
おいては、溝内に金属を埋め込み、この金属と半導体と
を反応させて金属化合物層を形成するので、請求項１０
記載の半導体装置における金属層を堆積する工程を省く
ことができる。

【００４４】請求項１１記載の半導体装置の製造方法に
おいては、金属と半導体とを反応させ金属化合物層を加
熱形成する工程前に、溝の外周にバリア層を形成するの
で、このバリア層によって金属化合物層の反応を止める
ことができ、溝型電極を設計寸法に形成することができ
る。

【００４５】請求項１２記載の半導体装置の製造方法に
おいては、溝型電極の外周部において直接他導電体を接
続させることができる。

【００４６】

【実施例】実施例１． 図１は本発明の一実施例であるバイポーラトランジスタ
を示す一部断面図であって、図において、従来と同一の
ものには同一番号を符し、詳細な説明は省略する。

【００４７】１４ｅは、第２の溝１４ａの側壁に形成さ
れ、例えばＮ型の不純物であるリン等が添加されたポリ
シリコン又はアモルファスシリコン等の半導体からなる
半導体層、１４ｆはこの半導体層１４ｅ上及び第２の溝
１４ａの底部に形成され、例えばＴｉＳｉ_２、ＣｏＳｉ
_２、ＭｏＳｉ_２、ＷＳｉ_２、ＰｔＳｉ_２等のシリサイド
膜からなる金属化合物層、１４ｇは第２の溝１４ａ内を
埋め込むポリシリコン又はアモルファスシリコン等の半
導体からなる導電体層であって、第２の溝１４ａに埋め
込まれた導電体層１４ｇと金属化合物層１４ｆと半導体
層１４ｅとの三層構造によって溝型電極であるコレクタ
引出し電極１４が形成されている。

【００４８】次に、上記のように構成されたバイポーラ
トランジスタの製造方法について、図１７〜図２２及び
図２〜図６を用いて説明する。コレクタ引出し電極１４
の第２の溝１４ａを形成するまでの工程は、従来例で示
した図１７〜図２２までと全く同一であるので省略し、
次の工程より詳細に説明する。

【００４９】図２に示されるように、基板１に熱酸化を
施し、この熱酸化膜（図示せず）を除去することによっ
て、第２の溝１４ａの周囲に残存するダメージ層を除去
した後、ＣＶＤ法にてリン等のＮ型不純物を添加したポ
リシリコン又はアモルファスからなる半導体層１４ｅを
約０．１μｍ堆積する。次に異方性エッチングを施すこ
とによって、第１の層間絶縁膜１３上と第２の溝１４ａ
の底部の半導体層１４ｅは除去され、第２の溝１４ａの
側壁にのみ半導体層１４ｅが残存することとなる。

【００５０】次に、シリサイドを形成できる金属である
例えばＴｉ膜を約０．０６μｍＣＶＤ法、真空蒸着法、
又はスパッタリング法等で基板上全面に堆積し、ランプ
アニール法にて８００℃で約１分間熱処理を施すことに
よってＴｉ膜と半導体層１４ｅ及びコレクタ埋込層２と
が反応し、第２の溝１４ａの内周囲全面にチタンシリサ
イド膜が形成される。反応後、残留したＴｉや熱処理時
に形成されたＴｉＮ膜を硫酸・過水等でエッチング除去
することによって、図３に示されるような第２の溝１４
ａの底部も含む側壁全体に金属化合物層１４ｆが形成さ
れることとなる。

【００５１】次に、図４に示されるように、例えばリン
などのＮ型の不純物を添加したポリシリコン又はアモル
ファスシリコン等の半導体からなる導電体層１４ｇをＣ
ＶＤ法又はスパッタ法にて厚さ約１μｍ堆積した後、エ
ッチバックを施し、第２の溝１４ａ内を導電体層１４ｇ
によって埋め込む。

【００５２】次に、図５に示されるように、平坦化のた
めＣＶＤ酸化膜からなる第２の層間絶縁膜１５を堆積
し、８００〜９００℃の熱処理を施し、平坦度を向上さ
せるとともに、ベース電極９及びエミッタ電極１２の不
純物を拡散させ、エミッタ領域８及び外部ベース領域６
を形成する。さらに、図６に示されるように各電極上に
電極引出し孔１６を形成し、アルミニウム等からなる配
線１７を各電極上に形成し、図１に示されるバイポーラ
トランジスタが完成する。

【００５３】このように形成されたバイポーラトランジ
スタにおいては、コレクタ引出し電極１４に高融点金属
シリサイド膜からなる金属化合物層１４ｆが設けられる
ので、ポリシリコン又はアモルファスシリコンのみを充
填することによって得られた従来のコレクタ引出し電極
１４と比較すると、コレクタ抵抗が低減する。つまり、
この実施例で用いたチタンシリサイド膜の比抵抗は１
２．８μΩｃｍと非常に小さく、この膜を用いることに
よってコレクタ引出し電極１４の抵抗値は小さくなる。

【００５４】また、第２の溝１４ａの側壁に半導体層１
４ｅを形成する工程において、溝１４ａと半導体層１４
ｅとの界面にＣＶＤ炉挿入時の酸素巻き込みによる薄い
酸化膜が形成されることとなるが、第２の溝１４ａの底
部の半導体層１４ｅを除去する工程において、同時に巻
き込み酸化による薄い酸化膜は除去でき、この後にＴｉ
膜を堆積して、第２の溝１４ａの底部は側壁の半導体層
１４ｅとともにチタンシリサイド膜となるので、従来例
に比べて接触抵抗は大幅に改善されることとなる。

【００５５】また、この実施例においては、半導体と金
属からなる金属化合物層１４ｆが形成された後、未反応
な半導体層１４ｅが残存している状態であるが、第２の
溝１４ａ内を埋め込む導電体層１４ｇが半導体からなる
場合は全て反応し、半導体層１４ｅが存在せずとも溝の
側壁に形成される金属化合物層１４ｆは非常に薄いため
応力的には何ら問題はない。

【００５６】実施例２． 本発明の実施例２であるバイポーラトランジスタが実施
例１と異なる点は、第２の溝１４ａ内に埋め込まれる導
電体層１４ｇが、例えばＴｉ、Ｗ等の高融点金属から形
成されている点であって、このように形成されたバイポ
ーラトランジスタにおいては、実施例１に比べてさら
に、コレクタ引出し電極１４の抵抗は小さくできる。し
かしながら金属と基板との界面に大きな応力が掛かるこ
ととなるが、金属化合物層１４ｆと基板との界面に存在
する半導体層１４ｅがストレスを緩衝する役目を果た
す。つまり、半導体層１４ｅのグレインサイズが小さい
ため、応力によって第２の溝１４ａの端部より半導体層
１４ｅを押し出すことにより応力が緩和される。従っ
て、半導体装置の接合耐圧の低下を防ぐことができると
いう効果を有する。

【００５７】上記説明したコレクタ引出し電極１４の製
造方法は、実施例１とほぼ同様に形成でき、実施例１の
導電体層１４ｇを堆積する工程において、Ｔｉ又はＷ等
の金属層を堆積する工程に変更するだけで実施できる。

【００５８】また、チタンシリサイド膜は以下のような
工程によっても形成できる。まず、第２の溝１４ａを形
成した後、ポリシリコン又はアモルファス等の半導体層
１４ｅを形成した後、厚くＴｉ又はＷ等の金属膜（図示
せず）を形成し、エッチバックを施し、第２の溝１４ａ
内を金属からなる導電体層１４ｇで埋め込んだ後、８０
０℃で約１分間熱処理を施し、金属層１４ｇと半導体層
１４ｅ間にチタンシリサイド膜１４ｆを形成する。その
後、残留のＴｉ、ＴｉＮ膜を硫酸・過水等でエッチング
を施す。

【００５９】上記説明した製造方法においては、シリサ
イド膜１４ｆを形成するための金属層を形成する工程と
第２の溝１４ａ内を埋め込む工程が同時に行えることと
なるため、製造工程数が減少し、製造コストを抑えるこ
とができるという効果を生じる。

【００６０】実施例３． 図７は本発明の実施例３であるバイポーラトランジスタ
の一部断面図である。この実施例３のバイポーラトラン
ジスタが実施例１と異なる点は、実施例１の第２の溝１
４ａの側壁が基板１の主表面に対して垂直に形成されて
いるに対して、実施例３の側壁は裾の狭まるテーパ形状
となった点である。このように第２の溝１４ａの形状を
底部が狭く、開口部が広い構造とすることによって、第
２の溝１４ａが深くなり、溝のアスペクト比が大きくな
っても、第２の溝１４ａの底部まで確実に金属層を形成
することができ、コンタクト抵抗を十分に下げることが
できる。

【００６１】上記説明したテーパ形状の側壁からなる第
２の溝１４ａの形成方法について、次に説明する。この
第２の溝１４ａは、図８に示すように、第１の層間絶縁
膜１３、コレクタエピタキシャル層３及びコレクタ埋込
層２をＳｉエッチングすることによって形成されるが、
このエッチング時のガス比率を変えることによって、第
２の溝１４ａの側壁にテーパを付けることが可能とな
る。例えば、このＳｉエッチング時に、ガス比率がＳｉ
Ｆ_４：Ｏ_２：ＨＢｒ＝４：１：２０であれば垂直な側壁
が得られるが、このＯ_２の比率を増やし、ＳｉＦ_４：Ｏ
_２：ＨＢｒ＝４：４：２０とすることによって、側壁に
テーパが付き、裾の狭まった第２の溝１４ａが形成でき
ることとなる。

【００６２】実施例４． 図９は本発明の実施例４であるバイポーラトランジスタ
の一部断面図であって、この実施例４が実施例１と異な
る点は、第２の溝１４ａとコレクタ埋込層２との間に高
濃度のＮ型の不純物を含む半導体層からなる高濃度領域
２５を形成した点である。このように、Ｎ型の高濃度領
域２５を形成することによって、コレクタ埋込層２とコ
レクタ引出し電極１４との接触抵抗を低減できる。つま
り、半導体と金属との接触では仕事関数差より接触面に
エネルギー障壁ができる。従って、半導体層であるコレ
クタ埋込層２側に高濃度領域２５を形成することによ
り、その障壁にトンネル電流が流れるようになり、接触
抵抗を低減することができる。

【００６３】上記のような高濃度領域２５は、図１０に
示されるように第２の溝１４ａをエッチングにて形成
後、リン等のＮ型不純物を高濃度にイオン注入すること
によって、第２の溝１４ａの底部に形成することができ
る。

【００６４】実施例５． 図１１は本発明の実施例５であるバイポーラトランジス
タの一部断面図である。この実施例において上記実施例
１〜４と異なる点は、第２の溝１４ａの側壁の半導体層
１４ｅと第２の溝１４ａとの界面に例えば酸化膜からな
るバリア層１４ｈが形成されている点である。図１２及
び図１３は、この実施例５であるバイポーラトランジス
タの製造工程を説明するための図である。まず、実施例
１で説明したように、エミッタ電極１２まで形成した後
図１２に示されるように、エミッタ電極１２上にＣＶＤ
酸化膜２６を全面に堆積し、エミッタ電極の形状にレジ
ストパターンを形成した後、ＣＶＤ酸化膜２６をエッチ
ング除去し、このパターニングされたＣＶＤ膜２６をマ
スクとして異方性エッチングをしエミッタ電極１２及び
第２の溝１４ａを形成する。

【００６５】次に、図１３に示されるように、熱処理を
施すことによって、第２の溝１４ａの周囲及びポリシリ
コン膜からなるエミッタ電極１２の側壁は酸化され、第
２の溝１４ａに熱酸化膜２７が形成されることとなる。
次に、異方性エッチングを施し、第２の溝１４ａの底部
の熱酸化膜２７のみを除去する。これにより、第２の溝
１４ａの側壁に熱酸化膜２７が残存してバリア層１４ｈ
が形成される。次に、Ｎ型の不純物の添加されたポリシ
リコン又はアモルファスシリコン等からなる半導体層１
４ｅを形成した後、異方性エッチングを施すことによっ
て底部の半導体層１４ｅを除去し、Ｔｉ等の金属層を堆
積した後、熱処理を施し、第２の溝１４ａの周囲に高融
点金属シリサイド膜からなる金属化合物層１４ｆを形成
する。次に、第２の溝１４ａ内に半導体又は金属からな
る導電体層１４ｇを実施例１と同様に埋め込み、第２の
層間絶縁膜１５を形成し、平坦化を施した後、電極引出
し孔１６を形成し、Ａｌ等の金属膜を堆積し配線１７に
パターニングする。

【００６６】このように形成されたバイポーラトランジ
スタのコレクタ引出し電極１４の側壁に形成されたバリ
ア層１４ｈである熱酸化膜は、シリサイド反応を生じな
いため、シリサイド反応をコレクタエピタキシャル層３
及び真性ベース領域６にまで進ませないという役割を果
たす。

【００６７】また、上記バリア層は、第２の溝１４ａの
周囲を熱酸化させた酸化膜に限るものではなく、金属層
１４ｆと反応して金属化合物を形成しないものであれば
よい。 さらに、第２の溝１４ａ内に埋め込まれる導電体層１４
ｇが金属である際には、半導体層１４ｅとともにバリア
層１４ｈによっても応力の緩和が行われる。

【００６８】実施例６． 図１４は本発明の実施例６であるバイポーラトランジス
タの一部断面図である。この実施例におけるバイポーラ
トランジスタは、導電体であるポリシリコン膜２８が、
溝型電極１４の外周に直接電気的に接続されるように形
成されたもので、このポリシリコン膜２８は電子回路
上、抵抗の役割を果たすものである。上記のようなバイ
ポーラトランジスタは、上記実施例１とほぼ同様の製造
方法で形成されるが、図１５に示すようにエミッタ電極
１２となるポリシリコン膜を堆積後、エミッタ電極１２
と第２の溝１４ａが形成される予定領域に隣接する位置
にポリシリコン膜２８が残存するようにレジストパター
ンを形成し、異方性エッチングを施す。次に第２の溝１
４ａを形成することによって、ポリシリコン膜２８と第
２の溝１４ａ内に形成された溝型電極１４の外周は直接
接続されることとなる。

【００６９】この実施例のように、溝型電極１４の外周
に直接接続するように導電体を形成することによって、
この導電体には引出し孔を形成する必要がなくなるの
で、基板表面の面積を占有しないため、高集積化を進め
るにあたり何ら障害とならない。また、この実施例で
は、エミッタ電極１２を形成する工程で、抵抗となるポ
リシリコン膜２８も形成できるので、工程数を増やすこ
となく溝型電極１４に抵抗を接続できる。

【００７０】なお、上記実施例１〜６においては、バイ
ポーラトランジスタのコレクタエピタキシャル層３及び
第１の層間絶縁膜１３に溝を形成して得られる溝型電極
であるコレクタ引出し電極１４のみについて説明した
が、このような溝型電極はバイポーラトランジスタにの
み用いられるのではなくＢｉＰＩＣの分離電極、ＭＯＳ
ＩＣのウェル電極にも用いることができる。さらに、溝
型電極は、導電領域の表面に直接溝を形成し、この導電
領域の端子として上記溝内に形成してもよい。

【００７１】

【発明の効果】本発明の請求項１記載の半導体装置にお
いては、溝型電極によって、導電領域と電気的に接続さ
れるので、素子の高集積化が図れるとともに、溝の側壁
に低抵抗な半導体と金属からなる化合物層を設けること
によって溝型電極の低抵抗化を図ることができるという
効果を有する。

【００７２】また、本発明の請求項２記載の半導体装置
においては、半導体と基板とからなる化合物層と溝の側
壁との界面に半導体層が存在しているので、溝型電極の
周囲に金属化合物反応の影響を及ぼすことなく溝型電極
の低抵抗化を図ることができるという効果を有する。

【００７３】さらに、本発明の請求項３記載の半導体装
置においては、溝に傾斜を設けることによって、この溝
が深くとも、溝の底部に半導体と金属とからなる化合物
層を形成することができるので、導電領域と溝型電極と
のコンタクト抵抗を低減できる。

【００７４】また、本発明の請求項４記載の半導体装置
においては、高濃度領域を導電領域と溝型電極底部との
界面に形成することにより、コンタクト抵抗が低減でき
るという効果を有する。

【００７５】また、本発明の請求項５記載の半導体装置
においては、溝型電極の外周に半導体と金属とからなる
化合物反応を止めるバリア層が形成されているので、溝
型電極を容易に設計寸法に形成できるという効果を有す
る。

【００７６】また、本発明の請求項６の半導体装置にお
いては、溝型電極の外周部と他導電体とを直接接続させ
ることによって、高集積化が図れるという効果を有す
る。

【００７７】さらに、本発明の請求項７記載の半導体装
置においては、半導体と金属とからなる化合物層が低抵
抗な高融点シリサイドによって形成されているのでさら
に溝型電極の抵抗が低減でき、高性能な半導体装置を提
供できるという効果を有する。

【００７８】さらに、本発明の請求項８記載の半導体装
置においては、半導体層がポリシリコン又はアモルファ
スシリコンによって形成されているので、高融点金属膜
を堆積し、熱処理を施すことによって容易に高融点金属
シリサイド膜が形成できるという効果を有する。

【００７９】また、本発明の請求項９記載の半導体装置
の製造方法においては、半導体層を溝の側壁に形成後、
この半導体層上に金属層を堆積した後に、熱処理を施し
半導体と金属からなる化合物層を形成するので、上記半
導体層は、金属化合物反応が溝の周囲に拡がり、素子に
影響を及ぼすことを防ぐという効果を有する。

【００８０】さらに、本発明の請求項１０記載の半導体
装置の製造方法においては、溝内を埋め込んだ金属と、
半導体層とを反応させることによって、高融点金属シリ
サイド膜を形成するので、金属層を堆積する工程を省略
することができるため、製造コストの低減が図られると
いう効果を有する。

【００８１】また、本発明の請求項１１記載の半導体装
置の製造方法においては、金属と半導体とを反応させ金
属化合物層を形成する工程前に、溝の外周にバリア層を
形成することによってこのバリア層によって金属化合物
反応が阻止され、溝型電極を設計寸法に形成できるとい
う効果を有する。

【００８２】また、本発明の請求項１２の半導体装置の
製造方法においては、溝型電極の外周に直接他導電体を
接続できるので、高集積化を進める上で有利であるとい
う効果を有する。

【図面の簡単な説明】

【図１】 本発明の実施例１である半導体装置を示す一
部断面図である。

【図２】 本発明の実施例１である半導体装置の製造方
法の一工程を示す一部断面図である。

【図３】 本発明の実施例１である半導体装置の製造方
法の一工程を示す一部断面図である。

【図４】 本発明の実施例１である半導体装置の製造方
法の一工程を示す一部断面図である。

【図５】 本発明の実施例１である半導体装置の製造方
法の一工程を示す一部断面図である。

【図６】 本発明の実施例１である半導体装置の製造方
法の一工程を示す一部断面図である。

【図７】 本発明の実施例３である半導体装置を示す一
部断面図である。

【図８】 本発明の実施例３である半導体装置の製造方
法の一工程を示す一部断面図である。

【図９】 本発明の実施例４である半導体装置を示す一
部断面図である。

【図１０】 本発明の実施例４である半導体装置の製造
方法の一工程を示す一部断面図である。

【図１１】 本発明の実施例５である半導体装置を示す
一部断面図である。

【図１２】 本発明の実施例５である半導体装置の製造
方法を示す断面図である。

【図１３】 本発明の実施例５である半導体装置の製造
方法を示す断面図である。

【図１４】 本発明の実施例６である半導体装置を示す
一部断面図である。

【図１５】 本発明の実施例６である半導体装置の製造
方法の一工程を示す一部断面図である。

【図１６】 従来の半導体装置を示す一部断面図であ
る。

【図１７】 従来の半導体装置の製造方法の一工程を示
す一部断面図である。

【図１８】 従来の半導体装置の製造方法の一工程を示
す一部断面図である。

【図１９】 従来の半導体装置の製造方法の一工程を示
す一部断面図である。

【図２０】 従来の半導体装置の製造方法の一工程を示
す一部断面図である。

【図２１】 従来の半導体装置の製造方法の一工程を示
す一部断面図である。

【図２２】 従来の半導体装置の製造方法の一工程を示
す一部断面図である。

【符号の説明】

２ コレクタ埋込層、１４ 溝型電極、１４ａ 第２の
溝、１４ｅ 半導体層、１４ｆ 金属化合物層、１４ｇ
導電体層、１４ｈ バリア層、２５ 高濃度領域、２
８ ポリシリコン膜。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/331 H01L 29/732 H01L 29/41

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板と、上記半導体基板上に形成
   された導電領域と、上記導電領域上に形成されたコレク
   タエピタキシャル層と、上記コレクタエピタキシャル層
   を貫通して上記半導体基板の導電領域に至る溝内に上記
   導電領域と電気的に接続するように形成された溝型電極
   とを備えた半導体装置において、上記溝型電極は、上記
   溝の側壁上に形成された半導体と金属とからなる金属化
   合物層と、上記金属化合物層を有する溝内に成る埋め込
   まれた半導体から成る導電体層とを備えたことを特徴と
   する半導体装置。
2. 【請求項２】 溝の側壁と金属化合物層との界面に形成
   された半導体層を有する溝型電極としたことを特徴とす
   る請求項１記載の半導体装置。
3. 【請求項３】 溝形状は、この溝の開口部より底部の方
   が面積が小さく、この溝の側壁が傾斜していることを特
   徴とする請求項１または請求項２に記載の半導体装置。
4. 【請求項４】 導電領域が半導体により構成され、この
   導電領域と溝型電極との間に上記導電領域と同じ導電型
   を有し、上記導電領域より高濃度の不純物を含む半導体
   からなる高濃度領域を備えたことを特徴とする請求項１
   ないし請求項３のいずれかに記載の半導体装置。
5. 【請求項５】 溝型電極の外周に半導体と金属とからな
   る金属化合物反応を止める物質からなるバリア層を備え
   たことを特徴とする請求項１ないし請求項４のいずれか
   に記載の半導体装置。
6. 【請求項６】 導電領域と絶縁層を介して形成された他
   導電体とを有し、この導電体が溝型電極の外周部におい
   て直接電気的に接続されたことを特徴とする請求項１な
   いし請求項４のいずれかに記載の半導体装置。
7. 【請求項７】 金属化合物層が高融点金属シリサイドか
   らなることを特徴とする請求項１ないし請求項６のいず
   れかに記載の半導体装置。
8. 【請求項８】 半導体層がポリシリコン又はアモルファ
   スシリコンからなることを特徴とする請求項７記載の半
   導体装置。
9. 【請求項９】 導電領域と上記導電領域上にコレクタエ
   ピタキシャル層とが順次形成された半導体基板の上記コ
   レクタエピタキシャル層を貫通し上記導電領域に至る溝
   を形成する工程と、この溝内に半導体層を堆積する工程
   と、この半導体層上に金属層を堆積する工程と、上記半
   導体と上記金属とを加熱反応させ金属化合物層を形成す
   る工程と、上記溝内に導電体を埋め込む工程とを備えた
   ことを特徴とする半導体装置の製造方法。
10. 【請求項１０】 導電領域と上記導電領域上にコレクタ
    エピタキシャル層とが順次形成された半導体基板の上記
    コレクタエピタキシャル層を貫通し上記導電領域に至る
    溝を形成する工程と、この溝内に半導体層を堆積する工
    程と、この半導体層を有する溝内に金属からなる導電体
    を埋め込む工程と、この導電体の金属と上記半導体を加
    熱反応させ金属化合物層を形成する工程とを備えたこと
    を特徴とする半導体装置の製造方法。
11. 【請求項１１】 導電領域と上記導電領域上にコレクタ
    エピタキシャル層とが順次形成された半導体基板の上記
    コレクタエピタキシャル層を貫通し上記導電領域に至る
    溝を形成する工程の後であって上記溝内に半導体層を堆
    積する工程の前に、上記溝の側壁にバリア層を形成する
    工程を備えたことを特徴とする請求項９又は請求項１０
    記載の半導体装置の製造方法。
12. 【請求項１２】 導電領域と上記導電領域上にコレクタ
    エピタキシャル層とが順次形成された半導体基板上の溝
    が形成される予定領域を含む領域上に絶縁層を介して他
    導電体を形成する工程と、上記他導電体を覆う層間絶縁
    膜を形成する工程と、上記層間絶縁膜を貫通し上記他導
    電体に隣接し上記コレクタエピタキシャル層を貫通して
    上記導電領域内に到達する上記溝を形成する工程と、こ
    の溝内に半導体層を堆積する工程と、この半導体層上に
    金属層を堆積する工程と、上記半導体と上記金属とを加
    熱反応させ金属化合物層を形成する工程と、上記溝内に
    導電体を埋め込む工程とを備えたことを特徴とする半導
    体装置の製造方法。