JP3368003B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、バイポーラトランジスタを含
む半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】従来、半導体装置の１つとして、ＮＰＮ
トランジスタなどのバイポーラトランジスタが知られて
いる。図３０は、従来の一のＮＰＮトランジスタを示し
た断面図である。図３０を参照して、従来の一のＮＰＮ
トランジスタでは、Ｐ型半導体基板２０１の表面上の所
定領域にＮ型埋込層２０２が形成されている。Ｎ型埋込
層２０２上の所定領域にはＮ型エピタキシャル成長層２
０３が形成されている。Ｎ型エピタキシャル成長層２０
３に隣接するとともにＮ型埋込層２０２に連続するよう
にＮ型コレクタウォール層２０４が形成されている。

【０００３】Ｎ型埋込層２０２、Ｎ型エピタキシャル成
長層２０３およびＮ型コレクタウォール層２０４を取囲
むようにフィールド酸化膜２０５が形成されている。フ
ィールド酸化膜２０５の下にはチャネルカット層２０６
が形成されている。

【０００４】Ｎ型エピタキシャル成長層２０３の主表面
上の所定領域には、エミッタ層２０８が形成されてい
る。エミッタ層２０８の下には真性ベース層２０７ａが
形成されている。真性ベース層２０７ａに連続するよう
に外部ベース層２０７ｂが形成されている。外部ベース
層２０７ｂに電気的に接続するようにＰ型の多結晶シリ
コン膜２１０ａおよび２１０ｂが形成されている。Ｎ型
コレクタウォール層２０４とエミッタ層２０８にそれぞ
れ電気的に接続するようにＮ型の多結晶シリコン層２１
１ａおよび２１１ｂが形成されている。Ｎ型の多結晶シ
リコン層２１１ａ、２１１ｂとＰ型の多結晶シリコン層
２１０ａ、２１０ｂ上には、シリサイド膜２１２が形成
されている。

【０００５】全面を覆うように層間絶縁膜２１３が形成
されている。層間絶縁膜２１３の所定領域にはコンタク
トホール２１３ａ、２１３ｂ、２１３ｃが形成されてい
る。Ｐ型の多結晶シリコン膜２１０ｂには、コンタクト
ホール２１３ａを介してベース電極２１６が電気的に接
続されている。ベース電極２１６は、バリアメタル２１
５ａとアルミ配線２１４ａとから構成されている。

【０００６】Ｎ型の多結晶シリコン膜２１１ｂにはコン
タクトホール２１３ｂを介してエミッタ電極２１７が電
気的に接続されている。エミッタ電極２１７は、バリア
メタル２１５ｂとアルミ配線２１４ｂとから構成されて
いる。Ｎ型の多結晶シリコン膜２１１ａには、コンタク
トホール２１３ｃを介してコレクタ電極２１８が電気的
に接続されている。コレクタ電極２１８は、バリアメタ
ル２１５ｃとアルミ配線２１４ｃとから構成されてい
る。フィールド酸化膜２０５と層間絶縁膜２１３との間
には層間絶縁膜２０９が形成されている。

【０００７】上記のようなＰ型の多結晶シリコン膜２１
０ａ、２１０ｂとＮ型の多結晶シリコン膜２１１ａ、２
１１ｂを用いたＮＰＮトランジスタは、２層多結晶シリ
コン構造のＮＰＮトランジスタと呼ばれている。図３０
を参照して、次に２層多結晶シリコン構造のＮＰＮトラ
ンジスタの製造プロセスについて説明する。

【０００８】まず、Ｐ型半導体基板２０１上にＮ型埋込
層２０２を形成する。Ｎ型埋込層２０２上にＮ型エピタ
キシャル成長層２０３を成長させる。この後、チャネル
カット層２０６をＢ（ボロン）注入および熱処理によっ
て形成した後、フィールド酸化膜２０５を形成する。

【０００９】次に、熱酸化により形成した薄い酸化膜か
らなる層間絶縁膜２０９越しにＰ（リン）イオンを注入
し熱処理を行なうことによってＮ型コレクタウォール層
２０４を形成する。その後、真性ベース層２０７ａおよ
び外部ベース層２０７ｂとなる領域上の層間絶縁膜２０
９を部分的にエッチングする。そして、第１層目の多結
晶シリコン膜（図示せず）をＣＶＤ法によって形成した
後、パターニングする。さらに、そのパターニングした
第１層目の多結晶シリコン膜の上にＣＶＤ法によって層
間絶縁膜を形成した後、第１層目の多結晶シリコン膜の
中央部をその上に形成した層間絶縁膜とともにシリコン
面が露出するまで異方性エッチングする。真性ベース層
２０７ａを形成するためにその露出したシリコン面にＢ
をイオン注入する。熱処理を施すことによって真性ベー
ス層２０７ａを形成する。

【００１０】その後、Ｎ型コレクタウォール層２０４上
の層間絶縁膜を異方性エッチングすることによってＮ型
コレクタウォール層２０４上にコンタクトホールを形成
する。その後、さらに全面に酸化膜を形成した後、その
酸化膜をシリコン面が露出するまで異方性エッチングす
る。この異方性エッチングによって、エミッタ開口部と
コレクタコンタクト開口部の側壁にはサイドウォール酸
化膜が残る。

【００１１】次に、第２層目の多結晶シリコン膜をＣＶ
Ｄ法により形成した後その第２層目の多結晶シリコン膜
にＡｓ（砒素）をイオン注入する。その後、その第２層
目の多結晶シリコン膜をパターニングすることによっ
て、多結晶シリコン膜２１１ａおよび２１１ｂを形成す
る。その第２層目の多結晶シリコン膜に用いたマスクと
同じマスクを用いて第１層目の多結晶シリコン膜２１０
ａおよび２１０ｂが露出するまで酸化膜を異方性エッチ
ングする。

【００１２】その後、第１層目の多結晶シリコン膜２１
０ａおよび２１０ｂにＢ（ボロン）をイオン注入する。
そして熱処理を施すことによって、エミッタ層２０８お
よび外部ベース層２０７ｂを形成する。多結晶シリコン
膜２１０ａ、２１０ｂ、２１１ａおよび２１１ｂの露出
した表面上にたとえばチタンシリサイド膜のようなシリ
サイド膜を選択的に形成する。その後、ＣＶＤ法を用い
て全面に酸化膜からなる層間絶縁膜２１３を形成する。

【００１３】層間絶縁膜２１３の所定領域にコンタクト
ホール２１３ａ、２１３ｂおよび２１３ｃを形成する。
全面にバリアメタルおよびアルミ配線を形成した後パタ
ーニングすることによって、ベース電極２１６、エミッ
タ電極２１７およびコレクタ電極２１８を形成する。す
なわち、バリアメタル２１５ａおよびアルミ配線２１４
ａによってベース電極２１６を構成し、バリアメタル２
１５ｂおよびアルミ配線２１４ｂによりベース電極２１
６を構成し、バリアメタル２１５ｃおよびアルミ配線２
１４ｃによってコレクタ電極２１８を構成する。このよ
うにして、図３０に示した従来の一のＮＰＮトランジス
タが完成される。

【００１４】図３１は、従来の他のＮＰＮトランジスタ
を示した断面図である。図３１を参照して、この従来の
他のＮＰＮトランジスタは、ＳＩＣＯＳ（ＳＩｄｅｗａ
ｌｌｂａｓｅ ＣＯｎｔａｃｔ Ｓｔｒｕｃｔｕｒｅ）
のＮＰＮトランジスタと呼ばれている。具体的には、Ｐ
型半導体基板３０１上の所定領域にＮ型埋込層３０２が
形成されている。Ｎ型埋込層３０２の両端を取囲むよう
にフィールド酸化膜３０５ａおよび３０５ｃが形成され
ている。Ｎ型埋込層３０２を２つの部分に分離するよう
にフィールド酸化膜３０５ｂが形成されている。フィー
ルド酸化膜３０５ｂと３０５ｃとによって囲まれた領域
のＮ型埋込層３０２上にはＮ型エピタキシャル成長層３
０３が形成されている。Ｎ型エピタキシャル成長層３０
３上には真性ベース層３０７ａおよび外部ベース層３０
７ｂが形成されている。

【００１５】真性ベース層３０７ａ上にはエミッタ層３
０８が形成されている。外部ベース層３０７ｂの側面に
電気的に接触するように多結晶シリコン膜３１０が形成
されている。多結晶シリコン膜３１０に接続するように
アルミ配線３１４ｃからなるベース電極３１６が形成さ
れている。エミッタ層３０８に電気的に接続するように
アルミ配線３１４ｂからなるエミッタ電極３１７が形成
されている。フィールド酸化膜３０５ｂと３０５ａとの
間に位置するＮ型埋込層３０２の表面に電気的に接続す
るようにアルミ配線３１４ａからなるコレクタ電極３１
８が形成されている。

【００１６】

【発明が解決しようとする課題】図３０に示した従来の
一のＮＰＮトランジスタでは、多結晶シリコン膜２１０
ａ、２１０ｂと外部ベース層２０７ｂとの電気的接触を
外部ベース層２０７ｂの上部表面でとっていた。このた
め、素子が微細化されて外部ベース層２０７ｂの上部表
面の表面積が小さくなると、外部ベース層２０７ｂと多
結晶シリコン膜２１０ａ、２１０ｂとの接触面積も小さ
くなる。この結果、素子が微細化された場合にベース抵
抗が上昇してしまうという問題点があった。

【００１７】また、図３１に示した従来の他のＮＰＮト
ランジスタでは、外部ベース層３０７ｂと多結晶シリコ
ン膜３１０との電気的接触を外部ベース層３０７ｂの側
表面でとっている。この場合にも、素子が微細化されて
くると外部ベース層３０７ｂの側表面の表面積が次第に
狭くなる。この結果、外部ベース層３０７ｂの側表面と
多結晶シリコン膜３１０との接触面積が小さくなる。こ
の結果、ベース抵抗が上昇してしまうという問題点があ
った。

【００１８】請求項１〜５に記載の発明は、上記のよう
な課題を解決するためになされたもので、請求項１〜４
に記載の発明は、半導体装置において、素子が微細化さ
れた場合にもベース抵抗の上昇を有効に防止することで
ある。

【００１９】請求項１〜４に記載の発明のもう１つの目
的は、素子構造の平坦性を悪化させることなくベース抵
抗の上昇を有効に防止することである。

【００２０】請求項５に記載の発明の１つの目的は、半
導体装置の製造方法において、素子が微細化された場合
にもベース抵抗の上昇を有効に防止し得る半導体装置を
容易に製造することである。

【００２１】

【課題を解決するための手段】請求項１〜３における半
導体装置は、主表面を有しその主表面に凸部を有する第
１導電型の半導体層と、その半導体層の凸部の上部表面
上および側部表面上に形成された第２導電型のベース不
純物層と、凸部の上部表面上のベース不純物層内に形成
された第１導電型のエミッタ不純物層と、半導体層の凸
部を取囲むように形成された絶縁膜と、凸部の側部表面
のベース不純物層が形成される領域上に形成された第１
のベース導電層と、第１のベース導電層の表面上および
凸部の上部表面上の所定領域に形成された第２のベース
導電層と、エミッタ不純物層に電気的に接続されたエミ
ッタ導電層とを備えている。また、上記した半導体層の
凸部を台形形状を有するように形成してもよい。さら
に、上記した絶縁膜をベース不純物層の下にまで延在し
て形成するようにしてもよい。

【００２２】請求項４における半導体装置は、主表面を
有しその主表面に凸部を有する第１導電型の半導体層
と、その半導体層の凸部の上部表面上および側部表面上
に形成された第２導電型のベース不純物層と、凸部の上
部表面上のベース不純物層内に形成された第１導電型の
エミッタ不純物層と、凸部の周囲を凸部と略同じ高さで
取囲むように形成され凸部の上部側面部に深さ方向に略
一定幅に形成された溝部を有する絶縁膜と、溝部に充填
されるとともに凸部の上部表面上の所定領域に形成され
たベース導電層と、エミッタ不純物層に電気的に接続さ
れたエミッタ導電層とを備えている。

【００２３】

【００２４】請求項５における半導体装置の製造方法
は、第１導電型の半導体層の主表面上に凸部を形成する
工程と、その凸部を取囲むように絶縁膜を形成する工程
と、凸部の側部表面上の所定領域に第２導電型の不純物
を含む第１のベース導電層を形成する工程と、第１のベ
ース導電層の表面上および凸部の上部表面上の所定領域
に第２導電型の不純物を含む第２のベース導電層を形成
する工程と、凸部の上部表面上の所定領域に第２導電型
の真性ベース不純物層を形成する工程と、第１のベース
導電層および第２のベース導電層から不純物を拡散させ
ることによって真性ベース不純物層に連続するように第
２導電型の外部ベース不純物層を形成する工程と、凸部
の上部表面上の所定領域に第１導電型の不純物を含むエ
ミッタ導電層を形成する工程と、エミッタ導電層から不
純物を拡散させることによって第１導電型のエミッタ不
純物層を形成する工程とを備えている。

【００２５】

【作用】請求項１〜３に係る半導体装置では、半導体層
の凸部の上部表面上および側部表面上に第２導電型のベ
ース不純物層が形成され、そのベース不純物層が形成さ
れる凸部の側部表面上に第１のベース導電層が形成さ
れ、第１のベース導電層の表面上および凸部の上部表面
上の所定領域に第２のベース導電層が形成されているの
で、凸部の上部表面上および側部表面上で第１および第
２のベース導電層とベース不純物層との電気的接触がと
られる。これにより、従来のベース不純物層の上部表面
上のみまたは側部表面上のみでベース不純物層とベース
導電層との電気的接触がとられていた場合に比べて、ベ
ース不純物層とベース導電層との接触面積が増加され、
ベース抵抗が低減される。この結果、素子が微細化され
てベース不純物層の表面積が小さくなった場合にも従来
に比べてベース抵抗の上昇が有効に防止される。また、
凸部の側部表面上に第１のベース導電層が形成され、そ
の第１のベース導電層の表面上に第２のベース導電層が
形成されるので、第１のベース導電層によって凸部の段
差が緩和される。これにより、平坦性が改善される。な
お、上記した凸部を台形形状を有するように形成すれ
ば、平坦性はさらに改善される。また、凸部を取囲むよ
うに形成された絶縁膜をベース不純物層の下にまで延在
するように形成すれば、ベース−コレクタ間の寄生容量
が有効に低減される。

【００２６】請求項４に係る半導体装置では、半導体層
の凸部の周囲を取囲むように形成された絶縁膜が凸部の
上部側面部に深さ方向に略一定幅に形成された溝部を有
し、その溝部に充填されるとともに凸部の上部表面上の
所定領域にベース導電層が形成され、凸部の上部表面上
および側部表面上にベース不純物層が形成されているの
で、ベース不純物層とベース導電層とは凸部の上部表面
上のみならず側部表面においても電気的接触がとられ
る。これにより、従来のベース不純物層の上部表面上の
みまたは側部表面上のみでベース不純物層とベース導電
層との接触がとられていた場合に比べてベース抵抗が低
減される。この結果、素子が微細化された場合にも従来
に比べてベース抵抗の上昇が有効に防止される。また、
絶縁膜が凸部の周囲を凸部とほぼ同じ高さで取囲むよう
に形成されるので、凸部を設けたことによる段差が解消
される。これにより、素子の平坦性が改善される。ま
た、ベース導電層が深さ方向に略一定幅に形成された溝
部に充填されているため、溝の幅が深さ方向に次第に小
さくなる場合に比較して、ベース導電層からベース不純
物層への不純物の拡散が行なわれ易くなる。

【００２７】

【００２８】請求項５に係る半導体装置の製造方法で
は、半導体層の主表面上に凸部が形成され、その凸部の
側部表面上の所定領域に不純物を含む第１のベース導電
層が形成され、第１のベース導電層の表面上および凸部
の上部表面上の所定領域に不純物を含む第２のベース導
電層が形成され、その第１および第２のベース導電層か
ら不純物を拡散させることによって外部ベース不純物層
が形成されるので、外部ベース不純物層と第１および第
２のベース導電層とは凸部の上部表面上および側部表面
上で電気的に接触することになる。これにより、従来の
ベース不純物層の上部表面上のみまたは側部表面上のみ
でベース不純物層とベース導電層との電気的接触がとら
れていた場合に比べて、ベース不純物層とベース導電層
との接触面積が増加する。この結果、素子が微細化され
た場合にもベース抵抗の上昇を有効に防止し得る半導体
装置が容易に製造される。

【００２９】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。

【００３０】図１は、本発明の第１実施例によるＮＰＮ
トランジスタを示した断面図である。図１を参照して、
まず第１実施例のＮＰＮトランジスタの構造について説
明する。

【００３１】この第１実施例では、Ｐ型半導体基板１上
にＮ型埋込層２が形成されている。Ｎ型埋込層２上には
凸部３ａを有するＮ型エピタキシャル成長層３が形成さ
れている。凸部３ａを取囲むように所定の厚みで熱酸化
膜２２が形成されている。

【００３２】凸部３ａの上部側面および上部表面の所定
領域には外部ベース層７ｂが形成されている。外部ベー
ス層７ｂに挟まれるように真性ベース層７ａが形成され
ている。真性ベース層７ａ上にはエミッタ層８が形成さ
れている。外部ベース層７ｂが形成される凸部３ａの側
部表面上にはＰ型サイドウォールポリシリコン膜１０ａ
が形成されている。Ｐ型サイドウォールポリシリコン膜
１０ａの表面上および凸部３ａの上部表面上の所定領域
ならびに熱酸化膜２２上の所定領域にはＰ型多結晶シリ
コン膜１０ｂが形成されている。

【００３３】Ｐ型多結晶シリコン膜１０ｂ上にはＣＶＤ
酸化膜２４が形成されている。ＣＶＤ酸化膜２４および
Ｐ型多結晶シリコン膜１０ｂの側壁部分にはサイドウォ
ール酸化膜２６が形成されている。エミッタ層８に電気
的に接続するようにＮ型多結晶シリコン膜１１が形成さ
れている。全面を覆うように層間絶縁膜１３が形成され
ている。層間絶縁膜１３のＰ型多結晶シリコン膜１０ｂ
上およびＮ型多結晶シリコン膜１１上にはそれぞれコン
タクトホール１３ａおよび１３ｂが形成されている。

【００３４】コンタクトホール１３ａによって露出され
たＰ型多結晶シリコン膜の表面にはシリサイド膜１２ａ
が形成されており、コンタクトホール１３ｂによって露
出されたＮ型多結晶シリコン膜１１の表面にはシリサイ
ド膜１２ｂが形成されている。Ｐ型多結晶シリコン膜１
０ｂにはシリサイド膜１２ａを介してバリアメタル１５
ａおよびアルミ配線１４ａからなるベース電極１６が電
気的に接続されている。Ｎ型多結晶シリコン膜１１には
シリサイド膜１２ｂを介してバリアメタル１５ｂおよび
アルミ配線１４ｂからなるエミッタ電極１７が電気的に
接続されている。

【００３５】上記のようにこの第１実施例では、Ｎ型エ
ピタキシャル成長層３に凸部３ａを形成し、その凸部３
ａの側部表面および上部表面の所定領域に外部ベース層
７ｂを形成する。そして、外部ベース層７ｂが形成され
る凸部３ａの側部表面上にＰ型サイドウォールポリシリ
コン膜１０ｂを形成するとともに、Ｐ型サイドウォール
ポリシリコン膜１０ａの表面上および凸部３ａの上部表
面上の所定領域にＰ型多結晶シリコン膜１０ｂを形成す
る。

【００３６】このように外部ベース層７ｂの上部表面の
みならず側部表面においても外部ベース層７ｂとＰ型サ
イドウォールポリシリコン膜１０ａおよびＰ型多結晶シ
リコン膜１０ｂとの電気的接触がとられるので、図３０
および図３１に示したような従来のＮＰＮトランジスタ
に比べて外部ベース層７ｂとＰ型サイドウォールポリシ
リコン膜１０ａおよびＰ型多結晶シリコン膜１０ｂとの
接触面積が増加する。これにより、ベース抵抗のうちの
コンタクト抵抗を低減することができ、結果としてベー
ス抵抗を低減することができる。したがって、この第１
実施例の構造では、半導体装置の高集積化に伴って素子
が微細化された場合にもベース抵抗の上昇を有効に防止
することができる。

【００３７】さらに、本実施例では、凸部３ａの側壁部
分にＰ型サイドウォールポリシリコン膜１０ａを形成す
ることによって、凸部３ａの段差を緩和することができ
る。この結果、平坦性を改善することができる。

【００３８】図２〜図１５は、図１に示した第１実施例
のＮＰＮトランジスタの製造プロセスを説明するための
断面図である。図１〜図１５を参照して、次に第１実施
例の製造プロセスについて説明する。

【００３９】（１） まず、図２に示すように、Ｐ型半
導体基板１上にＮ型埋込層２を形成する。Ｎ型埋込層２
上にＮ型エピタキシャル成長層３を形成する。その後、
ＰＮ分離、ＬＯＣＯＳ分離またはトレンチ分離のいずれ
かの方法で素子分離（図示せず）を形成する。Ｎ型エピ
タキシャル成長層３上に熱酸化膜１９ａ、窒化膜２０ａ
および酸化膜２１を順次形成した後パターニングを行な
う。

【００４０】（２） 次に、図３に示すように、熱酸化
膜１９ａ、窒化膜２０ａおよび酸化膜２１をマスクとし
てＮ型エピタキシャル成長層３を異方性エッチングす
る。これにより、凸部３ａを形成する。この後、酸化膜
２１を除去する。

【００４１】（３） 次に、図４に示すように、熱酸化
膜１９ｂを形成する。この後、図５に示すように、全面
に窒化膜２０ｃを形成した後、全面を異方性エッチング
する。これにより、図６に示されるようなサイドウォー
ル窒化膜２０ｂを形成する。

【００４２】（４） 次に、図７に示すように、窒化膜
２０ａおよびサイドウォール窒化膜２０ｂをマスクとし
て熱酸化を行なうことによって熱酸化膜２２を形成す
る。この後、窒化膜２０ａおよびサイドウォール窒化膜
２０ｂを除去することによって図８に示されるような形
状が得られる。

【００４３】（５） 次に、図９に示すように、ＮＰＮ
トランジスタのベース領域およびエミッタ領域となる凸
部３ａ表面の熱酸化膜１９ａ（図８参照）を除去した
後、全面にボロンをドープした多結晶シリコン膜１０ｃ
を形成する。多結晶シリコン膜１０ｃを異方性エッチン
グすることによって凸部３ａの側部表面上に図１０に示
されるようなＰ型サイドウォールポリシリコン膜１０ａ
を形成する。

【００４４】（６） 次に、図１１に示すように、全面
に多結晶シリコン膜１０ｄを形成した後全面にたとえば
ボロンなどのＰ型イオンをイオン注入する。

【００４５】（７） 次に、図１２に示すように、全面
にＣＶＤ法を用いて酸化膜（図示せず）を形成した後そ
の酸化膜およびＰ型多結晶シリコン膜１０ｄ（図１１参
照）をパターニングすることによって、ＣＶＤ酸化膜２
４およびＰ型多結晶シリコン膜１０ｂを形成する。ＣＶ
Ｄ酸化膜２４および熱酸化膜２２をマスクとしてたとえ
ばボロンなどのＰ型イオンを凸部３ａの上部表面にイオ
ン注入する。

【００４６】（８） この後、図１３に示すように、熱
処理を施して上記した工程で注入したイオンを活性化す
ることによって真性ベース層７ａを形成するとともに、
Ｐ型サイドウォールポリシリコン膜１０ａおよびＰ型多
結晶シリコン膜１０ｂから不純物を凸部３ａに向かって
拡散させることによって外部ベース層７ｂを形成する。
そして、全面にＣＶＤ法を用いて酸化膜（図示せず）を
形成した後その酸化膜を異方性エッチングすることによ
ってサイドウォール酸化膜２６を形成する。

【００４７】（９） 次に、図１４に示すように、全面
に多結晶シリコン膜（図示せず）を形成し、その多結晶
シリコン膜にたとえば砒素（Ａｓ）などのＮ型イオンを
イオン注入した後パターニングを行なう。これにより、
Ｎ型多結晶シリコン膜１１が形成される。

【００４８】（１０） 次に、図１５に示すように、熱
処理を施すことによってＮ型多結晶シリコン膜１１から
凸部３ａの上部表面に向かって不純物を拡散させること
によってエミッタ層８を形成する。そして、全面に酸化
膜からなる層間絶縁膜１３を形成した後、コンタクトホ
ール１３ａおよび１３ｂを形成する。

【００４９】（１１） 最後に、図１に示したように、
コンタクトホール１３ａおよびコンタクトホール１３ｂ
によって露出されたＰ型多結晶シリコン膜１０ｂおよび
Ｎ型多結晶シリコン膜１１のそれぞれの表面上にシリサ
イド膜１２ａおよび１２ｂを形成する。そして、全面に
バリアメタル（図示せず）およびアルミ配線（図示せ
ず）を形成した後パターニングすることによって、バリ
アメタル１５ａおよびアルミ配線１４ａからなるベース
電極とバリアメタル１５ｂおよびアルミ配線１４ｂから
なるエミッタ電極１７を形成する。このようにして、第
１実施例のＮＰＮトランジスタが完成される。

【００５０】図１６は、図１に示した第１実施例のＮＰ
Ｎトランジスタにコレクタ電極１８を加えた断面図であ
る。すなわち、凸部３ａと所定の間隔を隔ててＮ型エピ
タキシャル成長層３にＮ型コレクタウォール層４が形成
されている。そしてそのＮ型コレクタウォール層４上に
はコンタクトホール１３ｃが設けられている。

【００５１】Ｎ型コレクタウォール層４の上部側壁部分
にはサイドウォール酸化膜２６が形成されている。コン
タクトホール１３ｃによって露出されたコレクタウォー
ル層４の表面上にはシリサイド膜１２ｃが形成されてい
る。Ｎ型コレクタウォール層４上にはシリサイド膜１２
ｃを介してバリアメタル１５ｃおよびアルミ配線１４ｃ
からなるコレクタ電極１８が電気的に接続されている。

【００５２】図１７は、図１６に示したＮＰＮトランジ
スタの一の変形例である。図１７を参照して、この変形
例では、熱酸化膜２２ａをＮ型埋込層２に達するように
形成する。そして、Ｎ型コレクタウォール層４（図１６
参照）を形成せずに、コレクタ電極１８のコンタクトを
直接Ｎ型埋込層２からとる構造である。すなわち、Ｎ型
埋込層２にはシリサイド膜１２ｄを介してバリアメタル
１５ｄおよびアルミ配線１４ｄからなるコレクタ電極２
８が電気的に接続されている。このように熱酸化膜２２
ａをＮ型埋込層２に達するように形成することによっ
て、図１６に示した構造に比べてベース−コレクタ間の
寄生容量を低減することができる。

【００５３】図１８は図１６に示したＮＰＮトランジス
タの他の変形例を示した断面図である。図１８を参照し
て、このＮＰＮトランジスタでは、図１７に示したＮＰ
Ｎトランジスタとは異なり、Ｐ型多結晶シリコン膜１０
ｂの上部表面上のほぼ全面およびＮ型多結晶シリコン膜
１１の上部表面および側部表面にそれぞれシリサイド膜
１２ｅおよび１２ｆが形成されている。このようにＰ型
多結晶シリコン膜１０ｂの上部表面上のほぼ全面にシリ
サイド膜１２ｅを形成することによって、Ｐ型多結晶シ
リコン膜１０ｂの抵抗を低減することができ、結果とし
てベース抵抗をより低減することができる。

【００５４】図１８に示したＮＰＮトランジスタの製造
方法としては、図１４で説明した工程において、Ｎ型多
結晶シリコン膜１１のパターニング時に、ＣＶＤ酸化膜
２４をＰ型多結晶シリコン膜１０ｂの表面が露出するま
で異方性エッチングする。そして、全面にチタンなどを
形成した後ランプアニールにより露出したＰ型多結晶シ
リコン膜１０ｂの上部表面上に選択的にシリサイド膜１
２ｅを形成する。それと同時に、Ｎ型多結晶シリコン膜
１１の上部表面上および側部表面上にもシリサイド膜１
２ｆを形成する。

【００５５】図１９は、本発明の第２実施例によるＮＰ
Ｎトランジスタを示した断面図である。図１９を参照し
て、この第２実施例のＮＰＮトランジスタでは、Ｎ型埋
込層２上に形成されたＮ型エピタキシャル成長層３３の
凸部３３ａを取囲むように高エネルギ酸素注入によって
形成された酸化膜３２が設けられている。この酸化膜３
２は、外部ベース層３７ｂの下にまで延在するように形
成されている。これにより、ベース−コレクタ間の寄生
容量を有効に低減することができる。

【００５６】なお、この第２実施例においても、上記し
た第１実施例と同様、外部ベース層３７ｂの上部表面お
よび側部表面において外部ベース層３７ｂとＰ型サイド
ウォールポリシリコン膜１０ａおよびＰ型多結晶シリコ
ン膜１０ｂとの電気的接触がとられているので、接触面
積を増加させることができ、素子が微細化された場合に
も従来に比べてベース抵抗の上昇を有効に防止すること
ができる。

【００５７】図２０〜図２３は、図１９に示した第２実
施例のＮＰＮトランジスタの製造プロセスを説明するた
めの断面図である。図１９〜図２３を参照して、次に第
２実施例のＮＰＮトランジスタの製造プロセスについて
説明する。

【００５８】（１） まず、図２０に示すように、Ｐ型
半導体基板１上にＮ型埋込層２を形成する。Ｎ型埋込層
２上にＮ型エピタキシャル成長層３を形成する。その
後、ＰＮ分離、ＬＯＣＯＳ分離またはトレンチ分離のい
ずれかの方法で素子分離（図示せず）を形成する。Ｎ型
エピタキシャル成長層３および熱酸化膜１９ａおよび窒
化膜２０ａを順次形成した後パターニングする。そのパ
ターニングされた熱酸化膜１９ａおよび窒化膜２０ａを
マスクとしてＮ型エピタキシャル成長層３３を異方性エ
ッチングする。これにより凸部３３ａを形成する。その
後、熱酸化膜１９ａおよび窒化膜２０ａをマスクとして
高エネルギ酸素注入を行なった後熱処理を施すことによ
って酸化膜３２を形成する。

【００５９】（２） 次に、図２１に示すように、全面
にボロンがドープされたＰ型多結晶シリコン膜１０ｃを
形成する。そしてそのＰ型多結晶シリコン膜１０ｃを全
面異方性エッチングすることによって図２２に示される
ようなＰ型サイドウォールポリシリコン膜１０ａを形成
する。この異方性エッチングを行なうときにオーバエッ
チングすることによって、Ｎ型エピタキシャル成長層３
３をエッチングして酸化膜３２の表面を露出させる。こ
の後、窒化膜２０ａおよび熱酸化膜１９ａを除去する。

【００６０】（３） 次に、図２３に示すように、全面
に多結晶シリコン膜（図示せず）を形成した後その多結
晶シリコン膜にたとえばボロンなどのＰ型イオンをイオ
ン注入する。その後、その多結晶シリコン膜上にＣＶＤ
法を用いて酸化膜（図示せず）を形成した後、その酸化
膜とその下の多結晶シリコン膜とをパターニングする。
これにより、パターニングされたＰ型多結晶シリコン膜
１０ｂおよびＣＶＤ酸化膜２４が形成される。

【００６１】（４） 最後に、図１９に示したように、
真性ベース層７ａ、外部ベース層３７ｂを形成する。さ
らに、サイドウォール酸化膜２６を形成した後Ｎ型多結
晶シリコン膜１１を形成し、その後熱処理を施すことに
よってエミッタ層８を形成する。全面に層間絶縁膜１３
を形成した後コンタクトホール１３ａおよび１３ｂを形
成する。コンタクトホール１３ａおよび１３ｂによって
露出されたＰ型多結晶シリコン膜１０ｂの表面上および
Ｎ型多結晶シリコン膜１１の表面上にそれぞれシリサイ
ド膜１２ａおよび１２ｂを形成する。

【００６２】（５） Ｐ型多結晶シリコン膜１０ｂにシ
リサイド膜１２ａを介して電気的に接続するようにバリ
アメタル１５ａおよびアルミ配線１４ａからなるベース
電極１６を形成する。それと同時に、Ｎ型多結晶シリコ
ン膜１１にシリサイド膜１２ｂを介して電気的に接続す
るようにバリアメタル１５ｂおよびアルミ配線１４ｂか
らなるエミッタ電極１７を形成する。このようにして、
第２実施例のＮＰＮトランジスタが完成される。

【００６３】図２４は、本発明の第３実施例によるＮＰ
Ｎトランジスタを示した断面図である。図２４を参照し
て、この第３実施例のＮＰＮトランジスタでは、図１に
示した第１実施例と異なり、Ｎ型エピタキシャル成長層
３の凸部３ａの上部表面上の所定領域に凹部３ｂが形成
されている。そしてその凹部３ｂの表面上にＮ型のエミ
ッタ層８が形成されている。この第３実施例ではこのよ
うに構成することによって図１に示した第１実施例に比
べてエミッタ層８と外部ベース層７ｂとの間の距離を長
くすることができる。これにより、素子が集積化された
場合に外部ベース層７ｂとエミッタ層８との間隔が狭く
なり過ぎて耐圧が低下するのを有効に防止することがで
きる。

【００６４】なお、この第３実施例においても、外部ベ
ース層７ｂの側部表面および上部表面の両方で外部ベー
ス層７ｂとＰ型サイドウォールポリシリコン膜１０ａお
よびＰ型多結晶シリコン膜１０ｂとの電気的接触がとら
れているので、従来に比べて接触面積を増加させること
ができる。これにより、接触抵抗を低減することがで
き、結果としてベース抵抗を低減することができる。

【００６５】図２５は、本発明の第４実施例によるＮＰ
Ｎトランジスタを示した断面図である。図２５を参照し
て、この第４実施例のＮＰＮトランジスタでは、Ｎ型エ
ピタキシャル成長層３の凸部３ａの周囲をその凸部３ａ
とほぼ同じ高さで取囲むように絶縁膜５２が形成されて
いる。そしてその絶縁膜５２の凸部３ａの上部側面部に
位置する領域には深さ方向に略一定幅の溝部５２ａが形
成されている。

【００６６】そしてその深さ方向に略一定幅の溝部５２
ａを埋込むとともに絶縁膜５２の上部表面および凸部３
ａの上部表面上に延在するようにＰ型多結晶シリコン膜
５０が形成されている。また、Ｐ型多結晶シリコン膜５
０上にはＣＶＤ酸化膜５４が形成されており、ＣＶＤ酸
化膜５４およびＰ型多結晶シリコン膜５０の両側壁部分
にはサイドウォール酸化膜５６が形成されている。

【００６７】このように、この第４実施例では、凸部３
ａを取囲むように深さ方向に略一定幅の溝部５２ａを有
する絶縁膜５２を形成し、その溝部５２ａを充填すると
ともに凸部３ａの上部表面上に延在するようにＰ型多結
晶シリコン膜５０を形成することによって、外部ベース
層７ｂの上部表面のみならず側部表面においても外部ベ
ース層７ｂとＰ型多結晶シリコン膜５０との電気的接触
をとることができる。これにより、外部ベース層７ｂと
Ｐ型多結晶シリコン膜５０との接触面積を増加させるこ
とができ、結果としてベース抵抗を低減することができ
る。これにより、素子が微細化された場合にも従来に比
べてベース抵抗の上昇を有効に防止することができる。
また、溝５２ａが深さ方向に略一定幅であるため、溝５
２ａが深さ方向に先細りしている場合に比較して、Ｐ型
多結晶シリコン膜５０から外部ベース層７ｂへのＰ型不
純物の拡散が行なわれ易くなっている。

【００６８】さらに、この第４実施例のＮＰＮトランジ
スタでは、絶縁膜５２が凸部３ａとほぼ同じ高さで形成
されているので、凸部３ａを設けたことによる段差を解
消することができる。これにより、平坦性をより改善す
ることができる。

【００６９】なお、Ｐ型多結晶シリコン膜５０の代わり
に高融点金属を用いても同様の効果を得ることができ
る。

【００７０】図２６は、本発明の第５実施例によるＮＰ
Ｎトランジスタを示した断面図である。図２６を参照し
て、この第５実施例のＮＰＮトランジスタが図１に示し
た第１実施例のＮＰＮトランジスタと異なる点は、酸化
膜６２（図１の熱酸化膜２２に相当）が外部ベース層７
ｂの下にまで延在して形成されていることである。この
ように構成することによって、図１に示した第１実施例
に比べてベース−コレクタ間の寄生容量を有効に低減す
ることができる。

【００７１】また、この第５実施例においても、第１実
施例と同様に、外部ベース層７ｂの上部表面および側部
表面において外部ベース層７ｂとＰ型サイドウォールポ
リシリコン膜１０ａおよびＰ型多結晶シリコン膜１０ｂ
との電気的接触がとられているので、従来に比べて外部
ベース層７ｂとＰ型サイドウォールポリシリコン膜１０
ａおよびＰ型多結晶シリコン膜１０ｂとの接触面積を増
加させることができる。

【００７２】これにより、半導体装置の高集積化に伴っ
て素子が微細化された場合にも外部ベース層７ｂとＰ型
サイドウォールポリシリコン膜１０ａおよびＰ型多結晶
シリコン膜１０ｂとのコンタクト抵抗を低減することが
でき、結果としてベース抵抗を低減することができる。

【００７３】なお、この第５実施例の酸化膜６２は、高
エネルギ酸素イオン注入を行なった後に熱処理を施すこ
とにより形成する。

【００７４】図２７は、本発明の第６実施例によるＮＰ
Ｎトランジスタを示した断面図である。図２７を参照し
て、この第６実施例のＮＰＮトランジスタでは、図２６
に示した第５実施例と異なり、酸化膜７２が外部ベース
層７ｂの全体を覆うように形成されている。このように
構成することによって、この第６実施例では、第５実施
例に比べてさらにベース−コレクタ間の寄生容量を低減
することができる。この酸化膜７２の製造方法として
は、上記した第５実施例と同様に、高エネルギ酸素イオ
ン注入と熱処理によって形成する。

【００７５】図２８は、本発明の第７実施例によるＮＰ
Ｎトランジスタを示した断面図である。図２８を参照し
て、この第７実施例のＮＰＮトランジスタでは、Ｎ型エ
ピタキシャル成長層８３の凸部８３ａの側面部分をテー
パ形状に形成している。このように構成することによっ
て、図１に示した第１実施例に比べて凸部８３ａの段差
をより有効に緩和することができる。

【００７６】なお、上記したテーパ形状を形成する方法
としては、図２および図３に示した工程においてＮ型エ
ピタキシャル成長層３（図２８の８３）をテーパエッチ
ングする。図２９は、本発明に関連する参考例によるＮ
ＰＮトランジスタを示した断面図である。図２９を参照
して、この参考例のＮＰＮトランジスタでは、エミッタ
層８上にのみＮ型多結晶シリコン膜１１を形成し、外部
ベース層９７ｂの表面上には多結晶シリコン膜を形成し
ない。具体的には、Ｎ型エピタキシャル成長層９３の凸
部９３ａの上部および側部に形成された外部ベース層９
７ｂの表面上に直接シリサイド膜１２ｇを形成する。こ
れにより、外部ベース層９７ｂの抵抗を低減することが
でき、結果としてベース抵抗を低減することができる。
また、エミッタ層８に接続されるＮ型多結晶シリコン膜
１１の上部表面および側部表面上にもシリサイド膜１２
ｈが形成されている。

【００７７】さらに、この参考例においては、酸化膜９
２が外部ベース層９７ｂの直下にまで延在するように形
成されているので、ベース−コレクタ間の寄生容量を低
減することができる。また、酸化膜９２が真性ベース層
７ａの直下には延在していないため、トランジスタの半
導体基板の主表面と平行な方向の大きさを小さくするこ
とができる。この酸化膜９２は、高エネルギ酸素イオン
注入を行なった後熱処理を施すことによって容易に形成
することができる。

【００７８】なお、上記した第１〜第８実施例では、Ｎ
ＰＮトランジスタについて述べたが、ＰＮＰトランジス
タについても同様に適用可能である。

【００７９】

【発明の効果】請求項１〜３に記載の半導体装置によれ
ば、凸部を有する半導体層の上部表面上および側部表面
上にベース不純物層を形成し、凸部の側部表面のベース
不純物層が形成される領域上に第１のベース導電層を形
成し、第１のベース導電層の表面上および凸部の上部表
面上の所定領域に第２のベース導電層を形成することに
よって、第１および第２のベース導電層とベース不純物
層とはベース不純物層の上部表面のみならず側部表面に
おいても電気的接触がとられるので、ベース不純物層と
第１および第２のベース導電層との接触面積が従来に比
べて増加する。これにより、コンタクト抵抗を従来に比
べて低減することができ、素子が微細化された場合にも
ベース抵抗の上昇を有効に防止することができる。さら
に、凸部の側部表面に第１のベース導電層を形成し、そ
の第１のベース導電層の表面上および凸部の上部表面上
の所定領域に第２のベース導電層を形成するので、第１
のベース導電層によって凸部の段差が緩和される。これ
により、凸部を設けたことによる平坦性の悪化を改善す
ることができる。

【００８０】また、凸部を台形形状に形成すれば、凸部
を設けたことによる平坦性の悪化をより有効に改善する
ことができる。さらに、凸部を取囲むように形成された
絶縁膜をベース不純物層の下にまで延在して形成するよ
うに構成すれば、ベース−コレクタ間の寄生容量を低減
することができる。

【００８１】請求項４に記載の半導体装置によれば、凸
部の上部側面部に深さ方向に略一定幅に形成された溝部
を有する絶縁膜を凸部の周囲を取囲むように形成し、そ
の溝部を充填するとともに凸部の上部表面上の所定領域
にベース導電層を形成し、凸部の上部表面上および側部
表面上にベース不純物層を形成することによって、ベー
ス不純物層とベース導電層とはベース不純物層の上部表
面のみならず側部表面においても電気的接触がとられ、
ベース不純物層とベース導電層との接触面積が従来に比
べて増加する。これにより、素子が微細化された場合に
もベース抵抗が上昇するのを有効に防止することができ
る。また、凸部の周囲を取囲む絶縁膜を凸部とほぼ同じ
高さで形成することによって、凸部を設けたことによる
平坦性の悪化を解消することができる。また、ベース導
電層が深さ方向に略一定幅に形成された溝部に充填され
ているため、溝の幅が深さ方向に次第に小さくなる場合
に比較して、ベース導電層からベース不純物層への不純
物の拡散が行なわれ易くなる。

【００８２】

【００８３】請求項５に記載の半導体装置の製造方法に
よれば、半導体層の主表面上に凸部を形成し、その凸部
の側部表面上の所定領域に不純物を含む第１のベース導
電層を形成し、その第１のベース導電層の表面上および
凸部の上部表面上の所定領域に不純物を含む第２のベー
ス導電層を形成し、第１および第２のベース導電層から
不純物を拡散させて外部ベース不純物層を形成すること
によって、凸部の上部表面上および側部表面上に外部ベ
ース不純物層が形成され、外部ベース不純物層と第１お
よび第２のベース導電層との電気的接触が外部ベース不
純物層の上部表面のみならず側部表面においてもとられ
ることになる。これにより、外部ベース不純物層と第１
および第２のベース導電層との接触面積が従来に比べて
増加する。この結果、素子が微細化されて外部ベース不
純物層の表面積が小さくなった場合にも外部ベース不純
物層と第１および第２のベース導電層との接触抵抗が上
昇するのを有効に防止することができる。これにより、
素子が微細化された場合にもベース抵抗の上昇を有効に
防止し得る半導体装置を容易に製造することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例によるＮＰＮトランジスタ
を示した断面図である。

【図２】図１に示した第１実施例のＮＰＮトランジスタ
の製造プロセスの第１工程を説明するための断面図であ
る。

【図３】図１に示した第１実施例のＮＰＮトランジスタ
の製造プロセスの第２工程を説明するための断面図であ
る。

【図４】図１に示した第１実施例のＮＰＮトランジスタ
の製造プロセスの第３工程を説明するための断面図であ
る。

【図５】図１に示した第１実施例のＮＰＮトランジスタ
の製造プロセスの第４工程を説明するための断面図であ
る。

【図６】図１に示した第１実施例のＮＰＮトランジスタ
の製造プロセスの第５工程を説明するための断面図であ
る。

【図７】図１に示した第１実施例のＮＰＮトランジスタ
の製造プロセスの第６工程を説明するための断面図であ
る。

【図８】図１に示した第１実施例のＮＰＮトランジスタ
の製造プロセスの第７工程を説明するための断面図であ
る。

【図９】図１に示した第１実施例のＮＰＮトランジスタ
の製造プロセスの第８工程を説明するための断面図であ
る。

【図１０】図１に示した第１実施例のＮＰＮトランジス
タの製造プロセスの第９工程を説明するための断面図で
ある。

【図１１】図１に示した第１実施例のＮＰＮトランジス
タの製造プロセスの第１０工程を説明するための断面図
である。

【図１２】図１に示した第１実施例のＮＰＮトランジス
タの製造プロセスの第１１工程を説明するための断面図
である。

【図１３】図１に示した第１実施例のＮＰＮトランジス
タの製造プロセスの第１２工程を説明するための断面図
である。

【図１４】図１に示した第１実施例のＮＰＮトランジス
タの製造プロセスの第１３工程を説明するための断面図
である。

【図１５】図１に示した第１実施例のＮＰＮトランジス
タの製造プロセスの第１４工程を説明するための断面図
である。

【図１６】図１に示した第１実施例のＮＰＮトランジス
タにコレクタ部分を追加した場合の断面図である。

【図１７】図１６に示したＮＰＮトランジスタの一の変
形例を示した断面図である。

【図１８】図１６に示したＮＰＮトランジスタの他の変
形例を示した断面図である。

【図１９】本発明の第２実施例によるＮＰＮトランジス
タを示した断面図である。

【図２０】図１９に示した第２実施例のＮＰＮトランジ
スタの製造プロセスの第１工程を説明するための断面図
である。

【図２１】図１９に示した第２実施例のＮＰＮトランジ
スタの製造プロセスの第２工程を説明するための断面図
である。

【図２２】図１９に示した第２実施例のＮＰＮトランジ
スタの製造プロセスの第３工程を説明するための断面図
である。

【図２３】図１９に示した第２実施例のＮＰＮトランジ
スタの製造プロセスの第４工程を説明するための断面図
である。

【図２４】本発明の第３実施例によるＮＰＮトランジス
タを示した断面図である。

【図２５】本発明の第４実施例によるＮＰＮトランジス
タを示した断面図である。

【図２６】本発明の第５実施例によるＮＰＮトランジス
タを示した断面図である。

【図２７】本発明の第６実施例によるＮＰＮトランジス
タを示した断面図である。

【図２８】本発明の第７実施例によるＮＰＮトランジス
タを示した断面図である。

【図２９】本発明に関連する参考例によるＮＰＮトラン
ジスタを示した断面図である。

【図３０】従来の一のＮＰＮトランジスタを示した断面
図である。

【図３１】従来の他のＮＰＮトランジスタを示した断面
図である。

【符号の説明】

１：Ｐ型半導体基板 ２：Ｎ型埋込層 ３：Ｎ型エピタキシャル成長層 ３ａ：凸部 ７ｂ：外部ベース層 １０ａ：Ｐ型サイドウォールポリシリコン膜 １０ｂ：Ｐ型多結晶シリコン膜 １１：Ｎ型多結晶シリコン膜 なお、各図中、同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/331 H01L 29/73 - 29/737

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 主表面を有し、前記主表面に凸部を有す
   る第１導電型の半導体層と、 前記半導体層の凸部の上部表面上および側部表面上に形
   成された第２導電型のベース不純物層と、 前記凸部の上部表面上の前記ベース不純物層内に形成さ
   れた第１導電型のエミッタ不純物層と、 前記半導体層の凸部を取囲むように形成された絶縁膜
   と、 前記凸部の側部表面の前記ベース不純物層が形成される
   領域上に形成された第１のベース導電層と、 前記第１のベース導電層の表面上および前記凸部の上部
   表面上の所定領域に形成された第２のベース導電層と、 前記エミッタ不純物層に電気的に接続されたエミッタ導
   電層とを備えた、半導体装置。
2. 【請求項２】 前記半導体層の凸部は、台形形状を有し
   ている、請求項１に記載の半導体装置。
3. 【請求項３】 前記絶縁膜は、前記ベース不純物層の下
   にまで延在して形成されている、請求項１に記載の半導
   体装置。
4. 【請求項４】 主表面を有し、前記主表面に凸部を有す
   る第１導電型の半導体層と、 前記半導体層の凸部の上部表面上および側部表面上に形
   成された第２導電型のベース不純物層と、 前記凸部の上部表面上の前記ベース不純物層内に形成さ
   れた第１導電型のエミッタ不純物層と、 前記凸部の周囲を前記凸部と略同じ高さで取囲むように
   形成され、前記凸部の上部側面部に深さ方向に略一定幅
   に形成された溝部を有する絶縁膜と、 前記溝部に充填されるとともに、前記凸部の上部表面上
   の所定領域に形成されたベース導電層と、 前記エミッタ不純物層に電気的に接続されたエミッタ導
   電層とを備えた、半導体装置。
5. 【請求項５】 第１導電型の半導体層の主表面上に凸部
   を形成する工程と、 前記凸部を取囲むように絶縁膜を形成する工程と、 前記凸部の側部表面上の所定領域に第２導電型の不純物
   を含む第１のベース導電層を形成する工程と、 前記第１のベース導電層の表面上および前記凸部の上部
   表面上の所定領域に第２導電型の不純物を含む第２のベ
   ース導電層を形成する工程と、 前記凸部の上部表面上の所定領域に第２導電型の真性ベ
   ース不純物層を形成する工程と、 前記第１のベース導電層および前記第２のベース導電層
   から不純物を拡散させることによって、前記真性ベース
   不純物層に連続するように第２導電型の外部ベース不純
   物層を形成する工程と、 前記凸部の上部表面上の所定領域に第１導電型の不純物
   を含むエミッタ導電層を形成する工程と、 前記エミッタ導電層から前記不純物を拡散させることに
   よって第１導電型のエミッタ不純物層を形成する工程と
   を備えた、半導体装置の製造方法。