JP3688756B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【産業上の利用分野】
本発明は半導体装置及びその製造方法に関し、特にバイポーラトランジスタの構造及びその製造方法に関するものである。
【0002】
【従来の技術】
バイポーラトランジスタは高速性能及び駆動性能が優れているため半導体装置で数多く用いられている。そして、半導体集積回路の高集積化及び高速化のために、バイポーラトランジスタの素子面積の縮小ならびに寄生容量の低減が要求されている。
【0003】
図39は従来のバイポーラトランジスタの断面構造図である。
図を参照して説明する。第1導電型半導体基板であるP型シリコン基板(以下、Si基板と記す。)1の一主面上にN+型コレクタ埋め込み層(以下、埋め込み層と記す。)7と、埋め込み層7を含む表面上に第2導電型半導体層であるN型エピタキシャル層(以下、エピタキシャル層と記す。)6とが形成され、また素子分離のためにエピタキシャル層6の表面にフィールド酸化膜19とフィールド酸化膜19の下部のエピタキシャル層6内にP+型チャネルカット領域21とP型下面分離領域22とが形成されている。
【0004】
また、エピタキシャル層6表面のフィールド酸化膜19に囲まれた素子形成領域A1にはP−型真性ベース領域(以下、真性ベースと記す。)30とP+型外部ベース領域(以下、外部ベースと記す。)29からなるベース領域とN型エミッタ領域(以下、エミッタと記す。)31とフィールド酸化膜20を挟んで埋め込み層まで達するN+型コレクタウォール領域(以下、コレクタウォールと記す。)23とが形成されている。t1はコレクタウォール23側エミッタ形成領域A2端からコレクタウォール23までの距離である。
【0005】
そして、外部ベース29上に第1の導体膜であるP+型ベース引き出し電極(以下、ベース電極と記す。)27がフィールド酸化膜19,20上に渡り形成され、ベース電極27に形成したエミッタ開口部26の内部とベース電極27上にエミッタ31に接続してN+型エミッタ引き出し電極(以下、エミッタ電極と記す。)32が形成されており、ベース電極27とエミッタ電極32とは酸化膜25と第1の側壁絶縁膜である側壁酸化膜28とにより絶縁されている。
【0006】
さらに、ベース電極27とエミッタ電極32とコレクタウォール23との上部の層間絶縁膜35に形成したコンタクトホール36内に金属配線(例えばAl)37が形成されている。
【0007】
図26〜図39は、図39で示したバイポーラトランジスタの製造方法を工程を追って順次示した断面構造図である。図を参照して説明する。
図26に示すように、Si基板1上に厚い酸化膜2を形成し、写真製版処理(露光→現像)により形成したフォトレジストパターン(図示せず。以下、レジストパターンと記す。)をマスクとして、埋め込み層形成予定領域上の酸化膜2をエッチング除去する。次に、酸化膜2をマスクとしてN型不純物であるアンチモンのイオン注入(注入条件:加速電圧50KeV,ドーズ量4.0×1015/cm2)111と、続いて熱処理(900から1200℃、数時間)を行ない、Si基板1内の埋め込み層形成予定領域上にアンチモンを拡散し、N+型領域3を形成する。
【0008】
次に図27に示すように、酸化膜2を除去後、薄い酸化膜4を形成し、写真製版処理(露光→現像)により形成したレジストパターン60をマスクとして、P型下面分離形成予定領域にP型不純物であるボロン(以下、B+と記す。)のイオン注入(注入条件:加速電圧50KeV,ドーズ量1.0×1013/cm2)222と、続いて熱処理(1000℃、数10分)を行ない、Si基板1内にP型領域5を形成する。
【0009】
次に図28に示すように、酸化膜4を除去後、全面にエピタキシャル層6を形成する。この時N+領域3とP型領域5とが拡散し埋め込み層7とP型領域8とを形成する。
【0010】
次に図29に示すように、全面に薄い酸化膜9と窒化膜10とを形成し、写真製版処理(露光→現像)により形成したレジストパターン11をマスクとして、P型下面分離形成予定領域の窒化膜10をエッチング除去した後、B+のイオン注入(注入条件:加速電圧100KeV,ドーズ量5.0×1012/cm2)333を行い、P型領域12を形成する。
【0011】
次に図30に示すように、レジストを除去した後、熱処理(約1000℃)を行ない、P型領域8と12とから不純物を拡散させP型下面分離領域22を形成した後、酸化膜9と窒化膜10を除去する。次に、全面に薄い酸化膜13とポリシリコン膜14と窒化膜15とを順次堆積し、写真製版処理(露光→現像)により形成したレジストパターン16をマスクとして、フィールド酸化膜19,20形成予定領域上の窒化膜15をエッチング除去する。
【0012】
次に図31に示すように、レジストパターン16上に写真製版処理(露光→現像)により形成したレジストパターン17をマスクとして、P+型チャンネルカット形成予定領域上にB+のイオン注入(注入条件:加速電圧80KeV,ドーズ量3.0×1013/cm2)444を行い、P+型領域18を形成する。
【0013】
次に図32に示すように、レジストパターン16,17を除去した後、LOCOS法によりフィールド酸化膜19,20を形成する。この熱処理により、P+型チャネルカット領域21が形成される。次に窒化膜15とポリシリコン膜14とを除去する。以上の工程により、素子形成領域であるバイポーラトランジスタ形成予定領域A1と、素子分離領域であるフィールド酸化膜19とP+型チャネルカット領域21とP型下面分離領域22とが形成される。
【0014】
次に、バイポーラトランジスタの形成工程について説明する。
図33に示すように、全面に窒化膜(図示せず)を形成し、写真製版処理(露光→現像)により形成したレジストパターン(図示せず)をマスクとして、コレクタウォール形成予定領域上の窒化膜をエッチング除去する、リンガラス(図示せず)を形成後熱処理を行い、N型不純物であるリンをリンガラスからシリコン基板1中に拡散させ、コレクタウォール23を形成する。
【0015】
次に図34に示すように、リンガラスと窒化膜を除去した後、ベース電極27となるポリシリコン膜24を200nmの膜厚で全面に形成し、フッ化硼素(以下、BF2 +と記す。)のイオン注入(注入条件:加速電圧40KeV,ドーズ量4.0×1015/cm2)555を行う。
【0016】
次に図35に示すように、CVD法により酸化膜25を300nmの膜厚で形成した後、熱処理(850℃、30分)を行ないポリシリコン膜24より外部ベース形成予定領域A3へB+を拡散させる。
【0017】
次に図36に示すように、写真製版処理(露光→現像)により形成したレジストパターン(図示せず)をマスクとして、酸化膜25の異方性エッチングを行った後、レジストパターンを除去する。次に酸化膜25をマスクとしてポリシリコン膜24の異方性エッチングを行う。以上の工程により、ベース電極27が形成され、同時にエミッタ形成領域A2上にエミッタ開口部26が形成される。しかし、開口したエミッタ形成領域A2のエピタキシャル層6表面も50〜100nm程度エッチングされて、外部ベース形成予定領域A3である表面近傍のB+の拡散領域も除去されているので、後工程で形成される外部ベースと真性ベースとを接続するために表面近傍にBF2 +のイオン注入(注入条件:加速電圧30KeV,ドーズ量6.0×1013/cm2)666を行う。
【0018】
次に図37に示すように、CVD法により酸化膜(図示せず)を300nmの膜厚で形成した後、熱処理(850℃、30分)を行ない外部ベース29を形成する。写真製版処理(露光→現像)により形成したレジストパターン(図示せず)をマスクとして、酸化膜の異方性エッチングを行い、エミッタ開口部26内に側壁酸化膜28を形成する。次に真性ベース30を形成するために、写真製版処理(露光→現像)により形成したレジストパターン(図示せず)をマスクとして、B+のイオン注入(注入条件:加速電圧25KeV,ドーズ量6.0×1013/cm2)777を行なう。
【0019】
次に図38に示すように、エミッタ電極32となるポリシリコン膜(図示せず)を100〜200nmの膜厚で全面に形成した後、砒素(以下、As+と記す。)のイオン注入(注入条件:加速電圧50KeV,ドーズ量1.5×1016/cm2)(図示せず)と、続いて熱処理(850℃、30分)を行ない、ポリシリコン膜からAs+を拡散してエミッタ31を形成する。次に写真製版処理(露光→現像)により形成したレジストパターン(図示せず)をマスクとしてポリシリコン膜の異方性エッチングを行い、エミッタ電極32を形成する。
【0020】
次に図39に示すように、層間絶縁膜35を形成後、エミッタ電極32、ベース電極27、コレクタウォール23の上方の層間絶縁膜35にコンタクトホール36を開口し、金属配線(例えばAl)37を埋め込む事によりバイポーラトランジスタが完成する。
【0021】
このように従来のバイポーラトランジスタは、ベース電極27を外部ベース29全面とフィールド酸化膜19,20上とに渡り形成しているので、ベース電極27の面積が大きくできると同時に外部ベース29のすべての部分が動作領域となるので、ベース電極27の抵抗が小さくなりまた駆動性能も向上する。またベース電極27に形成されたエミッタ開口部26の内部に側壁酸化膜28を形成した後、エミッタ電極32をベース電極27上にまで形成したので、エミッタ電極32の面積が大きくできる一方、エミッタ電極32から不純物を拡散してエミッタ31を形成しているので、エミッタ31幅をパターニングの最小幅より側壁酸化膜28の膜厚分小さくできる等の効果がある。
【0022】
【発明が解決しようとする課題】
しかしながら、従来のバイポーラトランジスタはベース電極27をフィールド酸化膜20上にまで形成し、かつ外部ベース29とコレクタウォール23とをフィールド酸化膜20を用いて電気的に分離していたため、バイポーラトランジスタの素子面積がフィールド酸化膜20の領域面積に大きく影響を受け、その拡がりが素子の微細化の妨げになっていた。またフィールド酸化膜20の領域面積が大きくなると、埋め込み層7も大きくなり、埋め込み層7とSi基板1との間に形成されるコレクター基板間容量が増加する。さらにコレクタ抵抗も増加するので、バイポーラトランジスタの高速性能や駆動性能などの向上の妨げとなっていた。
【0023】
本発明は、上記のような問題点を解決するためになされたもので、素子面積が小さくかつ高速性能や駆動性能が向上した半導体装置の構造及びその製造方法を提供することを目的とする。
【0024】
【課題を解決するための手段】
この発明の請求項1に係わる半導体装置は、第1導電型半導体基板の主面上に形成した第2導電型のコレクタ埋め込み層と、前記コレクタ埋め込み層を含む表面に形成した第2導電型半導体層と、前記第2導電型半導体層の周囲を取り囲んで素子形成領域を区画する素子分離領域と、前記第2導電型半導体層に形成した第1導電型のベース領域と、前記ベース領域上部から前記素子分離領域に渡り形成され、前記ベース領域と接続するベース引き出し電極と、前記ベース引き出し電極上に形成した絶縁膜と、前記ベース引き出し電極と前記絶縁膜とに形成したエミッタ開口部と、前記エミッタ開口部内に形成した第1の側壁絶縁膜と、前記エミッタ開口部底部のベース領域に形成した第2導電型のエミッタ領域と、前記エミッタ開口部内と前記絶縁膜上とに形成され、前記エミッタ領域と接続したエミッタ引き出し電極と、前記第2導電型半導体層に形成され、前記ベース領域及び前記ベース引き出し電極とに接しかつ前記コレクタ埋め込み層に達するトレンチと、前記トレンチ内に形成した第2の側壁絶縁膜と、前記トレンチ内に充填され、前記コレクタ埋め込み層と接続するコレクタ引き出し電極とで形成されている。そして、コレクタ引き出し電極が、トレンチ内に充填されコレクタ埋め込み層と接続する第1の導体膜と、前記第1の導体膜の表面から素子分離領域に渡り形成した第2の導体膜とで構成されている。
【0025】
この発明の請求項2に係わる半導体装置は、請求項1において、エミッタ引き出し電極と第2の導体膜との表面に形成した金属シリサイド膜を含んでいる。
【0026】
この発明の請求項3に係わる半導体装置は、第1導電型半導体基板の主面上に形成した第2導電型のコレクタ埋め込み層と、前記コレクタ埋め込み層を含む表面に形成した第2導電型半導体層と、前記第2導電型半導体層の周囲を取り囲んで素子形成領域を区画する素子分離領域と、前記第2導電型半導体層に形成した第1導電型のベース領域と、前記ベース領域上部から前記素子分離領域に渡り形成され、前記ベース領域と接続するベース引き出し電極と、前記ベース引き出し電極上に形成した絶縁膜と、前記ベース引き出し電極と前記絶縁膜とに形成したエミッタ開口部と、前記エミッタ開口部内に形成した第1の側壁絶縁膜と、前記エミッタ開口部底部のベース領域に形成した第2導電型のエミッタ領域と、前記エミッタ開口部内と前記絶縁膜上とに形成され、前記エミッタ領域と接続したエミッタ引き出し電極と、前記第2導電型半導体層に形成され、前記ベース領域及び前記ベース引き出し電極とに接しかつ前記コレクタ埋め込み層に達するトレンチと、前記トレンチ内に形成した第2の側壁絶縁膜と、前記トレンチ内に充填され、前記コレクタ埋め込み層と接続するコレクタ引き出し電極とで形成されている。そして、コレクタ引き出し電極が、トレンチ内から素子分離領域に渡り形成されコレクタ埋め込み層と接続する第3の導体膜で構成されている。
【0027】
この発明の請求項4に係わる半導体装置は、請求項3において、エミッタ引き出し電極と第3の導体膜との表面に形成した金属シリサイド膜を含んでいる。
【0028】
この発明の請求項5に係わる半導体装置は、請求項2または請求項4において、ベース引き出し電極の表面に形成した金属シリサイド膜を含んでいる。
【0029】
この発明の請求項6に係わる半導体装置の製造方法は、第1導電型半導体基板の一主面上に第2導電型のコレクタ埋め込み層と、前記コレクタ埋め込み層を含む表面に第2導電型半導体層と、前記第2導電型半導体層の周囲を取り囲んだ素子分離領域とにより素子分離された素子形成領域とを有する半導体装置の製造方法において、前記素子形成領域から前記素子分離領域に渡り第1の導体層を形成する工程と、前記第1の導体層上全面に絶縁膜を形成する工程と、前記第1の導体層と前記絶縁膜と前記第2導電型半導体層とのエッチングを行い、前記第1の導体層をパターニングしてベース引き出し電極を形成すると同時に前記第2導電型半導体層に前記コレクタ埋め込み層まで達するトレンチを形成する工程と、前記トレンチ内に第2の側壁絶縁膜を形成した後、前記トレンチに第2の導体層を充填して第1の導体膜を形成する工程と、その後、前記絶縁膜と前記ベース引き出し電極とにエミッタ開口部を形成する工程と、その後、前記ベース引き出し電極から前記第2導電型半導体層へ不純物を拡散して外部ベース領域を形成する工程と、その後、前記エミッタ開口部内に第1の側壁絶縁膜を形成する工程と、その後、前記エミッタ開口部底部に露出した前記外部ベース領域に不純物をイオン注入して真性ベース領域を形成する工程と、その後、前記エミッタ開口部内と前記トレンチに充填された前記第1の導体膜の表面とを含む全面に第3の導体層を形成する工程と、前記第3の導体層をパターニングしてエミッタ引き出し電極と、前記第1の導体膜とでコレクタ引き出し電極を構成する第2の導体膜とを形成する工程と、前記エミッタ引き出し電極から前記真性ベース領域に不純物を拡散してエミッタ領域を形成する工程とを含んでいる。
【0030】
この発明の請求項7に係わる半導体装置の製造方法は、請求項6において、エミッタ引き出し電極と第2の導体膜とのパターニング後、全面に高融点金属膜を形成した後熱処理を行い前記エミッタ引き出し電極と前記第2の導体膜との表面に金属シリサイド膜を形成する工程を含んでいる。
【0031】
この発明の請求項8に係わる半導体装置の製造方法は、請求項6において、エミッタ引き出し電極と第2の導体膜とのパターニング後、ベース引き出し電極上の絶縁膜を除去する工程と、全面に高融点金属膜を形成した後熱処理を行い前記ベース引き出し電極と前記エミッタ引き出し電極と前記第2の導体膜との表面に金属シリサイド膜を形成する工程とを含んでいる。
【0032】
この発明の請求項9に係わる半導体装置の製造方法は、第1導電型半導体基板の一主面上に第2導電型のコレクタ埋め込み層と、前記コレクタ埋め込み層を含む表面に第2導電型半導体層と、前記第2導電型半導体層の周囲を取り囲んだ素子分離領域とにより素子分離された素子形成領域を有する半導体装置の製造方法において、前記素子形成領域から前記素子分離領域に渡り第1の導体層を形成する工程と、前記第1の導体層上全面に絶縁膜を形成する工程と、前記第1の導体層と前記絶縁膜と前記第2導電型半導体層とのエッチングを行い、前記第1の導体層をパターニングしてベース引き出し電極を形成すると同時に前記第2導電型半導体層に前記コレクタ埋め込み層まで達するトレンチを形成する工程と、その後、前記絶縁膜と前記ベース引き出し電極とにエミッタ開口部を形成する工程と、その後、前記ベース引き出し電極から前記第2導電型半導体層へ不純物を拡散して外部ベース領域を形成する工程と、その後、前記トレンチ内に第2の側壁絶縁膜を形成すると同時に前記エミッタ開口部内に第1の側壁絶縁膜を形成する工程と、その後、前記エミッタ開口部底部に露出した前記外部ベース領域に不純物をイオン注入して真性ベース領域を形成する工程と、その後、前記エミッタ開口部内と前記トレンチ内とを含む全面に第4の導体層を形成する工程と、前記第4の導体層をパターニングしてエミッタ引き出し電極とコレクタ引き出し電極とを形成する工程と、前記エミッタ引き出し電極からベース領域に不純物を拡散してエミッタ領域を形成する工程とを含んでいる。
【0033】
この発明の請求項10に係わる半導体装置の製造方法は、請求項9において、エミッタ引き出し電極とコレクタ引き出し電極とのパターニング後、全面に高融点金属膜を形成した後熱処理を行いエミッタ引き出し電極とコレクタ引き出し電極との表面に金属シリサイド膜を形成する工程を含んでいる。
【0034】
この発明の請求項11に係わる半導体装置の製造方法は、請求項9において、エミッタ引き出し電極とコレクタ引き出し電極とのパターニング後、ベース引き出し電極上の絶縁膜を除去する工程と、全面に高融点金属膜を形成した後熱処理を行い前記ベース引き出し電極と前記エミッタ引き出し電極と前記コレクタ引き出し電極との表面に金属シリサイド膜を形成する工程とを含んでいる。
【0035】
この発明の請求項12に係わる半導体装置の製造方法は、請求項9ないし請求項11のいずれかにおいて、第4の導体層が不純物をドープしたポリシリコン膜である。
【0036】
この発明の請求項13に係わる半導体装置の製造方法は、請求項9ないし請求項11のいずれかにおいて、第4の導体層がノンドープの膜を形成した後イオン注入により不純物をドープしたポリシリコン膜である。
【0037】
この発明の請求項14に係わる半導体装置の製造方法は、請求項13において、イオン注入が、上部からのイオン注入と斜めからの回転イオン注入とである。
【0038】
【作用】
この発明の請求項1に係わる半導体装置においては、コレクタ引き出し電極とベース領域及びベース引き出し電極との電気的な分離はトレンチ内に形成された側壁絶縁膜により行うので、コレクタ引き出し電極とコレクタウォールとの電気的な分離のためのフィールド酸化膜を形成しない。したがって、素子面積が小さくなり、半導体装置の微細化や高集積化が可能になる。また埋め込み層も縮小されるので、コレクタ基板容量が減少しかつコレクタ抵抗も減少する。したがって、半導体装置の高速性能や駆動性能を向上できる。また、コレクタ引き出し電極をトレンチ内に充填した第1の導体膜と、第1の導体膜からフィールド酸化膜に渡り形成した第2の導体膜とで構成したので、各々の導体膜で不純物を変えることができ、各々の導体膜に適した不純物を選択できる。また各々の導体膜に適した膜厚で形成できる。
【0039】
この発明の請求項2に係わる半導体装置においては、請求項1においてエミッタ引き出し電極と第2の導体膜との表面に金属シリサイド膜が形成されているので、エミッタ引き出し電極とコレクタ引き出し電極との抵抗が小さくなり、寄生抵抗が低減できる。
【0040】
この発明の請求項3に係わる半導体装置においては、コレクタ引き出し電極とベース領域及びベース引き出し電極との電気的な分離はトレンチ内に形成された側壁絶縁膜により行うので、コレクタ引き出し電極とコレクタウォールとの電気的な分離のためのフィールド酸化膜を形成しない。したがって、素子面積が小さくなり、半導体装置の微細化や高集積化が可能になる。また埋め込み層も縮小されるので、コレクタ基板容量が減少しかつコレクタ抵抗も減少する。したがって、半導体装置の高速性能や駆動性能を向上できる。また、コレクタ引き出し電極をトレンチ内からフィールド酸化膜上に渡る第の3導体膜で構成したので、工程が少なくできる。
【0041】
この発明の請求項4に係わる半導体装置においては、請求項3においてエミッタ引き出し電極と第3の導体膜との表面に金属シリサイド膜が形成されているので、エミッタ引き出し電極とコレクタ引き出し電極との抵抗が小さくなり、寄生抵抗が低減できる。
【0042】
この発明の請求項5に係わる半導体装置においては、請求項2または請求項4においてベース引き出し電極のポリシリコン膜の表面に金属シリサイド膜が形成されているので、ベース引き出し電極の抵抗が小さくなり、寄生抵抗が低減できる。
【0043】
この発明の請求項6に係わる半導体装置の製造方法においては、第1の導体層をパターニングしてベース引き出し電極を形成すると同時にトレンチを形成でき、また第3の導体層をパターニングする事によりエミッタ引き出し電極と第2の導体膜とを同時に形成できる。
【0044】
この発明の請求項7に係わる半導体装置の製造方法においては、請求項6においてエミッタ引き出し電極と第2の導体膜との表面に金属シリサイド膜を同時に形成できる。
【0045】
この発明の請求項8に係わる半導体装置の製造方法においては、請求項6においてベース引き出し電極とエミッタ引き出し電極と第2の導体膜との表面に金属シリサイド膜を同時に形成できる。
【0046】
この発明の請求項9に係わる半導体装置の製造方法においては、第1の導体層をパターニングしてベース引き出し電極を形成すると同時にトレンチを形成する事と、第1の側壁絶縁膜と第2の側壁絶縁膜とを同時に形成する事と、第4の導体層をパターニングしてエミッタ引き出し電極とコレクタ引き出し電極とを同時に形成する事とができる。
【0047】
この発明の請求項10に係わる半導体装置の製造方法においては、請求項9においてエミッタ引き出し電極とコレクタ引き出し電極との表面に金属シリサイド膜を同時に形成できる。
【0048】
この発明の請求項11に係わる半導体装置の製造方法においては、請求項9においてベース引き出し電極とエミッタ引き出し電極とコレクタ引き出し電極との表面に金属シリサイド膜を同時に形成できる。
【0049】
この発明の請求項12に係わる半導体装置の製造方法においては、請求項9ないし請求項11のいずれかにおいて、第4の導体層の形成時にドープができる。
【0050】
この発明の請求項13に係わる半導体装置の製造方法においては、請求項9ないし請求項11のいずれかにおいて、ドープできる不純物の選択の幅が広くなる。
【0051】
この発明の請求項14に係わる半導体装置の製造方法においては、請求項13においてトレンチ内に形成された第4の導体層にも十分不純物がドープできる。
【0052】
【実施例】
実施例1.
以下、本発明の実施例1について、図面を参照して説明する。
図7は、実施例1に係わるバイポーラトランジスタの断面構造図を示す。図において、従来例と同一符号は同一部分を示し、38はエピタキシャル層6内に形成した埋め込み層7に達するトレンチ、39はトレンチ38内に形成した第2の側壁絶縁膜である側壁酸化膜、40はトレンチ38内部に埋め込まれた第1の導体膜であるリンがドープされたポリシリコン膜、43はエミッタ電極であるポリシリコン膜、44はトレンチ38内部のポリシリコン膜40からフィールド酸化膜19上まで延ばされた第2の導体膜であるポリシリコン膜で、ポリシリコン膜40と44とでコレクタ電極が構成されている。t2はトレンチ38側エミッタ形成領域A2端からトレンチ38内部に形成したポリシリコン膜40までの距離を示す。
【0053】
以上のように、コレクタ電極40,44と外部ベース29及びベース電極27との電気的な分離はトレンチ38内に形成された側壁酸化膜39により行うので、分離に必要な距離はその酸化膜厚(例えば、0.3μm)により決定される。その結果、従来の外部ベース29とコレクタウォール23とのフィールド酸化膜20による電気的分離では、コレクタウォール23側エミッタ形成領域A2端からコレクタウォール23までの距離t1=2.3μmは必要とされるが、本発明のバイポーラトランジスタではトレンチ側エミッタ形成領域A2端からトレンチ38内部に形成したポリシリコン膜40までの距離t2=1.3μmと、およそ1μmの距離の縮小効果が期待でき半導体装置の微細化や高集積化が可能になる。また埋め込み層7も縮小されるので、コレクタ基板容量が減少しかつコレクタ抵抗も減少する。したがって、半導体装置の高速性能や駆動性能を向上できる。
【0054】
次に製造方法を説明する。図1〜7は、製造方法を工程を追って順次示したバイポーラトランジスタの断面構造図である。
従来例と同様にして、バイポーラトランジスタ形成予定領域A1と、フィールド酸化膜19とP+型チャネルカット領域21とP型下面分離領域22とからなる分離領域とを形成する(図26〜図32参照)。ただし、外部ベース29とコレクタウォール23との電気的分離に用いるフィールド酸化膜20は形成しない。
【0055】
次に図1に示すように、第1の導体膜であるポリシリコン膜24を200nmの膜厚で全面に形成し、BF2 +のイオン注入(注入条件:加速電圧40KeV,ドーズ量4.0×1015/cm2)555を行い、次にCVD法により酸化膜25を300nmの膜厚で形成した後、熱処理(850℃、30分)を行ないポリシリコン膜24よりバイポーラトランジスタ形成予定領域A1へB+を拡散させる。
【0056】
次に図2に示すように、写真製版処理(露光→現像)により形成したレジストパターン(図示せず)をマスクとして、酸化膜25の異方性エッチングを行った後、レジストパターンを除去する。次に酸化膜25とフィールド酸化膜19とをマスクとしてポリシリコン膜24とエピタキシャル層6との異方性エッチングを行う。このエッチングによりベース電極27がパターニングされると同時に、エピタキシャル層6に埋め込み層7まで達するトレンチ38が形成される。
【0057】
次に図3に示すように、CVD法により酸化膜(図示せず)を300nmの膜厚で全面に形成した後、熱処理(850℃、30分)を行なう。次にこの酸化膜の異方性エッチングを行い、パターニングされたベース電極27と酸化膜25との側壁と、トレンチ38の内壁とに側壁酸化膜39を残存させる。
【0058】
次に図4に示すように、第2の導体層であるリンをドープしたポリシリコン膜(図示せず)を全面に形成する。このとき、ポリシリコン膜はトレンチ38内が十分に埋め込まれるような膜厚にする。次にこのポリシリコン膜のエッチバックを行い、トレンチ38内にポリシリコン膜40を充填する。
【0059】
次に図5に示すように、写真製版処理(露光→現像)により形成したレジストパターン(図示せず)をマスクとして、酸化膜25の異方性エッチングを行った後、レジストパターンを除去する。次に酸化膜25をマスクとしてベース電極27の異方性エッチングを行う。以上の工程により、エミッタ形成領域A2上にエミッタ開口部26が形成される。しかし、開口したエミッタ形成領域A2のエピタキシャル層6表面も50〜100nm程度エッチングされて、表面近傍のB+の拡散領域も除去されているので、後工程で形成される外部ベースと真性ベースとを接続するために表面近傍にBF2 +のイオン注入(注入条件:加速電圧28KeV,ドーズ量6.0×1013/cm2)(図示せず)を行う。このとき、トレンチ38内のポリシリコン膜40中にもB+が注入されるがポリシリコン膜40のN型濃度が高いので問題にならない。また、レジストマスクを用いてエミッタ形成領域A2のみにBF2 +を注入してもよい。次にCVD法により酸化膜(図示せず)を280nmの膜厚で形成した後、熱処理(850℃、30分)を行ない外部ベース29を形成する。酸化膜の異方性エッチングを行い、エミッタ開口部26内に側壁酸化膜42を形成する。次にB+のイオン注入(注入条件:加速電圧25KeV,ドーズ量6.0×1013/cm2)777を行ない、真性ベース30を形成する。このとき、トレンチ38内のポリシリコン膜40中にもB+が注入されるがポリシリコン膜40のN型濃度が高いので問題にならない。また、レジストマスクを用いてエミッタ形成領域A2のみにBF2 +を注入してもよい。
【0060】
次に図6に示すように、第3の導体層であるポリシリコン膜(図示せず)を100〜200nmの膜厚で全面に形成した後、As+のイオン注入(注入条件:加速電圧50KeV,ドーズ量1.5×1016/cm2)888と、続いて熱処理(850℃、30分)を行ない、ポリシリコン膜からAs+を拡散してエミッタ31を形成する。次に写真製版処理(露光→現像)により形成したレジストパターン(図示せず)をマスクとしてポリシリコン膜の異方性エッチングを行い、エミッタ電極43とポリシリコン膜44を形成する。ポリシリコン膜40と44とでコレクタ電極が構成されている。このときエミッタ電極43とトレンチ38までの距離が短い場合には、写真製版処理における誤差や精度を考慮して、ポリシリコン膜44は必ずしもポリシリコン膜40表面全体を覆うようにパターニングする必要はない。
【0061】
次に図7に示すように、層間絶縁膜35を形成後、エミッタ電極43、ベース電極27、コレクタ電極44の上方の層間絶縁膜35にコンタクトホール36を開口し、金属配線(例えばAl)37を埋め込む事によりバイポーラトランジスタが完成する。
【0062】
実施例1に係わるバイポーラトランジスタは以上のように、ベース電極27のパターニングと同時にエピタキシャル層6内にトレンチ38を形成し、次にトレンチ38内部に側壁酸化膜39を形成して外部ベース29およびベース電極27とコレクタ電極40,44とを電気的に分離し、またトレンチ38内部に埋め込んだポリシリコン膜40と、ポリシリコン膜40の表面からフィールド酸化膜19に渡りエミッタ電極43と同時に形成したポリシリコン膜44とでコレクタ電極を構成したので、ポリシリコン膜40と44とでドープする不純物を変えることができる。すなわちポリシリコン膜40には成膜時にドープできるリンを、ポリシリコン膜44には浅い接合が形成できるAs+を用いることができる。またトレンチ38を埋め込むためにポリシリコン膜40は厚く、一方As+を十分に拡させて抵抗を下げるためにポリシリコン膜44の膜厚は薄くする事ができる。従って、数少ない工程の増加で半導体装置の微細化や高集積化が可能になり、また高速性能や駆動性能も向上できる。
【0063】
実施例2.
以下、本発明の実施例2について、図面を参照して説明する。
図9は、実施例2に係わるイポーラトランジスタの断面構造図を示す。実施例2に係わるバイポーラトランジスタは、実施例1に係わるバイポーラトランジスタ(図7参照)のエミッタ電極43とコレクタ電極40,44との表面に金属シリサイド膜であるチタンシリサイド膜(以下、TiSi2膜と記す。)45が形成されている。
【0064】
次に、製造方法について説明する。
実施例1と同様にして、素子分離領域19,21,22と、ベース電極27と、酸化膜25と、外部ベース29と、真性ベース30と、エミッタ31と、トレンチ38と、側壁酸化膜39,42と、エミッタ電極43と、コレクタ電極40,44とを形成する(図6参照)。
【0065】
次に図8に示すように、スパッタ法によりチタン膜(以下、Ti膜と記す。図示せず)を80nmの膜厚で全面に形成し、N2雰囲気中でランプアニール(600〜700℃)を行う。このアニールにより、エミッタ電極43とコレクタ電極40,44との表面のTi膜はTiSiまたはTiSi2またはその混合したシリサイド膜になる。次に、未反応のTi膜を除去した後、N2雰囲気中で2度目のランプアニール(約800℃)を行う。このアニールにより、シリサイド膜がすべてTiSi2膜45になる。
【0066】
次に図9に示すように、層間絶縁膜35を形成後、エミッタ電極43、ベース電極27、コレクタ電極44の上方の層間絶縁膜35にコンタクトホール36を開口し、金属配線(例えばAl)37を埋め込む事によりバイポーラトランジスタが完成する。
【0067】
以上のように実施例2に係わるバイポーラトランジスタは、実施例1に係わるバイポーラトランジスタに加えて、エミッタ電極43とコレクタ電極40,44の表面にTiSi2膜45が形成されているので、エミッタ電極43とコレクタ電極40,44との抵抗が小さくなる。従って、実施例1により得られる効果に加え、寄生抵抗が低減でき、さらに半導体装置の高速性能や駆動性能が向上できる。
【0068】
実施例3.
以下、本発明の実施例3について、図面を参照して説明する。
図12は、実施例3に係わるバイポーラトランジスタの断面構造図を示す。実施例3に係わるバイポーラトランジスタは、実施例1に係わるバイポーラトランジスタ(図7参照)のエミッタ電極43とコレクタ電極40,44とベース電極27との表面にTiSi2膜45が形成されている。
【0069】
次に、製造方法について説明する。
実施例1と同様にして、素子分離領域19,21,22と、酸化膜25と、ベース電極27と、外部ベース29と、真性ベース30と、エミッタ31と、トレンチ38と、側壁酸化膜39,42と、エミッタ電極43と、コレクタ電極40,44とを形成する(図6参照)。
【0070】
次に図10に示すように、エミッタ電極43とコレクタ電極44のパターニング工程においてエッチングマスクとして用いたレジストパターン(図示せず)をマスクとして、ベース電極27上の酸化膜25をエッチング除去し、ベース電極27表面を露出した後、レジストを除去する。
【0071】
次に図11に示すように、スパッタ法によりTi膜(図示せず)を80nmの膜厚で全面に形成し、N2雰囲気中でランプアニール(600〜700℃)を行う。このアニールにより、エミッタ電極43とコレクタ電極40,44とベース電極27との表面上のTi膜はTiSiまたはTiSi2またはその混合したシリサイド膜になる。次に、未反応のTi膜を除去した後、N2雰囲気中で2度目のランプアニール(約800℃)を行う。このアニールにより、シリサイド膜がすべてTiSi2膜45になる。
【0072】
次に図12に示すように、層間絶縁膜35を形成後、エミッタ電極43、ベース電極27、コレクタ電極44の上方の層間絶縁膜35にコンタクトホール36を開口し、金属配線(例えばAl)37を埋め込む事によりバイポーラトランジスタが完成する。
【0073】
以上のように実施例3に係わるバイポーラトランジスタは、エミッタ電極43とコレクタ電極40,44とベース電極27の表面にTiSi2膜45が形成されているので、エミッタ電極43とコレクタ電極40,44とベース電極27との抵抗が小さくなる。従って、実施例1により得られる効果に加え、寄生抵抗が低減でき、さらに半導体装置の高速性能や駆動性能が向上できる。
【0074】
実施例4.
以下、本発明の実施例4について、図面を参照して説明する。
図17は、実施例4に係わるバイポーラトランジスタの断面構造図を示す。実施例4に係わるバイポーラトランジスタは、実施例1に係わるバイポーラトランジスタ(図7参照)では、ポリシリコン膜40および44とで構成しているコレクタ電極を、第3の導体膜である一体化したポリシリコン膜49で構成している。48はエミッタ電極であるポリシリコン膜を示す。
【0075】
次に、製造方法について説明する。
実施例1と同様にして、素子分離領域19,21,22と、酸化膜25と、ベース電極27と、トレンチ38とを形成する(図2参照)。
【0076】
次に図13に示すように、写真製版処理(露光→現像)により形成したレジストパターン(図示せず)をマスクとして、酸化膜25の異方性エッチングを行った後、レジストパターンを除去する。次に酸化膜25をマスクとしてベース電極27の異方性エッチングを行う。以上の工程により、エミッタ形成領域A2上にエミッタ開口部26が開口される。しかし、開口したエミッタ形成領域A2のエピタキシャル層6表面も50〜100nm程度エッチングされて、表面近傍のB+の拡散領域も除去されているので、後工程で形成される外部ベースと真性ベースとを接続するために表面近傍にBF2 +のイオン注入(注入条件:加速電圧30KeV,ドーズ量6.0×1013/cm2)666を行う。また、レジストマスクを用いてエミッタ形成領域A2のみにBF2 +を注入してもよい。
【0077】
次に図14に示すように、CVD法により酸化膜(図示せず)を300nmの膜厚で形成した後、熱処理(850℃、30分)を行ない外部ベース29を形成する。酸化膜の異方性エッチングを行い、エミッタ開口部26の内部に側壁酸化膜42とトレンチ38の内部に側壁酸化膜39とを同時に形成する。次にB+のイオン注入(注入条件:加速電圧25KeV,ドーズ量6.0×1013/cm2)777を行ない、真性ベース30を形成する。また、レジストマスクを用いてエミッタ形成領域A2のみにBF2 +を注入してもよい。
【0078】
次に図15に示すように、第4の導体層であるリンをドープしたポリシリコン膜46を全面に形成した後、熱処理(850℃、30分)を行ない、ポリシリコン膜46からP+を拡散してエミッタ31を形成する。このとき、トレンチ38内部がポリシリコン膜46により埋め込まれても良い。
【0079】
次に図16に示すように、写真製版処理(露光→現像)により形成したレジストパターン47をマスクとしてポリシリコン膜46の異方性エッチングを行い、エミッタ電極48とコレクタ電極49とを同時にパターニングする。このときエミッタ電極48とトレンチ38までの距離が短い場合には、写真製版処理における誤差や精度を考慮して、コレクタ電極49は必ずしもトレンチ底部全体を覆うようにパターニングする必要はない。またこのとき、エミッタ電極48側のトレンチ38内壁に、ポリシリコン膜52が残る。これは、ポリシリコン膜46の膜厚が厚いため十分にエッチングが行われないためであるが、エミッタ電極48とは接触しないので問題はない。
【0080】
次に図17に示すように、層間絶縁膜35を形成後、エミッタ電極48、ベース電極27、コレクタ電極49の上方の層間絶縁膜35にコンタクトホール36を開口し、金属配線(例えばAl)37を埋め込む事によりバイポーラトランジスタが完成する。
【0081】
以上のように実施例4に係わるバイポーラトランジスタの製造方法は、エミッタ電極48とコレクタ電極49とを同時に形成するので、実施例1に係わるバイポーラトランジスタの製造方法よりも少ない工程数で製造できる。従って、実施例1により得られる効果に加え、さらに低コストで半導体装置を製造できる。
【0082】
実施例5.
以下、本発明の実施例5の製造方法について、図面を参照して説明する。
実施例5に係わる製造方法は、実施例4に係わる製造方法とは、第4の導体層であるノンドープのポリシリコン膜50を形成した後、As+をイオン注入888する事と、トレンチ38の内部をポリシリコン膜50で埋め込まないために膜厚をトレンチ38の幅の1/2より小さく堆積する事とが異なっている。
【0083】
実施例4と同様にして、素子分離領域19,21,22と、酸化膜25と、エミッタ開口部26と、ベース電極27と、外部ベース29と、真性ベース30と、トレンチ38と、側壁酸化膜39,42とを形成する(図14参照)。
【0084】
次に図18に示すように、ノンドープのポリシリコン膜50を全面に形成する。このとき、トレンチ内をポリシリコン膜50で埋め込まないためとAs+を膜中に十分拡散させて抵抗を下げるために、ポリシリコン膜50の膜厚はトレンチ38の幅の1/2より小さく(例えば100〜200nm)形成する。次にAs+のイオン注入(注入条件:加速電圧50KeV,ドーズ量1.5×1016/cm2)888を行いポリシリコン膜50にAs+をドープする。続いて熱処理(850℃、30分)を行ない、ポリシリコン膜50からAs+を拡散してエミッタ31を形成する。
【0085】
次に図19に示すように、写真製版処理(露光→現像)により形成したレジストパターン(図示せず)をマスクとしてポリシリコン膜50の異方性エッチングを行い、エミッタ電極48とコレクタ電極49とを同時にパターニングする。このときエミッタ電極48とトレンチ38までの距離が短い場合には、写真製版処理における誤差や精度を考慮して、コレクタ電極49は必ずしもトレンチ38底部全体を覆うようにパターニングする必要はない。
【0086】
次に図20に示すように、層間絶縁膜35を形成後、エミッタ電極48、ベース電極27、コレクタ電極49の上方の層間絶縁膜35にコンタクトホール36を開口し、金属配線(例えばAl)37を埋め込む事によりバイポーラトランジスタが完成する。
【0087】
以上のように実施例5に係わるバイポーラトランジスタの製造方法は、ポリシリコン膜50の膜厚を薄く堆積しているので、As+を膜中に十分拡散させる事ができ、エミッタ電極48とコレクタ電極49との抵抗を下げることができる。またエミッタ電極48から拡散係数が小さく拡散しにくいAs+を拡散してエミッタ31を形成するので、エミッタ31と真性ベース30の接合位置が浅くなり接合面積も小さくなる。したがって、エミッターベース間容量が小さくなり、実施例4により得られる効果に加え、さらに半導体装置の高速性能が向上する。
【0088】
実施例6.
以下、本発明の実施例6の製造方法について、図面を参照して説明する。
実施例6に係わる製造方法は、実施例5に係わる製造方法とは、ポリシリコン膜50への不純物のイオン注入を、上部からのイオン注入と斜めからの回転注入イオン注入999とにした事が異なっている。
【0089】
実施例5と同様にして、素子分離領域19,21,22と、酸化膜25と、エミッタ開口部26と、ベース電極27と、外部ベース29と、真性ベース30と、トレンチ38と、側壁酸化膜39,42と、ドープしていないポリシリコン膜50とを形成する。
【0090】
次に図21に示すように、上部からのAs+のイオン注入(注入条件:加速電圧50KeV,ドーズ量1.5×1016/cm2)(図示せず)と、さらに角度をつけて回転させながらのイオン注入(注入条件:加速電圧50KeV,ドーズ量1.5×1016/cm2)999とを行ないポリシリコン膜50にAs+をドープする。続いて熱処理(850℃、30分)を行ない、ポリシリコン膜50からAs+を拡散してエミッタ31を形成する。以下、実施例5と同様にしてバイポーラトランジスタを完成する。
【0091】
以上のように実施例6に係わるバイポーラトランジスタの製造方法は、ポリシリコン膜50への不純物のイオン注入を、上部からのイオン注入と斜めからの回転イオン注入としたので、トレンチ38側壁に形成したポリシリコン膜50中にも十分As+が注入される。これにより、ポリシリコン膜50の抵抗が下がり、実施例5により得られる効果に加え、さらにコレクタ電極の抵抗が低減でき、さらに半導体装置の高速性能や駆動性能が向上できる。
【0092】
実施例7.
以下、本発明の実施例7について、図面を参照して説明する。
図23は、実施例7に係わるバイポーラトランジスタの断面構造図を示す。実施例7に係わるバイポーラトランジスタは、実施例4に係わるバイポーラトランジスタ(図17参照)のエミッタ電極48とコレクタ電極49との表面にTiSi2膜45が形成されている。
【0093】
次に、製造方法について説明する。
実施例4と同様にして、素子分離領域19,21,22と、酸化膜25と、エミッタ開口部26と、ベース電極27と、外部ベース29と、真性ベース30と、エミッタ31と、トレンチ38と、側壁酸化膜39,42と、エミッタ電極48と、コレクタ電極49とを形成する(図16参照)。
【0094】
次に図22に示すように、スパッタ法によりTi膜(図示せず)を80nmの膜厚で全面に形成し、N2雰囲気中でランプアニール(600〜700℃)を行う。このアニールによりエミッタ電極48とコレクタ電極49との表面のTi膜はTiSiまたはTiSi2またはその混合したシリサイド膜になる。次に、未反応のTi膜を除去した後、N2雰囲気中で2度目のランプアニール(約800℃)を行う。このアニールによりシリサイド膜がすべてTiSi2膜45になる。
【0095】
次に図23に示すように、層間絶縁膜35を形成後、エミッタ電極48、ベース電極27、コレクタ電極49の上方の層間絶縁膜35にコンタクトホール36を開口し、金属配線(例えばAl)37を埋め込む事によりバイポーラトランジスタが完成する。
【0096】
以上のように実施例7に係わるバイポーラトランジスタは、実施例4に係わるバイポーラトランジスタに加えて、エミッタ電極48とコレクタ電極49との表面にTiSi2膜45が形成されているので、エミッタ電極48とコレクタ電極49との抵抗が小さくなる。従って、実施例4により得られる効果に加え、寄生抵抗が低減でき、さらに半導体装置の高速性能や駆動性能が向上できる。
【0097】
実施例8.
以下、本発明の実施例8について、図面を参照して説明する。
図25は、実施例8に係わるバイポーラトランジスタの断面構造図を示す。実施例8に係わるバイポーラトランジスタは、実施例4に係わるバイポーラトランジスタ(図17参照)のエミッタ電極48とコレクタ電極49とベース電極27との表面にTiSi2膜45が形成されている。
【0098】
次に、製造方法について説明する。
実施例4と同様にして、素子分離領域19,21,22と、酸化膜25と、エミッタ開口部26と、ベース電極27と、外部ベース29と、真性ベース30と、エミッタ31と、トレンチ38と、側壁酸化膜39,42と、エミッタ電極48と、コレクタ電極49とを形成するが(図16参照)、エミッタ電極48とコレクタ電極49のパターニング工程においてエッチングマスクとして用いたレジストパターンをマスクとして、ベース電極27上の酸化膜25をエッチング除去し、ベース電極27表面を露出した後、レジストを除去する。
【0099】
次に図24に示すように、スパッタ法によりTi膜(図示せず)を80nmの膜厚で全面に形成し、N2雰囲気中でランプアニール(600〜700℃)を行う。このアニールにより、エミッタ電極48とコレクタ電極49とベース電極27との表面のTi膜はTiSiまたはTiSi2またはその混合したシリサイド膜になる。次に、未反応のTi膜を除去した後、N2雰囲気中で2度目のランプアニール(約800℃)を行う。このアニールによりシリサイド膜がすべてTiSi2膜45になる。
【0100】
次に図25に示すように、層間絶縁膜35を形成後、エミッタ電極48、ベース電極27、コレクタ電極49の上方の層間絶縁膜35にコンタクトホール36を開口し、金属配線(例えばAl)37を埋め込む事によりバイポーラトランジスタが完成する。
【0101】
以上のように実施例8に係わるバイポーラトランジスタは、エミッタ電極48とコレクタ電極49とベース電極27との表面にTiSi2膜45が形成されているので、エミッタ電極48とコレクタ電極49とベース電極27との抵抗が小さくなる。従って、実施例4により得られる効果に加え、寄生抵抗が低減でき、さらに半導体装置の高速性能や駆動性能が向上できる。
【0102】
なお、本発明の実施例1〜8はNPN型バイポーラトランジスタについて述べているが、PNP型バイポーラトランジスタにおいても同様の効果が得られる。
【0103】
【発明の効果】
この発明の請求項1に係わる半導体装置においては、コレクタ引き出し電極とベース領域及びベース引き出し電極との電気的な分離はトレンチ内に形成された側壁絶縁膜により行うので、コレクタ引き出し電極とコレクタウォールとの電気的な分離のためのフィールド酸化膜を形成しない。したがって、素子面積が小さくなり、半導体装置の微細化や高集積化が可能になる。また埋め込み層も縮小されるので、コレクタ基板容量が減少しかつコレクタ抵抗も減少する。したがって、半導体装置の高速性能や駆動性能を向上できる。また、コレクタ引き出し電極をトレンチ内に充填した第1の導体膜と、第1の導体膜からフィールド酸化膜に渡り形成した第2の導体膜とで構成したので、各々の導体膜で不純物を変えることができ、各々の導体膜に適した不純物を選択できる。また各々の導体膜に適した膜厚で形成できる。
【0104】
この発明の請求項2に係わる半導体装置においては、請求項1においてエミッタ引き出し電極と第2の導体膜との表面に金属シリサイド膜が形成されているので、エミッタ引き出し電極とコレクタ引き出し電極との抵抗が小さくなり、寄生抵抗が低減できる。
【0105】
この発明の請求項3に係わる半導体装置においては、コレクタ引き出し電極とベース領域及びベース引き出し電極との電気的な分離はトレンチ内に形成された側壁絶縁膜により行うので、コレクタ引き出し電極とコレクタウォールとの電気的な分離のためのフィールド酸化膜を形成しない。したがって、素子面積が小さくなり、半導体装置の微細化や高集積化が可能になる。また埋め込み層も縮小されるので、コレクタ基板容量が減少しかつコレクタ抵抗も減少する。したがって、半導体装置の高速性能や駆動性能を向上できる。また、コレクタ引き出し電極をトレンチ内からフィールド酸化膜上に渡る第の3導体膜で構成したので、工程が少なくできる。
【0106】
この発明の請求項4に係わる半導体装置においては、請求項3においてエミッタ引き出し電極と第3の導体膜との表面に金属シリサイド膜が形成されているので、エミッタ引き出し電極とコレクタ引き出し電極との抵抗が小さくなり、寄生抵抗が低減できる。
【0107】
この発明の請求項5に係わる半導体装置においては、請求項2または請求項4においてベース引き出し電極のポリシリコン膜の表面に金属シリサイド膜が形成されているので、ベース引き出し電極の抵抗が小さくなり、寄生抵抗が低減できる。
【0108】
この発明の請求項6に係わる半導体装置の製造方法においては、第1の導体層をパターニングしてベース引き出し電極を形成すると同時にトレンチを形成でき、また第3の導体層をパターニングする事によりエミッタ引き出し電極と第2の導体膜とを同時に形成できる。
【0109】
この発明の請求項7に係わる半導体装置の製造方法においては、請求項6においてエミッタ引き出し電極と第2の導体膜との表面に金属シリサイド膜を同時に形成できる。
【0110】
この発明の請求項8に係わる半導体装置の製造方法においては、請求項6においてベース引き出し電極とエミッタ引き出し電極と第2の導体膜との表面に金属シリサイド膜を同時に形成できる。
【0111】
この発明の請求項9に係わる半導体装置の製造方法においては、第1の導体層をパターニングしてベース引き出し電極を形成すると同時にトレンチを形成する事と、第1の側壁絶縁膜と第2の側壁絶縁膜とを同時に形成する事と、第4の導体層をパターニングしてエミッタ引き出し電極とコレクタ引き出し電極とを同時に形成する事とができる。
【0112】
この発明の請求項10に係わる半導体装置の製造方法においては、請求項9においてエミッタ引き出し電極とコレクタ引き出し電極との表面に金属シリサイド膜を同時に形成できる。
【0113】
この発明の請求項11に係わる半導体装置の製造方法においては、請求項9においてベース引き出し電極とエミッタ引き出し電極とコレクタ引き出し電極との表面に金属シリサイド膜を同時に形成できる。
【0114】
この発明の請求項12に係わる半導体装置の製造方法においては、請求項9ないし請求項11のいずれかにおいて、第4の導体層の形成時にドープができる。
【0115】
この発明の請求項13に係わる半導体装置の製造方法においては、請求項9ないし請求項11のいずれかにおいて、ドープできる不純物の選択の幅が広くなる。
【0116】
この発明の請求項14に係わる半導体装置の製造方法においては、請求項13においてトレンチ内に形成された第4の導体層にも十分不純物がドープできる。
【図面の簡単な説明】
【図1】 この発明の実施例1に係わる半導体装置の製造方法を説明するための一工程図である。
【図2】 この発明の実施例1に係わる半導体装置の製造方法を説明するための一工程図である。
【図3】 この発明の実施例1に係わる半導体装置の製造方法を説明するための一工程図である。
【図4】 この発明の実施例1に係わる半導体装置の製造方法を説明するための一工程図である。
【図5】 この発明の実施例1に係わる半導体装置の製造方法を説明するための一工程図である。
【図6】 この発明の実施例1に係わる半導体装置の製造方法を説明するための一工程図である。
【図7】 この発明の実施例1に係わる半導体装置の製造方法を説明するための一工程図である。
【図8】 この発明の実施例2に係わる半導体装置の製造方法を説明するための一工程図である。
【図9】 この発明の実施例2に係わる半導体装置の製造方法を説明するための一工程図である。
【図10】 この発明の実施例3に係わる半導体装置の製造方法を説明するための一工程図である。
【図11】 この発明の実施例3に係わる半導体装置の製造方法を説明するための一工程図である。
【図12】 この発明の実施例3に係わる半導体装置の製造方法を説明するための一工程図である。
【図13】 この発明の実施例4に係わる半導体装置の製造方法を説明するための一工程図である。
【図14】 この発明の実施例4に係わる半導体装置の製造方法を説明するための一工程図である。
【図15】 この発明の実施例4に係わる半導体装置の製造方法を説明するための一工程図である。
【図16】 この発明の実施例4に係わる半導体装置の製造方法を説明するための一工程図である。
【図17】 この発明の実施例4に係わる半導体装置の製造方法を説明するための一工程図である。
【図18】 この発明の実施例5に係わる半導体装置の製造方法を説明するための一工程図である。
【図19】 この発明の実施例5に係わる半導体装置の製造方法を説明するための一工程図である。
【図20】 この発明の実施例5に係わる半導体装置の製造方法を説明するための一工程図である。
【図21】 この発明の実施例6に係わる半導体装置の製造方法を説明するための一工程図である。
【図22】 この発明の実施例7に係わる半導体装置の製造方法を説明するための一工程図である。
【図23】 この発明の実施例7に係わる半導体装置の製造方法を説明するための一工程図である。
【図24】 この発明の実施例8に係わる半導体装置の製造方法を説明するための一工程図である。
【図25】 この発明の実施例8に係わる半導体装置の製造方法を説明するための一工程図である。
【図26】 従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【図27】 従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【図28】 従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【図29】 従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【図30】 従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【図31】 従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【図32】 従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【図33】 従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【図34】 従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【図35】 従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【図36】 従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【図37】 従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【図38】 従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【図39】 従来例に係わる半導体装置の製造方法を説明するための一工程図である。
【符号の説明】
1 Si基板、6 エピタキシャル層、7 埋め込み層、19 フィールド酸化膜、
21 P+型チャネルカット領域、22 P型下面分離領域、
24 ポリシリコン膜(第1の導体層)、25 酸化膜、26 エミッタ開口部、
27 ベース電極、38 トレンチ、39 側壁酸化膜(第2の側壁絶縁膜)、
40 ポリシリコン膜(第1の導体膜)、42 側壁酸化膜(第1の側壁絶縁膜)、
43,48 エミッタ電極、44 ポリシリコン膜(第2の導体膜)、
45 WTi2膜、46 ドープしたポリシリコン膜(第4の導体層)、
49 コレクタ電極、50 ノンドープのポリシリコン膜(第4の導体層)、
A1 バイポーラトランジスタ形成領域、777 B+のイオン注入、
888 As+のイオン注入、999 斜め回転イオン注入。
Claims (14)
- 第1導電型半導体基板の主面上に形成した第2導電型のコレクタ埋め込み層と、前記コレクタ埋め込み層を含む表面に形成した第2導電型半導体層と、前記第2導電型半導体層の周囲を取り囲んで素子形成領域を区画する素子分離領域と、前記第2導電型半導体層に形成した第1導電型のベース領域と、前記ベース領域上部から前記素子分離領域に渡り形成され、前記ベース領域と接続するベース引き出し電極と、前記ベース引き出し電極上に形成した絶縁膜と、前記ベース引き出し電極と前記絶縁膜とに形成したエミッタ開口部と、前記エミッタ開口部内に形成した第1の側壁絶縁膜と、前記エミッタ開口部底部のベース領域に形成した第2導電型のエミッタ領域と、前記エミッタ開口部内と前記絶縁膜上とに形成され、前記エミッタ領域と接続したエミッタ引き出し電極と、前記第2導電型半導体層に形成され、前記ベース領域及び前記ベース引き出し電極とに接しかつ前記コレクタ埋め込み層に達するトレンチと、前記トレンチ内に形成した第2の側壁絶縁膜と、前記トレンチ内に充填され、前記コレクタ埋め込み層と接続するコレクタ引き出し電極とを含み、
前記コレクタ引き出し電極を、前記トレンチ内に充填され前記コレクタ埋め込み層と接続する第1の導体膜と、前記第1の導体膜の表面から前記素子分離領域に渡り形成した第2の導体膜とで構成した事を特徴とする半導体装置。 - エミッタ引き出し電極と第2の導体膜との表面に形成した金属シリサイド膜を含むことを特徴とする請求項1記載の半導体装置。
- 第1導電型半導体基板の主面上に形成した第2導電型のコレクタ埋め込み層と、前記コレクタ埋め込み層を含む表面に形成した第2導電型半導体層と、前記第2導電型半導体層の周囲を取り囲んで素子形成領域を区画する素子分離領域と、前記第2導電型半導体層に形成した第1導電型のベース領域と、前記ベース領域上部から前記素子分離領域に渡り形成され、前記ベース領域と接続するベース引き出し電極と、前記ベース引き出し電極上に形成した絶縁膜と、前記ベース引き出し電極と前記絶縁膜とに形成したエミッタ開口部と、前記エミッタ開口部内に形成した第1の側壁絶縁膜と、前記エミッタ開口部底部のベース領域に形成した第2導電型のエミッタ領域と、前記エミッタ開口部内と前記絶縁膜上とに形成され、前記エミッタ領域と接続したエミッタ引き出し電極と、前記第2導電型半導体層に形成され、前記ベース領域及び前記ベース引き出し電極とに接しかつ前記コレクタ埋め込み層に達するトレンチと、前記トレンチ内に形成した第2の側壁絶縁膜と、前記トレンチ内に充填され、前記コレクタ埋め込み層と接続するコレクタ引き出し電極とを含み、
前記コレクタ引き出し電極を、前記トレンチ内から前記素子分離領域に渡り形成され前記コレクタ埋め込み層と接続する第3の導体膜で構成した事を特徴とする半導体装置。 - エミッタ引き出し電極と第3の導体膜との表面に形成した金属シリサイド膜を含むことを特徴とする請求項3記載の半導体装置。
- ベース引き出し電極の表面に形成した金属シリサイド膜を含むことを特徴とする請求項2または請求項4に記載の半導体装置。
- 第1導電型半導体基板の一主面上に第2導電型のコレクタ埋め込み層と、前記コレクタ埋め込み層を含む表面に第2導電型半導体層と、前記第2導電型半導体層の周囲を取り囲んだ素子分離領域により素子分離された素子形成領域とを有する半導体装置の製造方法において、前記素子形成領域から前記素子分離領域に渡り第1の導体層を形成する工程と、前記第1の導体層上全面に絶縁膜を形成する工程と、前記第1の導体層と前記絶縁膜と前記第2導電型半導体層とのエッチングを行い、前記第1の導体層をパターニングしてベース引き出し電極を形成すると同時に前記第2導電型半導体層に前記コレクタ埋め込み層まで達するトレンチを形成する工程と、前記トレンチ内に第2の側壁絶縁膜を形成した後、前記トレンチに第2の導体層を充填して第1の導体膜を形成する工程と、その後、前記絶縁膜と前記ベース引き出し電極とにエミッタ開口部を形成する工程と、その後、前記ベース引き出し電極から前記第2導電型半導体層へ不純物を拡散して外部ベース領域を形成する工程と、その後、前記エミッタ開口部内に第1の側壁絶縁膜を形成する工程と、その後、前記エミッタ開口部底部に露出した前記外部ベース領域に不純物をイオン注入して真性ベース領域を形成する工程と、その後、前記エミッタ開口部内と前記トレンチに充填された前記第1の導体膜の表面とを含む全面に第3の導体層を形成する工程と、前記第3の導体層をパターニングしてエミッタ引き出し電極と、前記第1の導体膜とでコレクタ引き出し電極を構成する第2の導体膜とを形成する工程と、前記エミッタ引き出し電極から前記真性ベース領域に不純物を拡散してエミッタ領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
- エミッタ引き出し電極と第2の導体膜とのパタニーング後、全面に高融点金属膜を形成した後熱処理を行い前記エミッタ引き出し電極と前記第2の導体膜との表面に金属シリサイド膜を形成する工程を含むことを特徴とする請求項6記載の半導体装置の製造方法。
- エミッタ引き出し電極と第2の導体膜とのパタニーング後、ベース引き出し電極上の絶縁膜を除去する工程と、全面に高融点金属膜を形成した後熱処理を行い前記ベース引き出し電極と前記エミッタ引き出し電極と前記第2の導体膜との表面に金属シリサイド膜を形成する工程とを含むことを特徴とする請求項6記載の半導体装置の製造方法。
- 第1導電型半導体基板の一主面上に第2導電型のコレクタ埋め込み層と、前記コレクタ埋め込み層を含む表面に第2導電型半導体層と、前記第2導電型半導体層の周囲を取り囲んだ素子分離領域により素子分離された素子形成領域とを有する半導体装置の製造方法において、前記素子形成領域から前記素子分離領域に渡り第1の導体層を形成する工程と、前記第1の導体層上全面に絶縁膜を形成する工程と、前記第1の導体層と前記絶縁膜と前記第2導電型半導体層とのエッチングを行い、前記第1の導体層をパターニングしてベース引き出し電極を形成すると同時に前記第2導電型半導体層に前記コレクタ埋め込み層まで達するトレンチを形成する工程と、その後、前記絶縁膜と前記ベース引き出し電極とにエミッタ開口部を形成する工程と、その後、前記ベース引き出し電極から前記第2導電型半導体層へ不純物を拡散して外部ベース領域を形成する工程と、その後、前記トレンチ内に第2の側壁絶縁膜を形成すると同時に前記エミッタ開口部内に第1の側壁絶縁膜を形成する工程と、その後、前記エミッタ開口部底部に露出した前記外部ベース領域に不純物をイオン注入して真性ベース領域を形成する工程と、その後、前記エミッタ開口部内と前記トレンチ内とを含む全面に第4の導体層を形成する工程と、前記第4の導体層をパターニングしてエミッタ引き出し電極とコレクタ引き出し電極とを形成する工程と、前記エミッタ引き出し電極から前記外部ベース領域に不純物を拡散してエミッタ領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
- エミッタ引き出し電極とコレクタ引き出し電極とのパターニング後、全面に高融点金属膜を形成した後熱処理を行い前記エミッタ引き出し電極と前記コレクタ引き出し電極との表面に金属シリサイド膜を形成する工程を含むことを特徴とする請求項9記載の半導体装置の製造方法。
- エミッタ引き出し電極とコレクタ引き出し電極とのパターニング後、ベース引き出し電極上の絶縁膜を除去する工程と、全面に高融点金属膜を形成した後熱処理を行い前記ベース引き出し電極と前記エミッタ引き出し電極と前記コレクタ引き出し電極との表面に金属シリサイド膜を形成する工程を含むことを特徴とする請求項9記載の半導体装置の製造方法。
- 第4の導体層が、不純物をドープしたポリシリコン膜であることを特徴とする請求項9ないし請求項11のいずれかに記載の半導体装置の製造方法。
- 第4の導体層が、ノンドープの膜を形成した後イオン注入により不純物をドープしたポリシリコン膜であることを特徴とする請求項9ないし請求項11いずれかに記載の半導体装置の製造方法。
- イオン注入が、上部からのイオン注入と斜めからの回転イオン注入とであることを特徴とする請求項13記載の半導体装置の製造方法。
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