JPH098056A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH098056A JPH098056A JP15802695A JP15802695A JPH098056A JP H098056 A JPH098056 A JP H098056A JP 15802695 A JP15802695 A JP 15802695A JP 15802695 A JP15802695 A JP 15802695A JP H098056 A JPH098056 A JP H098056A
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Abstract
(57)【要約】
【目的】 素子面積を小さくして、高速性能と駆動性能
とが向上した半導体装置を得る。 【構成】 コレクタ電極４０，４４と外部ベース２９お
よびベース電極２７との電気的な分離を、エピタキシャ
ル層６内のトレンチ３８の内部に形成した側壁酸化膜３
９により行う。
とが向上した半導体装置を得る。 【構成】 コレクタ電極４０，４４と外部ベース２９お
よびベース電極２７との電気的な分離を、エピタキシャ
ル層６内のトレンチ３８の内部に形成した側壁酸化膜３
９により行う。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特にバイポーラトランジスタの構造及びそ
の製造方法に関するものである。
方法に関し、特にバイポーラトランジスタの構造及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】バイポーラトランジスタは高速性能及び
駆動性能が優れているため半導体装置で数多く用いられ
ている。そして、半導体集積回路の高集積化及び高速化
のために、バイポーラトランジスタの素子面積の縮小な
らびに寄生容量の低減が要求されている。
駆動性能が優れているため半導体装置で数多く用いられ
ている。そして、半導体集積回路の高集積化及び高速化
のために、バイポーラトランジスタの素子面積の縮小な
らびに寄生容量の低減が要求されている。
【０００３】図３９は従来のバイポーラトランジスタの
断面構造図である。図を参照して説明する。第１導電型
半導体基板であるＰ型シリコン基板（以下、Ｓｉ基板と
記す。）１の一主面上にＮ+型コレクタ埋め込み層（以
下、埋め込み層と記す。）７と、埋め込み層７を含む表
面上に第２導電型半導体層であるＮ型エピタキシャル層
（以下、エピタキシャル層と記す。）６とが形成され、
また素子分離のためにエピタキシャル層６の表面にフィ
ールド酸化膜１９とフィールド酸化膜１９の下部のエピ
タキシャル層６内にＰ+型チャネルカット領域２１とＰ
型下面分離領域２２とが形成されている。
断面構造図である。図を参照して説明する。第１導電型
半導体基板であるＰ型シリコン基板（以下、Ｓｉ基板と
記す。）１の一主面上にＮ+型コレクタ埋め込み層（以
下、埋め込み層と記す。）７と、埋め込み層７を含む表
面上に第２導電型半導体層であるＮ型エピタキシャル層
（以下、エピタキシャル層と記す。）６とが形成され、
また素子分離のためにエピタキシャル層６の表面にフィ
ールド酸化膜１９とフィールド酸化膜１９の下部のエピ
タキシャル層６内にＰ+型チャネルカット領域２１とＰ
型下面分離領域２２とが形成されている。
【０００４】また、エピタキシャル層６表面のフィール
ド酸化膜１９に囲まれた素子形成領域Ａ１にはＰ-型真
性ベース領域（以下、真性ベースと記す。）３０とＰ+
型外部ベース領域（以下、外部ベースと記す。）２９か
らなるベース領域とＮ型エミッタ領域（以下、エミッタ
と記す。）３１とフィールド酸化膜２０を挟んで埋め込
み層まで達するＮ+型コレクタウォール領域（以下、コ
レクタウォールと記す。）２３とが形成されている。ｔ
１はコレクタウォール２３側エミッタ形成領域Ａ２端か
らコレクタウォール２３までの距離である。
ド酸化膜１９に囲まれた素子形成領域Ａ１にはＰ-型真
性ベース領域（以下、真性ベースと記す。）３０とＰ+
型外部ベース領域（以下、外部ベースと記す。）２９か
らなるベース領域とＮ型エミッタ領域（以下、エミッタ
と記す。）３１とフィールド酸化膜２０を挟んで埋め込
み層まで達するＮ+型コレクタウォール領域（以下、コ
レクタウォールと記す。）２３とが形成されている。ｔ
１はコレクタウォール２３側エミッタ形成領域Ａ２端か
らコレクタウォール２３までの距離である。
【０００５】そして、外部ベース２９上に第１の導体膜
であるＰ+型ベース引き出し電極（以下、ベース電極と
記す。）２７がフィールド酸化膜１９，２０上に渡り形
成され、ベース電極２７に形成したエミッタ開口部２６
の内部とベース電極２７上にエミッタ３１に接続してＮ
+型エミッタ引き出し電極（以下、エミッタ電極と記
す。）３２が形成されており、ベース電極２７とエミッ
タ電極３２とは酸化膜２５と第１の側壁絶縁膜である側
壁酸化膜２８とにより絶縁されている。
であるＰ+型ベース引き出し電極（以下、ベース電極と
記す。）２７がフィールド酸化膜１９，２０上に渡り形
成され、ベース電極２７に形成したエミッタ開口部２６
の内部とベース電極２７上にエミッタ３１に接続してＮ
+型エミッタ引き出し電極（以下、エミッタ電極と記
す。）３２が形成されており、ベース電極２７とエミッ
タ電極３２とは酸化膜２５と第１の側壁絶縁膜である側
壁酸化膜２８とにより絶縁されている。
【０００６】さらに、ベース電極２７とエミッタ電極３
２とコレクタウォール２３との上部の層間絶縁膜３５に
形成したコンタクトホール３６内に金属配線（例えばＡ
ｌ）３７が形成されている。
２とコレクタウォール２３との上部の層間絶縁膜３５に
形成したコンタクトホール３６内に金属配線（例えばＡ
ｌ）３７が形成されている。
【０００７】図２６〜図３９は、図３９で示したバイポ
ーラトランジスタの製造方法を工程を追って順次示した
断面構造図である。図を参照して説明する。図２６に示
すように、Ｓｉ基板１上に厚い酸化膜２を形成し、写真
製版処理（露光→現像）により形成したフォトレジスト
パターン（図示せず。以下、レジストパターンと記
す。）をマスクとして、埋め込み層形成予定領域上の酸
化膜２をエッチング除去する。次に、酸化膜２をマスク
としてＮ型不純物であるアンチモンのイオン注入（注入
条件：加速電圧５０ＫｅＶ，ドーズ量４．０×１０15／
ｃｍ2）１１１と、続いて熱処理（９００から１２００
℃、数時間）を行ない、Ｓｉ基板１内の埋め込み層形成
予定領域上にアンチモンを拡散し、Ｎ+型領域３を形成
する。
ーラトランジスタの製造方法を工程を追って順次示した
断面構造図である。図を参照して説明する。図２６に示
すように、Ｓｉ基板１上に厚い酸化膜２を形成し、写真
製版処理（露光→現像）により形成したフォトレジスト
パターン（図示せず。以下、レジストパターンと記
す。）をマスクとして、埋め込み層形成予定領域上の酸
化膜２をエッチング除去する。次に、酸化膜２をマスク
としてＮ型不純物であるアンチモンのイオン注入（注入
条件：加速電圧５０ＫｅＶ，ドーズ量４．０×１０15／
ｃｍ2）１１１と、続いて熱処理（９００から１２００
℃、数時間）を行ない、Ｓｉ基板１内の埋め込み層形成
予定領域上にアンチモンを拡散し、Ｎ+型領域３を形成
する。
【０００８】次に図２７に示すように、酸化膜２を除去
後、薄い酸化膜４を形成し、写真製版処理（露光→現
像）により形成したレジストパターン６０をマスクとし
て、Ｐ型下面分離形成予定領域にＰ型不純物であるボロ
ン（以下、Ｂ+と記す。）のイオン注入（注入条件：加
速電圧５０ＫｅＶ，ドーズ量１．０×１０13／ｃｍ2）
２２２と、続いて熱処理（１０００℃、数１０分）を行
ない、Ｓｉ基板１内にＰ型領域５を形成する。
後、薄い酸化膜４を形成し、写真製版処理（露光→現
像）により形成したレジストパターン６０をマスクとし
て、Ｐ型下面分離形成予定領域にＰ型不純物であるボロ
ン（以下、Ｂ+と記す。）のイオン注入（注入条件：加
速電圧５０ＫｅＶ，ドーズ量１．０×１０13／ｃｍ2）
２２２と、続いて熱処理（１０００℃、数１０分）を行
ない、Ｓｉ基板１内にＰ型領域５を形成する。
【０００９】次に図２８に示すように、酸化膜４を除去
後、全面にエピタキシャル層６を形成する。この時Ｎ+
領域３とＰ型領域５とが拡散し埋め込み層７とＰ型領域
８とを形成する。
後、全面にエピタキシャル層６を形成する。この時Ｎ+
領域３とＰ型領域５とが拡散し埋め込み層７とＰ型領域
８とを形成する。
【００１０】次に図２９に示すように、全面に薄い酸化
膜９と窒化膜１０とを形成し、写真製版処理（露光→現
像）により形成したレジストパターン１１をマスクとし
て、Ｐ型下面分離形成予定領域の窒化膜１０をエッチン
グ除去した後、Ｂ+のイオン注入（注入条件：加速電圧
１００ＫｅＶ，ドーズ量５．０×１０12／ｃｍ2）３３
３を行い、Ｐ型領域１２を形成する。
膜９と窒化膜１０とを形成し、写真製版処理（露光→現
像）により形成したレジストパターン１１をマスクとし
て、Ｐ型下面分離形成予定領域の窒化膜１０をエッチン
グ除去した後、Ｂ+のイオン注入（注入条件：加速電圧
１００ＫｅＶ，ドーズ量５．０×１０12／ｃｍ2）３３
３を行い、Ｐ型領域１２を形成する。
【００１１】次に図３０に示すように、レジストを除去
した後、熱処理（約１０００℃）を行ない、Ｐ型領域８
と１２とから不純物を拡散させＰ型下面分離領域２２を
形成した後、酸化膜９と窒化膜１０を除去する。次に、
全面に薄い酸化膜１３とポリシリコン膜１４と窒化膜１
５とを順次堆積し、写真製版処理（露光→現像）により
形成したレジストパターン１６をマスクとして、フィー
ルド酸化膜１９，２０形成予定領域上の窒化膜１５をエ
ッチング除去する。
した後、熱処理（約１０００℃）を行ない、Ｐ型領域８
と１２とから不純物を拡散させＰ型下面分離領域２２を
形成した後、酸化膜９と窒化膜１０を除去する。次に、
全面に薄い酸化膜１３とポリシリコン膜１４と窒化膜１
５とを順次堆積し、写真製版処理（露光→現像）により
形成したレジストパターン１６をマスクとして、フィー
ルド酸化膜１９，２０形成予定領域上の窒化膜１５をエ
ッチング除去する。
【００１２】次に図３１に示すように、レジストパター
ン１６上に写真製版処理（露光→現像）により形成した
レジストパターン１７をマスクとして、Ｐ+型チャンネ
ルカット形成予定領域上にＢ+のイオン注入（注入条
件：加速電圧８０ＫｅＶ，ドーズ量３．０×１０13／ｃ
ｍ2）４４４を行い、Ｐ+型領域１８を形成する。
ン１６上に写真製版処理（露光→現像）により形成した
レジストパターン１７をマスクとして、Ｐ+型チャンネ
ルカット形成予定領域上にＢ+のイオン注入（注入条
件：加速電圧８０ＫｅＶ，ドーズ量３．０×１０13／ｃ
ｍ2）４４４を行い、Ｐ+型領域１８を形成する。
【００１３】次に図３２に示すように、レジストパター
ン１６，１７を除去した後、ＬＯＣＯＳ法によりフィー
ルド酸化膜１９，２０を形成する。この熱処理により、
Ｐ+型チャネルカット領域２１が形成される。次に窒化
膜１５とポリシリコン膜１４とを除去する。以上の工程
により、素子形成領域であるバイポーラトランジスタ形
成予定領域Ａ１と、素子分離領域であるフィールド酸化
膜１９とＰ+型チャネルカット領域２１とＰ型下面分離
領域２２とが形成される。
ン１６，１７を除去した後、ＬＯＣＯＳ法によりフィー
ルド酸化膜１９，２０を形成する。この熱処理により、
Ｐ+型チャネルカット領域２１が形成される。次に窒化
膜１５とポリシリコン膜１４とを除去する。以上の工程
により、素子形成領域であるバイポーラトランジスタ形
成予定領域Ａ１と、素子分離領域であるフィールド酸化
膜１９とＰ+型チャネルカット領域２１とＰ型下面分離
領域２２とが形成される。
【００１４】次に、バイポーラトランジスタの形成工程
について説明する。図３３に示すように、全面に窒化膜
（図示せず）を形成し、写真製版処理（露光→現像）に
より形成したレジストパターン（図示せず）をマスクと
して、コレクタウォール形成予定領域上の窒化膜をエッ
チング除去する、リンガラス（図示せず）を形成後熱処
理を行い、Ｎ型不純物であるリンをリンガラスからシリ
コン基板１中に拡散させ、コレクタウォール２３を形成
する。
について説明する。図３３に示すように、全面に窒化膜
（図示せず）を形成し、写真製版処理（露光→現像）に
より形成したレジストパターン（図示せず）をマスクと
して、コレクタウォール形成予定領域上の窒化膜をエッ
チング除去する、リンガラス（図示せず）を形成後熱処
理を行い、Ｎ型不純物であるリンをリンガラスからシリ
コン基板１中に拡散させ、コレクタウォール２３を形成
する。
【００１５】次に図３４に示すように、リンガラスと窒
化膜を除去した後、ベース電極２７となるポリシリコン
膜２４を２００ｎｍの膜厚で全面に形成し、フッ化硼素
（以下、ＢＦ2 +と記す。）のイオン注入（注入条件：加
速電圧４０ＫｅＶ，ドーズ量４．０×１０15／ｃｍ2）
５５５を行う。
化膜を除去した後、ベース電極２７となるポリシリコン
膜２４を２００ｎｍの膜厚で全面に形成し、フッ化硼素
（以下、ＢＦ2 +と記す。）のイオン注入（注入条件：加
速電圧４０ＫｅＶ，ドーズ量４．０×１０15／ｃｍ2）
５５５を行う。
【００１６】次に図３５に示すように、ＣＶＤ法により
酸化膜２５を３００ｎｍの膜厚で形成した後、熱処理
（８５０℃、３０分）を行ないポリシリコン膜２４より
外部ベース形成予定領域Ａ３へＢ+を拡散させる。
酸化膜２５を３００ｎｍの膜厚で形成した後、熱処理
（８５０℃、３０分）を行ないポリシリコン膜２４より
外部ベース形成予定領域Ａ３へＢ+を拡散させる。
【００１７】次に図３６に示すように、写真製版処理
（露光→現像）により形成したレジストパターン（図示
せず）をマスクとして、酸化膜２５の異方性エッチング
を行った後、レジストパターンを除去する。次に酸化膜
２５をマスクとしてポリシリコン膜２４の異方性エッチ
ングを行う。以上の工程により、ベース電極２７が形成
され、同時にエミッタ形成領域Ａ２上にエミッタ開口部
２６が形成される。しかし、開口したエミッタ形成領域
Ａ２のエピタキシャル層６表面も５０〜１００ｎｍ程度
エッチングされて、外部ベース形成予定領域Ａ３である
表面近傍のＢ+の拡散領域も除去されているので、後工
程で形成される外部ベースと真性ベースとを接続するた
めに表面近傍にＢＦ2 +のイオン注入（注入条件：加速電
圧３０ＫｅＶ，ドーズ量６．０×１０13／ｃｍ2）６６
６を行う。
（露光→現像）により形成したレジストパターン（図示
せず）をマスクとして、酸化膜２５の異方性エッチング
を行った後、レジストパターンを除去する。次に酸化膜
２５をマスクとしてポリシリコン膜２４の異方性エッチ
ングを行う。以上の工程により、ベース電極２７が形成
され、同時にエミッタ形成領域Ａ２上にエミッタ開口部
２６が形成される。しかし、開口したエミッタ形成領域
Ａ２のエピタキシャル層６表面も５０〜１００ｎｍ程度
エッチングされて、外部ベース形成予定領域Ａ３である
表面近傍のＢ+の拡散領域も除去されているので、後工
程で形成される外部ベースと真性ベースとを接続するた
めに表面近傍にＢＦ2 +のイオン注入（注入条件：加速電
圧３０ＫｅＶ，ドーズ量６．０×１０13／ｃｍ2）６６
６を行う。
【００１８】次に図３７に示すように、ＣＶＤ法により
酸化膜（図示せず）を３００ｎｍの膜厚で形成した後、
熱処理（８５０℃、３０分）を行ない外部ベース２９を
形成する。写真製版処理（露光→現像）により形成した
レジストパターン（図示せず）をマスクとして、酸化膜
の異方性エッチングを行い、エミッタ開口部２６内に側
壁酸化膜２８を形成する。次に真性ベース３０を形成す
るために、写真製版処理（露光→現像）により形成した
レジストパターン（図示せず）をマスクとして、Ｂ+の
イオン注入（注入条件：加速電圧２５ＫｅＶ，ドーズ量
６．０×１０13／ｃｍ2）７７７を行なう。
酸化膜（図示せず）を３００ｎｍの膜厚で形成した後、
熱処理（８５０℃、３０分）を行ない外部ベース２９を
形成する。写真製版処理（露光→現像）により形成した
レジストパターン（図示せず）をマスクとして、酸化膜
の異方性エッチングを行い、エミッタ開口部２６内に側
壁酸化膜２８を形成する。次に真性ベース３０を形成す
るために、写真製版処理（露光→現像）により形成した
レジストパターン（図示せず）をマスクとして、Ｂ+の
イオン注入（注入条件：加速電圧２５ＫｅＶ，ドーズ量
６．０×１０13／ｃｍ2）７７７を行なう。
【００１９】次に図３８に示すように、エミッタ電極３
２となるポリシリコン膜（図示せず）を１００〜２００
ｎｍの膜厚で全面に形成した後、砒素（以下、Ａｓ+と
記す。）のイオン注入（注入条件：加速電圧５０Ｋｅ
Ｖ，ドーズ量１．５×１０16／ｃｍ2）（図示せず）
と、続いて熱処理（８５０℃、３０分）を行ない、ポリ
シリコン膜からＡｓ+を拡散してエミッタ３１を形成す
る。次に写真製版処理（露光→現像）により形成したレ
ジストパターン（図示せず）をマスクとしてポリシリコ
ン膜の異方性エッチングを行い、エミッタ電極３２を形
成する。
２となるポリシリコン膜（図示せず）を１００〜２００
ｎｍの膜厚で全面に形成した後、砒素（以下、Ａｓ+と
記す。）のイオン注入（注入条件：加速電圧５０Ｋｅ
Ｖ，ドーズ量１．５×１０16／ｃｍ2）（図示せず）
と、続いて熱処理（８５０℃、３０分）を行ない、ポリ
シリコン膜からＡｓ+を拡散してエミッタ３１を形成す
る。次に写真製版処理（露光→現像）により形成したレ
ジストパターン（図示せず）をマスクとしてポリシリコ
ン膜の異方性エッチングを行い、エミッタ電極３２を形
成する。
【００２０】次に図３９に示すように、層間絶縁膜３５
を形成後、エミッタ電極３２、ベース電極２７、コレク
タウォール２３の上方の層間絶縁膜３５にコンタクトホ
ール３６を開口し、金属配線（例えばＡｌ）３７を埋め
込む事によりバイポーラトランジスタが完成する。
を形成後、エミッタ電極３２、ベース電極２７、コレク
タウォール２３の上方の層間絶縁膜３５にコンタクトホ
ール３６を開口し、金属配線（例えばＡｌ）３７を埋め
込む事によりバイポーラトランジスタが完成する。
【００２１】このように従来のバイポーラトランジスタ
は、ベース電極２７を外部ベース２９全面とフィールド
酸化膜１９，２０上とに渡り形成しているので、ベース
電極２７の面積が大きくできると同時に外部ベース２９
のすべての部分が動作領域となるので、ベース電極２７
の抵抗が小さくなりまた駆動性能も向上する。またベー
ス電極２７に形成されたエミッタ開口部２６の内部に側
壁酸化膜２８を形成した後、エミッタ電極３２をベース
電極２７上にまで形成したので、エミッタ電極３２の面
積が大きくできる一方、エミッタ電極３２から不純物を
拡散してエミッタ３１を形成しているので、エミッタ３
１幅をパターニングの最小幅より側壁酸化膜２８の膜厚
分小さくできる等の効果がある。
は、ベース電極２７を外部ベース２９全面とフィールド
酸化膜１９，２０上とに渡り形成しているので、ベース
電極２７の面積が大きくできると同時に外部ベース２９
のすべての部分が動作領域となるので、ベース電極２７
の抵抗が小さくなりまた駆動性能も向上する。またベー
ス電極２７に形成されたエミッタ開口部２６の内部に側
壁酸化膜２８を形成した後、エミッタ電極３２をベース
電極２７上にまで形成したので、エミッタ電極３２の面
積が大きくできる一方、エミッタ電極３２から不純物を
拡散してエミッタ３１を形成しているので、エミッタ３
１幅をパターニングの最小幅より側壁酸化膜２８の膜厚
分小さくできる等の効果がある。
【００２２】
【発明が解決しようとする課題】しかしながら、従来の
バイポーラトランジスタはベース電極２７をフィールド
酸化膜２０上にまで形成し、かつ外部ベース２９とコレ
クタウォール２３とをフィールド酸化膜２０を用いて電
気的に分離していたため、バイポーラトランジスタの素
子面積がフィールド酸化膜２０の領域面積に大きく影響
を受け、その拡がりが素子の微細化の妨げになってい
た。またフィールド酸化膜２０の領域面積が大きくなる
と、埋め込み層７も大きくなり、埋め込み層７とＳｉ基
板１との間に形成されるコレクター基板間容量が増加す
る。さらにコレクタ抵抗も増加するので、バイポーラト
ランジスタの高速性能や駆動性能などの向上の妨げとな
っていた。
バイポーラトランジスタはベース電極２７をフィールド
酸化膜２０上にまで形成し、かつ外部ベース２９とコレ
クタウォール２３とをフィールド酸化膜２０を用いて電
気的に分離していたため、バイポーラトランジスタの素
子面積がフィールド酸化膜２０の領域面積に大きく影響
を受け、その拡がりが素子の微細化の妨げになってい
た。またフィールド酸化膜２０の領域面積が大きくなる
と、埋め込み層７も大きくなり、埋め込み層７とＳｉ基
板１との間に形成されるコレクター基板間容量が増加す
る。さらにコレクタ抵抗も増加するので、バイポーラト
ランジスタの高速性能や駆動性能などの向上の妨げとな
っていた。
【００２３】本発明は、上記のような問題点を解決する
ためになされたもので、素子面積が小さくかつ高速性能
や駆動性能が向上した半導体装置の構造及びその製造方
法を提供することを目的とする。
ためになされたもので、素子面積が小さくかつ高速性能
や駆動性能が向上した半導体装置の構造及びその製造方
法を提供することを目的とする。
【００２４】
【課題を解決するための手段】この発明の請求項１に係
わる半導体装置は、第１導電型半導体基板の主面上に形
成した第２導電型のコレクタ埋め込み層と、前記コレク
タ埋め込み層を含む表面に形成した第２導電型半導体層
と、前記第２導電型半導体層の周囲を取り囲んで素子形
成領域を区画する素子分離領域と、前記第２導電型半導
体層に形成した第１導電型のベース領域と、前記ベース
領域上部から前記素子分離領域に渡り形成され、前記ベ
ース領域と接続するベース引き出し電極と、前記ベース
引き出し電極上に形成した絶縁膜と、前記ベース引き出
し電極と前記絶縁膜とに形成したエミッタ開口部と、前
記エミッタ開口部内に形成した第１の側壁絶縁膜と、前
記エミッタ開口部底部のベース領域に形成した第２導電
型のエミッタ領域と、前記エミッタ開口部内と前記絶縁
膜上とに形成され、前記エミッタ領域と接続したエミッ
タ引き出し電極と、前記第２導電型半導体層に形成さ
れ、前記ベース領域及び前記ベース引き出し電極とに接
しかつ前記コレクタ埋め込み層に達するトレンチと、前
記トレンチ内に形成した第２の側壁絶縁膜と、前記トレ
ンチ内に充填され、前記コレクタ埋め込み層と接続する
コレクタ引き出し電極とで形成されている。
わる半導体装置は、第１導電型半導体基板の主面上に形
成した第２導電型のコレクタ埋め込み層と、前記コレク
タ埋め込み層を含む表面に形成した第２導電型半導体層
と、前記第２導電型半導体層の周囲を取り囲んで素子形
成領域を区画する素子分離領域と、前記第２導電型半導
体層に形成した第１導電型のベース領域と、前記ベース
領域上部から前記素子分離領域に渡り形成され、前記ベ
ース領域と接続するベース引き出し電極と、前記ベース
引き出し電極上に形成した絶縁膜と、前記ベース引き出
し電極と前記絶縁膜とに形成したエミッタ開口部と、前
記エミッタ開口部内に形成した第１の側壁絶縁膜と、前
記エミッタ開口部底部のベース領域に形成した第２導電
型のエミッタ領域と、前記エミッタ開口部内と前記絶縁
膜上とに形成され、前記エミッタ領域と接続したエミッ
タ引き出し電極と、前記第２導電型半導体層に形成さ
れ、前記ベース領域及び前記ベース引き出し電極とに接
しかつ前記コレクタ埋め込み層に達するトレンチと、前
記トレンチ内に形成した第２の側壁絶縁膜と、前記トレ
ンチ内に充填され、前記コレクタ埋め込み層と接続する
コレクタ引き出し電極とで形成されている。
【００２５】この発明の請求項２に係わる半導体装置
は、請求項１において、コレクタ引き出し電極が、トレ
ンチ内に充填されコレクタ埋め込み層と接続する第１の
導体膜と、前記第１の導体膜の表面から素子分離領域に
渡り形成した第２の導体膜とで構成されている。
は、請求項１において、コレクタ引き出し電極が、トレ
ンチ内に充填されコレクタ埋め込み層と接続する第１の
導体膜と、前記第１の導体膜の表面から素子分離領域に
渡り形成した第２の導体膜とで構成されている。
【００２６】この発明の請求項３に係わる半導体装置
は、請求項２において、エミッタ引き出し電極と第２の
導体膜との表面に形成した金属シリサイド膜を含んでい
る。
は、請求項２において、エミッタ引き出し電極と第２の
導体膜との表面に形成した金属シリサイド膜を含んでい
る。
【００２７】この発明の請求項４に係わる半導体装置
は、請求項１において、コレクタ引き出し電極が、トレ
ンチ内から素子分離領域に渡り形成されコレクタ埋め込
み層と接続する第３の導体膜で構成されている。
は、請求項１において、コレクタ引き出し電極が、トレ
ンチ内から素子分離領域に渡り形成されコレクタ埋め込
み層と接続する第３の導体膜で構成されている。
【００２８】この発明の請求項５に係わる半導体装置
は、請求項４において、エミッタ引き出し電極と第３の
導体膜との表面に形成した金属シリサイド膜を含んでい
る。
は、請求項４において、エミッタ引き出し電極と第３の
導体膜との表面に形成した金属シリサイド膜を含んでい
る。
【００２９】この発明の請求項６に係わる半導体装置
は、請求項３または請求項５において、ベース引き出し
電極の表面に形成した金属シリサイド膜を含んでいる。
は、請求項３または請求項５において、ベース引き出し
電極の表面に形成した金属シリサイド膜を含んでいる。
【００３０】この発明の請求項７に係わる半導体装置の
製造方法は、第１導電型半導体基板の一主面上に第２導
電型のコレクタ埋め込み層と、前記コレクタ埋め込み層
を含む表面に第２導電型半導体層と、前記第２導電型半
導体層の周囲を取り囲んだ素子分離領域とにより素子分
離された素子形成領域とを有する半導体装置の製造方法
において、前記素子形成領域から前記素子分離領域に渡
り第１の導体層を形成する工程と、前記第１の導体層上
全面に絶縁膜を形成する工程と、前記第１の導体層と前
記絶縁膜と前記第２導電型半導体層とのエッチングを行
い、前記第１の導体層をパターニングしてベース引き出
し電極を形成すると同時に前記第２導電型半導体層に前
記コレクタ埋め込み層まで達するトレンチを形成する工
程と、前記トレンチ内に第２の側壁絶縁膜を形成する工
程と、前記トレンチに第２の導体層を充填して第１の導
体膜を形成する工程と、前記絶縁膜と前記ベース引き出
し電極とにエミッタ開口部を形成する工程と、前記ベー
ス引き出し電極から前記第２導電型半導体層へ不純物を
拡散して外部ベース領域を形成する工程と、前記エミッ
タ開口部内に第１の側壁絶縁膜を形成する工程と、前記
エミッタ開口部底部に露出した前記外部ベース領域に不
純物をイオン注入して真性ベース領域を形成する工程
と、前記エミッタ開口部内と前記トレンチに充填された
前記第１の導体膜の表面とを含む全面に第３の導体層を
形成する工程と、前記第３の導体層をパターニングして
エミッタ引き出し電極と、前記第１の導体膜とでコレク
タ引き出し電極を構成する第２の導体膜とを形成する工
程と、前記エミッタ引き出し電極から前記真性ベース領
域に不純物を拡散してエミッタ領域を形成する工程とを
含んでいる。
製造方法は、第１導電型半導体基板の一主面上に第２導
電型のコレクタ埋め込み層と、前記コレクタ埋め込み層
を含む表面に第２導電型半導体層と、前記第２導電型半
導体層の周囲を取り囲んだ素子分離領域とにより素子分
離された素子形成領域とを有する半導体装置の製造方法
において、前記素子形成領域から前記素子分離領域に渡
り第１の導体層を形成する工程と、前記第１の導体層上
全面に絶縁膜を形成する工程と、前記第１の導体層と前
記絶縁膜と前記第２導電型半導体層とのエッチングを行
い、前記第１の導体層をパターニングしてベース引き出
し電極を形成すると同時に前記第２導電型半導体層に前
記コレクタ埋め込み層まで達するトレンチを形成する工
程と、前記トレンチ内に第２の側壁絶縁膜を形成する工
程と、前記トレンチに第２の導体層を充填して第１の導
体膜を形成する工程と、前記絶縁膜と前記ベース引き出
し電極とにエミッタ開口部を形成する工程と、前記ベー
ス引き出し電極から前記第２導電型半導体層へ不純物を
拡散して外部ベース領域を形成する工程と、前記エミッ
タ開口部内に第１の側壁絶縁膜を形成する工程と、前記
エミッタ開口部底部に露出した前記外部ベース領域に不
純物をイオン注入して真性ベース領域を形成する工程
と、前記エミッタ開口部内と前記トレンチに充填された
前記第１の導体膜の表面とを含む全面に第３の導体層を
形成する工程と、前記第３の導体層をパターニングして
エミッタ引き出し電極と、前記第１の導体膜とでコレク
タ引き出し電極を構成する第２の導体膜とを形成する工
程と、前記エミッタ引き出し電極から前記真性ベース領
域に不純物を拡散してエミッタ領域を形成する工程とを
含んでいる。
【００３１】この発明の請求項８に係わる半導体装置の
製造方法は、請求項７において、エミッタ引き出し電極
と第２の導体膜とのパターニング後、全面に高融点金属
膜を形成した後熱処理を行い前記エミッタ引き出し電極
と前記第２の導体膜との表面に金属シリサイド膜を形成
する工程を含んでいる。
製造方法は、請求項７において、エミッタ引き出し電極
と第２の導体膜とのパターニング後、全面に高融点金属
膜を形成した後熱処理を行い前記エミッタ引き出し電極
と前記第２の導体膜との表面に金属シリサイド膜を形成
する工程を含んでいる。
【００３２】この発明の請求項９に係わる半導体装置の
製造方法は、請求項７において、エミッタ引き出し電極
と第２の導体膜とのパターニング後、ベース引き出し電
極上の絶縁膜を除去する工程と、全面に高融点金属膜を
形成した後熱処理を行い前記ベース引き出し電極と前記
エミッタ引き出し電極と前記第２の導体膜との表面に金
属シリサイド膜を形成する工程とを含んでいる。
製造方法は、請求項７において、エミッタ引き出し電極
と第２の導体膜とのパターニング後、ベース引き出し電
極上の絶縁膜を除去する工程と、全面に高融点金属膜を
形成した後熱処理を行い前記ベース引き出し電極と前記
エミッタ引き出し電極と前記第２の導体膜との表面に金
属シリサイド膜を形成する工程とを含んでいる。
【００３３】この発明の請求項１０に係わる半導体装置
の製造方法は、第１導電型半導体基板の一主面上に第２
導電型のコレクタ埋め込み層と、前記コレクタ埋め込み
層を含む表面に第２導電型半導体層と、前記第２導電型
半導体層の周囲を取り囲んだ素子分離領域とにより素子
分離された素子形成領域を有する半導体装置の製造方法
において、前記素子形成領域から前記素子分離領域に渡
り第１の導体層を形成する工程と、前記第１の導体層上
全面に絶縁膜を形成する工程と、前記第１の導体層と前
記絶縁膜と前記第２導電型半導体層とのエッチングを行
い、前記第１の導体層をパターニングしてベース引き出
し電極を形成すると同時に前記第２導電型半導体層に前
記コレクタ埋め込み層まで達するトレンチを形成する工
程と、前記絶縁膜と前記ベース引き出し電極とにエミッ
タ開口部を形成する工程と、前記ベース引き出し電極か
ら前記第２導電型半導体層へ不純物を拡散して外部ベー
ス領域を形成する工程と、前記トレンチ内に第２の側壁
絶縁膜を形成すると同時に前記エミッタ開口部内に第１
の側壁絶縁膜を形成する工程と、前記エミッタ開口部底
部に露出した前記外部ベース領域に不純物をイオン注入
して真性ベース領域を形成する工程と、前記エミッタ開
口部内と前記トレンチ内とを含む全面に第４の導体層を
形成する工程と、前記第４の導体層をパターニングして
エミッタ引き出し電極とコレクタ引き出し電極とを形成
する工程と、前記エミッタ引き出し電極からベース領域
に不純物を拡散してエミッタ領域を形成する工程とを含
んでいる。
の製造方法は、第１導電型半導体基板の一主面上に第２
導電型のコレクタ埋め込み層と、前記コレクタ埋め込み
層を含む表面に第２導電型半導体層と、前記第２導電型
半導体層の周囲を取り囲んだ素子分離領域とにより素子
分離された素子形成領域を有する半導体装置の製造方法
において、前記素子形成領域から前記素子分離領域に渡
り第１の導体層を形成する工程と、前記第１の導体層上
全面に絶縁膜を形成する工程と、前記第１の導体層と前
記絶縁膜と前記第２導電型半導体層とのエッチングを行
い、前記第１の導体層をパターニングしてベース引き出
し電極を形成すると同時に前記第２導電型半導体層に前
記コレクタ埋め込み層まで達するトレンチを形成する工
程と、前記絶縁膜と前記ベース引き出し電極とにエミッ
タ開口部を形成する工程と、前記ベース引き出し電極か
ら前記第２導電型半導体層へ不純物を拡散して外部ベー
ス領域を形成する工程と、前記トレンチ内に第２の側壁
絶縁膜を形成すると同時に前記エミッタ開口部内に第１
の側壁絶縁膜を形成する工程と、前記エミッタ開口部底
部に露出した前記外部ベース領域に不純物をイオン注入
して真性ベース領域を形成する工程と、前記エミッタ開
口部内と前記トレンチ内とを含む全面に第４の導体層を
形成する工程と、前記第４の導体層をパターニングして
エミッタ引き出し電極とコレクタ引き出し電極とを形成
する工程と、前記エミッタ引き出し電極からベース領域
に不純物を拡散してエミッタ領域を形成する工程とを含
んでいる。
【００３４】この発明の請求項１１に係わる半導体装置
の製造方法は、請求項１０において、エミッタ引き出し
電極とコレクタ引き出し電極とのパターニング後、全面
に高融点金属膜を形成した後熱処理を行いエミッタ引き
出し電極とコレクタ引き出し電極との表面に金属シリサ
イド膜を形成する工程を含んでいる。
の製造方法は、請求項１０において、エミッタ引き出し
電極とコレクタ引き出し電極とのパターニング後、全面
に高融点金属膜を形成した後熱処理を行いエミッタ引き
出し電極とコレクタ引き出し電極との表面に金属シリサ
イド膜を形成する工程を含んでいる。
【００３５】この発明の請求項１２に係わる半導体装置
の製造方法は、請求項１０において、エミッタ引き出し
電極とコレクタ引き出し電極とのパターニング後、ベー
ス引き出し電極上の絶縁膜を除去する工程と、全面に高
融点金属膜を形成した後熱処理を行い前記ベース引き出
し電極と前記エミッタ引き出し電極と前記コレクタ引き
出し電極との表面に金属シリサイド膜を形成する工程と
を含んでいる。
の製造方法は、請求項１０において、エミッタ引き出し
電極とコレクタ引き出し電極とのパターニング後、ベー
ス引き出し電極上の絶縁膜を除去する工程と、全面に高
融点金属膜を形成した後熱処理を行い前記ベース引き出
し電極と前記エミッタ引き出し電極と前記コレクタ引き
出し電極との表面に金属シリサイド膜を形成する工程と
を含んでいる。
【００３６】この発明の請求項１３に係わる半導体装置
の製造方法は、請求項１０ないし請求項１２のいずれか
において、第４の導体層が不純物をドープしたポリシリ
コン膜である。
の製造方法は、請求項１０ないし請求項１２のいずれか
において、第４の導体層が不純物をドープしたポリシリ
コン膜である。
【００３７】この発明の請求項１４に係わる半導体装置
の製造方法は、請求項１０ないし請求項１２のいずれか
において、第４の導体層がノンドープの膜を形成した後
イオン注入により不純物をドープしたポリシリコン膜で
ある。
の製造方法は、請求項１０ないし請求項１２のいずれか
において、第４の導体層がノンドープの膜を形成した後
イオン注入により不純物をドープしたポリシリコン膜で
ある。
【００３８】この発明の請求項１５に係わる半導体装置
の製造方法は、請求項１４において、イオン注入が、上
部からのイオン注入と斜めからの回転イオン注入とであ
る。
の製造方法は、請求項１４において、イオン注入が、上
部からのイオン注入と斜めからの回転イオン注入とであ
る。
【００３９】
【作用】この発明の請求項１に係わる半導体装置におい
ては、コレクタ引き出し電極とベース領域及びベース引
き出し電極との電気的な分離はトレンチ内に形成された
側壁絶縁膜により行うので、コレクタ引き出し電極とコ
レクタウォールとの電気的な分離のためのフィールド酸
化膜を形成しない。したがって、素子面積が小さくな
り、半導体装置の微細化や高集積化が可能になる。また
埋め込み層も縮小されるので、コレクタ基板容量が減少
しかつコレクタ抵抗も減少する。したがって、半導体装
置の高速性能や駆動性能を向上できる。
ては、コレクタ引き出し電極とベース領域及びベース引
き出し電極との電気的な分離はトレンチ内に形成された
側壁絶縁膜により行うので、コレクタ引き出し電極とコ
レクタウォールとの電気的な分離のためのフィールド酸
化膜を形成しない。したがって、素子面積が小さくな
り、半導体装置の微細化や高集積化が可能になる。また
埋め込み層も縮小されるので、コレクタ基板容量が減少
しかつコレクタ抵抗も減少する。したがって、半導体装
置の高速性能や駆動性能を向上できる。
【００４０】この発明の請求項２に係わる半導体装置に
おいては、請求項１においてコレクタ引き出し電極をト
レンチ内に充填した第１の導体膜と、第１の導体膜から
フィールド酸化膜に渡り形成した第２の導体膜とで構成
したので、各々の導体膜で不純物を変えることができ、
各々の導体膜に適した不純物を選択できる。また各々の
導体膜に適した膜厚で形成できる。
おいては、請求項１においてコレクタ引き出し電極をト
レンチ内に充填した第１の導体膜と、第１の導体膜から
フィールド酸化膜に渡り形成した第２の導体膜とで構成
したので、各々の導体膜で不純物を変えることができ、
各々の導体膜に適した不純物を選択できる。また各々の
導体膜に適した膜厚で形成できる。
【００４１】この発明の請求項３に係わる半導体装置に
おいては、請求項２においてエミッタ引き出し電極と第
２の導体膜との表面に金属シリサイド膜が形成されてい
るので、エミッタ引き出し電極とコレクタ引き出し電極
との抵抗が小さくなり、寄生抵抗が低減できる。
おいては、請求項２においてエミッタ引き出し電極と第
２の導体膜との表面に金属シリサイド膜が形成されてい
るので、エミッタ引き出し電極とコレクタ引き出し電極
との抵抗が小さくなり、寄生抵抗が低減できる。
【００４２】この発明の請求項４に係わる半導体装置に
おいては、請求項１においてコレクタ引き出し電極をト
レンチ内からフィールド酸化膜上に渡る第の３導体膜で
構成したので、工程が少なくできる。
おいては、請求項１においてコレクタ引き出し電極をト
レンチ内からフィールド酸化膜上に渡る第の３導体膜で
構成したので、工程が少なくできる。
【００４３】この発明の請求項５に係わる半導体装置に
おいては、請求項４においてエミッタ引き出し電極と第
３の導体膜との表面に金属シリサイド膜が形成されてい
るので、エミッタ引き出し電極とコレクタ引き出し電極
との抵抗が小さくなり、寄生抵抗が低減できる。
おいては、請求項４においてエミッタ引き出し電極と第
３の導体膜との表面に金属シリサイド膜が形成されてい
るので、エミッタ引き出し電極とコレクタ引き出し電極
との抵抗が小さくなり、寄生抵抗が低減できる。
【００４４】この発明の請求項６に係わる半導体装置に
おいては、請求項３または請求項５においてベース引き
出し電極のポリシリコン膜の表面に金属シリサイド膜が
形成されているので、ベース引き出し電極の抵抗が小さ
くなり、寄生抵抗が低減できる。
おいては、請求項３または請求項５においてベース引き
出し電極のポリシリコン膜の表面に金属シリサイド膜が
形成されているので、ベース引き出し電極の抵抗が小さ
くなり、寄生抵抗が低減できる。
【００４５】この発明の請求項７に係わる半導体装置の
製造方法においては、第１の導体層をパターニングして
ベース引き出し電極を形成すると同時にトレンチを形成
でき、また第３の導体層をパターニングする事によりエ
ミッタ引き出し電極と第２の導体膜とを同時に形成でき
る。
製造方法においては、第１の導体層をパターニングして
ベース引き出し電極を形成すると同時にトレンチを形成
でき、また第３の導体層をパターニングする事によりエ
ミッタ引き出し電極と第２の導体膜とを同時に形成でき
る。
【００４６】この発明の請求項８に係わる半導体装置の
製造方法においては、請求項７においてエミッタ引き出
し電極と第２の導体膜との表面に金属シリサイド膜を同
時に形成できる。
製造方法においては、請求項７においてエミッタ引き出
し電極と第２の導体膜との表面に金属シリサイド膜を同
時に形成できる。
【００４７】この発明の請求項９に係わる半導体装置の
製造方法においては、請求項７においてベース引き出し
電極とエミッタ引き出し電極と第２の導体膜との表面に
金属シリサイド膜を同時に形成できる。
製造方法においては、請求項７においてベース引き出し
電極とエミッタ引き出し電極と第２の導体膜との表面に
金属シリサイド膜を同時に形成できる。
【００４８】この発明の請求項１０に係わる半導体装置
の製造方法においては、第１の導体層をパターニングし
てベース引き出し電極を形成すると同時にトレンチを形
成する事と、第１の側壁絶縁膜と第２の側壁絶縁膜とを
同時に形成する事と、第４の導体層をパターニングして
エミッタ引き出し電極とコレクタ引き出し電極とを同時
に形成する事とができる。
の製造方法においては、第１の導体層をパターニングし
てベース引き出し電極を形成すると同時にトレンチを形
成する事と、第１の側壁絶縁膜と第２の側壁絶縁膜とを
同時に形成する事と、第４の導体層をパターニングして
エミッタ引き出し電極とコレクタ引き出し電極とを同時
に形成する事とができる。
【００４９】この発明の請求項１１に係わる半導体装置
の製造方法においては、請求項１０においてエミッタ引
き出し電極とコレクタ引き出し電極との表面に金属シリ
サイド膜を同時に形成できる。
の製造方法においては、請求項１０においてエミッタ引
き出し電極とコレクタ引き出し電極との表面に金属シリ
サイド膜を同時に形成できる。
【００５０】この発明の請求項１２に係わる半導体装置
の製造方法においては、請求項１０においてベース引き
出し電極とエミッタ引き出し電極とコレクタ引き出し電
極との表面に金属シリサイド膜を同時に形成できる。
の製造方法においては、請求項１０においてベース引き
出し電極とエミッタ引き出し電極とコレクタ引き出し電
極との表面に金属シリサイド膜を同時に形成できる。
【００５１】この発明の請求項１３に係わる半導体装置
の製造方法においては、請求項１０ないし請求項１２の
いずれかにおいて、第４の導体層の形成時にドープがで
きる。
の製造方法においては、請求項１０ないし請求項１２の
いずれかにおいて、第４の導体層の形成時にドープがで
きる。
【００５２】この発明の請求項１４に係わる半導体装置
の製造方法においては、請求項１０ないし請求項１２の
いずれかにおいて、ドープできる不純物の選択の幅が広
くなる。
の製造方法においては、請求項１０ないし請求項１２の
いずれかにおいて、ドープできる不純物の選択の幅が広
くなる。
【００５３】この発明の請求項１５に係わる半導体装置
の製造方法においては、請求項１４においてトレンチ内
に形成された第４の導体層にも十分不純物がドープでき
る。
の製造方法においては、請求項１４においてトレンチ内
に形成された第４の導体層にも十分不純物がドープでき
る。
【００５４】
実施例１．以下、本発明の実施例１について、図面を参
照して説明する。図７は、実施例１に係わるバイポーラ
トランジスタの断面構造図を示す。図において、従来例
と同一符号は同一部分を示し、３８はエピタキシャル層
６内に形成した埋め込み層７に達するトレンチ、３９は
トレンチ３８内に形成した第２の側壁絶縁膜である側壁
酸化膜、４０はトレンチ３８内部に埋め込まれた第１の
導体膜であるリンがドープされたポリシリコン膜、４３
はエミッタ電極であるポリシリコン膜、４４はトレンチ
３８内部のポリシリコン膜４０からフィールド酸化膜１
９上まで延ばされた第２の導体膜であるポリシリコン膜
で、ポリシリコン膜４０と４４とでコレクタ電極が構成
されている。ｔ２はトレンチ３８側エミッタ形成領域Ａ
２端からトレンチ３８内部に形成したポリシリコン膜４
０までの距離を示す。
照して説明する。図７は、実施例１に係わるバイポーラ
トランジスタの断面構造図を示す。図において、従来例
と同一符号は同一部分を示し、３８はエピタキシャル層
６内に形成した埋め込み層７に達するトレンチ、３９は
トレンチ３８内に形成した第２の側壁絶縁膜である側壁
酸化膜、４０はトレンチ３８内部に埋め込まれた第１の
導体膜であるリンがドープされたポリシリコン膜、４３
はエミッタ電極であるポリシリコン膜、４４はトレンチ
３８内部のポリシリコン膜４０からフィールド酸化膜１
９上まで延ばされた第２の導体膜であるポリシリコン膜
で、ポリシリコン膜４０と４４とでコレクタ電極が構成
されている。ｔ２はトレンチ３８側エミッタ形成領域Ａ
２端からトレンチ３８内部に形成したポリシリコン膜４
０までの距離を示す。
【００５５】以上のように、コレクタ電極４０，４４と
外部ベース２９及びベース電極２７との電気的な分離は
トレンチ３８内に形成された側壁酸化膜３９により行う
ので、分離に必要な距離はその酸化膜厚（例えば、０．
３μｍ）により決定される。その結果、従来の外部ベー
ス２９とコレクタウォール２３とのフィールド酸化膜２
０による電気的分離では、コレクタウォール２３側エミ
ッタ形成領域Ａ２端からコレクタウォール２３までの距
離ｔ１＝２．３μｍは必要とされるが、本発明のバイポ
ーラトランジスタではトレンチ側エミッタ形成領域Ａ２
端からトレンチ３８内部に形成したポリシリコン膜４０
までの距離ｔ２＝１．３μｍと、およそ１μｍの距離の
縮小効果が期待でき半導体装置の微細化や高集積化が可
能になる。また埋め込み層７も縮小されるので、コレク
タ基板容量が減少しかつコレクタ抵抗も減少する。した
がって、半導体装置の高速性能や駆動性能を向上でき
る。
外部ベース２９及びベース電極２７との電気的な分離は
トレンチ３８内に形成された側壁酸化膜３９により行う
ので、分離に必要な距離はその酸化膜厚（例えば、０．
３μｍ）により決定される。その結果、従来の外部ベー
ス２９とコレクタウォール２３とのフィールド酸化膜２
０による電気的分離では、コレクタウォール２３側エミ
ッタ形成領域Ａ２端からコレクタウォール２３までの距
離ｔ１＝２．３μｍは必要とされるが、本発明のバイポ
ーラトランジスタではトレンチ側エミッタ形成領域Ａ２
端からトレンチ３８内部に形成したポリシリコン膜４０
までの距離ｔ２＝１．３μｍと、およそ１μｍの距離の
縮小効果が期待でき半導体装置の微細化や高集積化が可
能になる。また埋め込み層７も縮小されるので、コレク
タ基板容量が減少しかつコレクタ抵抗も減少する。した
がって、半導体装置の高速性能や駆動性能を向上でき
る。
【００５６】次に製造方法を説明する。図１〜７は、製
造方法を工程を追って順次示したバイポーラトランジス
タの断面構造図である。従来例と同様にして、バイポー
ラトランジスタ形成予定領域Ａ１と、フィールド酸化膜
１９とＰ+型チャネルカット領域２１とＰ型下面分離領
域２２とからなる分離領域とを形成する（図２６〜図３
２参照）。ただし、外部ベース２９とコレクタウォール
２３との電気的分離に用いるフィールド酸化膜２０は形
成しない。
造方法を工程を追って順次示したバイポーラトランジス
タの断面構造図である。従来例と同様にして、バイポー
ラトランジスタ形成予定領域Ａ１と、フィールド酸化膜
１９とＰ+型チャネルカット領域２１とＰ型下面分離領
域２２とからなる分離領域とを形成する（図２６〜図３
２参照）。ただし、外部ベース２９とコレクタウォール
２３との電気的分離に用いるフィールド酸化膜２０は形
成しない。
【００５７】次に図１に示すように、第１の導体膜であ
るポリシリコン膜２４を２００ｎｍの膜厚で全面に形成
し、ＢＦ2 +のイオン注入（注入条件：加速電圧４０Ｋｅ
Ｖ，ドーズ量４．０×１０15／ｃｍ2）５５５を行い、
次にＣＶＤ法により酸化膜２５を３００ｎｍの膜厚で形
成した後、熱処理（８５０℃、３０分）を行ないポリシ
リコン膜２４よりバイポーラトランジスタ形成予定領域
Ａ１へＢ+を拡散させる。
るポリシリコン膜２４を２００ｎｍの膜厚で全面に形成
し、ＢＦ2 +のイオン注入（注入条件：加速電圧４０Ｋｅ
Ｖ，ドーズ量４．０×１０15／ｃｍ2）５５５を行い、
次にＣＶＤ法により酸化膜２５を３００ｎｍの膜厚で形
成した後、熱処理（８５０℃、３０分）を行ないポリシ
リコン膜２４よりバイポーラトランジスタ形成予定領域
Ａ１へＢ+を拡散させる。
【００５８】次に図２に示すように、写真製版処理（露
光→現像）により形成したレジストパターン（図示せ
ず）をマスクとして、酸化膜２５の異方性エッチングを
行った後、レジストパターンを除去する。次に酸化膜２
５とフィールド酸化膜１９とをマスクとしてポリシリコ
ン膜２４とエピタキシャル層６との異方性エッチングを
行う。このエッチングによりベース電極２７がパターニ
ングされると同時に、エピタキシャル層６に埋め込み層
７まで達するトレンチ３８が形成される。
光→現像）により形成したレジストパターン（図示せ
ず）をマスクとして、酸化膜２５の異方性エッチングを
行った後、レジストパターンを除去する。次に酸化膜２
５とフィールド酸化膜１９とをマスクとしてポリシリコ
ン膜２４とエピタキシャル層６との異方性エッチングを
行う。このエッチングによりベース電極２７がパターニ
ングされると同時に、エピタキシャル層６に埋め込み層
７まで達するトレンチ３８が形成される。
【００５９】次に図３に示すように、ＣＶＤ法により酸
化膜（図示せず）を３００ｎｍの膜厚で全面に形成した
後、熱処理（８５０℃、３０分）を行なう。次にこの酸
化膜の異方性エッチングを行い、パターニングされたベ
ース電極２７と酸化膜２５との側壁と、トレンチ３８の
内壁とに側壁酸化膜３９を残存させる。
化膜（図示せず）を３００ｎｍの膜厚で全面に形成した
後、熱処理（８５０℃、３０分）を行なう。次にこの酸
化膜の異方性エッチングを行い、パターニングされたベ
ース電極２７と酸化膜２５との側壁と、トレンチ３８の
内壁とに側壁酸化膜３９を残存させる。
【００６０】次に図４に示すように、第２の導体層であ
るリンをドープしたポリシリコン膜（図示せず）を全面
に形成する。このとき、ポリシリコン膜はトレンチ３８
内が十分に埋め込まれるような膜厚にする。次にこのポ
リシリコン膜のエッチバックを行い、トレンチ３８内に
ポリシリコン膜４０を充填する。
るリンをドープしたポリシリコン膜（図示せず）を全面
に形成する。このとき、ポリシリコン膜はトレンチ３８
内が十分に埋め込まれるような膜厚にする。次にこのポ
リシリコン膜のエッチバックを行い、トレンチ３８内に
ポリシリコン膜４０を充填する。
【００６１】次に図５に示すように、写真製版処理（露
光→現像）により形成したレジストパターン（図示せ
ず）をマスクとして、酸化膜２５の異方性エッチングを
行った後、レジストパターンを除去する。次に酸化膜２
５をマスクとしてベース電極２７の異方性エッチングを
行う。以上の工程により、エミッタ形成領域Ａ２上にエ
ミッタ開口部２６が形成される。しかし、開口したエミ
ッタ形成領域Ａ２のエピタキシャル層６表面も５０〜１
００ｎｍ程度エッチングされて、表面近傍のＢ+の拡散
領域も除去されているので、後工程で形成される外部ベ
ースと真性ベースとを接続するために表面近傍にＢＦ2 +
のイオン注入（注入条件：加速電圧２８ＫｅＶ，ドーズ
量６．０×１０13／ｃｍ2）（図示せず）を行う。この
とき、トレンチ３８内のポリシリコン膜４０中にもＢ+
が注入されるがポリシリコン膜４０のＮ型濃度が高いの
で問題にならない。また、レジストマスクを用いてエミ
ッタ形成領域Ａ２のみにＢＦ2 +を注入してもよい。次に
ＣＶＤ法により酸化膜（図示せず）を２８０ｎｍの膜厚
で形成した後、熱処理（８５０℃、３０分）を行ない外
部ベース２９を形成する。酸化膜の異方性エッチングを
行い、エミッタ開口部２６内に側壁酸化膜４２を形成す
る。次にＢ+のイオン注入（注入条件：加速電圧２５Ｋ
ｅＶ，ドーズ量６．０×１０13／ｃｍ2）７７７を行な
い、真性ベース３０を形成する。このとき、トレンチ３
８内のポリシリコン膜４０中にもＢ+が注入されるがポ
リシリコン膜４０のＮ型濃度が高いので問題にならな
い。また、レジストマスクを用いてエミッタ形成領域Ａ
２のみにＢＦ2 +を注入してもよい。
光→現像）により形成したレジストパターン（図示せ
ず）をマスクとして、酸化膜２５の異方性エッチングを
行った後、レジストパターンを除去する。次に酸化膜２
５をマスクとしてベース電極２７の異方性エッチングを
行う。以上の工程により、エミッタ形成領域Ａ２上にエ
ミッタ開口部２６が形成される。しかし、開口したエミ
ッタ形成領域Ａ２のエピタキシャル層６表面も５０〜１
００ｎｍ程度エッチングされて、表面近傍のＢ+の拡散
領域も除去されているので、後工程で形成される外部ベ
ースと真性ベースとを接続するために表面近傍にＢＦ2 +
のイオン注入（注入条件：加速電圧２８ＫｅＶ，ドーズ
量６．０×１０13／ｃｍ2）（図示せず）を行う。この
とき、トレンチ３８内のポリシリコン膜４０中にもＢ+
が注入されるがポリシリコン膜４０のＮ型濃度が高いの
で問題にならない。また、レジストマスクを用いてエミ
ッタ形成領域Ａ２のみにＢＦ2 +を注入してもよい。次に
ＣＶＤ法により酸化膜（図示せず）を２８０ｎｍの膜厚
で形成した後、熱処理（８５０℃、３０分）を行ない外
部ベース２９を形成する。酸化膜の異方性エッチングを
行い、エミッタ開口部２６内に側壁酸化膜４２を形成す
る。次にＢ+のイオン注入（注入条件：加速電圧２５Ｋ
ｅＶ，ドーズ量６．０×１０13／ｃｍ2）７７７を行な
い、真性ベース３０を形成する。このとき、トレンチ３
８内のポリシリコン膜４０中にもＢ+が注入されるがポ
リシリコン膜４０のＮ型濃度が高いので問題にならな
い。また、レジストマスクを用いてエミッタ形成領域Ａ
２のみにＢＦ2 +を注入してもよい。
【００６２】次に図６に示すように、第３の導体層であ
るポリシリコン膜（図示せず）を１００〜２００ｎｍの
膜厚で全面に形成した後、Ａｓ+のイオン注入（注入条
件：加速電圧５０ＫｅＶ，ドーズ量１．５×１０16／ｃ
ｍ2）８８８と、続いて熱処理（８５０℃、３０分）を
行ない、ポリシリコン膜からＡｓ+を拡散してエミッタ
３１を形成する。次に写真製版処理（露光→現像）によ
り形成したレジストパターン（図示せず）をマスクとし
てポリシリコン膜の異方性エッチングを行い、エミッタ
電極４３とポリシリコン膜４４を形成する。ポリシリコ
ン膜４０と４４とでコレクタ電極が構成されている。こ
のときエミッタ電極４３とトレンチ３８までの距離が短
い場合には、写真製版処理における誤差や精度を考慮し
て、ポリシリコン膜４４は必ずしもポリシリコン膜４０
表面全体を覆うようにパターニングする必要はない。
るポリシリコン膜（図示せず）を１００〜２００ｎｍの
膜厚で全面に形成した後、Ａｓ+のイオン注入（注入条
件：加速電圧５０ＫｅＶ，ドーズ量１．５×１０16／ｃ
ｍ2）８８８と、続いて熱処理（８５０℃、３０分）を
行ない、ポリシリコン膜からＡｓ+を拡散してエミッタ
３１を形成する。次に写真製版処理（露光→現像）によ
り形成したレジストパターン（図示せず）をマスクとし
てポリシリコン膜の異方性エッチングを行い、エミッタ
電極４３とポリシリコン膜４４を形成する。ポリシリコ
ン膜４０と４４とでコレクタ電極が構成されている。こ
のときエミッタ電極４３とトレンチ３８までの距離が短
い場合には、写真製版処理における誤差や精度を考慮し
て、ポリシリコン膜４４は必ずしもポリシリコン膜４０
表面全体を覆うようにパターニングする必要はない。
【００６３】次に図７に示すように、層間絶縁膜３５を
形成後、エミッタ電極４３、ベース電極２７、コレクタ
電極４４の上方の層間絶縁膜３５にコンタクトホール３
６を開口し、金属配線（例えばＡｌ）３７を埋め込む事
によりバイポーラトランジスタが完成する。
形成後、エミッタ電極４３、ベース電極２７、コレクタ
電極４４の上方の層間絶縁膜３５にコンタクトホール３
６を開口し、金属配線（例えばＡｌ）３７を埋め込む事
によりバイポーラトランジスタが完成する。
【００６４】実施例１に係わるバイポーラトランジスタ
は以上のように、ベース電極２７のパターニングと同時
にエピタキシャル層６内にトレンチ３８を形成し、次に
トレンチ３８内部に側壁酸化膜３９を形成して外部ベー
ス２９およびベース電極２７とコレクタ電極４０，４４
とを電気的に分離し、またトレンチ３８内部に埋め込ん
だポリシリコン膜４０と、ポリシリコン膜４０の表面か
らフィールド酸化膜１９に渡りエミッタ電極４３と同時
に形成したポリシリコン膜４４とでコレクタ電極を構成
したので、ポリシリコン膜４０と４４とでドープする不
純物を変えることができる。すなわちポリシリコン膜４
０には成膜時にドープできるリンを、ポリシリコン膜４
４には浅い接合が形成できるＡｓ+を用いることができ
る。またトレンチ３８を埋め込むためにポリシリコン膜
４０は厚く、一方Ａｓ+を十分に拡させて抵抗を下げる
ためにポリシリコン膜４４の膜厚は薄くする事ができ
る。従って、数少ない工程の増加で半導体装置の微細化
や高集積化が可能になり、また高速性能や駆動性能も向
上できる。
は以上のように、ベース電極２７のパターニングと同時
にエピタキシャル層６内にトレンチ３８を形成し、次に
トレンチ３８内部に側壁酸化膜３９を形成して外部ベー
ス２９およびベース電極２７とコレクタ電極４０，４４
とを電気的に分離し、またトレンチ３８内部に埋め込ん
だポリシリコン膜４０と、ポリシリコン膜４０の表面か
らフィールド酸化膜１９に渡りエミッタ電極４３と同時
に形成したポリシリコン膜４４とでコレクタ電極を構成
したので、ポリシリコン膜４０と４４とでドープする不
純物を変えることができる。すなわちポリシリコン膜４
０には成膜時にドープできるリンを、ポリシリコン膜４
４には浅い接合が形成できるＡｓ+を用いることができ
る。またトレンチ３８を埋め込むためにポリシリコン膜
４０は厚く、一方Ａｓ+を十分に拡させて抵抗を下げる
ためにポリシリコン膜４４の膜厚は薄くする事ができ
る。従って、数少ない工程の増加で半導体装置の微細化
や高集積化が可能になり、また高速性能や駆動性能も向
上できる。
【００６５】実施例２．以下、本発明の実施例２につい
て、図面を参照して説明する。図９は、実施例２に係わ
るイポーラトランジスタの断面構造図を示す。実施例２
に係わるバイポーラトランジスタは、実施例１に係わる
バイポーラトランジスタ（図７参照）のエミッタ電極４
３とコレクタ電極４０，４４との表面に金属シリサイド
膜であるチタンシリサイド膜（以下、ＴｉＳｉ2膜と記
す。）４５が形成されている。
て、図面を参照して説明する。図９は、実施例２に係わ
るイポーラトランジスタの断面構造図を示す。実施例２
に係わるバイポーラトランジスタは、実施例１に係わる
バイポーラトランジスタ（図７参照）のエミッタ電極４
３とコレクタ電極４０，４４との表面に金属シリサイド
膜であるチタンシリサイド膜（以下、ＴｉＳｉ2膜と記
す。）４５が形成されている。
【００６６】次に、製造方法について説明する。実施例
１と同様にして、素子分離領域１９，２１，２２と、ベ
ース電極２７と、酸化膜２５と、外部ベース２９と、真
性ベース３０と、エミッタ３１と、トレンチ３８と、側
壁酸化膜３９，４２と、エミッタ電極４３と、コレクタ
電極４０，４４とを形成する（図６参照）。
１と同様にして、素子分離領域１９，２１，２２と、ベ
ース電極２７と、酸化膜２５と、外部ベース２９と、真
性ベース３０と、エミッタ３１と、トレンチ３８と、側
壁酸化膜３９，４２と、エミッタ電極４３と、コレクタ
電極４０，４４とを形成する（図６参照）。
【００６７】次に図８に示すように、スパッタ法により
チタン膜（以下、Ｔｉ膜と記す。図示せず）を８０ｎｍ
の膜厚で全面に形成し、Ｎ2雰囲気中でランプアニール
（６００〜７００℃）を行う。このアニールにより、エ
ミッタ電極４３とコレクタ電極４０，４４との表面のＴ
ｉ膜はＴｉＳｉまたはＴｉＳｉ2またはその混合したシ
リサイド膜になる。次に、未反応のＴｉ膜を除去した
後、Ｎ2雰囲気中で２度目のランプアニール（約８００
℃）を行う。このアニールにより、シリサイド膜がすべ
てＴｉＳｉ2膜４５になる。
チタン膜（以下、Ｔｉ膜と記す。図示せず）を８０ｎｍ
の膜厚で全面に形成し、Ｎ2雰囲気中でランプアニール
（６００〜７００℃）を行う。このアニールにより、エ
ミッタ電極４３とコレクタ電極４０，４４との表面のＴ
ｉ膜はＴｉＳｉまたはＴｉＳｉ2またはその混合したシ
リサイド膜になる。次に、未反応のＴｉ膜を除去した
後、Ｎ2雰囲気中で２度目のランプアニール（約８００
℃）を行う。このアニールにより、シリサイド膜がすべ
てＴｉＳｉ2膜４５になる。
【００６８】次に図９に示すように、層間絶縁膜３５を
形成後、エミッタ電極４３、ベース電極２７、コレクタ
電極４４の上方の層間絶縁膜３５にコンタクトホール３
６を開口し、金属配線（例えばＡｌ）３７を埋め込む事
によりバイポーラトランジスタが完成する。
形成後、エミッタ電極４３、ベース電極２７、コレクタ
電極４４の上方の層間絶縁膜３５にコンタクトホール３
６を開口し、金属配線（例えばＡｌ）３７を埋め込む事
によりバイポーラトランジスタが完成する。
【００６９】以上のように実施例２に係わるバイポーラ
トランジスタは、実施例１に係わるバイポーラトランジ
スタに加えて、エミッタ電極４３とコレクタ電極４０，
４４の表面にＴｉＳｉ2膜４５が形成されているので、
エミッタ電極４３とコレクタ電極４０，４４との抵抗が
小さくなる。従って、実施例１により得られる効果に加
え、寄生抵抗が低減でき、さらに半導体装置の高速性能
や駆動性能が向上できる。
トランジスタは、実施例１に係わるバイポーラトランジ
スタに加えて、エミッタ電極４３とコレクタ電極４０，
４４の表面にＴｉＳｉ2膜４５が形成されているので、
エミッタ電極４３とコレクタ電極４０，４４との抵抗が
小さくなる。従って、実施例１により得られる効果に加
え、寄生抵抗が低減でき、さらに半導体装置の高速性能
や駆動性能が向上できる。
【００７０】実施例３．以下、本発明の実施例３につい
て、図面を参照して説明する。図１２は、実施例３に係
わるバイポーラトランジスタの断面構造図を示す。実施
例３に係わるバイポーラトランジスタは、実施例１に係
わるバイポーラトランジスタ（図７参照）のエミッタ電
極４３とコレクタ電極４０，４４とベース電極２７との
表面にＴｉＳｉ2膜４５が形成されている。
て、図面を参照して説明する。図１２は、実施例３に係
わるバイポーラトランジスタの断面構造図を示す。実施
例３に係わるバイポーラトランジスタは、実施例１に係
わるバイポーラトランジスタ（図７参照）のエミッタ電
極４３とコレクタ電極４０，４４とベース電極２７との
表面にＴｉＳｉ2膜４５が形成されている。
【００７１】次に、製造方法について説明する。実施例
１と同様にして、素子分離領域１９，２１，２２と、酸
化膜２５と、ベース電極２７と、外部ベース２９と、真
性ベース３０と、エミッタ３１と、トレンチ３８と、側
壁酸化膜３９，４２と、エミッタ電極４３と、コレクタ
電極４０，４４とを形成する（図６参照）。
１と同様にして、素子分離領域１９，２１，２２と、酸
化膜２５と、ベース電極２７と、外部ベース２９と、真
性ベース３０と、エミッタ３１と、トレンチ３８と、側
壁酸化膜３９，４２と、エミッタ電極４３と、コレクタ
電極４０，４４とを形成する（図６参照）。
【００７２】次に図１０に示すように、エミッタ電極４
３とコレクタ電極４４のパターニング工程においてエッ
チングマスクとして用いたレジストパターン（図示せ
ず）をマスクとして、ベース電極２７上の酸化膜２５を
エッチング除去し、ベース電極２７表面を露出した後、
レジストを除去する。
３とコレクタ電極４４のパターニング工程においてエッ
チングマスクとして用いたレジストパターン（図示せ
ず）をマスクとして、ベース電極２７上の酸化膜２５を
エッチング除去し、ベース電極２７表面を露出した後、
レジストを除去する。
【００７３】次に図１１に示すように、スパッタ法によ
りＴｉ膜（図示せず）を８０ｎｍの膜厚で全面に形成
し、Ｎ2雰囲気中でランプアニール（６００〜７００
℃）を行う。このアニールにより、エミッタ電極４３と
コレクタ電極４０，４４とベース電極２７との表面上の
Ｔｉ膜はＴｉＳｉまたはＴｉＳｉ2またはその混合した
シリサイド膜になる。次に、未反応のＴｉ膜を除去した
後、Ｎ2雰囲気中で２度目のランプアニール（約８００
℃）を行う。このアニールにより、シリサイド膜がすべ
てＴｉＳｉ2膜４５になる。
りＴｉ膜（図示せず）を８０ｎｍの膜厚で全面に形成
し、Ｎ2雰囲気中でランプアニール（６００〜７００
℃）を行う。このアニールにより、エミッタ電極４３と
コレクタ電極４０，４４とベース電極２７との表面上の
Ｔｉ膜はＴｉＳｉまたはＴｉＳｉ2またはその混合した
シリサイド膜になる。次に、未反応のＴｉ膜を除去した
後、Ｎ2雰囲気中で２度目のランプアニール（約８００
℃）を行う。このアニールにより、シリサイド膜がすべ
てＴｉＳｉ2膜４５になる。
【００７４】次に図１２に示すように、層間絶縁膜３５
を形成後、エミッタ電極４３、ベース電極２７、コレク
タ電極４４の上方の層間絶縁膜３５にコンタクトホール
３６を開口し、金属配線（例えばＡｌ）３７を埋め込む
事によりバイポーラトランジスタが完成する。
を形成後、エミッタ電極４３、ベース電極２７、コレク
タ電極４４の上方の層間絶縁膜３５にコンタクトホール
３６を開口し、金属配線（例えばＡｌ）３７を埋め込む
事によりバイポーラトランジスタが完成する。
【００７５】以上のように実施例３に係わるバイポーラ
トランジスタは、エミッタ電極４３とコレクタ電極４
０，４４とベース電極２７の表面にＴｉＳｉ2膜４５が
形成されているので、エミッタ電極４３とコレクタ電極
４０，４４とベース電極２７との抵抗が小さくなる。従
って、実施例１により得られる効果に加え、寄生抵抗が
低減でき、さらに半導体装置の高速性能や駆動性能が向
上できる。
トランジスタは、エミッタ電極４３とコレクタ電極４
０，４４とベース電極２７の表面にＴｉＳｉ2膜４５が
形成されているので、エミッタ電極４３とコレクタ電極
４０，４４とベース電極２７との抵抗が小さくなる。従
って、実施例１により得られる効果に加え、寄生抵抗が
低減でき、さらに半導体装置の高速性能や駆動性能が向
上できる。
【００７６】実施例４．以下、本発明の実施例４につい
て、図面を参照して説明する。図１７は、実施例４に係
わるバイポーラトランジスタの断面構造図を示す。実施
例４に係わるバイポーラトランジスタは、実施例１に係
わるバイポーラトランジスタ（図７参照）では、ポリシ
リコン膜４０および４４とで構成しているコレクタ電極
を、第３の導体膜である一体化したポリシリコン膜４９
で構成している。４８はエミッタ電極であるポリシリコ
ン膜を示す。
て、図面を参照して説明する。図１７は、実施例４に係
わるバイポーラトランジスタの断面構造図を示す。実施
例４に係わるバイポーラトランジスタは、実施例１に係
わるバイポーラトランジスタ（図７参照）では、ポリシ
リコン膜４０および４４とで構成しているコレクタ電極
を、第３の導体膜である一体化したポリシリコン膜４９
で構成している。４８はエミッタ電極であるポリシリコ
ン膜を示す。
【００７７】次に、製造方法について説明する。実施例
１と同様にして、素子分離領域１９，２１，２２と、酸
化膜２５と、ベース電極２７と、トレンチ３８とを形成
する（図２参照）。
１と同様にして、素子分離領域１９，２１，２２と、酸
化膜２５と、ベース電極２７と、トレンチ３８とを形成
する（図２参照）。
【００７８】次に図１３に示すように、写真製版処理
（露光→現像）により形成したレジストパターン（図示
せず）をマスクとして、酸化膜２５の異方性エッチング
を行った後、レジストパターンを除去する。次に酸化膜
２５をマスクとしてベース電極２７の異方性エッチング
を行う。以上の工程により、エミッタ形成領域Ａ２上に
エミッタ開口部２６が開口される。しかし、開口したエ
ミッタ形成領域Ａ２のエピタキシャル層６表面も５０〜
１００ｎｍ程度エッチングされて、表面近傍のＢ+の拡
散領域も除去されているので、後工程で形成される外部
ベースと真性ベースとを接続するために表面近傍にＢＦ
2 +のイオン注入（注入条件：加速電圧３０ＫｅＶ，ドー
ズ量６．０×１０13／ｃｍ2）６６６を行う。また、レ
ジストマスクを用いてエミッタ形成領域Ａ２のみにＢＦ
2 +を注入してもよい。
（露光→現像）により形成したレジストパターン（図示
せず）をマスクとして、酸化膜２５の異方性エッチング
を行った後、レジストパターンを除去する。次に酸化膜
２５をマスクとしてベース電極２７の異方性エッチング
を行う。以上の工程により、エミッタ形成領域Ａ２上に
エミッタ開口部２６が開口される。しかし、開口したエ
ミッタ形成領域Ａ２のエピタキシャル層６表面も５０〜
１００ｎｍ程度エッチングされて、表面近傍のＢ+の拡
散領域も除去されているので、後工程で形成される外部
ベースと真性ベースとを接続するために表面近傍にＢＦ
2 +のイオン注入（注入条件：加速電圧３０ＫｅＶ，ドー
ズ量６．０×１０13／ｃｍ2）６６６を行う。また、レ
ジストマスクを用いてエミッタ形成領域Ａ２のみにＢＦ
2 +を注入してもよい。
【００７９】次に図１４に示すように、ＣＶＤ法により
酸化膜（図示せず）を３００ｎｍの膜厚で形成した後、
熱処理（８５０℃、３０分）を行ない外部ベース２９を
形成する。酸化膜の異方性エッチングを行い、エミッタ
開口部２６の内部に側壁酸化膜４２とトレンチ３８の内
部に側壁酸化膜３９とを同時に形成する。次にＢ+のイ
オン注入（注入条件：加速電圧２５ＫｅＶ，ドーズ量
６．０×１０13／ｃｍ2）７７７を行ない、真性ベース
３０を形成する。また、レジストマスクを用いてエミッ
タ形成領域Ａ２のみにＢＦ2 +を注入してもよい。
酸化膜（図示せず）を３００ｎｍの膜厚で形成した後、
熱処理（８５０℃、３０分）を行ない外部ベース２９を
形成する。酸化膜の異方性エッチングを行い、エミッタ
開口部２６の内部に側壁酸化膜４２とトレンチ３８の内
部に側壁酸化膜３９とを同時に形成する。次にＢ+のイ
オン注入（注入条件：加速電圧２５ＫｅＶ，ドーズ量
６．０×１０13／ｃｍ2）７７７を行ない、真性ベース
３０を形成する。また、レジストマスクを用いてエミッ
タ形成領域Ａ２のみにＢＦ2 +を注入してもよい。
【００８０】次に図１５に示すように、第４の導体層で
あるリンをドープしたポリシリコン膜４６を全面に形成
した後、熱処理（８５０℃、３０分）を行ない、ポリシ
リコン膜４６からＰ+を拡散してエミッタ３１を形成す
る。このとき、トレンチ３８内部がポリシリコン膜４６
により埋め込まれても良い。
あるリンをドープしたポリシリコン膜４６を全面に形成
した後、熱処理（８５０℃、３０分）を行ない、ポリシ
リコン膜４６からＰ+を拡散してエミッタ３１を形成す
る。このとき、トレンチ３８内部がポリシリコン膜４６
により埋め込まれても良い。
【００８１】次に図１６に示すように、写真製版処理
（露光→現像）により形成したレジストパターン４７を
マスクとしてポリシリコン膜４６の異方性エッチングを
行い、エミッタ電極４８とコレクタ電極４９とを同時に
パターニングする。このときエミッタ電極４８とトレン
チ３８までの距離が短い場合には、写真製版処理におけ
る誤差や精度を考慮して、コレクタ電極４９は必ずしも
トレンチ底部全体を覆うようにパターニングする必要は
ない。またこのとき、エミッタ電極４８側のトレンチ３
８内壁に、ポリシリコン膜５２が残る。これは、ポリシ
リコン膜４６の膜厚が厚いため十分にエッチングが行わ
れないためであるが、エミッタ電極４８とは接触しない
ので問題はない。
（露光→現像）により形成したレジストパターン４７を
マスクとしてポリシリコン膜４６の異方性エッチングを
行い、エミッタ電極４８とコレクタ電極４９とを同時に
パターニングする。このときエミッタ電極４８とトレン
チ３８までの距離が短い場合には、写真製版処理におけ
る誤差や精度を考慮して、コレクタ電極４９は必ずしも
トレンチ底部全体を覆うようにパターニングする必要は
ない。またこのとき、エミッタ電極４８側のトレンチ３
８内壁に、ポリシリコン膜５２が残る。これは、ポリシ
リコン膜４６の膜厚が厚いため十分にエッチングが行わ
れないためであるが、エミッタ電極４８とは接触しない
ので問題はない。
【００８２】次に図１７に示すように、層間絶縁膜３５
を形成後、エミッタ電極４８、ベース電極２７、コレク
タ電極４９の上方の層間絶縁膜３５にコンタクトホール
３６を開口し、金属配線（例えばＡｌ）３７を埋め込む
事によりバイポーラトランジスタが完成する。
を形成後、エミッタ電極４８、ベース電極２７、コレク
タ電極４９の上方の層間絶縁膜３５にコンタクトホール
３６を開口し、金属配線（例えばＡｌ）３７を埋め込む
事によりバイポーラトランジスタが完成する。
【００８３】以上のように実施例４に係わるバイポーラ
トランジスタの製造方法は、エミッタ電極４８とコレク
タ電極４９とを同時に形成するので、実施例１に係わる
バイポーラトランジスタの製造方法よりも少ない工程数
で製造できる。従って、実施例１により得られる効果に
加え、さらに低コストで半導体装置を製造できる。
トランジスタの製造方法は、エミッタ電極４８とコレク
タ電極４９とを同時に形成するので、実施例１に係わる
バイポーラトランジスタの製造方法よりも少ない工程数
で製造できる。従って、実施例１により得られる効果に
加え、さらに低コストで半導体装置を製造できる。
【００８４】実施例５．以下、本発明の実施例５の製造
方法について、図面を参照して説明する。実施例５に係
わる製造方法は、実施例４に係わる製造方法とは、第４
の導体層であるノンドープのポリシリコン膜５０を形成
した後、Ａｓ+をイオン注入８８８する事と、トレンチ
３８の内部をポリシリコン膜５０で埋め込まないために
膜厚をトレンチ３８の幅の１／２より小さく堆積する事
とが異なっている。
方法について、図面を参照して説明する。実施例５に係
わる製造方法は、実施例４に係わる製造方法とは、第４
の導体層であるノンドープのポリシリコン膜５０を形成
した後、Ａｓ+をイオン注入８８８する事と、トレンチ
３８の内部をポリシリコン膜５０で埋め込まないために
膜厚をトレンチ３８の幅の１／２より小さく堆積する事
とが異なっている。
【００８５】実施例４と同様にして、素子分離領域１
９，２１，２２と、酸化膜２５と、エミッタ開口部２６
と、ベース電極２７と、外部ベース２９と、真性ベース
３０と、トレンチ３８と、側壁酸化膜３９，４２とを形
成する（図１４参照）。
９，２１，２２と、酸化膜２５と、エミッタ開口部２６
と、ベース電極２７と、外部ベース２９と、真性ベース
３０と、トレンチ３８と、側壁酸化膜３９，４２とを形
成する（図１４参照）。
【００８６】次に図１８に示すように、ノンドープのポ
リシリコン膜５０を全面に形成する。このとき、トレン
チ内をポリシリコン膜５０で埋め込まないためとＡｓ+
を膜中に十分拡散させて抵抗を下げるために、ポリシリ
コン膜５０の膜厚はトレンチ３８の幅の１／２より小さ
く（例えば１００〜２００ｎｍ）形成する。次にＡｓ+
のイオン注入（注入条件：加速電圧５０ＫｅＶ，ドーズ
量１．５×１０16／ｃｍ2）８８８を行いポリシリコン
膜５０にＡｓ+をドープする。続いて熱処理（８５０
℃、３０分）を行ない、ポリシリコン膜５０からＡｓ+
を拡散してエミッタ３１を形成する。
リシリコン膜５０を全面に形成する。このとき、トレン
チ内をポリシリコン膜５０で埋め込まないためとＡｓ+
を膜中に十分拡散させて抵抗を下げるために、ポリシリ
コン膜５０の膜厚はトレンチ３８の幅の１／２より小さ
く（例えば１００〜２００ｎｍ）形成する。次にＡｓ+
のイオン注入（注入条件：加速電圧５０ＫｅＶ，ドーズ
量１．５×１０16／ｃｍ2）８８８を行いポリシリコン
膜５０にＡｓ+をドープする。続いて熱処理（８５０
℃、３０分）を行ない、ポリシリコン膜５０からＡｓ+
を拡散してエミッタ３１を形成する。
【００８７】次に図１９に示すように、写真製版処理
（露光→現像）により形成したレジストパターン（図示
せず）をマスクとしてポリシリコン膜５０の異方性エッ
チングを行い、エミッタ電極４８とコレクタ電極４９と
を同時にパターニングする。このときエミッタ電極４８
とトレンチ３８までの距離が短い場合には、写真製版処
理における誤差や精度を考慮して、コレクタ電極４９は
必ずしもトレンチ３８底部全体を覆うようにパターニン
グする必要はない。
（露光→現像）により形成したレジストパターン（図示
せず）をマスクとしてポリシリコン膜５０の異方性エッ
チングを行い、エミッタ電極４８とコレクタ電極４９と
を同時にパターニングする。このときエミッタ電極４８
とトレンチ３８までの距離が短い場合には、写真製版処
理における誤差や精度を考慮して、コレクタ電極４９は
必ずしもトレンチ３８底部全体を覆うようにパターニン
グする必要はない。
【００８８】次に図２０に示すように、層間絶縁膜３５
を形成後、エミッタ電極４８、ベース電極２７、コレク
タ電極４９の上方の層間絶縁膜３５にコンタクトホール
３６を開口し、金属配線（例えばＡｌ）３７を埋め込む
事によりバイポーラトランジスタが完成する。
を形成後、エミッタ電極４８、ベース電極２７、コレク
タ電極４９の上方の層間絶縁膜３５にコンタクトホール
３６を開口し、金属配線（例えばＡｌ）３７を埋め込む
事によりバイポーラトランジスタが完成する。
【００８９】以上のように実施例５に係わるバイポーラ
トランジスタの製造方法は、ポリシリコン膜５０の膜厚
を薄く堆積しているので、Ａｓ+を膜中に十分拡散させ
る事ができ、エミッタ電極４８とコレクタ電極４９との
抵抗を下げることができる。またエミッタ電極４８から
拡散係数が小さく拡散しにくいＡｓ+を拡散してエミッ
タ３１を形成するので、エミッタ３１と真性ベース３０
の接合位置が浅くなり接合面積も小さくなる。したがっ
て、エミッターベース間容量が小さくなり、実施例４に
より得られる効果に加え、さらに半導体装置の高速性能
が向上する。
トランジスタの製造方法は、ポリシリコン膜５０の膜厚
を薄く堆積しているので、Ａｓ+を膜中に十分拡散させ
る事ができ、エミッタ電極４８とコレクタ電極４９との
抵抗を下げることができる。またエミッタ電極４８から
拡散係数が小さく拡散しにくいＡｓ+を拡散してエミッ
タ３１を形成するので、エミッタ３１と真性ベース３０
の接合位置が浅くなり接合面積も小さくなる。したがっ
て、エミッターベース間容量が小さくなり、実施例４に
より得られる効果に加え、さらに半導体装置の高速性能
が向上する。
【００９０】実施例６．以下、本発明の実施例６の製造
方法について、図面を参照して説明する。実施例６に係
わる製造方法は、実施例５に係わる製造方法とは、ポリ
シリコン膜５０への不純物のイオン注入を、上部からの
イオン注入と斜めからの回転注入イオン注入９９９とに
した事が異なっている。
方法について、図面を参照して説明する。実施例６に係
わる製造方法は、実施例５に係わる製造方法とは、ポリ
シリコン膜５０への不純物のイオン注入を、上部からの
イオン注入と斜めからの回転注入イオン注入９９９とに
した事が異なっている。
【００９１】実施例５と同様にして、素子分離領域１
９，２１，２２と、酸化膜２５と、エミッタ開口部２６
と、ベース電極２７と、外部ベース２９と、真性ベース
３０と、トレンチ３８と、側壁酸化膜３９，４２と、ド
ープしていないポリシリコン膜５０とを形成する。
９，２１，２２と、酸化膜２５と、エミッタ開口部２６
と、ベース電極２７と、外部ベース２９と、真性ベース
３０と、トレンチ３８と、側壁酸化膜３９，４２と、ド
ープしていないポリシリコン膜５０とを形成する。
【００９２】次に図２１に示すように、上部からのＡｓ
+のイオン注入（注入条件：加速電圧５０ＫｅＶ，ドー
ズ量１．５×１０16／ｃｍ2）（図示せず）と、さらに
角度をつけて回転させながらのイオン注入（注入条件：
加速電圧５０ＫｅＶ，ドーズ量１．５×１０16／ｃ
ｍ2）９９９とを行ないポリシリコン膜５０にＡｓ+をド
ープする。続いて熱処理（８５０℃、３０分）を行な
い、ポリシリコン膜５０からＡｓ+を拡散してエミッタ
３１を形成する。以下、実施例５と同様にしてバイポー
ラトランジスタを完成する。
+のイオン注入（注入条件：加速電圧５０ＫｅＶ，ドー
ズ量１．５×１０16／ｃｍ2）（図示せず）と、さらに
角度をつけて回転させながらのイオン注入（注入条件：
加速電圧５０ＫｅＶ，ドーズ量１．５×１０16／ｃ
ｍ2）９９９とを行ないポリシリコン膜５０にＡｓ+をド
ープする。続いて熱処理（８５０℃、３０分）を行な
い、ポリシリコン膜５０からＡｓ+を拡散してエミッタ
３１を形成する。以下、実施例５と同様にしてバイポー
ラトランジスタを完成する。
【００９３】以上のように実施例６に係わるバイポーラ
トランジスタの製造方法は、ポリシリコン膜５０への不
純物のイオン注入を、上部からのイオン注入と斜めから
の回転イオン注入としたので、トレンチ３８側壁に形成
したポリシリコン膜５０中にも十分Ａｓ+が注入され
る。これにより、ポリシリコン膜５０の抵抗が下がり、
実施例５により得られる効果に加え、さらにコレクタ電
極の抵抗が低減でき、さらに半導体装置の高速性能や駆
動性能が向上できる。
トランジスタの製造方法は、ポリシリコン膜５０への不
純物のイオン注入を、上部からのイオン注入と斜めから
の回転イオン注入としたので、トレンチ３８側壁に形成
したポリシリコン膜５０中にも十分Ａｓ+が注入され
る。これにより、ポリシリコン膜５０の抵抗が下がり、
実施例５により得られる効果に加え、さらにコレクタ電
極の抵抗が低減でき、さらに半導体装置の高速性能や駆
動性能が向上できる。
【００９４】実施例７．以下、本発明の実施例７につい
て、図面を参照して説明する。図２３は、実施例７に係
わるバイポーラトランジスタの断面構造図を示す。実施
例７に係わるバイポーラトランジスタは、実施例４に係
わるバイポーラトランジスタ（図１７参照）のエミッタ
電極４８とコレクタ電極４９との表面にＴｉＳｉ2膜４
５が形成されている。
て、図面を参照して説明する。図２３は、実施例７に係
わるバイポーラトランジスタの断面構造図を示す。実施
例７に係わるバイポーラトランジスタは、実施例４に係
わるバイポーラトランジスタ（図１７参照）のエミッタ
電極４８とコレクタ電極４９との表面にＴｉＳｉ2膜４
５が形成されている。
【００９５】次に、製造方法について説明する。実施例
４と同様にして、素子分離領域１９，２１，２２と、酸
化膜２５と、エミッタ開口部２６と、ベース電極２７
と、外部ベース２９と、真性ベース３０と、エミッタ３
１と、トレンチ３８と、側壁酸化膜３９，４２と、エミ
ッタ電極４８と、コレクタ電極４９とを形成する（図１
６参照）。
４と同様にして、素子分離領域１９，２１，２２と、酸
化膜２５と、エミッタ開口部２６と、ベース電極２７
と、外部ベース２９と、真性ベース３０と、エミッタ３
１と、トレンチ３８と、側壁酸化膜３９，４２と、エミ
ッタ電極４８と、コレクタ電極４９とを形成する（図１
６参照）。
【００９６】次に図２２に示すように、スパッタ法によ
りＴｉ膜（図示せず）を８０ｎｍの膜厚で全面に形成
し、Ｎ2雰囲気中でランプアニール（６００〜７００
℃）を行う。このアニールによりエミッタ電極４８とコ
レクタ電極４９との表面のＴｉ膜はＴｉＳｉまたはＴｉ
Ｓｉ2またはその混合したシリサイド膜になる。次に、
未反応のＴｉ膜を除去した後、Ｎ2雰囲気中で２度目の
ランプアニール（約８００℃）を行う。このアニールに
よりシリサイド膜がすべてＴｉＳｉ2膜４５になる。
りＴｉ膜（図示せず）を８０ｎｍの膜厚で全面に形成
し、Ｎ2雰囲気中でランプアニール（６００〜７００
℃）を行う。このアニールによりエミッタ電極４８とコ
レクタ電極４９との表面のＴｉ膜はＴｉＳｉまたはＴｉ
Ｓｉ2またはその混合したシリサイド膜になる。次に、
未反応のＴｉ膜を除去した後、Ｎ2雰囲気中で２度目の
ランプアニール（約８００℃）を行う。このアニールに
よりシリサイド膜がすべてＴｉＳｉ2膜４５になる。
【００９７】次に図２３に示すように、層間絶縁膜３５
を形成後、エミッタ電極４８、ベース電極２７、コレク
タ電極４９の上方の層間絶縁膜３５にコンタクトホール
３６を開口し、金属配線（例えばＡｌ）３７を埋め込む
事によりバイポーラトランジスタが完成する。
を形成後、エミッタ電極４８、ベース電極２７、コレク
タ電極４９の上方の層間絶縁膜３５にコンタクトホール
３６を開口し、金属配線（例えばＡｌ）３７を埋め込む
事によりバイポーラトランジスタが完成する。
【００９８】以上のように実施例７に係わるバイポーラ
トランジスタは、実施例４に係わるバイポーラトランジ
スタに加えて、エミッタ電極４８とコレクタ電極４９と
の表面にＴｉＳｉ2膜４５が形成されているので、エミ
ッタ電極４８とコレクタ電極４９との抵抗が小さくな
る。従って、実施例４により得られる効果に加え、寄生
抵抗が低減でき、さらに半導体装置の高速性能や駆動性
能が向上できる。
トランジスタは、実施例４に係わるバイポーラトランジ
スタに加えて、エミッタ電極４８とコレクタ電極４９と
の表面にＴｉＳｉ2膜４５が形成されているので、エミ
ッタ電極４８とコレクタ電極４９との抵抗が小さくな
る。従って、実施例４により得られる効果に加え、寄生
抵抗が低減でき、さらに半導体装置の高速性能や駆動性
能が向上できる。
【００９９】実施例８．以下、本発明の実施例８につい
て、図面を参照して説明する。図２５は、実施例８に係
わるバイポーラトランジスタの断面構造図を示す。実施
例８に係わるバイポーラトランジスタは、実施例４に係
わるバイポーラトランジスタ（図１７参照）のエミッタ
電極４８とコレクタ電極４９とベース電極２７との表面
にＴｉＳｉ2膜４５が形成されている。
て、図面を参照して説明する。図２５は、実施例８に係
わるバイポーラトランジスタの断面構造図を示す。実施
例８に係わるバイポーラトランジスタは、実施例４に係
わるバイポーラトランジスタ（図１７参照）のエミッタ
電極４８とコレクタ電極４９とベース電極２７との表面
にＴｉＳｉ2膜４５が形成されている。
【０１００】次に、製造方法について説明する。実施例
４と同様にして、素子分離領域１９，２１，２２と、酸
化膜２５と、エミッタ開口部２６と、ベース電極２７
と、外部ベース２９と、真性ベース３０と、エミッタ３
１と、トレンチ３８と、側壁酸化膜３９，４２と、エミ
ッタ電極４８と、コレクタ電極４９とを形成するが（図
１６参照）、エミッタ電極４８とコレクタ電極４９のパ
ターニング工程においてエッチングマスクとして用いた
レジストパターンをマスクとして、ベース電極２７上の
酸化膜２５をエッチング除去し、ベース電極２７表面を
露出した後、レジストを除去する。
４と同様にして、素子分離領域１９，２１，２２と、酸
化膜２５と、エミッタ開口部２６と、ベース電極２７
と、外部ベース２９と、真性ベース３０と、エミッタ３
１と、トレンチ３８と、側壁酸化膜３９，４２と、エミ
ッタ電極４８と、コレクタ電極４９とを形成するが（図
１６参照）、エミッタ電極４８とコレクタ電極４９のパ
ターニング工程においてエッチングマスクとして用いた
レジストパターンをマスクとして、ベース電極２７上の
酸化膜２５をエッチング除去し、ベース電極２７表面を
露出した後、レジストを除去する。
【０１０１】次に図２４に示すように、スパッタ法によ
りＴｉ膜（図示せず）を８０ｎｍの膜厚で全面に形成
し、Ｎ2雰囲気中でランプアニール（６００〜７００
℃）を行う。このアニールにより、エミッタ電極４８と
コレクタ電極４９とベース電極２７との表面のＴｉ膜は
ＴｉＳｉまたはＴｉＳｉ2またはその混合したシリサイ
ド膜になる。次に、未反応のＴｉ膜を除去した後、Ｎ2
雰囲気中で２度目のランプアニール（約８００℃）を行
う。このアニールによりシリサイド膜がすべてＴｉＳｉ
2膜４５になる。
りＴｉ膜（図示せず）を８０ｎｍの膜厚で全面に形成
し、Ｎ2雰囲気中でランプアニール（６００〜７００
℃）を行う。このアニールにより、エミッタ電極４８と
コレクタ電極４９とベース電極２７との表面のＴｉ膜は
ＴｉＳｉまたはＴｉＳｉ2またはその混合したシリサイ
ド膜になる。次に、未反応のＴｉ膜を除去した後、Ｎ2
雰囲気中で２度目のランプアニール（約８００℃）を行
う。このアニールによりシリサイド膜がすべてＴｉＳｉ
2膜４５になる。
【０１０２】次に図２５に示すように、層間絶縁膜３５
を形成後、エミッタ電極４８、ベース電極２７、コレク
タ電極４９の上方の層間絶縁膜３５にコンタクトホール
３６を開口し、金属配線（例えばＡｌ）３７を埋め込む
事によりバイポーラトランジスタが完成する。
を形成後、エミッタ電極４８、ベース電極２７、コレク
タ電極４９の上方の層間絶縁膜３５にコンタクトホール
３６を開口し、金属配線（例えばＡｌ）３７を埋め込む
事によりバイポーラトランジスタが完成する。
【０１０３】以上のように実施例８に係わるバイポーラ
トランジスタは、エミッタ電極４８とコレクタ電極４９
とベース電極２７との表面にＴｉＳｉ2膜４５が形成さ
れているので、エミッタ電極４８とコレクタ電極４９と
ベース電極２７との抵抗が小さくなる。従って、実施例
４により得られる効果に加え、寄生抵抗が低減でき、さ
らに半導体装置の高速性能や駆動性能が向上できる。
トランジスタは、エミッタ電極４８とコレクタ電極４９
とベース電極２７との表面にＴｉＳｉ2膜４５が形成さ
れているので、エミッタ電極４８とコレクタ電極４９と
ベース電極２７との抵抗が小さくなる。従って、実施例
４により得られる効果に加え、寄生抵抗が低減でき、さ
らに半導体装置の高速性能や駆動性能が向上できる。
【０１０４】なお、本発明の実施例１〜８はＮＰＮ型バ
イポーラトランジスタについて述べているが、ＰＮＰ型
バイポーラトランジスタにおいても同様の効果が得られ
る。
イポーラトランジスタについて述べているが、ＰＮＰ型
バイポーラトランジスタにおいても同様の効果が得られ
る。
【０１０５】
【発明の効果】この発明の請求項１に係わる半導体装置
においては、コレクタ引き出し電極とベース領域及びベ
ース引き出し電極との電気的な分離はトレンチ内に形成
された側壁絶縁膜により行うので、コレクタ引き出し電
極とコレクタウォールとの電気的な分離のためのフィー
ルド酸化膜を形成しない。したがって、素子面積が小さ
くなり、半導体装置の微細化や高集積化が可能になる。
また埋め込み層も縮小されるので、コレクタ基板容量が
減少しかつコレクタ抵抗も減少する。したがって、半導
体装置の高速性能や駆動性能を向上できる。
においては、コレクタ引き出し電極とベース領域及びベ
ース引き出し電極との電気的な分離はトレンチ内に形成
された側壁絶縁膜により行うので、コレクタ引き出し電
極とコレクタウォールとの電気的な分離のためのフィー
ルド酸化膜を形成しない。したがって、素子面積が小さ
くなり、半導体装置の微細化や高集積化が可能になる。
また埋め込み層も縮小されるので、コレクタ基板容量が
減少しかつコレクタ抵抗も減少する。したがって、半導
体装置の高速性能や駆動性能を向上できる。
【０１０６】この発明の請求項２に係わる半導体装置に
おいては、請求項１においてコレクタ引き出し電極をト
レンチ内に充填した第１の導体膜と、第１の導体膜から
フィールド酸化膜に渡り形成した第２の導体膜とで構成
したので、各々の導体膜で不純物を変えることができ、
各々の導体膜に適した不純物を選択できる。また各々の
導体膜に適した膜厚で形成できる。
おいては、請求項１においてコレクタ引き出し電極をト
レンチ内に充填した第１の導体膜と、第１の導体膜から
フィールド酸化膜に渡り形成した第２の導体膜とで構成
したので、各々の導体膜で不純物を変えることができ、
各々の導体膜に適した不純物を選択できる。また各々の
導体膜に適した膜厚で形成できる。
【０１０７】この発明の請求項３に係わる半導体装置に
おいては、請求項２においてエミッタ引き出し電極と第
２の導体膜との表面に金属シリサイド膜が形成されてい
るので、エミッタ引き出し電極とコレクタ引き出し電極
との抵抗が小さくなり、寄生抵抗が低減できる。
おいては、請求項２においてエミッタ引き出し電極と第
２の導体膜との表面に金属シリサイド膜が形成されてい
るので、エミッタ引き出し電極とコレクタ引き出し電極
との抵抗が小さくなり、寄生抵抗が低減できる。
【０１０８】この発明の請求項４に係わる半導体装置に
おいては、請求項１においてコレクタ引き出し電極をト
レンチ内からフィールド酸化膜上に渡る第の３導体膜で
構成したので、工程が少なくできる。
おいては、請求項１においてコレクタ引き出し電極をト
レンチ内からフィールド酸化膜上に渡る第の３導体膜で
構成したので、工程が少なくできる。
【０１０９】この発明の請求項５に係わる半導体装置に
おいては、請求項４においてエミッタ引き出し電極と第
３の導体膜との表面に金属シリサイド膜が形成されてい
るので、エミッタ引き出し電極とコレクタ引き出し電極
との抵抗が小さくなり、寄生抵抗が低減できる。
おいては、請求項４においてエミッタ引き出し電極と第
３の導体膜との表面に金属シリサイド膜が形成されてい
るので、エミッタ引き出し電極とコレクタ引き出し電極
との抵抗が小さくなり、寄生抵抗が低減できる。
【０１１０】この発明の請求項６に係わる半導体装置に
おいては、請求項３または請求項５においてベース引き
出し電極のポリシリコン膜の表面に金属シリサイド膜が
形成されているので、ベース引き出し電極の抵抗が小さ
くなり、寄生抵抗が低減できる。
おいては、請求項３または請求項５においてベース引き
出し電極のポリシリコン膜の表面に金属シリサイド膜が
形成されているので、ベース引き出し電極の抵抗が小さ
くなり、寄生抵抗が低減できる。
【０１１１】この発明の請求項７に係わる半導体装置の
製造方法においては、第１の導体層をパターニングして
ベース引き出し電極を形成すると同時にトレンチを形成
でき、また第３の導体層をパターニングする事によりエ
ミッタ引き出し電極と第２の導体膜とを同時に形成でき
る。
製造方法においては、第１の導体層をパターニングして
ベース引き出し電極を形成すると同時にトレンチを形成
でき、また第３の導体層をパターニングする事によりエ
ミッタ引き出し電極と第２の導体膜とを同時に形成でき
る。
【０１１２】この発明の請求項８に係わる半導体装置の
製造方法においては、請求項７においてエミッタ引き出
し電極と第２の導体膜との表面に金属シリサイド膜を同
時に形成できる。
製造方法においては、請求項７においてエミッタ引き出
し電極と第２の導体膜との表面に金属シリサイド膜を同
時に形成できる。
【０１１３】この発明の請求項９に係わる半導体装置の
製造方法においては、請求項７においてベース引き出し
電極とエミッタ引き出し電極と第２の導体膜との表面に
金属シリサイド膜を同時に形成できる。
製造方法においては、請求項７においてベース引き出し
電極とエミッタ引き出し電極と第２の導体膜との表面に
金属シリサイド膜を同時に形成できる。
【０１１４】この発明の請求項１０に係わる半導体装置
の製造方法においては、第１の導体層をパターニングし
てベース引き出し電極を形成すると同時にトレンチを形
成する事と、第１の側壁絶縁膜と第２の側壁絶縁膜とを
同時に形成する事と、第４の導体層をパターニングして
エミッタ引き出し電極とコレクタ引き出し電極とを同時
に形成する事とができる。
の製造方法においては、第１の導体層をパターニングし
てベース引き出し電極を形成すると同時にトレンチを形
成する事と、第１の側壁絶縁膜と第２の側壁絶縁膜とを
同時に形成する事と、第４の導体層をパターニングして
エミッタ引き出し電極とコレクタ引き出し電極とを同時
に形成する事とができる。
【０１１５】この発明の請求項１１に係わる半導体装置
の製造方法においては、請求項１０においてエミッタ引
き出し電極とコレクタ引き出し電極との表面に金属シリ
サイド膜を同時に形成できる。
の製造方法においては、請求項１０においてエミッタ引
き出し電極とコレクタ引き出し電極との表面に金属シリ
サイド膜を同時に形成できる。
【０１１６】この発明の請求項１２に係わる半導体装置
の製造方法においては、請求項１０においてベース引き
出し電極とエミッタ引き出し電極とコレクタ引き出し電
極との表面に金属シリサイド膜を同時に形成できる。
の製造方法においては、請求項１０においてベース引き
出し電極とエミッタ引き出し電極とコレクタ引き出し電
極との表面に金属シリサイド膜を同時に形成できる。
【０１１７】この発明の請求項１３に係わる半導体装置
の製造方法においては、請求項１０ないし請求項１２の
いずれかにおいて、第４の導体層の形成時にドープがで
きる。
の製造方法においては、請求項１０ないし請求項１２の
いずれかにおいて、第４の導体層の形成時にドープがで
きる。
【０１１８】この発明の請求項１４に係わる半導体装置
の製造方法においては、請求項１０ないし請求項１２の
いずれかにおいて、ドープできる不純物の選択の幅が広
くなる。
の製造方法においては、請求項１０ないし請求項１２の
いずれかにおいて、ドープできる不純物の選択の幅が広
くなる。
【０１１９】この発明の請求項１５に係わる半導体装置
の製造方法においては、請求項１４においてトレンチ内
に形成された第４の導体層にも十分不純物がドープでき
る。
の製造方法においては、請求項１４においてトレンチ内
に形成された第４の導体層にも十分不純物がドープでき
る。
【図１】 この発明の実施例１に係わる半導体装置の製
造方法を説明するための一工程図である。
造方法を説明するための一工程図である。
【図２】 この発明の実施例１に係わる半導体装置の製
造方法を説明するための一工程図である。
造方法を説明するための一工程図である。
【図３】 この発明の実施例１に係わる半導体装置の製
造方法を説明するための一工程図である。
造方法を説明するための一工程図である。
【図４】 この発明の実施例１に係わる半導体装置の製
造方法を説明するための一工程図である。
造方法を説明するための一工程図である。
【図５】 この発明の実施例１に係わる半導体装置の製
造方法を説明するための一工程図である。
造方法を説明するための一工程図である。
【図６】 この発明の実施例１に係わる半導体装置の製
造方法を説明するための一工程図である。
造方法を説明するための一工程図である。
【図７】 この発明の実施例１に係わる半導体装置の製
造方法を説明するための一工程図である。
造方法を説明するための一工程図である。
【図８】 この発明の実施例２に係わる半導体装置の製
造方法を説明するための一工程図である。
造方法を説明するための一工程図である。
【図９】 この発明の実施例２に係わる半導体装置の製
造方法を説明するための一工程図である。
造方法を説明するための一工程図である。
【図１０】 この発明の実施例３に係わる半導体装置の
製造方法を説明するための一工程図である。
製造方法を説明するための一工程図である。
【図１１】 この発明の実施例３に係わる半導体装置の
製造方法を説明するための一工程図である。
製造方法を説明するための一工程図である。
【図１２】 この発明の実施例３に係わる半導体装置の
製造方法を説明するための一工程図である。
製造方法を説明するための一工程図である。
【図１３】 この発明の実施例４に係わる半導体装置の
製造方法を説明するための一工程図である。
製造方法を説明するための一工程図である。
【図１４】 この発明の実施例４に係わる半導体装置の
製造方法を説明するための一工程図である。
製造方法を説明するための一工程図である。
【図１５】 この発明の実施例４に係わる半導体装置の
製造方法を説明するための一工程図である。
製造方法を説明するための一工程図である。
【図１６】 この発明の実施例４に係わる半導体装置の
製造方法を説明するための一工程図である。
製造方法を説明するための一工程図である。
【図１７】 この発明の実施例４に係わる半導体装置の
製造方法を説明するための一工程図である。
製造方法を説明するための一工程図である。
【図１８】 この発明の実施例５に係わる半導体装置の
製造方法を説明するための一工程図である。
製造方法を説明するための一工程図である。
【図１９】 この発明の実施例５に係わる半導体装置の
製造方法を説明するための一工程図である。
製造方法を説明するための一工程図である。
【図２０】 この発明の実施例５に係わる半導体装置の
製造方法を説明するための一工程図である。
製造方法を説明するための一工程図である。
【図２１】 この発明の実施例６に係わる半導体装置の
製造方法を説明するための一工程図である。
製造方法を説明するための一工程図である。
【図２２】 この発明の実施例７に係わる半導体装置の
製造方法を説明するための一工程図である。
製造方法を説明するための一工程図である。
【図２３】 この発明の実施例７に係わる半導体装置の
製造方法を説明するための一工程図である。
製造方法を説明するための一工程図である。
【図２４】 この発明の実施例８に係わる半導体装置の
製造方法を説明するための一工程図である。
製造方法を説明するための一工程図である。
【図２５】 この発明の実施例８に係わる半導体装置の
製造方法を説明するための一工程図である。
製造方法を説明するための一工程図である。
【図２６】 従来例に係わる半導体装置の製造方法を説
明するための一工程図である。
明するための一工程図である。
【図２７】 従来例に係わる半導体装置の製造方法を説
明するための一工程図である。
明するための一工程図である。
【図２８】 従来例に係わる半導体装置の製造方法を説
明するための一工程図である。
明するための一工程図である。
【図２９】 従来例に係わる半導体装置の製造方法を説
明するための一工程図である。
明するための一工程図である。
【図３０】 従来例に係わる半導体装置の製造方法を説
明するための一工程図である。
明するための一工程図である。
【図３１】 従来例に係わる半導体装置の製造方法を説
明するための一工程図である。
明するための一工程図である。
【図３２】 従来例に係わる半導体装置の製造方法を説
明するための一工程図である。
明するための一工程図である。
【図３３】 従来例に係わる半導体装置の製造方法を説
明するための一工程図である。
明するための一工程図である。
【図３４】 従来例に係わる半導体装置の製造方法を説
明するための一工程図である。
明するための一工程図である。
【図３５】 従来例に係わる半導体装置の製造方法を説
明するための一工程図である。
明するための一工程図である。
【図３６】 従来例に係わる半導体装置の製造方法を説
明するための一工程図である。
明するための一工程図である。
【図３７】 従来例に係わる半導体装置の製造方法を説
明するための一工程図である。
明するための一工程図である。
【図３８】 従来例に係わる半導体装置の製造方法を説
明するための一工程図である。
明するための一工程図である。
【図３９】 従来例に係わる半導体装置の製造方法を説
明するための一工程図である。
明するための一工程図である。
１ Ｓｉ基板、６ エピタキシャル層、７ 埋め込み
層、１９ フィールド酸化膜、２１ Ｐ+型チャネルカ
ット領域、２２ Ｐ型下面分離領域、２４ ポリシリコ
ン膜（第１の導体層）、２５ 酸化膜、２６ エミッタ
開口部、２７ ベース電極、３８ トレンチ、３９ 側
壁酸化膜（第２の側壁絶縁膜）、４０ ポリシリコン膜
（第１の導体膜）、４２ 側壁酸化膜（第１の側壁絶縁
膜）、４３，４８ エミッタ電極、４４ ポリシリコン
膜（第２の導体膜）、４５ ＷＴｉ2膜、４６ ドープ
したポリシリコン膜（第４の導体層）、４９ コレクタ
電極、５０ ノンドープのポリシリコン膜（第４の導体
層）、Ａ１ バイポーラトランジスタ形成領域、７７７
Ｂ+のイオン注入、８８８ Ａｓ+のイオン注入、９９
９ 斜め回転イオン注入。
層、１９ フィールド酸化膜、２１ Ｐ+型チャネルカ
ット領域、２２ Ｐ型下面分離領域、２４ ポリシリコ
ン膜（第１の導体層）、２５ 酸化膜、２６ エミッタ
開口部、２７ ベース電極、３８ トレンチ、３９ 側
壁酸化膜（第２の側壁絶縁膜）、４０ ポリシリコン膜
（第１の導体膜）、４２ 側壁酸化膜（第１の側壁絶縁
膜）、４３，４８ エミッタ電極、４４ ポリシリコン
膜（第２の導体膜）、４５ ＷＴｉ2膜、４６ ドープ
したポリシリコン膜（第４の導体層）、４９ コレクタ
電極、５０ ノンドープのポリシリコン膜（第４の導体
層）、Ａ１ バイポーラトランジスタ形成領域、７７７
Ｂ+のイオン注入、８８８ Ａｓ+のイオン注入、９９
９ 斜め回転イオン注入。
Claims (15)
- 【請求項１】 第１導電型半導体基板の主面上に形成し
た第２導電型のコレクタ埋め込み層と、前記コレクタ埋
め込み層を含む表面に形成した第２導電型半導体層と、
前記第２導電型半導体層の周囲を取り囲んで素子形成領
域を区画する素子分離領域と、前記第２導電型半導体層
に形成した第１導電型のベース領域と、前記ベース領域
上部から前記素子分離領域に渡り形成され、前記ベース
領域と接続するベース引き出し電極と、前記ベース引き
出し電極上に形成した絶縁膜と、前記ベース引き出し電
極と前記絶縁膜とに形成したエミッタ開口部と、前記エ
ミッタ開口部内に形成した第１の側壁絶縁膜と、前記エ
ミッタ開口部底部のベース領域に形成した第２導電型の
エミッタ領域と、前記エミッタ開口部内と前記絶縁膜上
とに形成され、前記エミッタ領域と接続したエミッタ引
き出し電極と、前記第２導電型半導体層に形成され、前
記ベース領域及び前記ベース引き出し電極とに接しかつ
前記コレクタ埋め込み層に達するトレンチと、前記トレ
ンチ内に形成した第２の側壁絶縁膜と、前記トレンチ内
に充填され、前記コレクタ埋め込み層と接続するコレク
タ引き出し電極とを含む事を特徴とする半導体装置。 - 【請求項２】 コレクタ引き出し電極が、トレンチ内に
充填されコレクタ埋め込み層と接続する第１の導体膜
と、前記第１の導体膜の表面から素子分離領域に渡り形
成した第２の導体膜とで構成した事を特徴とする請求項
１記載の半導体装置。 - 【請求項３】 エミッタ引き出し電極と第２の導体膜と
の表面に形成した金属シリサイド膜を含むことを特徴と
する請求項２記載の半導体装置。 - 【請求項４】 コレクタ引き出し電極が、トレンチ内か
ら素子分離領域に渡り形成されコレクタ埋め込み層と接
続する第３の導体膜で構成した事を特徴とする請求項１
記載の半導体装置。 - 【請求項５】 エミッタ引き出し電極と第３の導体膜と
の表面に形成した金属シリサイド膜を含むことを特徴と
する請求項４記載の半導体装置。 - 【請求項６】 ベース引き出し電極の表面に形成した金
属シリサイド膜を含むことを特徴とする請求項３または
請求項５に記載の半導体装置。 - 【請求項７】 第１導電型半導体基板の一主面上に第２
導電型のコレクタ埋め込み層と、前記コレクタ埋め込み
層を含む表面に第２導電型半導体層と、前記第２導電型
半導体層の周囲を取り囲んだ素子分離領域により素子分
離された素子形成領域とを有する半導体装置の製造方法
において、前記素子形成領域から前記素子分離領域に渡
り第１の導体層を形成する工程と、前記第１の導体層上
全面に絶縁膜を形成する工程と、前記第１の導体層と前
記絶縁膜と前記第２導電型半導体層とのエッチングを行
い、前記第１の導体層をパターニングしてベース引き出
し電極を形成すると同時に前記第２導電型半導体層に前
記コレクタ埋め込み層まで達するトレンチを形成する工
程と、前記トレンチ内に第２の側壁絶縁膜を形成する工
程と、前記トレンチに第２の導体層を充填して第１の導
体膜を形成する工程と、前記絶縁膜と前記ベース引き出
し電極とにエミッタ開口部を形成する工程と、前記ベー
ス引き出し電極から前記第２導電型半導体層へ不純物を
拡散して外部ベース領域を形成する工程と、前記エミッ
タ開口部内に第１の側壁絶縁膜を形成する工程と、前記
エミッタ開口部底部に露出した前記外部ベース領域に不
純物をイオン注入して真性ベース領域を形成する工程
と、前記エミッタ開口部内と前記トレンチに充填された
前記第１の導体膜の表面とを含む全面に第３の導体層を
形成する工程と、前記第３の導体層をパターニングして
エミッタ引き出し電極と、前記第１の導体膜とでコレク
タ引き出し電極を構成する第２の導体膜とを形成する工
程と、前記エミッタ引き出し電極から前記真性ベース領
域に不純物を拡散してエミッタ領域を形成する工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項８】 エミッタ引き出し電極と第２の導体膜と
のパタニーング後、全面に高融点金属膜を形成した後熱
処理を行い前記エミッタ引き出し電極と前記第２の導体
膜との表面に金属シリサイド膜を形成する工程を含むこ
とを特徴とする請求項７記載の半導体装置の製造方法。 - 【請求項９】 エミッタ引き出し電極と第２の導体膜と
のパタニーング後、ベース引き出し電極上の絶縁膜を除
去する工程と、全面に高融点金属膜を形成した後熱処理
を行い前記ベース引き出し電極と前記エミッタ引き出し
電極と前記第２の導体膜との表面に金属シリサイド膜を
形成する工程とを含むことを特徴とする請求項７記載の
半導体装置の製造方法。 - 【請求項１０】 第１導電型半導体基板の一主面上に第
２導電型のコレクタ埋め込み層と、前記コレクタ埋め込
み層を含む表面に第２導電型半導体層と、前記第２導電
型半導体層の周囲を取り囲んだ素子分離領域により素子
分離された素子形成領域とを有する半導体装置の製造方
法において、前記素子形成領域から前記素子分離領域に
渡り第１の導体層を形成する工程と、前記第１の導体層
上全面に絶縁膜を形成する工程と、前記第１の導体層と
前記絶縁膜と前記第２導電型半導体層とのエッチングを
行い、前記第１の導体層をパターニングしてベース引き
出し電極を形成すると同時に前記第２導電型半導体層に
前記コレクタ埋め込み層まで達するトレンチを形成する
工程と、前記絶縁膜と前記ベース引き出し電極とにエミ
ッタ開口部を形成する工程と、前記ベース引き出し電極
から前記第２導電型半導体層へ不純物を拡散して外部ベ
ース領域を形成する工程と、前記トレンチ内に第２の側
壁絶縁膜を形成すると同時に前記エミッタ開口部内に第
１の側壁絶縁膜を形成する工程と、前記エミッタ開口部
底部に露出した前記外部ベース領域に不純物をイオン注
入して真性ベース領域を形成する工程と、前記エミッタ
開口部内と前記トレンチ内とを含む全面に第４の導体層
を形成する工程と、前記第４の導体層をパターニングし
てエミッタ引き出し電極とコレクタ引き出し電極とを形
成する工程と、前記エミッタ引き出し電極から前記外部
ベース領域に不純物を拡散してエミッタ領域を形成する
工程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項１１】 エミッタ引き出し電極とコレクタ引き
出し電極とのパターニング後、全面に高融点金属膜を形
成した後熱処理を行い前記エミッタ引き出し電極と前記
コレクタ引き出し電極との表面に金属シリサイド膜を形
成する工程を含むことを特徴とする請求項１０記載の半
導体装置の製造方法。 - 【請求項１２】 エミッタ引き出し電極とコレクタ引き
出し電極とのパターニング後、ベース引き出し電極上の
絶縁膜を除去する工程と、全面に高融点金属膜を形成し
た後熱処理を行い前記ベース引き出し電極と前記エミッ
タ引き出し電極と前記コレクタ引き出し電極との表面に
金属シリサイド膜を形成する工程を含むことを特徴とす
る請求項１０記載の半導体装置の製造方法。 - 【請求項１３】 第４の導体層が、不純物をドープした
ポリシリコン膜であることを特徴とする請求項１０ない
し請求項１２のいずれかに記載の半導体装置の製造方
法。 - 【請求項１４】 第４の導体層が、ノンドープの膜を形
成した後イオン注入により不純物をドープしたポリシリ
コン膜であることを特徴とする請求項１０ないし請求項
１２いずれかに記載の半導体装置の製造方法。 - 【請求項１５】 イオン注入が、上部からのイオン注入
と斜めからの回転イオン注入とであることを特徴とする
請求項１４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15802695A JP3688756B2 (ja) | 1995-06-23 | 1995-06-23 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15802695A JP3688756B2 (ja) | 1995-06-23 | 1995-06-23 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098056A true JPH098056A (ja) | 1997-01-10 |
| JP3688756B2 JP3688756B2 (ja) | 2005-08-31 |
Family
ID=15662658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15802695A Expired - Fee Related JP3688756B2 (ja) | 1995-06-23 | 1995-06-23 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3688756B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0961316A2 (en) * | 1998-05-26 | 1999-12-01 | Nec Corporation | Method of making an integrated vertical bipolar transistor |
| JP2008159675A (ja) * | 2006-12-21 | 2008-07-10 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
-
1995
- 1995-06-23 JP JP15802695A patent/JP3688756B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0961316A2 (en) * | 1998-05-26 | 1999-12-01 | Nec Corporation | Method of making an integrated vertical bipolar transistor |
| EP0961316A3 (en) * | 1998-05-26 | 2003-06-25 | NEC Electronics Corporation | Method of making an integrated vertical bipolar transistor |
| JP2008159675A (ja) * | 2006-12-21 | 2008-07-10 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
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| JP3688756B2 (ja) | 2005-08-31 |
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