JP2807677B2 - 集積回路の製造方法 - Google Patents

集積回路の製造方法

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、バイポーラトランジスタと相補型MOSト
ランジスタを含み、バイポーラトランジスタのエミッタ
接続端とベース接続端ならびにMOSトランジスタのゲー
ト電極の少くとも一部分がドープされた高融点金属ケイ
化物から成る集積回路の製造方法に関するものである。 〔従来の技術〕 この種の集積回路は既に特開昭62−65358号公報に記
載されているが、ケイ化物を使用することによりその製
造に際して必要なイオン注入マスクを減らすことができ
るだけではなく、ベース、エミッタおよびコレクタの接
触形成に際しての金属化ラスタを互に無関係にすること
ができる。上記の公報による集積回路ではｎ型皿形領域
がトランジスタのコレクタを形成し、n+型にドープされ
た領域を覆っている。この領域は深部まで延びたコレク
タ接続端を通してバイポーラトランジスタ区域に接続さ
れる。これによってケイ化物又は多結晶体（ポリシリコ
ンと金属ケイ化物の二重層）を使用することにより利点
と深部に達するコレクタ接続端による利点が併合され、
例えばコレクタ通路抵抗が低減すると同時にラッチアッ
プ耐性が高められる。 〔発明が解決しようとする問題点〕 この発明の目的は、CMOSトランジスタとバイポーラト
ランジスタを含む集積回路に対して多結晶体とケイ化物
を拡散源ならびにエミッタ接続端として使用するこによ
りエミッタ幅の縮小を可能にし、それによって実装密度
を更に高めることである。 更にできるだけ簡単でマスク節約型の工程段により上
記の集積回路を製作することができる製法を提供するこ
ともこの発明の目的である。この製法においては、ｎチ
ャネルとｐチャネルのMOSトランジスタがそのチャネル
導電型に対応してn+型又はp+型にドープされたポリシリ
コンゲートをもって構成され、この変更されたドーピン
グ情況に基き短チャネル特性が改善される。ポリシリコ
ンと金属ケイ化物のドープされた二重層から成るゲート
電極を備えるｐチャネルとｎチャネルMOSトランジスタ
に対するこの種の製法は特願昭61−279518号明細書にお
いて提案されている。 〔問題点を解決するための手段〕 この目的は、特許請求の範囲第１項に記載された構成
により達成される。 この発明の種々の実施態様、特にポリシリコンを局部
酸化し続いて酸化物のエッチングを行いゲートに酸化膜
スペーサを形成させる方法は特許請求の範囲第５項以下
に示されている。この実施態様ではバイポーラトランジ
スタの区域においてのベースとエミッタの接続端の間を
分離する困難なエッチング過程が除かれる。 〔発明の効果〕 特開昭62−65358号公報に提案されている方法に比べ
てこの発明の方法は、特にベースとエミッタの接続端が
同一平面内にありそれによってエミッタ・ベース接続端
の間の間隔が更に縮小され通過抵抗が低減されるという
利点を示す。 〔実施例〕 第１図乃至第17図に示した２つの実施例についてこの
発明による製造過程を更に詳細に説明する。図面中第１
図から第12図までと第13図および第14図には両実施例に
おいて必要な工程段階をまとめて示す。第15図乃至第17
図は特開昭62−65358号公報に記載された方法とこの方
法によって作られたときのnpnトランジスタのベース・
エミッタ複合体の寸法を比較したものである。 第１図： 抵抗率20Ωcmにｐ型ドープされSiO2で覆われ
た（100）面を表面とするシリコン単結晶板１にフォト
レジストマスク４を設けた後アンチモン又はヒ素のイオ
ン注入５を面密度３×1015cm-2、イオンエネルギー80ke
Vで実施して埋込みコレクタ領域３を作る。 第２図： 第１図の構造からSiO2層２を除去した後抵抗
率20Ωcmにp-型ドープされたエピタキシャル層７を厚さ
３μｍに析出させ、厚さ50nmのSiO2層８と厚さ140nmのC
VD窒化シリコン層９から成る二重層で層７を覆う。フォ
トレジスト構造10を通して窒化物層９を構造化した後注
入面密度３×1015cm-2、イオンエネルギー80keVのリン
イオンによるコレクタ深部注入11を実施する。 第３図： 図は所定箇所の窒化物層構造を除去した後注
入面密度２×1012cm-2、イオンエネルギー180keVのリン
イオン注入12によりｎ型皿形領域（第４図に14として示
される）を形成させる情況を示す。ここでは窒化物層構
造部分9aが残されているから注入領域13が形成される。 第４図： ｎ型皿形領域14をマスクするための酸化処理
と同時にリンイオンの拡散即ち領域14とコレクタ接続端
６へのドライブインが行われる。表面には窒化物構造9a
をマスクとしてSiO2層15が形成される。この1150℃の熱
処理によりコレクタ接続端６は約３μｍの深さまで基板
１内に押し進められ、確実に埋込みコレクタ領域３に達
する。 第５図： 窒化シリコン構造9aの除去後SiO2層15をマス
クとし、面密度８×1011cm-2、イオンエネルギー60keV
の全面的ホウ素イオン深部注入16によりｎチャネルトラ
ンジスタの二重チャネルイオン注入の第１深部注入が実
施される。これによってチャネルの下にｐ型ドープ区域
17が作られる。 第６図： 熱酸化SiO2層（厚さ50nm）と析出した窒化シ
リコン層（厚さ140nm）の二重層（18,19）が形成され、
窒化シリコン層19はフォトレジスト構造20をマスクとし
て後に続く局部酸化（LOCOS）に際してのマスクとして
の構造化が行われる。 第７図： ｎチャネル領域にフィールドドーピングを行
うためあらためてフォトレジスト構造21を設けた後面密
度1.2×1013cm-2、イオンエネルギー25keVのホウ素イオ
ン注入22が実施され、ｐ型ドープ区域23が作られる。 第８図： 基板１内の能動トランジスタ領域間の分離に
必要なフィールド酸化膜24がフォトレジスト構造21の除
去後窒化シリコン構造19を使用する局部酸化によりSiO2
層18上に厚さ850nmに形成される。以後両方の酸化物層
を合せて24とする。 第９図： 窒化シリコン構造19の除去後ゲート酸化処理
により厚さ25nmのゲート酸化膜25が形成されるエミッタ
接続とゲートの材料としてポリシリコンを使用する必要
がある場合には、高いチャネルドーピングのためこの箇
所にホウ素イオンを使用する浅いチャネルイオン注入を
行うことが推奨される。この浅いイオン注入は面密度２
×1011cm-2、イオンエネルギー25keVをもって実施し、
深いイオン注入はMOSトランジスタのｐチャネル領域だ
けに面密度８×1011cm-2、イオンエネルギー60keVをも
って実施する。これによってバイポーラトランジスタの
ベース内にチャネル領域26と27およびｐ型領域28が形成
される。 第10図： フォトレジストマスク30を設けた後面密度10
×1013cm-2、イオンエネルギー80keVのホウ素イオン注
入によりバイポーラトランジスタのベース領域に対する
イオン注入29が実施され、ｐ型にドープされたベース領
域31が形成される。ベース領域28,31の区域でゲート酸
化膜25が除去される。ここまでの製造過程は特開昭62−
65358号公報の第１図乃至第10図に示されている工程段
階に一致する。 第11図： フォトレジスト構造30の除去後ポリシリコン
層32とケイ化タンタル層33から成る二重層を全面析出さ
せ、これにゲート電極35,36およびベース接続端とエミ
ッタ接続端の構造をフォトレジスト技術によって作るこ
とによりMOSトランジスタB,Cのゲート電極（35,36）と
バイポーラトランジスタＡのベースとエミッタの接続端
（37,38）が作られる。二重層（32,33）の代りにケイ化
タンタルの単純層を使用することも可能である。 第12図： 例えばテトラエチル・オルト・ケイ酸塩の熱
分解により酸化物層を全面析出させ、これを戻しエッチ
ングすることによりゲート構造35,36ならびにエミッタ
とベースの接続端構造37,38に対してスペーサと呼ばれ
る側面絶縁分離層39が作られる。続いてｎチャネルトラ
ンジスタＢのソース・ドレン領域40の形成と同時にバイ
ポーラトランジスタＡのエミッタ接続端38とゲート電極
35のドーピングが面密度８×1015cm-2、イオンエネルギ
ー80keVのリンイオン注入によって実現する。その際ｐ
チャネルトランジスタ区域およびエミッタ接続端区域38
を除くバイポーラトランジスタ区域はフォトレジスト層
でマスクされる。この過程は図面に示されていない。 同様にしてｐチャネルトランジスタＣのソース・ドレ
イン領域41の形成とバイポーラトランジスタＡのベース
接続端37とゲート電極36のｐ型ドーピングが面密度４×
1015cm-2、イオンエネルギー40keVのホウ素イオン注入
によって同時に行われる。その際ｎチャネルトランジス
タ区域ＢとバイポーラトランジスタＡのエミッタ接続端
38はフォトレジストマスクで覆われる。エミッタとベー
スの接続端（37,38）の間隔はスペーサ酸化膜39によっ
て定められる。 エミッタとベースの接続端から領域42,43への拡散が
行われた後は接触孔の形成、金属化および表面安定化等
の公知技術により集積回路が完成する。 第12図の下に記入されているA,B,Cはそれぞれバイポ
ーラトランジスタ区域、ｎチャネルトランジスタ区域、
ｐチャネルトランジスタ区域を表わす。 この発明の一実施例では抵抗率0.02Ωcmにｐ型ドープ
された基板が使用され、第１図に示された埋込み形コレ
クタ形成用のイオン注入を省略することができる。又出
発材料の抵抗率が20Ωcmのときは第１図のイオン注入を
省略し、更に第３図に示されているエピタキシャル層を
除くことができる。埋込み形コレクタを除くことにより
製造工程が簡略化される。 第１図乃至第12図、特に第11図と第12図に示されてい
る実施例と異る別の実施形態も可能である。この場合第
11図において述べた二重層（32,33）に代ってエミッタ
とベースの接続端（37,38）ならびにゲート電極（35,3
6）の形成のためポリシリコン層を設けこれを局部的に
酸化し、スペーサ形成のため異方性酸化膜エッチングを
実施する。それによりゲートでは酸化膜スペーサが形成
され、バイポーラトランジスタ区域ではベースとエミッ
タの接続端間を分離するための単結晶シリコン上のポリ
シリコンの困難なエッチング過程が除かれる。これらの
過程は第13図と第14図に示されている。 第13図： ここでは既に第１図乃至第10図について述べ
られている第１実施例の総ての工程段階が終了してい
る。それに続いてSiO2層44と窒化シリコン層45から成る
二重層が全面的に設けられ、それを含む三重層（32,44,
45）がフォトレジスト技術と窒化物と二酸化シリコンの
エッチングによってゲート電極35,36およびエミッタと
ベースの接続端37,38に対応して構造化される。ポリシ
リコンの酸化により酸化層46が形成される。 第14図： 続いてSiO2層46の異方性エッチングによりス
ペーサ47が作られるが、このスペーサは第12図のスペー
サ39に対して逆形である。窒化シリコンマシク45を除去
してゲート電極35,36上およびエミッタ接続端38とベー
ス接続端37上へのケイ化タンタル層33の選択的析出が実
施される。以後の過程は第12図の場合と同様に実施さ
れ、各部分には同じ番号が付けられている。 第15図、第16図および第17図には特開昭62−656358号
公報記載の方法によって作られた自己整合形ではない従
来のnpnトランジスタ（第15図、ただし接続端は２つの
平面に設けられている＝第16図）とこの発明の方法によ
って作られたバイポーラトランジスタ（第17図）とにつ
いてベース・エミッタ複合体の寸法比較を示す。文字
“b"は最小ベース幅を表わす。ドーピングの種類と強度
はｐ、ｎ、p+、n+で示される。“SiO2"は絶縁分離酸化
膜であり、“B"と“E"はベースとエミッタを表わす。
【図面の簡単な説明】 第１図乃至第12図と第13図および第14図にはこの発明の
２種類の実施例の重要な工程段階をまとめて示し、第15
図乃至第17図には公知方法とこの発明の方法によって作
られたnpnトランジスタのベース・エミッタ複合体の寸
法比較を示す。 Ａ……バイポーラトランジスタ、B,C……相補型MOSトラ
ンジスタ、１……基板、２……SiO2層、３……埋込み領
域、４……フォトレジストマスク、６……コレクタ接続
端、７……エピタキシャル層、８……酸化シリコン層、
９……窒化シリコン層、35,36……ゲート電極、37,38…
…エミッタ接続端、40,41……ソース・ドレン領域。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−110457（ＪＰ，Ａ) 特開 昭59−117150（ＪＰ，Ａ) 特開 昭61−136255（ＪＰ，Ａ) 特開 昭60−58644（ＪＰ，Ａ) 特開 昭60−45065（ＪＰ，Ａ) 特開 昭60−140873（ＪＰ，Ａ) 特開 昭58−2068（ＪＰ，Ａ) 特開 昭55−153373（ＪＰ，Ａ)

Claims (1)

  1. (57)【特許請求の範囲】 １．少なくとも１つのバイポーラトランジスタ（Ａ）、
    ｎチャネルMOSトランジスタ（Ｂ）およびこれに対して
    相補性のｐチャネルMOSトランジスタ（Ｃ）を共通の基
    板上に含む回路の製造方法であって、バイポーラトラン
    ジスタのエミッタ接続端およびベース接続端並びにMOS
    トランジスタのゲート電極は、少なくとも部分的に高融
    点金属のドープされたケイ化物から成るようになったも
    のにおいて、次の工程段階： （ａ） 基板（１）の表面上に全面的に少なくとも２つ
    の高融点金属の以下の（ｃ）、（ｄ）工程においてドー
    プされるケイ化物を含む層（33）が形成され、 （ｂ） 適当なマスキングの後、前記層（33）は、これ
    からバイポーラトランジスタ（Ａ）に対するベース接続
    端（37）およびエミッタ接続端（38）およびｎチャネル
    MOSトランジスタ（Ｂ）に対するゲート電極（35）およ
    びｐチャネルMOSトランジスタ（Ｃ）に対するゲート電
    極（36）が形成され、 （ｃ） ｐチャネルMOSトランジスタのソースおよびド
    レイン領域（41）並びにゲート電極（36）およびバイポ
    ーラトランジスタのベース接続端（37）を覆う別のマス
    キングの後、ｎドープイオンの注入および拡散が行わ
    れ、その際ｎチャネルMOSトランジスタのソースおよび
    ドレイン領域（40）並びにゲート電極（35）およびバイ
    ポーラトランジスタのエミッタ領域（43）およびエミッ
    タ接続端（38）がｎドープされ、 （ｄ） ｎチャネルMOSトランジスタのソースおよびド
    レイン領域（40）並びにゲート電極（35）およびバイポ
    ーラトランジスタのエミッタ接続端（38）を覆う別のマ
    スキングの後、ｐドープイオンの注入および拡散が行わ
    れ、その際ｐチャネルMOSトランジスタのソースおよび
    ドレイン領域（41）並びにゲート電極（36）およびバイ
    ポーラトランジスタのベース接続端（37）がｐドープさ
    れる、 によることを特徴とする集積回路の製造方法。 ２．ベースとエミッタの接続端（37、38）ならびにゲー
    ト電極（35、36）がポリシリコンとケイ化タンタルの二
    重層（32、33）であることを特徴とする特許請求の範囲
    第１項記載の方法。 ３．ベースとエミッタの接続端（37、38）ならびにゲー
    ト電極（35、36）がスペーサ酸化膜と呼ばれる側面絶縁
    分離層（39、47）を備えていることを特徴とする特許請
    求の範囲第１項または第２項記載の方法。 ４．次の工程段階； （ａ） 酸化シリコン（８）と窒化シリコン（９）から
    成る絶縁分離二重層を全面的に形成させる； （ｂ） 予め窒化シリコン層（９）をフォトリソグラフ
    ィ（10）により構造化した後、ｎ型ドーパントの深部注
    入（11）により深部に達するコレクタ接続端（６）の区
    域を画定する； （ｃ） 所定箇所の窒化シリコン構造を溶解除去した
    後、ｎ型ドーパントのイオン注入（12）により基板
    （１）内にｎ型皿形領域（13）を作る； （ｄ） 注入されたｎ型ドーパントイオンを基板（１）
    内部に向って拡散させ、同時にｎ型皿形領域（13）内の
    表面を酸化する； （ｅ） 窒化シリコン構造を除去した後、酸化層（15）
    をマスクとしてホウ素イオンの深部注入（16）によりｎ
    チャネルトランジスタ（Ｂ）のチャネル領域（17）の表
    面から遠い区域を作る； （ｆ） 酸化シリコン（18）と窒化シリコン（19）から
    成る二重層を形成させ、続いて行われる局部酸化（LOCO
    S）のために窒化シリコン層（19）に構造を作る； （ｇ） 余分の区域をフォトレジストマスク（21）で覆
    った後、ｎチャネルトランジスタのフィールド酸化膜区
    域（23）をドープするホウ素イオン注入（22）を実施す
    る； （ｈ） フォトレジストマスク（21）を除去した後、窒
    化シリコン層（19）を酸化マスクとして局部酸化により
    基板（１）内の能動トランジスタ区域（Ａ、Ｂ、Ｃ）の
    分離に必要なフィールド酸化膜（24）を形成させる； （ｉ） 窒化シリコン層（19）を除去した後、全面酸化
    によりゲート酸化膜（25）を形成させる； （ｊ） 全面に平坦なホウ素イオン注入とリンイオン注
    入を行ってｎチャネルとｐチャネルのMOSトランジスタ
    のチャネル領域（26、27）をドープする； （ｋ） 余分の区域をフォトレジストマスク（30）で覆
    った後、ホウ素イオン注入（29）によりバイポーラトラ
    ンジスタ区域（Ａ）にベース領域（31）を形成させる； （ｌ） ベース領域（31）内のゲート酸化膜（25）を除
    去する； （ｍ）金属ケイ化物層（33）又はポリシリコン（32）と
    金属ケイ化物（33）の二重層を全面的に析出させる； （ｎ） 金属ケイ化物層（33）又は二重層（32、33）に
    構造を作り、MOSトランジスタ（Ｂ、Ｃ）のゲート電極
    （35、36）とバイポーラトランジスタ（Ａ）のベースと
    エミッタの接続端（37、38）を形成させる； （ｏ） 気相からの酸化物全面析出と戻しエッチングに
    より側面絶縁分離層（39）を作る； （ｐ） ｎチャネルトランジスタ区域（Ｂ）とバイポー
    ラトランジスタ区域（Ａ）の中のｎ型エミッタ領域（4
    3）とコレクタ接続領域を除く残りの部分を予めフォト
    レジストマスクで覆い、リンイオン注入によりｎチャネ
    ルトランジスタ（Ｂ）のソース・ドレイン領域（40）の
    形成とバイポーラトランジスタ（Ａ）のコレクタとエミ
    ッタの接続端（38）ならびにｎチャネルトランジスタ
    （Ｂ）のゲート電極（35）のｎ型ドーピングを同時に実
    施する； （ｑ） ｐチャネルトランジスタ区域（Ｃ）とバイポー
    ラトランジスタ区域（Ａ）の中のｐ型ベース領域（37）
    を除く残りの部分を予めフォトレジストマスク（44）で
    覆い、ホウ素イオン注入によりｐチャネルトランジスタ
    （Ｃ）のソース・ドレイン領域（41）の形成とバイポー
    ラトランジスタ（Ａ）のベース接続端（37）ならびにｐ
    チャネルトランジスタ（Ｃ）のゲート電極（36）のｐ型
    ドーピングを同時に実施する； （ｒ） ベースとエミッタの接続端（37、38）に対する
    拡散のための高温処理を実施する； （ｓ） 中間酸化膜となる酸化シリコン層を気相から全
    面的に析出させる； （ｔ） 接触孔区域の露出、接続電極形成のための金属
    化および表面安定化を公知方法により実施する； によることを特徴とする特許請求の範囲第１項ないし第
    ３項のいずれか１項に記載の方法。 ５．前記余分の区域を予めマスク（４）で覆った後、全
    面的な絶縁分離二重層（８、９）の形成の前に、基板
    （１）内にｎ型ドーパントイオンの注入により、n+型ド
    ープ埋込み領域（３）を形成させ、さらに基板（１）上
    にｐ型ドープエピタキシャル層（７）を形成させること
    を特徴とする特許請求の範囲第４項記載の方法。 ６．工程段階（ｍ）、（ｎ）および（ｏ）の代りに次の
    工程段階； （m1） ポリシリコン層（32）、SiO2層（44）および窒
    化シリコン層（45）の層列を析出させる； （n1） ゲート電極（35、36）ならびにベースとエミッ
    タの接続端（37、38）の形成のための窒化シリコン層
    （45）の構造化とこの窒化シリコン層構造をマスクとす
    るポリシリコン層（32）の酸化処理を実施する； （o1） スペーサ酸化膜（47）を作る異方性酸化物層エ
    ッチングならびにゲート電極（35、36）とベース接続端
    （37）とエミッタ接続端（38）上への選択的なケイ化物
    析出を実施する； が採用されることを特徴とする特許請求の範囲第４項ま
    たは第５項記載の方法。 ７．（100）面を表面とし抵抗率20Ωcmにｐ型ドープさ
    れたシリコン基板（１）が使用されることを特徴とする
    特許請求の範囲第４項ないし第６項のいずれか１項に記
    載の方法。 ８．（100）面を表面とし抵抗率002Ωcmにｐ型ドープさ
    れたシリコン基板（１）が使用されることを特徴とする
    特許請求の範囲第４項ないし第６項のいずれか１項に記
    載の方法。 ９．ｐ型ドープエピタキシャル層（７）の抵抗率が20Ω
    cmに、その厚さが約３μｍに設定されることを特徴とす
    る特許請求の範囲第５項ないし第８項のいずれか１項に
    記載の方法。 １０．工程段階（ｏ）における側面絶縁分離層（39、4
    7）の形成がテトラエチル・オルト・ケイ酸塩の熱分解
    によることを特徴とする特許請求の範囲第４項ないし第
    ９項のいずれか１項に記載方法。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01202856A (ja) * 1988-02-09 1989-08-15 Matsushita Electron Corp 半導体集積回路の製造方法
US5336911A (en) * 1988-05-10 1994-08-09 Seiko Epson Corporation Semiconductor device
US4943536A (en) * 1988-05-31 1990-07-24 Texas Instruments, Incorporated Transistor isolation
JPH025463A (ja) * 1988-06-24 1990-01-10 Hitachi Ltd 半導体集積回路装置及びその製造方法
US5318917A (en) * 1988-11-04 1994-06-07 Matsushita Electric Industrial Co., Ltd. Method of fabricating semiconductor device
US5256582A (en) * 1989-02-10 1993-10-26 Texas Instruments Incorporated Method of forming complementary bipolar and MOS transistor having power and logic structures on the same integrated circuit substrate
GB2233492A (en) * 1989-06-16 1991-01-09 Philips Nv A method of manufacturing a semiconductor bimos device
US5288651A (en) * 1989-11-09 1994-02-22 Kabushiki Kaisha Toshiba Method of making semiconductor integrated circuit device including bipolar transistors, MOS FETs and CCD
JPH03152939A (ja) * 1989-11-09 1991-06-28 Toshiba Corp 半導体集積回路装置
JPH03198371A (ja) * 1989-12-27 1991-08-29 Oki Electric Ind Co Ltd 半導体装置の製造方法
US5290714A (en) * 1990-01-12 1994-03-01 Hitachi, Ltd. Method of forming semiconductor device including a CMOS structure having double-doped channel regions
KR930008018B1 (ko) * 1991-06-27 1993-08-25 삼성전자 주식회사 바이씨모스장치 및 그 제조방법
US6249030B1 (en) * 1992-12-07 2001-06-19 Hyundai Electronics Industries Co., Ltd. BI-CMOS integrated circuit
DE4308958A1 (de) * 1993-03-21 1994-09-22 Prema Paezisionselektronik Gmb Verfahren zur Herstellung von Bipolartransistoren
US5652183A (en) * 1994-01-18 1997-07-29 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device containing excessive silicon in metal silicide film
US5455189A (en) * 1994-02-28 1995-10-03 National Semiconductor Corporation Method of forming BICMOS structures
US5439833A (en) * 1994-03-15 1995-08-08 National Semiconductor Corp. Method of making truly complementary and self-aligned bipolar and CMOS transistor structures with minimized base and gate resistances and parasitic capacitance
KR0141165B1 (ko) * 1995-03-08 1998-07-15 김광호 반도체장치의 트랜지스터 제조방법
JPH09306924A (ja) * 1996-03-15 1997-11-28 Toshiba Corp 半導体装置の製造方法
JP3321553B2 (ja) * 1997-10-08 2002-09-03 松下電器産業株式会社 Ｂｉ−ＣＭＯＳ集積回路装置の製造方法
JP6070333B2 (ja) * 2013-03-25 2017-02-01 セイコーエプソン株式会社 半導体装置の製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4074304A (en) * 1974-10-04 1978-02-14 Nippon Electric Company, Ltd. Semiconductor device having a miniature junction area and process for fabricating same
CH618633A5 (ja) * 1978-02-07 1980-08-15 Hermes Precisa International
DE3211761A1 (de) * 1982-03-30 1983-10-06 Siemens Ag Verfahren zum herstellen von integrierten mos-feldeffekttransistorschaltungen in siliziumgate-technologie mit silizid beschichteten diffusionsgebieten als niederohmige leiterbahnen
DE3230077A1 (de) * 1982-08-12 1984-02-16 Siemens AG, 1000 Berlin und 8000 München Integrierte bipolar- und mos-transistoren enthaltende halbleiterschaltung auf einem chip und verfahren zu ihrer herstellung
JPS5955052A (ja) * 1982-09-24 1984-03-29 Hitachi Ltd 半導体集積回路装置の製造方法
US4521952A (en) * 1982-12-02 1985-06-11 International Business Machines Corporation Method of making integrated circuits using metal silicide contacts
JPS59117150A (ja) * 1982-12-24 1984-07-06 Hitachi Ltd 半導体集積回路装置とその製造法
US4554572A (en) * 1983-06-17 1985-11-19 Texas Instruments Incorporated Self-aligned stacked CMOS
FR2549293B1 (fr) * 1983-07-13 1986-10-10 Silicium Semiconducteur Ssc Transistor bipolaire haute frequence et son procede de fabrication
US4546536A (en) * 1983-08-04 1985-10-15 International Business Machines Corporation Fabrication methods for high performance lateral bipolar transistors
JPS6058644A (ja) * 1983-09-12 1985-04-04 Toshiba Corp 半導体装置
JPS6080267A (ja) * 1983-10-07 1985-05-08 Toshiba Corp 半導体集積回路装置の製造方法
FR2555365B1 (fr) * 1983-11-22 1986-08-29 Efcis Procede de fabrication de circuit integre avec connexions de siliciure de tantale et circuit integre realise selon ce procede
JPS61110457A (ja) * 1984-11-05 1986-05-28 Nec Corp 半導体装置
JPH0666425B2 (ja) * 1984-12-07 1994-08-24 日本電信電話株式会社 複合型半導体装置
EP0219641B1 (de) * 1985-09-13 1991-01-09 Siemens Aktiengesellschaft Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung
US4929992A (en) * 1985-09-18 1990-05-29 Advanced Micro Devices, Inc. MOS transistor construction with self aligned silicided contacts to gate, source, and drain regions
JPH0628296B2 (ja) * 1985-10-17 1994-04-13 日本電気株式会社 半導体装置の製造方法
US4764482A (en) * 1986-11-21 1988-08-16 General Electric Company Method of fabricating an integrated circuit containing bipolar and MOS transistors

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