DE4308958A1 - Verfahren zur Herstellung von Bipolartransistoren - Google Patents
Verfahren zur Herstellung von BipolartransistorenInfo
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Description
Eine kurze Übersicht über die vielfältigen Herstellungsmöglichkeiten von Bipolartransistoren
ist in dem Zeitschriftenartikel "Advances in Bipolar VLSI" von George R. Wilson in Procee
dings of the IEEE, Vol. 78, No. 11, 1990, S. 1707-1719, angegeben.
Die ursprüngliche p-n-isolierte Bipolar/Technologie beruht auf der Oxidation der Silizium-
Oberfläche, der einfachen P-N-Isolation eine epitaxialen Schicht und der Diffusion von
Dotierstoffen aus gasförmigen Quellen.
Trotz vieler technologischer Fortschritte wurde diese Herstellungstechnologie sehr lange Zeit
genutzt und wird z. T. heute noch verwendet.
Moderne Bipolartechnologien nutzen heute neue technologische Teilschritte, die z. T. für
MOS-Technologien entwickelt wurden. Als Beispiele sind zu nennen: Ionenimplantation,
Plasma-Ätzen, lokale Oxidation von Silizium (LOCOS) und der Einsatz von polykristallinem
Silizium.
Da Epitaxieprozesse kostenintensiv sind, wird versucht, diesen technologischen Teilschritt
durch andere geeignete Methoden zu ersetzen. Der Ausweg heißt Herstellung des Kollektor
gebietes (buried collector) mittels Ionenimplantation mit hoher Beschleunigungsenergie. Ein
solcher Bipolarprozeß markiert den neusten Stand der Technik und soll deshalb kurz
beschrieben werden:
In einem ersten Prozeßschritt werden in einem p-dotierten Halbleitersubstrat die N-Wannen
realisiert, die später die Transistorstrukturen beinhalten sollen. Um gute Transistorparameter
zu erzielen, muß die Dotierung (Fremdatome pro cm-3) in der Tiefe der N-Wanne größer sein
als an der Halbleiteroberfläche, weswegen mit einer sehr großen Implantationsenergie gear
beitet werden muß. Damit das gewünschte Dotierungsprofil erhalten wird, müssen mehrere
Implantationsschritte ausgeführt werden. Zum Beispiel wird in der ersten Stufe eine Implanta
tion mit Phosphor-Ionen ausgeführt für die Erzeugung einer hoch dotierten vergrabenen
Schicht (Sub-Kollektor) mit einer maximalen Dotierungskonzentration von 1018 cm-3 in einer
Tiefe von ca. 4 µm. Anschließend erfolgen noch zwei Implantationen im Energiebereich zwi
schen 0,6 MeV und 1,8 MeV wodurch zwischen Halbleiteroberfläche und Sub-Kollektor eine
relativ homogene Dotierungskonzentration von 1016 cm-3 eingestellt wird. Die drei vorge
nannten Implantationen werden durch eine einzige strukturierte Maskierungsschicht einge
bracht, die ausreichend dick sein muß, um die hochenergetischen Ionen wirklich
abzuschirmen (z. B. 5 µm dickes Aluminium). Danach wird die Implantationsmaske entfernt
und es werden die aus konventionellen Bipolar- oder BiCMOS-Prozessen bekannten Prozeß
schritte ausgeführt.
Im Falle eines BiCMOS-Prozesses würden anschließend mit einer weiteren Maske die aktiven
Gebiete durch den LOCOS-Prozeß (Lokale Oxidation) festgelegt. Danach wird ebenfalls über
eine Maske eine Basisschicht als P-Dotierung mittlerer Konzentration implantiert. Mit zwei
weiteren Maskierungsprozessen wird eine p⁺-Dotierung für den Basis-Kontakt eingebracht
und eine n⁺-Dotierung für den Emitter.
Nach dem Abscheiden eines Zwischenisolators werden Kontaktfenster freigeätzt und es wird
eine Metallisierung aufgebracht, womit die elektrischen Verbindungen zwischen den
Anschlüssen Emitter, Basis und Kollektor hergestellt werden.
Trotz des Einsatzes der Ionenimplantation ist dieser Bipolarprozeß noch sehr aufwendig, da
viele Maskenschritte notwendig sind, die zudem zueinander sehr genau justiert werden müs
sen. Eine Aufzählung der mindestens notwendigen Bearbeitungsstufen (auf die p⁺-Implanta
tion für den Basisanschluß kann u. U. verzichtet werden) ergibt im Minimum sechs
Maskenschritte:
- 1) Implantation der N-Wannen,
- 2) Implantation der Basis,
- 3) Implantation des Emitters,
- 4) Öffnen der Kontaktlöcher,
- 5) Metallisierung,
- 6) Passivierung.
Als besonderer Nachteil der genannten Prozesse muß genannt werden, daß die einzelnen Mas
kierungsebenen gewisse Justagetoleranzen zueinander besitzen. Diese Justagetoleranzen füh
ren dazu, daß die Parameter der Transistoren auf einer Silizium-Scheibe und auch zwischen
verschiedenen Scheiben schwanken. Die Justagetoleranzen führen weiterhin dazu, daß auf der
Silizium-Scheibe mehr Fläche pro Transistor beansprucht wird, da bei der Konstruktion der
Transistoren die Justagetoleranzen berücksichtigt werden müssen und entsprechende Aus
gleichsflächen vorgesehen werden müssen. Die Ausgleichsflächen bringen vergrößerte parasi
täre Elemente mit sich, die sich negativ auf die Leistungsfähigkeit der Schaltungen auswirken.
Der in Anspruch 1 angebenen Erfindung liegt das Problem zugrunde, die Silizium-Fläche pro
Transistor zu vermindern und die parasitären Elemente zu verkleinern und die Maskenzahl bei
der Herstellung zu verringern.
Das im folgenden beschriebene Herstellungsverfahren ist nicht nur für die Herstellung von
Bipolartransistoren geeignet. Obwohl sich die nachfolgenden Ausführungsbeispiele aus
schließlich auf derartige Strukturen beschränken, können in ähnlicher Weise z. B. auch MOS-
Strukturen hergestellt werden.
Ein mit der Erfindung erzielter Vorteil besteht darin, daß die Feinposition wenigstens zweier
Gebiete eines Bipolartransistors statt durch mehrere Masken nur durch eine einzige Maske
bestimmt wird. Über die Maske für die Positionierung des Basisanschlußgebietes bzw. der
äußeren Basis wird zusätzlich mindestens die Feinposition des Kollektorgebietes, in einer
vorteilhaften Ausgestaltung aber ebenso der inneren Basis und des Emitters sowie der Kon
taktregion festgelegt.
Vorteilhafte Ausgestaltungen der Erfindung sind in den Ansprüchen 2 bis 15 angegeben.
Zwei Ausführungsbeispiele sind in den Zeichnungen dargestellt und werden in folgenden
näher beschrieben.
Es zeigen:
Fig. 1: Die Draufsicht auf einen nach dem erfindungsgemäßen Verfahren hergestellten Bipo
lartransistor (erstes Ausführungsbeispiel),
Fig. 2: einen Querschnitt dieses Transistors nach der in Fig. 1 gezeigten Schnittlinie A-A
(erstes Ausführungsbeispiel),
Fig. 3: (a) bis (e) verschiedene Stufen bei der Herstellung des in den vorstehenden Figuren
gezeigten Bipolartransistors (erstes Ausführungsbeispiel),
Fig. 4: die Draufsicht auf einen Bipolartransistor mit zwei Emittern (erstes Ausführungsbei
spiel).
Fig. 5: Die Draufsicht auf einen nach dem erfindungsgemäßen Verfahren hergestellten Bipo
lartransistor (zweites Ausführungsbeispiel),
Fig. 6: einen Querschnitt dieses Transistors nach der in Fig. 5: gezeigten Schnittlinie A-A
(zweites Ausführungsbeispiel),
Fig. 7: (a) bis (e) verschiedene Stufen bei der Herstellung des in den vorstehenden Figuren
gezeigten Bipolartransistors (zweites Ausführungsbeispiel),
Fig. 8: einen Querschnitt eines Bipolartransistors mit niederohmig angeschlossenem Subkol
lektor mittels Schachtimplantation (zweites Ausführungsbeispiel),
Fig. 9: die Draufsicht auf einen Bipolartransistor mit mehreren Emittern und Basisanschlüs
sen (zweites Ausführungsbeispiel).
Der in Fig. 1 und 2 dargestellte Bipolartransistor besteht aus einem Halbleitergrundsubstrat 1
aus monokristallinem Siliziummaterial, das eine schwache p-Dotierung aufweist (NA = 1015
cm-3). In diesem Halbleitergrundsubstrat 1 befindet sich eine N-Wanne 2, die eine Dotierung
vom N-Typ aufweist, wobei im unteren Teil eine hohe Dotierungskonzentration vorhanden ist
(NDU 1018cm-3) und im oberen Teil eine niedrige Dotierungskonzentration (NDO ≅ 1016
cm-3, retrograde Wanne). Die N-Wanne 2 bildet den Kollektor des Bipolartransistors aus.
Innerhalb der N-Wanne 2 ist ein ringförmiges Basisanschlußgebiet 3 vorgesehen, das p⁺
dotiert ist und das unter einer Oxidschicht 4 vergraben ist.
Im Inneren der der Ringes aus Basisanschlußgebiet 3 ist der Emitter 5 und die darunter lie
gende Basis 6 angeordnet.
Der Emitter 5 weist eine n⁺-Dotierung auf (NDE ° 1020 cm-3) und die Basis weist eine P-
Dotierung auf (NAB ≅ 1017 cm-3). Innerhalb des Basisanschlußgebietes 3 ist der Basisan
schluß 7 untergebracht.
Auf der Oberfläche des Halbleitergrundsubstrates 1 und über den genannten Strukturen befin
det sich eine Isolatorschicht 8, die der Isolation der einzelnen Halbleitergebiete zur darüber
liegenden Metallisierung dient. Die Isolatorschicht 8 ist ca. 800 nm dick und ist nur an den
Stellen durch Kontaktfenster 9 a, b, c unterbrochen, an denen die Anschlüsse zu dem Bauele
ment hergestellt werden. Mit der Metallisierung (Aluminium) werden die Verbindungen zwi
schen den Bauelementen auf einem Chip hergestellt. In Fig. 1 und 2 sind die Anschlüsse
Kollektoranschluß 10, Emitteranschluß 11 und Basisanschluß 12 dargestellt.
Für die Kontaktierung des Kollektors ist am Rande der N-Wanne 2 eine n⁺-Schicht 13 vorge
sehen, deren Dotierung der des Emitters 5 entspricht.
Für die Herstellung des Bipolartransistors wird zuerst ein Halbleitergrundsubstrat 1 vorgese
hen, das eine schwache p-Dotierung aufweist. Darauf wird eine Schichtenfolge aufgebracht
mit einem Oxidationsschutz-Schichtsystem bestehend aus einer Si3N4-Schicht 21(30 nm),
einer Poly-Silizium-Schicht 22 (30 nm) und einem Abschirm-Schichtsystem, bestehend aus
einer SiO2- Schicht 23 (750 nm), einer Aluminium-Schicht 24 (4,5 µm) und einer WTi-
Schicht 25 (200 nm) (Fig. 3a).
In einem ersten Maskenschritt mit den bekannten fotolithografischen Verfahren wird ein ring
förmiges Gebiet aus der Schichtenfolge WTi, Aluminium, SiO2, Poly-Silizium bis zu der
Si3N4-Schicht 21 herausgeätzt (Plasma-Ätzverfahren) (Fig. 3b).
Danach erfolgt durch die freigeätzten Gebiete und durch die verbleibende Si3N4-Schicht 21
eine Implantation von Bor für das zu bildende Basisanschlußgebiet 3. Darauf folgend wird
eine Unterätzung der SiO2-Schicht 23 und der Alu-Schicht 24 durch Naß-Ätzverfahren vorge
nommen, wobei die inselförmigen eingeschlossenen inneren Strukturen aus Aluminium und
WTi vollständig frei geätzt und entfernt werden. Es ist dabei angebracht, die Silizium-Scheibe
beim Ätzvorgang mit der Oberfläche nach unten zu haltern. Beim Layout ist zu beachten, daß
bei der Transistorenkonstruktion die inneren Strukturen nur mit einer geringen Breite (wenige
µm) entworfen werden dürfen, so daß diese Strukturen mit Sicherheit vollständig unterätzt
werden können. In die nun vergrößerte und nicht mehr ringförmige Öffnung im Abschirm-
Schichtsystem wird Bor implantiert, womit die Basis 6 ausgebildet wird. Anschließend wird
mittels Hochenergieimplantation von Phosphor eine N-Wanne 2 eingeschossen, bei welcher
der Subkollektor im Randbereich in folge der Bremswirkung durch die verbliebene WTi-
Schicht 25 eine geringere Tiefe aufweist. Für eine optimale Wannengestaltung ist es ange
bracht, die Phosphor-Implantation in mehreren Stufen mit unterschiedlichen Implantations
energien von z. B. 0,7 MeV, 1,5 MeV, 6 MeV durchzuführen.
Im nächsten Schritt (Fig. 3d) wird die Aluminiumschicht und die WTi-Schicht vollständig
entfernt (Naßätzprozesse), so daß nur noch die schon strukturierte Poly-Silizium-Schicht 22,
die Si3N4-Schicht 21 und die SiO2-Schicht 23 auf der Silizium-Oberfläche verbleiben.
Danach wird die strukturierte Poly-Silizium-Schicht 22 oxydiert und mit der so entstandenen
Poly-Oxyd-Schicht als Maske wird die Si3N4-Schicht 21 strukturiert (Naßätzverfahren).
Nach dem Entfernen des Poly-Oxydes (kurzer Naßätzprozeß, bei dem die SiO2-Schicht 23
nicht entfernt wird) wird eine thermische Oxidation durchgeführt, wobei die nun strukturierte
Si3N4-Schicht 21 als lokale Oxidations-Schutzschicht fungiert (LOCOS-Prozeß) (Fig. 3 d).
Es entsteht eine lokal begrenzte Oxidschicht 4, die genau über den Basisanschlußgebieten 3
positioniert ist, worauf mittels CVD-Verfahren eine ca. 0,6 mm starke weitere Oxidschicht 8
abgeschieden wird. Nach Öffnung der Kontaktfenster 10a, 11 und 11a und Ätzen der Kontakt
fenster 12a bis zur Oxidschicht 4 erfolgt die Implantation des Emitters 5 und der n⁺-Schicht
13 für den Kollektorkontakt in einem Prozeßschritt. Die Position dieser n⁺-Gebiete wird dabei
durch die Lage der Kontaktfenster bestimmt, wobei keine Dotierung des Basiskontaktes
erfolgt, da diese Oxidschicht 4 mit ihrer Dicke von ca. 400 nm nicht von den Dotierionen
durchdrungen werden kann.
Nach der Implantation der Gebiete 5 und 13 werden mittels eines selektiven, Silizium in den
Fenstern 10a und 11a nicht merklich angreifenden Ätzverfahrens die Kontaktfenster 12a
durch die Oxidschicht 4 geätzt und nach Entfernung der Lackmaske wird anschließend eine
Metallschicht abgeschieden und strukturiert. Damit entstehen die äußeren Anschlüsse des
Bipolartransistors mit dem Kollektoranschluß 10, dem Emitteranschluß 11 und dem Basisan
schluß 12 (Fig. 2).
Die vorteilhaften Eigenschaften der Struktur ergeben sich aus der Tatsache, daß für den
beschriebenen Bipolarprozeß nur drei fotolithografische Masken eingesetzt werden müssen
(für das Basisanschlußgebiet die Kontakte und die Leitbahn). Die Herstellungsprozesse für
die N-Wanne 2 und die Basis 6 erfolgen selbstjustiert zum Gebiet 3 und die Implantation der
n⁺-Gebiete zu den Kollektorfenstern 10a und 11a. Durch diese Selbstjustageprozesse werden
die parasitären Elemente des Transistors gering gehalten, insbesondere der Basiswiderstand,
die Kollektor-Substrat-Kapazität und die Emitter-Basis-Kapazität.
Als weiterer Vorteil ist die Kostensenkung durch die Einsparung von mehreren fotolithografi
schen Prozessen zu nennen, da für die Kollektorausbildung, die Basisausbildung und die
Emitterausbildung keine extra Maskenschritte vorgesehen werden müssen.
In Ausgestaltung der Erfindung kann entsprechend Anspruch 4 durch geeignete Ausführung
einer teilweisen Unterätzung des Abschirmschichtsystems in den Randbereichen und die
resultierende geringere Tiefe des Subkollektorgebietes im Bereich des Kollektorkontaktes ein
niederohmiger Kollektoranschluß ohne zusätzliche lithographische Masken und Implantati
onsfenster realisiert werden.
Der in Fig. 5 und 6 dargestellte Bipolartransistor des Ausführungsbeispieles 2 besteht aus
einem Halbleitergrundsubstrat 1 aus monokristallinem Siliziummaterial, das eine schwache p-
Dotierung aufweist (NA = 1015 cm-3). In diesem Halbleitergrundsubstrat 1 befindet sich eine
N-Wanne 2, die eine Dotierung vom N-Typ aufweist, wobei im unteren Teil eine hohe Dotie
rungskonzentration vorhanden ist (NDU 1018 cm-3) und im oberen Teil eine niedrige Dotie
rungskonzentration (NDO ≅ 1016 cm-3, retrograde Wanne). Die N-Wanne 2 bildet den
Kollektor des Bipolartransistors aus.
Innerhalb der N-Wanne 2 ist ein zweifach ringförmiges Basisanschlußgebiet 3 vorgesehen,
das p⁺-dotiert ist und das unter einer Oxidschicht 4 vergraben ist.
Im Inneren eines der Ringe aus Basisanschlußgebiet 3 ist der Emitter 5 und die darunter lie
gende Basis 6 angeordnet.
Der Ermitter 5 weist eine n⁺-Dotierung auf (NDE 1019 cm-3) und die Basis weist eine P-
Dotierung auf (NAB = 1017 cm-3).
Im Inneren des anderen Ringes aus Basisanschlußgebiet 3 ist der Basisanschluß 7 unterge
bracht, der eine P-Dotierung aufweist (NABA=1017 . . . 1019 cm-3).
Auf der Oberfläche des Halbleitergrundsubstrates 1 und über den genannten Strukturen befin
det sich eine Isolatorschicht 8, die der Isolation der einzelnen Halbleitergebiete zur darüber
liegenden Metallisierung dient. Die Isolatorschicht 8 ist ca. 0,8 µm dick und ist nur an den
Stellen durch Kontaktfenster 9 a, b, c unterbrochen, an denen die Anschlüsse zu dem Bauele
ment hergestellt werden sollen. Mit der Metallisierung (Aluminium) werden die Verbindun
gen zwischen den Bauelementen auf einem Chip hergestellt. In Fig. 5 und 6 sind die
Anschlüsse Kollektoranschluß 10, Emitteranschluß 11 und Basisanschluß 12 dargestellt.
Für die Kontaktierung des Kollektors ist am Rande der N-Wanne 2 eine n⁺-Schicht 13 vorge
sehen, deren Dotierung der des Emitters 5 entspricht.
Für die Herstellung des Bipolartransistors wird zuerst ein Halbleitergrundsubstrat 1 vorgese
hen, das eine schwache p-Dotierung aufweist. Darauf wird eine Schichtenfolge aufgebracht
mit einem Oxidationsschutz-Schichtsystem bestehend aus einer Si3N4-Schicht 21 (30 nm),
einer Poly-Silizium-Schicht 22 (30 nm) und einem Abschirm-Schichtsystem, bestehend aus einer SiO2-Schicht 23 (750 nm), einer Aluminium-Schicht 24 (4,5 µm) und einer WTi- Schicht 25 (200 nm) (Fig. 7a).
einer Poly-Silizium-Schicht 22 (30 nm) und einem Abschirm-Schichtsystem, bestehend aus einer SiO2-Schicht 23 (750 nm), einer Aluminium-Schicht 24 (4,5 µm) und einer WTi- Schicht 25 (200 nm) (Fig. 7a).
In einem ersten Maskenschritt mit den bekannten fotolithografischen Verfahren wird ein dop
pelt ringförmiges Gebiet aus der Schichtenfolge WTi, Aluminium, Poly-Silizium bis zu der
Si3N4-Schicht 21 herausgeätzt (Plasma-Ätzverfahren, Fig. 7b).
Danach erfolgt in den freigeätzten Gebieten durch die verbleibende Si3N4-Schicht 21 eine
Implantation von Bor für das zu bildende Basisanschlußgebiet 3. Anschließend werden durch
Unterätzung der Aluminium-Schicht 24 mittels Naß-Ätzverfahren die äußere Kante der Alu
minium-Schicht 24 nach außen verschoben und die inneren Strukturen vollständig weggeätzt
(Fig. 7c). Es ist dazu zu bemerken, daß bei der Transistorenkonstruktion die inneren Struktu
ren nur mit einer geringen Breite (wenige µm) vorgesehen werden dürfen, so daß diese Struk
turen sicher vollständig beim Ätzen verschwinden. Es schließt sieh eine SiO2-Ätzung und
WTi Ätzung an. Durch das so entstandene vergrößerte freigelegte Gebiet wird mittels
Hochenergieimplantation von Phosphor eine N-Wanne 2 eingeschossen. Für eine optimale
Wannengestaltung ist es angebracht, die Phosphor-Implantation in mehreren Stufen mit unter
schiedlichen Implantationsenergien von z. B. 1 MeV, 2 MeV, 6 MeV durchzuführen.
Im nächsten Schritt (Fig. 7d) wird das Abschirm-Schichtsystem vollständig entfernt (Naßätz
prozesse), so daß nur noch die schon strukturierte Poly-Silizium-Schicht 22 und die Si3N4-
Schicht 21 auf der Silizium-Oberfläche verbleiben. Danach wird die strukturierte Poly-Sil
izium-Schieht 22 oxydiert und mit der so entstandenen Poly-Oxyd-Schicht als Maske wird die
Si3N4-Schicht 21 strukturiert (Naßätzverfahren).
Nach dem Entfernen des Poly-Oxydes (Naßätzprozeß) wird eine thermische Oxidation durch
geführt, wobei die nun strukturierte Si3N4-Schicht 21 als lokale Oxidations-Schutzschicht
fungiert (LOCOS-Prozeß) (Fig. 7 d). Es entstehen Oxidschichten 4, die genau über den Basis
anschlußgebieten 3 positioniert sind.
Über zwei fotolithografische Prozesse erfolgt dann die Implantation der Basis 6 und des
Basisanschlusses 7 sowie des Emitters 5 und der n⁺-Schicht 13 für den Kollektorkontakt.
Die Position von Emitter 5, Basis 6 und Basisanschluß 7 wird dabei zum einen durch die
Lackmasken bestimmt und zum anderen durch die Lage der Oxidschichten 4, da diese Oxid
schichten 4 mit ihrer Dicke von ca. 400 nm nicht von der Datierionen durchdrungen werden
können. Es erfolgt somit eine Selbstjustage von Emitter 5 und Basis 6 zu dem umliegenden
Basisanschlußgebiet 3 (Fig. 7 e).
Die Strukturen werden dann mit einer Isolatorschicht 8 (ca. 0,8 µm Dicke) überzogen. Für die
Kontaktierung werden mittels fotolithografischer Prozesse Kontaktfenster 9 a, b, c in die Iso
latorschicht 8 geätzt und es wird anschließend eine Metallschicht abgeschieden und struktu
riert. Damit entstehen die äußeren Anschlüsse des Bipolartransistors mit dem
Kollektoranschluß 10 dem Emitteranschluß 11, und dem Basisanschluß 12 (Fig. 6).
Die vorteilhaften Eigenschaften der Struktur ergeben sich aus der Tatsache, daß für die kriti
schen Abmessungen des Bipolartransistors nur eine fotolithografische Maske eingesetzt wird,
und zwar die im oben beschriebenen Herstellungsprozeß erste Maske für das Basisanschluß
gebiet 3. Die folgenden Herstellungsprozesse für die N-Wanne 2 und die Basis 6 und den
Emitter 5 erfolgen selbstjustiert zur Oxidschicht 4 und damit zum Basisanschlußgebiet 3.
Durch diese Selbstjustageprozesse werden die parasitären Elemente des Transistors gering
gehalten insbesondere der Basiswiderstand und die Kollektor-Substrat-Kapazität.
Als weiterer Vorteil ist die Einsparung mindestens eines fotolithografischen Prozesses zu nen
nen, da für die Kollektorausbildung kein extra Maskenschritt vorgesehen werden muß.
In Ausgestaltung der Erfindung wird das oben beschriebene Herstellungsverfahren so modifi
ziert, daß nach dem ersten Maskenschritt mit dem Herausätzen eines doppelt ringförmigen
Gebietes aus der Schichtenfolge und nach dem Implantationsvorgang für das zu bildende
Basisanschlußgebiet 3 wie beim ersten Ausführungsbeispiel eine isotrope (naßchemische)
SiO2-Ätzung erfolgt. Dadurch wird die Aluminium-Schicht 24 stark unterätzt und die insel
förmigen inneren Strukturen des Abschirmschichtsystems werden abgetrennt. Danach wird in
das nun freigelegte Gebiet die Basisimplantation eingebracht, ohne daß dafür ein Maskenpro
zeß notwendig ist.
Für manche Transistoranwendungen ist es notwendig, eine sehr niederohmige Verbindung
zwischen dem Kollektoranschluß 10 und dem Subkollektor herzustellen. Das kann einmal
durch eine ringförmige, die N-Wanne 2 umschließende n⁺-Schicht 13 erfolgen. Wenn diese
Maßnahme nicht ausreicht, wird eine tiefe Implantation mit hoher Phosphordosis am Rand der
N-Wanne 2 vorgesehen. Dazu wird vor dem oben angegebenen ersten Maskenprozeß ein
zusätzlicher Maskenprozeß vorgesehen, der neben dem später zu erzeugenden doppelt ring
förmigen Gebiet eine streifenförmige Öffnung in dem Abschirm-Schichtsystem bewirkt.
Durch diese Öffnung wird mit hoher Energie Phosphor ein geschossen, so daß ein hochdotier
tes Gebiet, der n⁺-Schacht 26 für einen niederohmigen Anschluß entsteht. Der Querschnitt
eines solchen Transistors mit n⁺-Schacht 26 ist in Fig. 8 dargestellt.
Wie weiter oben schon erwähnt, gibt es Einschränkungen bei der Konstruktion der Abmessun
gen der inneren Strukturen des Transistors, d. h., die Breite des Emitters 5 und des Basisan
schlusses 7 muß je nach Technologieführung kleiner als 4 mm bis 10 µm sein. Um
Transistoren für größere Strombelastung zu erhalten, wird entweder das Emittergebiet sehr
lang gemacht oder es werden mehrere Emitter vorgesehen (Fig. 9). Dabei ist es möglich, einen
Basisanschluß 7 zu realisieren und mehrere Emitter 5 oder für sehr geringe Basiswiderstände
jeweils abwechselnde Basisanschlüsse 7 und Emitter 5 anzuordnen. In Fig. 9 ist die Variante
mit abwechselnder Anordnung von Basisanschluß 7 und Emitter 5 gezeigt. Zur Erzielung
eines geringen Basiswiderstandes ist es auch möglich, einen einstreifigen Emitter 5 mit links
und rechts angeordneten Basisanschlüssen 7 zu realisieren.
Claims (16)
1. Verfahren zur Herstellung von integrationsfähigen Bipolartransistoren, ausgehend von
einem Halbleitergrundmaterial in einem für die weitere Prozeßfolge geeigneten Bearbei
tungszustand, gekennzeichnet durch folgende Schritte:
Aufbringen einer Schichtfolge mit einem auf dem Halbleitergrundmaterial abgeschiedenen, für hochbeschleunigte Dotandenionen undurchdringlichem Abschirm-Schichtsystem, Struk turieren des Abschirm-Schichtsystems durch mikrolithografische Prozesse und anisotropes Ätzen des Abschirm-Schichtsystems und Implantation der späteren Basis- und/oder Basis anschlußgebiete durch die so entstandene Hartmaske, Verschiebung der Kanten des Abschirmschichtsystems gegenüber den ursprünglichen Maskenkanten durch gezielte Unte rätzung des Abschirmschichtsystems oder von Teilschichten desselben und Hochenergieim plantation der durch die gezielte Unterätzung gegenüber den Basis- und/oder Basisanschlußgebieten vergrößerten Kollektor- bzw. Subkollektorgebieten, Komplettierung der Bipolartransistoren durch selbstpositionierend zu den ursprünglichen Maskenkanten oder auf konventionelle Weise nach bekannten Verfahren ausgeführte Prozeßschritte.
Aufbringen einer Schichtfolge mit einem auf dem Halbleitergrundmaterial abgeschiedenen, für hochbeschleunigte Dotandenionen undurchdringlichem Abschirm-Schichtsystem, Struk turieren des Abschirm-Schichtsystems durch mikrolithografische Prozesse und anisotropes Ätzen des Abschirm-Schichtsystems und Implantation der späteren Basis- und/oder Basis anschlußgebiete durch die so entstandene Hartmaske, Verschiebung der Kanten des Abschirmschichtsystems gegenüber den ursprünglichen Maskenkanten durch gezielte Unte rätzung des Abschirmschichtsystems oder von Teilschichten desselben und Hochenergieim plantation der durch die gezielte Unterätzung gegenüber den Basis- und/oder Basisanschlußgebieten vergrößerten Kollektor- bzw. Subkollektorgebieten, Komplettierung der Bipolartransistoren durch selbstpositionierend zu den ursprünglichen Maskenkanten oder auf konventionelle Weise nach bekannten Verfahren ausgeführte Prozeßschritte.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß vor der Abscheidung des
Abschirmschichtsystems ein Oxidationsschutzschichtsystem auf die Substratoberfläche
aufgebracht wird und daß vor der gezielten Unterätzung des Abschirmschichtsystems das
Oxidationsschutzschichtsystem oder Teile desselben mit dem Abschirmschichtsystem als
Maske strukturiert wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß vor Aufbringung des Abschirm
schichtsystems das Halbleitergrundmaterial mit einem geeigneten Oxidationsschutz-
Schichtsystem versehen wird, welches zusammen mit dem oder im Anschluß an das anisot
rope Ätzen des Abschirmschichtsystems weitgehend deckungsgleich mit demselben für
jeden Transistor als ringförmiges Gebiet strukturiert wird, innerhalb dessen die Implanta
tion des späteren Basisanschlußgebietes erfolgt und welches mindestens eine inselförmige
innere Struktur einschließt, deren laterale Abmessungen in wenigstens einer Richtung klei
ner sind als die doppelte Kantenverschiebung des Abschirmsystems bei einem nach der
Basisanschlußimplantation durchgeführten isotropen Ätzprozeß, bei welchem die inselför
migen inneren Strukturen verschwinden und daß anschließend die Hochenergieimplantation
des Kollektors bzw. Subkollektorgebietes unter Nutzung des unterätzten Abschirm-Schicht
systems als Maske erfolgt und daß innerhalb des ringformig strukturierten Gebietes des
Oxidationsschutz Systems danach eine lokale Oxidation der Basisanschlußgebiete durchge
führt wird und daß obige Prozeßfolge durch eine zu den lokal oxidierten Gebieten selbspo
sitionierte Einbringung der inneren Basis sowie ggf. des Emitters oder der Emitter, Basis-
und Kollektorkontakte vervollständigt wird.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß nach Implantation des Basisan
schlußgebietes zunächst eine untere Schicht oder Schichtkombination des mindestens aus 2
Schichten verschiedenen Materials bestehenden Abschirm-Schichtsystems selektiv mit
einem isotrop wirkenden Ätzverfahren soweit unterätzt wird, daß die inselförmigen inneren
Strukturen des Abschirmschichtsystems von der Unterlage getrennt und entfernt bzw. auf
gelöst werden und daß anschließend die Implantation des aktiven Basisgebietes ohne Ver
wendung einer speziellen Lackmaske erfolgt und daß danach unter Nutzung des durch eine
oder mehrere isotrope Ätzschritte aufgeweiteten Fensters des verbliebenen Abschirm
schichtsystems das Kollektor bzw. Subkollektorgebiet der Transistoren mittels Hochener
gieimplantation eingebracht wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß nach der geziel
ten Unterätzung des Abschirmschichtsystems und der nachfolgenden Hochenergieimplanta
tion des Subkollektors der Kollektoranschluß in Form einer hochdotierten relativ flachen
Halbleiterzone vom Leitungstyp des Subkollektors so positioniert wird, daß ein Teil der
durch Lateralstreuung bis in Oberflächennähe relativ hoch dotierten Randzone der
hochenergieimplantierten Wanne mit in die Kollektorkontaktfläche eingeschlossen wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß nach der geziel
ten Unterätzung des Abschirmschichtsystems durch Kippung oder kombinierte Drehung
und Kippung der Scheibe während der Hochenergieimplantation das Dotierungsprofil im
Kollektor- und Subkollektorgebiet gezielt modifiziert und der Kollektorwiderstand im akti
ven Teil des Transistors und/oder der Widerstand eines die Randzone des Subkollektorge
bietes einschließenden Kollektorkontaktes durch diese Maßnahme verringert wird.
7. Verfahren nach einem der Ansprüche 1, 3 oder 4, dadurch gekennzeichnet, daß das
Abschirmschichtsystem aus mindestens 2 Schichten verschiedenen Materials besteht und
daß nach Implantation des Basis/ und/oder Basisanschlußgebietes und isotroper Unterät
zung einer oder mehrerer Teilschichten des Abschirmschichtsystems mindestens eine ätzre
sistente Teilschicht derselben keine oder im Vergleich zu der anderen Teilschicht (bzw. zu
den übrigen Teilschichten) wesentlich geringere Unterätzung aufweist und daß die
Hochenergieimplantation der Randbereiche des Kollektor bzw. Subkollektorgebietes durch
die ätzresistente(n) Teilschicht(en) hindurch erfolgt und in besagten Randbereichen des
Kollektor- bzw. Subkollektorgebietes das Dotierungsmaximum des vertikalen Kollektor
profiles eine vergleichsweise mit den inneren Gebieten geringere Tiefe aufweist und daß in
späteren Bearbeitungsschritten der Kollektorkontakt ganz oder teilweise im besagten Rand
bereich positioniert wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß mindestens eine
ätzresistente Teilschicht des Abschirmschichtsystems während der gezielten Unterätzung
desselben eine im Vergleich zu einer der angrenzenden Schichten geringere Ätzrate besitzt
und infolge der vorhandenen Ätzratendifferenz nach einem oder mehreren geeigneten isot
rop wirkenden Ätzprozeß(en) im Randbereich keilförmig ausgebildet ist und daß nach der
Hochenergieimplantation des Subkollektorgebietes dasselbe in selbigem Randbereich eine
Zone mit kontinuierlich verringerter Eindringtiefe aufweist und daß in späteren Bearbei
tungsschritten der Kollektorkontakt ganz oder teilweise in besagtem Randbereich positio
niert wird.
9. Verfahren nach einem der Ansprüche 3 bis 8, dadurch gekennzeichnet, daß bei der selekti
ven Oxidation des Basisanschlußgebietes auch die Gebiete des späteren Basiskontaktes mit
oxidiert werden und daß die Kontaktfläche für den Basiskontakt bei der Fensteröffnung
durch das über dem Basisanschlußgebiet gebildete LOCOS-Oxid geätzt wird.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß in einer Prozeßfolge zur Her
stellung von Bipolartransistoren die Implantation des Basisanschlußgebietes, der aktiven
Basis, des Kollektors und des Emitters sowie des Emitter- und Kollektorkontaktes selbspo
sitioniert zueinander erfolgen und daß hierfür nur ein lithografischer Prozeß zur Definition
des Basisanschlußgebietes ausgeführt wird.
11. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß vor oder nach der Struktu
rierung des Basisanschlußgebietes der Kollektorschacht mittels eines gesonderten Maskie
rungsschrittes in einem durch die gezielte Unterätzung bestimmten Absand vom
Basisanschlußgebiet positioniert wird und daß nach der gezielten Unterätzung des
Abschirmschichtsystems und der Hochenergieimplantation der Kollektor bzw. Subkollek
torgebiete dieselben eine gemeinsame Teilfläche mit dem Kollektorschacht ausbilden.
12. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß nach Implantation der p-leiten
den Basis- und/oder Basisanschlußgebiete, gezielter Unterätzung des Abschirmschichtsy
stems und Hochenergieimplantation der n-leitenden Kollektor- bzw. Subkollektorgebiete
und Entfernung des Abschirmschichtsystems eine zur Maskierung der Emitterimplanta
tion geeignete Isolatorschicht auf die Basis- und/oder Basisanschlußgebiete aufgebracht
wird, in welcher entweder entsprechend den Ansprüchen 2 oder 3 durch lokale Oxidation
unter Verwendung eines Oxidationsschutzschichtsystems oder mittels einer geeigneten
Ätzmaske und eines nachfolgenden Isolatorätzschrittes Fenster für den späteren Emitter
sowie für den Kollektor- und Basiskontakt erzeugt werden und daß danach eine p-leitende
Poly-Siliziumschicht aufgebracht und mittels einer Lackmaske strukturiert wird, welche
als Abschirmschicht bei der nachfolgenden, ohne Verwendung einer zuätzlichen Maske
ausgeführten Implantation des Emitters und des Kollektoranschlusses erhalten bleibt und
die p-leitenden Poly-Si-Strukturen, welche den Basiskontakt bedecken oder als Poly-Si-
Widerstände ausgebildet sind, vor einer Kompensation durch die Emitter-Implantation
schützt.
13. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß das Oxidationsschutz-Schicht
system aus einer Schichtenfolge Si3N4 und Poly-Silizium besteht.
14. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Abschirmschichtsystem aus
einer Schichtenfolge SiO2, Aluminium und WTi besteht.
15. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß vor der LOCOS-Oxidation die
verbliebene Poly-Si-Schicht oxydiert wird und dann mit diesem Oxyd als Maske die
Si3N4-Schicht durch Ätzen strukturiert wird.
16. Verfahren nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, daß die Maske zur
Strukturierung des Abschirmschichtsystems in Form nebeneinander angeordneter Basis-
bzw. Basisanschlußgebiete ausgebildet wird, welche am fertigen Bauelement die Funktion
der Emitter bzw. Kollektorgebiete eines Lateraltransistors übernehmen und welche unter
einander einen der gewünschten Basisweite entsprechenden Abstand, der kleiner ist, als
die doppelte Kantenverschiebung, aufweisen und daß mit der nachfolgenden gezielten
Unterätzung des Abschirmschichtsystems und Implantation der Kollektor- bzw. Subkol
lektorgebiete der vertikalen Bipolartransistoren gleichzeitig die Basis der lateralen Bipo
lartransistoren realisiert wird.
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