DE19748847A1 - Halbleiterbauelement mit einer Vielschichtverbindungsstruktur und Verfahren zur Herstellung desselben - Google Patents

Halbleiterbauelement mit einer Vielschichtverbindungsstruktur und Verfahren zur Herstellung desselben

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Description

Die vorliegende Erfindung bezieht sich auf ein Halblei­ terbauelement mit einer Vielschichtverbindungsstruktur mit einem Dünnschichtwiderstand und auf ein Verfahren zur Her­ stellung desselben.
Einige integrierte Schaltungen von Halbleiterbauelemen­ ten enthalten auf Isolierungsschichten gebildete Dünn­ schichtwiderstände wie beispielsweise in den Druckschriften JP-A-2-58259, JP-A-5-175428 und US-P-5382916 offenbart. Derartige Dünnschichtwiderstände sind aus einem CrSi-Sy­ stem-Material, NiCr-System-Material oder dergleichen gebil­ det. Insbesondere besitzt ein aus einem CrSi-System-Materi­ al (CrSi, CrSiN oder dergleichen) gebildeter Dünnschichtwi­ derstand Vorteile dahingehend, daß der Widerstand bei Ver­ fahren zur Herstellung des Halbleiterbauelements leicht ge­ bildet werden kann, wobei der Widerstand einen Widerstands­ wert in einem breiten Bereich einschließlich einem niedri­ gen Widerstandswert und einem hohen Widerstandswert aufwei­ sen kann und dergleichen. Des weiteren kann ein Verhältnis einer Widerstandswertänderung des CrSi-System-Widerstands auf einen positiven oder negativen konstanten Wert oder auf 0 bei einer Temperatur innerhalb eines Bereichs, in welchem das Halbleiterbauelement üblicherweise verwendet wird, un­ ter Steuerung eines Zusammensetzungsverhältnisses des Wi­ derstands oder Bedingungen einer auf den Widerstand ange­ wandten Wärmebehandlung gesteuert werden. Aus diesen Grün­ den gilt der CrSi-System-Widerstand als Schaltungselement, welches für verschiedene Anwendungen geeignet ist.
Herkömmliche Verfahren zur Bildung eines aus CrSi her­ gestellten Dünnschichtwiderstands, welcher beispielsweise auf eine integrierte Halbleiterschaltung für einen Metall­ oxidhalbleiterfeldeffekttransistor (MOSFET) angewandt wird, sind in Fig. 15 bis 18 dargestellt. Fig. 15 stellt ei­ nen Zustand dar, bei welchem ein FET-Gebiet 2 auf einem Si­ liziumsubstrat 1 durch ein Transistorbildungsverfahren be­ reitgestellt wird. In diesem Zustand ist ein Sourcegebiet 3 in einem Oberflächenteil des FET-Gebiets 2 mit einer Über­ gangs- bzw. Grenzschichttiefe xj von beispielsweise etwa 0,45 µm gebildet. Des weiteren sind eine Schicht 4 einer lo­ kalen Oxidation von Silizium (LOCOS), eine Gateoxidschicht 5, eine aus Polysilizium gebildete Gateelektrode 6 und eine Borophosphosilikatglasschicht (BPSG-Schicht) 7 auf dem Si­ liziumsubstrat 1 gebildet. Des weiteren ist ein Kontaktloch 7a in der BPSG-Schicht 7 gebildet, um das Sourcegebiet 3 durch eine Naßätzbehandlung bloßzulegen. Danach sind eine CrSi-Schicht 8a, welche als Dünnschichtwiderstand 8 be­ stimmt ist, und eine TiW-Schicht 9a, welche als Metall­ sperrschicht 9 bestimmt ist, auf der gesamten Oberfläche des Substrats 1 gebildet.
Als nächstes werden wie in Fig. 16 dargestellt die TiW-Schicht 9a und die CrSi-Schicht 8a einzeln durch eine Naßätzbehandlung und eine Trockenätzbehandlung unter Ver­ wendung eines Fotoresists 10 als Maske geätzt. Als Ergebnis werden der Dünnschichtwiderstand 8 und die Metallsperr­ schicht 9 auf der BPSG-Schicht 7 gebildet. Während der Trockenätzbehandlung bezüglich der CrSi-Schicht 8a wird der Oberflächenteil des von dem Kontaktloch 7a bloßgelegten Si­ liziumsubstrats 1 geätzt. Die Ätztiefe des Silizium­ substrats 1 beträgt etwa 10 µm bis 20 µm.
Darauffolgend werden wie in Fig. 17 dargestellt nach der Entfernung des Fotoresits 10 eine TiN-Schicht 11, wel­ che als Metallsperrschicht bestimmt ist, und eine AlSiCu-Schicht 12, welche als erste Al-Schicht (erste Aluminium­ verdrahtung) bestimmt ist, gebildet und durch eine Fotore­ sistschicht 13, welche als Maske dient, durch eine Trockenätzbehandlung strukturiert. Diese Trockenätzbehand­ lung verwendet eine reaktive Ionenätztechnik (RIE-Technik). Während dieser Ätzbehandlung verhindert die Metallsperr­ schicht (TiW-Schicht) 9, daß der Dünnschichtwiderstand 8 geätzt wird.
Als nächstes wird wie in Fig. 18 dargestellt die TiW-Schicht 9 mit der Ausnahme von Teilen, welche unter der er­ sten Al-Schicht 12 liegen, durch eine Trockenätzbehandlung entfernt. Danach wird die Fotoresistschicht 13 entfernt. Dann sind die Verfahren zur Bildung des Dünnschichtwider­ stands 8 und der ersten Al-Schicht beendet. Die zwischen der ersten Al-Schicht 12 und dem Dünnschichtwiderstand 8 verbliebene TiW-Schicht 9 kann eine Diffusion zwischen dem Dünnschichtwiderstand 8 und der ersten Al-Schicht 12 ver­ hindern, um eine Verschlechterung der Widerstandscharakate­ ristik des Dünnschichtwiderstands 8 zu verhindern. Wenn je­ doch die TiW-Schicht 9 geätzt wird, wird üblicherweise ein Überätzen durchgeführt, um zu verhindern, daß die TiW-Schicht 9 verbleibt. Dieses Überätzen verursacht wahr­ scheinlich ein Unterschneiden der TiW-Schicht 9, die unter der ersten Al-Schicht 12 liegt, wie durch Pfeile A in Fig. 18 angezeigt.
Zusätzlich zu den oben dargestellten Schwierigkeiten sind in den letzten Jahren die Erfordernisse für eine Mi­ niaturisierung und eine Integration eines Elements hoher Dichte verbunden mit einer flachen Grenzschicht (pn-Grenz­ schicht) einer Diffusionsschicht und einer feinen Verarbei­ tung einer Al-Verdrahtung. Die feine Verarbeitung einer Al-Verdrahtung erfordert des weiteren ein Plasma mit einer ho­ hen Dichte bei einer Trockenätzbehandlung. Um eine zur Her­ stellung des Mikrocomputers geeignete hohe Integrations­ dichte zu erzielen, werden eine Verdrahtungsbreite und eine Öffnungsbreite einer Verdrahtungsstruktur jeweils auf etwa 1 µm beschränkt. Die pn-Grenzschichttiefe ist ebenfalls auf etwa 0,1 µm beschränkt.
Um diese Erfordernisse zu erfüllen, haben die Erfinder der vorliegenden Erfindung ein Verfahren zur Bildung eines Dünnschichtwiderstands auf einem Bauelement einer inte­ grierten Halbleiterschaltung auf der Grundlage der oben be­ schriebenen Entwurfsregel (0,8 µm-Regel) studiert. Die un­ tersuchten Verfahren werden unter Bezugnahme auf Fig. 19 bis 22 erklärt. Bei diesem Experiment wurde ein Sourcege­ biet 15 in einem Oberflächengebiet des Substrats 1 gebil­ det, um eine pn-Grenzschicht mit einer Tiefe xj von etwa 0,15 µm anstelle des Sourcegebiets 3 entsprechend der Fig. 15 bis 18 zu bilden, und ein Maßstab in Horizontalrich­ tung entsprechend den Fig. 19 bis 22 wurde auf etwa 1/5 des Maßstabs der Fig. 15 bis 18 festgelegt. Die übrige Struktur entsprechend den Fig. 19 bis 22 ist im wesent­ lichen dieselbe wie die in Fig. 1 bis 4 dargestellte Struktur. Erklärungen, die den bezüglich Fig. 15 bis 18 beschriebenen Erklärungen ähneln würden, sind ausgelassen.
Fig. 19 entspricht Fig. 15 und stellt einen Zustand dar, bei welchem die CrSi-Schicht 8a, welche als Dünn­ schichtwiderstand 8 dient, und die TiW-Schicht 9a, welche als Metallsperrschicht 9 dient, auf der BPSG-Schicht 7 ge­ bildet sind. In diesem Fall wurde eine Rückflußbehandlung bei einer Temperatur von etwa 900°C bis 950°C durchgeführt, nachdem das Kontaktloch 7a in der BPSG-Schicht 7 gebildet worden war.
Als nächstes wurden wie in Fig. 20 dargestellt die TiW-Schicht 9a und die CrSi-Schicht 8a durch eine Trockenätzbe­ handlung unter Verwendung des Fotoresists 10 geätzt. Zu dieser Zeit wurde die von dem Kontaktloch 7a bloßgelegte Oberfläche des Siliziumsubstrats gleichzeitig geätzt, so daß die Ätztiefe etwa 10 nm bis 20 nm betrug. Als Ergebnis wurde die pn-Grenzschichttiefe xj des Sourcegebiets von et­ wa 0,15 µm um die geätzte Tiefe reduziert.
Als nächstes wurden nach der Bildung der Metallsperr­ schicht 11 Al/TiN/Ti-Schichten, welche als erste Al-Schicht 112 dienen, durch ein Zerstäubungsverfahren aufgetragen und durch eine Elektronzyklotronresonanz-Trockenätzbehandlung (ECR-Trockenätzbehandlung) unter Verwendung eines Fotore­ sists als Maske strukturiert, wodurch sich ein in Fig. 21 dargestellter Zustand ergibt. Der Grund dafür, daß die ECR-Trockenätzbehandlung verwendet wurde, liegt darin, daß die ECR-Trockenätzbehandlung ein Plasma mit einer hohen Dichte durch einen niedrigen Ätzdruck bereitstellen kann, wodurch eine feine Verarbeitung erzielt werden kann, welche die 0,8 µm-Regel erfüllt. Jedoch wurde bei der Durchführung der ECR-Trockenätzbehandlung nicht nur die erste Al-Schicht 112 sondern ebenfalls auch der bloßgelegte Teil der Metall­ sperrschicht 9 auf dem Dünnschichtwiderstand 8 geätzt. Da­ her tritt der Fall auf, daß die Metallsperrschicht 9 ent­ fernt wird, um den aus CrSi gebildeten Dünnschichtwider­ stand 8 bloßzulegen, so daß der Dünnschichtwiderstand 8 ebenfalls geätzt wird.
Nachdem eine Plasmasiliziumnitridschicht (P-SiN-Schicht) 16, gebildet worden ist, wurde als nächstes wie in Fig. 22 dargestellt ein Teil der auf dem Dünnschichtwider­ stand 8 gebildeten P-SiN-Schicht 16 durch die Ätzbehandlung unter Verwendung einer Fotolithographietechnik entfernt. Darauffolgend wurde die TiW-Schicht 9, welche als Metall­ sperrschicht dient, durch eine Trockenätzbehandlung ent­ fernt, so daß das Verfahren zur Bildung des Dünnschichtwi­ derstands beendet wurde.
Als Ergebnis des oben beschriebenen Experiments wurden die folgenden Schwierigkeiten herausgefunden. Wenn die Cr-Si-Schicht 8a durch die Trockenätzbehandlung in einem Zu­ stand geätzt wird, bei welchem die Oberfläche des Silizi­ umsubstrats 1 von dem Kontaktloch 7a bloßgelegt ist, wird die Oberfläche des Siliziumsubstrats 1 um 10 nm bis 20 nm ge­ ätzt, was zu einer Verringerung der pn-Grenzschichttiefe führt. Insbesondere in dem Fall, bei welchem die 0,8 µm-Re­ gel angenommen wird, ruft das Verringern der Tiefe der pn-Grenzschicht Mängel wie einen Leckstrom hervor, welcher nicht vernachlässigbar ist.
Um das Ätzen der Oberfläche des Substrats 1 zu verhin­ dern, kann das Ätzen des Dünnschichtwiderstands 8 durchge­ führt werden, bevor das Kontaktloch 7a gebildet wird. Da in diesem Fall jedoch das Bildungsverfahren des Kontaktlochs 7a Wärmebehandlungen wie eine zweite Aufschmelzbehandlung und eine Härtungsbehandlung aufweist, welche bei Temperatu­ ren von mehr als 500°C durchgeführt werden, tritt die Schwierigkeit auf, daß die CrSi-Schicht 8 sich während der Wärmebehandlungen verschlechtert. Dementsprechend wird es schwierig, einen geforderten Widerstandswert des Dünn­ schichtwiderstands 8 zu erlangen.
Wenn des weiteren die ECR-Trockenätzbehandlung auf der ersten Al-Schicht 112 durchgeführt wird, wird die TiW-Schicht 9 gleichzeitig geätzt. Bei dieser Ätzbehandlung kann der Fall auftreten, daß die TiW-Schicht 9 geätzt wird, um die CrSi-Schicht 8 bloßzulegen, so daß die CrSi-Schicht 8 ebenfalls geätzt wird. Es ist offensichtlich, daß als Er­ gebnis ein Dünnschichtwiderstand 8 mit einem geforderten Widerstandswert nicht erlangt werden kann.
Aufgabe der vorliegenden Erfindung ist es, die oben be­ schriebenen Schwierigkeiten zu lösen und insbesondere einen auf einem Halbleiterbauelement gebildeten Dünnschichtwider­ stand bereitzustellen, auf welchen eine zum Herstellen ei­ nes Mikrocomputers hinreichende Entwurfsregel angewandt wird, und ein Verfahren zur Herstellung desselben zu schaf­ fen. Entsprechend der vorliegenden Erfindung wird ein Halb­ leiterbauelements mit einem Dünnschichtwiderstand und ein entsprechendes Herstellungsverfahren geschaffen, wobei an einer pn-Grenzschicht des Baueelements durch ein Verfahren zur Bildung des Dünnschichtwiderstands kein Leckstrom her­ vorgerufen wird. Entsprechend der vorliegenden Erfindung wird eine Struktur eines Halbleiterbauelements, auf welches eine zur Herstellung eines Mikrocomputers hinreichende Ent­ wurfsregel angewandt wird, bereitgestellt, wobei eine Alu­ miniumverdrahtung auf einem Dünnschichtwiderstand ohne un­ terschnittenes Teil, welches durch ein Ätzverfahren gebil­ det wird, gebildet wird, und es wird ein Verfahren zur Her­ stellung desselben geschaffen.
Die Lösung der Aufgabe erfolgt durch die Merkmale der nebengeordneten unabhängigen Ansprüche. Demgemäß ist bei dem erfindungsgemäßen Halbleiterbauelement ein Dünnschicht­ widerstand zwischen ersten und zweiten Isolierungsschichten angeordnet. Der Dünnschichtwiderstand kann ohne Beeinträch­ tigung durch andere Verfahren gebildet werden, was zu einer stabilen Charakteristik des Dünnschichtwiderstands führt. Des weiteren wirkt sich das Verfahren zur Bildung des Dünn­ schichtwiderstands nicht ungünstig auf andere Schichten aus. Vorzugsweise sind die ersten und zweiten Isolierungs­ schichten aus Tetraethoxysilan (TEOS) gebildet. Vorzugs­ weise ist der Dünnschichtwiderstand aus CrSi-System-Materi­ al gebildet. In diesem Fall ist es leicht, eine Rate der Änderung des Widerstandswerts des Dünnschichtwiderstands auf einen konstanten Wert in einem üblichen Betriebstempe­ raturbereich zu steuern, und es kann eine stabile Charakte­ ristik des Dünnschichtwiderstands mit hoher Wiederholbar­ keit erzielt werden.
Das Halbleiterbauelement weist des weiteren eine erste und eine zweite Verdrahtungsstruktur auf, welche die erste Isolierungsschicht, den Dünnschichtwiderstand und die zwei­ te Isolierungsschicht zwischen sich nehmen. Wenn ein Durch­ gangsloch in der zweiten Isolierungsschicht gebildet wird, kann der Dünnschichtwiderstand elektrisch mit der zweiten Verdrahtungsstruktur durch das Durchgangsloch verbunden werden. Eine Aluminium-System-Elektrode kann in dem Durch­ gangsloch gebildet werden, um zwischen dem Dünnschichtwi­ derstand und der zweiten Verdrahtungsstruktur angeordnet zu werden. Eine Metallsperrschicht kann zwischen dem Dünn­ schichtwiderstand und der Aluminium-System-Elektrode ange­ ordnet werden, um eine Diffusion zwischen dem Dünnschicht­ widerstand und der Aluminium-System-Elektrode zu verhin­ dern. Bei dieser Struktur kann die zweite Verdrahtungs­ struktur gebildet werden, ohne daß der Dünnschichtwider­ stand bloßgelegt wird.
Des weiteren wird entsprechend der vorliegenden Erfin­ dung in einem Fall, bei welchem das Halbleiterbauelement eine in einem Oberflächengebiet eines Substrats gebildete Diffusionsschicht aufweist, eine Isolierungsschicht auf der Diffusionsschicht und ein Kontaktloch in der Isolierungs­ schicht gebildet. Nachdem das Kontaktloch mit einem Elek­ trodenmaterial gefüllt worden ist, wird der Dünnschichtwi­ derstand gebildet. Danach wird die Diffusionsschicht wäh­ rend des Bildungsverfahrens des Dünnschichtwiderstands nicht beschädigt, und eine Tiefe der pn-Grenzschicht der Diffusionsschicht wird nicht reduziert.
Die vorliegende Erfindung wird in der nachfolgenden Be­ schreibung unter Bezugnahme auf die Zeichnung erläutert.
Fig. 1 zeigt eine Querschnittsansicht, welche ein Halb­ leiterbauelement einschließlich einem Dünnschichtwiderstand einer bevorzugten Ausführungsform entsprechend der vorlie­ genden Erfindung darstellt;
Fig. 2 zeigt ein Flußdiagramm, welches Prozesse der Herstellung des Halbleiterbauelements bei der Ausführungs­ form der vorliegenden Erfindung darstellt;
Fig. 3 bis 14 zeigen Querschnittsansichten zum je­ weiligen Erklären der in Fig. 10 angezeigten Prozesse be­ züglich der Ausführungsform der vorliegenden Erfindung;
Fig. 15 bis 18 zeigen Querschnittsansichten zum Er­ klären von Prozessen der Bildung des Halbleiterbauelements einschließlich eines Dickschichtwiderstands nach dem Stand der Technik; und
Fig. 19 bis 22 zeigen Querschnittsansichten zum Er­ klären von experimentellen Prozessen der Bildung eines Halbleiterbauelements einschließlich eines Dünnschichtwi­ derstands, welche zum Klären von Schwierigkeiten bei den Prozessen durchgeführt werden.
Eine Ausführungsform der vorliegenden Erfindung, welche auf eine integrierte Schaltung einschließlich eines MOSFET's angewandt wird, wird unter Bezugnahme auf Fig. 1 bis 14 beschrieben. Der MOSFET entspricht einer Entwurfsre­ gel, die zum Herstellen eines Mikrocomputers geeignet ist (beispielsweise der 0,8 µm-Entwurfsregel). Die integrierte Schaltung mit dem MOSFET wird im folgenden als MOSIC be­ zeichnet.
Fig. 1 stellt schematisch eine Querschnittsansicht der MOSIC dar, welche durch ein Verfahren entsprechend der vor­ liegenden Erfindung hergestellt wird und eine hohe Integra­ tionsdichte aufweist. Ein Siliziumsubstrat 21 der MOSIC be­ sitzt eine SOI-Struktur (silicon-on-insulator), wobei eine n-Typ Schicht 22c mit einer hohen Störstellenkonzentration und eine n-Typ Schicht 21d mit einer geringen Störstellen­ konzentration über einer Siliziumoxidschicht (SiO2) 21b auf einer p-Typ Substratschicht 21a vorgesehen sind. Der obere Teil des Siliziumsubstrats 21 von Fig. 15 bezüglich der Si­ liziumoxidschicht 21b ist ein Elementebildungsgebiet. Ein Grabenisolierungsverfahren wird auf dem bzw. auf das Ele­ mentebildungsgebiet durchgeführt, so daß Gräben in dem Ele­ mentebildungsgebiet gebildet werden und eine Siliziumoxid­ schicht 22a und eine Polykristallsiliziumschicht 22b in den Gräben gebildet werden. Durch die Durchführung des Grabeni­ solationsverfahrens wird das Elementebildungsgebiet in ein FET-Bildungsgebiet 23 und ein Dünnschichtwiderstandsbil­ dungsgebiet 24 geteilt.
Das FET-Bildungsgebiet 23 besitzt eine p-Typ Mulden­ schicht 23a, welche durch Dotieren von p-Typ Störstellen in die n-Typ Schicht 21d mit der niedrigen Störstellenkonzen­ tration gebildet wird. Des weiteren sind ein n-Typ Source­ gebiet 25a und ein n-Typ Draingebiet 25b, welche beide hohe Störstellenkonzentrationen aufweisen, in dem Oberflächen­ teil der p-Typ Muldenschicht 23a gebildet. Die Tiefe xj ei­ ner pn-Grenzschicht an dem Sourcegebiet 25a und dem Drain­ gebiet 25b wird auf etwa 0,15 µm auf der Grundlage der oben beschriebenen Entwurfsregel gesteuert. Eine Gateoxidschicht 26 mit einer spezifischen Dicke ist auf der Oberfläche des FET-Bildungsgebiets 23 über dem Sourcegebiet 25a und dem Draingebiet 25a gebildet. Eine LOCOS-Schicht 27, welche als Feldoxidschicht dient, ist auf dem Elementebildungsgebiet auf einem anderen Bereich außer dem Bereich gebildet, an welchem die Gateoxidschicht 26 gebildet ist. Die LOCOS-Schicht 27 enthält ein Unregelmäßigkeitsgebiet 27a mit ei­ ner Hemmstruktur auf der Oberfläche des Substrats 21 und einer Unregelmäßigkeit in Richtung der Tiefe des Substrats 21. Das Unregelmäßigkeitsgebiet 27a der LOCOS-Schicht 27 ist dazu vorgesehen, einen Laserstrahl während eines später beschriebenen Trimmprozesses zu zerstreuen.
Eine aus Polysilizium gebildete Gateelektrode ist auf der Gateoxidschicht 26 in dem FET-Bildungsgebiet 23 gebil­ det, und eine BPSG-Schicht 29 ist auf der Gateelektrode 28 durch ein CVD-Verfahren oder dergleichen gebildet. Danach sind Kontaktlöcher gebildet, um das Sourcegebiet 25a und das Draingebiet 25b bloßzulegen, und eine Titannitrid­ schicht (TiN-Schicht) 30 und eine AlSiCu-Schicht 31, welche als erste Aluminiumschicht (Al-Schicht) dient, sind in den Kontaktlöchern gebildet, um als Sourceelektrode und als Drainelektrode zu arbeiten. Die Verdrahtungsstruktur der ersten Al-Schicht 31 ist nicht nur in den Kontaktlöchern sondern ebenfalls auf der BPSG-Schicht 29 angeordnet, um Verdrahtungsstrukturen 32a und 32b zu bilden.
Des weiteren ist eine Plasmasiliziumnitridschicht (P-SiN-Schicht) 33 gebildet, um die Verdrahtungsstrukturen 31, 32a und 32b zu bedecken. Danach ist eine erste Tetraethoxy­ silanschicht (TEOS-Schicht) 34, d. h. eine Isolierungs­ schicht, auf der P-SiN-Schicht 33 gebildet. Die Oberfläche der ersten TEOS-Schicht 34 ist durch Spin-on-Glas-Teile (SOG-Teile) 35 geebnet, und danach ist eine zweite TEOS-Schicht 36 auf der ersten TEOS 36 gebildet. Des weiteren ist ein Dünnschichtwiderstand 37 auf einem spezifischen Teil der zweiten TEOS-Schicht 36 gebildet. Der Dünnschicht­ widerstand 37 ist eine CrSi-Schicht, die durch ein Zerstäu­ bungsverfahren gebildet wird, und besitzt eine Dicke von etwa 15 nm. Eine AlSi-Schicht 39, welche als Elektroden für den Dünnschichtwiderstand 37 dient, ist an beiden Endteilen des Dünnschichtwiderstands 37 über eine TiW-Schicht 38 ge­ bildet, welche als Metallsperrschicht dient.
Darüber hinaus ist eine dritte TEOS-Schicht 40, d. h. eine obere Isolierungsschicht gebildet. Danach sind Kon­ taktlöcher an den bestimmten Teilen gebildet, um die AlSi-Schicht 39 und die AlSiCu-Schicht 32a bloßzulegen, und es ist eine AlSi-Schicht 41, d. h. eine zweite Al-Schicht, in den Kontaktlöchern gebildet, um einen Kontakt zu der AlSi-Schicht 39 und der AlSiCu-Schicht 32a herzustellen. Danach ist eine aus einer P-SiN-Schicht 42 gebildete Passivie­ rungsschicht als oberste Schicht zum Schützen der gesamten Oberfläche des Elements gebildet.
Danach wird ein Trimmverfahren unter Verwendung eines Laserstrahls auf den derart gebildeten Chip durchgeführt, um einen Widerstandswert der CrSi-Schicht 37 einzustellen, welche als Widerstand dient. Da zu dieser Zeit das Unregel­ mäßigkeitsgebiet 27a der LOCOS-Schicht 27 mit der feinen Unregelmäßigkeit in Richtung der Tiefe des Substrats 21 un­ ter dem Dünnschichtwiderstand 37 liegt und den Laserstrahl zerstreut, können ungünstige Beeinflussungen des Trimmpro­ zesses, welche durch Interferenz des Strahls und derglei­ chen hervorgerufen werden, verhindert werden.
Als nächstes wird ein Verfahren zur Herstellung des oben beschriebenen MOSIC's detailliert unter Bezugnahme auf Fig. 2 bis 14 erklärt. Das Verfahren enthält wie in Fig. 2 dargestellt zehn Prozesse bzw. Verfahrensteile P1 bis P10. Jeder Prozeß wird in dieser Reihenfolge erklärt.
Prozeß P1 Tansistor-Bildungsprozeß
Wie in Fig. 3 dargestellt wird das Siliziumsubstrat 21 mit der SOI-Struktur vorher derart gebildet, daß die n-Typ Schicht 21c mit einer hohen Störstellenkonzentration und die n-Typ Schicht 21d mit einer geringen Störstellenkonzen­ tration auf der p-Typ Substratschicht 21a mit einer hohen Störstellenkonzentration über der Siliziumoxidschicht 21b gebildet werden. Danach wird ein Isolationsverfahren auf das Siliziumsubstrat 21 derart durchgeführt, daß das Sili­ ziumsubstrat 21 in FET-Bildungsgebiete 23 und die Dünn­ schichtwiderstandsbildungsgebiete 24 geteilt wird, auf wel­ chen verschiedene Elemente wie der MOSFET und der Dünn­ schichtwiderstand jeweils zu bilden sind.
Bei dem Isolationsprozeß sind tiefe Rinnen (Gräben) an Grenzteilen bzw. Randteilen zwischen den FET-Bildungsgebie­ ten 23 und den Dünnschichtwiderstandsbildungsgebieten 24 gebildet, um die Siliziumoxidschicht 21b durch eine Ätzbe­ handlung oder dergleichen zu erreichen. Danach wird die Si­ liziumoxidschicht 22a auf Seitenwänden der Gräben gebildet, um die FET-Bildungsgebiete 23 und die Dünnschichtwider­ standsbildungsgebiete 24 zu isolieren. Danach werden von der Siliziumoxidschicht 22a umgebene Räume in den Gräben mit der Polykristallsiliziumschicht 22b derart gefüllt, daß die Oberfläche des Siliziumsubstrats 21 eben ausgebildet ist.
Danach wird eine Struktur auf der Oberfläche des Sili­ ziumsubstrats 21 durch die Fotolithographiebehandlung ge­ bildet, und danach werden die FET-Bildungsgebiete 23 durch ein Ionenimplantierungsverfahren oder dergleichen mit p-Typ Störstellen wie Bor (B) dotiert. Danach wird eine Wärmebe­ handlung auf das Siliziumsubstrat 21 durchgeführt. Als Er­ gebnis wird die p-Typ Muldenschicht (p-Mulde) 23a gebildet, in welche p-Typ Störstellen eindiffundiert sind. Eine Ni­ tridschicht (Si3N4-Schicht) ist durch ein CVD-Verfahren oder dergleichen gebildet und derart strukturiert, daß Fen­ steröffnungen an den Gebieten zwischen den FET-Bildungsge­ bieten 23 und den Dünnschichtwiderstandsbildungsgebieten 24 zur Bildung der LOCOS-Schicht 27 vorgesehen sind, welche als Feldoxidschicht dient. Danach wird die LOCOS-Schicht 27 derart gebildet, daß Unregelmäßigkeitsgebiete 27a mit einer Hemmstruktur vorgesehen sind. Die Unregelmäßigkeitsgebiete 27a der LOCOS-Schicht 27 dienen dazu, die Herstellbarkeit des Dünnschichtwiderstands 37 bei der Durchführung des La­ sertrimmverfahrens zu verbessern.
Als nächstes wird die Gateoxidschicht 26 auf der p-Typ Muldenschicht 23a der FET-Bildungsgebiete 23 mit einer spe­ zifischen Dicke gebildet. Danach wird eine Polysilizium­ schicht auf der Gateoxidschicht 26 durch das CVD-Verfahren aufgetragen und zur Bildung der Gateelektrode 28 struktu­ riert. Danach wird die p-Typ Muldenschicht 23a mit n-Typ Störstellen wie Arsen (As) durch die Gateelektrode 28 do­ tiert, und danach wird eine Wärmebehandlung durchgeführt. Als Ergebnis werden das Sourcegebiet 25a und das Drainge­ biet 25b in dem Oberflächenteil der p-Typ Muldenschicht 23a gebildet. Auf diese Weise wird ein n-Kanal-MOSFET gebildet. Um einen p-Kanal-MOSFET an einem p-Kanal-MOSFET-Bildungsge­ biet, welches nicht dargestellt ist, zu bilden, wird eine Muldenschicht mit p-Typ Störstellen wie B zur Bildung eines Sourcegebiets und eines Draingebiets anstelle von n-Typ Störstellen dotiert. Danach wird die BPSG-Schicht 29, d. h. eine der Isolierungsschichten, auf der gesamten Oberfläche des Siliziumsubstrats 21 durch das CVD-Verfahren oder der­ gleichen mit einer bestimmten Dicke gebildet, und danach wird ein Aufschmelzverfahren durchgeführt.
Prozeß P2 Kontakt-Bildungsprozeß
Wie in Fig. 4 dargestellt wird eine Struktur mit Fen­ steröffnungen an Teilen, an welchen die Kontaktlöcher 29a in der BPSG-Schicht 29 zu bilden sind, auf der BPSG-Schicht 29 unter Verwendung der Fotolithographietechnik angeordnet, und die BPSG-Schicht 29 und die Gateoxidschicht 26 werden über die Struktur durch eine Trockenätzbehandlung geätzt. Als Ergebnis werden die Kontaktlöcher 29a gebildet. Danach wird eine Aufschmelzbehandlung bei einer Temperatur von et­ wa 900°C bis 950°C derart durchgeführt, daß die Randteile der Kontaktlöcher 29a abgerundet werden. Zu dieser Zeit werden die Oberflächen des Sourcegebiets 25a und des Drain­ gebiets 25b, welche von den Kontaktlöchern 29a bloßgelegt sind, leicht geätzt, so daß die Grenzschichttiefe xj um die geätzte Tiefe leicht verringert wird.
Prozeß P3 Erster Al-Schicht-Bildungsprozeß
Als nächstes wird wie in Fig. 5 dargestellt die erste Al-Schicht 31 zur Bildung der unteren Verdrahtungsstruktur gebildet. In diesem Fall wird vor der Bildung der ersten Al-Schicht 31 die TiN-Schicht 30, welche als Metallsperr­ schicht dient, auf der BPSG-Schicht 29 ebenso wie auf den Kontaktlöchern 29a mit einer Dicke von etwa 100 nm gebildet.
Darauffolgend wird eine AlSiCu-Schicht für die erste Al-Schicht 31 auf der TiN-Schicht 30 mit einer Dicke von etwa 0,45 µm durch ein Zerstäubungsverfahren gebildet. Danach wird eine Resiststruktur auf der AlSiCu-Schicht unter Ver­ wendung der Fotolithographietechnik gebildet, um eine Form entsprechend der Struktur der ersten Al-Schicht 31 zu schaffen, und es werden die AlSiCu-Schicht und die TiN-Schicht 30 über die Resiststruktur durch eine Trockenätzbe­ handlung geätzt. Als Ergebnis wird die erste Al-Schicht 31 erlangt. Bei dieser Ausführungsform wird eine ECR-(electron cyclontron resonance) Trockenätztechnik für die Trockenätzbehandlung verwandt. Wenn die ECR-Trockenätzbe­ handlung durchgeführt wird, wird die Oberfläche des Silizi­ umsubstrats 21 nicht beschädigt, da die Oberfläche des Si­ liziumsubstrats 21 außer dem Bereich, an welchem die erste Al-Schicht 31 verbleiben soll, mit der BPSG-Schicht 29 be­ deckt ist.
Prozeß P4 Isolierungsschicht-Bildungsprozeß (erste Hälfte)
Als nächstes werden die unteren Isolierungsschichten auf folgende Weise gebildet. Zuerst wird wie in Fig. 6 dar­ gestellt die P-SiN-Schicht 33 auf der BPSG-Schicht 29 eben­ so wie auf der ersten Al-Schicht 31 bei einer Behandlungs­ temperatur von beispielsweise 380°C aufgetragen. Danach wird die erste TEOS-Schicht 34 auf der P-SiN-Schicht 33 durch das CVD-Verfahren auf eine Dicke von etwa 0,2 µm auf­ getragen. In diesem Fall beträgt die Behandlungstemperatur beispielsweise 420°C. Als nächstes wird eine SOG-Schicht auf die erste TEOS-Schicht aufgetragen, und danach wird ei­ ne Wärme- bzw. Härtungsbehandlung und eine Rückätzbehand­ lung derart durchgeführt, daß unebene Teile der Oberfläche des Siliziumsubstrats 21 durch die SOG-Teile 35 wie in Fig. 7 dargestellt geebnet werden. Danach wird wie in Fig. 8 dargestellt die zweite TEOS-Schicht 36 auf der ersten TEOS-Schicht 34 ebenso wie auf den SOG-Teilen 35 durch das CVD-Verfahren bei einer Behandlungstemperatur von beispielswei­ se 420°C auf eine Dicke von etwa 0,3 µm aufgetragen. In die­ sem Fall wird die Dicke der zweiten TEOS-Schicht 36 derart bestimmt, daß die Summe der Dicke der zweiten TEOS-Schicht 36 und der dritten TEOS-Schicht 40, welche in dem darauf­ folgenden Verfahren gebildet wird, einen Wert von etwa 0,5 µm annimmt, d. h. einen Wert gleich der Dicke der durch die herkömmlichen Prozesse gebildeten zweiten TEOS-Schicht.
Prozeß P5 Dünnschichtwiderstands-Bildungsprozeß
Als nächstes wird die CrSi-Schicht für den Dünnschicht­ widerstand 37 auf die zweite TEOS-Schicht 36 durch das Zer­ stäubungsverfahren auf eine Dicke von etwa 15 nm aufgetra­ gen. Danach wird ein Fotoresist auf der CrSi-Schicht ange­ ordnet und unter Verwendung der Fotolithographietechnik derart strukturiert, daß es eine Form entsprechend dem Dünnschichtwiderstand 37 besitzt. Danach werden unnötige Teile der CrSi-Schicht durch das Trockenätzverfahren ent­ fernt. Als Ergebnis wird wie in Fig. 9 dargestellt der Dünnschichtwiderstand 37 auf der zweiten TEOS-Schicht 36 gebildet. Unter Durchführung dieses Trockenätzverfahrens wird das Siliziumsubstrat 21 nicht bloßgelegt, statt dessen wird die zweite TEOS-Schicht 36 bloßgelegt. D.h. das Sili­ zumsubstrat 21 wird durch das Trockenätzverfahren nicht be­ schädigt.
Prozeß P6 Dünnschichtwiderstandselektroden-Bildungsprozeß
Als nächstes wird die TiW-Schicht 38, welche als Me­ tallsperrschicht dient, auf dem Dünnschichtwiderstand 37 durch das Zerstäubungsverfahren auf eine Dicke von etwa 0,1 µm aufgetragen. Darauffolgend wird die AlSi-Schicht 39, welche als Elektrode für den Dünnschichtwiderstand 37 die­ nen soll, auf der TiW-Schicht 38 durch das Zerstäubungsver­ fahren auf eine Dicke von etwa 0,2 µm aufgetragen. Danach wird ein Fotoresist auf der AlSi-Schicht 39 angeordnet und durch die Fotolithographiebehandlung strukturiert, um die Elektroden an beiden Endteilen des Dünnschichtwiderstands 37 zu bilden. Die AlSi-Schicht 39 wird über das Fotoresist durch eine Naßätzbehandlung geätzt. In diesem Fall wird ei­ ne Mischung aus Phosphorsäure und Salpetersäure bzw. sal­ petriger Säure (nitric acid) als Ätzlösung verwendet. Diese Ätzlösung löst sogar dann nicht die TiW-Schicht 38 auf, welche unter der AlSi-Schicht 39 liegt, wenn ein Überätzen durchgeführt wird. Nachdem die Ätzbehandlung der AlSi-Schicht 39 durchgeführt worden ist, wird eine Si-Knöll­ chen-Ätzbehandlung durchgeführt. Danach wird eine andere Naßätz­ behandlung auf die TiW-Schicht 38 durchgeführt. Als Ergeb­ nis werden die in Fig. 10 dargestellten Elektroden auf dem Dünnschichtwiderstand 37 über die Metallsperrschicht 38 ge­ bildet. Bei dieser Ätzbehandlung wird die CrSi-Schicht 37, welche unter der TiW-Schicht 38 liegt, nicht geätzt, so daß der Strukturierungsprozeß für die Elektroden sicher durch­ geführt werden kann. Es wird hier dieselbe Fotoresiststruk­ tur bei beiden Ätzprozessen für die AlSi-Schicht 39 und für die TiW-Schicht 38 verwendet. Deshalb wird die AlSi-Schicht 39 während des Ätzprozesses der TiW-Schicht 38 leicht ge­ ätzt, so daß der Randteil der AlSi-Schicht 39 im Vergleich mit dem Randteil der TiW-Schicht 38 leicht geätzt wird, um einen Unterschneidungszustand anzunehmen.
Prozeß P7 Isolierungsschicht-Bildungsprozeß (zweite Hälfte)
Als nächstes wird wie in Fig. 11 dargestellt die dritte TEOS-Schicht 40, d. h. eine obere Isolierungsschicht, auf der zweiten TEOS-Schicht 36 durch das CVD-Verfahren bei ei­ ner Behandlungstemperatur von beispielsweise 420°C auf eine Dicke von etwa 0,3 µm aufgetragen. Dementsprechend wird der Dünnschichtwiderstand 39 zwischen der zweiten TEOS-Schicht 36 und der dritten TEOS-Schicht 40 angeordnet.
Prozeß P8 Kontaktloch-Bildungsprozeß
Wie in Fig. 12 dargestellt werden die Kontaktlöcher 40a und 40b unter Verwendung der Fotolithographietechnik zum Sicherstellen eines elektrischen Kontakts mit der zweiten Al-Schicht 41 gebildet, welche darauffolgend gebildet wird, um eine obere Verdrahtungsstruktur zu bilden. Die Kontakt­ löcher (Via) enthalten ein Via 40a, welches die Elektroden (AlSi-Schicht) 39 bloßlegt, die mit dem Dünnschichtwider­ stand 37 elektrisch verbunden sind, und das Via 40b, wel­ ches die erste Al-Schicht 32a bloßlegt.
Prozeß P9 Bildungsprozeß für die zweite Al-Schicht
Darauffolgend wird die aus AlSiCu gebildete zweite Al-Schicht 41 auf der dritten TEOS-Schicht 40 ebenso wie in dem Via 40a und 40b durch das Zerstäubungsverfahren auf ei­ ne Dicke von etwa 0,9 µm aufgetragen. Danach wird ein Foto­ resist auf der zweiten Al-Schicht 41 angeordnet und unter Verwendung der Fotolithographietechnik strukturiert, um le­ diglich auf den Elektrodenbildungsbereichen zu verbleiben. Danach wird die ECR-Trockenätzbehandlung auf die zweite Al-Schicht 41 durchgeführt, um unnötige Teile der zweiten Al-Schicht 41 zu entfernen. Unter Durchführung dieser Ätzbe­ handlung wird die dritte TEOS-Schicht 40 bloßgelegt. Daher werden der Dünnschichtwiderstand 37 und die Elektroden 39 durch die Ätzbehandlung nicht ungünstig beeinflußt. Nachdem die Verdrahtungsstruktur der zweiten Al-Schicht 41 gebildet worden ist, wird eine Sinterbehandlung bei einer Temperatur von beispielsweise 450°C durchgeführt.
Prozeß P10 Passivierungsschicht-Bildungsprozeß
Schließlich wird wie in Fig. 14 dargestellt die P-SiN-Schicht 42, welche als Passivierungsschicht dient, auf der gesamten Oberfläche des Substrats bei einer Temperatur von beispielsweise 380°C gebildet. Entsprechend den oben be­ schriebenen Prozessen P1 bis P10 kann der Dünnschichtwider­ stand 37 ohne Beeinträchtigung durch die Ätzbehandlungen und dergleichen, welche in den anderen Prozessen durchge­ führt werden, gebildet werden. Zur selben Zeit können die erste und zweite Al-Schicht 31 und 41 mit den geforderten feinen Breiten gebildet werden. Es wird festgestellt, daß irgendeine Wärmebehandlung bei einer Temperatur von mehr als 500°C, welche die Charakteristik des Dünnschichtwider­ stands 37 verschlechtert, nicht durchgeführt wird, nachdem der Dünnschichtwiderstand 37 gebildet worden ist.
Bei dieser Ausführungsform wird der Dünnschichtwider­ stand 37 auf der zweiten TEOS-Schicht 36 gebildet, und es wird der Dünnschichtwiderstands-Bildungsprozeß P5 in einem Zustand durchgeführt, bei welchem die Oberfläche des Sili­ ziumsubstrats 21 nicht bloßgelegt ist. Daher wird sogar in einem Fall, bei welchem die Tiefe der pn-Grenzschicht ge­ ring ist, die Oberfläche des Siliziumsubstrats 21 über das Kontaktloch 29 durch die Ätzbehandlungen nicht beschädigt, was zu einer stabilen Charakteristik der pn-Grenzschicht führt.
Des weiteren wird bei dieser Ausführungsform die zweite Al-Schicht 41 gebildet, nachdem die dritte TEOS-Schicht 40 gebildet worden ist. Daher wird der Dünnschichtwiderstand 37 bei dem zweiten Al-Schicht-Bildungsprozeß P9 nicht be­ schädigt, was zu einer stabilen Charakteristik des Dünn­ schichtwiderstands 37 führt. Des weiteren wird der Dünn­ schichtwiderstand 37 gebildet, nachdem das Kontaktloch 29a gebildet worden ist, wobei der Dünnschichtwiderstand 37 in den darauffolgenden Wärmebehandlungen einer höheren Tempe­ ratur als 500°C nicht ausgesetzt werden muß, so daß der Dünnschichtwiderstand 37 durch die Wärmebehandlungen nicht verschlechtert wird. Als Ergebnis kann der Dünnschichtwi­ derstand 37 einen geforderten stabilen Widerstandswert be­ sitzen.
Darüber hinaus ist es dann, wenn die CrSi-Schicht durch die Fotolithographiebehandlung und die Trockenätzbehandlung strukturiert wird, nicht nötig, eine zusätzliche bzw. be­ sondere Metallsperrschicht wie eine TiW-Schicht auf der Cr-Si-Schicht zu bilden. D. h. es wird zur Bildung des Dünn­ schichtwiderstands 37 lediglich die CrSi-Schicht geätzt. Als Ergebnis kann eine Genauigkeit der Strukturierungsdi­ mensionierung des Dünnschichtwiderstands 37 verbessert wer­ den. Da der Dünnschichtwiderstands-Bildungsprozeß P5 zwi­ schen dem Isolierungsschicht-Bildungsprozeß (dem Bildungs­ prozeß der zweiten TEOS-Schicht) P4 und dem Isolierungs­ schicht-Bildungsprozeß (dem Bildungsprozeß der dritten TEOS-Schicht P7) durchgeführt wird, kann darüber hinaus das Ansteigen der Anzahl der Fotolithographieprozesse soweit wie möglich beschränkt werden.
Während die vorliegende Erfindung in Bezug auf die obige bevorzugte Ausführungsform dargestellt und beschrie­ ben wurde, ergeben sich für den Fachmann Änderungen der Form und der Details, ohne vom Rahmen der Erfindung abzu­ weichen, welche in den Ansprüchen definiert ist.
Beispielsweise kann die Metallsperrschicht aus TiN, W, TI oder dergleichen anstelle von TiW gebildet werden. Der Dünnschichtwiderstand kann aus NiCr oder dergleichen an­ stelle von CrSi gebildet werden. Die Dicke des Dünnschicht­ widerstands liegt vorzugsweise in einem Bereich von 5 nm bis 20 nm. Die vorliegende Erfindung kann auf irgendein Halblei­ terbauelement mit einem Dünnschichtwiderstand angewandt werden.
Änderungen der oben beschriebenen Art liegen im Bereich der Erfindung, welche durch die Ansprüche definiert ist.
Vorstehend wurde ein Halbleiterbauelement mit einer Vielschichtverbindungsstruktur und ein Verfahren zur Her­ stellung desselben offenbart. Nachdem eine aus BPSG herge­ stellte Isolierungsschicht auf einer Diffusionsschicht ge­ bildet worden ist, wird ein Kontaktloch zum Bloßlegen der Diffusionsschicht gebildet. Danach wird eine erste Alumini­ umschicht in dem Kontaktloch gebildet. Danach werden erste und zweite TEOS-Schichten gebildet. Danach wird ein Dünn­ schichtwiderstand auf der zweiten TEOS-Schicht durch eine Fotolithographie- und Ätzbehandlung gebildet. Bei diesem Prozeß werden die anderen Teile mit der zweiten TEOS-Schicht bedeckt, um eine Zerstörung zu verhindern. Als Er­ gebnis kann das Auftreten eines Leckstroms an der Diffusi­ onsschicht und dergleichen verhindert werden. Des weiteren wird eine dritte TEOS-Schicht auf dem Dünnschichtwiderstand gebildet, und danach wird eine zweite Aluminiumschicht ge­ bildet und mit dem Dünnschichtwiderstand über ein Kontakt­ loch durch eine ECR-Trockenätzbehandlung elektrisch verbun­ den. Bei dieser Ätzbehandlung wird der Dünnschichtwider­ stand infolge der dritten TEOS-Schicht nicht beschädigt.

Claims (39)

1. Halbleiterbauelement mit einer Vielschichtverbindungs­ struktur mit:
einem Substrat (21);
einer ersten Verdrahtungsstruktur (31, 32a, 32b), wel­ che auf dem Substrat angeordnet ist;
einer ersten Isolierungsschicht (34, 35, 36), die auf dem Substrat über der ersten Verdrahtungsstruktur angeord­ net ist;
einem Dünnschichtwiderstand (37), welcher auf der er­ sten Isolierungsschicht angeordnet ist;
einer zweiten Isolierungsschicht (40), welche auf dem Dünnschichtwiderstand angeordnet ist; und
einer zweiten Verdrahtungsstruktur (41), welche auf der zweiten Isolierungsschicht angeordnet ist, wobei die erste und zweite Verdrahtungsstruktur eine Vielschichtverbindungsstruktur bilden.
2. Halbleiterbauelement nach Anspruch 1, dadurch gekenn­ zeichnet, daß die erste und zweite Isolierungsschicht je­ weils eine Tetraethoxysilanschicht aufweisen.
3. Halbleiterbauelement nach Anspruch 1, dadurch gekenn­ zeichnet, daß der Dünnschichtwiderstand aus einem CrSi-Sy­ stem-Material gebildet ist.
4. Halbleiterbauelement nach Anspruch 1, dadurch gekenn­ zeichnet, daß
die zweite Isolierungsschicht ein Durchgangsloch (40a, 40b) aufweist,
eine Elektrode (39), welche ein Aluminium-System-Mate­ rial aufweist, in dem Durchgangsloch vorgesehen ist, und
die zweite Verdrahtungsstruktur mit dem Dünnschichtwi­ derstand durch eine Elektrode elektrisch verbunden ist.
5. Halbleiterbauelement nach Anspruch 4, dadurch gekenn­ zeichnet, daß eine Metallsperrschicht (38) zwischen dem Dünnschichtwiderstand und der Elektrode angeordnet ist.
6. Halbleiterbauelement nach Anspruch 5, dadurch gekenn­ zeichnet, daß die Metallsperrschicht TiW aufweist.
7. Halbleiterbauelement nach Anspruch 1, dadurch gekenn­ zeichnet, daß der Dünnschichtwiderstand mit der ersten Ver­ drahtungsstruktur über die zweite Verdrahtungsstruktur elektrisch verbunden ist.
8. Verfahren zum Herstellen eines Halbleiterbauelements mit einem Dünnschichtwiderstand (37), mit den Schritten:
Bilden einer ersten Isolierungsschicht (34, 35, 36) auf einem Substrat (21);
Bilden des Dünnschichtwiderstands auf der ersten Iso­ lierungsschicht; und
Bilden einer zweiten Isolierungsschicht (40) auf dem Dünnschichtwiderstand.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die erste und zweite Isolierungsschicht jeweils eine Te­ traethoxysilanschicht aufweisen.
10. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß der Dünnschichtwiderstand aus CrSi gebildet wird.
11. Verfahren nach Anspruch 8, gekennzeichnet durch einen Schritt des Bildens einer Aluminium-System-Elektrode (39) auf dem Dünnschichtwiderstand, welche mit dem Dünnschicht­ widerstand vor dem Schritt des Bildens der zweiten Isolie­ rungsschicht elektrisch verbunden wird.
12. Verfahren nach Anspruch 11, gekennzeichnet durch einen Schritt des Bildens einer Metallsperrschicht (38) direkt über dem Dünnschichtwiderstand vor dem Schritt des Bildens der Aluminium-System-Elektrode.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die Metallsperrschicht TiW aufweist.
14. Verfahren nach Anspruch 8, gekennzeichnet durch die Schritte:
Bilden einer Öffnung (40a, 40b) in der zweiten Isolie­ rungsschicht; und
Bilden einer oberen Verdrahtungsstruktur (41) auf der zweiten Isolierungsschicht, welche elektrisch mit dem Dünn­ schichtwiderstand über die Öffnung verbunden wird.
15. Verfahren zum Herstellen eines Halbleiterbauelements, welches einen metallischen Dünnschichtwiderstand aufweist, mit den Schritten:
Bilden einer Diffusionsschicht (25a, 25b) in einem Oberflächengebiet einer Halbleiterschicht (23a);
Bilden einer Isolierungsschicht (29) auf einer Oberflä­ che der Halbleiterschicht;
Bilden eines Kontaktlochs in der Isolierungsschicht durch eine Trockenätzbehandlung, um die Diffusionsschicht bloßzulegen;
Erwärmen der Isolierungsschicht, um ein Randteil des Kontaktlochs abzurunden;
Füllen des Kontaktlochs mit einem Elektrodenmaterial (31); und
Anordnen des metallischen Dünnschichtwiderstands auf der Isolierungsschicht.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß die Isolierungsschicht aus Borophosphosilikatglas gebildet wird.
17. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß die Isolierungsschicht auf einen Bereich von etwa 900°C bis 950°C erwärmt wird.
18. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß der Dünnschichtwiderstand entweder CrSi oder NiCr aufweist.
19. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß der Schritt des Füllens des Kontaktlochs mit dem Elektro­ denmaterial die Schritte Auftragen einer Aluminiumlegie­ rungsschicht (31) auf der Isolierungsschicht und in dem Kontaktloch und Strukturieren der Aluminiumlegierungs­ schicht zur Bildung einer ersten Aluminiumlegierungsver­ drahtungsschicht (31, 32a, 32b) aufweist.
20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß die Aluminiumlegierungsschicht durch ein ECR-Trockenätzver­ fahren strukturiert wird.
21. Verfahren nach Anspruch 19, gekennzeichnet durch einen Schritt des Bildens einer Metallsperrschicht (30) in dem Kontaktloch vor dem Bilden der Aluminiumlegierungsschicht.
22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß die Metallsperrschicht aus TiN gebildet wird.
23. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß der Schritt des Anordnens des Dünnschichtwiderstands die Schritte aufweist:
Bilden einer ersten Dünnschichtresistmaterialschicht auf der Isolierungsschicht und auf der Aluminiumlegierungs­ verdrahtungsschicht, und
Strukturieren der Dünnschichtresistmaterialschicht, welche von der ersten Aluminiumlegierungsverdrahtungs­ schicht isoliert wird.
24. Verfahren nach Anspruch 23, dadurch gekennzeichnet, daß das Verfahren einen Schritt des Bildens einer zweiten Alu­ miniumlegierungsverdrahtungsschicht (41) auf dem Dünn­ schichtwiderstand aufweist, welche mit dem Dünnschichtwi­ derstand elektrisch verbunden wird.
25. Verfahren nach Anspruch 24, dadurch gekennzeichnet, daß die zweite Aluminiumlegierungsverdrahtungsschicht mit der ersten Aluminiumlegierungsverdrahtungsschicht elektrisch verbunden wird.
26. Verfahren nach Anspruch 24, dadurch gekennzeichnet, daß der Schritt des Bildens der zweiten Aluminiumlegierungsver­ drahtungsschicht die Schritte aufweist:
Bilden einer oberen Isolierungsschicht (40) auf dem Dünnschichtwiderstand;
Bilden eines Kontaktlochs (40a, 40b) in der oberen Iso­ lierungsschicht, um den Dünnschichtwiderstand an einem An­ schlußteil des Dünnschichtwiderstands bloßzulegen;
Bilden einer oberen Aluminiumlegierungsschicht auf der oberen Isolierungsschicht und auf dem Dünnschichtwider­ stand, welcher von dem Kontaktloch bloßgelegt wird; und
Strukturieren der oberen Aluminiumlegierungsschicht zur Bildung einer zweiten Aluminiumlegierungsverdrahtungs­ schicht.
27. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß die obere Aluminiumlegierungsschicht durch ein ECR-Trockenätzverfahren strukturiert wird.
28. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß eine Metallsperrschicht (38) auf dem Anschlußteil des Dünn­ schichtwiderstands vor der Bildung der oberen Isolierungs­ schicht gebildet wird.
29. Verfahren nach Anspruch 28, gekennzeichnet durch einen Schritt des Anordnens einer aus einer Aluminiumlegierungs­ schicht gebildeten Anschlußelektrode (39) auf der Metall­ sperrschicht, bevor die obere Isolierungsschicht gebildet wird.
30. Verfahren nach Anspruch 28, dadurch gekennzeichnet, daß die Metallsperrschicht wenigstens TiW, TiN, W oder Ti auf­ weist.
31. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß die obere Isolierungsschicht eine Tetraethoxysilanschicht aufweist.
32. Verfahren nach Anspruch 19, gekennzeichnet durch einen Schritt des Bildens einer unteren Isolierungsschicht (34, 35, 36) zum Bedecken der ersten Aluminiumverdrahtungs­ schicht vor der Bildung des Dünnschichtwiderstands.
33. Verfahren nach Anspruch 32, dadurch gekennzeichnet, daß die untere Isolierungsschicht als zusammengesetzte Schicht ausgebildet wird.
34. Verfahren nach Anspruch 33, dadurch gekennzeichnet, daß die zusammengesetzte Schicht eine SOG-Schicht (35) auf­ weist.
35. Verfahren nach Anspruch 32, dadurch gekennzeichnet, daß die untere Isolierungsschicht eine Tetraethoxysilanschicht (34, 36) aufweist.
36. Verfahren nach Anspruch 26, gekennzeichnet durch einen Schritt des Bildens einer unteren Isolierungsschicht (34, 35, 36) zur Bedeckung der ersten Aluminiumlegierungsver­ drahtungsschicht vor der Bildung des Dünnschichtwider­ stands.
37. Verfahren nach Anspruch 36, dadurch gekennzeichnet, daß die untere Isolierungsschicht als zusammengesetzte Schicht ausgebildet wird.
38. Verfahren nach Anspruch 37, dadurch gekennzeichnet, daß die zusammengesetzte Schicht eine SOG-Schicht (35) auf­ weist.
39. Verfahren nach Anspruch 36, dadurch gekennzeichnet, daß die untere Isolierungsschicht eine Tetraethoxysilanschicht (34, 36) aufweist.
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