DE19758977B4

DE19758977B4 - Verfahren zur Herstellung eines Halbleiterbauelements

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Publication number: DE19758977B4
Application number: DE19758977A
Authority: DE
Inventors: Shoji Minra; Satoshi Shiraki; Hajime Soga
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1996-11-06
Filing date: 1997-11-05
Publication date: 2012-03-01
Anticipated expiration: 2017-11-06
Also published as: DE19758977B8; JPH10144866A; JP3374680B2; DE19748847A1; DE19748847B4; US6274452B1

Abstract

Verfahren zum Herstellen eines Halbleiterbauelements, mit den Schritten:
Bilden eines Halbleitersubstrats (21);
Bilden eines Unregelmäßigkeitsgebiets (27a) in einer LOCOS-Schicht (27) über dem Halbleitersubstrat (21), welches eine Unregelmäßigkeit in seiner Dicke aufweist und derart ausgebildet ist, dass es einen darauf fallenden Laserstrahl zerstreut;
Bilden einer unteren Isolierschicht (34, 36) über dem Unregelmäßigkeitsgebiet (27a);
Bilden eines Dünnschichtwiderstands (37) auf einem vorbestimmten Abschnitt der unteren Isolierschicht (34, 36), wobei der vorbestimmte Abschnitt über dem Unregelmäßigkeitsgebiet (27a) liegt;
Bilden einer Elektrode (39) auf dem Dünnschichtwiderstand (37);
Bilden einer oberen Isolierschicht (40) auf der unteren Isolierschicht (34, 36), um den Dünnschichtwiderstand (37) und die Elektrode zu bedecken;
Bilden eines Kontaktlochs (40a) in der oberen Isolierschicht (40), um die Elektrode (39) für eine elektrische Kopplung mit dem Dünnschichtwiderstand (37) bloßzulegen; und
Bilden einer oberen Verdrahtungsschicht (41) auf der oberen Isolierschicht (40) für eine elektrische Kopplung mit der Elektrode...

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Halbleiterbauelements mit einer Vielschichtverbindungsstruktur mit einem Dünnschichtwiderstand.
Einige integrierte Schaltungen von Halbleiterbauelementen enthalten auf Isolierungsschichten gebildete Dünnschichtwiderstände wie beispielsweise in den Druckschriften JP 02-058 259 A , JP 05-175 428 A und US 5 382 916 A offenbart. Derartige Dünnschichtwiderstände sind aus einem Material, welches CrSi enthält (im Folgenden auch CrSi-System-Material bezeichnet), aus einem Material, welches NiCr enthält (im Folgenden auch NiCr-System-Material bezeichnet) oder dergleichen gebildet. Insbesondere besitzt ein aus einem CrSi-System-Material (CrSi, CrSiN oder dergleichen) gebildeter Dünnschichtwiderstand Vorteile dahingehend, daß der Widerstand bei Verfahren zur Herstellung des Halbleiterbauelements leicht gebildet werden kann, wobei der Widerstand einen Widerstandswert in einem breiten Bereich einschließlich einem niedrigen Widerstandswert und einem hohen Widerstandswert aufweisen kann und dergleichen. Des weiteren kann ein Verhältnis einer Widerstandswertänderung des CrSi-System-Widerstands auf einen positiven oder negativen konstanten Wert oder auf 0 bei einer Temperatur innerhalb eines Bereichs, in welchem das Halbleiterbauelement üblicherweise verwendet wird, unter Steuerung eines Zusammensetzungsverhältnisses des Widerstands oder Bedingungen einer auf den Widerstand angewandten Wärmebehandlung gesteuert werden. Aus diesen Gründen gilt der CrSi-System-Widerstand als Schaltungselement, welches für verschiedene Anwendungen geeignet ist.
Herkömmliche Verfahren zur Bildung eines aus CrSi hergestellten Dünnschichtwiderstands, welcher beispielsweise auf eine integrierte Halbleiterschaltung für einen Metalloxidhalbleiterfeldeffekttransistor (MOSFET) angewandt wird, sind in 15 bis 18 dargestellt. 15 stellt einen Zustand dar, bei welchem ein FET-Gebiet 2 auf einem Siliziumsubstrat 1 durch ein Transistorbildungsverfahren bereitgestellt wird. In diesem Zustand ist ein Sourcegebiet 3 in einem Oberflächenteil des FET-Gebiets 2 mit einer Übergangs- bzw. Grenzschichttiefe xj von beispielsweise etwa 0,45 μm gebildet. Des Weiteren sind eine Schicht 4 einer lokalen Oxidation von Silizium (LOCOS), eine Gateoxidschicht 5, eine aus Polysilizium gebildete Gateelektrode 6 und eine Borophosphosilikatglasschicht (BPSG-Schicht) 7 auf dem Siliziumsubstrat 1 gebildet. Des weiteren ist ein Kontaktloch 7a in der BPSG-Schicht 7 gebildet, um das Sourcegebiet 3 durch eine Naßätzbehandlung bloßzulegen. Danach sind eine CrSi-Schicht 8a, welche als Dünnschichtwiderstand 8 bestimmt ist, und eine TiW-Schicht 9a, welche als Metallsperrschicht 9 bestimmt ist, auf der gesamten Oberfläche des Substrats 1 gebildet.
Als nächstes werden wie in 16 dargestellt die TiW-Schicht 9a und die CrSi-Schicht 8a einzeln durch eine Naßätzbehandlung und eine Trockenätzbehandlung unter Verwendung eines Fotoresists 10 als Maske geätzt. Als Ergebnis werden der Dünnschichtwiderstand 8 und die Metallsperrschicht 9 auf der BPSG-Schicht 7 gebildet. Während der Trockenätzbehandlung bezüglich der CrSi-Schicht 8a wird der Oberflächenteil des von dem Kontaktloch 7a bloßgelegten Siliziumsubstrats 1 geätzt. Die Ätztiefe des Siliziumsubstrats 1 beträgt etwa 10 μm bis 20 μm.
Darauffolgend werden wie in 17 dargestellt nach der Entfernung des Fotoresists 10 eine TiN-Schicht 11, welche als Metallsperrschicht bestimmt ist, und eine AlSiCu-Schicht 12, welche als erste Al-Schicht (erste Aluminiumverdrahtung) bestimmt ist, gebildet und durch eine Fotoresistschicht 13, welche als Maske dient, durch eine Trockenätzbehandlung strukturiert. Diese Trockenätzbehandlung verwendet eine reaktive Ionenätztechnik (RIE-Technik). Während dieser Ätztbehandlung verhindert die Metallsperrschicht (TiW-Schicht) 9, daß der Dünnschichtwiderstand 8 geätzt wird.
Als nächstes wird wie in 18 dargestellt die TiW-Schicht 9 mit der Ausnahme von Teilen, welche unter der ersten Al-Schicht 12 liegen, durch eine Trockenätzbehandlung entfernt. Danach wird die Fotoresistschicht 13 entfernt. Dann sind die Verfahren zur Bildung des Dünnschichtwiderstands 8 und der ersten Al-Schicht beendet. Die zwischen der ersten Al-Schicht 12 und dem Dünnschichtwiderstand 8 verbliebene TiW-Schicht 9 kann eine Diffusion zwischen dem Dünnschichtwiderstand 8 und der ersten Al-Schicht 12 verhindern, um eine Verschlechterung der Widerstandscharakateristik des Dünnschichtwiderstands 8 zu verhindern. Wenn jedoch die TiW-Schicht 9 geätzt wird, wird üblicherweise ein Überätzen durchgeführt, um zu verhindern, daß die TiW-Schicht 9 verbleibt. Dieses Überätzen verursacht wahrscheinlich ein Unterschneiden der TiW-Schicht 9, die unter der ersten Al-Schicht 12 liegt, wie durch Pfeile A in 18 angezeigt.
Zusätzlich zu den oben dargestellten Schwierigkeiten sind in den letzten Jahren die Erfordernisse für eine Miniaturisierung und eine Integration eines Elements hoher Dichte verbunden mit einer flachen Grenzschicht (pn-Grenzschicht) einer Diffusionsschicht und einer feinen Verarbeitung einer Al-Verdrahtung. Die feine Verarbeitung einer Al-Verdrahtung erfordert des weiteren ein Plasma mit einer hohen Dichte bei einer Trockenätzbehandlung. Um eine zur Herstellung des Mikrocomputers geeignete hohe Integrationsdichte zu erzielen, werden eine Verdrahtungsbreite und eine Öffnungsbreite einer Verdrahtungsstruktur jeweils auf etwa 1 μm beschränkt. Die pn-Grenzschichttiefe ist ebenfalls auf etwa 0,1 μm beschränkt.
Um diese Erfordernisse zu erfüllen, haben die Erfinder der vorliegenden Erfindung ein Verfahren zur Bildung eines Dünnschichtwiderstands auf einem Bauelement einer integrierten Halbleiterschaltung auf der Grundlage der oben beschriebenen Entwurfsregel (0,8 μm-Regel) studiert. Die untersuchten Verfahren werden unter Bezugnahme auf 19 bis 22 erklärt. Bei diesem Experiment wurde ein Sourcegebiet 15 in einem Oberflächengebiet des Substrats 1 gebildet, um eine pn-Grenzschicht mit einer Tiefe xj von etwa 0,15 μm anstelle des Sourcegebiets 3 entsprechend der 15 bis 18 zu bilden, und ein Maßstab in Horizontalrichtung entsprechend den 19 bis 22 wurde auf etwa 1/5 des Maßstabs der 15 bis 18 festgelegt. Die übrige Struktur entsprechend den 19 bis 22 ist im Wesentlichen dieselbe wie die in 15 bis 18 dargestellte Struktur. Erklärungen, die den bezüglich 15 bis 18 beschriebenen Erklärungen ähneln würden, sind ausgelassen.
19 entspricht 15 und stellt einen Zustand dar, bei welchem die CrSi-Schicht 8a, welche als Dünnschichtwiderstand 8 dient, und die TiW-Schicht 9a, welche als Metallsperrschicht 9 dient, auf der BPSG-Schicht 7 gebildet sind. In diesem Fall wurde eine Reflow-Behandlung bei einer Temperatur von etwa 900°C bis 950°C durchgeführt, nachdem das Kontaktloch 7a in der BPSG-Schicht 7 gebildet worden war.
Als nächstes wurden wie in 20 dargestellt die TiW-Schicht 9a und die CrSi-Schicht 8a durch eine Trockenätzbehandlung unter Verwendung des Fotoresists 10 geätzt. Zu dieser Zeit wurde die von dem Kontaktloch 7a bloßgelegte Oberfläche des Siliziumsubstrats gleichzeitig geätzt, so daß die Ätztiefe etwa 10 nm bis 20 nm betrug. Als Ergebnis wurde die pn-Grenzschichttiefe xj des Sourcegebiets von etwa 0,15 μm um die geätzte Tiefe reduziert.
Als nächstes wurden nach der Bildung der Metallsperrschicht 11 Al/TiN/Ti-Schichten, welche als erste Al-Schicht 112 dienen, durch ein Zerstäubungsverfahren aufgetragen und durch eine Elektronzyklotronresonanz-Trockenätzbehandlung (ECR-Trockenätzbehandlung) unter Verwendung eines Fotoresists als Maske strukturiert, wodurch sich ein in 21 dargestellter Zustand ergibt. Der Grund dafür, daß die ECR-Trockenätzbehandlung verwendet wurde, liegt darin, daß die ECR-Trockenätzbehandlung ein Plasma mit einer hohen Dichte durch einen niedrigen Ätzdruck bereitstellen kann, wodurch eine feine Verarbeitung erzielt werden kann, welche die 0,8 μm-Regel erfüllt. Jedoch wurde bei der Durchführung der ECR-Trockenätzbehandlung nicht nur die erste Al-Schicht 112 sondern ebenfalls auch der bloßgelegte Teil der Metallsperrschicht 9 auf dem Dünnschichtwiderstand 8 geätzt. Daher tritt der Fall auf, daß die Metallsperrschicht 9 entfernt wird, um den aus CrSi gebildeten Dünnschichtwiderstand 8 bloßzulegen, so daß der Dünnschichtwiderstand 8 ebenfalls geätzt wird.
Nachdem eine Plasmasiliziumnitridschicht (P-SiN-Schicht) 16, gebildet worden ist, wurde als nächstes wie in 22 dargestellt ein Teil der auf dem Dünnschichtwiderstand 8 gebildeten P-SiN-Schicht 16 durch die Ätzbehandlung unter Verwendung einer Fotolithographietechnik entfernt. Darauffolgend wurde die TiW-Schicht 9, welche als Metallsperrschicht dient, durch eine Trockenätzbehandlung entfernt, so daß das Verfahren zur Bildung des Dünnschichtwiderstands beendet wurde.
Als Ergebnis des oben beschriebenen Experiments wurden die folgenden Schwierigkeiten herausgefunden. Wenn die CrSi-Schicht 8a durch die Trockenätzbehandlung in einem Zustand geätzt wird, bei welchem die Oberfläche des Siliziumsubstrats 1 von dem Kontaktloch 7a bloßgelegt ist, wird die Oberfläche des Siliziumsubstrats 1 um 10 nm bis 20 nm geätzt, was zu einer Verringerung der pn-Grenzschichttiefe führt. Insbesondere in dem Fall, bei welchem die 0,8 μm-Regel angenommen wird, ruft das Verringern der Tiefe der pn-Grenzschicht Mängel wie einen Leckstrom hervor, welcher nicht vernachlässigbar ist.
Um das Ätzen der Oberfläche des Substrats 1 zu verhindern, kann das Ätzen des Dünnschichtwiderstands 8 durchgeführt werden, bevor das Kontaktloch 7a gebildet wird. Da in diesem Fall jedoch das Bildungsverfahren des Kontaktlochs 7a Wärmebehandlungen wie eine zweite Aufschmelzbehandlung und eine Härtungsbehandlung aufweist, welche bei Temperaturen von mehr als 500°C durchgeführt werden, tritt die Schwierigkeit auf, daß die CrSi-Schicht 8 sich während der Wärmebehandlungen verschlechtert. Dementsprechend wird es schwierig, einen geforderten Widerstandswert des Dünnschichtwiderstands 8 zu erlangen.
Wenn des weiteren die ECR-Trockenätzbehandlung auf der ersten Al-Schicht 112 durchgeführt wird, wird die TiW-Schicht 9 gleichzeitig geätzt. Bei dieser Ätzbehandlung kann der Fall auftreten, daß die TiW-Schicht 9 geätzt wird, um die CrSi-Schicht 8 bloßzulegen, so daß die CrSi-Schicht 8 ebenfalls geätzt wird. Es ist offensichtlich, daß als Ergebnis ein Dünnschichtwiderstand 8 mit einem geforderten Widerstandswert nicht erlangt werden kann.
Aus der US 5 344 785 A ist ein Verfahren zum Herstellen eines Halbleiterbauelements bekannt.
Aufgabe der vorliegenden Erfindung ist es, die oben beschriebenen Schwierigkeiten zu lösen und insbesondere ein Verfahren zur Herstellung eines Halbleiterbauelements mit einem Dünnschichtwiderstand bereitzustellen, bei welchem die Einstellung des Widerstandswerts des Dünnschichtwiderstands verbessert ist.
Die Lösung der Aufgabe erfolgt durch die Merkmale des Anspruchs 1. Demgemäß ist bei dem mit dem erfindungsgemäßen Herstellungsverfahren zu erzeugenden Halbleiterbauelement ein Dünnschichtwiderstand zwischen ersten und zweiten Isolierungsschichten angeordnet. per Dünnschichtwiderstand kann ohne Beeinträchtigung durch andere Verfahren gebildet werden, was zu einer stabilen Charakteristik des Dünnschichtwiderstands führt. Des weiteren wirkt sich das Verfahren zur Bildung des Dünnschichtwiderstands nicht ungünstig auf andere Schichten aus. Vorzugsweise sind die ersten und zweiten Isolierungsschichten aus Tetraethoxysilan (TEOS) gebildet. Vorzugsweise ist der Dünnschichtwiderstand aus CrSi-System-Material gebildet. In diesem Fall ist es leicht, eine Rate der Änderung des Widerstandswerts des Dünnschichtwiderstands auf einen konstanten Wert in einem üblichen Betriebstemperaturbereich zu steuern, und es kann eine stabile Charakteristik des Dünnschichtwiderstands mit hoher Wiederholbarkeit erzielt werden.
Eine über einem Substrat gebildete LOCOS-Schicht weist unter dem Dünnschichtwiderstand ein Unregelmäßigkeitsgebiet in der Dicke der LOCOS-Schicht auf, das derart ausgebildet ist, daß es einen darauf fallenden Laserstrahl zerstreut.
Das Halbleiterbauelement weist des weiteren eine erste und eine zweite Verdrahtungsstruktur auf, welche die erste Isolierungsschicht, den Dünnschichtwiderstand und die zweite Isolierungsschicht zwischen sich nehmen. Wenn ein Durchgangsloch in der zweiten Isolierungsschicht gebildet wird, kann der Dünnschichtwiderstand elektrisch mit der zweiten Verdrahtungsstruktur durch das Durchgangsloch verbunden werden. Eine Aluminium enthaltende Elektrode, im Folgenden auch als Aluminium-System-Elektrode bezeichnet, kann in dem Durchgangsloch gebildet werden, um zwischen dem Dünnschichtwiderstand und der zweiten Verdrahtungsstruktur angeordnet zu werden. Eine Metallsperrschicht kann zwischen dem Dünnschichtwiderstand und der Aluminium-System-Elektrode angeordnet werden, um eine Diffusion zwischen dem Dünnschichtwiderstand und der Aluminium-System-Elektrode zu verhindern. Bei dieser Struktur kann die zweite Verdrahtungsstruktur gebildet werden, ohne daß der Dünnschichtwiderstand bloßgelegt wird.
Des Weiteren wird entsprechend der vorliegenden Erfindung in einem Fall, bei welchem das Halbleiterbauelement eine in einem Oberflächengebiet eines Substrats gebildete Diffusionsschicht aufweist, eine Isolierungsschicht auf der Diffusionsschicht und ein Kontaktloch in der Isolierungsschicht gebildet. Nachdem das Kontaktloch mit einem Elektrodenmaterial gefüllt worden ist, wird der Dünnschichtwiderstand gebildet. Danach wird die Diffusionsschicht während des Bildungsverfahrens des Dünnschichtwiderstands nicht beschädigt, und eine Tiefe der pn-Grenzschicht der Diffusionsschicht wird nicht reduziert.
Die vorliegende Erfindung wird in der nachfolgenden Beschreibung unter Bezugnahme auf die Zeichnung erläutert.
1 zeigt eine Querschnittsansicht, welche ein Halbleiterbauelement einschließlich einem Dünnschichtwiderstand einer bevorzugten Ausführungsform darstellt, das mit dem erfindungsgemäßen Herstellungsverfahren erzeugt wird;
2 zeigt ein Flußdiagramm, welches Prozesse der Herstellung des Halbleiterbauelements bei der Ausführungsform der vorliegenden Erfindung darstellt;
3 bis 14 zeigen Querschnittsansichten zum jeweiligen Erklären der in 10 angezeigten Prozesse bezüglich der Ausführungsform der vorliegenden Erfindung;
15 bis 18 zeigen Querschnittsansichten zum Erklären von Prozessen der Bildung des Halbleiterbauelements einschließlich eines Dickschichtwiderstands nach dem Stand der Technik; und
19 bis 22 zeigen Querschnittsansichten zum Erklären von experimentellen Prozessen der Bildung eines Halbleiterbauelements einschließlich eines Dünnschichtwiderstands, welche zum Klären von Schwierigkeiten bei den Prozessen durchgeführt werden.
Eine Ausführungsform der vorliegenden Erfindung, welche zur Erzeugung einer integrierten Schaltung einschließlich eines MOSFET's angewandt wird, wird unter Bezugnahme auf 1 bis 14 beschrieben. Der MOSFET entpricht einer Entwurfsregel, die zum Herstellen eines Mikrocomputers geeignet ist (beispielsweise der 0,8 μm-Entwurfsregel). Die integrierte Schaltung mit dem MOSFET wird im folgenden als MOSIC bezeichnet.
1 stellt schematisch eine Querschnittsansicht der MOSIC dar, welche durch ein Verfahren entsprechend der vorliegenden Erfindung hergestellt wird und eine hohe Integrationsdichte aufweist. Ein Siliziumsubstrat 21 der MOSIC besitzt eine SOI-Struktur (silicon-on-insulator), wobei eine n-Typ Schicht 22c mit einer hohen Störstellenkonzentration und eine n-Typ Schicht 21d mit einer geringen Störstellenkonzentration über einer Siliziumoxidschicht (SiO₂) 21b auf einer p-Typ Substratschicht 21a vorgesehen sind. Der obere Teil des Siliziumsubstrats 21 von 15 bezüglich der Siliziumoxidschicht 21b ist ein Elementebildungsgebiet. Ein Grabenisolierungsverfahren wird auf dem bzw. auf das Elementebildungsgebiet durchgeführt, so daß Gräben in dem Elementebildungsgebiet gebildet werden und eine Siliziumoxidschicht 22a und eine Polykristallsiliziumschicht 22b in den Gräben gebildet werden. Durch die Durchführung des Grabenisolationsverfahrens wird das Elementebildungsgebiet in ein FET-Bildungsgebiet 23 und ein Dünnschichtwiderstandsbildungsgebiet 24 geteilt.
Das FET-Bildungsgebiet 23 besitzt eine p-Typ Muldenschicht 23a, welche durch Dotieren von p-Typ Störstellen in die n-Typ Schicht 21d mit der niedrigen Störstellenkonzentration gebildet wird. Des weiteren sind ein n-Typ Sourcegebiet 25a und ein n-Typ Draingebiet 25b, welche beide hohe Störstellenkonzentrationen aufweisen, in dem Oberflächenteil der p-Typ Muldenschicht 23a gebildet. Die Tiefe xj einer pn-Grenzschicht an dem Sourcegebiet 25a und dem Draingebiet 25b wird auf etwa 0,15 μm auf der Grundlage der oben beschriebenen Entwurfsregel gesteuert. Eine Gateoxidschicht 26 mit einer spezifischen Dicke ist auf der Oberfläche des FET-Bildungsgebiets 23 über dem Sourcegebiet 25a und dem Draingebiet 25a gebildet. Eine LOCOS-Schicht 27, welche als Feldoxidschicht dient, ist auf dem Elementebildungsgebiet auf einem anderen Bereich außer dem Bereich gebildet, an welchem die Gateoxidschicht 26 gebildet ist. Die LOCOS-Schicht 27 enthält ein Unregelmäßigkeitsgebiet 27a mit einer Hemmstruktur auf der Oberfläche des Substrats 21 und einer Unregelmäßigkeit in Richtung der Tiefe des Substrats 21. Das Unregelmäßigkeitsgebiet 27a der LOCOS-Schicht 27 ist dazu vorgesehen, einen Laserstrahl während eines später beschriebenen Trimmprozesses zu zerstreuen.
Eine aus Polysilizium gebildete Gateelektrode 28 ist auf der Gateoxidschicht 26 in dem FET-Bildungsgebiet 23 gebildet, und eine BPSG-Schicht 29 ist auf der Gateelektrode 28 durch ein CVD-Verfahren oder dergleichen gebildet. Danach sind Kontaktlöcher gebildet, um das Sourcegebiet 25a und das Draingebiet 25b bloßzulegen, und eine Titannitridschicht (TiN-Schicht) 30 und eine AlSiCu-Schicht 31, welche als erste Aluminiumschicht (Al-Schicht) dient, sind in den Kontaktlöchern gebildet, um als Sourceelektrode und als Drainelektrode zu arbeiten. Die Verdrahtungsstruktur der ersten Al-Schicht 31 ist nicht nur in den Kontaktlöchern sondern ebenfalls auf der BPSG-Schicht 29 angeordnet, um Verdrahtungsstrukturen 32a und 32b zu bilden.
Des Weiteren ist eine Plasmasiliziumnitridschicht (P-SiN-Schicht) 33 gebildet, um die Verdrahtungsstrukturen 31, 32a und 32b zu bedecken. Danach ist eine erste Tetraethoxysilanschicht (TEOS-Schicht) 34, d. h. eine Isolierungsschicht, auf der P-SiN-Schicht 33 gebildet. Die Oberfläche der ersten TEOS-Schicht 34 ist durch Spin-on-Glas-Teile (SOG-Teile) 35 geebnet, und danach ist eine zweite TEOS-Schicht 36 auf der ersten TEOS 36 gebildet. Des Weiteren ist ein Dünnschichtwiderstand 37 auf einem spezifischen Teil der zweiten TEOS-Schicht 36 gebildet. Der Dünnschichtwiderstand 37 ist eine CrSi-Schicht, die durch ein Zerstäubungsverfahren gebildet wird, und besitzt eine Dicke von etwa 15 nm. Eine AlSi-Schicht 39, welche als Elektroden für den Dünnschichtwiderstand 37 dient, ist an beiden Endteilen des Dünnschichtwiderstands 37 über eine TiW-Schicht 38 gebildet, welche als Metallsperrschicht dient.
Darüber hinaus ist eine dritte TEOS-Schicht 40, d. h. eine obere Isolierungsschicht gebildet. Danach sind Kontaktlöcher an den bestimmten Teilen gebildet, um die AlSi-Schicht 39 und die AlSiCu-Schicht 32a bloßzulegen, und es ist eine AlSi-Schicht 41, d. h. eine zweite Al-Schicht, in den Kontaktlöchern gebildet, um einen Kontakt zu der AlSi-Schicht 39 und der AlSiCu-Schicht 32a herzustellen. Danach ist eine aus einer P-SiN-Schicht 42 gebildete Passivierungsschicht als oberste Schicht zum Schützen der gesamten Oberfläche des Elements gebildet.
Danach wird ein Trimmverfahren unter Verwendung eines Laserstrahls auf den derart gebildeten Chip durchgeführt, um einen Widerstandswert der CrSi-Schicht 37 einzustellen, welche als Widerstand dient. Da zu dieser Zeit das Unregelmäßigkeitsgebiet 27a der LOCOS-Schicht 27 mit der feinen Unregelmäßigkeit in Richtung der Tiefe des Substrats 21 unter dem Dünnschichtwiderstand 37 liegt und den Laserstrahl zerstreut, können ungünstige Beeinflussungen des Trimmprozesses, welche durch Interferenz des Strahls und dergleichen hervorgerufen werden, verhindert werden.
Als nächstes wird ein Verfahren zur Herstellung des oben beschriebenen MOSIC's detailliert unter Bezugnahme auf 2 bis 14 erklärt. Das Verfahren enthält wie in 2 dargestellt zehn Prozesse bzw. Verfahrensteile P1 bis P10. Jeder Prozess wird in dieser Reihenfolge erklärt.
Prozess P1:
Transistor-Bildungsprozess
Wie in 3 dargestellt wird das Siliziumsubstrat 21 mit der SOI-Struktur vorher derart gebildet, daß die n-Typ Schicht 21c mit einer hohen Störstellenkonzentration und die n-Typ Schicht 21d mit einer geringen Störstellenkonzentration auf der p-Typ Substratschicht 21a mit einer hohen Störstellenkonzentration über der Siliziumoxidschicht 21b gebildet werden. Danach wird ein Isolationsverfahren auf das Siliziumsubstrat 21 derart durchgeführt, daß das Siliziumsubstrat 21 in FET-Bildungsgebiete 23 und die Dünnschichtwiderstandsbildungsgebiete 24 geteilt wird, auf welchen verschiedene Elemente wie der MOSFET und der Dünnschichtwiderstand jeweils zu bilden sind.
Bei dem Isolationsprozess sind tiefe Rinnen (Gräben) an Grenzteilen bzw. Randteilen zwischen den FET-Bildungsgebieten 23 und den Dünnschichtwiderstandsbildungsgebieten 24 gebildet, um die Siliziumoxidschicht 21b durch eine Ätzbehandlung oder dergleichen zu erreichen. Danach wird die Siliziumoxidschicht 22a auf Seitenwänden der Gräben gebildet, um die FET-Bildungsgebiete 23 und die Dünnschichtwiderstandsbildungsgebiete 24 zu isolieren. Danach werden von der Siliziumoxidschicht 22a umgebene Räume in den Gräben mit der Polykristallsiliziumschicht 22b derart gefüllt, daß die Oberfläche des Siliziumsubstrats 21 eben ausgebildet ist.
Danach wird eine Struktur auf der Oberfläche des Siliziumsubstrats 21 durch die Fotolithographiebehandlung gebildet, und danach werden die FET-Bildungsgebiete 23 durch ein Ionenimplantierungsverfahren oder dergleichen mit p-Typ Störstellen wie Bor (B) dotiert. Danach wird eine Wärmebehandlung auf das Silizumsubstrat 21 durchgeführt. Als Ergebnis wird die p-Typ Muldenschicht (p-Mulde) 23a gebildet, in welche p-Typ Störstellen eindiffundiert sind. Eine Nitridschicht (Si₃N₄-Schicht) ist durch ein CVD-Verfahren oder dergleichen gebildet und derart strukturiert, daß Fensteröffnungen an den Gebieten zwischen den FET-Bildungsgebieten 23 und den Dünnschichtwiderstandsbildungsgebieten 24 zur Bildung der LOCOS-Schicht 27 vorgesehen sind, welche als Feldoxidschicht dient. Danach wird die LOCOS-Schicht 27 derart gebildet, daß Unregelmäßigkeitsgebiete 27a mit einer Hemmstruktur vorgesehen sind. Die Unregelmäßigkeitsgebiete 27a der LOCOS-Schicht 27 dienen dazu, die Herstellbarkeit des Dünnschichtwiderstands 37 bei der Durchführung des Lasertrimmverfahrens zu verbessern.
Als nächstes wird die Gateoxidschicht 26 auf der p-Typ Muldenschicht 23a der FET-Bildungsgebiete 23 mit einer spezifischen Dicke gebildet. Danach wird eine Polysiliziumschicht auf der Gateoxidschicht 26 durch das CVD-Verfahren aufgetragen und zur Bildung der Gateelektrode 28 strukturiert. Danach wird die p-Typ Muldenschicht 23a mit n-Typ Störstellen wie Arsen (As) durch die Gateelektrode 28 dotiert, und danach wird eine Wärmebehandlung durchgeführt. Als Ergebnis werden das Sourcegebiet 25a und das Draingebiet 25b in dem Oberflächenteil der p-Typ Muldenschicht 23a gebildet. Auf diese Weise wird ein n-Kanal-MOSFET gebildet. Um einen p-Kanal-MOSFET an einem p-Kanal-MOSFET-Bildungsgebiet, welches nicht dargestellt ist, zu bilden, wird eine Muldenschicht mit p-Typ Störstellen wie B zur Bildung eines Sourcegebiets und eines Draingebiets anstelle von n-Typ Störstellen dotiert. Danach wird die BPSG-Schicht 29, d. h. eine der Isolierungsschichten, auf der gesamten Oberfläche des Siliziumsubstrats 21 durch das CVD-Verfahren oder dergleichen mit einer bestimmten Dicke gebildet, und danach wird ein Aufschmelzverfahren durchgeführt.
Prozess P2:
Kontakt-Bildungsprozess
Wie in 4 dargestellt wird eine Struktur mit Fensteröffnungen an Teilen, an welchen die Kontaktlöcher 29a in der BPSG-Schicht 29 zu bilden sind, auf der BPSG-Schicht 29 unter Verwendung der Fotolithographietechnik angeordnet, und die BPSG-Schicht 29 und die Gateoxidschicht 26 werden über die Struktur durch eine Trockenätzbehandlung geätzt. Als Ergebnis werden die Kontaktlöcher 29a gebildet. Danach wird eine Aufschmelzbehandlung bei einer Temperatur von etwa 900°C bis 950°C derart durchgeführt, daß die Randteile der Kontaktlöcher 29a abgerundet werden. Zu dieser Zeit werden die Oberflächen des Sourcegebiets 25a und des Draingebiets 25b, welche von den Kontaktlöchern 29a bloßgelegt sind, leicht geätzt, so daß die Grenzschichttiefe xj um die geätzte Tiefe leicht verringert wird.
Prozess P3:
Erster Al-Schicht-Bildungsprozess
Als nächstes wird wie in 5 dargestellt die erste Al-Schicht 31 zur Bildung der unteren Verdrahtungsstruktur gebildet. In diesem Fall wird vor der Bildung der ersten Al-Schicht 31 die TiN-Schicht 30, welche als Metallsperrschicht dient, auf der BPSG-Schicht 29 ebenso wie auf den Kontaktlöchern 29a mit einer Dicke von etwa 100 nm gebildet. Darauffolgend wird eine AlSiCu-Schicht für die erste Al-Schicht 31 auf der TiN-Schicht 30 mit einer Dicke von etwa 0,45 μm durch ein Zerstäubungsverfahren gebildet. Danach wird eine Resiststruktur auf der AlSiCu-Schicht unter Verwendung der Fotolithographietechnik gebildet, um eine Form entsprechend der Struktur der ersten Al-Schicht 31 zu schaffen, und es werden die AlSiCu-Schicht und die TiN-Schicht 30 über die Resiststruktur durch eine Trockenätzbehandlung geätzt. Als Ergebnis wird die erste Al-Schicht 31 erlangt. Bei dieser Ausführungsform wird eine ECR-(electron cyclontron resonance)Trockenätztechnik für die Trockenätzbehandlung verwandt. Wenn die ECR-Trockenätzbehandlung durchgeführt wird, wird die Oberfläche des Siliziumsubstrats 21 nicht beschädigt, da die Oberfläche des Siliziumsubstrats 21 außer dem Bereich, an welchem die erste Al-Schicht 31 verbleiben soll, mit der BPSG-Schicht 29 bedeckt ist.
Prozess P4:
Isolierungsschicht-Bildungsprozess (erste Hälfte)
Als nächstes werden die unteren Isolierungsschichten auf folgende Weise gebildet. Zuerst wird wie in 6 dargestellt die P-SiN-Schicht 33 auf der BPSG-Schicht 29 ebenso wie auf der ersten Al-Schicht 31 bei einer Behandlungstemperatur von beispielsweise 380°C aufgetragen. Danach wird die erste TEOS-Schicht 34 auf der P-SiN-Schicht 33 durch das CVD-Verfahren auf eine Dicke von etwa 0,2 μm aufgetragen. In diesem Fall beträgt die Behandlungstemperatur beispielsweise 420°C. Als nächstes wird eine SOG-Schicht auf die erste TEOS-Schicht aufgetragen, und danach wird eine Wärme- bzw. Härtungsbehandlung und eine Rückätzbehandlung derart durchgeführt, daß unebene Teile der Oberfläche des Siliziumsubstrats 21 durch die SOG-Teile 35 wie in 7 dargestellt geebnet werden. Danach wird wie in 8 dargestellt die zweite TEOS-Schicht 36 auf der ersten TEOS-Schicht 34 ebenso wie auf den SOG-Teilen 35 durch das CVD-Verfahren bei einer Behandlungstemperatur von beispielsweise 420°C auf eine Dicke von etwa 0,3 μm aufgetragen. In diesem Fall wird die Dicke der zweiten TEOS-Schicht 36 derart bestimmt, daß die Summe der Dicke der zweiten TEOS-Schicht 36 und der dritten TEOS-Schicht 40, welche in dem darauffolgenden Verfahren gebildet wird, einen Wert von etwa 0,5 μm annimmt, d. h. einen Wert gleich der Dicke der durch die herkömmlichen Prozesse gebildeten zweiten TEOS-Schicht.
Prozess P5:
Dünnschichtwiderstands-Bildungsprozess
Als nächstes wird die CrSi-Schicht für den Dünnschichtwiderstand 37 auf die zweite TEOS-Schicht 36 durch das Zerstäubungsverfahren auf eine Dicke von etwa 15 nm aufgetragen. Danach wird ein Fotoresist auf der CrSi-Schicht angeordnet und unter Verwendung der Fotolithographietechnik derart strukturiert, daß es eine Form entsprechend dem Dünnschichtwiderstand 37 besitzt. Danach werden unnötige Teile der CrSi-Schicht durch das Trockenätzverfahren entfernt. Als Ergebnis wird wie in 9 dargestellt der Dünnschichtwiderstand 37 auf der zweiten TEOS-Schicht 36 gebildet. Unter Durchführung dieses Trockenätzverfahrens wird das Siliziumsubstrat 21 nicht bloßgelegt, stattdessen wird die zweite TEOS-Schicht 36 bloßgelegt. D. h. das Silizumsubstrat 21 wird durch das Trockenätzverfahren nicht beschädigt.
Prozess P6:
Dünnschichtwiderstandselektroden-Bildungsprozess
Als nächstes wird die TiW-Schicht 38, welche als Metallsperrschicht dient, auf dem Dünnschichtwiderstand 37 durch das Zerstäubungsverfahren auf eine Dicke von etwa 0,1 μm aufgetragen. Darauffolgend wird die AlSi-Schicht 39, welche als Elektrode für den Dünnschichtwiderstand 37 dienen soll, auf der TiW-Schicht 38 durch das Zerstäubungsverfahren auf eine Dicke von etwa 0,2 μm aufgetragen. Danach wird ein Fotoresist auf der AlSi-Schicht 39 angeordnet und durch die Fotolithographiebehandlung strukturiert, um die Elektroden an beiden Endteilen des Dünnschichtwiderstands 37 zu bilden. Die AlSi-Schicht 39 wird über das Fotoresist durch eine Naßätzbehandlung geätzt. In diesem Fall wird eine Mischung aus Phosphorsäure und Salpetersäure bzw. salpetriger Säure (nitric acid) als Ätzlösung verwendet. Diese Ätzlösung löst sogar dann nicht die TiW-Schicht 38 auf, welche unter der AlSi-Schicht 39 liegt, wenn ein Überätzen durchgeführt wird. Nachdem die Ätzbehandlung der AlSi-Schicht 39 durchgeführt worden ist, wird eine Si-Knöllchen-Ätzbehandlung durchgeführt. Danach wird eine andere Naßätzbehandlung auf die TiW-Schicht 38 durchgeführt. Als Ergebnis werden die in 10 dargestellten Elektroden auf dem Dünnschichtwiderstand 37 über die Metallspersschicht 38 gebildet. Bei dieser Ätzbehandlung wird die CrSi-Schicht 37, welche unter der TiW-Schicht 38 liegt, nicht geätzt, so daß der Strukturierungsprozess für die Elektroden sicher durchgeführt werden kann. Es wird hier dieselbe Fotoresiststruktur bei beiden Ätzprozessen für die AlSi-Schicht 39 und für die TiW-Schicht 38 verwendet. Deshalb wird die AlSi-Schicht 39 während des Ätzprozesses der TiW-Schicht 38 leicht geätzt, so daß der Randteil der AlSi-Schicht 39 im Vergleich mit dem Randteil der TiW-Schicht 38 leicht geätzt wird, um einen Unterschneidungszustand anzunehmen.
Prozess P7:
Isolierungsschicht-Bildungsprozess (zweite Hälfte)
Als nächstes wird wie in 11 dargestellt die dritte TEOS-Schicht 40, d. h. eine obere Isolierungsschicht, auf der zweiten TEOS-Schicht 36 durch das CVD-Verfahren bei einer Behandlungstemperatur von beispielsweise 420°C auf eine Dicke von etwa 0,3 μm aufgetragen. Dementsprechend wird der Dünnschichtwiderstand 39 zwischen der zweiten TEOS-Schicht 36 und der dritten TEOS-Schicht 40 angeordnet.
Prozess P8:
Kontaktloch-Bildungsprozess
Wie in 12 dargestellt werden die Kontaktlöcher 40a und 40b unter Verwendung der Fotolithographietechnik zum Sicherstellen eines elektrischen Kontakts mit der zweiten Al-Schicht 41 gebildet, welche darauffolgend gebildet wird, um eine obere Verdrahtungsstruktur zu bilden. Die Kontaktlöcher (Via) enthalten ein Via 40a, welches die Elektroden (AlSi-Schicht) 39 bloßlegt, die mit dem Dünnschichtwiderstand 37 elektrisch verbunden sind, und das Via 40b, welches die erste Al-Schicht 32a bloßlegt.
Prozess P9:
Bildungsprozess für die zweite Al-Schicht
Darauffolgend wird die aus AlSiCu gebildete zweite Al-Schicht 41 auf der dritten TEOS-Schicht 40 ebenso wie in dem Via 40a und 40b durch das Zerstäubungsverfahren auf eine Dicke von etwa 0,9 μm aufgetragen. Danach wird ein Fotoresist auf der zweiten Al-Schicht 41 angeordnet und unter Verwendung der Fotolithographietechnik strukturiert, um lediglich auf den Elektrodenbildungsbereichen zu verbleiben. Danach wird die ECR-Trockenätzbehandlung auf die zweite Al-Schicht 41 durchgeführt, um unnötige Teile der zweiten Al-Schicht 41 zu entfernen. Unter Durchführung dieser Ätzbehandlung wird die dritte TEOS-Schicht 40 bloßgelegt. Daher werden der Dünnschichtwiderstand 37 und die Elektroden 39 durch die Ätzbehandlung nicht ungünstig beeinflußt. Nachdem die Verdrahtungsstruktur der zweiten Al-Schicht 41 gebildet worden ist, wird eine Sinterbehandlung bei einer Temperatur von beispielsweise 450°C durchgeführt.
Prozess P10:
Passivierungsschicht-Bildungsprozess
Schließlich wird wie in 14 dargestellt die P-SiN-Schicht 42, welche als Passivierungsschicht dient, auf der gesamten Oberfläche des Substrats bei einer Temperatur von beispielsweise 380°C gebildet. Entsprechend den oben beschriebenen Prozessen P1 bis P10 kann der Dünnschichtwiderstand 37 ohne Beeinträchtigung durch die Ätzbehandlungen und dergleichen, welche in den anderen Prozessen durchgeführt werden, gebildet werden. Zur selben Zeit können die erste und zweite Al-Schicht 31 und 41 mit den geforderten feinen Breiten gebildet werden. Es wird festgestellt, daß irgendeine Wärmebehandlung bei einer Temperatur von mehr als 500°C, welche die Charakteristik des Dünnschichtwiderstands 37 verschlechtert, nicht durchgeführt wird, nachdem der Dünnschichtwiderstand 37 gebildet worden ist.
Bei dieser Ausführungsform wird der Dünnschichtwiderstand 37 auf der zweiten TEOS-Schicht 36 gebildet, und es wird der Dünnschichtwiderstands-Bildungsprozess P5 in einem Zustand durchgeführt, bei welchem die Oberfläche des Siliziumsubstrats 21 nicht bloßgelegt ist. Daher wird sogar in einem Fall, bei welchem die Tiefe der pn-Grenzschicht gering ist, die Oberfläche des Siliziumsubstrats 21 über das Kontaktloch 29 durch die Ätzbehandlungen nicht beschädigt, was zu einer stabilen Charakteristik der pn-Grenzschicht führt.
Des Weiteren wird bei dieser Ausführungsform die zweite Al-Schicht 41 gebildet, nachdem die dritte TEOS-Schicht 40 gebildet worden ist. Daher wird der Dünnschichtwiderstand 37 bei dem zweiten Al-Schicht-Bildungsprozess P9 nicht beschädigt, was zu einer stabilen Charakteristik des Dünnschichtwiderstands 37 führt. Des Weiteren wird der Dünnschichtwiderstand 37 gebildet, nachdem das Kontaktloch 29a gebildet worden ist, wobei der Dünnschichtwiderstand 37 in den darauffolgenden Wärmebehandlungen einer höheren Temperatur als 500°C nicht ausgesetzt werden muß, so daß der Dünnschichtwiderstand 37 durch die Wärmebehandlungen nicht verschlechtert wird. Als Ergebnis kann der Dünnschichtwiderstand 37 einen geforderten stabilen Widerstandswert besitzen.
Darüber hinaus ist es dann, wenn die CrSi-Schicht durch die Fotolithographiebehandlung und die Trockenätzbehandlung strukturiert wird, nicht nötig, eine zusätzliche bzw. besondere Metallsperrschicht wie eine TiW-Schicht auf der CrSi-Schicht zu bilden. D. h. es wird zur Bildung des Dünnschichtwiderstands 37 lediglich die CrSi-Schicht geätzt. Als Ergebnis kann eine Genauigkeit der Strukturierungsdimensionierung des Dünnschichtwiderstands 37 verbessert werden. Da der Dünnschichtwiderstands-Bildungsprozess P5 zwischen dem Isolierungsschicht-Bildungsprozess (dem Bildungsprozess der zweiten TEOS-Schicht) P4 und dem Isolierungsschicht-Bildungsprozess (dem Bildungsprozess der dritten TEOS-Schicht P7) durchgeführt wird, kann darüber hinaus das Ansteigen der Anzahl der Fotolithographieprozesse soweit wie möglich beschränkt werden.
Beispielsweise kann die Metallsperrschicht aus TiN, W, TI oder dergleichen anstelle von TiW gebildet werden. Der Dünnsschichtwiderstand kann aus NiCr oder dergleichen anstelle von CrSi gebildet werden. Die Dicke des Dünnschichtwiderstands liegt vorzugsweise in einem Bereich von 5 nm bis 20 nm. Die vorliegende Erfindung kann auf irgendein Halbleiterbauelement mit einem Dünnschichtwiderstand angewandt werden.
Vorstehend wurde ein Halbleiterbauelement mit einer Vielschichtverbindungsstruktur und ein Verfahren zur Herstellung desselben offenbart. Nachdem eine aus BPSG hergestellte Isolierungsschicht auf einer Diffusionsschicht gebildet worden ist, wird ein Kontaktloch zum Bloßlegen der Diffusionsschicht gebildet. Danach wird eine erste Aluminiumschicht in dem Kontaktloch gebildet. Danach werden erste und zweite TEOS-Schichten gebildet. Danach wird ein Dünnschichtwiderstand auf der zweiten TEOS-Schicht durch eine Fotolithographie- und Ätzbehandlung gebildet. Bei diesem Prozess werden die anderen Teile mit der zweiten TEOS-Schicht bedeckt, um eine Zerstörung zu verhindern. Als Ergebnis kann das Auftreten eines Leckstroms an der Diffusionsschicht und dergleichen verhindert werden. Des Weiteren wird eine dritte TEOS-Schicht auf dem Dünnschichtwiderstand gebildet, und danach wird eine zweite Aluminiumschicht gebildet und mit dem Dünnschichtwiderstand über ein Kontaktloch durch eine ECR-Trockenätzbehandlung elektrisch verbunden. Bei dieser Ätzbehandlung wird der Dünnschichtwiderstand infolge der dritten TEOS-Schicht nicht beschädigt.

Claims

Verfahren zum Herstellen eines Halbleiterbauelements, mit den Schritten: Bilden eines Halbleitersubstrats (21); Bilden eines Unregelmäßigkeitsgebiets (27a) in einer LOCOS-Schicht (27) über dem Halbleitersubstrat (21), welches eine Unregelmäßigkeit in seiner Dicke aufweist und derart ausgebildet ist, dass es einen darauf fallenden Laserstrahl zerstreut; Bilden einer unteren Isolierschicht (34, 36) über dem Unregelmäßigkeitsgebiet (27a); Bilden eines Dünnschichtwiderstands (37) auf einem vorbestimmten Abschnitt der unteren Isolierschicht (34, 36), wobei der vorbestimmte Abschnitt über dem Unregelmäßigkeitsgebiet (27a) liegt; Bilden einer Elektrode (39) auf dem Dünnschichtwiderstand (37); Bilden einer oberen Isolierschicht (40) auf der unteren Isolierschicht (34, 36), um den Dünnschichtwiderstand (37) und die Elektrode zu bedecken; Bilden eines Kontaktlochs (40a) in der oberen Isolierschicht (40), um die Elektrode (39) für eine elektrische Kopplung mit dem Dünnschichtwiderstand (37) bloßzulegen; und Bilden einer oberen Verdrahtungsschicht (41) auf der oberen Isolierschicht (40) für eine elektrische Kopplung mit der Elektrode (39) über das Kontaktloch (40a).
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die untere Isolierschicht (34, 36) und die obere Isolierschicht (40) aus einer TEOS-Schicht gebildet werden.
Verfahren nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass der Dünnschichtwiderstand (37) aus einer CrSi-Schicht gebildet wird.
Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Schritt des Bildens des Dünnschichtwiderstands (37) einen Schritt des Bildens einer Metallsperrschicht (38) auf beiden Enden des Dünnschichtwiderstands (37) beinhaltet.
Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die Metallsperrschicht (38) aus einer TiW-Schicht gebildet wird.
Verfahren nach einem der Ansprüche 1 bis 5, gekennzeichnet durch die Schritte: Bilden einer unteren Verdrahtungsschicht (31) auf dem Halbleitersubstrat (21) vor dem Schritt des Bildens der unteren Isolierschicht (34, 36), wobei der Schritt des Bildens der oberen Verdrahtungsschicht (41) den Schritt des elektrischen Koppelns des Dünnschichtwiderstands (37) und der unteren Verdrahtungsschicht (31) beinhaltet.