WO2023189109A1 - 電子部品およびその製造方法 - Google Patents

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WO2023189109A1
WO2023189109A1 PCT/JP2023/007288 JP2023007288W WO2023189109A1 WO 2023189109 A1 WO2023189109 A1 WO 2023189109A1 JP 2023007288 W JP2023007288 W JP 2023007288W WO 2023189109 A1 WO2023189109 A1 WO 2023189109A1
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resistance
insulating layer
region
wiring layer
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和真 西尾
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ローム株式会社
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body

Definitions

  • the present disclosure relates to electronic components and methods of manufacturing the same.
  • Patent Document 1 discloses a silicon substrate, an insulating layer formed on the silicon substrate, a polysilicon resistance element formed on the insulating layer, and a polysilicon resistance element connected to the polysilicon resistance element on the polysilicon resistance element.
  • a semiconductor device including wiring is disclosed.
  • An object of the present disclosure is to provide an electronic component that facilitates the formation of appropriate notches in a resistance layer, and a method for manufacturing the same.
  • An embodiment of the present disclosure includes a semiconductor layer having a first main surface and a second main surface opposite to the first main surface, a lower insulating layer formed on the first main surface of the semiconductor layer, and a lower insulating layer formed on the first main surface of the semiconductor layer; a resistance layer formed on the insulating layer and having a notch extending in a predetermined first direction from a part of the periphery thereof; and an upper insulating layer formed on the lower insulating layer so as to cover the resistance layer.
  • an uneven structure formed in a predetermined region of the first main surface of the semiconductor layer including at least a region immediately below the resistive layer, the uneven structure is in a direction along the first main surface and in a direction along the first main surface.
  • an electronic component that includes a plurality of grooves arranged at equal intervals in a second direction perpendicular to the direction and extending parallel to the first direction, and a convex portion that is a portion between two adjacent grooves. .
  • An embodiment of the present disclosure includes a step of forming an uneven structure in a predetermined region of the first main surface of a semiconductor layer having a first main surface and a second main surface opposite thereto; forming a lower insulating film on the main surface; forming a resistive layer on the lower insulating film; and forming an upper insulating film on the lower insulating film so as to cover the resistive layer.
  • the predetermined region is a region including at least a region immediately below the resistance layer on the first main surface of the semiconductor layer, and in the step of forming the uneven structure, the predetermined region is The uneven structure is formed by forming a plurality of grooves extending parallel to the first direction at regular intervals in a second direction perpendicular to the first direction.
  • FIG. 1 is a schematic plan view showing an electronic component according to an embodiment of the present invention, and is a plan view showing a form in which a resistance layer is incorporated.
  • FIG. 2 is a sectional view taken along the line II-II shown in FIG.
  • FIG. 3 is an enlarged view of region III in FIG.
  • FIG. 4 is an enlarged plan view for explaining the planar shape of the resistance layer.
  • FIG. 5 is an enlarged plan view showing a part of the first main surface of the semiconductor layer.
  • FIG. 6A is a cross-sectional view showing a part of the manufacturing process of the electronic component shown in FIG. 1, and is a cross-sectional view corresponding to the cut plane of FIG. 2.
  • FIG. FIG. 6B is a cross-sectional view showing the next step of FIG. 6A.
  • FIG. 6C is a cross-sectional view showing the next step of FIG. 6B.
  • FIG. 6D is a cross-sectional view showing the next step of FIG. 6C.
  • FIG. 6E is a cross-sectional view showing the next step of FIG. 6D.
  • FIG. 6F is a cross-sectional view showing the next step of FIG. 6E.
  • FIG. 6G is a cross-sectional view showing the next step of FIG. 6F.
  • FIG. 6H is a cross-sectional view showing the next step of FIG. 6G.
  • FIG. 6I is a cross-sectional view showing the next step of FIG. 6H.
  • FIG. 6J is a cross-sectional view showing the next step of FIG. 6I.
  • FIG. 6K is a cross-sectional view showing the next step of FIG. 6J.
  • FIG. 6L is a cross-sectional view showing the next step of FIG. 6K.
  • FIG. 6M is a cross-sectional view showing the next step from FIG. 6L.
  • FIG. 6L is a cross-sectional view showing the next step of FIG. 6M.
  • FIG. 6O is a cross-sectional view showing the next step of FIG. 6N.
  • FIG. 6P is a cross-sectional view showing the next step of FIG. 6O.
  • FIG. 6Q is a cross-sectional view showing the next step of FIG. 6P.
  • FIG. 6R is a cross-sectional view showing the next step of FIG. 6Q.
  • FIG. 6S is a cross-sectional view showing the next step of FIG. 6R.
  • FIG. 7 is a plan view for explaining the uneven structure of the first sample.
  • FIG. 8 is a plan view for explaining the uneven structure of the second to seventh samples.
  • FIG. 9 is a plan view for explaining the uneven structure of the eighth and ninth samples.
  • FIG. 10 is a plan view for explaining the uneven structure of the tenth and eleventh samples.
  • FIG. 11 is a plan view for explaining the uneven structure of the 12th and 13th samples.
  • An embodiment of the present disclosure includes a semiconductor layer having a first main surface and a second main surface opposite to the first main surface, a lower insulating layer formed on the first main surface of the semiconductor layer, and a lower insulating layer formed on the first main surface of the semiconductor layer; a resistance layer formed on the insulating layer and having a notch extending in a predetermined first direction from a part of the periphery thereof; and an upper insulating layer formed on the lower insulating layer so as to cover the resistance layer.
  • an electronic component that includes a plurality of grooves arranged at equal intervals in a second direction perpendicular to the direction and extending parallel to the first direction, and a convex portion that is a portion between two adjacent grooves. .
  • the resistance layer has a first opposing side made up of two sides parallel to the second direction and a second opposing side made up of two two sides parallel to the first direction in plan view.
  • the cutout portion extends from a mid-length portion of one of the first opposing sides toward the other of the first opposing sides.
  • An embodiment of the present disclosure includes a first via electrode embedded in the lower insulating layer and having an upper end connected to a portion of the resistive layer near one of the second opposing sides; a second via electrode embedded in the insulating layer and having an upper end connected to a portion of the resistive film near the other of the second opposing sides.
  • An embodiment of the present disclosure includes a first lower wiring layer formed in a region on the lower insulating layer side with respect to the resistive layer and electrically connected to the first via electrode; and a second lower wiring layer formed in a region on the lower insulating layer side and electrically connected to the second via electrode.
  • the first lower wiring layer extends from the inside to the outside of the resistance layer with respect to one of the second opposing sides in a plan view
  • the second lower wiring layer extends from the inside to the outside of the resistance layer with respect to the other of the second opposing sides in a plan view, and connects the first lower wiring layer and the second lower wiring layer.
  • the side wiring layers are arranged at intervals in the second direction in plan view.
  • the resistance layer is connected in series to the first lower wiring layer and the second lower wiring layer.
  • An embodiment of the present disclosure includes a first upper wiring layer formed on the upper insulating layer and electrically connected to the first lower wiring layer; and a second upper wiring layer electrically connected to the lower wiring layer.
  • the resistance layer is connected in series to the first upper wiring layer and the second upper wiring layer.
  • a first long via penetrates through the upper insulating layer and a part of the lower insulating layer and is electrically connected to the first lower wiring layer and the first upper wiring layer.
  • a second long via electrode that penetrates through the upper insulating layer and part of the lower insulating layer and is electrically connected to the second lower wiring layer and the second upper wiring layer.
  • the resistance layer is located in a straight line connecting the first long via electrode and the second long via electrode in plan view.
  • the semiconductor layer includes a device region in which a functional device is formed and an outer region outside the device region, and the resistive layer is formed in the outer region in plan view.
  • the resistance layer is made of a metal thin film containing at least one of CrSi, CrSiO, and CrSiN.
  • the depth of the groove is 100 nm or more and 300 nm or less, and the width of the groove and the interval between the grooves are 0.2 ⁇ m or more and 1 ⁇ m or less.
  • the depth of the groove is 150 nm or more and 300 nm or less, and the width of the groove and the interval between the grooves are 0.2 ⁇ m or more and 1 ⁇ m or less.
  • the lower insulating layer includes a plurality of laminated lower silicon oxide films
  • the upper insulating layer is formed on the lower insulating layer to cover the resistive film. includes an upper silicon oxide film.
  • An embodiment of the present disclosure includes a step of forming an uneven structure in a predetermined region of the first main surface of a semiconductor layer having a first main surface and a second main surface opposite thereto; forming a lower insulating film on the main surface; forming a resistive layer on the lower insulating film; and forming an upper insulating film on the lower insulating film so as to cover the resistive layer.
  • the predetermined region is a region including at least a region immediately below the resistance layer on the first main surface of the semiconductor layer, and in the step of forming the uneven structure, the predetermined region is The uneven structure is formed by forming a plurality of grooves extending parallel to the first direction at regular intervals in a second direction perpendicular to the first direction.
  • FIG. 1 is a schematic plan view showing an electronic component 1 according to an embodiment of the present invention, and is a plan view showing a form in which a resistance layer 10 is incorporated.
  • the +X direction is a predetermined direction along the surface of the semiconductor layer 2 in a plan view
  • the +Y direction is a direction along the surface of the semiconductor layer 2 in a plan view and is orthogonal to the +X direction
  • the -X direction is the opposite direction to the +X direction
  • the -Y direction is the opposite direction to the +Y direction.
  • the electronic component 1 is a semiconductor device including various functional devices formed using a conductive material, a semiconductor material, or the properties of a semiconductor material.
  • the electronic component 1 includes a chip-shaped semiconductor layer 2 formed in the shape of a rectangular parallelepiped.
  • the semiconductor layer 2 includes a first main surface 3 on one side, a second main surface 4 on the other side, and side surfaces 5A, 5B, 5C, and 5D connecting the first main surface 3 and the second main surface 4.
  • the first main surface 3 is a device formation surface.
  • the first principal surface 3 and the second principal surface 4 are formed into a rectangular shape (in this embodiment, a square shape) in a plan view (hereinafter simply referred to as "plan view") seen from the normal direction thereof. .
  • the semiconductor layer 2 may be a Si semiconductor layer containing Si (silicon) as an example of a semiconductor material.
  • the Si semiconductor layer may have a stacked structure including a Si semiconductor substrate and a Si epitaxial layer.
  • the Si semiconductor layer may have a single layer structure made of a Si semiconductor substrate.
  • the semiconductor layer 2 is made of a Si semiconductor substrate.
  • the semiconductor layer 2 may be a SiC semiconductor layer containing SiC (silicon carbide) as an example of a semiconductor material.
  • the SiC semiconductor layer may have a stacked structure including a SiC semiconductor substrate and a SiC epitaxial layer.
  • the SiC semiconductor layer may have a single layer structure made of a SiC semiconductor substrate.
  • the semiconductor layer 2 may be a compound semiconductor layer containing a compound semiconductor material as an example of a semiconductor material.
  • the compound semiconductor layer may have a stacked structure including a compound semiconductor substrate and a compound semiconductor epitaxial layer.
  • the compound semiconductor layer may have a single layer structure made of a compound semiconductor substrate.
  • the compound semiconductor material may be a III-V compound semiconductor material.
  • the semiconductor layer 2 contains at least one of AlN (aluminum nitride), InN (indium nitride), GaN (gallium nitride), and GaAs (gallium arsenide), which are examples of III-V compound semiconductor materials. Good too.
  • the semiconductor layer 2 includes a device region 6 and an outer region 7.
  • the device area 6 is an area where functional devices are formed.
  • the device region 6 is formed at intervals from the side surfaces 5A to 5D of the semiconductor layer 2 in the inner region.
  • the device region 6 is formed into an L-shape in plan view.
  • the planar shape of the device region 6 is arbitrary and is not limited to the planar shape shown in FIG.
  • a functional device is formed in the semiconductor layer 2. More specifically, the functional device is formed using the first main surface 3 of the semiconductor layer 2 and/or the surface layer portion of the first main surface 3.
  • the functional device may include at least one of a passive device, a semiconductor rectifying device, and a semiconductor switching device. Passive devices may include semiconductor passive devices.
  • the passive device may include at least one of a resistor, a capacitor, and a coil.
  • the semiconductor rectifier device may include at least one of a pn junction diode, a Zener diode, a Schottky barrier diode, and a fast recovery diode.
  • the semiconductor switching device may include at least one of a BJT (Bipolar Junction Transistor), a MISFET (Metal Insulator Field Effect Transistor), an IGBT (Insulated Gate Bipolar Junction Transistor), and a JFET (Junction Field Effect Transistor). good.
  • BJT Bipolar Junction Transistor
  • MISFET Metal Insulator Field Effect Transistor
  • IGBT Insulated Gate Bipolar Junction Transistor
  • JFET Joint Field Effect Transistor
  • the functional device may include a circuit network in which at least two of a passive device (semiconductor passive device), a semiconductor rectifier device, and a semiconductor switching device are selectively combined.
  • the circuitry may form part or all of an integrated circuit.
  • the integrated circuit may include SSI (Small Scale Integration), LSI (Large Scale Integration), MSI (Medium Scale Integration), VLSI (Very Large Scale Integration), and ULSI (Ultra-Very Large Scale Integration).
  • SSI Small Scale Integration
  • LSI Large Scale Integration
  • MSI Medium Scale Integration
  • VLSI Very Large Scale Integration
  • ULSI Ultra-Very Large Scale Integration
  • the outer area 7 is an area outside the device area 6.
  • the outer region 7 does not contain any functional devices.
  • the outer region 7 is divided into a region between the side surfaces 5A to 5D of the semiconductor layer 2 and the device region 6.
  • the outer region 7 is formed into a rectangular shape in plan view.
  • the planar shape of the outer region 7 is arbitrary and is not limited to the planar shape shown in FIG.
  • the arrangement and planar shape of the outer region 7 are arbitrary and are not limited to the arrangement and planar shape shown in FIG.
  • the outer region 7 may be formed at the center of the first main surface 3 in plan view.
  • a resistance circuit 11 including a resistance layer 10 made of a metal thin film is formed in the outer region 7 at a distance from the first main surface 3 of the semiconductor layer 2. That is, in this embodiment, the resistance circuit 11 (resistance layer 10) is formed avoiding the device region 6 in plan view. The resistance circuit 11 (resistance layer 10) is electrically connected to the functional device.
  • the resistance circuit 11 (resistance layer 10) in the outer region 7, the electrical influence of the resistance circuit 11 on the device region 6 is suppressed, and the electrical influence of the device region 6 on the resistance circuit 11 is suppressed. can.
  • parasitic capacitance between device region 6 and resistance circuit 11 can be suppressed. In other words, it is possible to reduce noise and improve the Q value.
  • the resistance circuit 11 includes one resistance layer 10
  • the resistance circuit 11 may include a plurality of (two or more) resistance layers 10.
  • the resistance layer 10 resistance circuit 11
  • FIG. 2 is a sectional view taken along the line II-II shown in FIG. 1.
  • FIG. 3 is an enlarged view of region III in FIG.
  • FIG. 4 is a plan view for explaining the planar shape of the resistance layer 10.
  • FIG. 5 is an enlarged plan view showing a part of the first main surface of the semiconductor layer.
  • a multilayer wiring structure 12 is formed on the first main surface 3 of the semiconductor layer 2.
  • the multilayer wiring structure 12 has a laminated structure in which a plurality of insulating layers are stacked, and includes a plurality of wiring layers selectively formed within the plurality of insulating layers.
  • the multilayer wiring structure 12 includes, for example, a first insulating layer 13, a second insulating layer 14, a third insulating layer 15, and a fourth insulating layer 16, which are laminated in this order from the first main surface 3 side of the semiconductor layer 2.
  • the terms “first,” “second,” “third,” and “fourth” regarding the first to fourth insulating layers 13 to 16 are used to identify the insulating layers in the drawings. , not intended to be permuted.
  • the number of laminated insulating layers in the multilayer wiring structure 12 is arbitrary and is not limited to the number of laminated layers shown in FIG. 2. Therefore, the multilayer wiring structure 12 may include less than four insulating layers, or may include five or more insulating layers.
  • the first to fourth insulating layers 13 to 16 each have a main surface.
  • the main surfaces of the first to fourth insulating layers 13 to 16 are each formed flat.
  • the main surfaces of the first to fourth insulating layers 13 to 16 extend parallel to the first main surface 3 of the semiconductor layer 2, respectively.
  • the main surfaces of the first to fourth insulating layers 13 to 16 may each be a ground surface.
  • the fourth insulating layer 16 is an example of an "upper insulating layer" in the present disclosure.
  • the insulating layers 13, 14, and 15 interposed between the semiconductor layer 2 and the fourth insulating layer 16 correspond to "lower insulating layers" in the present disclosure.
  • the first to fourth insulating layers 13 to 16 may each have a laminated structure including a silicon oxide film and a silicon nitride film.
  • a silicon nitride film may be formed on the silicon oxide film, or a silicon oxide film may be formed on the silicon nitride film.
  • the first to fourth insulating layers 13 to 16 may each have a single layer structure made of a silicon oxide film or a silicon nitride film.
  • the first to fourth insulating layers 13 to 16 are preferably formed of the same type of insulating material.
  • the first to fourth insulating layers 13 to 16 each have a single layer structure made of a silicon oxide film.
  • the thickness of the first to fourth insulating layers 13 to 16 may be 100 nm or more and 3500 nm or less, respectively.
  • the thickness of the first to fourth insulating layers 13 to 16 is 100 nm or more and 500 nm or less, 500 nm or more and 1000 nm or less, 1000 nm or more and 1500 nm or less, 1500 nm or more and 2000 nm or less, 2000 nm or more and 2500 nm or less, or 2500 nm or more and 3000 nm or less, or 3000 nm, respectively. It may be greater than or equal to 3500 nm or less.
  • the thickness of the first to fourth insulating layers 13 to 16 is preferably 100 nm or more and 1500 nm or less, respectively.
  • the thicknesses of the first to fourth insulating layers 13 to 16 may be equal to each other or may be different from each other.
  • the multilayer wiring structure 12 includes a connection circuit formation layer 21 and a resistance circuit formation layer 22 that are formed in different layers.
  • connection circuit formation layer 21 is formed on the first main surface 3 side of the semiconductor layer 2.
  • the connection circuit forming layer 21 includes a first insulating layer 13 and a second insulating layer 14.
  • the connection circuit forming layer 21 is a layer whose purpose is to electrically connect the device region 6 (functional device) and the outer region 7 (resistance circuit 11). The specific structure of the connection circuit forming layer 21 will be described later.
  • the resistance circuit formation layer 22 is formed on the connection circuit formation layer 21.
  • the resistance circuit formation layer 22 includes a third insulating layer 15 and a fourth insulating layer 16.
  • the resistance circuit formation layer 22 is a layer whose one purpose is to form the resistance circuit 11 (resistance layer 10) in the outer region 7.
  • the resistance circuit 11 includes a first lower wiring layer 31 , a second lower wiring layer 32 , a resistance layer 10 , a first via electrode 41 , a second via electrode 42 , a first upper wiring layer 51 , and a second upper wiring layer 52 , a first long via electrode 61 and a second long via electrode 62.
  • the first lower wiring layer 31 and the second lower wiring layer 32 are arranged on the connection circuit forming layer 21 (second insulating layer 14) with an interval in the X direction.
  • the first lower wiring layer 31 and the second lower wiring layer 32 are covered with the third insulating layer 15.
  • the first lower wiring layer 31 has a laminated structure in which a plurality of electrode layers are laminated.
  • the first lower wiring layer 31 includes a first barrier layer 33, a main body layer 34, and a second barrier layer 35, which are laminated in this order from above the connection circuit forming layer 21 (fourth insulating layer 16).
  • the first barrier layer 33 has a stacked structure including a Ti layer and a TiN layer stacked in this order from above the connection circuit forming layer 21 (second insulating layer 14).
  • the first barrier layer 33 may have a single layer structure consisting of a Ti layer or a TiN layer.
  • the main body layer 34 has a resistance value that is less than the resistance value of the first barrier layer 33 and the resistance value of the second barrier layer 35.
  • the main body layer 34 has a thickness that exceeds the thickness of the first barrier layer 33 and the thickness of the second barrier layer 35.
  • the main body layer 34 may contain at least one of Al, Cu, an AlSiCu alloy, an AlSi alloy, and an AlCu alloy.
  • the main body layer 34 has a single layer structure consisting of an AlCu alloy layer.
  • the second barrier layer 35 has a laminated structure including a Ti layer and a TiN layer laminated in this order from above the main body layer 34.
  • the second barrier layer 35 may have a single layer structure consisting of a Ti layer or a TiN layer.
  • the second lower wiring layer 32 is arranged on the +X side with respect to the second lower wiring layer 32.
  • the second lower wiring layer 32 has a laminated structure in which a plurality of electrode layers are laminated.
  • the second lower wiring layer 32 includes a first barrier layer 36, a main body layer 37, and a second barrier layer 38, which are laminated in this order from above the connection circuit forming layer 21 (second insulating layer 14).
  • the first barrier layer 36 has a stacked structure including a Ti layer and a TiN layer stacked in this order from above the connection circuit forming layer 21 (second insulating layer 14).
  • the first barrier layer 36 may have a single layer structure consisting of a Ti layer or a TiN layer.
  • the main body layer 37 has a resistance value that is less than the resistance value of the first barrier layer 36 and the resistance value of the second barrier layer 38.
  • Body layer 37 has a thickness that exceeds the thickness of first barrier layer 36 and the thickness of second barrier layer 38 .
  • the main body layer 37 may contain at least one of Al, Cu, AlSiCu alloy, AlSi alloy, and AlCu alloy.
  • the main body layer 37 has a single layer structure consisting of an AlCu alloy layer.
  • the second barrier layer 38 has a laminated structure including a Ti layer and a TiN layer laminated in this order from above the main body layer 37.
  • the second barrier layer 38 may have a single layer structure consisting of a Ti layer or a TiN layer.
  • the resistance layer 10 is arranged on the third insulating layer 15. As shown in FIG. 4, the resistance layer 10 has a rectangular shape (rectangular shape) long in the X direction in plan view, and has a pair of first opposing sides 101 parallel to the X direction and a pair of first opposing sides 101 parallel to the Y direction. It has two opposing sides 102. The resistance layer 10 is arranged so as to straddle the first lower wiring layer 31 and the second lower wiring layer 32 in a plan view.
  • the resistance layer 10 includes a first end 10a on the ⁇ X side, a second end 10b on the +X side, and a connecting portion 10c that connects the first end 10a and the second end 10b.
  • the first end 10a of the resistance layer 10 is arranged on the +X side end of the surface of the first lower wiring layer 31.
  • the second end 10b of the resistance layer 10 is arranged on the -X side end of the surface of the second lower wiring layer 32.
  • the resistance layer 10 includes one notch 110 formed in the connection portion 10c.
  • the cutout portion 110 extends in a direction (Y direction) that intersects the direction in which the connecting portion 10c extends. In this embodiment, the cutout portion 110 extends in the Y direction from one side 101 of the first opposing sides 101 parallel to the X direction in the resistance layer 10 toward the other side 101. Note that the cutout portion 110 is omitted in FIGS. 1 to 3.
  • the notch 110 is a laser beam machining mark where a part of the connecting portion 10c is cut by laser beam irradiation.
  • the cutout portion 110 extends the current path in the resistance layer 10 . This increases the resistance value of the resistance layer 10.
  • the resistance value of the resistance layer 10 can be adjusted in an increasing direction by the notch 110.
  • the connecting portion 10c extends in a band shape in the area between the first end 10a and the second end 10b.
  • the connecting portion 10c extends in a band shape along a straight line connecting the first end 10a and the second end 10b.
  • the first end 10a, the second end 10b, and the connection portion 10c of the resistance layer 10 are formed to have a uniform width.
  • the resistance layer 10 is preferably made of a metal thin film containing at least one of CrSi (chromium silicon alloy), CrSiO (chromium silicon oxide alloy), and CrSiN (chromium silicon nitride alloy). It is particularly preferable that the resistance layer 10 contains CrSi.
  • the resistance layer 10 may have a single layer structure made of a CrSi film, a CrSiO film, or a CrSiN film. In this embodiment, the resistance layer 10 has a single layer structure made of a CrSi film.
  • the resistance layer 10 may be composed of a metal thin film containing at least one of CrSi (chromium silicon alloy), TaN (tantalum nitride), and TiN (titanium nitride).
  • the resistance layer 10 may have a single layer structure made of a TaN film or a TiN film.
  • the resistance layer 10 may have a laminated structure including a CrSi film and a TaN film laminated in any order.
  • the resistance layer 10 may have a laminated structure including a CrSi film and a TiN film laminated in any order.
  • the resistance layer 10 may have a laminated structure including a TaN film and a TiN film laminated in any order.
  • the resistance layer 10 may have a stacked structure including a CrSi film, a TaN film, and a TiN film stacked in any order.
  • the thickness of the resistance layer 10 may be 0.1 nm or more and 100 nm or less.
  • the thickness of the resistance layer 10 is 0.1 nm or more and 10 nm or less, 10 nm or more and 20 nm or less, 20 nm or more and 30 nm or less, 30 nm or more and 40 nm or less, 40 nm or more and 50 nm or less, 50 nm or more and 60 nm or less, 60 nm or more and 70 nm or less, 70 nm or more and 80 nm or less, It may be 80 nm or more and 90 nm or less, or 90 nm or more and 100 nm or less.
  • the thickness of the resistance layer 10 is preferably 1 nm or more and 20 nm or less.
  • the resistance layer 10 is interposed in a region between the third insulating layer 15 and the fourth insulating layer 16. More specifically, the resistance layer 10 is formed in a film shape on the main surface of the third insulating layer 15. On the main surface of the third insulating layer 15, no film-like or layer-like wiring other than the resistance layer 10 is formed in the device region 6 and the outer region 7. The third insulating layer 15 is provided to form the resistance layer 10.
  • the resistive layer 10 By arranging the resistive layer 10 in the outer region 7, the electrical influence of the resistive layer 10 on the device region 6 can be suppressed, and the electrical influence of the device region 6 on the resistive layer 10 can be suppressed. For example, parasitic capacitance between device region 6 and resistance layer 10 can be suppressed. In other words, it is possible to reduce noise and improve the Q value.
  • the first via electrode 41 is electrically connected to the resistance layer 10 and the first lower wiring layer 31.
  • the second via electrode 42 is electrically connected to the resistance layer 10 and the second lower wiring layer 32.
  • the first via electrode 41 is embedded in the third insulating layer 15 and exposed from the main surface of the third insulating layer 15.
  • the second via electrode 42 is embedded in the third insulating layer 15 at a distance from the first via electrode 41 in the X direction, and is exposed from the main surface of the third insulating layer 15 .
  • the second via electrode 42 is arranged on the +X side with respect to the first via electrode 41.
  • the upper end of the first via electrode 41 is electrically connected to the first end 10a of the resistance layer 10.
  • the lower end of the first via electrode 41 is electrically connected to the +X side end of the first lower wiring layer 31 .
  • the upper end of the second via electrode 42 is electrically connected to the second end 10b of the resistance layer 10.
  • the lower end of the second via electrode 42 is electrically connected to the -X side end of the second lower wiring layer 32.
  • the resistance layer 10 is electrically connected to the first via electrode 41 and the second via electrode 42. Further, the first end portion 10a of the resistance layer 10 is electrically connected to the first lower wiring layer 31 via the first via electrode 41. Further, the second end portion 10b of the resistance layer 10 is electrically connected to the second lower wiring layer 32 via the second via electrode 42. Thereby, the resistance layer 10 is connected in series to the first lower wiring layer 31 and the second lower wiring layer 32.
  • the first via electrode 41 is formed into a circular shape in plan view.
  • the planar shape of the first via electrode 41 is arbitrary.
  • the first via electrode 41 may be formed into a polygonal shape such as a triangular, quadrangular, or hexagonal shape, or an elliptical shape in plan view, instead of a circular shape.
  • the first via electrode 41 is formed in a tapered shape whose width narrows from the upper end toward the lower end when viewed in cross section.
  • the first via electrode 41 has a laminated structure including a main body layer 43 and a barrier layer 44.
  • the main body layer 43 is embedded in the third insulating layer 15 .
  • the main body layer 43 may contain tungsten (W) or copper (Cu).
  • the main body layer 43 has a single layer structure made of a tungsten layer.
  • the barrier layer 44 is interposed between the third insulating layer 15 and the main body layer 43.
  • the barrier layer 44 has a laminated structure in which a plurality of electrode layers are laminated.
  • the barrier layer 44 includes a Ti layer and a TiN layer formed in this order from the third insulating layer 15.
  • the barrier layer 44 may have a single layer structure consisting of a Ti layer or a TiN layer.
  • the second via electrode 42 is formed into a circular shape in plan view.
  • the planar shape of the second via electrode 42 is arbitrary.
  • the second via electrode 42 may be formed into a polygonal shape such as a triangular, quadrangular, or hexagonal shape, or an elliptical shape in plan view, instead of a circular shape.
  • the second via electrode 42 is formed in a tapered shape whose width narrows from the upper end toward the lower end in a cross-sectional view.
  • the second via electrode 42 has a laminated structure including a main body layer 45 and a barrier layer 46.
  • the main body layer 45 is embedded in the third insulating layer 15 .
  • Main body layer 45 may include tungsten (W) or copper (Cu).
  • the main body layer 45 has a single layer structure made of a tungsten layer.
  • the barrier layer 46 is interposed between the third insulating layer 15 and the main body layer 45.
  • the barrier layer 46 has a laminated structure in which a plurality of electrode layers are laminated.
  • the barrier layer 46 includes a Ti layer and a TiN layer formed in this order from the third insulating layer 15.
  • the barrier layer 46 may have a single layer structure consisting of a Ti layer or a TiN layer.
  • the first upper wiring layer 51 is formed on the fourth insulating layer 16.
  • the first upper wiring layer 51 forms one of the uppermost wiring layers of the multilayer wiring structure 12.
  • the first upper wiring layer 51 is electrically connected to the first lower wiring layer 31.
  • the second upper wiring layer 52 is formed on the fourth insulating layer 16 at a distance from the first upper wiring layer 51 in the X direction.
  • the first upper wiring layer 51 is arranged on the -X side with respect to the resistance layer 10
  • the second upper wiring layer 52 is arranged on the +X side with respect to the resistance layer 10.
  • the second upper wiring layer 52 forms one of the uppermost wiring layers of the multilayer wiring structure 12.
  • the second upper wiring layer 52 is electrically connected to the second lower wiring layer 32.
  • the resistance layer 10 is electrically connected to the first upper wiring layer 51 via the first lower wiring layer 31. Further, the resistance layer 10 is electrically connected to the second upper wiring layer 52 via the second lower wiring layer 32. The resistance layer 10 is connected in series to the first upper wiring layer 51 and the second upper wiring layer 52 via the first lower wiring layer 31 and the second lower wiring layer 32 .
  • the first upper wiring layer 51 is formed at a distance from the resistance layer 10 in plan view.
  • the first upper wiring layer 51 does not overlap the resistance layer 10 in plan view.
  • the entire resistance layer 10 is exposed from the first upper wiring layer 51 in plan view.
  • the second upper wiring layer 52 is formed at a distance from the resistance layer 10 in plan view.
  • the second upper wiring layer 52 does not overlap the resistance layer 10 in plan view.
  • the entire resistance layer 10 is exposed from the second upper wiring layer 52 in plan view.
  • the resistance layer 10 is formed in a region between the first upper wiring layer 51 and the second upper wiring layer 52 in plan view. Thereby, parasitic capacitance can be suppressed in the region between the resistance layer 10 and the first upper wiring layer 51. Furthermore, parasitic capacitance can be suppressed in the region between the resistance layer 10 and the second upper wiring layer 52.
  • the resistance layer 10 is formed at a distance from the first upper wiring layer 51 and the second upper wiring layer 52 in plan view. Thereby, parasitic capacitance can be appropriately suppressed in the region between the resistance layer 10 and the first upper wiring layer 51. Furthermore, parasitic capacitance can be appropriately suppressed in the region between the resistance layer 10 and the second upper wiring layer 52.
  • the thickness of the first upper wiring layer 51 and the second upper wiring layer 52 may be 100 nm or more and 15000 nm or less.
  • the thickness of the first upper wiring layer 51 and the second upper wiring layer 52 is 100 nm or more and 1500 nm or less, 1500 nm or more and 3000 nm or less, 3000 nm or more and 4500 nm or less, 4500 nm or more and 6000 nm or less, 6000 nm or more and 7500 nm or less, 7500 nm or more and 9000 nm or less, and 9000 nm or more.
  • the thickness of the first upper wiring layer 51 and the second upper wiring layer 52 is approximately 2200 nm.
  • the first upper wiring layer 51 has a laminated structure in which a plurality of electrode layers are laminated.
  • the first upper wiring layer 51 includes a first barrier layer 53, a main body layer 54, and a second barrier layer 55, which are laminated in this order from above the fourth insulating layer 16.
  • the first barrier layer 53 has a stacked structure including a Ti layer and a TiN layer stacked in this order from above the fourth insulating layer 16.
  • the first barrier layer 53 may have a single layer structure consisting of a Ti layer or a TiN layer.
  • the main body layer 54 has a resistance value that is less than the resistance value of the first barrier layer 53 and the resistance value of the second barrier layer 55.
  • the main body layer 54 has a thickness that exceeds the thickness of the first barrier layer 53 and the thickness of the second barrier layer 55.
  • the main body layer 54 may contain at least one of Al, Cu, AlSiCu alloy, AlSi alloy, and AlCu alloy.
  • the main body layer 54 has a single layer structure made of an AlCu alloy layer.
  • the second barrier layer 55 has a laminated structure including a Ti layer and a TiN layer laminated in this order from above the main body layer 54.
  • the second barrier layer 55 may have a single layer structure consisting of a Ti layer or a TiN layer.
  • the second upper wiring layer 52 has a laminated structure in which a plurality of electrode layers are laminated.
  • the second upper wiring layer 52 includes a first barrier layer 56, a main body layer 57, and a second barrier layer 58, which are laminated in this order from above the fourth insulating layer 16.
  • the first barrier layer 56 has a stacked structure including a Ti layer and a TiN layer stacked in this order from above the fourth insulating layer 16.
  • the first barrier layer 56 may have a single layer structure consisting of a Ti layer or a TiN layer.
  • the main body layer 57 has a resistance value that is less than the resistance value of the first barrier layer 56 and the resistance value of the second barrier layer 58.
  • Body layer 57 has a thickness that exceeds the thickness of first barrier layer 56 and the thickness of second barrier layer 58.
  • the main body layer 57 may contain at least one of Al, Cu, AlSiCu alloy, AlSi alloy, and AlCu alloy.
  • the main body layer 57 has a single-layer structure made of an AlCu alloy layer.
  • the second barrier layer 58 has a laminated structure including a Ti layer and a TiN layer laminated in this order from above the main body layer 57.
  • the second barrier layer 58 may have a single layer structure consisting of a Ti layer or a TiN layer.
  • the first long via electrode 61 is electrically connected to the first lower wiring layer 31 and the first upper wiring layer 51.
  • the second long via electrode 62 is electrically connected to the second lower wiring layer 32 and the second upper wiring layer 52.
  • the resistance layer 10 is electrically connected to the first upper wiring layer 51 via the first via electrode 41, the first lower wiring layer 31, and the first long via electrode 61. Further, the resistance layer 10 is electrically connected to the second upper wiring layer 52 via the second via electrode 42, the second lower wiring layer 32, and the second long via electrode 62.
  • the first long via electrode 61 is formed on the side (-X side) of the resistance layer 10. In this embodiment, the first long via electrode 61 is located on a straight line connecting the first via electrode 41 and the second via electrode 42.
  • the second long via electrode 62 is formed on the side (+X side) of the resistance layer 10 at a distance from the first long via electrode 61 in the X direction. In this embodiment, the second long via electrode 62 faces the first long via electrode 61 with the resistance layer 10 in between. The second long via electrode 62 is located on a straight line connecting the first via electrode 41 and the second via electrode 42.
  • the resistance layer 10 is located on the straight line connecting the first long via electrode 61 and the second long via electrode 62.
  • the resistance layer 10 is located on a straight line connecting the first via electrode 41, the second via electrode 42, the first long via electrode 61, and the second long via electrode 62.
  • the resistance layer 10 extends along a straight line connecting the first long via electrode 61 and the second long via electrode 62.
  • the first long via electrode 61 is formed into a circular shape in plan view.
  • the planar shape of the first long via electrode 61 is arbitrary.
  • the first long via electrode 61 may be formed into a polygonal shape such as a triangular, quadrangular, or hexagonal shape, or an elliptical shape in plan view, instead of a circular shape.
  • the first long via electrode 61 penetrates the third insulating layer 15 and the fourth insulating layer 16, is embedded in the third insulating layer 15 and the fourth insulating layer 16, and is exposed from the main surface of the fourth insulating layer 16. .
  • the upper end of the first long via electrode 61 is electrically connected to the +X direction end of the first upper wiring layer 51.
  • the lower end of the first long via electrode 61 is electrically connected to the ⁇ X direction end of the first lower wiring layer 31.
  • the first long via electrode 61 is formed in a tapered shape whose width narrows from the upper end toward the lower end in a cross-sectional view.
  • the first long via electrode 61 has a laminated structure including a main body layer 63 and a barrier layer 64.
  • the main body layer 63 is embedded in the third insulating layer 15 and the fourth insulating layer 16.
  • the main body layer 63 may contain tungsten (W) or copper (Cu).
  • the main body layer 63 has a single layer structure made of a tungsten layer.
  • the barrier layer 64 is interposed between the main body layer 63 and the third insulating layer 15 and between the main body layer 63 and the fourth insulating layer 16.
  • the barrier layer 64 has a laminated structure in which a plurality of electrode layers are laminated.
  • the barrier layer 64 includes a Ti layer and a TiN layer formed in this order starting from the third insulating layer 15.
  • the barrier layer may have a single layer structure consisting of a Ti layer or a TiN layer.
  • the second long via electrode 62 is formed into a circular shape in plan view.
  • the planar shape of the second long via electrode 62 is arbitrary.
  • the second long via electrode 62 may be formed into a polygonal shape such as a triangular, quadrangular, or hexagonal shape, or an elliptical shape in plan view, instead of a circular shape.
  • the second long via electrode 62 penetrates the third insulating layer 15 and the fourth insulating layer 16, is embedded in the third insulating layer 15 and the fourth insulating layer 16, and is exposed from the main surface of the fourth insulating layer 16. .
  • the upper end of the second long via electrode 62 is electrically connected to the -X side end of the second upper wiring layer 52.
  • the lower end of the second long via electrode 62 is electrically connected to the +X side end of the second lower wiring layer 32.
  • the second long via electrode 62 is formed in a tapered shape whose width narrows from the upper end toward the lower end in a cross-sectional view.
  • the second long via electrode 62 has a laminated structure including a main body layer 65 and a barrier layer 66.
  • the main body layer 65 is embedded in the third insulating layer 15 and the fourth insulating layer 16.
  • the main body layer 65 may include tungsten (W) or copper (Cu).
  • the main body layer 65 has a single layer structure made of a tungsten layer.
  • the barrier layer 66 is interposed between the main body layer 65 and the third insulating layer 15 and between the main body layer 65 and the fourth insulating layer 16.
  • the barrier layer 66 has a laminated structure in which a plurality of electrode layers are laminated.
  • the barrier layer 66 includes a Ti layer and a TiN layer formed in this order starting from the third insulating layer 15.
  • the barrier layer 66 may have a single layer structure consisting of a Ti layer or a TiN layer.
  • connection circuit forming layer 21 includes wiring 71 that electrically connects the functional device and the resistance layer 10.
  • the wiring 71 is selectively formed in the first insulating layer 13 and the second insulating layer 14 and routed from the device region 6 to the outer region 7 .
  • the wiring 71 includes one or more connection wiring layers 72 electrically connected to the functional devices in the device region 6.
  • One or more connection wiring layers 72 are formed on either or both of the first insulating layer 13 and the second insulating layer 14 .
  • FIG. 2 shows an example in which two connection wiring layers 72 are formed on the first insulating layer 13.
  • connection wiring layers 72 are selectively routed from the device region 6 to the outer region 7.
  • the connection wiring layer 72 has the same laminated structure as the first lower wiring layer 31 (second lower wiring layer 32) and the first upper wiring layer 51 (second upper wiring layer 52). A detailed description of the connection wiring layer 72 will be omitted.
  • the wiring 71 includes one or more connection via electrodes 73.
  • One or more connection via electrodes 73 connect one or more connection wiring layers 72 to any first lower wiring layer 31 (second lower wiring layer 32) or any first upper wiring layer 51 (second lower wiring layer 32). 2 upper wiring layer 52).
  • connection via electrodes 73 are formed on either or both of the first insulating layer 13 and the second insulating layer 14.
  • FIG. 2 shows an example in which one connection wiring layer 72 is connected to the first lower wiring layer 31 by two connection via electrodes 73.
  • connection via electrode 73 has the same laminated structure as the first via electrode 41 (second via electrode 42) and the first long via electrode 61 (second long via electrode 62). A detailed description of the connection via electrode 73 will be omitted.
  • a top insulating layer 81 is formed on the multilayer wiring structure 12.
  • the uppermost insulating layer 81 selectively covers the first upper wiring layer 51 and the second upper wiring layer 52.
  • the uppermost insulating layer 81 covers the connection portion between the first upper wiring layer 51 and the first long via electrode 61 in a plan view.
  • the uppermost insulating layer 81 covers the connection portion between the second upper wiring layer 52 and the second long via electrode 62 in plan view.
  • a first pad opening 82 and a second pad opening 83 are formed in the uppermost insulating layer 81 in the outer region 7 .
  • the first pad opening 82 exposes a part of the first upper wiring layer 51 as a first pad region 84 . More specifically, the first pad opening 82 exposes a region of the first upper wiring layer 51 other than the connecting portion between the first upper wiring layer 51 and the first long via electrode 61 as a first pad region 84. .
  • the second pad opening 83 exposes a part of the second upper wiring layer 52 as a second pad region 85. More specifically, the second pad opening 83 exposes a region of the second upper wiring layer 52 other than the connecting portion between the second upper wiring layer 52 and the second long via electrode 62 as a second pad region 85. .
  • the uppermost insulating layer 81 has a laminated structure including a passivation layer 86 and a resin layer 87.
  • the resin layer 87 is shown by hatching for clarity.
  • An opening 88 for laser trimming for forming a notch 110 in the resistance layer 10 is formed in the resin layer 87 in a region between the first upper wiring layer 51 and the second upper wiring layer 52 in plan view. There is.
  • the opening 88 is formed directly above a region of the resistance layer 10 including the connection portion 10c and its peripheral portion.
  • the passivation layer 86 may have a laminated structure including a silicon oxide film and a silicon nitride film.
  • a silicon nitride film may be formed on the silicon oxide film, or a silicon oxide film may be formed on the silicon nitride film.
  • the passivation layer 86 may have a single layer structure made of a silicon oxide film or a silicon nitride film.
  • the passivation layer 86 is formed of an insulating material different from that of the multilayer wiring structure 12.
  • the passivation layer 86 has a single layer structure made of a silicon nitride film.
  • the resin layer 87 may contain a photosensitive resin.
  • the photosensitive resin may be of positive type or negative type.
  • the resin layer 87 includes polyimide as an example of a negative type photosensitive resin.
  • the resin layer 87 may contain polybenzoxazole as an example of a positive type photosensitive resin.
  • the direction in which the notch 110 of the resistive layer 10 extends is referred to as a first direction, which is a direction along the main surface of the resistive layer 10 and perpendicular to the first direction (in this example In some cases, the X direction) is referred to as the second direction.
  • a region of the first principal surface 3 of the semiconductor layer 2 that includes at least a region immediately below the resistive layer 10 (hereinafter referred to as the "irregularity forming region 120") has an uneven surface.
  • a structure 121 is formed.
  • the unevenness forming region 120 is set in a region directly below the resistance layer 10 on the first main surface 3 of the semiconductor layer 2 .
  • the uneven structure 121 includes a plurality of grooves 122 extending parallel to the first direction (Y direction) at equal intervals in the second direction (X direction), and a convex portion 123 that is a portion between adjacent grooves 122. Contains.
  • the width L of the groove 122 is preferably 0.2 nm or more and 1 ⁇ m or less.
  • the interval S between the grooves 122 (width of the convex portion 123) is preferably 0.2 nm or more and 1 ⁇ m or less. It is preferable that the width L of the grooves 122 and the interval S between the grooves 122 be equal. That is, the width L of the grooves 122 and the interval S between the grooves 122 are preferably the same, and the width L of the grooves 122 and the interval S between the grooves 122 are preferably 0.2 nm or more and 1 ⁇ m or less. In this embodiment, the width L of the grooves 122 and the interval S between the grooves 122 are 0.5 ⁇ m.
  • the depth of the groove 122 is preferably 100 nm or more and 300 nm or less, more preferably 150 nm or more and 300 nm or less. In this embodiment, the depth of groove 122 is 250 nm.
  • an area wider than the area immediately below the resistance layer 10 on the first main surface 3 of the semiconductor layer 2 may be set as the unevenness forming area 120.
  • a region on the first main surface 3 of the semiconductor layer 2 including a region immediately below the resistance layer 10 and a region in the vicinity thereof may be set as the unevenness forming region 120.
  • a region of the first main surface 3 of the semiconductor layer 2 that belongs to the outer region 6 may be set as the unevenness forming region 120.
  • 6A to 6S are cross-sectional views for explaining an example of a method for manufacturing the electronic component 1 shown in FIG. 1.
  • 6A to 6S are cross-sectional views of portions corresponding to FIG. 2.
  • a silicon wafer (not shown) is prepared as a source substrate for the semiconductor layer 2.
  • a plurality of component formation areas corresponding to a plurality of electronic components 1 are arranged and set in a matrix on the surface of the silicon wafer.
  • a boundary area (scribe line) is provided between adjacent component forming areas.
  • the boundary region is a belt-shaped region having a substantially constant width, and is formed in a grid shape extending in two orthogonal directions. After performing the necessary steps on the silicon wafer, a plurality of electronic components 1 are obtained by cutting the silicon wafer along the boundary region.
  • semiconductor layer (silicon wafer) 2 on which device region 6 and outer region 7 are formed is prepared. Then, a concave-convex structure 121 is formed in a concavo-convex formation region 120 including a region on the first main surface 3 of the semiconductor layer 2 that is to be directly under the resistive layer 10 .
  • a mask (not shown) having a predetermined pattern is formed on the first main surface 3 of the semiconductor layer 2.
  • the mask has a plurality of openings that expose regions in the first main surface 3 of the semiconductor layer 2 where the plurality of grooves 122 are to be formed.
  • connection circuit formation layer 21 of the multilayer wiring structure 12 is formed on the first main surface 3 of the semiconductor layer 2.
  • the connection circuit forming layer 21 includes a first insulating layer 13 , a second insulating layer 14 , one or more connection wiring layers 72 , and one or more connection via electrodes 73 .
  • the first insulating layer 13 and the second insulating layer 14 are planarized by a CMP (Chemical Mechanical Polishing) method using an abrasive. A detailed description of the process of forming the connection circuit forming layer 21 will be omitted.
  • CMP Chemical Mechanical Polishing
  • a first base wiring layer 151 that becomes the base of the first lower wiring layer 31 and the second lower wiring layer 32 is formed on the connection circuit forming layer 21.
  • the step of forming the first base wiring layer 151 includes a step of forming a first barrier layer 152, a main body layer 153, and a second barrier layer 154 in this order on the connection circuit forming layer 21.
  • the step of forming the first barrier layer 152 includes the step of forming a Ti layer and a TiN layer in this order on the connection circuit forming layer 21.
  • the Ti layer and the TiN layer may each be formed by sputtering.
  • the step of forming the main body layer 153 includes the step of forming an AlCu alloy layer on the first barrier layer 152.
  • the AlCu alloy layer may be formed by sputtering.
  • the step of forming the second barrier layer 154 includes the step of forming a Ti layer and a TiN layer on the main body layer 153 in this order.
  • the Ti layer and the TiN layer may each be formed by sputtering.
  • a mask 155 having a predetermined pattern is formed on the first base wiring layer 151.
  • the mask 155 has an opening 156 that covers the region of the first base wiring layer 151 where the first lower wiring layer 31 and the second lower wiring layer 32 are to be formed, and exposes the other region.
  • first base wiring layer 151 is divided into the first lower wiring layer 31 and the second lower wiring layer 32.
  • Mask 155 is then removed.
  • the third insulating layer 15 covering the first lower wiring layer 31 and the second lower wiring layer 32 is formed on the connection circuit forming layer 21.
  • the third insulating layer 15 may be formed by a CVD (Chemical Vapor Deposition) method.
  • a first via hole 157 that exposes the first lower wiring layer 31 and a second via hole 158 that exposes the second lower wiring layer 32 are formed in the third insulating layer 15. .
  • a mask 159 having a predetermined pattern is formed on the third insulating layer 15.
  • the mask 159 has a plurality of openings 160 that expose regions in the third insulating layer 15 where the first via hole 157 and the second via hole 158 are to be formed.
  • a base electrode layer 161 that becomes the base of the first via electrode 41 and the second via electrode 42 is formed on the third insulating layer 15.
  • the step of forming the base electrode layer 161 includes the step of forming a barrier layer 162 and a main body layer 163 on the third insulating layer 15 in this order.
  • the step of forming the barrier layer 162 includes the step of forming a Ti layer and a TiN layer on the third insulating layer 15 in this order.
  • the Ti layer and the TiN layer may each be formed by sputtering.
  • the process of forming body layer 163 includes forming a tungsten layer on barrier layer 162.
  • the tungsten layer may be formed by CVD.
  • a step of removing base electrode layer 161 is performed.
  • Base electrode layer 161 is removed until third insulating layer 15 is exposed.
  • the step of removing base electrode layer 161 may include a step of removing base electrode layer 161 by grinding.
  • the grinding process of the base electrode layer 161 is performed by a CMP (Chemical Mechanical Polishing) method using an abrasive (abrasive).
  • the step of grinding the base electrode layer 161 may include a step of planarizing the main surface of the third insulating layer 15.
  • the first via electrode 41 is formed within the first via hole 157.
  • a second via electrode 42 is formed within the second via hole 158.
  • the polishing agent (abrasive grains) adhering to the main surface of third insulating layer 15 is removed by cleaning using a chemical solution.
  • a part of the third insulating layer 15 is removed with a chemical solution together with the polishing agent (abrasive grains).
  • Base resistance layer 164 that becomes the base of resistance layer 10 is formed on the main surface of third insulating layer 15.
  • Base resistance layer 164 includes CrSi.
  • Base resistance layer 164 may be formed by sputtering.
  • the base resistance layer 164 (CrSi) is crystallized.
  • the step of crystallizing the base resistance layer 164 includes annealing at a temperature and time such that the base resistance layer 164 (CrSi) is crystallized.
  • the base resistance layer 164 may be heated at a temperature of 400° or more and 600° or less for 60 minutes or more and 120 minutes or less.
  • a mask 166 having a predetermined pattern is formed on the base resistance layer 164.
  • the mask 166 has an opening 167 that covers the region of the base resistance layer 164 where the resistance layer 10 is to be formed and exposes the other region.
  • a fourth insulating layer 16 covering the resistance layer 10 is formed on the third insulating layer 15.
  • the fourth insulating layer 16 may be formed by a CVD method.
  • a first via hole 168 that exposes the first lower wiring layer 31 and a second via hole 169 that exposes the second lower wiring layer 32 are connected to the third insulating layer 15 and the fourth insulating layer. Formed in layer 16.
  • a mask 170 having a predetermined pattern is formed on the fourth insulating layer 16.
  • the mask 170 has a plurality of openings 171 that expose regions in the fourth insulating layer 16 where the first via hole 168 and the second via hole 169 are to be formed.
  • a base electrode layer 172 that becomes the base of the first long via electrode 61 and the second long via electrode 62 is formed on the fourth insulating layer 16.
  • the step of forming the base electrode layer 172 includes the step of forming a barrier layer 173 and a main body layer 174 on the fourth insulating layer 16 in this order.
  • the step of forming the barrier layer 173 includes the step of forming a Ti layer and a TiN layer on the fourth insulating layer 16 in this order.
  • the Ti layer and the TiN layer may each be formed by sputtering.
  • the process of forming body layer 174 includes forming a tungsten layer on barrier layer 173.
  • the tungsten layer may be formed by CVD.
  • a step of removing base electrode layer 172 is performed.
  • Base electrode layer 172 is removed until fourth insulating layer 16 is exposed.
  • the step of removing base electrode layer 172 may include a step of removing base electrode layer 172 by grinding.
  • the step of grinding the base electrode layer 172 is performed by a CMP method using an abrasive (abrasive).
  • the step of grinding the base electrode layer 172 may include a step of planarizing the main surface of the fourth insulating layer 16.
  • the first long via electrode 61 and the second long via electrode 62 are formed in the first via hole 168 and the second via hole 169, respectively.
  • the polishing agent (abrasive grains) adhering to the main surface of the fourth insulating layer 16 may be removed by cleaning using a chemical solution.
  • a portion of the fourth insulating layer 16 may be removed together with a polishing agent (abrasive grains) using a chemical solution.
  • a second base wiring layer 175 that becomes the base of the first upper wiring layer 51 and the second upper wiring layer 52 is formed on the fourth insulating layer 16.
  • the step of forming the second base wiring layer 175 includes a step of forming a first barrier layer 176, a main body layer 177, and a second barrier layer 178 in this order on the fourth insulating layer 16.
  • the step of forming the first barrier layer 176 includes the step of forming a Ti layer and a TiN layer on the fourth insulating layer 16 in this order.
  • the Ti layer and the TiN layer may each be formed by sputtering.
  • the step of forming the main body layer 177 includes the step of forming an AlCu alloy layer on the first barrier layer 176.
  • the AlCu alloy layer may be formed by sputtering.
  • the step of forming the second barrier layer 178 includes the step of forming a Ti layer and a TiN layer on the main body layer 177 in this order.
  • the Ti layer and the TiN layer may each be formed by sputtering.
  • a mask 179 having a predetermined pattern is formed on the second base wiring layer 175.
  • the mask 179 has an opening 180 in the outer region 7 that covers a region of the second base wiring layer 175 where the first upper wiring layer 51 and the second upper wiring layer 52 are to be formed, and exposes the other region. There is.
  • the second base wiring layer 175 is divided into the first upper wiring layer 51 and the second upper wiring layer 52. Moreover, thereby, the multilayer wiring structure 12 including the connection circuit formation layer 21 and the resistance circuit formation layer 22 is formed on the first main surface 3 of the semiconductor layer 2. Mask 179 is then removed.
  • a passivation layer 86 is formed on the multilayer wiring structure 12.
  • Passivation layer 86 includes silicon nitride.
  • Passivation layer 86 may be formed by a CVD method.
  • the resin layer 87 is applied on top of the passivation layer 86.
  • the resin layer 87 may contain polyimide as an example of a negative type photosensitive resin.
  • resin layer 87 is selectively exposed and then developed. As a result, an opening 88 for laser trimming and a plurality of openings 181 that become the bases of the first pad opening 82 and the second pad opening 83 are formed in the resin layer 87.
  • a notch 110 is formed in the resistance layer 10 by laser trimming.
  • laser light is irradiated toward the resistance layer 10 from the opening 88 of the resin layer 87.
  • a cut is made in the resistance layer 10.
  • trimming is stopped.
  • the electronic component 1 is manufactured through the steps including the above.
  • a predetermined region including the region immediately below the resistance layer 10 on the first main surface 3 of the semiconductor layer 2
  • An electronic component in which the uneven structure 121 is not formed will be referred to as a reference example.
  • the first main surface of the semiconductor layer 2 is formed to be a flat surface over the entire area.
  • the laser incident light and the reflected light reflected from the first main surface 3 of the semiconductor layer 2 interfere.
  • locations with high electric field strength and locations with low electric field strength appear alternately in the thickness direction.
  • the height position where the electric field strength is high and the height position where the electric field strength is low are determined by the wavelength of the laser light and the material (refractive index) of the member constituting the multilayer wiring structure 12.
  • the resistance layer 10 In order to form the notch 110 in the resistance layer 10, the resistance layer 10 needs to be placed at a position in the thickness direction in the multilayer wiring structure 12 where the electric field strength is high. However, since there are variations in the film thickness of the insulating layer (lower insulating layer) between the semiconductor layer 2 and the resistance layer 10 within the wafer plane, the resistance layer 10 and the semiconductor layer 2 in each component forming area vary. There is variation in the distance between. As a result, among the plurality of component formation regions on the wafer surface, the resistance layer 10 is disposed at a position where the electric field strength is low, and it becomes impossible to form the notch 110 in the resistance layer 10 in some parts.
  • a concave-convex structure 121 is formed in a concavo-convex formation region 120 including a region immediately below the resistive layer 10 on the first main surface 3 of the semiconductor layer 2 .
  • the uneven structure 121 includes a plurality of grooves 122 extending parallel to the first direction (Y direction) at equal intervals in the second direction (X direction), and a convex portion 123 that is a portion between two adjacent grooves 122. including.
  • a plurality of samples corresponding to a plurality of types of resistor components having a structure substantially similar to that shown in FIG. 2 but having different uneven structures in the uneven formation region 120 were prepared.
  • the resistance layer 10 used had a length in the X direction and a length in the Y direction of 50 ⁇ m.
  • the region immediately below the resistance layer 10 on the first main surface 3 of the semiconductor layer 2 was set as the unevenness forming region 120A.
  • a sample corresponding to one type of resistor component was created by preparing a wafer having multiple component forming areas and creating the corresponding type of resistor component in each component forming area. Specifically, the following 1st to 13th samples were prepared.
  • the uneven structure 121A consists of one recess 130 formed in the uneven formation region 120A.
  • the planar area of the recess 130 is approximately equal to the planar area of the unevenness forming region 120A.
  • the depth of the recess 130 is 250 nm.
  • the uneven structure 121B has a plurality of first grooves 131 extending parallel to the X direction at equal intervals in the Y direction, and a Y groove at equal intervals in the X direction. It has a plurality of second grooves 132 that extend parallel to the direction, and a plurality of convex portions 133 that are square in plan view and surrounded by the first groove 131 and the second groove 132. The interval between two adjacent first grooves 131 and the interval between two adjacent second grooves 132 are equal. The depth of the first groove 131 and the second groove 132 is 250 nm.
  • the differences between the second to seventh samples are as follows.
  • Second sample In plan view, the length of one side of the convex portion 133 is 1 ⁇ m, and the ratio of the total area of the upper surface of the convex portion 133 to the entire unevenness forming region 80 is 75%.
  • the length of one side of the convex portion 133 is 1 ⁇ m, and the ratio of the total area of the upper surface of the convex portion 133 to the entire unevenness forming region 80 is 50%.
  • the length of one side of the convex portion 133 is 1 ⁇ m, and the ratio of the total area of the upper surface of the convex portion 133 to the entire unevenness forming region 80 is 25%.
  • the length of one side of the convex portion 133 is 0.5 ⁇ m, and the ratio of the total area of the upper surface of the convex portion 133 to the entire unevenness forming region 80 is 50%.
  • the length of one side of the convex portion 133 is 0.5 ⁇ m, and the ratio of the total area of the upper surface of the convex portion 133 to the entire unevenness forming region 80 is 25%.
  • the length of one side of the convex portion 133 is 0.35 ⁇ m, and the ratio of the total area of the upper surface of the convex portion 133 to the entire unevenness forming region 80 is 37%.
  • the unevenness 121C has a plurality of first grooves 134 extending parallel to the X direction at equal intervals in the Y direction, and a plurality of first grooves 134 extending in the Y direction at equal intervals in the X direction. It has a plurality of second grooves 135 that extend in parallel to , and a plurality of convex portions 136 that are circular in plan view and surrounded by the first grooves 134 and the second grooves 135 . The distance between two adjacent first grooves 134 and the distance between two adjacent second grooves 135 are equal. The plurality of convex portions 136 are arranged at equal intervals in the X direction and the Y direction. The depth of the first groove 134 and the second groove 135 is 250 nm. The differences between the 8th and 9th samples are as follows.
  • the diameter of the convex portion 136 is 1 ⁇ m, and the interval between two convex portions 136 adjacent to each other in the X direction (the distance between two convex portions 136 adjacent to each other in the Y direction) is 0.5 ⁇ m. be.
  • the diameter of the convex portion 136 is 1 ⁇ m, and the interval between two convex portions 136 adjacent to each other in the X direction (the distance between two convex portions 136 adjacent to each other in the Y direction) is 0.26 ⁇ m. be.
  • the uneven structure 121D includes a plurality of grooves 141 extending parallel to the second direction (X direction) at equal intervals in the first direction (Y direction), It consists of a convex portion 142 that is a portion between two adjacent grooves 141.
  • the depth of the groove 141 is 250 nm.
  • Width L of groove 141 and interval S between grooves 141 are 1 ⁇ m.
  • Width L of groove 141 and interval S between grooves 141 are 0.5 ⁇ m.
  • the uneven structure 121E is arranged in the first direction (Y direction) at equal intervals in the second direction (X direction). It consists of a plurality of grooves 143 extending parallel to the , and a convex portion 144 that is a portion between two adjacent grooves 143 . The depth of the groove 143 is 250 nm.
  • the differences between the 12th and 13th samples are as follows.
  • Width L of groove 143 and interval S of groove 143 are 1 ⁇ m.
  • Width L of groove 143 and interval S between grooves 143 are 0.5 ⁇ m.
  • a laser beam is irradiated perpendicularly to the central length of the main surface of the resistive layer 10 in the second direction (X direction) for each of the plurality of resistive components selected in advance for each sample, and the laser beam is directed in the first direction. (Y direction). Then, it was determined whether the resistance layer 10 could be cut based on whether the resistance value changed.
  • the wavelength of the laser light is 1064 nm.
  • the resistance layer 10 could not be cut in all 20 samples (20NG/20).
  • the resistance layer 10 could not be cut in three out of six samples (3NG/6).
  • the resistance layer 10 could not be cut in 6 out of 6 samples (6NG/6).
  • the resistance layer 10 could not be cut in 5 out of 6 samples (5NG/6).
  • the resistance layer 10 could not be cut in 5 out of 6 samples (5NG/6).
  • the resistance layer 10 could not be cut in 11 out of 20 samples (11NG/20).
  • the resistance layer 10 could not be cut in one of the 20 samples (1NG/20).
  • the 12th sample and the 13th sample have a lower ratio of resistive components for which the resistive layer 10 cannot be cut compared to the number of components to be inspected compared to the other first to eleventh samples.
  • the cutting direction of the resistance layer 10 is the first direction (Y direction)
  • the direction along the main surface of the resistance layer 10 and orthogonal to the first direction is the second direction (X direction)
  • the unevenness is formed.

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Abstract

電子部品は、第１主面およびその反対側の第２主面を有する半導体層と、半導体層の第１主面上に形成された下側絶縁層と、下側絶縁層上に形成され、その周縁の一部から所定の第１方向に延びた切欠部を有する抵抗層と、下側絶縁層上に抵抗層を覆うように形成された上側絶縁層と、半導体層の第１主面における抵抗層の真下領域を少なくとも含む所定領域に形成された凹凸構造とを含み、凹凸構造は、第１主面に沿う方向でかつ第１方向に直交する第２方向に等間隔をおいて配置され、第１方向に平行に延びる複数の溝と、隣り合う２つの溝の間部分である凸部と含む。

Description

電子部品およびその製造方法
　本開示は、電子部品およびその製造方法に関する。
　特許文献１は、シリコン基板と、シリコン基板の上に形成された絶縁層と、絶縁層の上に形成されたポリシリコン抵抗素子と、ポリシリコン抵抗素子の上でポリシリコン抵抗素子に接続された配線とを含む、半導体装置を開示している。
特開２０１５－０１２２５９号公報
　本開示の目的は、抵抗層に適正な切欠部が形成されやすくなる電子部品およびその製造方法を提供することである。
　本開示の一実施形態は、第１主面およびその反対側の第２主面を有する半導体層と、前記半導体層の前記第１主面上に形成された下側絶縁層と、前記下側絶縁層上に形成され、その周縁の一部から所定の第１方向に延びた切欠部を有する抵抗層と、前記下側絶縁層上に前記抵抗層を覆うように形成された上側絶縁層と、前記半導体層の前記第１主面における前記抵抗層の真下領域を少なくとも含む所定領域に形成された凹凸構造とを含み、前記凹凸構造は、前記第１主面に沿う方向でかつ前記第１方向に直交する第２方向に等間隔をおいて配置され、前記第１方向に平行に延びる複数の溝と、隣り合う２つの前記溝の間部分である凸部と含む、電子部品を提供する。
　この構成では、抵抗層に適正な切欠部が形成されやすくなる。
　本開示の一実施形態は、第１主面とその反対側の第２主面と有する半導体層の前記第１主面の所定領域に凹凸構造を形成する工程と、前記半導体層の前記第１主面上に下側絶縁膜を形成する工程と、前記下側絶縁膜上に抵抗層を形成する工程と、前記下側絶縁膜上に前記抵抗層を覆うように、上側絶縁膜を形成する工程と、前記上側絶縁膜を介してレーザ光を前記抵抗層に照射することによって、前記抵抗層の周縁の一部から所定の第１方向に延びる切欠部を、前記抵抗層に形成する工程とを含み、前記所定領域は、前記半導体層の前記第１主面における前記抵抗層の真下領域を少なくとも含む領域であり、前記凹凸構造を形成する工程では、前記所定領域に、前記第１主面に沿う方向でかつ前記第１方向に直交する第２方向に等間隔をおいて、前記第１方向に平行に延びる複数の溝を形成することにより、前記凹凸構造が形成される、電子部品の製造方法を提供する。
　この製造方法では、抵抗層に適正な切欠部が形成されやすくなる電子部品を製造できる。
　本開示における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、本発明の一実施形態に係る電子部品を示す模式的な平面図であって、抵抗層が組み込まれた形態を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、図２の領域IIIの拡大図である。 図４は、抵抗層の平面形状を説明するための拡大平面図である。 図５は、半導体層の第１主面の一部を示す拡大平面図である。 図６Ａは、図１に示す電子部品の製造工程の一部を示す断面図であって、図２の切断面に対応する断面図である。 図６Ｂは、図６Ａの次の工程を示す断面図である。 図６Ｃは、図６Ｂの次の工程を示す断面図である。 図６Ｄは、図６Ｃの次の工程を示す断面図である。 図６Ｅは、図６Ｄの次の工程を示す断面図である。 図６Ｆは、図６Ｅの次の工程を示す断面図である。 図６Ｇは、図６Ｆの次の工程を示す断面図である。 図６Ｈは、図６Ｇの次の工程を示す断面図である。 図６Ｉは、図６Ｈの次の工程を示す断面図である。 図６Ｊは、図６Ｉの次の工程を示す断面図である。 図６Ｋは、図６Ｊの次の工程を示す断面図である。 図６Ｌは、図６Ｋの次の工程を示す断面図である。 図６Ｍは、図６Ｌの次の工程を示す断面図である。 図６Ｌは、図６Ｍの次の工程を示す断面図である。 図６Ｏは、図６Ｎの次の工程を示す断面図である。 図６Ｐは、図６Ｏの次の工程を示す断面図である。 図６Ｑは、図６Ｐの次の工程を示す断面図である。 図６Ｒは、図６Ｑの次の工程を示す断面図である。 図６Ｓは、図６Ｒの次の工程を示す断面図である。 図７は、第１サンプルの凹凸構造を説明するための平面図である。 図８は、第２～第７サンプルの凹凸構造を説明するための平面図である。 図９は、第８および第９サンプルの凹凸構造を説明するための平面図である。 図１０は、第１０および第１１サンプルの凹凸構造を説明するための平面図である。 図１１は、第１２および第１３サンプルの凹凸構造を説明するための平面図である。
　［本開示の実施形態の説明］
　本開示の一実施形態は、第１主面およびその反対側の第２主面を有する半導体層と、前記半導体層の前記第１主面上に形成された下側絶縁層と、前記下側絶縁層上に形成され、その周縁の一部から所定の第１方向に延びた切欠部を有する抵抗層と、前記下側絶縁層上に前記抵抗層を覆うように形成された上側絶縁層と、前記半導体層の前記第１主面における前記抵抗層の真下領域を少なくとも含む所定領域に形成された凹凸構造とを含み、前記凹凸構造は、前記第１主面に沿う方向でかつ前記第１方向に直交する第２方向に等間隔をおいて配置され、前記第１方向に平行に延びる複数の溝と、隣り合う２つの前記溝の間部分である凸部と含む、電子部品を提供する。
　この構成では、抵抗層に適正な切欠部が形成されやすくなる。
　本開示の一実施形態では、前記抵抗層が、平面視において、前記第２方向に平行な２辺からなる第１対向辺と、前記第１方向に平行な２つの２辺からなる第２対向辺とを有する四角形状であり、前記切欠部が、前記第１対向辺のうちの一方の辺の長さ中間部から、前記第１対向辺のうちの他方の辺に向かって延びている。
　本開示の一実施形態は、前記下側絶縁層に埋め込まれ、上端が前記抵抗層における前記第２対向辺のうちの一方の辺寄りの部分に接続された第１ビア電極と、前記下側絶縁層に埋め込まれ、上端が前記抵抗膜における前記第２対向辺のうちの他方の辺寄りの部分に接続された第２ビア電極とを含む。
　本開示の一実施形態は、前記抵抗層に対して、前記下側絶縁層側の領域に形成され、前記第１ビア電極に電気的に接続された第１下側配線層と、前記抵抗層に対して、前記下側絶縁層側の領域に形成され、前記第２ビア電極に電気的に接続された第２下側配線層とを含む。
　本開示の一実施形態は、前記第１下側配線層は、平面視において、前記第２対向辺のうちの一方の辺に対して、前記抵抗層の内側から外側に延びており、前記第２下側配線層は、平面視において、前記第２対向辺のうちの他方の辺に対して、前記抵抗層の内側から外側に延びており、前記第１下側配線層と前記第２下側配線層とは、平面視において、前記第２方向に間隔を空けて配置されている。
　本開示の一実施形態は、前記抵抗層は、前記第１下側配線層および前記第２下側配線層に直列接続されている。
　本開示の一実施形態は、前記上側絶縁層上に形成され、前記第１下側配線層に電気的に接続された第１上側配線層と、前記上側絶縁層上に形成され、前記第２下側配線層に電気的に接続された第２上側配線層とを含む。
　本開示の一実施形態は、前記抵抗層は、前記第１上側配線層および前記第２上側配線層に直列接続されている。
　本開示の一実施形態は、前記上側絶縁層と前記下側絶縁層の一部とを貫通し、前記第１下側配線層および前記第１上側配線層に電気的に接続された第１ロングビア電極と、前記上側絶縁層と前記下側絶縁層の一部とを貫通し、前記第２下側配線層および前記第２上側配線層に電気的に接続された第２ロングビア電極とを含む。
　本開示の一実施形態は、前記抵抗層は、平面視において、前記第１ロングビア電極と前記第２ロングビア電極とを結ぶ直線状に位置している。
　本開示の一実施形態は、前記半導体層は、機能デバイスが形成されたデバイス領域および前記デバイス領域外の外側領域を含み、前記抵抗層は、平面視において前記外側領域に形成されている。
　本開示の一実施形態は、前記抵抗層は、ＣｒＳｉ、ＣｒＳｉＯおよびＣｒＳｉＮのうちの少なくとも１つを含む金属薄膜からなる。
　本開示の一実施形態は、前記溝の深さが１００ｎｍ以上３００ｎｍ以下であり、前記溝の幅および前記溝の間隔が、０．２μｍ以上１μｍ以下である。
　本開示の一実施形態は、前記溝の深さが１５０ｎｍ以上３００ｎｍ以下であり、前記溝の幅および前記溝の間隔が、０．２μｍ以上１μｍ以下である。
　本開示の一実施形態は、前記下側絶縁層が、積層された複数の下側シリコン酸化膜を含み、前記上側絶縁層が、前記下側絶縁層上に前記抵抗膜を覆うように形成された上側シリコン酸化膜を含む。
　本開示の一実施形態は、第１主面とその反対側の第２主面と有する半導体層の前記第１主面の所定領域に凹凸構造を形成する工程と、前記半導体層の前記第１主面上に下側絶縁膜を形成する工程と、前記下側絶縁膜上に抵抗層を形成する工程と、前記下側絶縁膜上に前記抵抗層を覆うように、上側絶縁膜を形成する工程と、前記上側絶縁膜を介してレーザ光を前記抵抗層に照射することによって、前記抵抗層の周縁の一部から所定の第１方向に延びる切欠部を、前記抵抗層に形成する工程とを含み、前記所定領域は、前記半導体層の前記第１主面における前記抵抗層の真下領域を少なくとも含む領域であり、前記凹凸構造を形成する工程では、前記所定領域に、前記第１主面に沿う方向でかつ前記第１方向に直交する第２方向に等間隔をおいて、前記第１方向に平行に延びる複数の溝を形成することにより、前記凹凸構造が形成される、電子部品の製造方法を提供する。
　この製造方法では、抵抗層に適正な切欠部が形成されやすくなる電子部品を製造できる。
　［本開示の実施形態の詳細な説明］
　以下では、本開示の実施の形態を、添付図面を参照して詳細に説明する。
　図１は、本発明の一実施形態に係る電子部品１を示す模式的な平面図であって、抵抗層１０が組み込まれた形態を示す平面図である。
　説明の便宜上、以下において、図１および図２に示した＋Ｘ方向、－Ｘ方向、＋Ｙ方向および－Ｙ方向を用いることがある。＋Ｘ方向は、平面視において、半導体層２の表面に沿う所定の方向であり、＋Ｙ方向は、平面視において、半導体層２の表面に沿う方向あって、＋Ｘ方向に直交する方向である。－Ｘ方向は、＋Ｘ方向と反対の方向であり、－Ｙ方向は、＋Ｙ方向と反対の方向である。＋Ｘ方向および－Ｘ方向を総称するときには単に「Ｘ方向」という。＋Ｙ方向および－Ｙ方向を総称するときには単に「Ｙ方向」という。
　電子部品１は、導体材料もしくは半導体材料、または、半導体材料の性質等を利用して形成される種々の機能デバイスを含む半導体装置である。電子部品１は、直方体形状に形成されたチップ状の半導体層２を含む。半導体層２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５Ａ，５Ｂ，５Ｃ，５Ｄを含む。
　第１主面３は、デバイス形成面である。第１主面３および第２主面４は、それらの法線方向から見た平面視（以下、単に「平面視」という。）において四角形状（この実施形態では正方形状）に形成されている。
　半導体層２は、半導体材料の一例としてのＳｉ（シリコン）を含むＳｉ半導体層であってもよい。Ｓｉ半導体層は、Ｓｉ半導体基板およびＳｉエピタキシャル層を含む積層構造を有していてもよい。Ｓｉ半導体層は、Ｓｉ半導体基板からなる単層構造を有していてもよい。この実施形態では、半導体層２は、Ｓｉ半導体基板からなる。
　半導体層２は、半導体材料の一例としてのＳｉＣ（炭化シリコン）を含むＳｉＣ半導体層であってもよい。ＳｉＣ半導体層は、ＳｉＣ半導体基板およびＳｉＣエピタキシャル層を含む積層構造を有していてもよい。ＳｉＣ半導体層は、ＳｉＣ半導体基板からなる単層構造を有していてもよい。
　半導体層２は、半導体材料の一例としての化合物半導体材料を含む化合物半導体層であってもよい。化合物半導体層は、化合物半導体基板および化合物半導体エピタキシャル層を含む積層構造を有していてもよい。化合物半導体層は、化合物半導体基板からなる単層構造を有していてもよい。化合物半導体材料は、III-V族化合物半導体材料であってもよい。半導体層２は、III-V族化合物半導体材料の一例としてのＡｌＮ(窒化アルミニウム)、ＩｎＮ(窒化インジウム)、ＧａＮ（窒化ガリウム）およびＧａＡｓ（ヒ化ガリウム）のうちの少なくとも１つを含んでいてもよい。
　半導体層２は、デバイス領域６および外側領域７を含む。デバイス領域６は、機能デバイスが形成された領域である。デバイス領域６は、半導体層２の側面５Ａ～５Ｄから内方領域に間隔を空けて形成されている。デバイス領域６は、この実施形態では平面視においてＬ字形状に形成されている。デバイス領域６の平面形状は、任意であり、図１に示される平面形状に限定されない。
　機能デバイスは、半導体層２に形成される。機能デバイスは、より具体的には、半導体層２の第１主面３および／または第１主面３の表層部を利用して形成されている。機能デバイスは、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも１つを含んでいてもよい。受動デバイスは、半導体受動デバイスを含んでいてもよい。
　受動デバイス（半導体受動デバイス）は、抵抗、コンデンサおよびコイルのうちの少なくとも１つを含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。
　半導体スイッチングデバイスは、ＢＪＴ（Bipolar Junction Transistor）、ＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）、および、ＪＦＥＴ（Junction Field Effect Transistor）のうちの少なくとも１つを含んでいてもよい。
　機能デバイスは、受動デバイス（半導体受動デバイス）、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも２つが選択的に組み合わされた回路網を含んでいてもよい。回路網は、集積回路の一部または全部を形成していてもよい。
　集積回路は、ＳＳＩ（Small Scale Integration）、ＬＳＩ（Large Scale Integration），ＭＳＩ（Medium Scale Integration）、ＶＬＳＩ（Very Large Scale Integration）およびＵＬＳＩ（Ultra-Very Large Scale Integration）を含んでいてもよい。
　外側領域７は、デバイス領域６の外側の領域である。外側領域７は、機能デバイスを含まない。外側領域７は、この実施形態では、半導体層２の側面５Ａ～５Ｄおよびデバイス領域６の間の領域に区画されている。外側領域７は、この実施形態では平面視において四角形状に形成されている。
　外側領域７の平面形状は、任意であり、図１に示される平面形状に限定されない。外側領域７の配置および平面形状は、任意であり、図１に示される配置および平面形状に限定されない。外側領域７は、平面視において第１主面３の中央部に形成されていてもよい。
　外側領域７には、金属薄膜からなる抵抗層１０を含む抵抗回路１１が、半導体層２の第１主面３から間隔を空けて形成されている。つまり、抵抗回路１１（抵抗層１０）は、この実施形態では、平面視においてデバイス領域６を避けて形成されている。抵抗回路１１（抵抗層１０）は、機能デバイスに電気的に接続されている。
　抵抗回路１１（抵抗層１０）を外側領域７に配置することにより、抵抗回路１１がデバイス領域６に与える電気的な影響を抑制し、デバイス領域６が抵抗回路１１に与える電気的な影響を抑制できる。一例として、デバイス領域６および抵抗回路１１の間の寄生容量を抑制できる。つまり、ノイズの低減およびＱ値の向上を図ることができる。
　この実施形態では、抵抗回路１１が１つの抵抗層１０を含む例について説明するが、抵抗回路１１は、複数（２つ以上）の抵抗層１０を含んでいてもよい。以下、図１に加えて図２～図５を併せて参照して、抵抗層１０（抵抗回路１１）について具体的に説明する。
　図２は、図１に示すII-II線に沿う断面図である。図３は、図２の領域IIIの拡大図である。図４は、抵抗層１０の平面形状を説明するための平面図である。図５は、半導体層の第１主面の一部を示す拡大平面図である。
　デバイス領域６および外側領域７において、半導体層２の第１主面３の上には、多層配線構造１２が形成されている。多層配線構造１２は、複数の絶縁層が積層された積層構造を有し、複数の絶縁層内に選択的に形成された複数の配線層を含む。
　多層配線構造１２は、例えば、半導体層２の第１主面３側からこの順に積層された第１絶縁層１３、第２絶縁層１４、第３絶縁層１５および第４絶縁層１６を含む。第１～第４絶縁層１３～１６に係る「第１」、「第２」、「第３」および「第４」の用語は、図中の絶縁層を識別するために付したものであり、順列を付することを意図しない。
　多層配線構造１２における絶縁層の積層数は任意であり、図２に示される積層数に限定されない。したがって、多層配線構造１２は、４層未満の絶縁層を含んでいてもよいし、５層以上の絶縁層を含んでいてもよい。
　第１～第４絶縁層１３～１６は、主面をそれぞれ有している。第１～第４絶縁層１３～１６の主面は、それぞれ平坦に形成されている。第１～第４絶縁層１３～１６の主面は、それぞれ半導体層２の第１主面３に平行に延びている。第１～第４絶縁層１３～１６の主面は、それぞれ研削面であってもよい。この実施形態では、第４絶縁層１６は、本開示における「上側絶縁層」の一例である。半導体層２と第４絶縁層１６との間に介在する絶縁層１３，１４，１５が、本開示における「下側絶縁層」に相当する。
　第１～第４絶縁層１３～１６は、酸化シリコン膜および窒化シリコン膜を含む積層構造をそれぞれ有していてもよい。この場合、酸化シリコン膜の上に窒化シリコン膜が形成されていてもよいし、窒化シリコン膜の上に酸化シリコン膜が形成されていてもよい。
　第１～第４絶縁層１３～１６は、酸化シリコン膜または窒化シリコン膜からなる単層構造をそれぞれ有していてもよい。第１～第４絶縁層１３～１６は、同一種からなる絶縁材料によって形成されていることが好ましい。この実施形態では、第１～第４絶縁層１３～１６は、酸化シリコン膜からなる単層構造をそれぞれ有している。
　第１～第４絶縁層１３～１６の厚さは、それぞれ、１００ｎｍ以上３５００ｎｍ以下であってもよい。第１～第４絶縁層１３～１６の厚さは、それぞれ、１００ｎｍ以上５００ｎｍ以下、５００ｎｍ以上１０００ｎｍ以下、１０００ｎｍ以上１５００ｎｍ以下、１５００ｎｍ以上２０００ｎｍ以下、２０００ｎｍ以上２５００ｎｍ以下、２５００ｎｍ以上３０００ｎｍ以下、または、３０００ｎｍ以上３５００ｎｍ以下であってもよい。第１～第４絶縁層１３～１６厚さは、それぞれ、１００ｎｍ以上１５００ｎｍ以下であることが好ましい。第１～第４絶縁層１３～１６の厚さは、互いに等しくてもよいし、互いに異なっていてもよい。
　多層配線構造１２は、この実施形態では、互いに異なる層に形成された接続回路形成層２１および抵抗回路形成層２２を含む。
　接続回路形成層２１は、半導体層２の第１主面３側に形成されている。接続回路形成層２１は、第１絶縁層１３および第２絶縁層１４を含む。接続回路形成層２１は、デバイス領域６（機能デバイス）および外側領域７（抵抗回路１１）の電気的接続を１つの目的とした層である。接続回路形成層２１の具体的な構造については、後述する。
　抵抗回路形成層２２は、接続回路形成層２１の上に形成されている。抵抗回路形成層２２は、第３絶縁層１５および第４絶縁層１６を含む。抵抗回路形成層２２は、外側領域７における抵抗回路１１（抵抗層１０）の形成を１つの目的とした層である。
　抵抗回路１１は、第１下側配線層３１、第２下側配線層３２、抵抗層１０、第１ビア電極４１、第２ビア電極４２、第１上側配線層５１、第２上側配線層５２、第１ロングビア電極６１および第２ロングビア電極６２を含む。
　第１下側配線層３１および第２下側配線層３２は、接続回路形成層２１（第２絶縁層１４）上に、Ｘ方向に間隔を空けて配置されている。第１下側配線層３１および第２下側配線層３２は、第３絶縁層１５によって被覆されている。
　第１下側配線層３１は、この実施形態では、複数の電極層が積層された積層構造を有している。第１下側配線層３１は、接続回路形成層２１（第４絶縁層１６）の上からこの順に積層された第１バリア層３３、本体層３４および第２バリア層３５を含む。
　第１バリア層３３は、この実施形態では、接続回路形成層２１（第２絶縁層１４）の上からこの順に積層されたＴｉ層およびＴｉＮ層を含む積層構造を有している。第１バリア層３３は、Ｔｉ層またはＴｉＮ層からなる単層構造を有していてもよい。
　本体層３４は、第１バリア層３３の抵抗値および第２バリア層３５の抵抗値未満の抵抗値を有している。本体層３４は、第１バリア層３３の厚さおよび第２バリア層３５の厚さを超える厚さを有している。本体層３４は、Ａｌ、Ｃｕ、ＡｌＳｉＣｕ合金、ＡｌＳｉ合金およびＡｌＣｕ合金のうちの少なくとも一種を含んでいてもよい。この実施形態では、本体層３４は、ＡｌＣｕ合金層からなる単層構造を有している。
　第２バリア層３５は、この実施形態では、本体層３４の上からこの順に積層されたＴｉ層およびＴｉＮ層を含む積層構造を有している。第２バリア層３５は、Ｔｉ層またはＴｉＮ層からなる単層構造を有していてもよい。
　第２下側配線層３２は、第２下側配線層３２に対して、＋Ｘ側に配置されている。第２下側配線層３２は、この実施形態では、複数の電極層が積層された積層構造を有している。第２下側配線層３２は、接続回路形成層２１（第２絶縁層１４）の上からこの順に積層された第１バリア層３６、本体層３７および第２バリア層３８を含む。
　第１バリア層３６は、この実施形態では、接続回路形成層２１（第２絶縁層１４）の上からこの順に積層されたＴｉ層およびＴｉＮ層を含む積層構造を有している。第１バリア層３６は、Ｔｉ層またはＴｉＮ層からなる単層構造を有していてもよい。
　本体層３７は、第１バリア層３６の抵抗値および第２バリア層３８の抵抗値未満の抵抗値を有している。本体層３７は、第１バリア層３６の厚さおよび第２バリア層３８の厚さを超える厚さを有している。本体層３７は、Ａｌ、Ｃｕ、ＡｌＳｉＣｕ合金、ＡｌＳｉ合金およびＡｌＣｕ合金のうちの少なくとも一種を含んでいてもよい。この実施形態では、本体層３７は、ＡｌＣｕ合金層からなる単層構造を有している。
　第２バリア層３８は、この実施形態では、本体層３７の上からこの順に積層されたＴｉ層およびＴｉＮ層を含む積層構造を有している。第２バリア層３８は、Ｔｉ層またはＴｉＮ層からなる単層構造を有していてもよい。
　抵抗層１０は、第３絶縁層１５上に配置されている。抵抗層１０は、図４に示すように、平面視においてＸ方向に長い四角形状（長方形状）であり、Ｘ方向に平行な一対の第１対向辺１０１と、Ｙ方向に平行な一対の第２対向辺１０２とを有している。抵抗層１０は、平面視において、第１下側配線層３１と第２下側配線層３２とに跨るようにして配置されている。
　抵抗層１０は、－Ｘ側の第１端部１０ａと、＋Ｘ側の第２端部１０ｂと、第１端部１０ａおよび第２端部１０ｂを接続する接続部１０ｃを含む。抵抗層１０の第１端部１０ａは、第１下側配線層３１の表面の＋Ｘ側端部上に配置されている。抵抗層１０の第２端部１０ｂは、第２下側配線層３２の表面の－Ｘ側端部上に配置されている。
　抵抗層１０は、接続部１０ｃに形成された１つの切欠部１１０を含む。切欠部１１０は、接続部１０ｃが延びる方向に交差する方向（Ｙ方向）に延びている。切欠部１１０は、この実施形態では、抵抗層１０におけるＸ方向に平行な第１対向辺１０１のうちの一方の辺１０１から他方の辺１０１に向かってＹ方向に延びている。なお、図１～図３においては、切欠部１１０は省略されている。
　切欠部１１０は、接続部１０ｃの一部の領域がレーザ光照射によって溶断されたレーザ光加工痕である。切欠部１１０によって、抵抗層１０の電流経路が延びる。これにより、抵抗層１０の抵抗値が高められている。抵抗層１０の抵抗値は、切欠部１１０によって増加方向に調整可能である。
　接続部１０ｃは、第１端部１０ａおよび第２端部１０ｂの間の領域を帯状に延びている。接続部１０ｃは、第１端部１０ａおよび第２端部１０ｂを結ぶ直線に沿って帯状に延びている。抵抗層１０の第１端部１０ａ、第２端部１０ｂおよび接続部１０ｃは、この実施形態では、一様な幅で形成されている。
　抵抗層１０は、ＣｒＳｉ（クロムシリコン合金）、ＣｒＳｉＯ（クロム酸化シリコン合金）およびＣｒＳｉＮ（クロム窒化シリコン合金）のうちの少なくとも１つを含む金属薄膜からなることが好ましい。抵抗層１０は、ＣｒＳｉを含むことが特に好ましい。抵抗層１０は、ＣｒＳｉ膜、ＣｒＳｉＯ膜またはＣｒＳｉＮ膜からなる単層構造を有していてもよい。抵抗層１０は、この実施形態では、ＣｒＳｉ膜からなる単層構造を有している。
　抵抗層１０は、ＣｒＳｉ（クロムシリコン合金）、ＴａＮ（窒化タンタル）およびＴｉＮ（窒化チタン）のうちの少なくとも１つを含む金属薄膜から構成されていてもよい。抵抗層１０は、ＴａＮ膜またはＴｉＮ膜からなる単層構造を有していてもよい。
　抵抗層１０は、任意の順で積層されたＣｒＳｉ膜およびＴａＮ膜を含む積層構造を有していてもよい。抵抗層１０は、任意の順で積層されたＣｒＳｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。抵抗層１０は、任意の順で積層されたＴａＮ膜およびＴｉＮ膜を含む積層構造を有していてもよい。抵抗層１０は、任意の順で積層されたＣｒＳｉ膜、ＴａＮ膜およびＴｉＮ膜を含む積層構造を有していてもよい。
　抵抗層１０の厚さは、０．１ｎｍ以上１００ｎｍ以下であってもよい。抵抗層１０の厚さは、０．１ｎｍ以上１０ｎｍ以下、１０ｎｍ以上２０ｎｍ以下、２０ｎｍ以上３０ｎｍ以下、３０ｎｍ以上４０ｎｍ以下、４０ｎｍ以上５０ｎｍ以下、５０ｎｍ以上６０ｎｍ以下、６０ｎｍ以上７０ｎｍ以下、７０ｎｍ以上８０ｎｍ以下、８０ｎｍ以上９０ｎｍ以下、または、９０ｎｍ以上１００ｎｍ以下であってもよい。抵抗層１０の厚さは、１ｎｍ以上２０ｎｍ以下であることが好ましい。
　抵抗層１０は、第３絶縁層１５および第４絶縁層１６の間の領域に介在されている。抵抗層１０は、より具体的には、第３絶縁層１５の主面上に膜状に形成されている。第３絶縁層１５の主面の上には、デバイス領域６および外側領域７において抵抗層１０以外の膜状または層状の配線は形成されていない。第３絶縁層１５は、抵抗層１０を形成するために設けられている。
　抵抗層１０を外側領域７に配置することにより、抵抗層１０がデバイス領域６に与える電気的な影響を抑制し、デバイス領域６が抵抗層１０に与える電気的な影響を抑制できる。一例として、デバイス領域６および抵抗層１０の間の寄生容量を抑制できる。つまり、ノイズの低減およびＱ値の向上を図ることができる。
　第１ビア電極４１は、抵抗層１０および第１下側配線層３１に電気的に接続されている。第２ビア電極４２は、抵抗層１０および第２下側配線層３２に電気的に接続されている。
　第１ビア電極４１は、第３絶縁層１５に埋め込まれ、第３絶縁層１５の主面から露出している。第２ビア電極４２は、第１ビア電極４１からＸ方向に間隔を空けて第３絶縁層１５に埋め込まれ、第３絶縁層１５の主面から露出している。第２ビア電極４２は、第１ビア電極４１に対して、＋Ｘ側に配置されている。
　第１ビア電極４１の上端部は、抵抗層１０の第１端部１０ａに電気的に接続されている。第１ビア電極４１の下端部は、第１下側配線層３１の＋Ｘ側端部に電気的に接続されている。第２ビア電極４２の上端部は、抵抗層１０の第２端部１０ｂに電気的に接続されている。第２ビア電極４２の下端部は、第２下側配線層３２の－Ｘ側端部に電気的に接続されている。
　これにより、抵抗層１０は、第１ビア電極４１および第２ビア電極４２に電気的に接続されている。また、抵抗層１０の第１端部１０ａは、第１ビア電極４１を介して第１下側配線層３１に電気的に接続されている。また、抵抗層１０の第２端部１０ｂは、第２ビア電極４２を介して第２下側配線層３２に電気的に接続されている。これにより、抵抗層１０は、第１下側配線層３１および第２下側配線層３２に直列接続されている。
　第１ビア電極４１は、この実施形態では平面視において円形状に形成されている。第１ビア電極４１の平面形状は任意である。第１ビア電極４１は、円形状に代えて、平面視において三角形状、四角形状もしくは六角形状等の多角形状、または、楕円形状に形成されていてもよい。第１ビア電極４１は、断面視において上端部から下端部に向けて幅が狭まる先細り形状に形成されている。
　第１ビア電極４１は、本体層４３およびバリア層４４を含む積層構造を有している。本体層４３は、第３絶縁層１５に埋め込まれている。本体層４３は、タングステン（Ｗ）または銅（Ｃｕ）を含んでいてもよい。本体層４３は、この実施形態では、タングステン層からなる単層構造を有している。
　バリア層４４は、第３絶縁層１５および本体層４３の間に介在されている。バリア層４４は、この実施形態では、複数の電極層が積層された積層構造を有している。バリア層４４は、この実施形態では、第３絶縁層１５からこの順に形成されたＴｉ層およびＴｉＮ層を含む。バリア層４４は、Ｔｉ層またはＴｉＮ層からなる単層構造を有していてもよい。
　第２ビア電極４２は、この実施形態では平面視において円形状に形成されている。第２ビア電極４２の平面形状は任意である。第２ビア電極４２は、円形状に代えて、平面視において三角形状、四角形状もしくは六角形状等の多角形状、または、楕円形状に形成されていてもよい。第２ビア電極４２は、断面視において上端部から下端部に向けて幅が狭まる先細り形状に形成されている。
　第２ビア電極４２は、本体層４５およびバリア層４６を含む積層構造を有している。本体層４５は、第３絶縁層１５に埋め込まれている。本体層４５は、タングステン（Ｗ）または銅（Ｃｕ）を含んでいてもよい。本体層４５は、この実施形態では、タングステン層からなる単層構造を有している。
　バリア層４６は、第３絶縁層１５および本体層４５の間に介在されている。バリア層４６は、この実施形態では、複数の電極層が積層された積層構造を有している。バリア層４６は、この実施形態では、第３絶縁層１５からこの順に形成されたＴｉ層およびＴｉＮ層を含む。バリア層４６は、Ｔｉ層またはＴｉＮ層からなる単層構造を有していてもよい。
　第１上側配線層５１は、第４絶縁層１６の上に形成されている。第１上側配線層５１は、多層配線構造１２の最上配線層の１つを形成している。第１上側配線層５１は、第１下側配線層３１に電気的に接続されている。
　第２上側配線層５２は、第１上側配線層５１からＸ方向に間隔を空けて第４絶縁層１６の上に形成されている。平面視において、第１上側配線層５１は、抵抗層１０に対して－Ｘ側に配置され、第２上側配線層５２は、抵抗層１０に対して＋Ｘ側に配置されている。第２上側配線層５２は、多層配線構造１２の最上配線層の１つを形成している。第２上側配線層５２は、第２下側配線層３２に電気的に接続されている。
　これにより、抵抗層１０は、第１下側配線層３１を介して第１上側配線層５１に電気的に接続されている。また、抵抗層１０は、第２下側配線層３２を介して第２上側配線層５２に電気的に接続されている。抵抗層１０は、第１下側配線層３１および第２下側配線層３２を介して第１上側配線層５１および第２上側配線層５２に直列接続されている。
　第１上側配線層５１は、平面視において抵抗層１０から間隔を空けて形成されている。第１上側配線層５１は、平面視において抵抗層１０に重なっていない。抵抗層１０の全体は、平面視において第１上側配線層５１から露出している。
　第２上側配線層５２は、平面視において抵抗層１０から間隔を空けて形成されている。第２上側配線層５２は、平面視において抵抗層１０に重なっていない。抵抗層１０の全体は、平面視において第２上側配線層５２から露出している。
　つまり、抵抗層１０は、平面視において第１上側配線層５１および第２上側配線層５２の間の領域に形成されている。これにより、抵抗層１０および第１上側配線層５１の間の領域において寄生容量を抑制できる。また、抵抗層１０および第２上側配線層５２の間の領域において寄生容量を抑制できる。
　抵抗層１０は、この実施形態では、平面視において第１上側配線層５１および第２上側配線層５２から間隔を空けて形成されている。これにより、抵抗層１０および第１上側配線層５１の間の領域において寄生容量を適切に抑制できる。また、抵抗層１０および第２上側配線層５２の間の領域において寄生容量を適切に抑制できる。
　第１上側配線層５１および第２上側配線層５２の厚さは、１００ｎｍ以上１５０００ｎｍ以下であってもよい。第１上側配線層５１および第２上側配線層５２の厚さは、１００ｎｍ以上１５００ｎｍ以下、１５００ｎｍ以上３０００ｎｍ以下、３０００ｎｍ以上４５００ｎｍ以下、４５００ｎｍ以上６０００ｎｍ以下、６０００ｎｍ以上７５００ｎｍ以下、７５００ｎｍ以上９０００ｎｍ以下、９０００ｎｍ以上１０５００ｎｍ以下、１０５００ｎｍ以上１２０００ｎｍ以下、１２０００ｎｍ以上１３５００ｎｍ以下、または、１３５００ｎｍ以上１５０００ｎｍ以下であってもよい。この実施形態では、第１上側配線層５１および第２上側配線層５２の厚さは、２２００ｎｍ程度である。
　第１上側配線層５１は、この実施形態では、複数の電極層が積層された積層構造を有している。第１上側配線層５１は、第４絶縁層１６の上からこの順に積層された第１バリア層５３、本体層５４および第２バリア層５５を含む。
　第１バリア層５３は、この実施形態では、第４絶縁層１６の上からこの順に積層されたＴｉ層およびＴｉＮ層を含む積層構造を有している。第１バリア層５３は、Ｔｉ層またはＴｉＮ層からなる単層構造を有していてもよい。
　本体層５４は、第１バリア層５３の抵抗値および第２バリア層５５の抵抗値未満の抵抗値を有している。本体層５４は、第１バリア層５３の厚さおよび第２バリア層５５の厚さを超える厚さを有している。本体層５４は、Ａｌ、Ｃｕ、ＡｌＳｉＣｕ合金、ＡｌＳｉ合金およびＡｌＣｕ合金のうちの少なくとも一種を含んでいてもよい。本体層５４は、この実施形態では、ＡｌＣｕ合金層からなる単層構造を有している。
　第２バリア層５５は、この実施形態では、本体層５４の上からこの順に積層されたＴｉ層およびＴｉＮ層を含む積層構造を有している。第２バリア層５５は、Ｔｉ層またはＴｉＮ層からなる単層構造を有していてもよい。
　第２上側配線層５２は、この実施形態では、複数の電極層が積層された積層構造を有している。第２上側配線層５２は、第４絶縁層１６の上からこの順に積層された第１バリア層５６、本体層５７および第２バリア層５８を含む。
　第１バリア層５６は、この実施形態では、第４絶縁層１６の上からこの順に積層されたＴｉ層およびＴｉＮ層を含む積層構造を有している。第１バリア層５６は、Ｔｉ層またはＴｉＮ層からなる単層構造を有していてもよい。
　本体層５７は、第１バリア層５６の抵抗値および第２バリア層５８の抵抗値未満の抵抗値を有している。本体層５７は、第１バリア層５６の厚さおよび第２バリア層５８の厚さを超える厚さを有している。本体層５７は、Ａｌ、Ｃｕ、ＡｌＳｉＣｕ合金、ＡｌＳｉ合金およびＡｌＣｕ合金のうちの少なくとも一種を含んでいてもよい。本体層５７は、この実施形態では、ＡｌＣｕ合金層からなる単層構造を有している。
　第２バリア層５８は、この実施形態では、本体層５７の上からこの順に積層されたＴｉ層およびＴｉＮ層を含む積層構造を有している。第２バリア層５８は、Ｔｉ層またはＴｉＮ層からなる単層構造を有していてもよい。
　第１ロングビア電極６１は、第１下側配線層３１および第１上側配線層５１に電気的に接続されている。第２ロングビア電極６２は、第２下側配線層３２および第２上側配線層５２に電気的に接続されている。
　これにより、抵抗層１０は、第１ビア電極４１、第１下側配線層３１および第１ロングビア電極６１を介して第１上側配線層５１に電気的に接続されている。また、抵抗層１０は、第２ビア電極４２、第２下側配線層３２および第２ロングビア電極６２を介して第２上側配線層５２に電気的に接続されている。
　第１ロングビア電極６１は、抵抗層１０の側方（－Ｘ側）に形成されている。第１ロングビア電極６１は、この実施形態では、第１ビア電極４１および第２ビア電極４２を結ぶ直線上に位置している。
　第２ロングビア電極６２は、第１ロングビア電極６１からＸ方向に間隔を空けて抵抗層１０の側方（＋Ｘ側）に形成されている。第２ロングビア電極６２は、この実施形態では、抵抗層１０を挟んで第１ロングビア電極６１に対向している。第２ロングビア電極６２は、第１ビア電極４１および第２ビア電極４２を結ぶ直線上に位置している。
　これにより、抵抗層１０は、第１ロングビア電極６１および第２ロングビア電極６２を結ぶ直線上に位置している。抵抗層１０は、第１ビア電極４１、第２ビア電極４２、第１ロングビア電極６１および第２ロングビア電極６２を結ぶ直線上に位置している。抵抗層１０は、この実施形態では、第１ロングビア電極６１および第２ロングビア電極６２を結ぶ直線に沿って延びている。
　第１ロングビア電極６１は、この実施形態では平面視において円形状に形成されている。第１ロングビア電極６１の平面形状は任意である。第１ロングビア電極６１は、円形状に代えて、平面視において三角形状、四角形状もしくは六角形状等の多角形状、または、楕円形状に形成されていてもよい。
　第１ロングビア電極６１は、第３絶縁層１５および第４絶縁層１６を貫通して第３絶縁層１５および第４絶縁層１６に埋め込まれ、第４絶縁層１６の主面から露出している。
　第１ロングビア電極６１の上端部は、第１上側配線層５１の＋Ｘ方向端部に電気的に接続されている。第１ロングビア電極６１の下端部は、第１下側配線層３１の－Ｘ方向端部に電気的に接続されている。第１ロングビア電極６１は、断面視において上端部から下端部に向けて幅が狭まる先細り形状に形成されている。
　第１ロングビア電極６１は、本体層６３およびバリア層６４を含む積層構造を有している。本体層６３は、第３絶縁層１５および第４絶縁層１６に埋め込まれている。本体層６３は、タングステン（Ｗ）または銅（Ｃｕ）を含んでいてもよい。本体層６３は、この実施形態では、タングステン層からなる単層構造を有している。
　バリア層６４は、本体層６３および第３絶縁層１５の間ならびに本体層６３および第４絶縁層１６の間に介在されている。バリア層６４は、この実施形態では、複数の電極層が積層された積層構造を有している。バリア層６４は、この実施形態では、第３絶縁層１５からこの順に形成されたＴｉ層およびＴｉＮ層を含む。バリア層は、Ｔｉ層またはＴｉＮ層からなる単層構造を有していてもよい。
　第２ロングビア電極６２は、この実施態では平面視において円形状に形成されている。第２ロングビア電極６２の平面形状は任意である。第２ロングビア電極６２は、円形状に代えて、平面視において三角形状、四角形状もしくは六角形状等の多角形状、または、楕円形状に形成されていてもよい。
　第２ロングビア電極６２は、第３絶縁層１５および第４絶縁層１６を貫通して第３絶縁層１５および第４絶縁層１６に埋め込まれ、第４絶縁層１６の主面から露出している。
　第２ロングビア電極６２の上端部は、第２上側配線層５２の－Ｘ側端部に電気的に接続されている。第２ロングビア電極６２の下端部は、第２下側配線層３２の＋Ｘ側端部に電気的に接続されている。第２ロングビア電極６２は、断面視において上端部から下端部に向けて幅が狭まる先細り形状に形成されている。
　第２ロングビア電極６２は、本体層６５およびバリア層６６を含む積層構造を有している。本体層６５は、第３絶縁層１５および第４絶縁層１６に埋め込まれている。本体層６５は、タングステン（Ｗ）または銅（Ｃｕ）を含んでいてもよい。本体層６５は、この実施形態では、タングステン層からなる単層構造を有している。
　バリア層６６は、本体層６５および第３絶縁層１５の間ならびに本体層６５および第４絶縁層１６の間に介在されている。バリア層６６は、この実施形態では、複数の電極層が積層された積層構造を有している。バリア層６６は、この実施形態では、第３絶縁層１５からこの順に形成されたＴｉ層およびＴｉＮ層を含む。バリア層６６は、Ｔｉ層またはＴｉＮ層からなる単層構造を有していてもよい。
　図２を参照して、接続回路形成層２１は、機能デバイスおよび抵抗層１０を電気的に接続する配線７１を含む。配線７１は、第１絶縁層１３および第２絶縁層１４内に選択的に形成され、デバイス領域６から外側領域７に引き回されている。
　配線７１は、より具体的には、デバイス領域６において機能デバイスに電気的に接続された１つまたは複数の接続配線層７２を含む。１つまたは複数の接続配線層７２は、第１絶縁層１３の上および第２絶縁層１４の上のいずれか一方または双方に形成されている。図２では、２つの接続配線層７２が第１絶縁層１３の上に形成された例が示されている。
　１つまたは複数の接続配線層７２は、デバイス領域６から外側領域７に選択的に引き回されている。接続配線層７２は、第１下側配線層３１（第２下側配線層３２）や第１上側配線層５１（第２上側配線層５２）と同様の積層構造を有している。接続配線層７２についての具体的な説明は省略する。
　配線７１は、１つまたは複数の接続ビア電極７３を含む。１つまたは複数の接続ビア電極７３は、１つまたは複数の接続配線層７２を任意の第１下側配線層３１（第２下側配線層３２）や任意の第１上側配線層５１（第２上側配線層５２）に接続する。
　１つまたは複数の接続ビア電極７３は、第１絶縁層１３の上および第２絶縁層１４の上のいずれか一方または双方に形成されている。図２では、２つの接続ビア電極７３によって１つの接続配線層７２が第１下側配線層３１に接続された例が示されている。
　接続ビア電極７３は、第１ビア電極４１（第２ビア電極４２）や第１ロングビア電極６１（第２ロングビア電極６２）と同様の積層構造を有している。接続ビア電極７３についての具体的な説明は省略する。
　図２を参照して、多層配線構造１２の上には最上絶縁層８１が形成されている。最上絶縁層８１は、第１上側配線層５１および第２上側配線層５２を選択的に被覆している。最上絶縁層８１は、平面視において第１上側配線層５１と第１ロングビア電極６１との接続部を被覆している。最上絶縁層８１は、平面視において第２上側配線層５２と第２ロングビア電極６２との接続部を被覆している。
　外側領域７において最上絶縁層８１には、第１パッド開口８２および第２パッド開口８３が形成されている。第１パッド開口８２は、第１上側配線層５１の一部の領域を第１パッド領域８４として露出させている。第１パッド開口８２は、より具体的には、第１上側配線層５１において第１上側配線層５１と第１ロングビア電極６１との接続部以外の領域を第１パッド領域８４として露出させている。
　第２パッド開口８３は、第２上側配線層５２の一部の領域を第２パッド領域８５として露出させている。第２パッド開口８３は、より具体的には、第２上側配線層５２において第２上側配線層５２と第２ロングビア電極６２との接続部以外の領域を第２パッド領域８５として露出させている。
　最上絶縁層８１は、この実施形態では、パッシベーション層８６および樹脂層８７を含む積層構造を有している。図１では、明瞭化のため、樹脂層８７がハッチングによって示されている。樹脂層８７には、平面視で第１上側配線層５１と第２上側配線層５２との間領域において、抵抗層１０に切欠部１１０を形成するためのレーザトリミング用の開口８８が形成されている。開口８８は、抵抗層１０の接続部１０ｃおよびその周辺部を含む領域の真上位置に形成されている。
　パッシベーション層８６は、酸化シリコン膜および窒化シリコン膜を含む積層構造を有していてもよい。この場合、酸化シリコン膜の上に窒化シリコン膜が形成されていてもよいし、窒化シリコン膜の上に酸化シリコン膜が形成されていてもよい。
　パッシベーション層８６は、酸化シリコン膜または窒化シリコン膜からなる単層構造を有していてもよい。パッシベーション層８６は、多層配線構造１２とは異なる種類からなる絶縁材料によって形成されていることが好ましい。この実施形態では、パッシベーション層８６は、窒化シリコン膜からなる単層構造を有している。
　樹脂層８７は、感光性樹脂を含んでいてもよい。感光性樹脂は、ポジティブタイプまたはネガティブタイプであってもよい。樹脂層８７は、この実施形態では、ネガティブタイプの感光性樹脂の一例としてのポリイミドを含む。樹脂層８７は、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含んでいてもよい。
　以下において、抵抗層１０の切欠部１１０が延びる方向（この例ではＹ方向）を第１方向といい、抵抗層１０の主面に沿う方向であって、第１方向と直交する方向（この例ではＸ方向）を第２方向という場合がある。図２、図３および図５に示すように、半導体層２の第１主面３における、抵抗層１０の真下領域を少なくとも含む領域（以下、「凹凸形成領域１２０」という。）には、凹凸構造１２１が形成されている。この実施形態では、凹凸形成領域１２０は、半導体層２の第１主面３における抵抗層１０の真下の領域に設定されている。
　凹凸構造１２１は、第２方向（Ｘ方向）に等間隔を空けて、第１方向（Ｙ方向）に平行に延びる複数の溝１２２と、隣り合う溝１２２の間部分である凸部１２３とを含んでいる。
　溝１２２の幅Ｌは、０．２ｎｍ以上１μｍ以下であることが好ましい。溝１２２の間隔（凸部１２３の幅）Ｓは、０．２ｎｍ以上１μｍ以下であることが好ましい。溝１２２の幅Ｌと溝１２２の間隔Ｓとは等しいことが好ましい。つまり、溝１２２の幅Ｌと溝１２２の間隔Ｓが同じであり、溝１２２の幅Ｌと溝１２２の間隔Ｓが、０．２ｎｍ以上１μｍ以下であることが好ましい。この実施形態では、溝１２２の幅Ｌと溝１２２の間隔Ｓが、０．５μｍである。
　溝１２２の深さは、１００ｎｍ以上３００ｎｍ以下が好ましく、１５０ｎｍ以上３００ｎｍ以下がより好ましい。この実施形態では、溝１２２の深さは、２５０ｎｍである。
　なお、半導体層２の第１主面３における抵抗層１０の真下の領域よりも広い領域を、凹凸形成領域１２０として設定してもよい。例えば、半導体層２の第１主面３における抵抗層１０の真下の領域およびその近傍領域を含む領域を、凹凸形成領域１２０として設定してもよい。また、半導体層２の第１主面３のうち、外側領域６に属する領域を、凹凸形成領域１２０として設定してもよい。
　図６Ａ～図６Ｓは、図１に示す電子部品１の製造方法の一例を説明するための断面図である。図６Ａ～図６Ｓは、図２に対応する部分の断面図である。
　半導体層２の元基板としてのシリコンウエハ（図示略）が用意される。シリコンウエハの表面には、複数の電子部品１に対応した複数の部品形成領域が、マトリクス状に配列されて設定されている。隣接する部品形成領域の間には、境界領域（スクライブライン）が設けられている。境界領域は、ほぼ一定の幅を有する帯状の領域であり、直交する二方向に延びて格子状に形成されている。シリコンウエハに対して必要な工程を行った後に、境界領域に沿ってシリコンウエハを切り離すことにより、複数の電子部品１が得られる。
　図６Ａを参照して、電子部品１を製造するにあたり、まず、デバイス領域６および外側領域７が形成された半導体層（シリコンウエハ）２が用意される。そして、半導体層２の第１主面３における抵抗層１０の真下となるべき領域を含む凹凸形成領域１２０に、凹凸構造１２１が形成される。
　この工程では、まず、所定パターンを有するマスク（図示略）が、半導体層２の第１主面３の上に形成される。マスクは、半導体層２の第１主面３において複数の溝１２２を形成すべき領域を露出させる複数の開口を有している。
　次に、半導体層２の不要な部分が、マスクを介するエッチング法によって除去される。これにより、半導体層２の第１主面３における凹凸形成領域１２０に、複数の溝１２２が形成される。これにより、凹凸形成領域１２０に、第１方向（Ｙ方向）に平行に延びる複数の溝１２２と、隣り合う溝１２２の間部分である凸部１２３とを含む凹凸構造１２１が形成される。マスクは、その後、除去される。
　次に、半導体層２の第１主面３上に、多層配線構造１２のうちの接続回路形成層２１が形成される。接続回路形成層２１は、第１絶縁層１３、第２絶縁層１４、１つまたは複数の接続配線層７２および１つまたは複数の接続ビア電極７３を含む。第１絶縁層１３および第２絶縁層１４は、研磨剤（砥粒）を用いたＣＭＰ（Chemical Mechanical Polishing）法によって、平坦化される。接続回路形成層２１の形成工程についての詳細な説明は省略する。
　次に、図６Ｂを参照して、第１下側配線層３１および第２下側配線層３２のベースとなる第１ベース配線層１５１が、接続回路形成層２１の上に形成される。第１ベース配線層１５１の形成工程は、接続回路形成層２１上に第１バリア層１５２、本体層１５３および第２バリア層１５４をこの順に形成する工程を含む。
　第１バリア層１５２の形成工程は、接続回路形成層２１上にＴｉ層およびＴｉＮ層をこの順に形成する工程を含む。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。本体層１５３の形成工程は、第１バリア層１５２の上にＡｌＣｕ合金層を形成する工程を含む。ＡｌＣｕ合金層は、スパッタ法によって形成されてもよい。
　第２バリア層１５４の形成工程は、本体層１５３上にＴｉ層およびＴｉＮ層をこの順に形成する工程を含む。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。
　次に、図６Ｃを参照して、所定パターンを有するマスク１５５が、第１ベース配線層１５１の上に形成される。マスク１５５は、第１ベース配線層１５１における第１下側配線層３１および第２下側配線層３２を形成すべき領域を被覆し、それ以外の領域を露出させる開口１５６を有している。
　次に、第１ベース配線層１５１の不要な部分が、マスク１５５を介するエッチング法によって除去される。これにより、第１ベース配線層１５１が、第１下側配線層３１および第２下側配線層３２に分割される。マスク１５５は、その後、除去される。
　次に、図６Ｄを参照して、第１下側配線層３１および第２下側配線層３２を被覆する第３絶縁層１５が、接続回路形成層２１の上に形成される。第３絶縁層１５は、ＣＶＤ（Chemical Vapor Deposition）法によって形成されてもよい。
　次に、図６Ｅを参照して、第１下側配線層３１を露出させる第１ビアホール１５７および第２下側配線層３２を露出させる第２ビアホール１５８が、第３絶縁層１５に形成される。
　この工程では、まず、所定パターンを有するマスク１５９が、第３絶縁層１５の上に形成される。マスク１５９は、第３絶縁層１５において第１ビアホール１５７および第２ビアホール１５８を形成すべき領域を露出させる複数の開口１６０を有している。
　次に、第３絶縁層１５の不要な部分が、マスク１５９を介するエッチング法によって除去される。これにより、第１ビアホール１５７および第２ビアホール１５８が第３絶縁層１５に形成される。マスク１５９は、その後、除去される。
　次に、図６Ｆを参照して、第１ビア電極４１および第２ビア電極４２のベースとなるベース電極層１６１が、第３絶縁層１５の上に形成される。ベース電極層１６１の形成工程は、第３絶縁層１５上にバリア層１６２および本体層１６３をこの順に形成する工程を含む。
　バリア層１６２の形成工程は、第３絶縁層１５上にＴｉ層およびＴｉＮ層をこの順に形成する工程を含む。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。本体層１６３の形成工程は、バリア層１６２の上にタングステン層を形成する工程を含む。タングステン層は、ＣＶＤ法によって形成されてもよい。
　次に、図６Ｇを参照して、ベース電極層１６１の除去工程が実施される。ベース電極層１６１は、第３絶縁層１５が露出するまで除去される。ベース電極層１６１の除去工程は、研削によってベース電極層１６１を除去する工程を含んでいてもよい。
　ベース電極層１６１の研削工程は、この実施形態では、研磨剤（砥粒）を用いたＣＭＰ（Chemical Mechanical Polishing）法によって実施される。ベース電極層１６１の研削工程は、第３絶縁層１５の主面の平坦化工程を含んでいてもよい。これにより、第１ビア電極４１が、第１ビアホール１５７内に形成される。また、第２ビア電極４２が、第２ビアホール１５８内に形成される。
　次に、図６Ｈを参照して、第３絶縁層１５の主面に付着した研磨剤（砥粒）が、薬液を用いた洗浄によって除去される。この工程では、研磨剤（砥粒）と共に第３絶縁層１５の一部が薬液によって除去される。
　次に、図６Ｉを参照して、抵抗層１０のベースとなるベース抵抗層１６４が、第３絶縁層１５の主面の上に形成される。ベース抵抗層１６４は、ＣｒＳｉを含む。ベース抵抗層１６４は、スパッタ法によって形成されてもよい。
　次に、ベース抵抗層１６４（ＣｒＳｉ）が結晶化される。ベース抵抗層１６４の結晶化工程は、ベース抵抗層１６４（ＣｒＳｉ）が結晶化する温度および時間でアニール処理する工程を含む。ベース抵抗層１６４は、４００°以上６００°以下の温度で、６０分以上１２０分以下の間、加熱されてもよい。
　次に、図６Ｊを参照して、所定パターンを有するマスク１６６が、ベース抵抗層１６４の上に形成される。マスク１６６は、ベース抵抗層１６４において抵抗層１０を形成すべき領域を被覆し、それ以外の領域を露出させる開口１６７を有している。
　次に、ベース抵抗層１６４の不要な部分が、マスク１６６をマスクとするエッチング法によって除去される。これにより、抵抗層１０が形成される。マスク１６６は、その後、除去される。
　次に、図６Ｋを参照して、抵抗層１０を被覆する第４絶縁層１６が、第３絶縁層１５の上に形成される。第４絶縁層１６は、ＣＶＤ法によって形成されてもよい。
　次に、図６Ｌを参照して、第１下側配線層３１を露出させる第１ビアホール１６８および第２下側配線層３２を露出させる第２ビアホール１６９が、第３絶縁層１５および第４絶縁層１６に形成される。
　この工程は、まず、所定パターンを有するマスク１７０が、第４絶縁層１６の上に形成される。マスク１７０は、第４絶縁層１６において第１ビアホール１６８および第２ビアホール１６９を形成すべき領域を露出させる複数の開口１７１を有している。
　次に、第３絶縁層１５および第４絶縁層１６の不要な部分が、マスク１７０を介するエッチング法によって除去される。これにより、第１ビアホール１６８および第２ビアホール１６９が第３絶縁層１５および第４絶縁層１６に形成される。マスク１７０は、その後、除去される。
　次に、図６Ｍを参照して、第１ロングビア電極６１および第２ロングビア電極６２のベースとなるベース電極層１７２が、第４絶縁層１６の上に形成される。ベース電極層１７２の形成工程は、第４絶縁層１６上にバリア層１７３および本体層１７４をこの順に形成する工程を含む。
　バリア層１７３の形成工程は、第４絶縁層１６上にＴｉ層およびＴｉＮ層をこの順に形成する工程を含む。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。本体層１７４の形成工程は、バリア層１７３の上にタングステン層を形成する工程を含む。タングステン層は、ＣＶＤ法によって形成されてもよい。
　次に、図６Ｎを参照して、ベース電極層１７２の除去工程が実施される。ベース電極層１７２は、第４絶縁層１６が露出するまで除去される。ベース電極層１７２の除去工程は、研削によってベース電極層１７２を除去する工程を含んでいてもよい。
　ベース電極層１７２の研削工程は、この実施形態では、研磨剤（砥粒）を用いたＣＭＰ法によって実施される。ベース電極層１７２の研削工程は、第４絶縁層１６の主面の平坦化工程を含んでいてもよい。これにより、第１ロングビア電極６１および第２ロングビア電極６２が、第１ビアホール１６８内および第２ビアホール１６９内にそれぞれ形成される。
　ベース電極層１７２の研削工程の後、第４絶縁層１６の主面に付着した研磨剤（砥粒）が、薬液を用いた洗浄によって除去されてもよい。第４絶縁層１６の一部は、薬液によって研磨剤（砥粒）と共に除去されてもよい。
　次に、図６Ｏを参照して、第１上側配線層５１および第２上側配線層５２のベースとなる第２ベース配線層１７５が、第４絶縁層１６の上に形成される。第２ベース配線層１７５の形成工程は、第４絶縁層１６上に第１バリア層１７６、本体層１７７および第２バリア層１７８をこの順に形成する工程を含む。
　第１バリア層１７６の形成工程は、第４絶縁層１６上にＴｉ層およびＴｉＮ層をこの順に形成する工程を含む。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。本体層１７７の形成工程は、第１バリア層１７６の上にＡｌＣｕ合金層を形成する工程を含む。ＡｌＣｕ合金層は、スパッタ法によって形成されてもよい。
　第２バリア層１７８の形成工程は、本体層１７７上にＴｉ層およびＴｉＮ層をこの順に形成する工程を含む。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。
　次に、図６Ｐを参照して、所定パターンを有するマスク１７９が、第２ベース配線層１７５の上に形成される。マスク１７９は、外側領域７において第２ベース配線層１７５における第１上側配線層５１および第２上側配線層５２を形成すべき領域を被覆し、それ以外の領域を露出させる開口１８０を有している。
　次に、第２ベース配線層１７５の不要な部分が、マスク１７９を介するエッチング法によって除去される。これにより、第２ベース配線層１７５が、第１上側配線層５１および第２上側配線層５２に分割される。また、これにより、接続回路形成層２１および抵抗回路形成層２２を含む多層配線構造１２が、半導体層２の第１主面３の上に形成される。マスク１７９は、その後、除去される。
　次に、図６Ｑを参照して、パッシベーション層８６が、多層配線構造１２の上に形成される。パッシベーション層８６は、窒化シリコンを含む。パッシベーション層８６は、ＣＶＤ法によって形成されてもよい。
　次に、樹脂層８７が、パッシベーション層８６の上に塗布される。樹脂層８７は、ネガティブタイプの感光性樹脂の一例としてのポリイミドを含んでいてもよい。
　次に、図６Ｒを参照して、樹脂層８７が、選択的に露光された後、現像される。これにより、レーザトリミング用の開口８８と、第１パッド開口８２および第２パッド開口８３のベースとなる複数の開口１８１とが樹脂層８７に形成される。
　次に、図６Ｓを参照して、パッシベーション層８６の不要な部分が、樹脂層８７を介するエッチング法によって除去される。これにより、第１上側配線層５１および第２上側配線層５２をそれぞれ露出させる第１パッド開口８２および第２パッド開口８３が形成される。
　この後、レーザトリミングによって、抵抗層１０に切欠部１１０が形成される。この工程では、樹脂層８７の開口８８から抵抗層１０に向かってレーザ光が照射される。そして、レーザ光が、第１方向（Ｙ方向）に走査されることにより、抵抗層１０に切込みが入れられていく。そして、抵抗値が目標抵抗値になると、トリミングが停止される。以上を含む工程を経て、電子部品１が製造される。
　本実施形態と構成がほぼ同じであるが、抵抗回路１１が形成される外側領域７において、半導体層２の第１主面３における抵抗層１０の真下領域を含む所定領域（凹凸形成領域１２０）に凹凸構造１２１が形成されていない電子部品を参考例ということにする。参考例では、抵抗回路１１が形成される外側領域７において、半導体層２の第１主面は、全域にわたって、平坦面に形成されている。
　参考例において、レーザトリミング時には、レーザ入射光と、半導体層２の第１主面３から反射してきた反射光が干渉する。これにより、多層配線構造１２内において、電界強度が高い箇所と、電界強度が低い箇所とが、厚さ方向に交互に現れる。電界強度が高くなる高さ位置と、電界強度が低くなる高さ位置とは、レーザ光の波長および多層配線構造１２を構成する部材の材質（屈折率）によって決まる。
　抵抗層１０に切欠部１１０を形成するためには、多層配線構造１２内において、抵抗層１０が、電界強度が高くなる厚さ方向位置に配置される必要がある。しかしながら、ウエハ面内において、半導体層２と抵抗層１０との間の絶縁層（下側絶縁層）の膜厚にばらつきが存在するため、各部品形成領域における抵抗層１０と半導体層２との間の距離にばらつきが存在する。これにより、ウエハ面上の複数の部品形成領域の中には、電界強度が低くなる位置に抵抗層１０が配置され、抵抗層１０に切欠部１１０を形成できなくなるものが発生する。
　本実施形態では、半導体層２の第１主面３における抵抗層１０の真下領域を含む凹凸形成領域１２０に、凹凸構造１２１が形成されている。凹凸構造１２１は、第２方向（Ｘ方向）に等間隔を空けて、第１方向（Ｙ方向）に平行に延びる複数の溝１２２と、隣り合う２つの溝１２２の間部分である凸部１２３とを含む。これにより、レーザトリミング時における多層配線構造１２内の電界強度の強弱が分散されるので、１つのウエハから切り出される全ての電子部品に対して、適正な切欠部１１０を形成できない電子部品の割合を低減することができる。
　本実施形態の効果を確認するために次のような実験を行った。
　まず、図２に示すような構造とほぼ同様な構造であって、凹凸形成領域１２０の凹凸構造が異なる複数種類の抵抗部品に対応した複数のサンプルを用意した。ただし、抵抗層１０としては、Ｘ方向長さおよびＹ方向長さが、５０μｍのものを使用した。また、半導体層２の第１主面３における抵抗層１０の真下領域を凹凸形成領域１２０Ａに設定した。
　ある１つの種類の抵抗部品に対応するサンプルは、複数の部品形成領域を有するウエハを用意し、各部品形成領域に当該種類の抵抗部品を作成することにより作成した。具体的には、以下の第１～第１３サンプルを用意した。
　第１サンプル：図７に示すように、凹凸構造１２１Ａが、凹凸形成領域１２０Ａに形成された１つの凹部１３０からなる。凹部１３０の平面形状の面積は、凹凸形成領域１２０Ａの平面形状の面積とほぼ等しい。凹部１３０の深さは、２５０ｎｍである。
　第２～第７サンプル：凹凸構造１２１Ｂが、図８に示すように、Ｙ方向に等間隔をおいてＸ方向に平行に延びる複数の第１溝１３１と、Ｘ方向に等間隔をおいてＹ方向に平行に延びる複数の第２溝１３２と、第１溝１３１および第２溝１３２によって囲まれた平面視正方形状の複数の凸部１３３とを有する。隣り合う２つの第１溝１３１の間隔と、隣り合う２つの第２溝１３２の間隔とは等しい。第１溝１３１および第２溝１３２の深さは、２５０ｎｍである。第２～第７サンプルの相違は次の通りである。
　第２サンプル：平面視において、凸部１３３の１辺の長さが１μｍであり、凹凸形成領域８０全体に対する凸部１３３の上面の総面積の割合が７５％である。
　第３サンプル：平面視において、凸部１３３の１辺の長さが１μｍであり、凹凸形成領域８０全体に対する凸部１３３の上面の総面積の割合が５０％である。
　第４サンプル：平面視において、凸部１３３の１辺の長さが１μｍであり、凹凸形成領域８０全体に対する凸部１３３の上面の総面積の割合が２５％である。
　第５サンプル：平面視において、凸部１３３の１辺の長さが０．５μｍであり、凹凸形成領域８０全体に対する凸部１３３の上面の総面積の割合が５０％である。
　第６サンプル：平面視において、凸部１３３の１辺の長さが０．５μｍであり、凹凸形成領域８０全体に対する凸部１３３の上面の総面積の割合が２５％である。
　第７サンプル：平面視において、凸部１３３の１辺の長さが０．３５μｍであり、凹凸形成領域８０全体に対する凸部１３３の上面の総面積の割合が３７％である。
　第８および第９サンプル：凹凸１２１Ｃが、図９に示すように、Ｙ方向に等間隔をおいてＸ方向に平行に延びる複数の第１溝１３４と、Ｘ方向に等間隔をおいてＹ方向に平行に延びる複数の第２溝１３５と、第１溝１３４および第２溝１３５によって囲まれた平面視円形状の複数の凸部１３６とを有する。隣り合う２つの第１溝１３４の間隔と、隣り合う２つの第２溝１３５の間隔とは等しい。複数の凸部１３６は、Ｘ方向およびＹ方向に、等間隔をおいて配置されている。第１溝１３４および第２溝１３５の深さは、２５０ｎｍである。第８～第９サンプルの相違は次の通りである。
　第８サンプル：平面視において、凸部１３６の直径が１μｍであり、Ｘ方向に隣り合う２つの凸部１３６の間隔（Ｙ方向に隣り合う２つの凸部１３６の間隔）が、０．５μｍである。
　第９サンプル：平面視において、凸部１３６の直径が１μｍであり、Ｘ方向に隣り合う２つの凸部１３６の間隔（Ｙ方向に隣り合う２つの凸部１３６の間隔）が、０．２６μｍである。
　第１０および第１１サンプル：凹凸構造１２１Ｄが、図１０に示すように、第１方向（Ｙ方向）に等間隔をおいて第２方向（Ｘ方向）に平行に延びた複数の溝１４１と、隣り合う２つの溝１４１の間部分である凸部１４２からなる。溝１４１の深さは、２５０ｎｍである。第１０～第１１サンプルの相違は次の通りである。
　第１０サンプル：溝１４１の幅Ｌおよび溝１４１の間隔（凸部１４２の幅）Ｓが１μｍである。
　第１１サンプル：溝１４１の幅Ｌおよび溝１４１の間隔（凸部１４２の幅）Ｓが０．５μｍである。
　第１２および第１３サンプル：凹凸構造１２１Ｅが、図１１に示すように、本実施形態の凹凸構造１２１と同様に、第２方向（Ｘ方向）に等間隔をおいて第１方向（Ｙ方向）に平行に延びる複数の溝１４３と、隣り合う２つの溝１４３の間部分である凸部１４４からなる。溝１４３の深さは、２５０ｎｍである。第１２～第１３サンプルの相違は次の通りである。
　第１２サンプル：溝１４３の幅Ｌおよび溝１４３の間隔（凸部１４４の幅）Ｓが１μｍである。
　第１３サンプル：溝１４３の幅Ｌおよび溝１４３の間隔Ｓ（凸部１４４の幅）が０．５μｍである。
　各サンプルに対して予め選択された複数の抵抗部品毎に、抵抗層１０の主面における第２方向（Ｘ方向）の長さ中央部に垂直にレーザ光を照射し、レーザ光を第１方向（Ｙ方向）に走査した。そして、抵抗値が変化したか否かで、抵抗層１０を切断できたか否かを判定した。レーザ光の波長は、１０６４ｎｍである。
　第１、第１２および第１３サンプルに対しては、予め選択した２０個の抵抗部品について、抵抗層１０が切断できたか否かを調べた。
　第２～第１１サンプルに対しては、予め選択した６個の抵抗部品について、抵抗層１０が切断できたか否かを調べた。
　各判定結果は、次の通りであった。
　第１サンプル：２０個の全てについて、抵抗層１０を切断できなかった（２０ＮＧ/２０）。
　第２サンプル：６個のうちの３個について、抵抗層１０を切断できなかった（３ＮＧ/６）。
　第３～第７サンプル：６個のうちの６個のについて、抵抗層１０を切断できなかった（６ＮＧ/６）。
　第８サンプル：６個のうちの５個について、抵抗層１０を切断できなかった（５ＮＧ/６）。
　第９サンプル：６個のうちの６個について、抵抗層１０を切断できなかった（６ＮＧ/６）。
　第１０サンプル：６個のうちの５個について、抵抗層１０を切断できなかった（５ＮＧ/６）。
　第１１サンプル：６個のうちの６個について、抵抗層１０を切断できなかった（６ＮＧ/６）。
　第１２サンプル：２０個のうちの１１個について、抵抗層１０を切断できなかった（１１ＮＧ/２０）。
　第１３サンプル：２０個のうちの１個について、抵抗層１０を切断できなかった（１ＮＧ/２０）。
　以上の結果から、第１２サンプルおよび第１３サンプルが、他の第１～第１１サンプルに比べて、検査対象部品数に対する、抵抗層１０を切断できない抵抗部品の割合が低いことがわかる。
　つまり、抵抗層１０に対する切断方向を第１方向（Ｙ方向）とし、抵抗層１０の主面に沿う方向であって第１方向に直交する方向を第２方向（Ｘ方向）とすると、凹凸形成領域１２０に第２方向（Ｘ方向）に間隔おいて、第１方向（Ｙ方向）に延びる複数の溝１４１を形成することにより、抵抗層１０を切断できない抵抗部品の割合を低減することができることがわかる。
　また、溝１４１の幅Ｌおよび間隔Ｓを１μｍに設定した場合よりも、０．５μｍに設定した場合の方が、抵抗層１０を切断できない抵抗部品の割合をより低減することができることがわかる。
　つまり、本実施形態によれば、１つのウエハから切り出される全ての電子部品に対して、適切な切欠部１１０を形成できない電子部品の割合を低減することができる。
　本開示の実施形態について詳細に説明してきたが、これらは本開示の技術的内容を明らかにするために用いられた具体例に過ぎず、本開示はこれらの具体例に限定して解釈されるべきではなく、本開示の範囲は添付の請求の範囲によってのみ限定される。
　この出願は、２０２２年３月２８日に日本国特許庁に提出された特願２０２２－５２６３０号に対応しており、それらの出願の全開示はここに引用により組み込まれるものとする。
　　　１　電子部品
　　　２　半導体層
　　　３　第１主面
　　　４　第２主面
　　　５Ａ～５Ｄ　側面
　　　６　デバイス領域
　　　７　　外側領域
　　１０　抵抗層
　　１０ａ　第１端部
　　１０ｂ　第２端部
　　１０ｃ　接続部
　　１１　抵抗回路
　　１２　多層配線構造
　　１３～１６　第１～第４絶縁層
　　２１　接続回路形成層
　　２２　抵抗回路形成層
　　３１　第１下側配線層
　　３２　第２下側配線層
　　３３　第１バリア層
　　３４　本体層
　　３５　第２バリア層
　　３６　第１バリア層
　　３７　本体層
　　３８　第２バリア層
　　４１　第１ビア電極
　　４２　第２ビア電極
　　４３　本体層
　　４４　バリア層
　　４５　本体層
　　４６　バリア層
　　５１　第１上側配線層
　　５２　第２上側配線層
　　６１　第１ロングビア電極
　　６２　第２ロングビア電極
　　７１　配線
　　７２　接続配線層
　　７３　接続ビア電極
　　８１　最上絶縁層
　　８２　第１パッド開口
　　８３　第２パッド開口
　　８４　第１パッド領域
　　８５　第２パッド領域
　　８６　パッシベーション層
　　８７　樹脂層
　　８８　開口
　１０１　第１対向辺
　１０２　第２対向辺
　１１０　切欠部
　１２０，１２０Ａ　凹凸形成領域
　１２１，１２１Ａ～１２１Ｅ　凹凸構造
　１２２　溝
　１２３　凸部
　１３０　凹部
　１３１，１３２，１３４，１３５，１４１，１４３　溝
　１３３，１３６，１４２，１４４　凸部
　１５１　第１ベース配線層
　１５２　第１バリア層
　１５３　本体層
　１５４　第２バリア層
　１５５　マスク
　１５６　開口
　１５７　第１ビアホール
　１５８　第２ビアホール
　１５９　マスク
　１６０　開口
　１６１　ベース電極層
　１６２　バリア層
　１６３　本体層
　１６４　ベース抵抗層
　１６６　マスク
　１６７　開口
　１６８　第１ビアホール
　１６９　第２ビアホール
　１７０　マスク
　１７１　開口
　１７２　ベース電極層
　１７３　バリア層
　１７４　本体層
　１７５　第２ベース配線層
　１７６　第１バリア層
　１７７　本体層
　１７８　第２バリア層
　１７９　マスク
　１８０　開口
 

Claims (16)

  1. 　第１主面およびその反対側の第２主面を有する半導体層と、
    　前記半導体層の前記第１主面上に形成された下側絶縁層と、
    　前記下側絶縁層上に形成され、その周縁の一部から所定の第１方向に延びた切欠部を有する抵抗層と、
    　前記下側絶縁層上に前記抵抗層を覆うように形成された上側絶縁層と、
    　前記半導体層の前記第１主面における前記抵抗層の真下領域を少なくとも含む所定領域に形成された凹凸構造とを含み、
    　前記凹凸構造は、前記第１主面に沿う方向でかつ前記第１方向に直交する第２方向に等間隔をおいて配置され、前記第１方向に平行に延びる複数の溝と、隣り合う２つの前記溝の間部分である凸部と含む、電子部品。
  2. 　前記抵抗層が、平面視において、前記第２方向に平行な２辺からなる第１対向辺と、前記第１方向に平行な２つの２辺からなる第２対向辺とを有する四角形状であり、
    　前記切欠部が、前記第１対向辺のうちの一方の辺の長さ中間部から、前記第１対向辺のうちの他方の辺に向かって延びている、請求項１に記載の電子部品。
  3. 　前記下側絶縁層に埋め込まれ、上端が前記抵抗層における前記第２対向辺のうちの一方の辺寄りの部分に接続された第１ビア電極と、
    　前記下側絶縁層に埋め込まれ、上端が前記抵抗膜における前記第２対向辺のうちの他方の辺寄りの部分に接続された第２ビア電極とを含む、請求項２に記載の電子部品。
  4. 　前記抵抗層に対して、前記下側絶縁層側の領域に形成され、前記第１ビア電極に電気的に接続された第１下側配線層と、
    　前記抵抗層に対して、前記下側絶縁層側の領域に形成され、前記第２ビア電極に電気的に接続された第２下側配線層とを含む、請求項３に記載の電子部品。
  5. 　前記第１下側配線層は、平面視において、前記第２対向辺のうちの一方の辺に対して、前記抵抗層の内側から外側に延びており、
    　前記第２下側配線層は、平面視において、前記第２対向辺のうちの他方の辺に対して、前記抵抗層の内側から外側に延びており、
    　前記第１下側配線層と前記第２下側配線層とは、平面視において、前記第２方向に間隔を空けて配置されている、請求項４に記載の電子部品。
  6. 　前記抵抗層は、前記第１下側配線層および前記第２下側配線層に直列接続されている、請求項５に記載の電子部品。
  7. 　前記上側絶縁層上に形成され、前記第１下側配線層に電気的に接続された第１上側配線層と、
    　前記上側絶縁層上に形成され、前記第２下側配線層に電気的に接続された第２上側配線層とを含む、請求項６に記載の電子部品。
  8. 　前記抵抗層は、前記第１上側配線層および前記第２上側配線層に直列接続されている、請求項７に記載の電子部品。
  9. 　前記上側絶縁層と前記下側絶縁層の一部とを貫通し、前記第１下側配線層および前記第１上側配線層に電気的に接続された第１ロングビア電極と、
    　前記上側絶縁層と前記下側絶縁層の一部とを貫通し、前記第２下側配線層および前記第２上側配線層に電気的に接続された第２ロングビア電極とを含む、請求項８に記載の電子部品。
  10. 　前記抵抗層は、平面視において、前記第１ロングビア電極と前記第２ロングビア電極とを結ぶ直線状に位置している、請求項９に記載の電子部品。
  11. 　前記半導体層は、機能デバイスが形成されたデバイス領域および前記デバイス領域外の外側領域を含み、
    　前記抵抗層は、平面視において前記外側領域に形成されている、請求項１～１０のいずれか一項に記載の電子部品。
  12. 　前記抵抗層は、ＣｒＳｉ、ＣｒＳｉＯおよびＣｒＳｉＮのうちの少なくとも１つを含む金属薄膜からなる、請求項１～１１のいずれか一項に記載の電子部品。
  13. 　前記溝の深さが１００ｎｍ以上３００ｎｍ以下であり、
    　前記溝の幅および前記溝の間隔が、０．２μｍ以上１μｍ以下である、請求項１～１２のいずれか一項に記載の電子部品。
  14. 　前記溝の深さが１５０ｎｍ以上３００ｎｍ以下であり、
    　前記溝の幅および前記溝の間隔が、０．２μｍ以上１μｍ以下である、請求項１～１２のいずれか一項に記載の電子部品。
  15. 　前記下側絶縁層が、積層された複数の下側シリコン酸化膜を含み、
    　前記上側絶縁層が、前記下側絶縁層上に前記抵抗膜を覆うように形成された上側シリコン酸化膜を含む、請求項１～１４のいずれか一項に記載の電子部品。
  16. 　第１主面とその反対側の第２主面と有する半導体層の前記第１主面の所定領域に凹凸構造を形成する工程と、
    　前記半導体層の前記第１主面上に下側絶縁膜を形成する工程と、
    　前記下側絶縁膜上に抵抗層を形成する工程と、
    　前記下側絶縁膜上に前記抵抗層を覆うように、上側絶縁膜を形成する工程と、
    　前記上側絶縁膜を介してレーザ光を前記抵抗層に照射することによって、前記抵抗層の周縁の一部から所定の第１方向に延びる切欠部を、前記抵抗層に形成する工程とを含み、
    　前記所定領域は、前記半導体層の前記第１主面における前記抵抗層の真下領域を少なくとも含む領域であり、
    　前記凹凸構造を形成する工程では、前記所定領域に、前記第１主面に沿う方向でかつ前記第１方向に直交する第２方向に等間隔をおいて、前記第１方向に平行に延びる複数の溝を形成することにより、前記凹凸構造が形成される、電子部品の製造方法。
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