JP7340948B2 - 電子部品 - Google Patents

Description

本発明は、電子部品に関する。

特許文献１は、半導体基板と、半導体基板の上に形成された絶縁膜と、絶縁膜の上に形成されたポリシリコン抵抗層と、ポリシリコン抵抗層の上に形成された絶縁膜と、ポリシリコン抵抗層の上でポリシリコン抵抗層に接続された配線と、を含む、半導体装置を開示している。
特許文献２は、シリコン基板と、シリコン基板の上に形成されたＬＯＣＯＳ酸化膜と、ＬＯＣＯＳ酸化膜の上に形成されたポリシリコン抵抗と、ポリシリコン抵抗の上でポリシリコン抵抗に接続された配線と、を含む、半導体装置を開示している。

特許文献３は、シリコン基板と、シリコン基板の上に形成された絶縁層と、絶縁層の上に形成されたポリシリコン抵抗素子と、ポリシリコン抵抗素子の上でポリシリコン抵抗素子に接続された配線と、を含む、半導体装置を開示している。

特開２００９－０３８０９９号公報 特開２０１３－１７２０００号公報 特開２０１５－０１２２５９号公報

ポリシリコンを含む抵抗層は、比較的大きい厚さおよび比較的大きい平面面積で形成される。ポリシリコンを含む抵抗層は、基板の主面に近接した領域に配置されるため、抵抗層に対するコンタクトは抵抗層の上に形成される。
一方、基板の主面の上に形成される多層配線構造では、複数の配線層が密に引き回され、かつ、平坦性が要求される。したがって、抵抗層の形成領域の観点および多層配線構造の平坦性の観点から、多層配線構造の内部にポリシリコンを含む抵抗層を組み込むことは好ましいとはいえない。

本発明の一実施形態は、抵抗層を多層配線構造に適切に組み込むことができる電子部品を提供する。

本発明の一実施形態は、下側絶縁層と、前記下側絶縁層の上に形成された上側絶縁層と、前記下側絶縁層に埋め込まれた第１ビア電極と、前記第１ビア電極から離間して前記下側絶縁層に埋め込まれた第２ビア電極と、金属薄膜からなり、前記下側絶縁層および前記上側絶縁層の間の領域に介在し、前記第１ビア電極および前記第２ビア電極に電気的に接続された抵抗層と、を含む、電子部品を提供する。

この電子部品によれば、抵抗層が金属薄膜からなる。金属薄膜によれば、抵抗層の厚さを低減しながら、抵抗層の平面面積を縮小できる。これにより、平坦性を確保しながら、下側絶縁層および上側絶縁層の間の領域に抵抗層を適切に介在させることができる。また、抵抗層に対するコンタクトを下側絶縁層に埋め込まれたビア電極によって形成できるから、抵抗層の上層における平坦性を適切に高めることができる。その結果、多層配線構造に抵抗層を適切に組み込むことができる電子部品を提供できる。

本発明の一実施形態は、下側絶縁層と、前記下側絶縁層の上に形成された上側絶縁層と、前記下側絶縁層に埋め込まれた第１ビア電極と、前記第１ビア電極から離間して前記下側絶縁層に埋め込まれた第２ビア電極と、前記上側絶縁層の上に形成された第１上側配線層と、前記第１上側配線層から離間して前記上側絶縁層の上に形成された第２上側配線層と、金属薄膜からなり、平面視において前記第１上側配線層および前記第２上側配線層の間の領域に位置するように前記下側絶縁層および前記上側絶縁層の間の領域に介在し、前記第１ビア電極および前記第２ビア電極に電気的に接続された抵抗層と、を含む、電子部品を提供する。

この電子部品によれば、抵抗層が金属薄膜からなる。金属薄膜によれば、抵抗層の厚さを低減しながら、抵抗層の平面面積を縮小できる。これにより、平坦性を確保しながら、下側絶縁層および上側絶縁層の間の領域に抵抗層を適切に介在させることができる。また、抵抗層に対するコンタクトを下側絶縁層に埋め込まれたビア電極によって形成できるから、抵抗層の上層における平坦性を適切に高めることができる。つまり、上側絶縁層の平坦性を適切に高めることができる。

これにより、平坦性が高められた上側絶縁層の上に第１上側配線層および第２上側配線層を適切に形成できる。その結果、多層配線構造に抵抗層を適切に組み込むことができる電子部品を提供できる。

図１は、本発明の第１実施形態に係る電子部品を示す模式的な平面図であって、第１形態例に係る抵抗層が組み込まれた形態を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、図２に示す領域IIIの拡大図である。 図４は、図２に示す領域IVの拡大図である。 図５は、抵抗層の平面形状を説明するための平面図である。 図６は、抵抗層の温度特性を説明するためのグラフである。 図７Ａは、第２形態例に係る抵抗層を示す平面図である。 図７Ｂは、第３形態例に係る抵抗層を示す平面図である。 図７Ｃは、第４形態例に係る抵抗層を示す平面図である。 図７Ｄは、第５形態例に係る抵抗層を示す平面図である。 図７Ｅは、第６形態例に係る抵抗層を示す平面図である。 図８Ａは、図２に対応する部分の断面図であって、図１に示す電子部品の製造方法の一例を説明するための断面図である。 図８Ｂは、図８Ａの後の工程を説明するための断面図である。 図８Ｃは、図８Ｂの後の工程を説明するための断面図である。 図８Ｄは、図８Ｃの後の工程を説明するための断面図である。 図８Ｅは、図８Ｄの後の工程を説明するための断面図である。 図８Ｆは、図８Ｅの後の工程を説明するための断面図である。 図８Ｇは、図８Ｆの後の工程を説明するための断面図である。 図８Ｈは、図８Ｇの後の工程を説明するための断面図である。 図８Ｉは、図８Ｈの後の工程を説明するための断面図である。 図８Ｊは、図８Ｉの後の工程を説明するための断面図である。 図８Ｋは、図８Ｊの後の工程を説明するための断面図である。 図８Ｌは、図８Ｋの後の工程を説明するための断面図である。 図８Ｍは、図８Ｌの後の工程を説明するための断面図である。 図８Ｎは、図８Ｍの後の工程を説明するための断面図である。 図８Ｏは、図８Ｎの後の工程を説明するための断面図である。 図８Ｐは、図８Ｏの後の工程を説明するための断面図である。 図８Ｑは、図８Ｐの後の工程を説明するための断面図である。 図８Ｒは、図８Ｑの後の工程を説明するための断面図である。 図８Ｓは、図８Ｒの後の工程を説明するための断面図である。 図９は、本発明の第２実施形態に係る電子部品を示す模式的な平面図であって、第１形態例に係る抵抗層が組み込まれた形態を示す平面図である。 図１０は、本発明の第３実施形態に係る電子部品を示す模式的な断面図であって、第１形態例に係るヒューズ抵抗層が組み込まれた形態を示す断面図である。 図１１は、図１０に示す領域XIの拡大図である。 図１２は、図１０に示す領域XIIの拡大図である。 図１３は、ヒューズ抵抗層の平面形状を示す平面図である。 図１４Ａは、第２形態例に係るヒューズ抵抗層を示す平面図である。 図１４Ｂは、第３形態例に係るヒューズ抵抗層を示す平面図である。 図１４Ｃは、第４形態例に係るヒューズ抵抗層を示す平面図である。 図１５は、図１０に示す電子部品の要部回路例である。 図１６は、第１～第３実施形態に係る電子部品の第１形態例に係る電気的構造を示す回路図である。 図１７は、第１～第３実施形態に係る電子部品の第２形態例に係る電気的構造を示す回路図である。

以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る電子部品１を示す模式的な平面図であって、第１形態例に係る抵抗層１０が組み込まれた形態を示す平面図である。
電子部品１は、導体材料もしくは半導体材料、または、半導体材料の性質等を利用して形成される種々の機能デバイスを含む半導体装置である。電子部品１は、直方体形状に形成されたチップ状の半導体層２を含む。半導体層２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５Ａ，５Ｂ，５Ｃ，５Ｄを含む。

第１主面３は、デバイス形成面である。第１主面３および第２主面４は、それらの法線方向から見た平面視（以下、単に「平面視」という。）において四角形状（この形態では正方形状）に形成されている。
半導体層２は、半導体材料の一例としてのＳｉ（シリコン）を含むＳｉ半導体層であってもよい。Ｓｉ半導体層は、Ｓｉ半導体基板およびＳｉエピタキシャル層を含む積層構造を有していてもよい。Ｓｉ半導体層は、Ｓｉ半導体基板からなる単層構造を有していてもよい。

半導体層２は、半導体材料の一例としてのＳｉＣ（炭化シリコン）を含むＳｉＣ半導体層であってもよい。ＳｉＣ半導体層は、ＳｉＣ半導体基板およびＳｉＣエピタキシャル層を含む積層構造を有していてもよい。ＳｉＣ半導体層は、ＳｉＣ半導体基板からなる単層構造を有していてもよい。
半導体層２は、半導体材料の一例としての化合物半導体材料を含む化合物半導体層であってもよい。化合物半導体層は、化合物半導体基板および化合物半導体エピタキシャル層を含む積層構造を有していてもよい。化合物半導体層は、化合物半導体基板からなる単層構造を有していてもよい。

化合物半導体材料は、III-V族化合物半導体材料であってもよい。半導体層２は、III-V族化合物半導体材料の一例としてのＡｌＮ(窒化アルミニウム)、ＩｎＮ(窒化インジウム)、ＧａＮ（窒化ガリウム）およびＧａＡｓ（ヒ化ガリウム）のうちの少なくとも１つを含んでいてもよい。
半導体層２は、デバイス領域６および外側領域７を含む。デバイス領域６は、機能デバイスが形成された領域である。デバイス領域６は、半導体層２の側面５Ａ～５Ｄから内方領域に間隔を空けて形成されている。デバイス領域６は、この形態では平面視においてＬ字形状に形成されている。デバイス領域６の平面形状は、任意であり、図１に示される平面形状に限定されない。

機能デバイスは、半導体層２に形成される。機能デバイスは、より具体的には、半導体層２の第１主面３および／または第１主面３の表層部を利用して形成されている。機能デバイスは、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも１つを含んでいてもよい。受動デバイスは、半導体受動デバイスを含んでいてもよい。

受動デバイス（半導体受動デバイス）は、抵抗、コンデンサおよびコイルのうちの少なくとも１つを含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。
半導体スイッチングデバイスは、ＢＪＴ（Bipolar Junction Transistor）、ＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）、および、ＪＦＥＴ（Junction Field Effect Transistor）のうちの少なくとも１つを含んでいてもよい。

機能デバイスは、受動デバイス（半導体受動デバイス）、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも２つが選択的に組み合わされた回路網を含んでいてもよい。回路網は、集積回路の一部または全部を形成していてもよい。
集積回路は、ＳＳＩ（Small Scale Integration）、ＬＳＩ（Large Scale Integration），ＭＳＩ（Medium Scale Integration）、ＶＬＳＩ（Very Large Scale Integration）およびＵＬＳＩ（Ultra-Very Large Scale Integration）を含んでいてもよい。

外側領域７は、デバイス領域６の外側の領域である。外側領域７は、機能デバイスを含まない。外側領域７は、この形態では、半導体層２の側面５Ａ～５Ｄおよびデバイス領域６の間の領域に区画されている。外側領域７は、この形態では平面視において四角形状に形成されている。
外側領域７の平面形状は、任意であり、図１に示される平面形状に限定されない。外側領域７の配置および平面形状は、任意であり、図１に示される配置および平面形状に限定されない。外側領域７は、平面視において第１主面３の中央部に形成されていてもよい。

外側領域７には、金属薄膜からなる抵抗層１０を含む抵抗回路１１が、半導体層２の第１主面３から間隔を空けて形成されている。つまり、抵抗回路１１（抵抗層１０）は、この形態では、平面視においてデバイス領域６を避けて形成されている。抵抗回路１１（抵抗層１０）は、機能デバイスに電気的に接続されている。
抵抗回路１１（抵抗層１０）を外側領域７に配置することにより、抵抗回路１１がデバイス領域６に与える電気的な影響を抑制し、デバイス領域６が抵抗回路１１に与える電気的な影響を抑制できる。一例として、デバイス領域６および抵抗回路１１の間の寄生容量を抑制できる。つまり、ノイズの低減およびＱ値の向上を図ることができる。

この形態では、抵抗回路１１が１つの抵抗層１０を含む例について説明するが、抵抗回路１１は、複数（２つ以上）の抵抗層１０を含んでいてもよい。以下、図１に加えて図２～図５を併せて参照して、抵抗層１０（抵抗回路１１）について具体的に説明する。
図２は、図１に示すII-II線に沿う断面図である。図３は、図２に示す領域IIIの拡大図である。図４は、図２に示す領域IVの拡大図である。図５は、抵抗層１０の平面形状を説明するための平面図である。

図２～図４を参照して、デバイス領域６および外側領域７において、半導体層２の第１主面３の上には、多層配線構造１２が形成されている。多層配線構造１２は、複数の絶縁層が積層された積層構造を有し、複数の絶縁層内に選択的に形成された複数の配線層を含む。
多層配線構造１２は、この形態では、半導体層２の第１主面３側からこの順に積層された第１絶縁層１３、第２絶縁層１４、第３絶縁層１５（下側絶縁層）および第４絶縁層１６（上側絶縁層）を含む。第１～第４絶縁層１３～１６に係る「第１」、「第２」、「第３」および「第４」の用語は、図中の絶縁層を識別するために付したものであり、順列を付することを意図しない。

多層配線構造１２における絶縁層の積層数は任意であり、図２に示される積層数に限定されない。したがって、多層配線構造１２は、４層未満の絶縁層を含んでいてもよいし、５層以上の絶縁層を含んでいてもよい。
第１～第４絶縁層１３～１６は、主面をそれぞれ有している。第１～第４絶縁層１３～１６の主面は、それぞれ平坦に形成されている。第１～第４絶縁層１３～１６の主面は、それぞれ半導体層２の第１主面３に平行に延びている。第１～第４絶縁層１３～１６の主面は、それぞれ研削面であってもよい。つまり、第１～第４絶縁層１３～１６の主面は、研削痕をそれぞれ有していてもよい。

第１～第４絶縁層１３～１６は、酸化シリコン膜および窒化シリコン膜を含む積層構造をそれぞれ有していてもよい。この場合、酸化シリコン膜の上に窒化シリコン膜が形成されていてもよいし、窒化シリコン膜の上に酸化シリコン膜が形成されていてもよい。
第１～第４絶縁層１３～１６は、酸化シリコン膜または窒化シリコン膜からなる単層構造をそれぞれ有していてもよい。第１～第４絶縁層１３～１６は、同一種からなる絶縁材料によって形成されていることが好ましい。第１～第４絶縁層１３～１６は、この形態では、酸化シリコン膜からなる単層構造をそれぞれ有している。

第１～第４絶縁層１３～１６の厚さＴＩは、それぞれ、１００ｎｍ以上３５００ｎｍ以下であってもよい。厚さＴＩは、それぞれ、１００ｎｍ以上５００ｎｍ以下、５００ｎｍ以上１０００ｎｍ以下、１０００ｎｍ以上１５００ｎｍ以下、１５００ｎｍ以上２０００ｎｍ以下、２０００ｎｍ以上２５００ｎｍ以下、２５００ｎｍ以上３０００ｎｍ以下、または、３０００ｎｍ以上３５００ｎｍ以下であってもよい。厚さＴＩは、それぞれ、１００ｎｍ以上１５００ｎｍ以下であることが好ましい。第１～第４絶縁層１３～１６の厚さＴＩは、互いに等しくてもよいし、互いに異なっていてもよい。

多層配線構造１２は、この形態では、互いに異なる層に形成された接続回路形成層２１および抵抗回路形成層２２を含む。
接続回路形成層２１は、半導体層２の第１主面３側に形成されている。接続回路形成層２１は、第１絶縁層１３および第２絶縁層１４を含む。接続回路形成層２１は、デバイス領域６（機能デバイス）および外側領域７（抵抗回路１１）の電気的接続を１つの目的とした層である。接続回路形成層２１の具体的な構造については、後述する。

抵抗回路形成層２２は、接続回路形成層２１の上に形成されている。抵抗回路形成層２２は、第３絶縁層１５および第４絶縁層１６を含む。抵抗回路形成層２２は、外側領域７における抵抗回路１１（抵抗層１０）の形成を１つの目的とした層である。
抵抗回路１１は、第１ビア電極２３および第２ビア電極２４を含む。第１ビア電極２３は、第３絶縁層１５に埋め込まれ、第３絶縁層１５の主面から露出している。第２ビア電極２４は、第１ビア電極２３から間隔を空けて第３絶縁層１５に埋め込まれ、第３絶縁層１５の主面から露出している。

第１ビア電極２３は、この形態では平面視において円形状に形成されている。第１ビア電極２３の平面形状は任意である。第１ビア電極２３は、円形状に代えて、平面視において三角形状、四角形状もしくは六角形状等の多角形状、または、楕円形状に形成されていてもよい。
図３を参照して、第１ビア電極２３は、第３絶縁層１５の主面の法線方向に関して、一方側の第１端部２３ａおよび他方側の第２端部２３ｂを含む。第１ビア電極２３の第１端部２３ａは、第３絶縁層１５の主面から露出している。第１ビア電極２３の第２端部２３ｂは、第３絶縁層１５内に位置している。第１ビア電極２３は、断面視において第１端部２３ａから第２端部２３ｂに向けて幅が狭まる先細り形状に形成されている。

第１ビア電極２３の第１端部２３ａは、この形態では、第３絶縁層１５の主面から第４絶縁層１６に向けて突出した第１突出部２３ｃを含む。第１突出部２３ｃは、第１ビア電極２３の主面および側面によって形成されている。
第１ビア電極２３は、本体層２５およびバリア層２６を含む積層構造を有している。本体層２５は、第３絶縁層１５に埋め込まれている。本体層２５は、タングステン（Ｗ）または銅（Ｃｕ）を含んでいてもよい。本体層２５は、この形態では、タングステン層２７からなる単層構造を有している。

バリア層２６は、第３絶縁層１５および本体層２５の間に介在されている。バリア層２６は、この形態では、複数の電極層が積層された積層構造を有している。バリア層２６は、この形態では、第３絶縁層１５からこの順に形成されたＴｉ層２８およびＴｉＮ層２９を含む。Ｔｉ層２８は、第３絶縁層１５に接している。ＴｉＮ層２９は、本体層２５に接している。バリア層２６は、Ｔｉ層２８またはＴｉＮ層２９からなる単層構造を有していてもよい。

第２ビア電極２４は、この形態では平面視において円形状に形成されている。第２ビア電極２４の平面形状は任意である。第２ビア電極２４は、円形状に代えて、平面視において三角形状、四角形状もしくは六角形状等の多角形状、または、楕円形状に形成されていてもよい。
図４を参照して、第２ビア電極２４は、第３絶縁層１５の主面の法線方向に関して、一方側の第１端部２４ａおよび他方側の第２端部２４ｂを含む。第２ビア電極２４の第１端部２４ａは、第３絶縁層１５の主面から露出している。第２ビア電極２４の第２端部２４ｂは、第３絶縁層１５内に位置している。第２ビア電極２４は、断面視において第１端部２４ａから第２端部２４ｂに向けて幅が狭まる先細り形状に形成されている。

第２ビア電極２４の第１端部２４ａは、この形態では、第３絶縁層１５の主面から第４絶縁層１６に向けて突出した第２突出部２４ｃを含む。第２突出部２４ｃは、第２ビア電極２４の主面および側面によって形成されている。
第２ビア電極２４は、本体層３０およびバリア層３１を含む積層構造を有している。本体層３０は、第３絶縁層１５に埋め込まれている。本体層３０は、タングステン（Ｗ）または銅（Ｃｕ）を含んでいてもよい。本体層３０は、この形態では、タングステン層３２からなる単層構造を有している。

バリア層３１は、第３絶縁層１５および本体層３０の間に介在されている。バリア層３１は、この形態では、複数の電極層が積層された積層構造を有している。バリア層３１は、この形態では、第３絶縁層１５からこの順に形成されたＴｉ層３３およびＴｉＮ層３４を含む。Ｔｉ層３３は、第３絶縁層１５に接している。ＴｉＮ層３４は、本体層３０に接している。バリア層３１は、Ｔｉ層３３またはＴｉＮ層３４からなる単層構造を有していてもよい。

抵抗層１０は、ＣｒＳｉ（クロムシリコン合金）、ＴａＮ（窒化タンタル）およびＴｉＮ（窒化チタン）のうちの少なくとも１つを含む金属薄膜からなることが好ましい。抵抗層１０は、ＣｒＳｉを含むことが特に好ましい。抵抗層１０は、ＣｒＳｉ膜、ＴａＮ膜またはＴｉＮ膜からなる単層構造を有していてもよい。抵抗層１０は、任意の順で積層されたＣｒＳｉ膜およびＴａＮ膜を含む積層構造を有していてもよい。

抵抗層１０は、任意の順で積層されたＣｒＳｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。抵抗層１０は、任意の順で積層されたＴａＮ膜およびＴｉＮ膜を含む積層構造を有していてもよい。抵抗層１０は、任意の順で積層されたＣｒＳｉ膜、ＴａＮ膜およびＴｉＮ膜を含む積層構造を有していてもよい。抵抗層１０は、この形態では、ＣｒＳｉ膜からなる単層構造を有している。

抵抗層１０のシート抵抗値は、１００Ω／□以上５００００Ω／□以下であってもよい。抵抗層１０のシート抵抗値は、１００Ω／□以上５０００Ω／□以下、５０００Ω／□以上１００００Ω／□以下、１００００Ω／□以上１５０００Ω／□以下、１５０００Ω／□以上２００００Ω／□以下、２００００Ω／□以上２５０００Ω／□以下、２５０００Ω／□以上３００００Ω／□以下、３００００Ω／□以上３５０００Ω／□以下、３５０００Ω／□以上４００００Ω／□以下、４００００Ω／□以上４５０００Ω／□以下、または、４５０００Ω／□以上５００００Ω／□以下であってもよい。

抵抗層１０の総重量に対するＣｒの含有量は、５重量％以上５０重量％以下であってもよい。Ｃｒの含有量は、５重量％以上１０重量％以下、１０重量％以上１５重量％以下、１５重量％以上２０重量％以下、２０重量％以上２５重量％以下、２５重量％以上３０重量％以下、３０重量％以上３５重量％以下、３５重量％以上４０重量％以下、４０重量％以上４５重量％以下、または、４５重量％以上５０重量％以下であってもよい。

抵抗層１０は、第３絶縁層１５の厚さＴＩ未満の厚さＴＲ（ＴＲ＜ＴＩ）を有している。第３絶縁層１５の厚さＴＩに対する抵抗層１０の厚さＴＲの比ＴＲ／ＴＩは、０．００１以上０．０１以下であってもよい。比ＴＲ／ＴＩは、０．００１以上０．００２以下、０．００２以上０．００４以下、０．００４以上０．００６以下、０．００６以上０．００８以下、または、０．００８以上０．０１以下であってもよい。

厚さＴＲは、０．１ｎｍ以上１００ｎｍ以下であってもよい。厚さＴＲは、０．１ｎｍ以上１０ｎｍ以下、１０ｎｍ以上２０ｎｍ以下、２０ｎｍ以上３０ｎｍ以下、３０ｎｍ以上４０ｎｍ以下、４０ｎｍ以上５０ｎｍ以下、５０ｎｍ以上６０ｎｍ以下、６０ｎｍ以上７０ｎｍ以下、７０ｎｍ以上８０ｎｍ以下、８０ｎｍ以上９０ｎｍ以下、また、９０ｎｍ以上１００ｎｍ以下であってもよい。厚さＴＲは、１ｎｍ以上２０ｎｍ以下であることが好ましい。

抵抗層１０は、第３絶縁層１５および第４絶縁層１６の間の領域に介在されている。抵抗層１０は、より具体的には、第３絶縁層１５の主面の上に膜状に形成されている。抵抗層１０は、第３絶縁層１５の主面を専有している。第３絶縁層１５の主面の上には、デバイス領域６および外側領域７において抵抗層１０以外の膜状または層状の配線は形成されていない。第３絶縁層１５は、抵抗層１０を形成するために設けられている。

抵抗層１０を外側領域７に配置することにより、抵抗層１０がデバイス領域６に与える電気的な影響を抑制し、デバイス領域６が抵抗層１０に与える電気的な影響を抑制できる。一例として、デバイス領域６および抵抗層１０の間の寄生容量を抑制できる。つまり、ノイズの低減およびＱ値の向上を図ることができる。
図５を参照して、抵抗層１０は、第１ビア電極２３および第２ビア電極２４に跨るように形成されている。これにより、抵抗層１０は、第１ビア電極２３および第２ビア電極２４に電気的に接続されている。抵抗層１０は、この形態では、平面視において四角形状（より具体的には長方形状）に形成されている。

抵抗層１０は、一方側の第１端部１０ａ、他方側の第２端部１０ｂ、ならびに、第１端部１０ａおよび第２端部１０ｂを接続する接続部１０ｃを含む。抵抗層１０の第１端部１０ａは、第１ビア電極２３を被覆している。第１端部１０ａは、より具体的には、第１ビア電極２３の第１端部２３ａ（第１突出部２３ｃ）を被覆している。第１端部１０ａは、第１ビア電極２３の主面および側面に沿って膜状に形成されている。

抵抗層１０の第２端部１０ｂは、第２ビア電極２４を被覆している。第２端部１０ｂは、より具体的には、第２ビア電極２４の第１端部２４ａ（第２突出部２４ｃ）を被覆している。第２端部１０ｂは、第２ビア電極２４の主面および側面に沿って膜状に形成されている。
接続部１０ｃは、第１端部１０ａおよび第２端部１０ｂの間の領域を帯状に延びている。接続部１０ｃは、第１端部１０ａおよび第２端部１０ｂを結ぶ直線に沿って帯状に延びている。抵抗層１０の第１端部１０ａ、第２端部１０ｂおよび接続部１０ｃは、この形態では、一様な幅で形成されている。

図６は、抵抗層１０の温度特性を説明するためのグラフである。図６のグラフにおいて、縦軸は抵抗値（Ω）を示し、横軸は温度（℃）を示している。図６には、第１線Ｌ１および第２線Ｌ２が示されている。第１線Ｌ１は、抵抗層１０が、導電性ポリシリコンを含む場合の特性を示している。第２線Ｌ２は、抵抗層１０が、ＣｒＳｉを含む場合の特性を示している。

第１線Ｌ１を参照して、導電性ポリシリコンを含む抵抗層１０の場合、温度上昇に伴ってシート抵抗値が単調に減少した。導電性ポリシリコンを含む抵抗層１０は、温度上昇に対して比較的大きい変動率を有していることが分かった。これに対して、第２線Ｌ２を参照して、ＣｒＳｉを含む金属薄膜からなる抵抗層１０の場合、温度上昇に対するシート抵抗値の変動率が、第１線Ｌ１のシート抵抗値の変動率よりも小さいことが分かった。

つまり、ＣｒＳｉは、ポリシリコンと比べて比較的小さい温度依存性を有し、かつ、ポリシリコンのシート抵抗よりも優れたシート抵抗値を有している。また、図示はしないが、ＣｒＳｉは、ポリシリコンと比べて比較的小さい電圧依存性を有している。
したがって、ＣｒＳｉを抵抗層１０に採用することにより、抵抗層１０の厚さを適切に低減しながら、抵抗層１０の平面面積を適切に縮小できる。これにより、平坦性を確保しながら、第３絶縁層１５および第４絶縁層１６の間の領域に抵抗層１０を適切に介在させることができる。

また、抵抗層１０の平面面積を適切に縮小できるから、抵抗層１０に対するデザインルールを緩和できる。すなわち、抵抗層１０をデバイス領域６ではなく、外側領域７に適切に配置できる。よって、抵抗層１０およびデバイス領域６の相互間における電気的影響を適切に抑制できる。抵抗層１０が、ＣｒＳｉに加えてまたはこれに代えてＴａＮおよび／またはＴｉＮを含む場合であっても、上記と同様の効果を奏することができる。

抵抗層１０は、種々の形態を取り得る。以下、図７Ａ～図７Ｅを参照して、抵抗層１０の他の形態例について説明する。
図７Ａは、第２形態例に係る抵抗層１０を示す平面図である。以下では、電子部品１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図７Ａを参照して、第２形態例に係る抵抗層１０は、接続部１０ｃに形成された１つの切欠部１１０を含む。切欠部１１０は、接続部１０ｃが延びる方向に交差する方向に延びている。切欠部１１０は、この形態では、接続部１０ｃが延びる方向に直交する方向に延びている。

切欠部１１０は、接続部１０ｃの一部の領域がレーザ光照射法によって溶断されたレーザ光加工痕である。切欠部１１０によって、抵抗層１０の電流経路が延びる。これにより、抵抗層１０の抵抗値が高められている。抵抗層１０の抵抗値は、切欠部１１０によって増加方向に調整可能である。
図７Ｂは、第３形態例に係る抵抗層１０を示す平面図である。以下では、電子部品１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

図７Ｂを参照して、第３形態例に係る抵抗層１０は、接続部１０ｃに形成された複数の切欠部１１０を含む。複数の切欠部１１０は、接続部１０ｃが延びる方向に交差する方向にそれぞれ延びている。複数の切欠部１１０は、この形態では、接続部１０ｃが延びる方向に直交する方向にそれぞれ延びている。複数の切欠部１１０は、より具体的には、１つまたは複数（この形態では３つ）の第１切欠部１１０Ａおよび１つまたは複数（この形態では４つ）の第２切欠部１１０Ｂを含む。

複数の第１切欠部１１０Ａは、接続部１０ｃにおいて長手方向に沿って延びる一方の辺に間隔を空けて形成されている。複数の第１切欠部１１０Ａは、接続部１０ｃが延びる方向に交差する方向にそれぞれ延びている。
複数の第２切欠部１１０Ｂは、接続部１０ｃにおいて長手方向に沿って延びる他方の辺に間隔を空けて形成されている。複数の第２切欠部１１０Ｂは、接続部１０ｃが延びる方向に交差する方向にそれぞれ延びている。

複数の第１切欠部１１０Ａおよび複数の第２切欠部１１０Ｂは、この形態では、接続部１０ｃが延びる方向に沿って交互に形成されている。これにより、抵抗層１０は、平面視において全体として葛折り状に形成されている。
複数の第１切欠部１１０Ａおよび複数の第２切欠部１１０Ｂは、それぞれ接続部１０ｃの一部の領域がレーザ光照射法によって溶断されたレーザ光加工痕である。複数の第１切欠部１１０Ａおよび複数の第２切欠部１１０Ｂによって、抵抗層１０の電流経路が延びる。これにより、抵抗層１０の抵抗値が高められている。抵抗層１０の抵抗値は、複数の第１切欠部１１０Ａおよび複数の第２切欠部１１０Ｂによって増加方向に調整可能である。

図７Ｃは、第４形態例に係る抵抗層１０を示す平面図である。以下では、電子部品１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図７Ｃを参照して、第４形態例に係る抵抗層１０では、第１端部１０ａ、第２端部１０ｂおよび接続部１０ｃが互いに異なる幅を有している。より具体的には、第１端部１０ａは、接続部１０ｃとは異なる幅で形成されている。また、第２端部１０ｂは、接続部１０ｃとは異なる幅で形成されている。第２端部１０ｂは、この形態では、第１端部１０ａと等しい幅で形成されている。第２端部１０ｂは、第１端部１０ａとは異なる幅で形成されていてもよい。

第１端部１０ａは、この形態では、平面視において四角形状（この形態では正方形状）に形成されている。また、第２端部１０ｂは、平面視において四角形状（この形態では正方形状）に形成されている。また、接続部１０ｃは、第１端部１０ａの幅および第２端部１０ｂの幅よりも狭い幅を有している。
図７Ｄは、第５形態例に係る抵抗層１０を示す平面図である。以下では、電子部品１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

図７Ｄを参照して、第５形態例に係る抵抗層１０では、第１端部１０ａ、第２端部１０ｂおよび接続部１０ｃが互いに異なる幅を有する帯状に形成されている。より具体的には、第１端部１０ａは、接続部１０ｃとは異なる幅で形成されている。また、第２端部１０ｂは、接続部１０ｃとは異なる幅で形成されている。第２端部１０ｂは、この形態では、第１端部１０ａと等しい幅で形成されている。第２端部１０ｂは、第１端部１０ａとは異なる幅で形成されていてもよい。

第１端部１０ａは、この形態では、平面視において四角形状（この形態では正方形状）に形成されている。また、第２端部１０ｂは、平面視において四角形状（この形態では正方形状）に形成されている。また、接続部１０ｃは、第１端部１０ａの幅および第２端部１０ｂの幅よりも狭い幅を有している。接続部１０ｃは、さらに、平面視において第１端部１０ａおよび第２端部１０ｂの間の領域を葛折り状に延びている。

図７Ｅは、第６形態例に係る抵抗層１０を示す平面図である。以下では、電子部品１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図７Ｅを参照して、第６形態例に係る抵抗層１０は、複数（２以上。この形態では４つ）の第１ビア電極２３および複数（２以上。この形態では４つ）の第２ビア電極２４に電気的に接続されている。

つまり、外側領域７には、複数（２以上。この形態では４つ）の第１ビア電極２３および複数（２以上。この形態では４つ）の第２ビア電極２４が形成されていてもよい。この場合、抵抗層１０は、複数（２以上。この形態では４つ）の第１ビア電極２３および複数（２以上。この形態では４つ）の第２ビア電極２４を一括して被覆していてもよい。
第１ビア電極２３の個数および第２ビア電極２４の個数は、任意である。第１ビア電極２３の個数および第２ビア電極２４の個数は、互いに異なっていてもよい。第１ビア電極２３の個数は、第２ビア電極２４の個数以下であってもよい。第１ビア電極２３の個数は、第２ビア電極２４の個数以上であってもよい。

また、１つの第１ビア電極２３が形成されている一方で、複数の第２ビア電極２４が形成されていてもよい。複数の第１ビア電極２３が形成されている一方で、１つの第２ビア電極２４が形成されていてもよい。
第１形態例、第２形態例、第３形態例、第４形態例、第５形態例および第６形態例に係る抵抗層１０の特徴は、それらの間で任意の態様および任意の形態で組み合わされることができる。第１～第６形態例に係る抵抗層１０の特徴のうちの少なくとも２つの特徴が組み合わされた形態を有する抵抗層１０が採用されてもよい。

たとえば、第６形態例に係る抵抗層１０の特徴が、第１～第５形態例に係る抵抗層１０に組み込まれてもよい。この場合、第１～第５形態例に係る第１端部１０ａは、複数の第１ビア電極２３を一括して被覆する。また、第１～第５形態例に係る第２端部１０ｂは、複数の第２ビア電極２４を一括して被覆する。
図２～図４を再度参照して、抵抗回路１１は、抵抗層１０を保護する保護層４０をさらに含む。保護層４０は、第３絶縁層１５および第４絶縁層１６の間の領域に介在し、抵抗層１０を被覆している。保護層４０は、抵抗層１０に沿って膜状に形成されている。

保護層４０は、抵抗層１０の平面形状に整合する平面形状を有している。保護層４０は、抵抗層１０の側面に連なる側面を有している。つまり、保護層４０の側面は、抵抗層１０の側面に面一に形成されている。
保護層４０は、酸化シリコン膜および窒化シリコン膜を含む積層構造を有していてもよい。この場合、酸化シリコン膜の上に窒化シリコン膜が形成されていてもよいし、窒化シリコン膜の上に酸化シリコン膜が形成されていてもよい。保護層４０は、酸化シリコン膜または窒化シリコン膜からなる単層構造を有していてもよい。保護層４０は、この形態では、酸化シリコン膜からなる単層構造を有している。

保護層４０の厚さは、１ｎｍ以上５μｍ以下であってもよい。保護層４０の厚さは、１ｎｍ以上１０ｎｍ以下、１０ｎｍ以上５０ｎｍ以下、５０ｎｍ以上１００ｎｍ以下、１００ｎｍ以上２００ｎｍ以下、２００ｎｍ以上４００ｎｍ以下、４００ｎｍ以上６００ｎｍ以下、６００ｎｍ以上８００ｎｍ以下、または、８００ｎｍ以上１μｍ以下であってもよい。

保護層４０の厚さは、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、または、４．５μｍ以上５μｍ以下であってもよい。保護層４０の厚さは、抵抗層１０の厚さＴＲ以上であることが好ましい。
抵抗回路１１は、第１下側配線層４１および第２下側配線層４２をさらに含む。第１下側配線層４１は、抵抗層１０に対して第３絶縁層１５側の領域に形成されている。第１下側配線層４１は、より具体的には、接続回路形成層２１（第２絶縁層１４）の上に形成され、第３絶縁層１５によって被覆されている。第１下側配線層４１は、第３絶縁層１５に埋め込まれている。第１下側配線層４１は、第１ビア電極２３を介して抵抗層１０に電気的に接続されている。

第２下側配線層４２は、抵抗層１０に対して第３絶縁層１５側の領域に形成されている。第２下側配線層４２は、より具体的には、接続回路形成層２１（第２絶縁層１４）の上に形成され、第３絶縁層１５によって被覆されている。第２下側配線層４２は、第３絶縁層１５に埋め込まれている。第２下側配線層４２は、第１下側配線層４１から間隔を空けて形成されている。第２下側配線層４２は、第２ビア電極２４を介して抵抗層１０に電気的に接続されている。

これにより、抵抗層１０は、第１下側配線層４１および第２下側配線層４２に直列接続されている。抵抗層１０は、平面視において第１下側配線層４１および第２下側配線層４２を結ぶライン上に形成されている。抵抗層１０は、この形態では、平面視において第１下側配線層４１および第２下側配線層４２の間の領域を直線状に延びている。
第１下側配線層４１および第２下側配線層４２は、第１厚さＴＬ１をそれぞれ有している。第１厚さＴＬ１は、１００ｎｍ以上３０００ｎｍ以下であってもよい。第１厚さＴＬ１は、それぞれ、１００ｎｍ以上５００ｎｍ以下、５００ｎｍ以上１０００ｎｍ以下、１０００ｎｍ以上１５００ｎｍ以下、１５００ｎｍ以上２０００ｎｍ以下、２０００ｎｍ以上２５００ｎｍ以下、または、２５００ｎｍ以上３０００ｎｍ以下であってもよい。

第１厚さＴＬ１は、１００ｎｍ以上１５００ｎｍ以下であることが好ましい。第１下側配線層４１の第１厚さＴＬ１および第２下側配線層４２の第１厚さＴＬ１は、互いに異なっていてもよい。第１下側配線層４１の第１厚さＴＬ１および第２下側配線層４２の第１厚さＴＬ１は、互いに等しいことが好ましい。
図３を参照して、第１下側配線層４１は、一方側の第１端部４１ａ、他方側の第２端部４１ｂ、ならびに、第１端部４１ａおよび第２端部４１ｂを接続する接続部４１ｃを含む。第１端部４１ａは、平面視において抵抗層１０の第１端部１０ａに重なっている。第１端部４１ａは、第１ビア電極２３を介して抵抗層１０の第１端部１０ａに電気的に接続されている。

第２端部４１ｂは、平面視において抵抗層１０外の領域に位置している。第２端部４１ｂは、この形態では、外側領域７に位置している。接続部４１ｃは、平面視において第１端部４１ａおよび第２端部４１ｂの間の領域を帯状に延びている。接続部４１ｃは、この形態では、第１端部４１ａおよび第２端部４１ｂを結ぶ直線に沿って帯状に延びている。
第１下側配線層４１は、この形態では、複数の電極層が積層された積層構造を有している。第１下側配線層４１は、接続回路形成層２１（第２絶縁層１４）の上からこの順に積層された第１バリア層４３、本体層４４および第２バリア層４５を含む。

第１バリア層４３は、この形態では、接続回路形成層２１（第２絶縁層１４）の上からこの順に積層されたＴｉ層４６およびＴｉＮ層４７を含む積層構造を有している。第１バリア層４３は、Ｔｉ層４６またはＴｉＮ層４７からなる単層構造を有していてもよい。
本体層４４は、第１バリア層４３の抵抗値および第２バリア層４５の抵抗値未満の抵抗値を有している。本体層４４は、第１バリア層４３の厚さおよび第２バリア層４５の厚さを超える厚さを有している。本体層４４は、Ａｌ、Ｃｕ、ＡｌＳｉＣｕ合金、ＡｌＳｉ合金およびＡｌＣｕ合金のうちの少なくとも一種を含んでいてもよい。本体層４４は、この形態では、ＡｌＣｕ合金層４８からなる単層構造を有している。

第２バリア層４５は、この形態では、本体層４４の上からこの順に積層されたＴｉ層４９およびＴｉＮ層５０を含む積層構造を有している。第２バリア層４５は、Ｔｉ層４９またはＴｉＮ層５０からなる単層構造を有していてもよい。
図４を参照して、第２下側配線層４２は、一方側の第１端部４２ａ、他方側の第２端部４２ｂ、ならびに、第１端部４２ａおよび第２端部４２ｂを接続する接続部４２ｃを含む。第１端部４２ａは、平面視において抵抗層１０の第２端部１０ｂに重なっている。第１端部４２ａは、第２ビア電極２４を介して抵抗層１０の第２端部１０ｂに電気的に接続されている。

第２端部４２ｂは、平面視において抵抗層１０外の領域に位置している。第２端部４２ｂは、この形態では、外側領域７に位置している。接続部４２ｃは、平面視において第１端部４２ａおよび第２端部４２ｂの間の領域を帯状に延びている。接続部４２ｃは、この形態では、第１端部４２ａおよび第２端部４２ｂを結ぶ直線に沿って帯状に延びている。
第２下側配線層４２は、この形態では、複数の電極層が積層された積層構造を有している。第２下側配線層４２は、接続回路形成層２１（第２絶縁層１４）の上からこの順に積層された第１バリア層５３、本体層５４および第２バリア層５５を含む。

第１バリア層５３は、この形態では、接続回路形成層２１（第２絶縁層１４）の上からこの順に積層されたＴｉ層５６およびＴｉＮ層５７を含む積層構造を有している。第１バリア層５３は、Ｔｉ層５６またはＴｉＮ層５７からなる単層構造を有していてもよい。
本体層５４は、第１バリア層５３の抵抗値および第２バリア層５５の抵抗値未満の抵抗値を有している。本体層５４は、第１バリア層５３の厚さおよび第２バリア層５５の厚さを超える厚さを有している。本体層５４は、Ａｌ、Ｃｕ、ＡｌＳｉＣｕ合金、ＡｌＳｉ合金およびＡｌＣｕ合金のうちの少なくとも一種を含んでいてもよい。本体層５４は、この形態では、ＡｌＣｕ合金層５８からなる単層構造を有している。

第２バリア層５５は、この形態では、本体層５４の上からこの順に積層されたＴｉ層５９およびＴｉＮ層６０を含む積層構造を有している。第２バリア層５５は、Ｔｉ層５９またはＴｉＮ層６０からなる単層構造を有していてもよい。
抵抗回路１１は、第１上側配線層６１および第２上側配線層６２をさらに含む。第１上側配線層６１は、第３絶縁層１５の上に形成されている。第１上側配線層６１は、多層配線構造１２の最上配線層の１つを形成している。第１上側配線層６１は、第１下側配線層４１に電気的に接続されている。

第２上側配線層６２は、第１上側配線層６１から間隔を空けて第３絶縁層１５の上に形成されている。第２上側配線層６２は、多層配線構造１２の最上配線層の１つを形成している。第２上側配線層６２は、第２下側配線層４２に電気的に接続されている。
これにより、抵抗層１０は、第１下側配線層４１を介して第１上側配線層６１に電気的に接続されている。また、抵抗層１０は、第２下側配線層４２を介して第２上側配線層６２に電気的に接続されている。抵抗層１０は、第１下側配線層４１および第２下側配線層４２を介して第１上側配線層６１および第２上側配線層６２に直列接続されている。

第１上側配線層６１は、平面視において抵抗層１０から間隔を空けて形成されている。第１上側配線層６１は、平面視において抵抗層１０に重なっていない。抵抗層１０の全体は、平面視において第１上側配線層６１から露出している。
第２上側配線層６２は、平面視において抵抗層１０から間隔を空けて形成されている。第２上側配線層６２は、平面視において抵抗層１０に重なっていない。抵抗層１０の全体は、平面視において第２上側配線層６２から露出している。

つまり、抵抗層１０は、平面視において第１上側配線層６１および第２上側配線層６２の間の領域に形成されている。これにより、抵抗層１０および第１上側配線層６１の間の領域において寄生容量を抑制できる。また、抵抗層１０および第２上側配線層６２の間の領域において寄生容量を抑制できる。
抵抗層１０は、この形態では、平面視において第１上側配線層６１および第２上側配線層６２から間隔を空けて形成されている。これにより、抵抗層１０および第１上側配線層６１の間の領域において寄生容量を適切に抑制できる。

第１上側配線層６１および第２上側配線層６２は、第２厚さＴＬ２をそれぞれ有している。第２厚さＴＬ２は、第１厚さＴＬ１以上（ＴＬ１≦ＴＬ２）である。第２厚さＴＬ２は、より具体的には、第１厚さＴＬ１を超えている（ＴＬ１＜ＴＬ２）。
第２厚さＴＬ２は、１００ｎｍ以上１５０００ｎｍ以下であってもよい。第２厚さＴＬ２は、１００ｎｍ以上１５００ｎｍ以下、１５００ｎｍ以上３０００ｎｍ以下、３０００ｎｍ以上４５００ｎｍ以下、４５００ｎｍ以上６０００ｎｍ以下、６０００ｎｍ以上７５００ｎｍ以下、７５００ｎｍ以上９０００ｎｍ以下、９０００ｎｍ以上１０５００ｎｍ以下、１０５００ｎｍ以上１２０００ｎｍ以下、１２０００ｎｍ以上１３５００ｎｍ以下、また、１３５００ｎｍ以上１５０００ｎｍ以下であってもよい。

第１上側配線層６１の第２厚さＴＬ２および第２上側配線層６２の第２厚さＴＬ２は、互いに異なっていてもよい。第１上側配線層６１の第２厚さＴＬ２および第２上側配線層６２の第２厚さＴＬ２は、互いに等しいことが好ましい。
図３を参照して、第１上側配線層６１は、一方側の第１端部６１ａ、他方側の第２端部６１ｂ、ならびに、第１端部６１ａおよび第２端部６１ｂを接続する接続部６１ｃを含む。第１端部６１ａは、平面視において第１下側配線層４１の第１端部４１ａに重なる領域に位置している。

第２端部６１ｂは、平面視において抵抗層１０外の領域に位置している。第２端部６１ｂは、この形態では、平面視においてデバイス領域６に位置している。第２端部６１ｂは、外側領域７に位置していてもよい。接続部６１ｃは、平面視において第１端部６１ａおよび第２端部６１ｂの間の領域を帯状に延びている。接続部６１ｃは、この形態では、第１端部６１ａおよび第２端部６１ｂを結ぶ直線に沿って帯状に延びている。

第１上側配線層６１は、この形態では、複数の電極層が積層された積層構造を有している。第１上側配線層６１は、接続回路形成層２１（第２絶縁層１４）の上からこの順に積層された第１バリア層６３、本体層６４および第２バリア層６５を含む。
第１バリア層６３は、この形態では、接続回路形成層２１（第２絶縁層１４）の上からこの順に積層されたＴｉ層６６およびＴｉＮ層６７を含む積層構造を有している。第１バリア層６３は、Ｔｉ層６６またはＴｉＮ層６７からなる単層構造を有していてもよい。

本体層６４は、第１バリア層６３の抵抗値および第２バリア層６５の抵抗値未満の抵抗値を有している。本体層６４は、第１バリア層６３の厚さおよび第２バリア層６５の厚さを超える厚さを有している。本体層６４は、Ａｌ、Ｃｕ、ＡｌＳｉＣｕ合金、ＡｌＳｉ合金およびＡｌＣｕ合金のうちの少なくとも一種を含んでいてもよい。本体層６４は、この形態では、ＡｌＣｕ合金層６８からなる単層構造を有している。

第２バリア層６５は、この形態では、本体層６４の上からこの順に積層されたＴｉ層６９およびＴｉＮ層７０を含む積層構造を有している。第２バリア層６５は、Ｔｉ層６９またはＴｉＮ層７０からなる単層構造を有していてもよい。
図４を参照して、第２上側配線層６２は、一方側の第１端部６２ａ、他方側の第２端部６２ｂ、ならびに、第１端部６２ａおよび第２端部６２ｂを接続する接続部６２ｃを含む。第１端部６２ａは、平面視において第２下側配線層４２の第２端部４２ｂに重なる領域に位置している。

第２端部６２ｂは、平面視において抵抗層１０外の領域に位置している。第２端部６２ｂは、この形態では、平面視においてデバイス領域６に位置している。第２端部６２ｂは、平面視において外側領域７に位置していてもよい。接続部６２ｃは、平面視において第１端部６２ａおよび第２端部６２ｂの間の領域を帯状に延びている。接続部６２ｃは、この形態では、第１端部６２ａおよび第２端部６２ｂを結ぶ直線に沿って帯状に延びている。

第２上側配線層６２は、この形態では、複数の電極層が積層された積層構造を有している。第２上側配線層６２は、接続回路形成層２１（第２絶縁層１４）の上からこの順に積層された第１バリア層７３、本体層７４および第２バリア層７５を含む。
第１バリア層７３は、この形態では、接続回路形成層２１（第２絶縁層１４）の上からこの順に積層されたＴｉ層７６およびＴｉＮ層７７を含む積層構造を有している。第１バリア層７３は、Ｔｉ層７６またはＴｉＮ層７７からなる単層構造を有していてもよい。

本体層７４は、第１バリア層７３の抵抗値および第２バリア層７５の抵抗値未満の抵抗値を有している。本体層７４は、第１バリア層７３の厚さおよび第２バリア層７５の厚さを超える厚さを有している。本体層７４は、Ａｌ、Ｃｕ、ＡｌＳｉＣｕ合金、ＡｌＳｉ合金およびＡｌＣｕ合金のうちの少なくとも一種を含んでいてもよい。本体層７４は、この形態では、ＡｌＣｕ合金層７８からなる単層構造を有している。

第２バリア層７５は、この形態では、本体層７４の上からこの順に積層されたＴｉ層７９およびＴｉＮ層８０を含む積層構造を有している。第２バリア層７５は、Ｔｉ層７９またはＴｉＮ層８０からなる単層構造を有していてもよい。
図１～図４を参照して、抵抗回路１１は、第１ロングビア電極８３および第２ロングビア電極８４を含む。第１ロングビア電極８３は、第１下側配線層４１および第１上側配線層６１に電気的に接続されている。第２ロングビア電極８４は、第２下側配線層４２および第２上側配線層６２に電気的に接続されている。

これにより、抵抗層１０は、第１ビア電極２３、第１下側配線層４１および第１ロングビア電極８３を介して第１上側配線層６１に電気的に接続されている。また、抵抗層１０は、第２ビア電極２４、第２下側配線層４２および第２ロングビア電極８４を介して第２上側配線層６２に電気的に接続されている。
第１ロングビア電極８３は、抵抗層１０の側方に形成されている。第１ロングビア電極８３は、この形態では、第１ビア電極２３および第２ビア電極２４を結ぶ直線上に位置している。

第２ロングビア電極８４は、第１ロングビア電極８３から間隔を空けて抵抗層１０の側方に形成されている。第２ロングビア電極８４は、この形態では、抵抗層１０を挟んで第１ロングビア電極８３に対向している。第２ロングビア電極８４は、第１ビア電極２３および第２ビア電極２４を結ぶ直線上に位置している。
これにより、抵抗層１０は、第１ロングビア電極８３および第２ロングビア電極８４を結ぶ直線上に位置している。抵抗層１０は、第１ビア電極２３、第２ビア電極２４、第１ロングビア電極８３および第２ロングビア電極８４を結ぶ直線上に位置している。抵抗層１０は、この形態では、第１ロングビア電極８３および第２ロングビア電極８４を結ぶ直線に沿って延びている。

第１ロングビア電極８３は、この形態では平面視において円形状に形成されている。第１ロングビア電極８３の平面形状は任意である。第１ロングビア電極８３は、円形状に代えて、平面視において三角形状、四角形状もしくは六角形状等の多角形状、または、楕円形状に形成されていてもよい。
第１ロングビア電極８３は、第３絶縁層１５の主面の法線方向に抵抗層１０を横切っている。第１ロングビア電極８３は、第３絶縁層１５および第４絶縁層１６を貫通して第３絶縁層１５および第４絶縁層１６に埋め込まれ、第４絶縁層１６の主面から露出している。

第１ロングビア電極８３は、第３絶縁層１５の主面の法線方向に関して、一方側の第１端部８３ａおよび他方側の第２端部８３ｂを含む。第１端部８３ａは、第４絶縁層１６の主面から露出している。第１端部８３ａは、第１上側配線層６１の第１端部６１ａに電気的に接続されている。
第２端部８３ｂは、第３絶縁層１５内に位置している。第２端部８３ｂは、第１下側配線層４１の第２端部４１ｂに電気的に接続されている。第１ロングビア電極８３は、断面視において第１端部８３ａから第２端部８３ｂに向けて幅が狭まる先細り形状に形成されている。

第１ロングビア電極８３は、抵抗層１０に対して第３絶縁層１５側に位置する下側部分８３ｃ、および、抵抗層１０に対して第４絶縁層１６側に位置する上側部分８３ｄを有している。第３絶縁層１５の主面の法線方向に関して、上側部分８３ｄの長さは、下側部分８３ｃの長さ以上である。上側部分８３ｄの長さは、より具体的には、下側部分８３ｃの長さを超えている。

第１ロングビア電極８３は、本体層８５およびバリア層８６を含む積層構造を有している。本体層８５は、第３絶縁層１５および第４絶縁層１６に埋め込まれている。本体層８５は、タングステン（Ｗ）または銅（Ｃｕ）を含んでいてもよい。第１ロングビア電極８３は、この形態では、タングステン層８７からなる単層構造を有している。
バリア層８６は、本体層８５および第３絶縁層１５、ならびに、本体層８５および第４絶縁層１６の間に介在されている。バリア層８６は、この形態では、複数の電極層が積層された積層構造を有している。バリア層８６は、この形態では、第３絶縁層１５からこの順に形成されたＴｉ層８８およびＴｉＮ層８９を含む。

Ｔｉ層８８は、第３絶縁層１５および第４絶縁層１６に接している。ＴｉＮ層８９は、本体層８５に接している。バリア層８６は、Ｔｉ層８８またはＴｉＮ層８９からなる単層構造を有していてもよい。
第２ロングビア電極８４は、この形態では平面視において円形状に形成されている。第２ロングビア電極８４の平面形状は任意である。第２ロングビア電極８４は、円形状に代えて、平面視において三角形状、四角形状もしくは六角形状等の多角形状、または、楕円形状に形成されていてもよい。

第２ロングビア電極８４は、第３絶縁層１５の主面の法線方向に抵抗層１０を横切っている。第２ロングビア電極８４は、第３絶縁層１５および第４絶縁層１６を貫通して第３絶縁層１５および第４絶縁層１６に埋め込まれ、第４絶縁層１６の主面から露出している。
第２ロングビア電極８４は、第３絶縁層１５の主面の法線方向に関して、一方側の第１端部８４ａおよび他方側の第２端部８４ｂを含む。第１端部８４ａは、第４絶縁層１６の主面から露出している。第１端部８４ａは、第２上側配線層６２の第１端部６２ａに電気的に接続されている。

第２端部８４ｂは、第３絶縁層１５内に位置している。第２端部８４ｂは、第２下側配線層４２の第２端部４２ｂに電気的に接続されている。第２ロングビア電極８４は、断面視において第１端部８４ａから第２端部８４ｂに向けて幅が狭まる先細り形状に形成されている。
第２ロングビア電極８４は、抵抗層１０に対して第３絶縁層１５側に位置する下側部分８４ｃ、および、抵抗層１０に対して第４絶縁層１６側に位置する上側部分８４ｄを有している。第３絶縁層１５の主面の法線方向に関して、上側部分８４ｄの長さは、下側部分８４ｃの長さ以上である。上側部分８４ｄの長さは、より具体的には、下側部分８４ｃの長さを超えている。

第２ロングビア電極８４は、本体層９０およびバリア層９１を含む積層構造を有している。本体層９０は、第３絶縁層１５および第４絶縁層１６に埋め込まれている。本体層９０は、タングステン（Ｗ）または銅（Ｃｕ）を含んでいてもよい。第２ロングビア電極８４は、この形態では、タングステン層９２からなる単層構造を有している。
バリア層９１は、本体層９０および第３絶縁層１５、ならびに、本体層９０および第４絶縁層１６の間に介在されている。バリア層９１は、この形態では、複数の電極層が積層された積層構造を有している。バリア層９１は、この形態では、第３絶縁層１５からこの順に形成されたＴｉ層９３およびＴｉＮ層９４を含む。

Ｔｉ層９３は、第３絶縁層１５および第４絶縁層１６に接している。ＴｉＮ層９４は、本体層９０に接している。バリア層９１は、Ｔｉ層９３またはＴｉＮ層９４からなる単層構造を有していてもよい。
図２を参照して、接続回路形成層２１は、機能デバイスおよび抵抗層１０を電気的に接続する配線９５を含む。配線９５は、第１絶縁層１３および第２絶縁層１４内に選択的に形成され、デバイス領域６から外側領域７に引き回されている。

配線９５は、より具体的には、デバイス領域６において機能デバイスに電気的に接続された１つまたは複数の接続配線層９６を含む。１つまたは複数の接続配線層９６は、第１絶縁層１３の上および第２絶縁層１４の上のいずれか一方または双方に形成されている。図２では、２つの接続配線層９６が第１絶縁層１３の上に形成された例が示されている。
１つまたは複数の接続配線層９６は、デバイス領域６から外側領域７に選択的に引き回されている。接続配線層９６は、第１下側配線層４１（第２下側配線層４２）や第１上側配線層６１（第２上側配線層６２）と同様の積層構造を有している。接続配線層９６についての具体的に説明は省略する。

配線９５は、１つまたは複数の接続ビア電極９７を含む。１つまたは複数の接続ビア電極９７は、１つまたは複数の接続配線層９６を任意の第１下側配線層４１（第２下側配線層４２）や任意の第１上側配線層６１（第２上側配線層６２）に接続する。
１つまたは複数の接続ビア電極９７は、第１絶縁層１３の上および第２絶縁層１４の上のいずれか一方または双方に形成されている。図２では、２つの接続ビア電極９７によって１つの接続配線層９６が第１下側配線層４１に接続された例が示されている。

接続ビア電極９７は、第１ビア電極２３（第２ビア電極２４）や第１ロングビア電極８３（第２ロングビア電極８４）と同様の積層構造を有している。接続ビア電極９７についての具体的に説明は省略する。
第１上側配線層６１の第２端部６１ｂは、接続ビア電極９７を介して任意の接続配線層９６に接続されていてもよい。第２上側配線層６２の第２端部６２ｂは、接続ビア電極９７を介して任意の接続配線層９６に接続されていてもよい。

図２を参照して、多層配線構造１２の上には最上絶縁層１０１が形成されている。最上絶縁層１０１は、第１上側配線層６１および第２上側配線層６２を選択的に被覆している。最上絶縁層１０１は、平面視において第１上側配線層６１および第１ロングビア電極８３の接続部を被覆している。最上絶縁層１０１は、平面視において第２上側配線層６２および第２ロングビア電極８４の接続部を被覆している。

外側領域７において最上絶縁層１０１には、第１パッド開口１０２および第２パッド開口１０３が形成されている。第１パッド開口１０２は、第１上側配線層６１の一部の領域を第１パッド領域１０４として露出させている。第１パッド開口１０２は、より具体的には、第１上側配線層６１において第１上側配線層６１および第１ロングビア電極８３の接続部以外の領域を第１パッド領域１０４として露出させている。

第２パッド開口１０３は、第２上側配線層６２の一部の領域を第２パッド領域１０５として露出させている。第２パッド開口１０３は、より具体的には、第２上側配線層６２において第２上側配線層６２および第２ロングビア電極８４の接続部以外の領域を第２パッド領域１０５として露出させている。
最上絶縁層１０１は、この形態では、パッシベーション層１０６および樹脂層１０７を含む積層構造を有している。図１では、明瞭化のため、樹脂層１０７がハッチングによって示されている。

パッシベーション層１０６は、酸化シリコン膜および窒化シリコン膜を含む積層構造を有していてもよい。この場合、酸化シリコン膜の上に窒化シリコン膜が形成されていてもよいし、窒化シリコン膜の上に酸化シリコン膜が形成されていてもよい。
パッシベーション層１０６は、酸化シリコン膜または窒化シリコン膜からなる単層構造を有していてもよい。パッシベーション層１０６は、多層配線構造１２とは異なる種からなる絶縁材料によって形成されていることが好ましい。パッシベーション層１０６は、この形態では、窒化シリコン膜からなる単層構造を有している。

樹脂層１０７は、感光性樹脂を含んでいてもよい。感光性樹脂は、ポジティブタイプまたはネガティブタイプであってもよい。樹脂層１０７は、この形態では、ネガティブタイプの感光性樹脂の一例としてのポリイミドを含む。樹脂層１０７は、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含んでいてもよい。
以上、電子部品１によれば、抵抗層１０が金属薄膜からなるので、抵抗層１０を多層配線構造１２に適切に組み込むことができる。すなわち、抵抗層１０の金属材料として採用されるＣｒＳｉ、ＴａＮおよびＴｉＮは、比較的小さい温度依存性および電圧依存性を有しており、ポリシリコンのシート抵抗よりも優れたシート抵抗値を有している。

したがって、ＣｒＳｉ、ＴａＮおよびＴｉＮのうちの少なくとも１つを含む金属薄膜を抵抗層１０に採用することにより、抵抗層１０の厚さを適切に低減しながら、抵抗層１０の平面面積を適切に縮小できる。
これにより、平坦性を確保しながら、第３絶縁層１５および第４絶縁層１６の間の領域に抵抗層１０を適切に介在させることができる。また、抵抗層１０に対するコンタクトを第３絶縁層１５に埋め込まれた第１ビア電極２３および第２ビア電極２４によって形成できるから、抵抗層１０の上層における平坦性を適切に高めることができる。つまり、第４絶縁層１６の平坦性を適切に高めることができる。

これにより、平坦性が高められた第４絶縁層１６の上に第１上側配線層６１および第２上側配線層６２を適切に形成できる。その結果、多層配線構造１２に抵抗層１０を適切に組み込むことができる電子部品１を提供できる。
図８Ａ～図８Ｓは、図１に示す電子部品１の製造方法の一例を説明するための断面図である。図８Ａ～図８Ｓは、図２に対応する部分の断面図である。

図８Ａを参照して、電子部品１を製造するにあたり、まず、デバイス領域６および外側領域７が形成された半導体層２が用意される。次に、半導体層２の第１主面３の上に、多層配線構造１２のうちの接続回路形成層２１が形成される。
接続回路形成層２１は、第１絶縁層１３、第２絶縁層１４、１つまたは複数の接続配線層９６、および、１つまたは複数の接続ビア電極９７を含む。接続回路形成層２１の形成工程についての説明は省略する。

次に、図８Ｂを参照して、第１下側配線層４１および第２下側配線層４２のベースとなる第１ベース配線層１１１が、接続回路形成層２１の上に形成される。第１ベース配線層１１１の形成工程は、接続回路形成層２１の上からこの順に第１バリア層１１２、本体層１１３および第２バリア層１１４を形成する工程を含む。
第１バリア層１１２の形成工程は、接続回路形成層２１の上からこの順にＴｉ層およびＴｉＮ層をこの順に形成する工程を含む。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。本体層１１３の形成工程は、第１バリア層１１２の上にＡｌＣｕ合金層を形成する工程を含む。ＡｌＣｕ合金層は、スパッタ法によって形成されてもよい。

第２バリア層１１４の形成工程は、本体層１１３の上からこの順にＴｉ層およびＴｉＮ層をこの順に形成する工程を含む。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。
次に、図８Ｃを参照して、所定パターンを有するマスク１１５が、第１ベース配線層１１１の上に形成される。マスク１１５は、第１ベース配線層１１１における第１下側配線層４１および第２下側配線層４２を形成すべき領域を被覆し、それ以外の領域を露出させる開口１１６を有している。

次に、第１ベース配線層１１１の不要な部分が、マスク１１５を介するエッチング法によって除去される。これにより、第１ベース配線層１１１が、第１下側配線層４１および第２下側配線層４２に分割される。マスク１１５は、その後、除去される。
次に、図８Ｄを参照して、第１下側配線層４１および第２下側配線層４２を被覆する第３絶縁層１５が、接続回路形成層２１の上に形成される。第３絶縁層１５は、ＣＶＤ（Chemical Vapor Deposition）法によって形成されてもよい。

次に、図８Ｅを参照して、第１下側配線層４１を露出させる第１ビアホール１１７および第２下側配線層４２を露出させる第２ビアホール１１８が、第３絶縁層１５に形成される。
この工程では、まず、所定パターンを有するマスク１１９が、第３絶縁層１５の上に形成される。マスク１１９は、第３絶縁層１５において第１ビアホール１１７および第２ビアホール１１８を形成すべき領域を露出させる複数の開口１２０を有している。

次に、第３絶縁層１５の不要な部分が、マスク１１９を介するエッチング法によって除去される。これにより、第１ビアホール１１７および第２ビアホール１１８が第３絶縁層１５に形成される。マスク１１９は、その後、除去される。
次に、図８Ｆを参照して、第１ビア電極２３および第２ビア電極２４のベースとなるベース電極層１２１が、第３絶縁層１５の上に形成される。ベース電極層１２１の形成工程は、第３絶縁層１５の上からこの順にバリア層１２２および本体層１２３を形成する工程を含む。

バリア層１２２の形成工程は、第３絶縁層１５の上からこの順にＴｉ層およびＴｉＮ層を形成する工程を含む。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。本体層１２３の形成工程は、バリア層１２２の上にタングステン層を形成する工程を含む。タングステン層は、ＣＶＤ法によって形成されてもよい。
次に、図８Ｇを参照して、ベース電極層１２１の除去工程が実施される。ベース電極層１２１は、第３絶縁層１５が露出するまで除去される。ベース電極層１２１の除去工程は、研削によってベース電極層１２１を除去する工程を含んでいてもよい。

ベース電極層１２１の研削工程は、この形態では、研磨剤（砥粒）を用いたＣＭＰ（Chemical Mechanical Polishing）法によって実施される。ベース電極層１２１の研削工程は、第３絶縁層１５の主面の平坦化工程を含んでいてもよい。これにより、第１ビア電極２３が、第１ビアホール１１７内に形成される。また、第２ビア電極２４が、第２ビアホール１１８内に形成される。

次に、図８Ｈを参照して、第３絶縁層１５の主面に付着した研磨剤（砥粒）が、薬液を用いた洗浄によって除去される。この工程では、研磨剤（砥粒）と共に第３絶縁層１５の一部が薬液によって除去される。
これにより、第１ビア電極２３の一部が、第３絶縁層１５から突出する第１突出部２３ｃとして形成される。また、第２ビア電極２４の一部が、第３絶縁層１５から突出する第２突出部２４ｃとして形成される。

次に、図８Ｉを参照して、抵抗層１０のベースとなるベース抵抗層１２４が、第３絶縁層１５の主面の上に形成される。ベース抵抗層１２４は、ＣｒＳｉを含む。ベース抵抗層１２４は、スパッタ法によって形成されてもよい。
次に、保護層４０のベースとなるベース保護層１２５が、ベース抵抗層１２４の上に形成される。ベース保護層１２５は、酸化シリコンを含む。ベース保護層１２５は、ＣＶＤ法によって形成されてもよい。

次に、ベース抵抗層１２４（ＣｒＳｉ）が結晶化される。ベース抵抗層１２４の結晶化工程は、ベース抵抗層１２４（ＣｒＳｉ）が結晶化する温度および時間でアニール処理する工程を含む。ベース抵抗層１２４は、４００°以上６００°以下の温度で、６０分以上１２０分以下の間、加熱されてもよい。ベース抵抗層１２４の結晶化工程は、ベース抵抗層１２４の形成工程後、保護層４０の形成工程に先立って実施されてもよい。

次に、図８Ｊを参照して、所定パターンを有するマスク１２６が、ベース保護層１２５の上に形成される。マスク１２６は、ベース保護層１２５において保護層４０を形成すべき領域を被覆し、それ以外の領域を露出させる開口１２７を有している。
次に、ベース保護層１２５の不要な部分が、マスク１２６を介するエッチング法によって除去される。これにより、保護層４０が形成される。

次に、ベース抵抗層１２４の不要な部分が、マスク１２６および保護層４０をマスクとするエッチング法によって除去される。これにより、抵抗層１０が形成される。マスク１２６は、その後、除去される。マスク１２６は、保護層４０の形成工程後、抵抗層１０の形成工程に先立って除去されてもよい。
次に、図８Ｋを参照して、保護層４０および抵抗層１０を被覆する第４絶縁層１６が、第３絶縁層１５の上に形成される。第４絶縁層１６は、ＣＶＤ法によって形成されてもよい。

次に、図８Ｌを参照して、第１下側配線層４１を露出させる第１ビアホール１２８および第２下側配線層４２を露出させる第２ビアホール１２９が、第３絶縁層１５および第４絶縁層１６に形成される。
この工程は、まず、所定パターンを有するマスク１３０が、第４絶縁層１６の上に形成される。マスク１３０は、第４絶縁層１６において第１ビアホール１２８および第２ビアホール１２９を形成すべき領域を露出させる複数の開口１３１を有している。

次に、第３絶縁層１５および第４絶縁層１６の不要な部分が、マスク１３０を介するエッチング法によって除去される。これにより、第１ビアホール１２８および第２ビアホール１２９が第３絶縁層１５および第４絶縁層１６に形成される。マスク１３０は、その後、除去される。
次に、図８Ｍを参照して、第１ロングビア電極８３および第２ロングビア電極８４のベースとなるベース電極層１３２が、第４絶縁層１６の上に形成される。ベース電極層１３２の形成工程は、第４絶縁層１６の上からこの順にバリア層１３３および本体層１３４を形成する工程を含む。

バリア層１３３の形成工程は、第４絶縁層１６の上からこの順にＴｉ層およびＴｉＮ層を形成する工程を含む。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。本体層１３４の形成工程は、バリア層１３３の上にタングステン層を形成する工程を含む。タングステン層は、ＣＶＤ法によって形成されてもよい。
次に、図８Ｎを参照して、ベース電極層１３２の除去工程が実施される。ベース電極層１３２は、第４絶縁層１６が露出するまで除去される。ベース電極層１３２の除去工程は、研削によってベース電極層１３２を除去する工程を含んでいてもよい。

ベース電極層１３２の研削工程は、この形態では、研磨剤（砥粒）を用いたＣＭＰ法によって実施される。ベース電極層１３２の研削工程は、第４絶縁層１６の主面の平坦化工程を含んでいてもよい。これにより、第１ロングビア電極８３および第２ロングビア電極８４が、第１ビアホール１２８内および第２ビアホール１２９内にそれぞれ形成される。
ベース電極層１３２の研削工程の後、第４絶縁層１６の主面に付着した研磨剤（砥粒）が、薬液を用いた洗浄によって除去されてもよい。第４絶縁層１６の一部は、薬液によって研磨剤（砥粒）と共に除去されてもよい。この場合、第１ロングビア電極８３の一部は、第４絶縁層１６から突出する突出部として形成されてもよい。また、第２ロングビア電極８４の一部は、第４絶縁層１６から突出する突出部として形成されてもよい。

次に、図８Ｏを参照して、第１上側配線層６１および第２上側配線層６２のベースとなる第２ベース配線層１３５が、第４絶縁層１６の上に形成される。第２ベース配線層１３５の形成工程は、第４絶縁層１６の上からこの順に第１バリア層１３６、本体層１３７および第２バリア層１３８を形成する工程を含む。
第１バリア層１３６の形成工程は、第４絶縁層１６の上からこの順にＴｉ層およびＴｉＮ層をこの順に形成する工程を含む。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。本体層１３７の形成工程は、第１バリア層１３６の上にＡｌＣｕ合金層を形成する工程を含む。ＡｌＣｕ合金層は、スパッタ法によって形成されてもよい。

第２バリア層１３８の形成工程は、本体層１３７の上からこの順にＴｉ層およびＴｉＮ層をこの順に形成する工程を含む。Ｔｉ層およびＴｉＮ層は、スパッタ法によってそれぞれ形成されてもよい。
次に、図８Ｐを参照して、所定パターンを有するマスク１３９が、第２ベース配線層１３５の上に形成される。マスク１３９は、外側領域７において第２ベース配線層１３５における第１上側配線層６１および第２上側配線層６２を形成すべき領域を被覆し、それ以外の領域を露出させる開口１４０を有している。

次に、第２ベース配線層１３５の不要な部分が、マスク１３９を介するエッチング法によって除去される。これにより、第２ベース配線層１３５が、第１上側配線層６１および第２上側配線層６２に分割される。また、これにより、接続回路形成層２１および抵抗回路形成層２２を含む多層配線構造１２が、半導体層２の第１主面３の上に形成される。マスク１３９は、その後、除去される。

次に、図８Ｑを参照して、パッシベーション層１０６が、多層配線構造１２の上に形成される。パッシベーション層１０６は、窒化シリコンを含む。パッシベーション層１０６は、ＣＶＤ法によって形成されてもよい。
次に、樹脂層１０７が、パッシベーション層１０６の上に塗布される。樹脂層１０７は、ネガティブタイプの感光性樹脂の一例としてのポリイミドを含んでいてもよい。

次に、図８Ｒを参照して、樹脂層１０７が、選択的に露光された後、現像される。これにより、第１パッド開口１０２および第２パッド開口１０３のベースとなる複数の開口１４１が、樹脂層１０７に形成される。
次に、図８Ｓを参照して、パッシベーション層１０６の不要な部分が、樹脂層１０７を介するエッチング法によって除去される。これにより、第１上側配線層６１および第２上側配線層６２をそれぞれ露出させる第１パッド開口１０２および第２パッド開口１０３が形成される。以上を含む工程を経て、電子部品１が製造される。

図９は、本発明の第２実施形態に係る電子部品１５１を示す模式的な平面図であって、第１形態例に係る抵抗層１０が組み込まれた形態を示す平面図である。以下では、電子部品１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
電子部品１は、外側領域７に形成された１つの抵抗回路１１（抵抗層１０）を含む。これに対して、図９を参照して、電子部品１５１は、外側領域７に形成された複数（２以上。この形態では４つ）の抵抗回路１１（抵抗層１０）を含む。抵抗回路１１（抵抗層１０）の個数は任意であり、機能デバイスの形態に応じて５つ以上形成されていてもよい。

複数の抵抗回路１１（抵抗層１０）は、それぞれ、接続回路形成層２１を介してデバイス領域６（機能デバイス）に電気的に接続されている。複数の抵抗回路１１（抵抗層１０）は、それぞれ独立してデバイス領域６に電気的に接続されていてもよい。複数の抵抗回路１１（抵抗層１０）のうちの少なくとも２つは互いに並列または直列に接続されていてもよい。

この形態では、複数の抵抗回路１１が第１形態例に係る抵抗層１０をそれぞれ含む。しかし、複数の抵抗回路１１は、第１～第６形態例に係る抵抗層１０のいずれか１つをそれぞれ含んでいてもよい。
複数の抵抗回路１１のうちの少なくとも２つは、同一形態例に係る抵抗層１０を含んでいてもよい。複数の抵抗回路１１は、異なる形態例に係る抵抗層１０を含んでいてもよい。複数の抵抗回路１１は、第１～第６形態例に係る抵抗層１０の特徴のうちの少なくとも２つの特徴が組み合わされた形態を有する抵抗層１０を含んでいてもよい。

以上、電子部品１５１によっても、電子部品１に対して述べた効果と同様の効果を奏することができる。
図１０は、本発明の第３実施形態に係る電子部品１６１を示す模式的な断面図であって、第１形態例に係るヒューズ抵抗層１６２が組み込まれた形態を示す断面図である。図１１は、図１０に示す領域XIの拡大図である。図１２は、図１０に示す領域XIIの拡大図である。以下では、電子部品１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

図１０～図１２を参照して、電子部品１６１に係る抵抗回路１１は、金属薄膜からなるヒューズ抵抗層１６２（抵抗層）を含む。ヒューズ抵抗層１６２は、所定の電圧（電流）によって溶融し、電流経路を開放する。ヒューズ抵抗層１６２は、抵抗層１０の形成工程（図８Ｊ参照）においてマスク１２６のレイアウトを変更することによって形成される。
ヒューズ抵抗層１６２は、ＣｒＳｉ（クロムシリコン合金）、ＴａＮ（窒化タンタル）およびＴｉＮ（窒化チタン）のうちの少なくとも１つを含む金属薄膜からなることが好ましい。金属薄膜は、ＣｒＳｉを含むことが特に好ましい。ヒューズ抵抗層１６２は、ＣｒＳｉ膜、ＴａＮ膜またはＴｉＮ膜からなる単層構造を有していてもよい。ヒューズ抵抗層１６２は、任意の順で積層されたＣｒＳｉ膜およびＴａＮ膜を含む積層構造を有していてもよい。

ヒューズ抵抗層１６２は、任意の順で積層されたＣｒＳｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。ヒューズ抵抗層１６２は、任意の順で積層されたＴａＮ膜およびＴｉＮ膜を含む積層構造を有していてもよい。ヒューズ抵抗層１６２は、任意の順で積層されたＣｒＳｉ膜、ＴａＮ膜およびＴｉＮ膜を含む積層構造を有していてもよい。ヒューズ抵抗層１６２は、この形態では、ＣｒＳｉ膜からなる単層構造を有している。

ＣｒＳｉをヒューズ抵抗層１６２に採用することにより、ヒューズ抵抗層１６２の厚さを適切に低減しながら、ヒューズ抵抗層１６２の平面面積を適切に縮小できる。これにより、平坦性を確保しながら、多層配線構造１２内にヒューズ抵抗層１６２を適切に介在させることができる。
また、ヒューズ抵抗層１６２の平面面積を適切に縮小できるから、ヒューズ抵抗層１６２に対するデザインルールを緩和できる。すなわち、ヒューズ抵抗層１６２をデバイス領域６ではなく、外側領域７に適切に配置できる。よって、ヒューズ抵抗層１６２およびデバイス領域６の相互間における電気的影響を適切に抑制できる。ヒューズ抵抗層１６２が、ＣｒＳｉに加えてまたはこれに代えてＴａＮおよび／またはＴｉＮを含む場合であっても、上記と同様の効果を奏することができる。

また、金属薄膜からなるヒューズ抵抗層１６２によれば、ポリシリコン等に比べて薄いため、溶断に起因する周囲のダメージを抑制できる。ヒューズ抵抗層１６２は、電子回路の抵抗値調整用のトリミングデバイス、または、電子回路を過電圧（過電流）から保護する保護デバイスとして利用される。ヒューズ抵抗層１６２は、この形態では、電子回路の抵抗値調整用のトリミングデバイスである。

ヒューズ抵抗層１６２が抵抗値調整に利用される場合、ヒューズ抵抗層１６２の切断工程は、ウエハ試験時やパッケージング工程後において実施できる。また、レーザ照射法を実施することなく抵抗値を調整できるから、工数を削減できる。
ヒューズ抵抗層１６２のシート抵抗値は、１００Ω／□以上５００００Ω／□以下であってもよい。ヒューズ抵抗層１６２のシート抵抗値は、１００Ω／□以上５０００Ω／□以下、５０００Ω／□以上１００００Ω／□以下、１００００Ω／□以上１５０００Ω／□以下、１５０００Ω／□以上２００００Ω／□以下、２００００Ω／□以上２５０００Ω／□以下、２５０００Ω／□以上３００００Ω／□以下、３００００Ω／□以上３５０００Ω／□以下、３５０００Ω／□以上４００００Ω／□以下、４００００Ω／□以上４５０００Ω／□以下、または、４５０００Ω／□以上５００００Ω／□以下であってもよい。

ヒューズ抵抗層１６２の総重量に対するＣｒの含有量は、５重量％以上５０重量％以下であってもよい。Ｃｒの含有量は、５重量％以上１０重量％以下、１０重量％以上１５重量％以下、１５重量％以上２０重量％以下、２０重量％以上２５重量％以下、２５重量％以上３０重量％以下、３０重量％以上３５重量％以下、３５重量％以上４０重量％以下、４０重量％以上４５重量％以下、または、４５重量％以上５０重量％以下であってもよい。

ヒューズ抵抗層１６２は、第３絶縁層１５の厚さＴＩ未満の厚さＴＲ（ＴＲ＜ＴＩ）を有している。第３絶縁層１５の厚さＴＩに対するヒューズ抵抗層１６２の厚さＴＲの比ＴＲ／ＴＩは、０．００１以上０．０１以下であってもよい。比ＴＲ／ＴＩは、０．００１以上０．００２以下、０．００２以上０．００４以下、０．００４以上０．００６以下、０．００６以上０．００８以下、または、０．００８以上０．０１以下であってもよい。

厚さＴＲは、０．１ｎｍ以上１００ｎｍ以下であってもよい。厚さＴＲは、０．１ｎｍ以上１０ｎｍ以下、１０ｎｍ以上２０ｎｍ以下、２０ｎｍ以上３０ｎｍ以下、３０ｎｍ以上４０ｎｍ以下、４０ｎｍ以上５０ｎｍ以下、５０ｎｍ以上６０ｎｍ以下、６０ｎｍ以上７０ｎｍ以下、７０ｎｍ以上８０ｎｍ以下、８０ｎｍ以上９０ｎｍ以下、また、９０ｎｍ以上１００ｎｍ以下であってもよい。厚さＴＲは、１ｎｍ以上２０ｎｍ以下であることが好ましい。

ヒューズ抵抗層１６２は、この形態では、抵抗層１０と同様の態様で、多層配線構造１２において外側領域７に位置する部分に形成されている。ヒューズ抵抗層１６２を外側領域７に配置することにより、ヒューズ抵抗層１６２がデバイス領域６に与える電気的な影響を抑制し、デバイス領域６がヒューズ抵抗層１６２に与える電気的な影響を抑制できる。一例として、デバイス領域６およびヒューズ抵抗層１６２の間の寄生容量を抑制できる。つまり、ノイズの低減およびＱ値の向上を図ることができる。

ヒューズ抵抗層１６２は、より具体的には、外側領域７において第３絶縁層１５および第４絶縁層１６の間の領域に介在されている。ヒューズ抵抗層１６２は、第３絶縁層１５の主面の上に膜状に形成されている。第３絶縁層１５の主面の上には、前述の抵抗層１０が形成されていてもよい。この場合、第３絶縁層１５は、抵抗層１０およびヒューズ抵抗層１６２によって専有されていることが好ましい。ヒューズ抵抗層１６２は、抵抗層１０に直接接続されていてもよいし、配線を介して抵抗層１０に電気的に接続されていてもよい。

ヒューズ抵抗層１６２は、第１ビア電極２３および第２ビア電極２４に跨るように形成されている。これにより、ヒューズ抵抗層１６２は、第１ビア電極２３および第２ビア電極２４に電気的に接続されている。
ヒューズ抵抗層１６２は、第１ビア電極２３、第１下側配線層４１および第１ロングビア電極８３を介して第１上側配線層６１に電気的に接続されている。また、ヒューズ抵抗層１６２は、第２ビア電極２４、第２下側配線層４２および第２ロングビア電極８４を介して第２上側配線層６２に電気的に接続されている。

ヒューズ抵抗層１６２は、第１ロングビア電極８３および第２ロングビア電極８４を結ぶ直線上に位置している。ヒューズ抵抗層１６２は、第１ビア電極２３、第２ビア電極２４、第１ロングビア電極８３および第２ロングビア電極８４を結ぶ直線上に位置している。ヒューズ抵抗層１６２は、この形態では、第１ロングビア電極８３および第２ロングビア電極８４を結ぶ直線に沿って延びている。

図１３は、ヒューズ抵抗層１６２の平面形状を示す平面図である。図１３を参照して、ヒューズ抵抗層１６２は、第１方向Ｘに沿って帯状に延びている。ヒューズ抵抗層１６２は、一方側の第１端部１６２ａ、他方側の第２端部１６２ｂ、ならびに、第１端部１６２ａおよび第２端部１６２ｂを接続する可溶部１６２ｃを含む。
ヒューズ抵抗層１６２は、この形態では、第１端部１６２ａおよび可溶部１６２ｃの間に介在する第１狭窄部１６２ｄ、ならびに、第２端部１６２ｂおよび可溶部１６２ｃの間に介在する第２狭窄部１６２ｅを含む。

第１端部１６２ａは、第１ビア電極２３を被覆している。第１端部１６２ａは、より具体的には、第１ビア電極２３の第１端部２３ａ（第１突出部２３ｃ）を被覆している。第１端部１６２ａは、第１ビア電極２３の主面および側面に沿って膜状に形成されている。
第１端部１６２ａは、平面視において四角形状に形成されている。第１端部１６２ａの平面形状は任意である。第１端部１６２ａは、平面視において四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。第１端部１６２ａは、第１方向Ｘに直交する第２方向Ｙに関して、第１幅Ｗ１を有している。

第２端部１６２ｂは、第２ビア電極２４を被覆している。第２端部１６２ｂは、より具体的には、第２ビア電極２４の第１端部２４ａ（第２突出部２４ｃ）を被覆している。第２端部１６２ｂは、第２ビア電極２４の主面および側面に沿って膜状に形成されている。
第２端部１６２ｂは、平面視において四角形状に形成されている。第２端部１６２ｂの平面形状は任意である。第２端部１６２ｂは、平面視において四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。第２端部１６２ｂは、第２方向Ｙに関して、第２幅Ｗ２を有している。

可溶部１６２ｃは、第１端部１６２ａおよび第２端部１６２ｂの間の領域を帯状に延びている。可溶部１６２ｃは、第１端部１６２ａおよび第２端部１６２ｂを結ぶ直線に沿って帯状に延びている。可溶部１６２ｃは、第２方向Ｙに関して、第１幅Ｗ１未満の第３幅Ｗ３を有している。可溶部１６２ｃの第３幅Ｗ３は、第２幅Ｗ２未満である。
第１狭窄部１６２ｄは、平面視において第１端部１６２ａから可溶部１６２ｃに向けて先細り形状に形成されている。第１狭窄部１６２ｄは、第１端部１６２ａから可溶部１６２ｃに向かう電流経路を狭める。

第２狭窄部１６２ｅは、平面視において第２端部１６２ｂから可溶部１６２ｃに向けて先細り形状に形成されている。第２狭窄部１６２ｅは、第２端部１６２ｂから可溶部１６２ｃに向かう電流経路を狭める。
第１端部１６２ａおよび第２端部１６２ｂの間に所定の電圧が印加されると、可溶部１６２ｃがジュール熱によって溶断する。これにより、第１端部１６２ａおよび第２端部１６２ｂが電気的に開放される。

ヒューズ抵抗層１６２は、種々の形態を取り得る。以下、図１４Ａ～図１４Ｃを参照して、ヒューズ抵抗層１６２の他の形態例について説明する。
図１４Ａは、第２形態例に係るヒューズ抵抗層１６２を示す平面図である。以下では、図１０～図１３において述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

図１４Ａを参照して、第２形態例に係るヒューズ抵抗層１６２は、一様な幅で形成されている。第２形態例に係るヒューズ抵抗層１６２は、より具体的には、第１端部１６２ａの第１幅Ｗ１および第２端部１６２ｂの第２幅Ｗ２と等しい第３幅Ｗ３を有する可溶部１６２ｃを含む。第２形態例に係るヒューズ抵抗層１６２は、第１狭窄部１６２ｄおよび第２狭窄部１６２ｅを含まない。

図１４Ｂは、第２形態例に係るヒューズ抵抗層１６２を示す平面図である。以下では、図１０～図１３において述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図１４Ｂを参照して、第３形態例に係るヒューズ抵抗層１６２は、第１端部１６２ａおよび第２端部１６２ｂに直接接続された可溶部１６２ｃを含む。つまり、第３形態例に係るヒューズ抵抗層１６２は、第１狭窄部１６２ｄおよび第２狭窄部１６２ｅを含まない。

図１４Ｃは、第４形態例に係るヒューズ抵抗層１６２を示す平面図である。以下では、図１０～図１３において述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図１４Ｃを参照して、第３形態例に係るヒューズ抵抗層１６２は、平面視において第１方向Ｘに沿って延びる部分および第２方向Ｙに沿って延びる部分を有する可溶部１６２ｃを含む。可溶部１６２ｃは、この形態では、平面視において葛折り状に延びている。

図１０～図１２を参照して、前述の保護層４０は、第３絶縁層１５および第４絶縁層１６の間の領域に介在し、ヒューズ抵抗層１６２を被覆している。保護層４０は、ヒューズ抵抗層１６２に沿って膜状に形成されている。保護層４０は、ヒューズ抵抗層１６２の平面形状に整合する平面形状を有している。保護層４０は、ヒューズ抵抗層１６２の側面に連なる側面を有している。つまり、保護層４０の側面は、ヒューズ抵抗層１６２の側面に面一に形成されている。

図１５は、図１０に示す電子部品１６１の要部回路例である。
電子部品１６１は、基準電圧電極１７１、高電圧電極１７２、ならびに、基準電圧電極１７１および高電圧電極１７２の間に電気的に接続された抵抗並列回路１７３を含む。抵抗並列回路１７３は、互いに並列接続された複数の抵抗回路１７４Ａ、１７４Ｂ、１７４Ｃ、１７４Ｄ、１７４Ｅを含む。

抵抗回路１７４Ａ～１７４Ｅの個数は任意であり、達成すべき抵抗値に応じて調整される。複数の抵抗回路１７４Ａ～１７４Ｅは、この形態では、第１抵抗回路１７４Ａ、第２抵抗回路１７４Ｂ、第３抵抗回路１７４Ｃ、第４抵抗回路１７４Ｄおよび第５抵抗回路１７４Ｅを含む。
第１抵抗回路１７４Ａは、基準抵抗となる第１抵抗Ｒ１を含む。第２抵抗回路１７４Ｂは、第１ヒューズＦ１および第２抵抗Ｒ２を有する直列回路を含む。第３抵抗回路１７４Ｃは、第２ヒューズＦ２および第３抵抗Ｒ３を有する直列回路を含む。第４抵抗回路１７４Ｄは、第３ヒューズＦ３および第４抵抗Ｒ４を有する直列回路を含む。第５抵抗回路１７４Ｅは、第４ヒューズＦ４および第５抵抗Ｒ５を有する直列回路を含む。

第１～第５抵抗Ｒ１～Ｒ５のうちの少なくとも１つまたは全部は、抵抗層１０によって形成されていてもよい。第１～第５抵抗Ｒ１～Ｒ５のうちの少なくとも１つまたは全部は、抵抗層１０以外の抵抗層（たとえばポリシリコン抵抗層）によって形成されていてもよい。第１～第５抵抗Ｒ１～Ｒ５は、互いに異なる抵抗値を有していてもよいし、互いに等しい抵抗値を有していてもよい。第１～第４ヒューズＦ１～Ｆ４は、ヒューズ抵抗層１６２によってそれぞれ形成されている。

電子部品１６１は、第１入力電極１７５、第２入力電極１７６、第３入力電極１７７および第４入力電極１７８を含む。
第１入力電極１７５は、第２抵抗回路１７４Ｂにおいて第１ヒューズＦ１および第２抵抗Ｒ２の間に接続されている。第２入力電極１７６は、第３抵抗回路１７４Ｃにおいて第２ヒューズＦ２および第３抵抗Ｒ３の間に接続されている。第３入力電極１７７は、第４抵抗回路１７４Ｄにおいて第３ヒューズＦ３および第４抵抗Ｒ４の間に接続されている。第４入力電極１７８は、第５抵抗回路１７４Ｅにおいて第４ヒューズＦ４および第５抵抗Ｒ５の間に接続されている。

基準電圧電極１７１および第１入力電極１７５の間に所定の電圧が印加されると、第１ヒューズＦ１に電流が流れ、第１ヒューズＦ１が溶断される。これにより、第２抵抗Ｒ２が、基準電圧電極１７１および高電圧電極１７２から電気的に開放される。
基準電圧電極１７１および第２入力電極１７６の間に所定の電圧が印加されると、第２ヒューズＦ２に電流が流れ、第２ヒューズＦ２が溶断される。これにより、第３抵抗Ｒ３が、基準電圧電極１７１および高電圧電極１７２から電気的に開放される。

基準電圧電極１７１および第３入力電極１７７の間に所定の電圧が印加されると、第３ヒューズＦ３に電流が流れ、第３ヒューズＦ３が溶断される。これにより、第４抵抗Ｒ４が、基準電圧電極１７１および高電圧電極１７２から電気的に開放される。
基準電圧電極１７１および第４入力電極１７８の間に所定の電圧が印加されると、第４ヒューズＦ４に電流が流れ、第４ヒューズＦ４が溶断される。これにより、第５抵抗Ｒ５が、基準電圧電極１７１および高電圧電極１７２から電気的に開放される。

基準電圧電極１７１および高電圧電極１７２の間の抵抗値は、第１～第４ヒューズＦ１～Ｆ４のいずれか１つまたは全部を切断することによって調整される。抵抗値の調整を要しない場合には、第１～第４ヒューズＦ１～Ｆ４は切断されない。
第１～入力電極１７５～１７８は必ずしも必要ではない。たとえば、第１～第４ヒューズＦ１～Ｆ４は、互いに異なる抵抗値を有し、かつ、互いに異なる電流値（電圧値）で切断されるように形成されていてもよい。この場合、切断すべき第１～第４ヒューズＦ１～Ｆ４の個数に応じて、基準電圧電極１７１および高電圧電極１７２の間に印加される電圧値が調整される。

基準電圧電極１７１および高電圧電極１７２の間の抵抗値は、基準電圧電極１７１および高電圧電極１７２に電気的に接続された第１～第５抵抗Ｒ１～Ｒ５の合成抵抗によって定まる。基準電圧電極１７１および高電圧電極１７２の間の抵抗値は、第１～第４ヒューズＦ１～Ｆ４によってデジタル的に調整される。
以上、電子部品１６１は、金属薄膜からなるヒューズ抵抗層１６２を含む。ヒューズ抵抗層１６２は、ＣｒＳｉ（クロムシリコン合金）、ＴａＮ（窒化タンタル）およびＴｉＮ（窒化チタン）のうちの少なくとも１つを含む金属薄膜からなることが好ましい。

ヒューズ抵抗層１６２は、所定の電圧（電流）によって溶融し、電流経路を開放する。金属薄膜からなるヒューズ抵抗層１６２によれば、ポリシリコン等に比べて比較的薄く形成できる。これにより、ヒューズ抵抗層１６２の溶断に起因する周囲のダメージを抑制できる。その結果、ヒューズ抵抗層１６２を、電子回路の抵抗値調整用のトリミングデバイス、または、電子回路を過電圧（過電流）から保護する保護デバイスとして適切に多層配線構造１２内に組み込むことができる。

ヒューズ抵抗層１６２が抵抗値調整に利用される場合、ヒューズ抵抗層１６２の切断工程は、ウエハ試験時やパッケージング工程後において実施できる。また、レーザ照射法を実施することなく抵抗値を調整できるから、工数を削減できる。
前述の各実施形態では、１つまたは複数の抵抗回路１１（抵抗層１０、ヒューズ抵抗層１６２）が、外側領域７に形成される例について説明した。しかし、前述の各実施形態において、１つまたは複数の抵抗回路１１（抵抗層１０、ヒューズ抵抗層１６２）が、デバイス領域６に形成されていてもよい。

また、前述の各実施形態において、１つまたは複数の抵抗回路１１（抵抗層１０、ヒューズ抵抗層１６２）が、デバイス領域６および外側領域７にそれぞれ形成されていてもよい。また、１つまたは複数の抵抗回路１１（抵抗層１０、ヒューズ抵抗層１６２）が、外側領域７に代えてデバイス領域６だけに形成されていてもよい。
前述の各実施形態では、第１上側配線層６１および第２上側配線層６２が、多層配線構造１２の最上配線層を形成している例について説明した。しかし、第１上側配線層６１および第２上側配線層６２は、多層配線構造１２の最上配線層でなくてもよい。この場合、第１～第４絶縁層１３～１６と同様の構造を有する絶縁層および第１下側配線層４１（第２下側配線層４２）や第１上側配線層６１（第２上側配線層６２）と同様の構造を有する配線層が、任意の態様および任意の周期で第４絶縁層１６の上に積層される。

前述の各実施形態では、抵抗層１０および／またはヒューズ抵抗層１６２が第３絶縁層１５の主面を専有している例について説明した。しかし、前述の各実施形態において、第１下側配線層４１（第２下側配線層４２）や第１上側配線層６１（第２上側配線層６２）と同様の構造を有する配線層が、第３絶縁層１５の主面の上に形成されていてもよい。しかし、このような構造は製造工数の増加や平坦性確保の難化が懸念されるため、抵抗層１０および／またはヒューズ抵抗層１６２が第３絶縁層１５の主面を専有している構造が好ましいといえる。

第１実施形態に係る電子部品１、第２実施形態に係る電子部品１５１および第３実施形態に係る電子部品１６１は、図１６に示される電気的構造を有していてもよい。図１６は、第１～第３実施形態に係る電子部品１，１５１，１６１の第１形態例に係る電気的構造を示す回路図である。
図１６を参照して、電子部品１，１５１，１６１は、演算増幅回路２０１を含む。演算増幅回路２０１は、正側電源端子２０２、負側電源端子２０３、非反転正側電源端子２０４、反転正側電源端子２０５、出力端子２０６、トランジスタＴｒＡ１～ＴｒＡ１４（半導体スイッチングデバイス）および抵抗ＲＡ１～ＲＡ４（受動デバイス）を含む。

正側電源端子２０２には、電源電圧ＶＤＤが入力される。負側電源端子２０３には、基準電圧ＶＳＳが入力される。基準電圧ＶＳＳは、グランド電圧であってもよい。非反転正側電源端子２０４には、非反転電圧ＶＩＮ＋が入力される。反転正側電源端子２０５には、反転電圧ＶＩＮ－が入力される。演算増幅回路２０１は、非反転電圧ＶＩＮ＋および反転電圧ＶＩＮ－の差電圧を増幅し、出力端子２０６から出力する。つまり、演算増幅回路２０１は、差動演算増幅回路である。

トランジスタＴｒＡ１～ＴｒＡ１４は、半導体層２においてデバイス領域６にそれぞれ形成されている。つまり、デバイス領域６に形成された機能デバイスは、トランジスタＴｒＡ１～ＴｒＡ１４によって形成された回路網を含む。トランジスタＴｒＡ１～ＴｒＡ３，ＴｒＡ７～ＴｒＡ１０は、それぞれｐ型ＭＩＳＦＥＴからなる。トランジスタＴｒＡ４～ＴｒＡ６，ＴｒＡ１１～ＴｒＡ１４は、それぞれｎ型ＭＩＳＦＥＴからなる。

一方、抵抗ＲＡ１～ＲＡ４は、半導体層２において外側領域７に形成されている。抵抗ＲＡ１～ＲＡ４のうちの少なくとも１つまたは全部は、抵抗層１０（ＣｒＳｉ）によって形成されている。抵抗ＲＡ１～ＲＡ４は、接続回路形成層２１（接続配線層９６および接続ビア電極９７）を介してトランジスタＴｒＡ１～ＴｒＡ１４によって形成された回路網に選択的に接続される。抵抗ＲＡ１～ＲＡ４は、ヒューズ抵抗層１６２によって調整された抵抗値をそれぞれ有していてもよい。抵抗ＲＡ１～ＲＡ４は、電流値設定抵抗を形成し、電流増幅率を決定する。

トランジスタＴｒＡ１のゲートには、バイアス電圧Ｖｂ１が入力される。トランジスタＴｒＡ１のドレインは、正側電源端子２０２に接続されている。トランジスタＴｒＡ１のソースは、トランジスタＴｒＡ２のソースおよびトランジスタＴｒＡ３のソースに接続されている。トランジスタＴｒＡ２のゲートは、非反転正側電源端子２０４に接続されている。トランジスタＴｒＡ３のゲートは、反転正側電源端子２０５に接続されている。

トランジスタＴｒＡ４のゲートには、バイアス電圧Ｖｂ２が入力される。トランジスタＴｒＡ４のドレインは、トランジスタＴｒＡ５のソースおよびトランジスタＴｒＡ６のソースに接続されている。
トランジスタＴｒＡ４のソースは、負側電源端子２０３に接続されている。トランジスタＴｒＡ５のゲートは、非反転正側電源端子２０４に接続されている。トランジスタＴｒＡ６のゲートは、反転正側電源端子２０５に接続されている。

トランジスタＴｒＡ７のゲートは、トランジスタＴｒＡ８のゲートに接続されている。トランジスタＴｒＡ７のゲートおよびトランジスタＴｒＡ８のゲートには、バイアス電圧Ｖｂ３が入力される。トランジスタＴｒＡ７のソースは、抵抗ＲＡ１を介して正側電源端子２０２に接続されている。
トランジスタＴｒＡ７のドレインは、トランジスタＴｒＡ９のソースに接続されている。トランジスタＴｒＡ８のソースは、抵抗ＲＡ２を介して正側電源端子２０２に接続されている。トランジスタＴｒＡ８のドレインは、トランジスタＴｒＡ１０のソースに接続されている。

トランジスタＴｒＡ９のゲートは、トランジスタＴｒＡ１０のゲートに接続されている。トランジスタＴｒＡ９のゲートおよびトランジスタＴｒＡ１０のゲートには、バイアス電圧Ｖｂ４が入力される。
トランジスタＴｒＡ９のドレインは、トランジスタＴｒＡ１１のドレインに接続されている。トランジスタＴｒＡ１０のドレインは、トランジスタＴｒＡ１２のドレインに接続されている。

トランジスタＴｒＡ７のドレインおよびトランジスタＴｒＡ９のソースの接続部には、トランジスタＴｒＡ６のドレインが接続されている。トランジスタＴｒＡ８のドレインおよびトランジスタＴｒＡ１０のソースの接続部には、トランジスタＴｒＡ５のドレインが接続されている。
トランジスタＴｒＡ１１のゲートは、トランジスタＴｒＡ１２のゲートに接続されている。トランジスタＴｒＡ１１のゲートおよびトランジスタＴｒＡ１２のゲートには、バイアス電圧Ｖｂ５が入力される。

トランジスタＴｒＡ１１のソースは、トランジスタＴｒＡ１３のドレインに接続されている。トランジスタＴｒＡ１２のソースは、トランジスタＴｒＡ１４のドレインに接続されている。
トランジスタＴｒＡ１３のゲートは、トランジスタＴｒＡ１４のゲートに接続されている。トランジスタＴｒＡ１３のゲートおよびトランジスタＴｒＡ１４のゲートは、トランジスタＴｒＡ１１のドレインに接続されている。

トランジスタＴｒＡ１３のソースは、抵抗ＲＡ３を介して負側電源端子２０３に接続されている。トランジスタＴｒＡ１４のソースは、抵抗ＲＡ４を介して負側電源端子２０３に接続されている。
この形態では、演算増幅回路２０１がトランジスタＴｒＡ１～ＴｒＡ６を含む例について説明した。しかし、トランジスタＴｒＡ１～ＴｒＡ３を備えない演算増幅回路２０１が採用されてもよいし、トランジスタＴｒＡ４～ＴｒＡ６を備えない演算増幅回路２０１が採用されてもよい。

第１実施形態に係る電子部品１、第２実施形態に係る電子部品１５１および第３実施形態に係る電子部品１６１は、図１７に示される電気的構造を有していてもよい。図１７は、第１～第３実施形態に係る電子部品１，１５１，１６１の第２形態例に係る電気的構造を示す回路図である。
図１７を参照して、電子部品１，１５１，１６１は、電流増幅型の定電流レギュレータ２１１を含む。定電流レギュレータ２１１は、正側電源端子２１２、負側電源端子２１３、出力端子２１４、トランジスタＴｒＢ１～ＴｒＢ１２（半導体スイッチングデバイス）、抵抗ＲＢ１～ＲＢ３（受動デバイス）およびコンデンサＣ（受動デバイス）を含む。

正側電源端子２１２には、電源電圧ＶＤＤが入力される。負側電源端子２１３には、基準電圧ＶＳＳが入力される。基準電圧ＶＳＳは、グランド電圧であってもよい。定電流レギュレータ２１１は、電源電圧ＶＤＤおよび基準電圧ＶＳＳの電位差に応じた定電流を出力端子２１４から出力する。
トランジスタＴｒＢ１～ＴｒＢ１２、抵抗ＲＢ１，ＲＢ３およびコンデンサＣは、それぞれ半導体層２においてデバイス領域６に形成されている。つまり、デバイス領域６に形成された機能デバイスは、トランジスタＴｒＢ１～ＴｒＢ１２、抵抗ＲＢ１，ＲＢ３およびコンデンサＣによって形成された回路網を含む。

トランジスタＴｒＢ１～ＴｒＢ４，ＴｒＢ７は、それぞれｎ型ＭＩＳＦＥＴからなる。トランジスタＴｒＢ５，ＴｒＢ６は、それぞれｎｐｎ型ＢＪＴからなる。トランジスタＴｒＢ８～ＴｒＢ１２は、それぞれｐ型ＭＩＳＦＥＴからなる。抵抗ＲＢ１，ＲＢ３は、それぞれポリシリコン抵抗によって形成されていてもよい。
抵抗ＲＢ２は、半導体層２において外側領域７に形成される。抵抗ＲＢ２は、抵抗層１０（ＣｒＳｉ）によって形成されている。抵抗ＲＢ２は、ヒューズ抵抗層１６２によって調整された抵抗値を有していてもよい。抵抗ＲＢ２は、電流値設定抵抗を形成し、電流増幅率を決定する。抵抗ＲＢ２は、接続回路形成層２１（接続配線層９６および接続ビア電極９７）を介してトランジスタＴｒＢ１～ＴｒＢ１２、抵抗ＲＢ１，ＲＢ３およびコンデンサＣによって形成された回路網に選択的に接続される。

トランジスタＴｒＢ１のゲートは、トランジスタＴｒＢ２のゲートに接続されている。トランジスタＴｒＢ１のゲートおよびトランジスタＴｒＢ２のゲートは、トランジスタＴｒＢ１のドレインに接続されている。
トランジスタＴｒＢ１のドレインは、抵抗ＲＢ１を介して正側電源端子２１２に接続されている。トランジスタＴｒＢ１のソースは、負側電源端子２１３に接続されている。トランジスタＴｒＢ２のソースは、トランジスタＴｒＢ１のソースに接続されている。

トランジスタＴｒＢ３のゲートは、トランジスタＴｒＢ４のゲートに接続されている。トランジスタＴｒＢ３のゲートおよびトランジスタＴｒＢ４のゲートは、トランジスタＴｒＢ３のドレインに接続されている。
トランジスタＴｒＢ３のソースは、負側電源端子２１３に接続されている。トランジスタＴｒＢ２のドレインは、トランジスタＴｒＢ１のゲートおよびトランジスタＴｒＢ２のゲートに接続されている。トランジスタＴｒＢ４のソースは、負側電源端子２１３に接続されている。

トランジスタＴｒＢ５のベースは、トランジスタＴｒＢ６のベースに接続されている。トランジスタＴｒＢ５のベースおよびトランジスタＴｒＢ６のベースは、トランジスタＴｒＢ５のコレクタに接続されている。トランジスタＴｒＢ５のエミッタは、抵抗ＲＢ２を介して負側電源端子２１３に接続されている。トランジスタＴｒＢ６のエミッタは、負側電源端子２１３に接続されている。

トランジスタＴｒＢ７のゲートは、トランジスタＴｒＢ６のコレクタに接続されている。トランジスタＴｒＢ７のドレインは、トランジスタＴｒＢ２のドレインに接続されている。トランジスタＴｒＢ７のソースは、負側電源端子２１３に接続されている。
抵抗ＲＢ３は、コンデンサＣとの間でＲＣ直列回路２１５を形成している。ＲＣ直列回路２１５は、トランジスタＴｒＢ７のゲートおよび負側電源端子２１３の間に接続されている。

トランジスタＴｒＢ８～ＴｒＢ１２のゲートは、互いに接続されている。トランジスタＴｒＢ８～ＴｒＢ１２のゲートは、それぞれトランジスタＴｒＢ７のゲートに接続されている。トランジスタＴｒＢ８～ＴｒＢ１２のドレインは、それぞれ正側電源端子２１２に接続されている。
トランジスタＴｒＢ８のソースは、トランジスタＴｒＢ３のドレインに接続されている。トランジスタＴｒＢ９のソースは、トランジスタＴｒＢ５のコレクタに接続されている。トランジスタＴｒＢ１０のソースは、トランジスタＴｒＢ６のコレクタに接続されている。

トランジスタＴｒＢ１１のソースは、トランジスタＴｒＢ８，ＴｒＢ９，ＴｒＢ１０，ＴｒＢ１２のゲートおよびトランジスタＴｒＢ７のドレインに接続されている。トランジスタＴｒＢ１２のソースは、出力端子２１４に接続されている。
本発明の実施形態について説明したが、本発明の実施形態は、さらに他の形態で実施することもできる。

前述の各実施形態では、１つまたは複数の抵抗回路１１（抵抗層１０）が、外側領域７に形成される例について説明した。しかし、前述の各実施形態において、１つまたは複数の抵抗回路１１（抵抗層１０）が、デバイス領域６に形成されていてもよい。
また、前述の各実施形態において、１つまたは複数の抵抗回路１１（抵抗層１０）が、デバイス領域６および外側領域７にそれぞれ形成されていてもよい。また、１つまたは複数の抵抗回路１１（抵抗層１０）が、外側領域７に代えてデバイス領域６だけに形成されていてもよい。

以下、この明細書および図面から抽出される特徴の例を示す。
［項１］機能デバイスが形成されたデバイス領域および前記デバイス領域外の外側領域を含み、主面を有する半導体層と、前記半導体層の前記主面の上に積層された複数の絶縁層を含む多層配線構造であって、前記デバイス領域から前記外側領域に引き回されるように複数の前記絶縁層内に選択的に形成され、前記機能デバイスに電気的に接続された配線層を含む接続回路形成層、および、前記接続回路形成層の前記配線層を介して前記機能デバイスに電気的に接続されるように前記外側領域において前記接続回路形成層とは異なる複数の前記絶縁層内に選択的に形成され、金属薄膜からなる抵抗層を含む抵抗回路形成層を有する多層配線構造と、を含む、電子部品。

この電子部品によれば、抵抗層が金属薄膜からなる。金属薄膜によれば、抵抗層の厚さを低減しながら、抵抗層の平面面積を縮小できる。これにより、平坦性を確保しながら、多層配線構造内に抵抗層を適切に介在させることができる。特に、この電子部品では、抵抗層が外側領域に形成されている。これより、抵抗層がデバイス領域に与える電気的な影響を抑制し、デバイス領域が抵抗層に与える電気的な影響を抑制できる。よって、抵抗層を多層配線構造に適切に組み込むことができる。

［項２］前記機能デバイスは、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも１つを含む、項１に記載の電子部品。
［項３］前記機能デバイスは、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの任意の２種以上のデバイスが選択的に組み合わされた回路網を含む、項１に記載の電子部品。

［項４］前記受動デバイスは、抵抗、コンデンサおよびコイルのうちの少なくとも１つを含む、項２または３に記載の電子部品。
［項５］前記半導体整流デバイスは、ｐｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含む、項２または３に記載の電子部品。

［項６］前記半導体スイッチングデバイスは、ＢＪＴ（Bipolar Junction Transistor）、ＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）、および、ＪＦＥＴ（Junction Field Effect Transistor）のうちの少なくとも１つを含む、項２または３に記載の電子部品。
［項７］前記機能デバイスおよび前記抵抗層によって形成された増幅回路を含む、項１に記載の電子部品。

［項８］前記機能デバイスおよび前記抵抗層によって形成された差動演算増幅回路を含む、項１に記載の電子部品。
［項９］前記機能デバイスおよび前記抵抗層によって形成された定電流レギュレータ回路を含む、項１に記載の電子部品。
［項１０］前記抵抗層は、ＣｒＳｉ、ＴａＮおよびＴｉＮのうちの少なくとも１つを含む金属薄膜からなる、項１～９のいずれか一項に記載の電子部品。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１ 電子部品
２ 半導体層
６ デバイス領域
７ 外側領域
１０ 抵抗層
１５ 第３絶縁層
１６ 第４絶縁層
２３ 第１ビア電極
２３ｃ 第１ビア電極の第１突出部
２４ 第２ビア電極
２４ｃ 第２ビア電極の第２突出部
４１ 第１下側配線層
４２ 第２下側配線層
６１ 第１上側配線層
６２ 第２上側配線層
８３ 第１ロングビア電極
８３ｃ 第１ロングビア電極の下側部分
８３ｄ 第１ロングビア電極の上側部分
８４ 第２ロングビア電極
８４ｃ 第２ロングビア電極の下側部分
８４ｄ 第２ロングビア電極の上側部分
１０１ 最上絶縁層
１０２ 第１パッド開口
１０３ 第２パッド開口
１６１ 電子部品
１６２ ヒューズ抵抗層
ＴＬ１ 第１配線厚さ
ＴＬ２ 第２配線厚さ

Claims (26)

1. 下側絶縁層と、
   前記下側絶縁層の上に形成された上側絶縁層と、
   前記下側絶縁層に埋め込まれた第１ビア電極と、
   前記第１ビア電極から離間して前記下側絶縁層に埋め込まれた第２ビア電極と、
   金属薄膜からなり、前記下側絶縁層および前記上側絶縁層の間の領域に介在し、前記第１ビア電極および前記第２ビア電極に電気的に接続された抵抗層と、
   前記抵抗層に対して前記下側絶縁層側の領域に形成され、前記第１ビア電極に電気的に接続された第１下側配線層と、
   前記抵抗層に対して前記下側絶縁層側の領域に形成され、前記第２ビア電極に電気的に接続された第２下側配線層と、
   前記上側絶縁層の上に形成され、前記第１下側配線層に電気的に接続された第１上側配線層と、
   前記上側絶縁層の上に形成され、前記第２下側配線層に電気的に接続された第２上側配線層と、を含む、電子部品。
2. 前記抵抗層は、前記第１下側配線層および前記第２下側配線層に直列接続されている、請求項１に記載の電子部品。
3. 前記抵抗層は、前記第１上側配線層および前記第２上側配線層に直列接続されている、請求項１に記載の電子部品。
4. 前記第１上側配線層は、平面視において前記抵抗層から離間しており、
   前記第２上側配線層は、平面視において前記抵抗層から離間している、請求項１～３のいずれか一項に記載の電子部品。
5. 前記第１上側配線層は、最上配線層を形成し、
   前記第２上側配線層は、最上配線層を形成している、請求項１～４のいずれか一項に記載の電子部品。
6. 前記第１上側配線層は、前記第１下側配線層の厚さ以上の厚さを有している、請求項１～５のいずれか一項に記載の電子部品。
7. 前記第２上側配線層は、前記第２下側配線層の厚さ以上の厚さを有している、請求項１～６のいずれか一項に記載の電子部品。
8. 前記下側絶縁層および前記上側絶縁層を貫通して埋め込まれ、前記第１下側配線層および前記第１上側配線層に電気的に接続された第１ロングビア電極と、
   前記下側絶縁層および前記上側絶縁層を貫通して埋め込まれ、前記第２下側配線層および前記第２上側配線層に電気的に接続された第２ロングビア電極と、をさらに含む、請求項１～７のいずれか一項に記載の電子部品。
9. 前記抵抗層は、平面視において前記第１ロングビア電極および前記第２ロングビア電極を結ぶ直線上に位置している、請求項８に記載の電子部品。
10. 前記第１ロングビア電極は、前記抵抗層に対して前記第１下側配線層側に位置する第１下側部分、および、前記抵抗層に対して前記第１上側配線層側に位置し、前記第１下側部分の長さ以上の長さを有する第１上側部分を有している、請求項８または９に記載の電子部品。
11. 前記第２ロングビア電極は、前記抵抗層に対して前記第２下側配線層側に位置する第２下側部分、および、前記抵抗層に対して前記第２上側配線層側に位置し、前記第２下側部分の長さ以上の長さを有する第２上側部分を有している、請求項８～１０のいずれか一項に記載の電子部品。
12. 前記第１上側配線層および前記第２上側配線層を被覆し、前記第１上側配線層を露出させる第１パッド開口および前記第２上側配線層を露出させる第２パッド開口を有する絶縁層をさらに含む、請求項８～１１のいずれか一項に記載の電子部品。
13. 前記絶縁層は、平面視において前記第１上側配線層および前記第１ロングビア電極の接続部を被覆している、請求項１２に記載の電子部品。
14. 前記絶縁層は、平面視において前記第２上側配線層および前記第２ロングビア電極の接続部を被覆している、請求項１２または１３に記載の電子部品。
15. 前記第１ビア電極は、前記下側絶縁層の主面に対して前記上側絶縁層に向けて突出した第１突出部を有しており、
    前記抵抗層は、前記第１ビア電極の前記第１突出部を被覆している、請求項１～１４のいずれか一項に記載の電子部品。
16. 前記第２ビア電極は、前記下側絶縁層の主面に対して前記上側絶縁層に向けて突出した第２突出部を有しており、
    前記抵抗層は、前記第２ビア電極の前記第２突出部を被覆している、請求項１～１５のいずれか一項に記載の電子部品。
17. 主面を有する半導体層をさらに含み、
    前記下側絶縁層は、前記半導体層の主面の上に形成されている、請求項１～１６のいずれか一項に記載の電子部品。
18. 前記半導体層は、機能デバイスが形成されたデバイス領域および前記デバイス領域外の外側領域を含み、
    前記抵抗層は、平面視において前記外側領域に形成されている、請求項１７に記載の電子部品。
19. 前記抵抗層は、ＣｒＳｉ、ＴａＮおよびＴｉＮのうちの少なくとも１つを含む金属薄膜からなる、請求項１～１８のいずれか一項に記載の電子部品。
20. 下側絶縁層と、
    前記下側絶縁層の上に形成された上側絶縁層と、
    前記下側絶縁層に埋め込まれた第１ビア電極と、
    前記第１ビア電極から離間して前記下側絶縁層に埋め込まれた第２ビア電極と、
    前記上側絶縁層の上に形成された第１上側配線層と、
    前記第１上側配線層から離間して前記上側絶縁層の上に形成された第２上側配線層と、
    金属薄膜からなり、平面視において前記第１上側配線層および前記第２上側配線層の間の領域に位置するように前記下側絶縁層および前記上側絶縁層の間の領域に介在し、前記第１ビア電極および前記第２ビア電極に電気的に接続された抵抗層と、を含む、電子部品。
21. 前記抵抗層の側方を横切るように前記下側絶縁層および前記上側絶縁層を貫通して埋め込まれ、前記第１上側配線層に電気的に接続された第１ロングビア電極と、
    前記抵抗層の側方を横切るように前記下側絶縁層および前記上側絶縁層を貫通して埋め込まれ、前記第２上側配線層に電気的に接続された第２ロングビア電極と、をさらに含む、請求項２０に記載の電子部品。
22. 前記抵抗層は、平面視において前記第１ロングビア電極および前記第２ロングビア電極を結ぶ直線上に位置している、請求項２１に記載の電子部品。
23. 前記第１ロングビア電極は、平面視において前記第１ビア電極および前記第２ビア電極を結ぶ直線上に位置している、請求項２１または２２に記載の電子部品。
24. 前記第２ロングビア電極は、平面視において前記第１ビア電極および前記第２ビア電極を結ぶ直線上に位置している、請求項２１～２３のいずれか一項に記載の電子部品。
25. 前記抵抗層は、前記第１上側配線層および前記第２上側配線層に電気的に接続されてい
    る、請求項２０～２４のいずれか一項に記載の電子部品。
26. 前記抵抗層は、ＣｒＳｉ、ＴａＮおよびＴｉＮのうちの少なくとも１つを含む金属薄膜
    からなる、請求項２１～２５のいずれか一項に記載の電子部品。

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