JP6115277B2 - 半導体装置 - Google Patents

Description

この発明は、トリミング回路を有する半導体装置に関する。

半導体集積回路では製造バラツキによる回路特性の変動を補正するためにトリミングという手段で調整が行われる。トリミング用素子としてヒューズ抵抗やツェナーザップダイオードなどが用いられる。

ヒューズ抵抗は、通常はポリシリコン膜で形成されるポリシリコン抵抗であり、このポリシリコン抵抗を溶断することで、ヒューズ抵抗の端子間をショート状態からオープン状態に変化させる。このヒューズ抵抗の溶断方法としては、レーザを使う方法や電流を流してそのジュール熱を利用する方法がある。電流を流す方法は、外部電圧源または集積回路内蔵の電圧源を利用して比較的簡単に実施できるため、広く用いられている。

ツェナーザップダイオードは、電圧を印加してｐｎ接合にアバランシェ電流で短絡破壊を起こさせ、カソード端子−アノード端子間をオープン状態からショート状態に変化させる。

トリミング回路は、前記したトリミング用素子単独もしくはトリミング用素子を含む回路で構成され、トリミング回路の出力端子である第1端子および第２端子の間をショート状態もしくはオープン状態にすることで、回路定数を変更して半導体集積回路の回路特性を補正する。

図１２は、直列抵抗回路５０をトリミング回路５１，５２で調整する場合について示した回路図であり、同図（ａ）はトリミング回路５１としてヒューズ抵抗５３を用いた場合の図、同図（ｂ）は、トリミング回路５２としてツェナーザップダイオード５４を用いた場合の図である。

同図（ａ）において、５個の抵抗Ｒ１〜Ｒ５で構成される直列抵抗回路５０の一端が電源端子６１に接続され、他端がグランドＧＮＤに接続され、最上段の抵抗Ｒ１と２段目の抵抗Ｒ２の接続点に接続する基準電圧端子６２から基準電圧ＶＲＥＦを出力させる。最下段の抵抗Ｒ５の両端にヒューズ抵抗５３の第１端子５３ａと第２端子５３ｂを接続する。電源端子６１に電源電圧ＶＤＤ０を印加したとき、基準電圧ＶＥＲＦ＝Ｖ１が出力されるように設計する。製造プロセスを終了し、電源端子６１にＶＤＤ０を印加し、基準電圧ＶＲＥＦを測定してＶ１より製造バラツキにより低い電圧を示した場合、トリミング回路５１のヒューズ抵抗５３を溶断する。ヒューズ抵抗５３が溶断されることで、第1端子５３ａと第２端子５３ｂの間がオープン状態になり、基準電圧ＶＲＥＦは高くなる。ＶＲＥＦが高くなることで、ＶＲＥＦは設定電圧であるＶ１に近づき、調整される。

同図（ｂ）において、５個の抵抗Ｒ１〜Ｒ５で構成される直列抵抗回路５０の一端が電源端子６１に接続され、他端がグランドＧＮＤに接続され、最上段の抵抗Ｒ１と２段目の抵抗Ｒ２の接続点に接続する基準電圧端子６２から基準電圧ＶＲＥＦを出力させる。最下段の抵抗Ｒ５の両端にトリミング回路５２のツェナーザップダイオード５４の第１端子５４ａと第２端子５４ｂを接続する。電源端子６１に電源電圧ＶＤＤ０を印加したとき、基準電圧ＶＥＲＦ＝Ｖ１が出力されるように設計する。製造プロセスを終了し、電源端子６１にＶＤＤ０を印加し、基準電圧ＶＲＥＦを測定してＶ１より高い電圧を製造バラツキにより示した場合、トリミング回路５２のツェナーザップダイオード５４を短絡する。ツェナーザップダイオード５４が短絡されることで、第1端子５４ａと第２端子５４ｂの間がショート状態になり、基準電圧ＶＲＥＦは低くなる。ＶＲＥＦが低くなることで、ＶＲＥＦは設定電圧であるＶ１に近づき、調整される。

前記の直列抵抗回路５０の代わりに、ＭＯＳＦＥＴが直列接続した直列ＭＯＳＦＥＴ回路の場合も同様にトリミングすることができる。この場合はトリミング回路の第1端子と第２端子はＭＯＳＦＥＴのドレインとソースに接続するとよい。

また、特許文献１には、ＩＣチップ面積や外部端子の増加を抑え、最終トリミング調整終了後は再トリミングしない半導体装置およびそのトリミング方法について記載されている。

また、特許文献２には、トリミングの事前確認専用の回路やそのための余分なデータ入力用パッドを設けることなく、トリミング前にトリミング後の動作状態を確認することができる半導体集積回路が記載されている。

前記の特許文献１，２では、ポリシリコンヒューズを使用したトリミング回路例が示されている。
また、特許文献３では、ヒューズ素子を抵抗体の上部に積層することが記載されている。さらに、ヒューズ素子のレーザによって切断される領域下における抵抗体を凹形状とすることで、小面積で抵抗体へのヒューズ素子切断時の損傷がなく、各素子間に生じる接触抵抗なども小さく、安定させる半導体装置とその製造方法が記載されている。

また、特許文献４では、高周波入出力信号線と外部供給電源ＶＤＤとの間、および外部接地電圧ＧＮＤと前記高周波入出力信号線との間に、高周波入出力信号線から外部供給電
圧ＶＤＤへの向き、および外部接地電圧ＧＮＤから高周波入出力信号線への向きがそれぞれダイオードの順方向となるようにポリシリコン横方向ダイオードを形成・接続する。これにより、高ＥＳＤ耐性を持つ高信頼度の高機能高周波Ｓｉ−ＭＯＳ半導体デバイスを提供できることが記載されている。

また、特許文献５では、Ｐ型の半導体薄膜で形成されたＰ型薄膜抵抗体と、Ｎ型の半導体薄膜で形成されたＮ型薄膜抵抗体とから構成し、応力がかかった場合の抵抗値変化を相殺した。これを得る製造方法においては、ＮＭＯＳトランジスタのソース、ドレインを形成する工程で同時にＮ型多結晶シリコン抵抗体内の低抵抗領域を形成する。また、ＰＭＯＳトランジスタ領域のソース、ドレインを形成する工程で同時にＰ型多結晶シリコン抵抗体内の低抵抗領域を形成するようにすることで、応力に対して抵抗値の変動しないブリーダ抵抗回路を有する半導体装置とすることができることが記載されている。

また、特許文献６には、ゲート酸化膜を複数有するＬＣＤコントローラＩＣのヒューズを使用したトリミング回路において、入力回路のトランジスタのゲート酸化膜に最も薄い
酸化膜以外を使用し、複数有するゲート酸化膜のうち最も薄い酸化膜以外を入力回路のトランジスタに使用することで、ヒューズトリミング時の入力回路のゲート酸化膜の破壊防止し、ヒューズトリミング時の電圧印加でも特性が劣化させないことが記載されている。

また、特許文献７には、トリミングパッドへの静電気印加によりヒューズ抵抗が切断されるのを防止する方法が記載されている。
また、特許文献８には、電源端子と出力端子の間に接続された第１のヒューズと、接地端子と出力端子の間に接続された第２のヒューズと、を備え、出力論理の選択時に第１のヒューズと第２のヒューズのいずれかが必ず切断される論理選択回路を備えたロジック回路および電圧検出回路にすることで、ハイレベルまたはローレベルのいずれの出力論理が選択されたとしても、消費電流が抑えられることが記載されている。

特開２００３−１１００２９号公報 第２９９４４５７３号公報 特開２００８−１９２９８６号公報 特開２００２−１００７６１号公報 特開２００１−３２００１９号公報 特開２０００−１３３７７８号公報 特開２００６−２９４９０３号公報 特開２０１３−７６１９号公報

しかし、前記した図１２（ａ）で示したヒューズ抵抗５３のみでは端子５３ａ，５３ｂ間をショート状態からオープン状態へ変化させることのみ可能であり、オープン状態からショート状態へ変化させることはできない。

そのため、トリミング回路において、前記の二種類の状態変化をさせる必要がある半導体集積回路の場合には、ショート状態からオープン状態にできるヒューズ抵抗５３で構成されるトリミング回路５１と、オープン状態からショート状態にできるツェナーザップダイオード５４で構成されるトリミング回路５２の両者が必要となる。

しかし、この両者を用いる場合には、ヒューズ抵抗５３に電流を流して溶断するための電圧源と、ツェナーザップダイオード５４のｐｎ接合を破壊するための電圧源が必要になる。２種類の電圧源を集積回路の内部電圧源で実現する場合は、回路規模の増大によるコストの増大をまねき、外部電圧源で実現する場合は、トリミング用設備の増加によるコストの増大を招く。

また、ヒューズ抵抗５３を溶断するときやツェナーザップダイオード５４を短絡させるときには、図示しないトリミングパッドに高い電圧を印加するために、トリミング回路５１，５２が接続する各種回路をこの高い電圧から保護する手段が必要になる。

また、前記のツェナーザップダイオード５４は、半導体集積回路などの半導体装置を構成する他の素子（例えばＭＯＳＦＥＴなど）と同時に形成することが困難であり、製造工程が複雑になり、製造コストが増大する。

この発明の目的は、前記の課題を解決して、ヒューズ抵抗を用いて、オープン状態からショート状態にできる、トリミング回路を有する低コストで小型の半導体装置を提供することにある。

前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、定電流回路と、該定電流回路に一端が接続するヒューズ抵抗と、前記定電流回路と前記ヒューズ抵抗の一端とを接続する接続点に接続するトリミングパッドと、前記接続点に一端が接続する保護抵抗と、該保護抵抗の他端にカソードが接続する保護ダイオードと、前記保護抵抗の他端にゲートが接続するＭＯＳトランジスタと、前記ヒューズ抵抗の他端および前記保護ダイオードのアノードが接続するグランドと、を有するトリミング回路を備えた半導体装置において、前記ヒューズ抵抗、保護抵抗および保護ダイオードが、半導体基板上に第１の絶縁膜を介して配置されるポリシリコン層により形成される構成とする。

また、特許請求の範囲の請求項２記載の発明によれば、前記請求項１に記載の発明において、前記ヒューズ抵抗は、前記一層目のポリシリコン層に選択的に形成されるとよい。
また、特許請求の範囲の請求項３記載の発明によれば、前記請求項１または２に記載の発明において、前記保護抵抗の端部が前記保護ダイオードのカソード領域を兼ねる共通領域を備えるとよい。

また、特許請求の範囲の請求項４記載の発明によれば、前記請求項１ないし３に記載の発明において、前記保護抵抗に形成され前記ヒューズ抵抗と前記保護抵抗との接続のための第１の金属配線が通る第１の開口部と、前記保護ダイオードのアノード領域に形成され前記ヒューズ抵抗と前記保護ダイオードとの接続のための第２の金属配線が通る第２の開口部と、を備えるとよい。

また、特許請求の範囲の請求項５記載の発明によれば、前記請求項４に記載の発明において、前記第３の絶縁膜は前記第１の開口部および前記第２の開口部に配置され、前記第１の金属配線は、前記第３の絶縁膜上および前記第１の開口部の内側で前記第３の絶縁膜および前記第２の絶縁膜に形成されたコンタクト部に配置され前記保護抵抗と前記ヒューズ抵抗とを接続し、前記第２の金属配線は、前記第３の絶縁膜上および前記第２の開口部の内側で前記第３の絶縁膜および前記第２の絶縁膜に形成されたコンタクト部に配置され前記保護ダイオードのアノード領域と前記ヒューズ抵抗とを接続するとよい。

また、特許請求の範囲の請求項６記載の発明によれば、前記請求項３に記載の発明において、前記ヒューズ抵抗は、溶断部とその両側に配置され前記溶断部の幅より幅が大きい第１、第２のコンタクト領域とを備え、前記共通領域は、前記溶断部の上部から前記溶断部が形成されていない前記第１のコンタクト領域と前記第２のコンタクト領域との間の領域に亘って前記第２の絶縁膜上に形成され、前記ＭＯＳトランジスタのゲートと前記共通領域とを接続する第３の金属配線を備え、前記共通領域と前記第３の金属配線とは前記溶断部が形成されていない前記第１のコンタクト領域と前記第２のコンタクト領域との間の領域で接続されるとよい。

また、特許請求の範囲の請求項７記載の発明によれば、定電流回路と、該定電流回路に一端が接続するヒューズ抵抗と、前記定電流回路と前記ヒューズ抵抗の一端とを接続する接続点に接続するトリミングパッドと、前記接続点に一端が接続する保護抵抗と、該保護抵抗の他端にカソードが接続する保護ダイオードと、前記保護抵抗の他端にゲートが接続するＭＯＳトランジスタと、前記ヒューズ抵抗の他端および前記保護ダイオードのアノードが接続するグランドと、を有するトリミング回路を備えた半導体装置において、
前記保護抵抗および保護ダイオードが形成される一層目のポリシリコン層が半導体基板上に第１の絶縁膜を介して配置され、前記一層目のポリシリコン層に少なくとも一部が重なるように第２の絶縁膜を介して前記ヒューズ抵抗が形成される二層目のポリシリコン層が配置されるとよい。

また、特許請求の範囲の請求項８記載の発明によれば、前記請求項１ないし７のいずれか１つに記載の発明において、前記一層目のポリシリコン層の大きさが前記二層目のポリシリコン層の大きさ以上であるとよい。

この発明では、トリミング回路をＭＯＳＦＥＴ、保護回路およびヒューズ抵抗で構成し、トリミング回路を構成する保護回路およびヒューズ抵抗を二層構造で形成することで、低コストで小型の半導体装置とすることができる。

この発明の第１実施例に係るトリミング回路１００の要部回路図である。 図１のトリミング回路１００においてトリミング前後について説明する図であり、（ａ）はトリミング前の図、（ｂ）はトリミング後の図である。 図１の保護回路の動作を説明する図である。 この発明の第２実施例に係る半導体装置２００の構成図である。 この発明の第３実施例に係る半導体装置３００の要部構成図であり、（ａ）は平面図、（ｂ）は（ａ）のＸ１−Ｘ１線で切断した断面図、（ｃ）は（ａ）のＸ２−Ｘ２で切断した断面図である。 図５を各層に分解した平面図であり、（ａ）は、下層のポリシリコンで形成されたヒューズ抵抗の図、（ｂ）は上層のポリシリコンで形成された保護ダイオードと保護抵抗の図、（ｃ）は、最上層のメタル配線の図である。 図５の保護ダイオード、保護抵抗およびヒューズ抵抗の模式的な説明図であり、同図（ａ）は断面図、同図（ｂ）は回路図である。

この発明の第４実施例に係る半導体装置４００の要部構成図であり、（ａ）はヒューズ抵抗の平面図、（ｂ）は保護ダイオードと保護抵抗の平面図、（ｃ）は（ａ）、(ｂ)のＸ１−Ｘ１線で切断した断面図、（ｄ）は（ａ）、(ｂ)のＸ２−Ｘ２で切断した断面図である。 この発明の第５実施例に係る半導体装置５００の要部構成図であり、（ａ）は保護ダイオードと保護抵抗の平面図、（ｂ）はヒューズ抵抗の平面図、（ｃ）は（ａ）、(ｂ)のＸ１−Ｘ１線で切断した断面図、（ｄ）は（ａ）、(ｂ)のＸ２−Ｘ２で切断した断面図である。 この発明の第６５実施例に係る半導体装置６００の要部構成図であり、（ａ）は保護ダイオードと保護抵抗の平面図、（ｂ）はヒューズ抵抗の平面図、（ｃ）は（ａ）、(ｂ)のＸ１−Ｘ１線で切断した断面図、（ｄ）は（ａ）、(ｂ)のＸ２−Ｘ２で切断した断面図である。 ヒューズ抵抗とＭＯＳＦＥＴからなるトリミング回路１００とヒューズ抵抗のみのトリミング回路１００ａを用いた半導体装置２００〜４００の要部回路図である。 直列抵抗回路をトリミング回路で調整する場合について示した回路図であり、（ａ）はトリミング回路としてヒューズ抵抗を用いた場合の図、（ｂ）は、トリミング回路としてツェナーザップダイオードを用いた場合の図である。

実施の形態を以下の実施例で説明する。

図１は、この発明の第１実施例に係るトリミング回路１００の要部回路図である。
図１のトリミング回路１００は、電源１に接続する定電流回路２と、定電流回路２に一端が接続するヒューズ抵抗３とを備える。定電流回路２とヒューズ抵抗３の一端を接続する接続点４（ノード）に接続するトリミングパッド５とを備える。また、この接続点４に一端が接続する保護抵抗６と、保護抵抗６の他端にカソード８が接続する保護ダイオード７と、保護抵抗６の他端にゲート１１が接続するｎチャネル型ＭＯＳＦＥＴ１０とを備える。ＭＯＳＦＥＴ１０のドレイン１２に接続する第１端子１４と、ソース１３に接続する第２端子１５を備える。前記のヒューズ抵抗３の他端および保護ダイオード７のアノード９はグランド１６に接続する。前記のヒューズ抵抗３はポリシリコン膜で形成されたポリシリコン抵抗である。Ｂ部は保護抵抗６と保護ダイオード７からなる保護回路１７である。

このトリミング回路１００は、外部電圧源（または内部電圧源、たとえば電源１）からトリミングパッド５に高い電圧が印加され、この電圧によってヒューズ抵抗３に電流を流して、そのジュール熱でヒューズ抵抗３を溶断する方式である。

図２は、図１のトリミング回路１００においてトリミング前後について説明する図であり、同図（ａ）はトリミング前の図、同図（ｂ）はトリミング後の図である。
同図（ａ）に示すように、トリミング前には、ヒューズ抵抗３でＭＯＳＦＥＴ１０のゲート１１はグランド１６にプルダウンされている。定電流源の電流値は十分小さく設定されているため、ヒューズ抵抗の両端に発生する電圧は小さく、ＭＯＳＦＥＴ１０はオフ状態にある。そのため、第１端子１４と第２端子１５の間はオープン状態にある。

同図（ｂ）に示すように、トリミング実施時には、トリミングパッド５で高い電圧を印加して、ヒューズ抵抗３に電流を流してヒューズ抵抗３を溶断させて、オープン状態にする。従って、トリミング後には、ヒューズ抵抗３が溶断されオープン状態になっているので、定電流回路２によってＭＯＳＦＥＴ１０のゲート１１がＶＤＤ電位にプルアップされる。このプルアップにより、ＭＯＳＦＥＴ１０はオン状態になり第１端子１４と第２端子１５の間はショート状態になる。

トリミングパッド５に印加される高い電圧は、保護回路１７を介してＭＯＳＦＥＴ１０のゲート１１に低い電圧となって印加されるため、ＭＯＳＦＥＴ１０のゲート絶縁膜が絶縁破壊を起こすことはない。

図３は、図１の保護回路１７の動作を説明する図である。トリミングパッド５に電圧(Ｖｏ)を印加した場合、保護ダイオード７のＩ−Ｖ曲線１８と保護抵抗６のＩ−Ｖ曲線１９（負荷直線）の交点２０よりＭＯＳＦＥＴ１０のゲート１１に印加される電圧Ｖｇｏが決定される。また、ヒューズ抵抗３のＩ−Ｖ直線２１からヒューズ抵抗３に流れる電流Ｉｏが決定される。

図３において、ヒューズ抵抗３に流れる電流Ｉｏがヒューズ溶断電流Ｉｍ以上となり、かつＭＯＳＦＥＴ１０のゲート１１に印加される電圧ＶｇｏをＭＯＳＦＥＴ１０のゲート酸化膜の破壊電圧Ｖｂ以下とする。すなわち、保護ダイオード７と保護抵抗６の効果により、ヒューズ抵抗３の溶断と、ＭＯＳＦＥＴ１０のゲート酸化膜の保護を同時に実現している。

ゲート酸化膜を適切に保護するためには、図３に示す関係を満たすように高抵抗の保護抵抗６や動作抵抗の小さな保護ダイオード７が必要となる。

図４は、この発明の第２実施例に係る半導体装置２００の構成図である。この図はトリミング回路１００のＡ部の要部平面図と回路構成図を示す。
この半導体装置２００は、半導体基板２２上に配置されるＬＯＣＯＳ酸化膜などの図示しない絶縁膜と、この絶縁膜上に保護ダイオード７、保護抵抗６およびヒューズ抵抗３を備える。さらに、電源１に接続される定電流回路２と、トリミングパッド５と第１端子１４および第２端子１５を備える。

ヒューズ抵抗３、保護抵抗６および保護ダイオード７はそれぞれ点線で示すコンタクト部２５を介して点線で示すメタル配線２４に接続する。ここでは、半導体装置２００を構成するトリミング回路１００のＡ部のみレイアウトのみ示し、その他は回路で示した。

保護ダイオード７と保護抵抗６およびヒューズ抵抗３は１層のポリシリコン層で形成される。ヒューズ抵抗３は溶断し易いように中央部の幅Ｗを狭くしている。定電流回路２は、例えば、デプレッションＭＯＳＦＥＴで構成される。電源１は半導体装置２００内に形成される内部電源である。

トリミングパッド５にＶｏの電圧を印加して、ヒューズ抵抗３に電流Ｉｏを流すことでヒューズ抵抗３を溶断する。ヒューズ抵抗３が溶断されることで、ＭＯＳＦＥＴ１０の第１端子１４と第２端子１５の間をオープン状態からショート状態にする。この状態変化により、第1端子１４と第２端子１５に接続する図示しない半導体集積回路を構成する抵抗やＭＯＳＦＥＴがトリミング（調整）される。

ヒューズ抵抗３の溶断で印加される高い電圧Ｖｏは保護回路１７を構成する保護抵抗６と保護ダイオード７で抑制されるため、ＭＯＳＦＥＴ１０のゲート１１には低い電圧Ｖｇｏが印加され、高い電圧Ｖｏから保護される。

つぎに、トリミング回路１００のＡ部の占有面積を小さくした実施例について説明する。

図５は、この発明の第３実施例に係る半導体装置３００の要部構成図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ１−Ｘ１線で切断した断面図、同図（ｃ）は同図（ａ）のＸ２−Ｘ２で切断した断面図、同図（d）はＭＯＳＦＥＴ１０の断面図である。この図はトリミング回路１００のＡ部の平面図と断面図と前記Ａ部とは異なる領域に形成され同一の半導体基板３１上に形成されたＭＯＳＦＥＴ１０の断面図である。

図６は、図５（ａ）の各層を分解した平面図であり、同図（ａ）は、ポリシリコン層３３で形成されたヒューズ抵抗３の図、同図（ｂ）はポリシリコン層３６で形成された保護ダイオード７と保護抵抗６の図、同図（ｃ）は、最上層のメタル配線４４，４５，４６の図である。

図７は、図５の保護ダイオード７、保護抵抗６およびヒューズ抵抗３の模式的な説明図であり、同図（ａ）は断面図、同図（ｂ）は回路図である。
図５〜図７を用いて、図５に示した半導体装置３００に形成されたトリミング回路１００の要部構成について説明する。

半導体基板３１上に形成された絶縁膜（ＬＯＣＯＳ酸化膜）３２上に、ポリシリコン層３３で形成されたヒューズ抵抗３（ポリシリコンヒューズ）が配置されている。ヒューズ抵抗３は溶断し易いように幅Ｗが狭い溶断部３ａとその両端に溶断部の幅Ｗより広い幅で形成されているコンタクト領域３ｂ，３ｃから構成されている。ヒューズ抵抗３のコンタクト領域３ｂ，３ｃはそれぞれコンタクト部３４により、上部のメタル配線４４〜４６と接続されている。ポリシリコン層３３は成膜時に高濃度のリンがドープされたドープドポリシリコンであり、ヒューズ抵抗３の面積（電流通路の幅）を増大させずに、比較的小さな抵抗値になるように設計されている。図５（ｄ）に記載のＭＯＳＦＥＴ１０のゲート１１も比較的小さな抵抗値のドープドポリシリコンで作成されるため、ポリシリコン層３３とゲート１１とを同時に形成することができる。具体的には、半導体基板３１上にゲート酸化膜１１ａとＬＯＣＯＳ酸化膜などからなるゲート酸化膜１１ａより厚い絶縁膜３２とを形成した後にポリシリコン層３３を形成すればよい。

ポリシリコン層３３の上には絶縁膜３５が形成されており、さらにその上にポリシリコン層３６が配置されている。図に示す例では、ポリシリコン層３３とポリシリコン層３６の間の絶縁膜３５としてＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）が使用されている。ポリシリコン層３６は、前記のポリシリコン層３３で形成されたヒューズ抵抗３の全体を覆うように配置されている。しかし、ポリシリコン層３６には絶縁膜３５が露出する開口部３７が形成されている。ポリシリコン層３６に形成される第１のｎ^＋拡散領域３８、第１のｎ⁻拡散領域３９、第２のｎ^＋拡散領域４０、第２のｎ⁻拡散領域４１、ｐ^＋拡散領域４２はイオン注入によって形成される。
第1，第２のｎ^＋拡散領域３８，４０は保護抵抗６の両端子となり、これらに挟まれた第１のｎ⁻拡散領域３９を含めて保護抵抗６を構成する。第１のｎ⁻拡散領域３９の不純物濃度を低くして、シート抵抗値を高くすることで、高抵抗で小さなサイズの保護抵抗６を実現している。

また、第２のｎ^＋拡散領域４０、第２のｎ⁻拡散領域４１、ｐ^＋拡散領域４２は、ｐ^＋拡散領域４２をアノード９、第２のｎ^＋拡散領域４０をカソード８とする保護ダイオード７（ポリシリコンダイオード）を構成している。第２のｎ^＋拡散領域４０とｐ^＋拡散領域４２の間に第２のｎ⁻拡散領域４１を形成することで、ｎ^＋拡散領域とｐ^＋拡散領域でダイオードを作る場合より、高い降伏電圧をもたせることが可能となり、設計の自由度が高くなる。ここでは、第２のｎ⁻拡散領域４１の濃度は、降伏時に電流が流れ過ぎず、かつ降伏電圧がゲート酸化膜の破壊耐圧を越えないような適切な濃度に設定されている。その濃度は、例えば、１×１０^１６ｃｍ^−３〜1×１０^１８ｃｍ^−３程度である。

また、図に示す例では、Ａ部の占有面積を小さくするのために、保護抵抗６（ポリシリコン抵抗）の片側端子と保護ダイオード７のカソード８が第２のｎ^＋拡散領域４０として共通化された共通領域とし、各拡散領域はポリシリコン層３６に形成されている。

ポリシリコン層３６上には層間絶縁膜４３が形成されていて、さらにその上にメタル配線４４〜４６が形成されている。図に示す例では層間絶縁膜４３はＢＰＳＧ（ボロン・リンガラス）が使用されている。第１のメタル配線４４は、同図（ｃ）に示すように層間絶縁膜４３および絶縁膜３５に形成されたコンタクト部３４に配置されポリシリコン層３３のヒューズ抵抗３の一方の端子と接続している。このコンタクト部３４は、保護抵抗６の一方の端子である第１の第１のｎ⁻拡散領域３９に形成された開口部３７の内側に形成されている。

さらに、層間絶縁膜４３に形成された別のコンタクト部３４に配置されポリシリコン層３６の保護抵抗６の一方の端子である第１のｎ^＋拡散領域３８と接続している。図５には図示されていないが、第１のメタル配線４４は図１に示すトリミング回路１００のトリミングパッド５に接続している。第２のメタル配線４５は、図５（ｂ）に示すように層間絶縁膜４３に形成されたコンタクト部３４に配置されポリシリコン層３６の第２のｎ^＋拡散領域４０と接続している。

すなわち、第２のメタル配線４５は保護抵抗６のもう一方の端子と保護ダイオード７のカソード８が共通化された第２のｎ^＋拡散領域４０に接続している。第２のメタル配線４５と第２のｎ^＋拡散領域４０との接続のためのコンタクト部３４は、ヒューズ抵抗３の溶断部３ａの上方を避けて配置する。溶断部３ａの上方にコンタクト部３４を形成することは、溶断部に発生した熱がコンタクト部を通して配線へ放熱しやすくなるため、ヒューズが溶断しにくくなるという点で好ましくない。また、コンタクト部の幅と溶断部の幅によっては、段差のあるところにコンタクト部を形成することになり、加工性の点でも好ましくない。第２のメタル配線４５は図５（ｄ）に示すゲート１１に電気的に接続される。第３のメタル配線４６は、図５（ｃ）に示すように層間絶縁膜４３および絶縁膜３５に形成されたコンタクト部３４に配置されポリシリコン層３３のヒューズ抵抗３のもう一方の端子と接続している。このコンタクト部３４は、保護ダイオードのアノード９であるｐ^＋拡散領域４２に形成された開口部３７の内側に形成されている。さらに、層間絶縁膜４３に形成された別のコンタクト部３４に配置されポリシリコン層３６の保護ダイオード７のアノード９であるｐ^＋拡散領域４２と接続している。

図５には図示されていないが、第３のメタル配線４６は図１に示すトリミング回路１００のグランド１６（ＧＮＤ）に接続される。
図５（ｄ）のＭＯＳＦＥＴ１０は、半導体基板３１の表面層に拡散形成されたドレイン１２およびソース１３を備える。さらに、半導体基板３１の表面に形成されたゲート酸化膜１１ａと、ポリシリコン層３３により形成されたゲート１１を備える。さらに、このゲート１１を覆うように形成された絶縁膜３５および層間絶縁膜４３と、ドレイン１２と接続されるメタル配線７７およびソース１３と接続されるメタル配線７８とを備えている。

この発明では、保護ダイオード７および保護抵抗６で構成される保護回路１７をすべてポリシリコン層３６で形成し、ヒューズ抵抗３を形成するポリシリコン層３３上に積層することにより構成している。このような構成により、図１のトリミング回路１００のＡ部を図４のＡ部よりも小面積で実現している。図５の例は保護抵抗６と保護ダイオード７の端子を共通化し、各拡散領域をポリシリコン層３６で形成しているが、それぞれ別のポリシリコン層で形成してメタル配線で接続してもよい。

図５の例では、保護ダイオード７と保護抵抗６で構成される保護回路１７（ポリシリコン保護素子）の面積を縮小化するため、拡散領域を横方向拡散の少ないイオン注入で形成している。しかし、これらを気相拡散で形成しても構わない。

図５の例では、保護抵抗６をｎ^＋／ｎ⁻／ｎ^＋、保護ダイオード７をｎ^＋／ｎ⁻／ｐ^＋という構成にしているが、各素子の拡散領域の濃度はこれに限定されるものではない。
図５の例では、コンタクト部３４を除くポリシリコン層３３の全面をポリシリコン層３６で覆っているが、ポリシリコン層３６が部分的にポリシリコン層３３に重なっていてもかまわない。

図５の例では、ポリシリコン層３３とポリシリコン層３６の間の絶縁膜３５をＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）としているが、絶縁膜３５はこれに限定されるものではない。また、ポリシリコン層３３のヒューズ抵抗３の形状およびポリシリコン層３６の保護抵抗６と保護ダイオード７の形状は図５に示す例に限定されるものではない。

トリミング回路１００を二層構造とすることで、トリミング回路１００の占有面積を小さくできる。また、このトリミング回路１００を有する半導体装置３００の占有面積を小さくできて、低コスト化できる。

また、前記のＭＯＳＦＥＴ１０を除いて、ヒューズ抵抗３、保護抵抗６および保護ダイオード７を絶縁膜３２（ＬＯＣＯＳ酸化膜）上に形成することで、トリミング電圧印加時に半導体基板３１内に形成される他の素子（デバイス）の寄生誤動作を抑制することができる。

図８は、この発明の第４実施例に係る半導体装置４００の要部構成図であり、同図（ａ）はヒューズ抵抗の平面図、同図（ｂ）は保護ダイオードと保護抵抗の平面図、同図（ｃ）は同図（ａ）、(ｂ)のＸ１−Ｘ１線で切断した断面図、同図（ｄ）は同図（ａ）、(ｂ)のＸ２−Ｘ２で切断した断面図である。この図は図１に記載のトリミング回路１００のＡの箇所の要部平面図と要部断面図である。

図５の半導体装置３００との違いは、ヒューズ抵抗３をＭＯＳＦＥＴ１０のゲート１１とは別に形成されたノンドープドポリシリコンからなるポリシリコン層３３ａにマスクを用いて選択的に不純物をイオン注入し、図５と同様の形状のヒューズ抵抗３を形成した点である。ポリシリコン層３３ａの大きさはポリシリコン層３６の大きさ以上にする。こうすることで、ポリシリコン層３６の中央部に段差が形成されなくなり、ポリシリコン層３６や第２のメタル配線４５が段差部で断線しにくくなる。

尚、実施例３と実施例４において、一層目のポリシリコン層３３，３３ａと二層目のポリシリコン層３６を入れ替えてトリミング回路１００を形成しても同様の効果が得られる。以下の実施例では、一層目にポリシリコン層３６を形成し、二層目にポリシリコン層３３，３３ａを形成する場合について説明する。

図９は、この発明の第５実施例に係る半導体装置５００の要部構成図であり、同図（ａ）は保護ダイオードと保護抵抗の平面図、同図（ｂ）はヒューズ抵抗の平面図、同図（ｃ）は同図（ａ）、(ｂ)のＸ１−Ｘ１線で切断した断面図、同図（ｄ）は同図（ａ）、(ｂ)のＸ２−Ｘ２で切断した断面図である。この図は図１に記載のトリミング回路１００のＡの箇所の要部平面図と要部断面図である。

この実施例は、図５と同様にヒューズ抵抗３をドープドポリシリコンにより形成し、保護抵抗６および保護ダイオード７をポリシリコン層３６に不純物をイオン注入により形成したものである。図５と異なる点は、ポリシリコン層３６の上に絶縁膜を介してポリシリコン層３３が形成されている点である。また、ポリシリコン層３６には開口部３７が形成されていない。

第１のメタル配線４４は、図９（ｄ）に示すように層間絶縁膜４３に形成されたコンタクト部３４に配置され、ポリシリコン層３３のヒューズ抵抗３の一方の端子と接続している。さらに、層間絶縁膜４３および絶縁膜３５に形成された別のコンタクト部３４に配置され、ポリシリコン層３６の保護抵抗６の一方の端子である第１のｎ^＋拡散領域３８と接続している。

第２のメタル配線４５は、図９（ｃ）に示すように層間絶縁膜４３および絶縁膜３５に形成されたコンタクト部３４に配置され、ポリシリコン層３６の第２のｎ^＋拡散領域４０と接続している。第２のメタル配線４５と第２のｎ^＋拡散領域４０との接続のためのコンタクト部３４は、ヒューズ抵抗３の溶断部３ａの上方を避けて配置する。

第３のメタル配線４６は、図９（ｄ）に示すように層間絶縁膜４３に形成されたコンタクト部３４に配置され、ポリシリコン層３３のヒューズ抵抗３のもう一方の端子と接続している。さらに、層間絶縁膜４３および絶縁膜３５に形成された別のコンタクト部３４に配置され、ポリシリコン層３６の保護ダイオード７のアノード９であるｐ^＋拡散領域４２と接続している。

図１０は、この発明の第６実施例に係る半導体装置６００の要部構成図であり、同図（ａ）は保護ダイオードと保護抵抗の平面図、同図（ｂ）はヒューズ抵抗の平面図、同図（ｃ）は同図（ａ）、(ｂ)のＸ１−Ｘ１線で切断した断面図、同図（ｄ）は同図（ａ）、(ｂ)のＸ２−Ｘ２で切断した断面図である。この図は図１に記載のトリミング回路１００のＡの箇所の要部平面図と要部断面図である。

この実施例は、図８と同様にヒューズ抵抗３をノンドープドポリシリコンからなるポリシリコン層３３ａに不純物をイオン注入することにより形成し、保護抵抗６および保護ダイオード７をポリシリコン層３６に不純物をイオン注入することにより形成したものである。図８と異なる点は、ポリシリコン層３６の上に絶縁膜を介してポリシリコン層３３ａが形成されている点である。ポリシリコン層３３ａを二層目に形成することで、ポリシリコン層３３ａには絶縁膜３５が露出する開口部７１が形成されている。

第１のメタル配線４４は、図１０（ｄ）に示すように層間絶縁膜４３に形成されたコンタクト部３４に配置され、ポリシリコン層３３ａのヒューズ抵抗３の一方の端子と接続している。さらに、層間絶縁膜４３および絶縁膜３５に形成された別のコンタクト部３４に配置され、ポリシリコン層３６の保護抵抗６の一方の端子である第１のｎ^＋拡散領域３８と接続している。

第２のメタル配線４５は、図１０（ｃ）に示すように開口部７１の内側で層間絶縁膜４３および絶縁膜３５に形成されたコンタクト部３４に配置され、ポリシリコン層３６の第２のｎ^＋拡散領域４０と接続している。第２のメタル配線４５と第２のｎ^＋拡散領域４０との接続のためのコンタクト部３４は、ヒューズ抵抗３の溶断部３ａの上方を避けて配置する。

第３のメタル配線４６は、図１０（ｄ）に示すように層間絶縁膜４３に形成されたコンタクト部３４に配置され、ポリシリコン層３３ａのヒューズ抵抗３のもう一方の端子と接続している。さらに、層間絶縁膜４３および絶縁膜３５に形成された別のコンタクト部３４に配置され、ポリシリコン層３６の保護ダイオード７のアノード９であるｐ^＋拡散領域４２と接続している。

図１１は、トリミング回路１００とヒューズ抵抗４９のみのトリミング回路１００ａを備えた半導体装置２００〜６００の要部回路図である。この図を用いてトリミング回路１００，１００ａの動作を説明する。

例えば、５個の抵抗Ｒ１〜Ｒ５で構成される直列抵抗回路の一端が電源端子に接続され、他端がグランドに接続され、最上段の抵抗Ｒ１と２段目の抵抗Ｒ２の接続点から基準電圧ＶＲＥＦを出力させる。最上段から４段目の抵抗Ｒ４と５段目の抵抗Ｒ５に並列にトリミング回路１００ａが接続され、最上段から４段目の抵抗Ｒ４の両端にトリミング回路１００の第１端子１４と第２端子１５を接続する。電源端子４７に電源電圧ＶＤＤ０を印加したとき、基準電圧端子４８から基準電圧ＶＥＲＦ＝Ｖ１が出力されるように設計する。

製造プロセスを終了し、電源端子４７にＶＤＤ０を印加し、基準電圧端子４８の基準電圧ＶＲＥＦを測定してＶ１より低い電圧を示した場合、トリミング回路１００ａのヒューズ抵抗４９を溶断する。ヒューズ抵抗４９が溶断されることで、短絡されていたＲ５が復活し、基準電圧ＶＲＥＦは高くなる。ＶＲＥＦが高くなることで、ＶＲＥＦは設定電圧であるＶ１に近づき、調整される。

一方、製造プロセスを終了し、電源端子４７にＶＤＤ０を印加し、基準電圧ＶＲＥＦを測定してＶ１より高い電圧を示した場合、トリミング回路１００のヒューズ抵抗３を溶断する。ヒューズ抵抗３が溶断されることで、ＭＯＳＦＥＴ１０がオン状態になり第1端子１４と第２端子１５の間がショート状態になる。その結果、基準電圧ＶＲＥＦは高くなり、ＶＲＥＦが高くなることで、ＶＲＥＦは設定電圧であるＶ１に近づき、調整される。

このように、ヒューズ抵抗４９のみのトリミング回路１００ａおよびヒューズ抵抗３とＭＯＳＦＥＴ１０からなるトリミング回路１００の両者を用いることで、ショート状態からオープン状態のトリミングとオープン状態からショート状態のトリミングの二種類の状態のトリミングをヒューズ抵抗３，４９の溶断のみで行なうことができる。そのため、トリミングパッド５に電圧を印加する電源電圧は一つでよく、例えば、トリミング回路１００ａの内部電源電圧をトリミング回路１００に用いることで、集積回路全体を小型化することができる。

また、トリミング回路１００を構成するＭＯＳＦＥＴ１０は、半導体装置２００〜６００を構成する他のＭＯＳＦＥＴと同時に形成することができるので、ツェナーザップダイオードでトリミング回路を構成する場合に比べて製造コストを低減できる。

また、保護回路１７を有しているのでトリミング回路１００を構成するＭＯＳＦＥＴ１０のゲート１１には高い電圧が印加されず、ＭＯＳＦＥＴ１０のゲート絶縁膜の絶縁破壊を防止することができる。

尚、前記実施例２〜６の半導体装置２００〜６００において、トリミング回路１００を構成する定電流回路２は、例えば、デプレッション型ＭＯＳＦＥＴの場合は半導体基板３１に形成される。また、トリミング回路１００を構成するＭＯＳＦＥＴ１０も半導体基板３１に形成される。

１ 電源
２ 定電流回路
３，４９ ヒューズ抵抗
３ａ 溶断部
３ｂ，３ｃ コンタクト領域
４ 接続点
５ トリミングパッド
６ 保護抵抗
７ 保護ダイオード
８ カソード
９ アノード
１０ ＭＯＳＦＥＴ
１１ ゲート
１１ａ ゲート酸化膜
１２ ドレイン
１３ ソース
１４ 第１端子
１５ 第２端子
１６ グランド
１７ 保護回路
１８ 保護ダイオードのＩ−Ｖ曲線（逆方向）
１９ 保護抵抗のＩ−Ｖ曲線（負荷抵抗）
２０ 交点
２１ ヒューズ抵抗のＩ−Ｖ直線
２２，３１ 半導体基板
２３，３２，３５ 絶縁膜
２４，７７，７８ メタル配線
２５，３４ コンタクト部
３３ ポリシリコン層
３３ａ ポリシリコン層
３６ ポリシリコン層
３７，７１ 開口部
３８ 第１のｎ^＋拡散領域
３９ 第１のｎ⁻拡散領域
４０ 第２のｎ^＋拡散領域
４１ 第２のｎ⁻拡散領域
４２ ｐ^＋拡散領域
４３ 層間絶縁膜
４４ 第１のメタル配線
４５ 第２のメタル配線
４６ 第３のメタル配線
４７ 電源端子
４８ 基準電圧端子
１００ トリミング回路
２００，３００，４００ 半導体装置

Claims (8)

1. 定電流回路と、該定電流回路に一端が接続するヒューズ抵抗と、前記定電流回路と前記ヒューズ抵抗の一端とを接続する接続点に接続するトリミングパッドと、前記接続点に一端が接続する保護抵抗と、該保護抵抗の他端にカソードが接続する保護ダイオードと、前記保護抵抗の他端にゲートが接続するＭＯＳトランジスタと、前記ヒューズ抵抗の他端および前記保護ダイオードのアノードが接続するグランドと、を有するトリミング回路を備えた半導体装置において、
   前記ヒューズ抵抗が形成される一層目のポリシリコン層が半導体基板上に第１の絶縁膜を介して配置され、前記一層目のポリシリコン層に少なくとも一部が重なるように第２の絶縁膜を介して前記保護抵抗および保護ダイオードが形成される二層目のポリシリコン層が配置され、前記二層目のポリシリコン層の上に第３の絶縁膜が配置されることを特徴とする半導体装置。
2. 前記ヒューズ抵抗は、前記一層目のポリシリコン層に選択的に形成されたことを特徴とする請求項１に記載の半導体装置。
3. 前記保護抵抗の端部が前記保護ダイオードのカソード領域を兼ねる共通領域を備えたことを特徴とする請求項１または２に記載の半導体装置。
4. 前記保護抵抗に形成され前記ヒューズ抵抗と前記保護抵抗との接続のための第１の金属配線が通る第１の開口部と、
   前記保護ダイオードのアノード領域に形成され前記ヒューズ抵抗と前記保護ダイオードとの接続のための第２の金属配線が通る第２の開口部と、を備えたことを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
5. 前記第３の絶縁膜は前記第１の開口部および前記第２の開口部に配置され、
   前記第１の金属配線は、前記第３の絶縁膜上および前記第１の開口部の内側で前記第３の絶縁膜および前記第２の絶縁膜に形成されたコンタクト部に配置され前記保護抵抗と前記ヒューズ抵抗とを接続し、
   前記第２の金属配線は、前記第３の絶縁膜上および前記第２の開口部の内側で前記第３の絶縁膜および前記第２の絶縁膜に形成されたコンタクト部に配置され前記保護ダイオードのアノード領域と前記ヒューズ抵抗とを接続することを特徴とする請求項４に記載の半導体装置。
6. 前記ヒューズ抵抗は、溶断部とその両側に配置され前記溶断部の幅より幅が大きい第１、第２のコンタクト領域とを備え、
   前記共通領域は、前記溶断部の上部から前記溶断部が形成されていない前記第１のコンタクト領域と前記第２のコンタクト領域との間の領域に亘って前記第２の絶縁膜上に形成され、
   前記ＭＯＳトランジスタのゲートと前記共通領域とを接続する第３の金属配線を備え、
   前記共通領域と前記第３の金属配線とは前記溶断部が形成されていない前記第１のコンタクト領域と前記第２のコンタクト領域との間の領域で接続されることを特徴とする請求項３に記載の半導体装置。
7. 定電流回路と、該定電流回路に一端が接続するヒューズ抵抗と、前記定電流回路と前記ヒューズ抵抗の一端とを接続する接続点に接続するトリミングパッドと、前記接続点に一端が接続する保護抵抗と、該保護抵抗の他端にカソードが接続する保護ダイオードと、前記保護抵抗の他端にゲートが接続するＭＯＳトランジスタと、前記ヒューズ抵抗の他端および前記保護ダイオードのアノードが接続するグランドと、を有するトリミング回路を備えた半導体装置において、
   前記保護抵抗および保護ダイオードが形成される一層目のポリシリコン層が半導体基板上に第１の絶縁膜を介して配置され、前記一層目のポリシリコン層に少なくとも一部が重なるように第２の絶縁膜を介して前記ヒューズ抵抗が形成される二層目のポリシリコン層が配置されることを特徴とする半導体装置。
8. 前記一層目のポリシリコン層の大きさが前記二層目のポリシリコン層の大きさ以上であることを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置。