JP2009283714A - 抵抗トリミング回路 - Google Patents

Abstract

【課題】精度の良い抵抗値を得ることが可能な抵抗トリミング回路を提供する。
【解決手段】端子間の状態が開放状態または短絡状態の何れか一方の状態から他方の状態となるよう、端子間の状態を変更可能なトリミング素子と、トリミング素子の端子間の抵抗値に応じた出力電圧を生成する電圧生成回路と、出力電圧が、端子間の状態が開放状態または短絡状態の何れであるかを判別するための所定レベルのしきい値電圧より高い場合、所定の第１の抵抗値となり、出力電圧が所定レベルのしきい値電圧より低い場合、第１の抵抗値と異なる所定の第２抵抗値となる可変抵抗回路と、を備えることを特徴とする抵抗トリミング回路。
【選択図】図１

Description

本発明は、抵抗トリミング回路に関する。

集積回路においては、集積回路内で生成される電圧値や電流値を調整するために、抵抗トリミング回路が用いられることがある（例えば、特許文献１参照）。図２に例示する抵抗トリミング回路１００は、トリミング素子１１０の状態を変化させることにより、端子１２０と端子１２１との間の抵抗値を調整する回路であり、トリミング素子１１０、端子１２０，１２１、抵抗値Ｒａの抵抗１４０、抵抗値Ｒｂの抵抗１４１を含んで構成される。なお、以下、端子１２０と端子１２１との間の抵抗値を抵抗トリミング回路１００の抵抗値とする。トリミング素子１１０は、パッド１３０とパッド１３１との間に過電圧が印加されると、例えば溶断され、短絡状態から開放状態へと変化する素子である（例えば、特許文献２参照）。短絡状態におけるトリミング素子１１０の抵抗値をゼロとすると、トリミング素子１１０を溶断する前の抵抗トリミング回路１００の抵抗値は、抵抗１４０の抵抗値Ｒａとなる。一方、開放状態におけるトリミング素子１１０の抵抗値を無限大とすると、トリミング素子１１０が溶断された後の抵抗トリミング回路１００の抵抗値は、抵抗１４０及び抵抗１４１の合成抵抗の抵抗値であるＲａ＋Ｒｂとなる。このように、抵抗トリミング回路１００は、トリミング素子１１０の状態を変化させることにより、抵抗トリミング回路１００の抵抗値を調整可能である。なお、トリミング素子１１０が、パッド１３０とパッド１３１との間に過電圧が印加されることにより、例えば溶融し、開放状態から短絡状態へと変化する素子の場合、抵抗トリミング回路１００の抵抗値は、Ｒａ＋ＲｂからＲａに変化する。したがって、トリミング素子１１０として、開放状態から短絡状態へと変化する素子を用いた場合も、抵抗トリミング回路１００の抵抗値の調整が可能である。
特開２０００−２３５９０８号公報 特開２００４−２１４５８０号公報

ところで、トリミング素子１１０を短絡状態から開放状態とすべく、例えば溶断した場合、実際のトリミング素子１１０には切れ残りの残留抵抗が発生する。また、トリミング素子１１０を開放状態から短絡状態とすべく、例えば溶融した場合、実際のトリミング素子１１０の抵抗値はゼロとはならず接続抵抗が発生する。ここで、残留抵抗または接続抵抗の抵抗値をＲｃとすると、トリミング素子１１０に過電圧を印加した後の抵抗トリミング回路１００の抵抗値は、Ｒａ＋（Ｒｂ／／Ｒｃ）となる。残留抵抗または接続抵抗の抵抗値Ｒｃは、一般的にトリミング素子１１０を形成する際の製造プロセスのバラツキ等により大きく変化する。したがって、抵抗トリミング回路１００の抵抗値のトリミングを行った場合に、抵抗トリミング回路１００の抵抗値がばらつき、精度が悪化するという課題があった。

本発明は上記課題を鑑みてなされたものであり、精度の良い抵抗値を得ることが可能な抵抗トリミング回路を提供することを目的とする。

上記目的を達成するため、本発明の抵抗トリミング回路は、端子間の状態が開放状態または短絡状態の何れか一方の状態から他方の状態となるよう、前記端子間の状態を変更可能なトリミング素子と、前記トリミング素子の前記端子間の抵抗値に応じた出力電圧を生成する電圧生成回路と、前記出力電圧が、前記端子間の状態が開放状態または短絡状態の何れであるかを判別するための所定レベルのしきい値電圧より高い場合、所定の第１の抵抗値となり、前記出力電圧が前記所定レベルのしきい値電圧より低い場合、前記第１の抵抗値と異なる所定の第２抵抗値となる可変抵抗回路と、を備えることとする。

精度の良い抵抗値を得ることが可能な抵抗トリミング回路を提供することができる。

本明細書および添付図面の記載の記載により、少なくとも以下の事項が明らかとなる。

図１は、本発明の一実施形態である抵抗トリミング回路１０を示す図である。

抵抗トリミング回路１０は、トリミング素子３０の状態を変化させることにより、端子７０と端子７１との間の抵抗値を調整する回路であり、トリミング素子３０、バイアス電流源４０，４１、ＮＰＮトランジスタ５０、ＮＭＯＳトランジスタ５１、抵抗６０〜６３、端子７０，７１を含んで構成される。なお、本実施形態の抵抗トリミング回路１０は集積回路であることとする。また、本実施形態では、端子７０と端子７１との間に生ずる抵抗値を抵抗トリミング回路１０の抵抗値Ｒｔとする。また、バイアス電流源４０、抵抗６０が本発明の電圧生成回路に相当し、バイアス電流源４１、抵抗６１〜６３、ＮＰＮトランジスタ５０、ＮＭＯＳトランジスタ５１が本発明の可変抵抗回路に相当する。

トリミング素子３０は、両端間に過電圧が印加されることにより溶断され、短絡状態から開放状態へと変化する素子である。本実施形態のトリミング素子３０は、例えばポリシリコンで形成され、短絡状態では抵抗値がゼロとなるように設計されていることとする。また、本実施形態のトリミング素子３０は、溶断されると、トリミング素子３０の両端間に抵抗値Ｒ１の残留抵抗を発生することとする。したがって、溶断後のトリミング素子３０の抵抗値はＲ１となる。なお、抵抗トリミング回路１０における電源ＶＤＤ、グランドＧＮＤの夫々に接続されたパッド２０，２２と、トリミング素子３０の一端が接続されたパッド２１とは、トリミング素子３０を溶断する際にのみ用いられることとする。具体的には、例えば、半導体試験装置等によりパッド２０，２２に０Ｖ（ゼロボルト）が印加され、パッド２１に過電圧が印加される。その結果、トリミング素子３０の両端に過電圧が発生することとなり、トリミング素子３０は溶断されることとなる。

バイアス電流源４０（第１バイアス電流回路）は、トリミング素子３０の抵抗値に応じた電圧を発生させるため、所定の電流値Ｉ１のバイアス電流を生成する回路である。本実施形態では、前述のようにトリミング素子３０を溶断する際、パッド２１とトリミング素子３０とが接続されたノードには過電圧が印加される。したがって、過電圧からバイアス電流源４０を保護するため、抵抗６０（第１抵抗）がトリミング素子３０とバイアス電流源４０との間に設けられている。なお、本実施形態の抵抗６０は、Ｎ基板上に形成されたＰウェル抵抗であることとし、抵抗値Ｒ２とする。また、抵抗６０のＮ基板は、過電圧が印加されるパッド２１とトリミング素子３０とが接続されたノードに接続されていることとする。また、トリミング素子３０と抵抗６０とが接続されたノードの電圧を電圧Ｖｏ１とする。

抵抗６１（第２抵抗）は、過電圧からＮＰＮトランジスタ５０を保護するための抵抗である。なお、本実施形態の抵抗６１は、Ｎ基板上に形成されたＰウェル抵抗であるとし、Ｎ基板は、過電圧が印加されるパッド２１とトリミング素子３０とが接続されたノードに接続されていることとする。

バイアス電流源４１（第２バイアス電流回路）及びＮＰＮトランジスタ５０は、バイアス電流源４１を負荷とするエミッタ接地回路を構成する。したがって、ＮＰＮトランジスタ５０のベース電極の電圧が、ＮＰＮトランジスタ５０をオンするためのベース−エミッタ間の電圧Ｖｂｅより高い場合、コレクタ電極の電圧Ｖｏ２はローレベル（以下、“Ｌ”）となる。一方、ベース電極の電圧が電圧Ｖｂｅより低い場合、電圧Ｖｏ２はハイレベル（以下、“Ｈ”）となる。なお、本実施形態のＮＰＮトランジスタ５０がオフしている際に、ベース電極に流入するベース電流は、一般的なトランジスタと同様に、無視できる程小さいこととする。したがって、ＮＰＮトランジスタ５０がオフしている場合、ＮＰＮトランジスタ５０のベース電極の電圧は電圧Ｖｏ１と一致する。なお、バイアス電流源４１、抵抗６１、ＮＰＮトランジスタ５０が本発明の駆動回路に相当する。

ＮＭＯＳトランジスタ５１（スイッチ回路）は、端子７０，７１の間に生ずる抵抗トリミング回路１０の抵抗値Ｒｔを直接調整するためのトランジスタである。なお、本実施形態における端子７１には、電圧Ｖｏ２が“Ｈ”の場合、ＮＭＯＳトランジスタ５１がオンし、電圧Ｖｏ２が“Ｌ”の場合、ＮＭＯＳトランジスタ５１がオフするような電圧が印加されることとする。また、本実施形態においては、ＮＭＯＳトランジスタ５１のオン抵抗をＲｏｎとし、抵抗６２，６３を、例えば、抵抗値が夫々Ｒ３，Ｒ４のポリシリコン抵抗であるとする。また、本実施形態における抵抗６２の抵抗値Ｒ３は、ＮＭＯＳトランジスタ５１がオフしている際のＮＭＯＳトランジスタ５１の抵抗値が無視できるような抵抗値であることとする。なお、抵抗６２，６３が本発明の抵抗回路に相当する。

ここで、本実施形態における抵抗トリミング回路１０の動作について説明する。
まず、トリミング素子３０に過電圧が印加される前の状態では、前述の様に、トリミング素子３０の抵抗値はゼロとなるように設計されていることから、ＮＰＮトランジスタ５０はオフすることとなる。したがって、電圧Ｖｏ２は“Ｈ”となり、ＮＭＯＳトランジスタ５１はオンする。その結果、抵抗トリミング回路１０の抵抗値Ｒｔは、Ｒｔ＝Ｒ４＋（Ｒｏｎ／／Ｒ３）となる。

つぎに、トリミング素子３０に過電圧が印加された後の状態、すなわち、トリミング素子３０が溶断されると、前述のようにトリミング素子３０の両端間には抵抗値Ｒ１の残留抵抗が発生する。したがって、電圧Ｖｏ１はＶｏ１＝Ｒ１×Ｉ１となる。ここで、電流値Ｉ１は所定の電流値であるが、残留抵抗の抵抗値Ｒ１は、トリミング素子３０を形成する際の製造プロセスのバラツキ等により変化する。このため、電圧Ｖｏ１の値も、残留抵抗の抵抗値Ｒ１のばらつきに応じて変化することとなる。本実施形態においては、残留抵抗の抵抗値Ｒ１がばらついた場合にも、高い可能性で電圧Ｖｏ１がＮＰＮトランジスタ５０の電圧Ｖｂｅよりも高くなるよう、電流値Ｉ１を設定している。そのため、トリミング素子３０が溶断されると、高い可能性でＮＰＮトランジスタ５０はオンし、電圧Ｖｏ２は“Ｌ”となる。その結果、抵抗トリミング回路１０の抵抗値Ｒｔは、Ｒｔ＝Ｒ３＋Ｒ４となる。

以上に説明した構成からなる本実施形態の抵抗トリミング回路１０は、トリミング素子３０の抵抗値に応じた電圧Ｖｏ１を所定レベルの電圧Ｖｂｅと比較することにより、抵抗トリミング回路１０の抵抗値ＲｔをＲｔ＝Ｒ３＋Ｒ４またはＲｔ＝Ｒ４＋（Ｒｏｎ／／Ｒ３）の何れかとしている。ＮＭＯＳトランジスタ５１のオン抵抗Ｒｏｎは、ＮＭＯＳトランジスタ５１の、例えば酸化膜の厚さやサイズ等に応じて変化する。しかしながら、ＮＭＯＳトランジスタ５１を製造する際の工程は、前述の酸化膜やサイズ等が所定のバラツキの範囲に入るよう制御されている。このため、抵抗トリミング回路１０の抵抗値Ｒｔ＝Ｒ４＋（Ｒｏｎ／／Ｒ３）のばらつきは少ない。したがって、残留抵抗の抵抗値ばらつきの大きいトリミング素子３０を抵抗に直接接続して抵抗トリミング回路を構成する場合と比較すると、精度の良い抵抗値を得ることが可能となる。

また、抵抗トリミング回路１０における抵抗値Ｒｔを直接変更するＮＭＯＳトランジスタ５１は、論理レベルの電圧Ｖｏ２により駆動される。ＮＭＯＳトランジスタ５１のオン抵抗Ｒｏｎは、電圧Ｖｏ２が“Ｈ”の場合に最も小さくなり、ＮＭＯＳトランジスタ５１がオフの際のドレイン−ソース間の抵抗は、電圧Ｖｏ２が“Ｌ”の場合に最も大きくなる。したがって、例えば、トリミング素子３０の電圧Ｖｏ１を直接ＮＭＯＳトランジスタ５１のゲート電極に印加し、ＮＭＯＳトランジスタ５１をオンまたはオフする場合と比較すると、ＮＭＯＳトランジスタ５１をより理想的なスイッチ素子として動作させることが可能となる。

また、本実施形態では、トリミング素子３０の一端とバイアス電流源４０との間に抵抗６０を設け、トリミング素子３０の一端とＮＰＮトランジスタ５０との間に抵抗６１を設けている。前述のように、本実施形態ではトリミング素子３０を溶断する際に、パッド２１と、パッド２０，２２との間に過電圧が印加される。抵抗６０，６１は、抵抗６０，６１に流れる電流を制限するとともに、電圧降下を生じさせる。そのため、本実施形態では、パッド２１と、パッド２０，２２との間に過電圧が印加された際に、バイアス電流源４０及びＮＰＮトランジスタ５０に高い電圧が印加されること防ぐことが可能となる。したがって、本実施形態では、バイアス電流源４０を構成するトランジスタ（不図示）、ＮＰＮトランジスタ５０に対して高耐圧デバイスを用いる必要がない。

また、本実施形態における抵抗６０は、Ｎ基板上に形成されたＰウェル抵抗である。抵抗６０のＮ基板は、過電圧が印加されるパッド２１とトリミング素子３０とが接続されたノードに接続されている。したがって、過電圧が印加された後に、電源ＶＤＤ、グランドＧＮＤが印加され、抵抗トリミング回路１０が動作する際には、抵抗６０のＰウェル抵抗の電圧がＮ基板より高くなり、順方向バイアスされることとなる。本実施形態では、抵抗６０のＰウェル抵抗の電圧が、Ｐウェル抵抗とＮ基板との順方向電圧より小さくなるよう、抵抗値Ｒ２とバイアス電流源４０の電流値Ｉ１とを設定可能である。このため、例えば、一般的なポリシリコン抵抗と比較すると、シート抵抗の大きいＰウェル抵抗を使用することができ、レイアウト面積を小さくすることが可能である。

なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。

例えば、端子７１に高い電圧が印加される場合は、ＮＭＯＳトランジスタ５１の代わりに、ＰＭＯＳトランジスタを用いることにより、同様の効果を得ることが可能である。また、ＮＭＯＳトランジスタ５１の代わりにトランスミッションゲートを使用しても良い。

また、本実施形態におけるトリミング素子３０は、両端に過電圧が印加されることにより溶断される素子であることとしたが、例えば、メタルにより形成され、両端に過電圧が印加された場合に溶融され、開放状態から短絡状態へと変化する素子であっても良い。この場合、トリミング素子３０の両端に過電圧が印加されないと、トリミング素子３０は開放状態にあるため、ＮＰＮトランジスタ５０はオンし、抵抗トリミング回路１０の抵抗値Ｒｔは、Ｒｔ＝Ｒ３＋Ｒ４となる。一方、トリミング素子３０の両端に過電圧が印加されると、トリミング素子３０は溶融し、トリミング素子３０の両端間には接続抵抗が発生することとなる。接続抵抗の抵抗値は、前述の残留抵抗の抵抗値Ｒ１と同様にばらつくこととなるが、本実施形態においては、電流値Ｉ１を設定することにより、高い可能性で電圧Ｖｏ１をＮＰＮトランジスタ５０の電圧Ｖｂｅよりも低くすることができる。その結果、抵抗トリミング回路１０の抵抗値Ｒｔは、Ｒｔ＝Ｒ４＋（Ｒｏｎ／／Ｒ３）となる。このように、トリミング素子３０に、両端に過電圧が印加された場合に溶融され、開放状態から短絡状態へと変化する素子を用いた場合であっても、抵抗トリミング回路１０の抵抗値Ｒｔは、Ｒｔ＝Ｒ３＋Ｒ４またはＲｔ＝Ｒ４＋（Ｒｏｎ／／Ｒ３）の何れかとなる。したがって、接続抵抗の抵抗値ばらつきの大きいトリミング素子３０を抵抗に直接接続して抵抗トリミング回路を構成する場合と比較すると、精度の良い抵抗値を得ることが可能となる。

また、トリミング素子３０の代わりに、例えばレーザーによりトリミングされるトリミング素子を用いても良い。

また、本実施形態では、トリミング素子３０の一端に生じた電圧を電圧Ｖｏ１とし、電圧Ｖｂｅと比較することとしたが、例えば、抵抗６０とバイアス電流源４０とが接続されたノードの電圧と電圧Ｖｂｅとを比較する構成としても良い。抵抗６０とバイアス電流源４０とが接続されたノードの電圧は、トリミング素子３０の抵抗値に応じた電圧となるため、本実施形態と同様の効果を得ることが可能である。

本発明の一実施形態である抵抗トリミング回路１０を示す図である。 一般的な抵抗トリミング回路の構成を示す図である。

符号の説明

１０ 抵抗トリミング回路
２０，２１，２２ パッド
３０ トリミング素子
４０，４１ バイアス電流源
５０ ＮＰＮトランジスタ
５１ ＮＭＯＳトランジスタ
６０〜６３ 抵抗
７０，７１ 端子

Claims (5)

1. 端子間の状態が開放状態または短絡状態の何れか一方の状態から他方の状態となるよう、前記端子間の状態を変更可能なトリミング素子と、
   前記トリミング素子の前記端子間の抵抗値に応じた出力電圧を生成する電圧生成回路と、
   前記出力電圧が、前記端子間の状態が開放状態または短絡状態の何れであるかを判別するための所定レベルのしきい値電圧より高い場合、所定の第１の抵抗値となり、前記出力電圧が前記所定レベルのしきい値電圧より低い場合、前記第１の抵抗値と異なる所定の第２抵抗値となる可変抵抗回路と、
   を備えることを特徴とする抵抗トリミング回路。
2. 端子間の状態を開放状態または短絡状態の何れか一方の状態から他方の状態へと変更するための電圧が前記端子間に印加され、前記端子間の状態が前記他方の状態へと変更されたトリミング素子と、
   前記トリミング素子の前記端子間の抵抗値に応じた出力電圧を生成する電圧生成回路と、
   前記出力電圧が、前記端子間の状態が開放状態または短絡状態の何れであるかを判別するための所定レベルのしきい値電圧より高い場合、所定の第１の抵抗値となり、前記出力電圧が前記所定レベルのしきい値電圧より低い場合、前記第１の抵抗値と異なる所定の第２抵抗値となる可変抵抗回路と、
   を備えることを特徴とする抵抗トリミング回路。
3. 前記可変抵抗回路は、
   前記出力電圧が前記所定レベルのしきい値電圧より高い場合、一方の論理レベルの駆動信号を出力し、前記出力電圧が前記所定レベルのしきい値電圧より低い場合、他方の論理レベルの駆動信号を出力する駆動回路と、
   前記駆動信号の論理レベルに基づいてオンまたはオフされるスイッチ回路と、
   前記スイッチ回路の導通状態に基づいて、両端間の抵抗値が前記第１の抵抗値または前記第２の抵抗値の何れかとなるよう前記スイッチ回路に接続された抵抗回路と、
   を含むこと、
   を特徴とする請求項１または請求項２に記載の抵抗トリミング回路。
4. 前記電圧生成回路は、
   所定の電流値の第１バイアス電流を生成する第１バイアス電流回路と、
   前記第１バイアス電流回路と前記トリミング素子との間に直列に接続された第１抵抗と、
   を含み、
   前記出力電圧は、
   前記トリミング素子の前記端子間の抵抗値と前記第１バイアス電流の電流値とに応じた電圧であり、
   前記駆動回路は、
   所定の電流値の第２バイアス電流を生成する第２バイアス電流回路と、
   前記出力電圧が一端に印加される第２抵抗と、
   前記第２抵抗の他端が制御電極に接続され、前記出力電圧が前記しきい値電圧より高い場合、前記制御電極と異なる二つの電極間の状態が開放状態または短絡状態の何れか一方の状態となり、前記出力電圧が前記しきい値電圧より低い場合は、前記制御電極と異なる二つの電極間の状態が他方の状態となり、前記制御電極と異なる二つの電極のうち一方の電極から、前記制御電極の電圧レベルに応じた論理レベルの信号が前記駆動信号として出力されるよう前記第２バイアス電流回路が前記一方の電極に接続されるトランジスタと、
   を含むこと、
   を特徴とする請求項３に記載の抵抗トリミング回路。
5. 前記第１抵抗は、
   Ｎ基板に生成されたＰウェル抵抗であり、
   前記Ｐウェル抵抗は、
   前記第１バイアス電流が流れることにより前記Ｐウェル抵抗に発生する電圧と前記Ｎ基板における電圧との差が、前記Ｐウェル抵抗と前記Ｎ基板との順方向電圧より小さくなる抵抗値を有すること、
   を特徴とする請求項４に記載の抵抗トリミング回路。

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