JP2007194458A

JP2007194458A - ザッピング回路

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Publication number: JP2007194458A
Application number: JP2006012141A
Authority: JP
Inventors: Seiji Otake; 誠治大竹
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2006-01-20
Filing date: 2006-01-20
Publication date: 2007-08-02
Also published as: CN101005069A; TW200729406A; US20070171589A1; KR20070077066A

Abstract

【課題】従来の電流調整回路では、ツェナーダイオードをザッピングする素子として高耐圧のバイポーラトランジスタを用いることで、ＩＣチップ面積を効率的に利用できないという問題があった。
【解決手段】本発明のザッピング回路では、ザッピング素子として、ポリシリコン膜またはタングステンシリコン膜からなる抵抗５〜９が用いられる。抵抗５〜９の一部あるいは全部を溶断するドライバー素子として低耐圧のＭＯＳトランジスタ１０〜１４が用いられる。そして、ＭＯＳトランジスタ１０〜１４を用いることで、ザッピング用のドライバー素子の形成領域を縮小することができ、ＩＣチップ面積を小さくすることができる。
【選択図】図１

Description

本発明は、抵抗の一部あるいは全部を溶断することで抵抗値を変動させ、回路特性を調整するザッピング回路に関する。

従来の電流調整回路では、例えば、ツェナーダイオードに所定レベル以上の電圧を印加することでツェナーダイオードをザッピングし、基準電流を調整する。そして、基準電流を調整することで、発振周波数等の回路特性を高い精度で調整することができる。図４に示す如く、従来の電流調整回路の一実施例として、バイポーラトランジスタとツェナーダイオードとを利用した回路がある。例えば、電流供給トランジスタ４１〜４６では、コレクタが並列接続され、エミッタが接地され、ベースがスイッチ回路４７〜５２と接続している。スイッチ回路４７〜５２は、ザッピング用のツェナーダイオードを含む。そして、スイッチ回路４７〜５２では、端子パッドＰａｄ１〜Ｐａｄ６を介して所定のレベル以上の電圧がツェナーダイオードに印加され、ツェナーダイオードの破壊、あるいは非破壊状態に応じて信号を出力する（例えば、特許文献１参照。）。

従来のトリミング回路では、アナログ集積回路の製造精度の限界により生ずる素子誤差を、製造工程の最終段階で補正する一つ手段として、ツェナーザップトリミングという調整方法が知られている。具体的には、ツェナーダイオードに対して逆方向にある一定エネルギー以上の電流パルスを印加したとき、そのツェナーダイオードは破壊され永久的に短絡する。そして、この現象を利用した、いわば１回限り書き込み可能な不揮発性のオンスイッチを用いるものである。このトリミング回路において、パッケージ封止後にザッピングを可能とするため、バイアス電流源、ザッピングスイッチトランジスタ、ザッピングスイッチトランジスタのオン動作、あるいは、オフ動作を決めるスイッチ及びスイッチを制御するためのデコーダ回路を備えている。このとき、ツェナーダイオードをザッピングする際には、数十ボルトの電圧が印加され、ザッピングスイッチトランジスタとして高耐圧トランジスタが必要となる。そのため、ザッピングスイッチトランジスタは、直列に縦積みして耐圧を稼いでいる。また、３段のダーリントン構成によるザッピングスイッチトランジスタを用いることで、制御回路の小さい駆動電流から大きな電流パルスをコントロールしている（例えば、特許文献２参照。）。
特開２００２−２６１２４３号公報（第２−４頁、第１−３図）特開平６−１４０５１２号公報（第６−１０頁、第１−５図）

上述したように、従来の電流調整回路では、ツェナーダイオードをザッピングする際に端子パッドを用いるため、ザッピング工程は、パッケージ封止前のウエハの状態で行っている。そのため、樹脂モールド時におけるＩＣチップと樹脂間との応力により、調整された回路特性が変化してしまう問題が発生する。そして、端子パッドの全てをリードとしてパッケージから導出させることは、ピン数を増大させ、非経済的である。そのため、パッケージ形成後には、変化した回路特性を、再び、ザッピングにより調整することが出来ないという問題が発生する。

また、従来の電流調整回路では、パッケージ封止前のウエハの状態において、ツェナーダイオードをザッピングし、回路特性を調整している。そのため、ＩＣチップのユーザー側、例えば、セットメーカーでは、アセンブリ後の最終的な製品形態に近い状態での回路特性のばらつきを含めた総合特性を調整できないという問題が発生する。

一方、従来のトリミング回路では、ツェナーダイオードをザッピングする際のザッピングスイッチトランジスタを複数形成する必要がある。そのため、ＩＣチップ上に、ツェナーダイオードをザッピングするために必要な回路規模が大きくなり、ＩＣチップ面積を小さくできないという問題が発生する。

上述した各事情に鑑みて成されたものであり、本発明のザッピング回路では、電源回路に接続された抵抗と、前記抵抗に電流を供給するトランジスタとを有し、前記トランジスタは、前記抵抗の一部あるいは全部を溶断する電流能力を有することを特徴とする。従って、本発明では、低電流、低電圧で溶断可能な抵抗を用いることで、ザッピング用のドライバー素子の形成領域を小さくできる。そして、ＩＣチップ面積を小さくできる。

また、本発明のザッピング回路では、前記トランジスタはＭＯＳトランジスタであることを特徴とする。従って、本発明では、ザッピング用のドライバー素子としてＭＯＳトランジスタを用いることで、ドライバー素子の形成領域を小さくできる。

また、本発明のザッピング回路では、前記ＭＯＳトランジスタの動作を制御するコントロール回路とを有し、前記ＭＯＳトランジスタは、前記コントロール回路からの制御信号に基づき動作することを特徴とする。従って、本発明では、ＩＣチップをパッケージングした後も、抵抗の一部あるいは全部をザッピングすることができる。

また、本発明のザッピング回路では、前記電源回路には複数の前記抵抗と複数の前記ＭＯＳトランジスタとがそれぞれ一対となり、並列接続され、前記コントロール回路からの制御信号に基づき、前記ＭＯＳトランジスタが選択的にオン動作することを特徴とする。従って、本発明では、選択的にＭＯＳトランジスタをオン動作させることで、選択的に抵抗の一部または全部をザッピングすることができる。

また、本発明のザッピング回路では、前記抵抗の抵抗値の変動を検知するセンス回路とを有することを特徴とする。従って、本発明では、センス回路により、抵抗の抵抗値の変動を検知し、その検出結果を利用し、回路特性を調整することができる。

また、本発明のザッピング回路では、前記抵抗は、ポリシリコン膜またはタングステンシリコン膜で形成されていることを特徴とする。従って、本発明では、ポリシリコン膜またはタングステンシリコン膜により、低電流、低電圧で一部あるいは全部が溶断される抵抗を形成することができる。

また、本発明のザッピング回路では、前記抵抗は、１０Ω〜１ｋΩの抵抗値を有することを特徴とする。従って、本発明では、所望の電流能力を有するＭＯＳトランジスタにより抵抗をザッピングすることができる。

本発明では、ポリシリコン膜、タングステンシリコン膜等により抵抗が形成され、トランジスタから供給される電流により、抵抗の一部あるいは全部が溶断される。そして、抵抗の長さや幅を調整することで、ザッピングに必要な電流値や電圧値が任意に設定される。

また、本発明では、低電流、低電圧でその一部あるいは全部が溶断される抵抗を用いることで、ドライバー素子としてＭＯＳトランジスタを利用できる。この回路構成により、ドライバー素子の形成領域を縮小でき、ＩＣチップ面積を小さくできる。

また、本発明では、ザッピング用のドライバー素子であるＭＯＳトランジスタを制御するコントロール回路を有する。この回路構成により、ウエハ状態、樹脂モールド後、最終的な製品形態に近い状態での回路特性試験の結果に基づき、抵抗の一部あるいは全部を溶断でき、回路特性を調整することができる。

また、本発明では、ＩＣチップに内蔵されるコントロール回路により、ドライバー素子であるＭＯＳトランジスタを制御する。そして、コントロール回路への信号は、パッケージから導出するリードから入力される。この回路構成により、信号入力用のリード数が低減され、パッケージから導出するリード数を低減することができる。

以下に、本発明の一実施の形態である電流調整回路について、図１〜図３を参照し、詳細に説明する。図１は、本実施の形態であるスイッチ回路を説明する回路図である。図２は、本実施の形態である電流調整回路を説明する回路図である。図３（Ａ）及び（Ｂ）は、本実施の形態であるセンス回路を説明する回路図である。

図１に示す如く、スイッチ回路１は、ザッピング用電源回路（供給側）２、コントロール回路３、センス回路４、ザッピング用の抵抗５〜９、ドライバー用のＭＯＳトランジスタ１０〜１４から構成されている。

ザッピング用電源回路２には、ドライバー用のＭＯＳトランジスタ１０〜１４のドレイン電極が接続している。ザッピング用電源回路２からはザッピング電位が供給される。ザッピング電位とは、抵抗５〜９の抵抗値に大きな変動を与える際に必要とされる電位であり、抵抗５〜９との関係により、任意の設定が可能である。また、ＭＯＳトランジスタ１０〜１４のゲート電極はコントロール回路３と接続している。ＭＯＳトランジスタ１０〜１４は、コントロール回路３からの制御信号に基づきオン動作あるいはオフ動作する。また、ＭＯＳトランジスタ１０〜１４のソース電極は抵抗５〜９と接続している。

コントロール回路３は、ＭＯＳトランジスタ１０〜１４のオン動作及びオフ動作を制御する回路である。コントロール回路３は、ＩＣチップ内に内蔵できる素子、例えば、Ｎチャネル型ＭＯＳトランジスタ、Ｐチャネル型ＭＯＳトランジスタ、ＮＰＮ型トランジスタ、ＰＮＰ型トランジスタ等から構成されている。そして、コントロール回路３には、樹脂モールドした後に露出するリードの１つから、選択的にＭＯＳトランジスタ１０〜１４をオン動作させる信号が入力される。コントロール回路３では、入力信号を復調し、変調し、ザッピングする抵抗５〜９と接続するＭＯＳトランジスタ１０〜１４をオン動作させる。そして、オン動作したＭＯＳトランジスタ１０〜１４と接続した抵抗５〜９には所望の電流が流れ、抵抗の一部あるいは全部が溶断することで、その抵抗値は大きく変動する。

センス回路４は、抵抗５〜９の抵抗値の大きな変動、あるいは抵抗５〜９の抵抗値の非変動の状態を検知する。具体的には、センス回路４は、抵抗５〜９の抵抗値が大きく変動した場合には、低電位（ＧＮＤ電位、あるいはＧＮＤ電位に近い電位）を検知する。一方、抵抗５〜９の抵抗値が非変動の場合には、高電位（ザッピング電位、あるいはザッピング電位に近い電位）を検知する。

抵抗５〜９は、例えば、ポリシリコン膜やタングステンシリコン膜等により形成されている。抵抗５〜９としては導電材料から形成されていれば良いが、ＭＯＳトランジスタ１０〜１４のゲート電極と同一材料とすることで、製造工程を簡略化することができる。そして、抵抗５〜９の抵抗値は、それぞれ、例えば、１０（Ω）〜１（ｋΩ）となるように形成されている。例えば、抵抗５〜９の抵抗値が１０（Ω）より小さい場合には、抵抗５〜９をザッピングする際の電流値が大きくなる。そのため、所望の電流容量に応じてＭＯＳトランジスタサイズが大きくなり、チップサイズの縮小化が難しくなるからである。また、例えば、抵抗５〜９の抵抗値が１（ｋΩ）より大きい場合には、抵抗５〜９をザッピングする際の電位が大きくなる。そのため、高耐圧のＭＯＳトランジスタを形成する必要が生じ、ＭＯＳトランジスタサイズが大きくなり、チップサイズの縮小化が難しくなるからである。

本実施の形態では、通常動作時には、ＭＯＳトランジスタ１０〜１４をオフ動作とし、抵抗５〜９をザッピングする際に、選択的にＭＯＳトランジスタ１０〜１４をオン動作させる。そのため、抵抗５〜９は、ＭＯＳトランジスタ１０〜１４から供給される電流により、一部あるいは全部が溶断するように、その膜厚Ｔ、幅Ｗ、長さＬ等が設計される。

例えば、抵抗５〜９がＭＯＳトランジスタのゲート電極と同一工程で形成される場合、膜厚は一定値となり、幅Ｗを０．３〜８．０（μｍ）、長さＬを１．０〜２０．０（μｍ）の範囲で、抵抗５〜９は任意に設計される。そして、抵抗５〜９がポリシリコン膜から形成されている場合、抵抗５〜９の幅Ｗが０．６（μｍ）以下、長さＬが２．０（μｍ）以下となると、幅Ｗの減少に対してザッピング電圧が大きくなり、長さＬの減少に対してはザッピング電流が大きくなってしまう。そこで、抵抗５〜９の幅Ｗが０．６（μｍ）、長さＬが２．０（μｍ）の場合が、ザッピング電流及びザッピング電圧が最も小さくなる。そして、ザッピング電流が小さくなることで、ＭＯＳトランジスタ１０〜１４のサイズも小さくでき、ＩＣチップ面積を小さくできる。

ＭＯＳトランジスタ１０〜１４は、コントロール回路３からの信号に基づき、選択的にオン動作する。そして、ＭＯＳトランジスタ１０〜１４のオン動作により、抵抗５〜９には所定の電流が流れ、抵抗５〜９の一部あるいは全部は溶断され、その抵抗値を大きく変動させる。

図２に示す如く、電流調整回路１５は、上述したように、ＭＯＳトランジスタ１０〜１４を選択的にオン動作させ抵抗５〜９（図１参照）に所望の電流を流し、抵抗５〜９の抵抗値を大きく変動させることで、基準電流Ｉを調整する。基準電流Ｉは、電流供給トランジスタ１６〜２０の合成電流である。そして、電流供給トランジスタ１６〜２０から発生された調整済みの基準電流Ｉは、ＰＮＰ型トランジスタ２１、２２より構成された第１のカレントミラー回路によって伝達される。その後、調整済みの基準電流Ｉは、ＮＰＮ型トランジスタ２３〜２６により構成された第２のカレントミラー回路によって電流極性が反転された後に、複数の電圧制御型発振回路（以下、ＶＣＯと呼ぶ）１、ＶＣＯ２、ＶＣＯ３に同時に供給される。

図３（Ａ）に示すＮＰＮトランジスタを用いたセンス回路は、図１に示す抵抗５の抵抗値の変動、あるいは、非変動の状態を検知する場合の回路構成例である。尚、他の抵抗６〜９の溶断、あるいは、非溶断の状態を検知する場合も同様の回路構成である。

コントロール回路３（図１参照）からの制御信号によりＭＯＳトランジスタ１０をオン動作させ、抵抗５にＭＯＳトランジスタ１０からの電流を供給すると、抵抗５はその一部、あるいは全部が溶断され、接点Ｘの電位はザッピング電位となる。すると、ＮＰＮ型トランジスタ２７のベース電位は抵抗分割により所定のレベルに設定されているので、ＮＰＮトランジスタ２７はオンする。これにより、ＮＰＮ型トランジスタ２８はオフするので、電流源Ｉｓからの電流は、ＮＰＮ型トランジスタ２９に流れるようになり、カレントミラーを構成する電流供給トランジスタ１６に電流Ｉ１が流れる。

一方、ＭＯＳトランジスタ１０をオン動作させず、抵抗５が非溶断（抵抗値の非変動）状態では、接点Ｘの電位は接点Ｙの電位より下降する。すると、ＮＰＮ型トランジスタ２７がオフすることにより、ＮＰＮ型トランジスタ２８のベース電位が電源Ｖｃｃレベルに上昇し、ＮＰＮ型トランジスタ２８がオンする。これにより、電流源Ｉｓからの電流はＮＰＮ型トランジスタ２８に流れ込むため、ＮＰＮ型トランジスタ２９に電流は流れない。従って、出力のＮＰＮ型トランジスタ２９と共にカレントミラーを構成している電流供給トランジスタ１６には電流は流れない。

従って、コントロール回路３からの制御信号によりＭＯＳトランジスタ１０〜１４を制御し、抵抗５〜９を選択的にザッピングすることにより、基準電流Ｉを高精度に調整することが可能になる。

尚、図３（Ｂ）に示すように、図３（Ａ）の説明で用いたＮＰＮ型トランジスタをＮチャネル型のＭＯＳトランジスタに置き換えた場合でも、同様な回路動作が得られる。このとき、電流供給トランジスタ１６〜２０もＮチャネル型のＭＯＳトランジスタに置き換える。この場合には、Ｎチャネル型のＭＯＳトランジスタを用いることで、センス回路４を形成する領域も縮小し、ＩＣチップ面積も縮小できる。

上述したように、本実施の形態では、ザッピング素子として抵抗５〜９が用いられ、ザッピング用のドライバー素子として低耐圧のＭＯＳトランジスタ１０〜１４が用いられる。これは、ドライバー素子としてツェナーダイオードが用いられる場合と比較して、抵抗５〜９は、低電圧、低電流により、その一部あるいは全部が溶断されることが可能だからである。そして、低耐圧のＭＯＳトランジスタ１０〜１４は、高耐圧のバイポーラトランジスタと比較すると、素子形成領域が小さい。具体的には、ツェナーダイオードが高耐圧のバイポーラトランジスタによりザッピングされる場合と比較すると、ドライバー素子の形成領域が１／５以下に縮小される。

例えば、同一のＩＣチップ面積において、ドライバー素子が高耐圧のバイポーラトランジスタから低耐圧のＭＯＳトランジスタに換えることで、ＩＣチップの素子形成領域が効率的に利用される。そして、メモリの形成領域が増大し、メモリ容量が１０（ｂｉｔ）程度から１００（ｂｉｔ）程度に増大される。

尚、高耐圧のバイポーラトランジスタに換えてパッドが用いられる場合においても、同様に、低耐圧のＭＯＳトランジスタの形成領域はパッド面積よりも縮小される。その結果、ＩＣチップの素子形成領域が効率的に利用される。また、例えば、高耐圧のバイポーラトランジスタは、ツェナーダイオードをザッピングするために必要な電圧、電流を供給するため、２０（Ｖ）程度の耐圧特性を有するトランジスタである。一方、低耐圧のＭＯＳトランジスタは、ポリシリコン膜等からなる抵抗をザッピングするために必要な電圧、電流を供給するため、１０（Ｖ）以下の耐圧特性を有するトランジスタである。

また、抵抗５〜９が用いられることで、ドライバー素子として、低耐圧のＭＯＳトランジスタ１０〜１４の利用が可能となる。そして、低耐圧のＭＯＳトランジスタ１０〜１４は、その形成領域（面積）が小さく、電圧制御素子であるため消費電力も少ない。このため、同一のＩＣチップ内に形成されるコントロール回路３により、ＭＯＳトランジスタ１０〜１４の動作を制御することができる。その結果、例えば、ＩＣチップを樹脂モールドする際の樹脂応力等により回路特性が変化した場合でも、その後、回路特性試験を行い、抵抗５〜９をザッピングし回路特性を調整することができる。また、アセンブリ後の最終的な製品形態に近い状態での回路特性試験においても同様である。つまり、コントロール回路３によりＭＯＳトランジスタ１０〜１４の動作を制御することで、任意のタイミングで抵抗５〜９をザッピングでき、回路特性を調整することができる。特に、セットメーカーでは、その他の部品の特性にずれが生じた場合でも、コントロール回路３を有するＩＣチップにより、ずれを補正することができる。その結果、許容範囲の大きい部品を購入した場合でもアセンブリ後の調整が可能となり、購入費用を低減しても、製品品質を保つことができる。

尚、上述したように、本実施の形態では、抵抗をザッピングする素子としてＭＯＳトランジスタを用いる場合について説明したが、この場合に限定するものではない。例えば、抵抗をザッピングする素子としてバイポーラトランジスタを用いる場合でもよい。抵抗は低電流、低電圧によりザッピングすることが可能なため、バイポーラトランジスタを用いた場合でも、素子サイズを小さくすることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本発明の実施の形態におけるスイッチ回路を説明する回路図である。本発明の実施の形態における電流調整回路を説明する回路図である。本発明の実施の形態における（Ａ）ＮＰＮ型トランジスタを用いたセンス回路を説明する回路図であり、（Ｂ）Ｎチャネル型ＭＯＳトランジスタを用いたセンス回路を説明する回路図である。従来の実施の形態における電流調整回路を説明する回路図である。

符号の説明

１スイッチ回路
２ザッピング用電源回路
３コントロール回路
４センス回路
５抵抗
１０ＭＯＳトランジスタ
１６電流供給トランジスタ

Claims

電源回路に接続された抵抗と、
前記抵抗に電流を供給するトランジスタとを有し、
前記トランジスタは、前記抵抗の一部あるいは全部を溶断する電流能力を有することを特徴とするザッピング回路。
前記トランジスタはＭＯＳトランジスタであることを特徴とする請求項１に記載のザッピング回路。
前記ＭＯＳトランジスタの動作を制御するコントロール回路とを有し、
前記ＭＯＳトランジスタは、前記コントロール回路からの制御信号に基づき動作することを特徴とする請求項２に記載のザッピング回路。
前記電源回路には複数の前記抵抗と複数の前記ＭＯＳトランジスタとがそれぞれ一対となり、並列接続され、前記コントロール回路からの制御信号に基づき、前記ＭＯＳトランジスタが選択的にオン動作することを特徴とする請求項３に記載のザッピング回路。
前記抵抗の抵抗値の変動を検知するセンス回路とを有することを特徴とする請求項４に記載のザッピング回路。
前記抵抗は、ポリシリコン膜またはタングステンシリコン膜で形成されていることを特徴とする請求項１または請求項２に記載のザッピング回路。
前記抵抗は、１０Ω〜１ｋΩの抵抗値を有することを特徴とする請求項１または請求項２に記載のザッピング回路。