CN101005069A - 熔断电路 - Google Patents

熔断电路 Download PDF

Info

Publication number
CN101005069A
CN101005069A CNA2006101435701A CN200610143570A CN101005069A CN 101005069 A CN101005069 A CN 101005069A CN A2006101435701 A CNA2006101435701 A CN A2006101435701A CN 200610143570 A CN200610143570 A CN 200610143570A CN 101005069 A CN101005069 A CN 101005069A
Authority
CN
China
Prior art keywords
circuit
resistance
mos transistor
transistor
zapping
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2006101435701A
Other languages
English (en)
Inventor
大竹诚治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Publication of CN101005069A publication Critical patent/CN101005069A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H03F1/301—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in MOSFET amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H03F1/302—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in bipolar transistor amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • H03F3/3432—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with bipolar transistors
    • H03F3/3435—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with bipolar transistors using Darlington amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/24—Frequency- independent attenuators
    • H03H7/25—Frequency- independent attenuators comprising an element controlled by an electric or magnetic variable
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/93—Two or more transistors are coupled in a Darlington composite transistor configuration, all transistors being of the same type

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

在本发明的一种熔断电路中，作为熔断元件使用了由多晶硅膜或钨硅膜构成的电阻(5～9)，作为将电阻(5～9)的一部分或全部熔断的驱动元件，使用低耐压的MOS晶体管(10～14)。因而，通过使用MOS晶体管(10～14)，可以缩小驱动元件的形成区域，可以减小IC芯片的面积。本发明能够解决在现有的电流调整电路中，因将齐纳二极管作为熔断元件而使用高耐压的双极性晶体管，所以存在不能高效率地利用IC芯片面积的问题。

Description

熔断电路
技术领域
本发明涉及一种熔断电路，通过将电阻的一部分或全部熔断而使电阻值变动，从而调整电路特性。
背景技术
在现有的电流调整电路中，例如通过对齐纳二极管施加规定电平以上的电压而将齐纳二极管熔断(zapping)，并调整基准电流。因而，通过调整基准电流，就能高精度地调整振荡频率等的电路特性。如图4所示，作为现有的电流调整电路的一个实施例，有利用双极性晶体管和齐纳二极管的电路。例如，在电流供给晶体管41～46中，集电极被并联连接、发射极被接地、基极与开关电路47～52连接。开关电路47～52包括熔断用的齐纳二极管。因而，在开关电路47～52中，规定的电平以上的电压通过端子焊盘pad1～pad6而施加到齐纳二极管，根据齐纳二极管的击穿或非击穿状态而输出信号(例如，参照专利文献1)。
现有的微调电路中，作为将由模拟集成电路的制造精度的界限而生成的元件误差在制造工艺的最终阶段进行校正的一种手段，已知所谓齐纳熔断的调整方法。具体地说，在对齐纳二极管施加反向的一定能量以上的电流脉冲时，该齐纳二极管将被击穿、永久性地短路。因而，利用该现象的，比如说使用只能写入1次的非易失性的导通开关。为了封装密封后也能熔断，在这个微调电路中包括：偏置电流源；熔断开关晶体管；决定熔断开关晶体管的导通动作和截止动作的开关以及对开关进行控制的解码电路。此时，齐纳二极管进行熔断时，被施加数十伏特的电压，需要高耐压晶体管作为熔断开关晶体管。为此，熔断开关晶体管串联地纵向堆积而实现耐压。通过使用三级复合管结构的熔断开关晶体管，从控制电路的小的驱动电流控制大的电流脉冲(例如：参照专利文献2)。
[专利文献1]特开2002-261243号公报(第2-4页、第1-3图)
[专利文献2]特开平6-140512号公报(第6-10页、第1-5图)
发明内容
如上所述，现有的电流调整电路中，因熔断齐纳二极管时使用端子焊盘，所以熔断工序在封装密封前的晶片的状态进行。为此，因在树脂铸模时的IC芯片和树脂间的应力，就会产生调整过的电路特性发生变化的问题。因而，将全部的端子焊盘作为引线从封装导出，使管脚数增多，不经济。为此，就产生在封装形成之后，不能将变化了的电路特性再次根据熔断而进行调整的问题。
现有的电流调整电路中，在封装密封前的晶片的状态下，将齐纳二极管熔断，调整电路特性。为此，IC芯片的用户方面，例如在设定厂商(set maker)产生以下问题，即包含与组装后的最终产品形态接近状态下的电路特性的偏移的综合特性不能进行调整。
另一方面，在现有的微调电路中，需要形成多个将齐纳二极管熔断时的熔断开关晶体管。为此会产生以下问题：在IC芯片上，用于将齐纳二极管熔断所需的电路规模增大，不能减小IC芯片面积。
鉴于上述的各个情况，本发明的熔断电路的特征在于：具有连接在电源电路的电阻；以及对所述电阻提供电流的晶体管，所述晶体管具有熔断所述电阻的一部分或全部的电流能力。从而，在本发明中，通过使用可用低电流、低电压熔断的电阻，能够减小用于熔断的晶体管元件的形成区域。因而，可减小IC芯片面积。
本发明的熔断电路的特征还在于：所述晶体管为MOS晶体管。从而，在本发明中，通过使用MOS晶体管作为熔断用的驱动元件，可减小驱动元件的形成区域。
本发明的熔断电路的特征还在于：具有控制所述MOS晶体管的动作的控制电路，所述MOS晶体管基于来自所述控制电路的控制信号而进行动作。从而，在本发明中，将IC芯片封装之后也可以将电阻的一部分或全部熔断。
本发明的熔断电路的特征还在于：所述电源电路里多个所述电阻和多个所述MOS晶体管各自成对且被并联连接，所述MOS晶体管基于来自所述控制电路的控制信号选择性地导通动作。因而，在本发明中，通过选择性地将MOS晶体管进行导通动作，可以选择性地将电阻的一部分或全部熔断。
本发明的熔断电路的特征还在于：具有检测所述电阻的电阻值的变动的检出电路。从而，在本发明中，可由检出电路检测电阻的电阻值的变动、利用其结果，调整电路特性。
本发明的熔断电路的特征还在于：所述电阻由多晶硅膜或钨硅膜形成。从而，在本发明中，可以通过多晶硅膜或钨硅膜，形成在低电流、低电压下将一部分或全部被熔断的电阻。
本发明的熔断电路的特征还在于：所述电阻有10Ω～1KΩ的电阻值。从而，在本发明中可由具有期望的电流能力的MOS晶体管熔断电阻。
本发明中，由多晶硅膜或钨硅膜形成电阻，电阻的一部分或全部通过晶体管提供的电流被熔断。因而，通过调整电阻的长度或宽度，熔断所需的电流值或电压值被任意地设定。
本发明中，因使用以低电流、低电压熔断其一部分或全部的电阻，所以可利用MOS晶体管作为驱动元件。通过该电路结构，可缩小驱动元件的形成区域，减小IC芯片面积。
在本发明中，具有控制作为熔断用的驱动元件的MOS晶体管的控制电路。根据该电路结构，基于晶片状态、树脂铸模之后、接近最终的产品形态的电路特性试验的结果，可以熔断一部分或全部的电阻，调整电路特性。
在本发明中，通过内置于IC芯片中的控制电路而控制作为驱动元件的MOS晶体管。因而，对控制电路的输入信号可从封装导出的引线输入。通过这种电路结构，信号输入用的引线数减少，可以减少从封装导出的引线数。
附图说明
图1是说明在本发明的实施方式的开关电路的电路图。
图2是说明在本发明的实施方式的电流调整电路的电路图。
图3(A)是说明在本发明的实施方式的使用了NPN型晶体管的检出电路的电路图。
图3(B)是说明在本发明的实施方式的使用了N沟道型MOS晶体管的检出电路的电路图。
图4是说明在以往的实施方式的电流调整电路的电路图。
具体实施方式
以下参照图1～图3，对于本发明的一个实施方式的电流调整电路详细地说明。图1是说明本实施方式的开关电路的电路图。图2是说明本实施方式的电流调整电路的电路图。图3(A)及图3(B)是说明本实施方式的检出电路的电路图。
如图1所示，开关电路1包括：熔断用电源电路(供给端)2、控制电路3、传感器电路4、熔断用的电阻5～9、驱动用的MOS晶体管10～14。
熔断用电源电路2上连接着驱动用的MOS晶体管10～14的漏极。从熔断用电源电路2提供熔断电位。熔断电位是，在电阻5～9的电阻值中产生大的变动时所需的电位，根据与电阻5～9的关系，可进行任意的设定。此外，MOS晶体管10～14的栅极和控制电路3连接。MOS晶体管10～14基于来自控制电路3的控制信号进行导通动作或截止动作。此外，MOS晶体管10～14的源极和电阻5～9连接。
控制电路3是控制MOS晶体管10～14的导通动作和截止动作的电路。控制电路3由内置于IC芯片中的元件，例如N沟道型MOS晶体管、P沟道型MOS晶体管、NPN型晶体管、PNP型晶体管等构成。而且，对控制电路3从树脂铸模之后露出的一个引线输入选择性地使MOS晶体管10～14进行导通动作的信号。在控制电路3，将输入信号进行解调、调制，使与进行熔断的电阻5～9连接的MOS晶体管10～14导通动作。从而，通过与导通动作的MOS晶体管10～14相连接的电阻5～9中流过期望的电流，电阻的一部分或全部被熔断，从而其电阻值极大地变动。
检出电路4检测电阻5～9的电阻值的大变动或电阻5～9的电阻值的非变动的状态。具体地说，检出电路4在电阻5～9的电阻值极大变动时检测低电位(GND电位、或是接近于GND电位的电位)。另一方面，电阻5～9的电阻值在不变动时，检测高电位(熔断电位、或是接近于熔断电位的电位)。
电阻5～9例如由多晶硅膜或钨硅膜等形成。作为电阻5～9，优选由导电材料形成，通过与MOS晶体管10～14的栅极为同一材料，可简化制造工艺。而且，电阻5～9的电阻值分别形成，例如为10Ω～1KΩ。例如，在电阻5～9的电阻值比10Ω小的情况下，将电阻5～9熔断时的电流值增大，为此，MOS晶体管的大小根据期望的电流容量而变大，芯片尺寸的缩小困难。此外，例如，在电阻5～9的电阻值比1KΩ大的情况下，将电阻5～9熔断时的电位增大，为此，需要形成高耐压的MOS晶体管，MOS晶体管尺寸变大，芯片尺寸的缩小困难。
在本实施方式中，通常动作时，使MOS晶体管10～14为截止动作，将电阻5～9熔断时，选择性地使MOS晶体管10～14导通动作。因此，电阻5～9的厚度T、宽度W、长度L等被设计，以通过从MOS晶体管10～14供给的电流而熔断其一部分或全部。
例如电阻5～9与MOS晶体管的栅电极用同一工艺形成时，在膜厚度为一定值，宽度W为0.3～8.0(μm)、长度L为1.0～20.0(μm)的范围中，电阻5～9被任意地设计。而且，电阻5～9由多晶硅膜形成时，电阻5～9的宽度W小于0.6(μm)、长度L小于2.0(μm)时，熔断电压随着宽度W的减小而增大，熔断电流随着长度L的减小而增大。因此，电阻5～9的宽度W为0.6(μm)、长度L为2.0(μm)时，熔断电流和熔断电压为最小。因而，通过熔断电流的减小，MOS晶体管10～14的尺寸也可以变小，可以减小IC芯片面积。
MOS晶体管10～14基于来自控制电路3的信号，选择性地导通动作。然后，通过MOS晶体管10～14的导通动作，电阻5～9中流过规定的电流，电阻5～9的一部分或全部被熔断，使其电阻值极大地变动。
如图2所示，电流调整电路15如上所示通过在使MOS晶体管10～14选择性地导通动作的电阻5～9(参照图1)中流过规定的电流，使电阻5～9的电阻值极大地变动，从而调整基准电流I。基准电流I是电流供给晶体管16～20的合成电流。而且，从电流供给晶体管16～20产生的已调整的基准电流I由PNP型晶体管21、22构成的第1电流镜电路传送。之后，已调整的基准电流I通过由NPN型晶体管23～26构成的第2电流镜电路，电流极性反相之后，同时供给多个电压控制型振荡电路(以下称为VCO)1、VCO2、VCO3。
采用如图3(A)所示的NPN晶体管的检出电路是检测如图1所示的电阻5的电阻值的变动或不变动时的电路结构例子。再有，检测其他的电阻6～9的熔断或不熔断的状态的情况也是同样的电路结构。
通过来自控制电路3(参照图1)的控制信号而使MOS晶体管10导通动作，将来自MOS晶体管10的电流供给到电阻5时，电阻5的一部分或全部被熔断，接点X的电位成为熔断电位。于是，NPN型晶体管27的基极电位由电阻分割而被设定为规定的电平，所以NPN型晶体管27导通。由此，NPN型晶体管28被截止，所以来自电流源Is的电流将流入NPN型晶体管29，电流I1流入构成电流镜的电流供给晶体管16。
另一方面，在不使MOS晶体管10导通动作，电阻5不熔断(电阻值不变动)状态时，接点X的电位低于接点Y的电位。于是，通过NPN型晶体管27截止，NPN型晶体管28的基极电位上升到电源Vcc电平，NPN型晶体管28导通。由此，因来自电流源Is的电流流入NPN型晶体管28，所以电流不流过NPN型晶体管29。因此，电流不流过与输出的NPN型晶体管29一起构成电流镜的电流供给晶体管16。
通过利用来自控制电路3的控制信号而控制MOS晶体管10～14，并将电阻5～9选择性地熔断，可高精度地调整基准电流I。
如图3(B)所示，即使将图3(A)的说明中使用的NPN型晶体管置换为N沟道型的MOS晶体管时，也可得到同样的电路动作。此时，电流供给晶体管16～20也置换为N沟道型的MOS晶体管。这种情况下，因使用N沟道型的MOS晶体管，所以形成检出电路4的区域也缩小，IC芯片面积也能够减小。
如上所示，在本实施方式中使用电阻5～9作为熔断元件，使用了低耐压的MOS晶体管10～14作为熔断用的驱动元件。这是因为，与使用齐纳二极管作为驱动原件的情况相比，电阻5～9可通过低电压、低电流而被熔断其一部分或全部。而且，低耐压的MOS晶体管10～14与高耐压的双极性晶体管相比，元件形成区域小。具体地说，与齐纳二极管通过高耐压的双极性晶体管而被熔断的情况相比，驱动元件的形成区域缩小至1/5以下。
例如，在相同的IC芯片面积中，通过驱动元件从高耐压的双极性晶体管更换为低耐压的MOS晶体管，IC芯片的元件形成区域被高效率地利用。于是，存储器的形成区域增大，存储器的容量从10(bit)左右增大至100(bit)左右。
即使在切换为高耐压的双极性晶体管而使用焊盘的情况下，低耐压的MOS晶体管的形成区域同样也比焊盘面积缩小。其结果，IC芯片的元件形成区域被高效率地利用。此外，例如为了将齐纳二极管熔断而提供必要的电压、电流，高耐压的双极性晶体管是具有20(V)程度的耐压特性的晶体管。另一方面，低耐压的MOS晶体管具有10(V)以下的耐压特性的晶体管，以便将多晶硅膜等构成的电阻熔断而提供必要的电压、电流。
通过使用电阻5～9，作为驱动元件，可利用低耐压的MOS晶体管10～14。而且，低耐压的MOS晶体管10～14的其形成区域(面积)小，作为电压控制元件消耗功率也少。所以，可通过形成于同一的IC芯片内的控制电路3而控制晶体管10～14的动作。其结果，例如，即使是电路特性因将IC芯片树脂铸模时的树脂应力等而变化的情况，其后也可以进行电路特性试验，将电阻5～9熔断而调整电路特性。在接近于组装后的最终的产品形态的电路特性试验中也是一样。即，可通过由控制电路3控制MOS晶体管10～14的动作，可在任意的定时熔断电阻5～9，能够调整电路特性。尤其在设定厂商，即使在其他部件特性产生偏移时，也可通过具有控制电路3的IC芯片来校正偏移。其结果，即使是购入了许可范围大的部件，也可进行组装后的调整，即使降低购进费用，也可保证产品质量。
如上所示，在本实施方式中，对于使用电阻作为熔断元件、采用MOS晶体管的情况进行了说明，但不限定于此。例如，使用电阻作为熔断元件、也可使用双极性晶体管。电阻可通过低电流、低电压而熔断，所以使用双极性晶体管的情况下，也可减小元件尺寸。其他，在不脱离本发明的宗旨的范围内，可进行各种各样的变更。

Claims (7)

1.一种熔断电路，具有：
电阻，连接到电源电路；以及
晶体管，对所述电阻提供电流，
所述晶体管具有将所述电阻的一部分或全部熔断的电流能力。
2.如权利要求1所述的熔断电路，其特征在于，
所述晶体管为MOS晶体管。
3.如权利要求2所示的熔断电路，其特征在于，
该熔断电路具有控制所述MOS晶体管的动作的控制电路，
所述MOS晶体管基于来自所述控制电路的控制信号而进行动作。
4.如权利要求3所示的熔断电路，其特征在于，
所述电源电路中多个所述电阻和多个所述MOS晶体管各自成对且并联连接，基于来自所述控制电路的控制信号，所述MOS晶体管选择性地导通动作。
5.如权利要求4所示的熔断电路，其特征在于，
该熔断电路具有检测所述电阻的电阻值的变动的检出电路。
6.如权利要求1或2所述的熔断电路，其特征在于，
所述电阻由多晶硅膜或钨硅膜形成。
7.如权利要求1或2所述的熔断电路，其特征在于，
所述电阻具有10Ω～1KΩ的电阻值。
CNA2006101435701A 2006-01-20 2006-11-09 熔断电路 Pending CN101005069A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP012141/06 2006-01-20
JP2006012141A JP2007194458A (ja) 2006-01-20 2006-01-20 ザッピング回路

Publications (1)

Publication Number Publication Date
CN101005069A true CN101005069A (zh) 2007-07-25

Family

ID=38285297

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2006101435701A Pending CN101005069A (zh) 2006-01-20 2006-11-09 熔断电路

Country Status (5)

Country Link
US (1) US20070171589A1 (zh)
JP (1) JP2007194458A (zh)
KR (1) KR20070077066A (zh)
CN (1) CN101005069A (zh)
TW (1) TW200729406A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102163604A (zh) * 2010-02-23 2011-08-24 上海贝岭股份有限公司 一种电阻修正电路
CN102203941A (zh) * 2008-10-29 2011-09-28 Abb研究有限公司 半导体功率模块的连接布置
CN108122590A (zh) * 2017-08-07 2018-06-05 鸿秦（北京）科技有限公司 一种能够自行物理销毁的非易失存储芯片

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8186226B2 (en) * 2009-12-09 2012-05-29 Honeywell International Inc. Pressure sensor with on-board compensation
US8656772B2 (en) 2010-03-22 2014-02-25 Honeywell International Inc. Flow sensor with pressure output signal
US8616065B2 (en) 2010-11-24 2013-12-31 Honeywell International Inc. Pressure sensor
US8695417B2 (en) 2011-01-31 2014-04-15 Honeywell International Inc. Flow sensor with enhanced flow range capability
JP2013211618A (ja) * 2012-03-30 2013-10-10 Nippon Telegr & Teleph Corp <Ntt> 複合トランジスタ
US9003897B2 (en) 2012-05-10 2015-04-14 Honeywell International Inc. Temperature compensated force sensor
US8837252B2 (en) 2012-05-31 2014-09-16 Atmel Corporation Memory decoder circuit
US9052217B2 (en) 2012-11-09 2015-06-09 Honeywell International Inc. Variable scale sensor
US9805964B2 (en) * 2016-03-14 2017-10-31 Applied Materials Israel Ltd. System and method for multi-location zapping
US11443820B2 (en) 2018-01-23 2022-09-13 Microchip Technology Incorporated Memory device, memory address decoder, system, and related method for memory attack detection

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5313177A (en) * 1992-04-06 1994-05-17 Motorola, Inc. Method and apparatus for an acoustic wave filter
KR100321169B1 (ko) * 1998-06-30 2002-05-13 박종섭 앤티퓨즈의프로그래밍회로
JP2000133717A (ja) * 1998-10-26 2000-05-12 Mitsubishi Electric Corp 半導体装置
KR100504433B1 (ko) * 1999-01-09 2005-07-29 주식회사 하이닉스반도체 앤티퓨즈를 이용한 메모리소자의 리페어 회로
US6859408B2 (en) * 2002-08-29 2005-02-22 Micron Technology, Inc. Current limiting antifuse programming path
US6710640B1 (en) * 2002-09-19 2004-03-23 Infineon Technologies Ag Active well-bias transistor for programming a fuse
JP4614775B2 (ja) * 2005-01-14 2011-01-19 パナソニック株式会社 電気ヒューズ回路
US7242239B2 (en) * 2005-06-07 2007-07-10 International Business Machines Corporation Programming and determining state of electrical fuse using field effect transistor having multiple conduction states

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102203941A (zh) * 2008-10-29 2011-09-28 Abb研究有限公司 半导体功率模块的连接布置
CN102163604A (zh) * 2010-02-23 2011-08-24 上海贝岭股份有限公司 一种电阻修正电路
CN108122590A (zh) * 2017-08-07 2018-06-05 鸿秦（北京）科技有限公司 一种能够自行物理销毁的非易失存储芯片
CN108122590B (zh) * 2017-08-07 2023-11-10 鸿秦（北京）科技有限公司 一种能够自行物理销毁的非易失存储芯片

Also Published As

Publication number Publication date
US20070171589A1 (en) 2007-07-26
KR20070077066A (ko) 2007-07-25
TW200729406A (en) 2007-08-01
JP2007194458A (ja) 2007-08-02

Similar Documents

Publication Publication Date Title
CN101005069A (zh) 熔断电路
JP2662345B2 (ja) 内部電源電圧発生回路
US6462609B2 (en) Trimming circuit of semiconductor apparatus
US20080049365A1 (en) N-channel esd clamp with improved performance
JP3756016B2 (ja) アンチヒューズを有する冗長回路のリペア回路
KR20180065919A (ko) 반도체 장치 및 전력 변환 장치
US6246243B1 (en) Semi-fusible link system
US7075127B2 (en) Single-poly 2-transistor based fuse element
JP2019007823A (ja) 半導体集積装置及びそのゲートスクリーニング試験方法
KR100673002B1 (ko) 트랜지스터의 누설전류 패스를 이용한 이-퓨즈 회로
US7463012B2 (en) Bandgap reference circuits with isolated trim elements
US7751247B2 (en) Method and apparatus for trimming reference voltage of flash memory device
US20110273950A1 (en) Method and apparatus for programming an anti-fuse element in a high-voltage integrated circuit
KR100528480B1 (ko) 반도체장치의 전기적 퓨즈 회로
US7999597B2 (en) Circuit adjustable after packaging having a voltage limiter and method of adjusting same
CN107251433A (zh) 半导体器件驱动电路
CN101234560B (zh) 感热头驱动ic及其控制方法
US7439637B2 (en) Semiconductor circuit and resistance value controlling method
US8253476B2 (en) Trimmer circuit and method
WO2004015714A1 (en) Programming transistor in breakdown mode with current compliance
KR100480906B1 (ko) 반도체 메모리 소자의 리페어 회로
KR100519513B1 (ko) 앤티퓨즈의 프로그래밍장치를 갖는 리페어회로
US20050110533A1 (en) Power up circuit
JP3646428B2 (ja) 半導体装置及びその調整方法
US11527297B2 (en) Semiconductor device and memory abnormality determination system

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication